JP2014502421A - 半導体フィンの下に埋め込み誘電体層を形成する方法 - Google Patents

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Abstract

本発明は、半導体フィン(fin)の下に埋め込み誘電体層を形成する方法に関する。該方法は、基板に溝(trench)を形成することによって半導体基板にフィンを形成することと、絶縁材料を前記溝の中に堆積し、前記材料を溝から部分除去することとを含む。ライナー(liner)を溝の側壁に作製した後、絶縁材料の上層をさらに除去し、フィンの底部領域の側壁にウインドウをあける。前記ウインドウを通して、フィンの材料は誘電体材料に転換(transform)されるとともに、フィンの残部は保護され、これにより埋め込み誘電体層を形成する。該方法は、ハイブリッドのバルク／ＳＯＩ基板を形成するステップまたは浮遊ゲート・メモリデバイスを形成するステップをさらに含んでもよい。

Description

本発明は、半導体デバイスを製造する方法およびそれで製作した半導体デバイスに関する。
詳細には、本発明は、浮遊（ボディ）ゲート半導体デバイスを製造する方法およびそれで製作した半導体デバイスに関する。
本発明はまた、ハイブリッド半導体基板を形成する方法に関する。
詳細には、本発明は、バルク領域および半導体・オン・インシュレータ（ＳＯＩ）領域を備えたハイブリッド半導体基板を形成する方法に関する。
本発明はまた、半導体・オン・インシュレータ・デバイス（ＳＯＩデバイス）を半導体バルデバイスと組み合わせる方法に関する。
現在の最新技術では、半導体・オン・インシュレータ（ＳＯＩ）のウエハまたは基板の使用は、その優れた拡張性および良好な性能を有するため、半導体デバイスの集積化のために広く知られている。しかしながら、ＳＯＩウエハの使用は、種々の不具合を有している。ＳＯＩウエハは、極めて高価である。さらに、埋め込み酸化物層に起因して、多くのデバイスはＳＯＩ基板の上に容易に構築できない。サブ３２ｎｍテクノロジ・ノードでは、埋め込み酸化物層の厚さは２０ｎｍ未満である。例えば、ＳＯＩ基板上での周辺デバイスの集積化は、薄ボディでの固有に低い絶縁破壊電圧に起因して、ある問題を生じさせることがある。
ＳＯＩデバイスおよびバルク半導体デバイスの両方がともに集積化できるハイブリッド半導体基板のニーズがある。
ＮＡＮＤフラッシュメモリデバイスでは、物理的スケーリングと電気的スケーリングが各テクノロジ・ノードでより挑戦的な課題になる。
最新技術のＮＡＮＤフラッシュメモリデバイスでは、ＯＮＯ（酸化物−窒化物−酸化物）インターポリ(interpoly)誘電体が、フローティングゲートの側壁に沿って存在しており、浮遊ゲートと制御ゲートとの間の大きな静電容量、そして大きな結合比を提供するしている。ＩＰＤ(inter-poly dielectric)層が浮遊ゲートフラッシュデバイスに２回存在するため、ＩＰＤ層の厚さのスケーリングが、２Ｘ世代テクノロジ・ノード未満のフラッシュスケーリングについての制限要因になる。良好なデータ保持を達成するために、ＩＰＤ層の厚さは、最新の材料を用いて約１２〜１５ｎｍに制限される。このことは、浮遊ゲートおよび制御ゲートの厚さを追加する必要があるため、既に少なくとも２４〜３０ｎｍピッチサイズを意味している。
図１は、基板１の上にある最新技術の浮遊ゲートメモリデバイスの概略図を示すもので、浮遊ゲート構造２と、絶縁エリア３と、インターポリ誘電体層４と、トンネル酸化物層５と、制御ゲート６とを備える。浮遊ゲートメモリデバイスのピッチＰのスケーリングは、大きな挑戦的な課題であることが判る。ピッチＰの中に、浮遊ゲート（ＦＧ）２、インターポリ誘電体（ＩＰＤ）層４、制御ゲート６、およびインターポリ誘電体（ＩＰＤ）層４（再度）のための余地を有することが必要なためである。
ＩＰＤ層、即ち、ＯＮＯまたはＡｌＯ系の誘電体スタックのために現在使用している材料では、ＩＰＤ層の厚さは、メモリデバイスにとって良好なデータ保持を達成するために、約１２〜１５ｎｍに制限される。より小さな厚さへスケーリングを行った場合、ＩＰＤ層に現在使用される材料の電気的特性は充分ではない。より小さな厚さは、増加した漏れおよび悪いデバイス性能を引き起こすためである。
ＩＰＤ層の品質およびスケーラビリティ(scalability)を改善するために、他の材料についてニーズが存在する。１つの可能性が、浮遊ゲートのために単結晶シリコン（ｃ−Ｓｉ）の使用であり、これはｃ−Ｓｉ浮遊ゲートの上に成長した熱酸化物をＩＰＤ層として使用する機会を与える。単結晶浮遊ゲートおよびその上に熱的に成長した酸化物をＩＰＤ層として使用する概念は、日本特許第２６６８７０７号公報で報告されている。
ｃ−Ｓｉ浮遊ゲートを集積化する可能性が、半導体・オン・インシュレータ（ＳＯＩ）基板を使用することによる。ＳＯＩ基板の上部シリコン層は、浮遊ゲート層として使用され、ＳＯＩ基板の埋め込み酸化物は、トンネル誘電体層として用いられ、下地のバルクシリコンは、トランジスタチャネルとして使用される。
しかしながら、上述したように、ＳＯＩウエハが高価であり、ＳＯＩウエハの埋め込み酸化物層はトンネル酸化物として使用するには厚過ぎるため、さらに薄くする必要がある。
３Ｘ世代のテクノロジ・ノード未満でスケーリング可能であり、２Ｘ世代のテクノロジ・ノード未満であってもスケーリング可能である、良好なデータ保持および電気的性能を備えた浮遊ゲートメモリデバイスのニーズが存在する。
本発明は、添付した請求項に開示したような方法および製品及び／又はデバイスに関する。
最初に、該方法は、半導体フィン(fin)の下に埋め込み誘電体層を形成する方法に関する。前記方法は、下記ステップを含む。
・バルク半導体基板を用意するステップ。
・少なくとも２つの溝を基板に設けるステップ。これにより前記溝の間に少なくとも１つのフィンまたは前記溝によって分離された複数のフィンを形成する。
・前記溝を絶縁材料で充填するステップ。
・前記溝の各々において前記絶縁材料を部分的に除去するステップ。その結果、前記絶縁材料の一部が前記溝の各々の底に残留し、前記溝の各々に絶縁領域を形成する。
・ライナー(liner)を少なくとも前記溝の側壁に堆積させるステップ。
・各絶縁領域の上部からある層を除去し、これによりフィンの底部領域の側壁にウインドウ開口を形成するステップ。
・ウインドウ開口を介して、フィンの前記底部領域にある半導体材料を転換(transform)し、局所的な埋め込み誘電体層を前記底部領域に形成するステップ。前記ライナーおよび前記絶縁領域は、フィンが前記底部領域の外側にある領域で転換されるのを実質的に防止する。
好ましい実施形態によれば、前記底部領域にある半導体材料を転換することは、半導体材料を酸化することを含む。
前記バルク基板は、単結晶半導体基板でもよい。
前記ライナーは、前記溝の各々において絶縁領域の上部にさらに堆積してもよい。その場合、各絶縁領域の上部からある層を除去するステップより、前記絶縁領域の上部からライナーを除去するステップが先行する。
該方法は、絶縁材料を部分的に除去するステップ後で、ライナーを堆積させるステップ前に、保護層を溝の側壁に堆積させるステップをさらに含んでもよい。
好ましい実施形態によれば、前記埋め込み誘電体層は、１０ｎｍ未満の等価換算膜厚(ＥＯＴ: equivalent oxide thickness)を有する。
好ましくは、前記埋め込み誘電体層の絶縁破壊電界は、１７ｍＶ／ｃｍより大きく、酸化物トラップ密度は、６×１０１５ｃｍ−３未満である。
実施形態によれば、バルク領域および半導体・オン・インシュレータ（ＳＯＩ）領域が基板表面に規定され、前記溝が前記ＳＯＩ領域に形成される。その結果、前記溝の１つが、バルク領域とＳＯＩ領域との間の分離を形成する。
該方法の他の実施形態が、ゲート誘電体層をフィンの上部表面および側壁表面に設けるステップと、導電層をフィンおよびゲート誘電体層に渡って設けて、浮遊ゲート半導体メモリデバイスを形成するステップとをさらに含み、前記埋め込み誘電体層は、トンネル誘電体層として機能する。
基板が単結晶基板である場合、前記ゲート誘電体層は、好ましくはフィンの上部表面および側壁表面の熱酸化によって設けられる。
本発明は同様に、フィンＦＥＴ型の半導体デバイスに関する。該デバイスは、下記の構成を備える。
・半導体基板上にある少なくとも１つの半導体フィン。少なくとも１つの半導体フィンは、フィンの底に埋め込み誘電体層を備える。
・少なくとも１つの半導体フィンと接触したソースおよびドレイン領域。ソースおよびドレイン領域は、ソースおよびドレイン領域の底および外側部分に埋め込み誘電体層を備える。
・少なくとも１つの半導体フィンに渡って垂直に延びる導電ゲート電極。
一実施形態によれば、半導体デバイスは、浮遊ゲート半導体メモリデバイスであり、導電ゲート電極がメモリデバイスの制御ゲートとして機能し、半導体フィンが半導体デバイスの浮遊ゲートとして機能し、埋め込み誘電体層がメモリデバイスのトンネル誘電体層として機能する。
ある発明態様が、半導体デバイスを製造する方法およびそれで製作した半導体デバイスに関する。詳細には、本発明は、浮遊ゲート半導体メモリデバイスを製造する方法およびそれで製作した浮遊ゲート半導体メモリデバイスに関する。詳細には、本発明は、単結晶浮遊ゲート半導体メモリデバイスを製造する方法およびそれで製作した単結晶浮遊ゲート半導体メモリデバイスに関する。
ある発明態様の利点は、半導体メモリデバイスのスケーリングが、１Ｘ世代のテクノロジ・ノードにまで行うことができることである。
ある発明態様の利点は、詳細には、浮遊（ボディ）ゲート半導体メモリデバイスでは、ＩＰＤ層は１０ｎｍ未満にスケールダウンが可能であることである。
ある発明態様の利点は、極めて薄い埋め込み酸化物層（トンネル酸化物層として機能する）、即ち、１０ｎｍ未満のＥＯＴ厚を有するトンネル酸化物層を用いてＳＯＩ類似の構造を局所的に形成できることである。
ある発明態様の利点は、局所的なＳＯＩ構造が、高品質の埋め込み酸化物層を用いて形成できることである。高品質とは、低い欠陥レベル、換言すると、最小限の物理欠陥を持つ埋め込み酸化物を意味する。熱シリコン酸化物の欠陥レベルに匹敵する欠陥レベルが達成される。利点は、局所的な埋め込み誘電体層が、１７ｍＶ／ｃｍより大きい絶縁破壊電界、及び／又は６×１０１５ｃｍ−３未満の酸化物トラップ密度で形成できることであり、これは１０年後に１％未満の故障率に相当する。
ある発明態様はまた、局所的なＳＯＩ活性領域を形成する方法に関する。
ある発明態様はまた、バルク半導体領域活性領域を備え、局所的なＳＯＩ活性領域を備えたハイブリッド半導体基板に関する。それ自体、バルク半導体デバイスが、１つの半導体基板上にあるＳＯＩ半導体デバイスと組み合わせてもよい。バルク半導体デバイスは、バルク半導体活性領域内で製造され、ＳＯＩ半導体デバイスは、局所的なＳＯＩ活性領域内で製造される。
ある発明態様はまた、こうしたハイブリッド半導体基板、詳細には、ハイブリッドのバルク／ＳＯＩ半導体基板を製造する方法に関する。
ある発明態様の利点は、ＳＯＩ半導体デバイスは、１つのコモン基板またはウエハを用いてバルク半導体デバイスと組合せ可能であることである。例えば、ＳＯＩフィンＦＥＴ型半導体デバイスが、１つのコモン基板またはウエハを用いてバルクＦＥＴ型半導体デバイスと組合せ可能である。
ある発明態様の利点は、ＳＯＩ半導体デバイスをバルク半導体デバイスと集積化するために、低コストの基板が使用できることである。
ある発明態様の利点は、簡素化した製造プロセスがハイブリッドのバルク／ＳＯＩ半導体デバイスに適用できることである。
ある発明態様の利点は、局所的なＳＯＩ構造が、極めて薄いトンネル酸化物を用いて形成できることである。
ある発明態様の利点は、局所的なＳＯＩ構造が、良好に制御された酸化物厚さで形成できることである。
先行技術に係る不揮発性半導体メモリデバイス、詳細には、浮遊ゲート半導体メモリデバイスの概略図を示す。 局所的なＳＯＩ活性領域を形成するための方法、詳細には、ハイブリッド半導体基板、詳細には、ハイブリッドのＳＯＩ／バルク半導体デバイスを製造する方法についての種々の実施形態を示す。 局所的なＳＯＩ活性領域を形成するための方法についての種々の実施形態を示す。 局所的なＳＯＩ活性領域を形成するための方法についての種々の実施形態を示す。 局所的なＳＯＩ活性領域を形成するための方法についての種々の実施形態を示す。 局所的なＳＯＩ活性領域を形成するための方法についての種々の実施形態を示す。 局所的なＳＯＩ活性領域を形成するための方法についての種々の実施形態を示す。 局所的なＳＯＩ活性領域を形成するための方法についての種々の実施形態を示す。 局所的なＳＯＩ活性領域を形成するための方法についての種々の実施形態を示す。 局所的なＳＯＩ活性領域を形成するための方法についての種々の実施形態を示す。 局所的なＳＯＩ活性領域を形成するための方法についての種々の実施形態を示す。 局所的なＳＯＩ活性領域を形成するための方法についての種々の実施形態を示す。 先行技術に従って、ＳＯＩ基板上に製造されたマルチゲート半導体デバイスの概略平面図を示す。 本発明の実施形態に従って、即ち、局所的な埋め込み誘電体層を設けることによって製造されたマルチゲート半導体デバイスの概略平面図を示す。 浮遊ゲート半導体メモリデバイスを製造する方法についての種々の実施形態を示す。 浮遊ゲート半導体メモリデバイスを製造する方法についての種々の実施形態を示す。 浮遊ゲート半導体メモリデバイスを製造する方法についての種々の実施形態を示す。 浮遊ゲート半導体メモリデバイスを製造する方法についての種々の実施形態を示す。 浮遊ゲート半導体メモリデバイスを製造する方法についての種々の実施形態を示す。 浮遊ゲート半導体メモリデバイスを製造する方法についての種々の実施形態を示す。 浮遊ゲート半導体メモリデバイスを製造する方法についての種々の実施形態を示す。 浮遊ゲート半導体メモリデバイスを製造する方法についての種々の実施形態を示す。 浮遊ゲート半導体メモリデバイスを製造する方法についての種々の実施形態を示す。 浮遊ゲート半導体メモリデバイスを製造する方法についての種々の実施形態を示す。 浮遊ゲート半導体メモリデバイスを製造する方法についての種々の実施形態を示す。
本発明の１つ又はそれ以上の実施形態について添付図面を参照して詳細に説明するが、本発明はこれに限定されない。記載した図面は、概略的かつ非限定的なものである。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。当業者は、その範囲によって包囲される本発明の多数の変形例および変更を認識できる。従って、ある発明実施形態の下記説明は、本発明の範囲を限定するものとみなすべきでない。
さらに、説明および請求項での用語「第１」「第２」などは、類似の要素を区別するために使用しており、必ずしも順次的または時間的な順番を記述するためではない。ここで使用した用語は、適切な状況下で交換可能であり、ここで説明した本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能であると理解すべきである。
請求項で用いた、用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していないことに留意する。こうして表現「手段Ａ，Ｂを備えるデバイス」の範囲は、構成要素Ａ，Ｂのみから成るデバイスに限定すべきでない。それは、本発明に関して、デバイスの関連したコンポーネントのみがＡ，Ｂであることを意味する。
第１発明態様は、ハイブリッド半導体基板、詳細には、ハイブリッドのＳＯＩ／バルク半導体基板を形成する方法に関する。第１発明態様に従って形成されたハイブリッド半導体基板は、局所的なＳＯＩ領域およびバルク領域を備える。ハイブリッド半導体基板を形成する方法は、下記ステップを含む。
・バルク半導体基板を用意するステップ。
・バルク半導体基板においてバルク領域およびＳＯＩ領域を規定するステップ。
・ＳＯＩ領域に半導体ピラー(pillar)を設けるステップ。半導体ピラーは、底部領域および側壁表面を有する。
・半導体ピラーの底部領域に、埋め込み酸化物層を形成するステップ。
・バルク領域とＳＯＩ領域との間で、半導体ピラーの両側に絶縁領域を設けるステップ。
ハイブリッド半導体基板を形成する方法の実施形態について図２〜図１２を参照して詳細に説明する。
バルク半導体基板１００を用意する。バルク半導体基板１００は、結晶性の半導体基板でもよい。バルク半導体基板は、好ましくは単結晶である。例えば、（単）結晶Ｓｉ基板を用意してもよい。バルク半導体基板１００において、バルク領域１００ａおよびＳＯＩ領域１００ｂが規定される。バルク半導体基板には埋め込み酸化物層が存在しないが、ＳＯＩ領域には、局所的な埋め込み酸化物層が第１発明態様に従って形成される。該プロセスは、局所的ＳＯＩ領域をバルク基板に形成する方法を示している。
バルク半導体基板のＳＯＩ領域１００ｂにおいて、少なくとも１つの半導体ピラー１１３，１１４が設けられる（即ち、形成される）。半導体ピラーは、当業者に知られた従来のテクニックを用いて形成してもよい。
図２〜図１２に示す実施形態において、ハードマスク層１０１がバルク半導体基板１００の上部に設けられる。ハードマスク層１０１は、例えば、窒化物層、酸化物層またはこれらの組合せを含んでもよい。次に、ハードマスク層１０１は、ＳＯＩ領域１００ｂにおいてパターン化される（図３）。リソグラフィック手法を用いて、フォトレジスト材料（不図示）がハードマスク層１０１の上部に塗布され、露光、現像、エッチングされる。次に、下地のハードマスク層１０１は、パターン化したフォトレジスト材料をマスクとして用いてエッチングされる。その結果、ハードマスク層１０１は、ＳＯＩ領域１００ｂにおいてパターン化され、即ち、開口がハードマスク層１０１においてエッチングされ、これによりＳＯＩ領域１００ｂにおいて下地のバルク半導体基板１００を露出させる（図３）。
パターン化したハードマスク層１０１をマスクとして用いることによって、下地のバルク半導体基板は、エッチングされ（図４）、これにバルク半導体基板のＳＯＩ領域１００ｂにおいて一連の開口（溝）１２２，１２３を形成する。または換言すると、バルク半導体基板のＳＯＩ領域１００ｂにおいて一連の自立したピラー１１３，１１４を形成する。自立ピラーはまた、フィンと称することもある。
自立ピラーはまた、例えば、当業者に知られているようなスペーサ規定(spacer-defined)パターニングを用いることによって形成してもよい。
図２〜図１２に示す実施形態によれば、半導体ピラー１１３，１１４をＳＯＩ領域１００ｂに形成するステップの間、バルク領域１００ａは無傷のままである。このことは、ハードマスク層１０１がバルク半導体基板のバルク領域１００ａに存在したままであることを意味する。このことは、例えば、ハイブリッド式バルク／ＳＯＩ基板が、バルク領域にあるプレーナＣＭＯＳデバイスとＳＯＩ領域にあるＳＯＩ半導体デバイスを組み合わせるために必要である場合に、興味深いものになる。
代替として、他の実施形態によれば、ＳＯＩ領域と同じ手法を用いて、半導体ピラーをバルク領域に形成してもよい。このことは、例えば、ハイブリッド式バルク／ＳＯＩ基板が、バルク領域にあるバルクマルチゲートデバイスとＳＯＩ領域にあるＳＯＩマルチゲートデバイスを組み合わせるために必要である場合に、興味深いものになる。
半導体ピラーをバルク領域およびＳＯＩ領域に形成することは、同時に行ってもよく、別個の処理ステップで行ってもよい。
局所化したＳＯＩ領域をバルク基板に集積化するための可能性のある応用が、システム・オン・チップ（ＳＯＣ）へのＳＯＩ集積化でもよい。例えば、バルク領域での周辺デバイス、例えば、Ｉ／Ｏデバイス、ＥＳＤデバイスの集積化、あるいは、ハイブリッド基板のバルク領域でのバイポーラおよびアナログデバイスの集積化とともにハイブリッド基板の局所化したＳＯＩ領域でのロジック及び／又はＳＲＡＭデバイスの集積化が考えられる。
図４に示すように、半導体ピラー１１３，１１４は、底部領域１４０および側壁領域１８０を備える。半導体ピラー１１３，１１４をバルク半導体基板のＳＯＩ領域１００ｂに設けた後、埋め込み誘電体層が半導体ピラーの底部領域１４０に形成されることになる。埋め込み誘電体層は、好ましくは埋め込み酸化物層である。
自立したピラー１１３，１１４は、互いに電気絶縁すべきである。またバルク領域１００ａおよびＳＯＩ領域１００ｂは、互いに電気絶縁する必要がある。半導体ピラー１１３，１１４およびバルク領域１００ａをＳＯＩ領域１００ｂから絶縁することは、ＳＴＩ（浅溝分離: shallow trench isolation）領域１３０を、自立した半導体ピラー１１３，１１４の間、およびバルク領域１００ａとＳＯＩ領域１００ｂとの間に形成することで行ってもよい。
図２〜図１２に示す実施形態において、これは、最初に溝１２２，１２３を絶縁材料１３０で充填し（図５）、続いて化学機械平坦化ステップ（ＣＭＰ）によってハードマスク層の上部にある余分な絶縁材料を除去することによって行ってもよい。次に、溝１２２，１２３内の絶縁材料１３０の一部をエッチングして、開口１２２’，１２３’がピラーの間およびバルク領域１００ａとＳＯＩ領域１００ｂとの間に残存する（図６）。絶縁材料をエッチングすることは、例えば、ドライエッチングまたはウェットエッチング手法によって行ってもよい。絶縁材料は、シリコン酸化物または、ＳＴＩ領域を提供するために当業者に知られた任意の材料を含んでもよい。
自立したピラー１１３，１１４の間およびバルク領域１００ａとＳＯＩ領域１００ｂとの間で良好な電気絶縁をそれぞれ確保するために、ＳＴＩ領域１３０は、好ましくは充分に深いものであり、例えば、約３００ｎｍである。
ＳＴＩ領域１３０を設けた後、化学酸化物４１０（ｃｈｅｍｏｘ）の薄い層（２ｎｍ未満、好ましくは１ｎｍ未満）をピラー１１３，１１４の側壁表面１８０の上に任意に成長してもよい（図７）。この化学酸化物層は、次の処理ステップの際、半導体ピラー１１３，１１４の保護層として機能し得る。
局所的なＳＯＩ領域をバルク半導体基板に形成するために、ＳＯＩ領域１００ｂにおいて半導体ピラー１１３，１１４の底部領域１４０に誘電体層を設ける必要がある。バルク領域１００ａには、誘電体層を設けていない。局所的なＳＯＩ領域は、半導体ピラー１１３，１１４の底部領域１４０に埋め込み誘電体層を形成することによって形成される。
本発明によれば、埋め込み誘電体層を半導体ピラー１１３，１１４の底部領域１４０に形成することは、半導体ピラー１１３，１１４の底部領域１４０にある半導体材料を誘電体材料に転換することによって行われる。誘電体材料は、好ましくは酸化物材料である。バルク半導体基板の半導体材料そして半導体ピラーの半導体材料が、例えば、シリコンを含む場合、半導体ピラー１１３，１１４の底部領域１４０にある半導体材料を転換することは、半導体ピラーの底部領域にあるシリコン（Ｓｉ）を酸化させて、シリコン酸化物（ＳｉＯｘ）を形成することを含む。
半導体ピラー１１３，１１４の底部領域１４０のみが埋め込み誘電体層に転換されるのを確保するために、他の部分（底部領域の上方）は、転換また酸化されるのを保護すべきである。
従って、ライナー１６０が半導体ピラー１１３，１１４の側壁表面１８０に沿って設けられ（図８）、これにより半導体ピラー間に第１空洞１２３’が残り、バルク領域１００ａとＳＯＩ領域１００ｂとの間に第２空洞１２２’が残る。ライナー１６０は、耐酸化性材料、例えば、窒化物（例えば、ＴｉＮ，ＳｉＮ）を含む層、または酸化物（例えば、ＡｌＯ）を含む層、を含んでもよい。ライナー１６０は、下地材料、即ち、半導体ピラー１１３，１１４の転換（例えば、酸化）を防止できる材料を含む。ライナー１６０は、ハードマスク層１０１と同じ材料かならるものでもよい。
ライナー１６０は、５〜１０ｎｍの範囲の厚さを有する。ライナー１６０は、薄膜堆積手法、例えば、低圧の化学気相成長を用いて堆積できる。ライナー１６０はまた、溝１２２，１２３の底にある絶縁領域１３０の上部に設けてもよい。ライナー１６０の形成については、当業者に知られている他の堆積手法も可能であり、例えば、ＡＬＤでもよい。ライナー１６０は、好ましくは、半導体ピラー１１３，１１４の側壁表面１８０（任意のｃｈｅｍｏｘ層４１０付または無し）に沿ったコンフォーマル(conformal)なライナーである。
ライナー１６０を設けた後、空洞１２２’，１２３’の底にある絶縁領域１３０の上部に存在しているライナー１６０の一部が除去される（図９）。ライナー１６０のこの一部を除去することは、当業者に知られている適切なエッチング手法、例えば、ドライエッチングステップを用いて行ってもよい。このステップは、ライナーが側壁表面１８０のみに堆積し、絶縁領域１３０上には堆積しない場合は、当然ながら不要である。
ライナーの一部を（必要に応じて）除去した後、絶縁領域１３０の上部層が除去される。図２〜図１２の実施形態において、等方性のエッチングステップを用いて、絶縁領域１３０の一部（前記上部層）が除去され、これにより半導体ピラー１１３，１１４の底部領域１４０の側壁にウインドウ開口１７０を、例えば、底部領域１４０での半導体ピラーの露出部を作成する（図１０）。半導体ピラー１１３，１１４の底部領域１４０にある半導体材料１７０を実質的に無傷に維持するために、当業者に知られているような選択的エッチングプロセス、例えば、ドライ式またはウェット式の酸化物エッチングを使用する。この除去ステップまたはエッチングステップの際、半導体ピラー１１３，１１４の底部領域１４０にある半導体材料へのダメージは最小化すべきである。半導体ピラー１１３，１１４のアンダーエッチングは最小化すべきである。
空洞１２２’，１２３’の底にある絶縁領域１３０の上部に存在するライナー１６０の一部を除去することおよび絶縁領域１３０の一部を除去することは、同時にまたは別個のエッチング処理ステップで行ってもよい。（ＳＴＩ）絶縁領域１３０の一部を除去することによって、半導体ピラー１１３，１１４の底部領域１４０にウインドウ開口１７０が作成される。半導体ピラー１１３，１１４の底部領域１４０にあるウインドウ開口１７０の幅は、（ＳＴＩ）絶縁領域１３０のエッチングステップによって制御され、エッチングパラメータ、例えば、エッチャントのタイプ、エッチング時間またはエッチング速度などに依存する。ＨＦ希釈エッチングが、絶縁領域の一部をエッチングする一例である。ウインドウ開口１７０は、半導体ピラー１１３，１１４の底部領域１４０に形成される局所的な埋め込み酸化物層の厚さをさらに規定することになる。
半導体ピラー１１３，１１４の底部領域１４０にある半導体材料は、半導体ピラー１１３，１１４の底部領域１４０の側壁表面に形成されたウインドウ開口１７０を介して半導体材料を酸化することによって、誘電体材料に転換できる。選択的酸化ステップが好ましくは使用され、その結果、半導体ピラー１１３，１１４の底部領域１４０にある半導体材料のみが転換され（図１１）、例えば、局所的な埋め込み誘電体層１５０を形成する。
選択的酸化ステップは、例えば、その場(in-situ)の水蒸気酸化、または湿式酸化、または高温デカップル(decoupled)プラズマ酸化を含む。酸化パラメータは、半導体ピラー１１３，１１４の底部領域１４０にある半導体材料が全体長さに渡って酸化されるように制御すべきである。半導体ピラー１１３，１１４の底部領域１４０からの半導体材料は、ピラー両側にあるウインドウ開口１７０から酸化が始まって、半導体ピラーの中間に向けて酸化する。半導体ピラーの底部領域にある半導体材料の選択的酸化は、半導体ピラーの他の部分またはＳＯＩ領域にあるバルク半導体基板の半導体材料が実質的に変化しないように、即ち、誘電体材料に酸化または転換しないように制御する必要がある。
ＳＯＩ領域１００ｂの用途に応じて、形成される埋め込み誘電体層１５０の厚さは、より大きいまたはより小さいウインドウ開口１７０を半導体ピラー１１３，１１４の底部領域１４０に形成することによって制御できる。
埋め込み誘電体層の等価換算膜厚（ＥＯＴ）は、埋め込み誘電体層の目的に応じて、数ナノメータから数百ナノメータまで変化し得る。
実施形態によれば、埋め込み誘電体層は、約１０ｎｍまたはそれ以下の等価換算膜厚（ＥＯＴ）を有し、トンネル誘電体層として機能し、典型的には浮遊ゲートメモリデバイスに用いられる。埋め込み誘電体層は、好ましくは、高品質のトンネル誘電体層である。埋め込みトンネル誘電体層の品質は、低い欠陥密度および高い絶縁破壊電圧を持つ熱酸化物層の品質と等しくすべきである。高品質のトンネル酸化物層とは、高い絶縁破壊電圧を有する誘電体層を意味する。このことは、高品質のトンネル酸化物層が捕獲(trap)する電荷は少なく、その結果、トンネル酸化物層の絶縁破壊までが長期間を要することを意味する。絶縁破壊電界は、好ましくは１７ｍＶ／ｃｍより大きい。酸化物トラップ密度は、好ましくは６×１０１５ｃｍ−３未満であり、１０年後に１％未満の故障率に相当する。
半導体ピラー１１３，１１４の底部領域１４０は、半導体ピラーの２つの側から、即ち、半導体ピラーの両側にあるウインドウ開口１７０を介して酸化される。
図１１は、本発明の実施形態に係るハイブリッド半導体基板の概略図を示す。ハイブリッド半導体基板は、バルク領域１００ａとＳＯＩ領域１００ｂとを備える。ＳＯＩ領域１００ｂは、ピラー１１３，１１４の底に埋め込み誘電体層１５０を持つ少なくとも１つのピラー１１３，１１４を備える。各ピラー１１３，１１４の間および少なくとも１つのピラー１１３とバルク領域１００ａとの間には、絶縁領域１３０が存在する。またＳＴＩ領域１３０は、バルク領域１００ａとＳＯＩ領域１００ｂとの間および半導体ピラー１１３，１１４間に設けられる。
バルク領域１００ａは、当該領域に適用される用途に応じてさらに処理してもよい。例えば、非プレーナ型半導体デバイスをバルク領域１００ａに製造する必要がある場合、フィンが当該バルク領域１００ａに設けられ、追加の処理が行われる。例えば、プレーナ型半導体デバイスをバルク領域１００ａに製造する必要がある場合、半導体基板の一部をエッチングし（図１２）、追加のプレーナ型半導体プロセスを設けてもよい。
他の発明態様が、ある実施形態に従って製造されたハイブリッド半導体基板の使用に関する。
他の発明態様が、半導体メモリデバイスに関し、詳細には、浮遊ゲート半導体メモリデバイスおよびこうしたデバイスを製造する方法に関する。
デバイスを製造する方法は、下記ステップを含む。
・バルク半導体基板を用意するステップ。
・前記半導体基板に少なくとも１つのフィンを設けるステップ。フィンは、側壁表面、上部表面および底部領域を有する。
・フィンの側方に絶縁領域を設けるステップ。
・ゲート誘電体層をフィンの上部表面および側壁表面に設けるステップ。
・埋め込みトンネル誘電体層をフィンの底部領域に設けるステップ。
・導電層をフィンおよびゲート誘電体層に渡って設けるステップ。
ある発明態様に従って製造されたような局所的なＳＯＩ基板が、浮遊ゲート半導体メモリデバイスの製造のために知られたＳＯＩ基板に対する改善を示している。
浮遊ゲート半導体メモリデバイスを製造するための実施形態について、図１４〜図２４を参照してより詳細に説明する。
出発材料は、半導体基板１００である（図１４）。半導体基板は、結晶性半導体基板でもよい。基板は、好ましくは単結晶である。例えば、（単）結晶Ｓｉ基板を用意してもよい。
少なくとも１つの自立したピラーは、フィン(fin)とも称され、半導体基板に形成される。図１６は、４つのフィン１１１，１１２，１１３，１１４のセットを概略的に示している。
少なくとも１つのフィンを形成することは、当業者に知られている従来の手法を用いて行ってもよい。
図示した実施形態では、ハードマスク層１０１が半導体基板１００の上部に設けられる（図１４）。ハードマスク層１０１は、例えば、窒化物層、酸化物層、またはこれらの組合せを含んでもよい。
次に、ハードマスク層１０１はパターン化される（図１５）。リソグラフィック手法を用いて、フォトレジスト材料（不図示）がハードマスク層の上に塗布され、露光、現像そしてエッチングされる。
次に、下地のハードマスク層は、パターン化したフォトレジスト材料をマスクとして用いてエッチングされる。その結果、ハードマスク層はパターン化され、即ち、ハードマスク層に開口がエッチングされ、これにより下地の半導体基板を露出させる（図１５）。
パターン化したハードマスク層をマスクとして使用することによって、下地の半導体基板がエッチングされ（図１６）、これにより一連の開口（溝）１２１，１２２，１２３を半導体基板に形成し、または換言すると、一連のフィン１１１，１１２，１１３，１１４を半導体基板に形成する。
自立したピラーはまた、例えば、当業者に知られているようなスペーサ規定(spacer-defined)パターニングを用いることによって形成してもよい。
得られた半導体デバイスが用いられる用途および技術に応じて、自立したピラーの寸法は異なってもよい。
次のステップにおいて、フィン１１１，１１２，１１３，１１４は、半導体フィンの間にＳＴＩ(shallow trench isolation)領域１３０を形成することによって、互いに電気絶縁される。これは、溝１２１，１２２，１２３を絶縁材料１３０で部分的に充填することによって行ってもよい。これは、最初に溝１２１，１２２，１２３を絶縁材料１３０で充填し（図１７）、続いて化学機械平坦化ステップ（ＣＭＰ）によってハードマスク層の上部にある余分な絶縁材料を除去することによって行ってもよい。次に、溝１２１，１２２，１２３にある絶縁材料１３０の一部がエッチングされ、開口１２１’，１２２’，１２３’がピラーの間に残留するようにする（図１８）。絶縁材料をエッチングすることは、例えば、ドライエッチングまたはウェットエッチング手法によって行ってもよい。絶縁材料は、シリコン酸化物または、ＳＴＩ領域を提供するために当業者に知られた任意の材料を含んでもよい。フィン間で良好な電気絶縁を確保するために、ＳＴＩ領域は、好ましくは充分に深いものであり、例えば、約３００ｎｍである。
ＳＴＩ領域１３０を設けた後、化学酸化物（ｃｈｅｍｏｘ）の薄い層（２ｎｍ未満、好ましくは１ｎｍ未満）をピラー１１３，１１４の側壁表面１８０の上に任意に成長してもよい（不図示）。この化学酸化物層は、次の処理ステップの際、半導体ピラー１１３，１１４の保護層として機能し得る。
ライナー１６０が、フィン１１１，１１２，１１３，１１４の側壁表面１８０に沿って設けられ（図１９）、これによりフィン間に空洞１２１’，１２２’，１２３’が残る。ライナー１６０は、耐酸化性材料、例えば、窒化物（例えば、ＴｉＮ，ＳｉＮ）を含む層、または酸化物（例えば、ＡｌＯ）を含む層、を含んでもよい。ライナー１６０は、５〜１０ｎｍの範囲の厚さを有する。ライナー１６０は、薄膜堆積手法、例えば、低圧の化学気相成長を用いて堆積できる。ライナー１６０はまた、空洞１２１’，１２２’，１２３’の底にある絶縁領域１３０の上部に設けてもよい。ライナー１６０の形成については、当業者に知られている他の堆積手法も可能であり、例えば、ＡＬＤでもよい。ライナー１６０は、好ましくは、半導体ピラー１１３，１１４の側壁表面１８０（任意のｃｈｅｍｏｘ層付または無し）に沿ったコンフォーマル(conformal)なライナーである。
実施形態によれば、埋め込み誘電体層をフィンの底部領域に設けることは、フィンの底部領域にある半導体材料をトンネル誘電体材料に転換することを含む。フィンの底部領域にある半導体材料を転換することは、酸化によって行ってもよい。
フィン１１１，１１２，１１３，１１４の底部領域１４０のみが埋め込み誘電体層に転換されるのを確保するために、他の部分（底部領域の上方）は、転換また酸化されるのを保護すべきである。これは、ライナー１６０を用いて行ってもよい。ライナー１６０は、下地材料、即ち、半導体フィン１１１，１１２，１１３，１１４の転換（例えば、酸化）を防止できる材料を含む。ライナー１６０は、ハードマスク層１０１と同じ材料かならるものでもよい。
ライナー１６０を設けた後、フィンの底部領域（破線領域１４０）を酸化してもよく、例えば、埋め込みトンネル誘電体層１５０をフィンの底部領域に形成する（図２２，符号１５０）。
ライナー１６０を設けた後、空洞１２１’，１２２’，１２３’の底にある絶縁領域１３０の上部に存在している（もし全部存在すれば）ライナー１６０の一部が除去され、これによりＳＴＩ領域１３０を露出させる（図２０）。こうしてライナー１６０は、フィン１１１，１１２，１１３，１１４の側壁表面に沿って存在したままである。ライナー１６０のこの一部を除去することは、当業者に知られている適切なエッチング手法、例えば、ドライエッチングステップを用いて行ってもよい。
ライナーの一部を（必要に応じて）除去した後（図２０）、等方性エッチングステップを用いて、絶縁領域１３０の一部を除去してもよく、これによりウインドウ開口１７０を作成し、例えば、底部領域１４０にある半導体ピラー１１１，１１２，１１３，１１４の一部を露出させる（図２１）。
半導体ピラー１１１，１１２，１１３，１１４の底部領域１４０にある半導体材料をほぼ無傷に維持するために、当業者に知られているような選択的エッチングプロセス、例えば、ドライ式またはウェット式のエッチングを使用する。この除去ステップまたはエッチングステップの際、フィン１１１，１１２，１１３，１１４の底部領域１４０にある半導体材料へのダメージは最小化すべきである。フィン１１１，１１２，１１３，１１４のアンダーエッチングは最小化すべきである。
空洞１２２’，１２３’の底にある絶縁領域１３０の上部に存在するライナー１６０の一部を除去することおよび絶縁領域１３０の一部を除去することは、同時にまたは別個のエッチング処理ステップで行ってもよい。
（ＳＴＩ）絶縁領域１３０の一部を除去することによって、半導体ピラー１１１，１１２，１１３，１１４の底部領域１４０にウインドウ開口１７０が作成される。半導体ピラー１１１，１１２，１１３，１１４の底部領域１４０にあるウインドウ開口１７０の幅は、（ＳＴＩ）絶縁領域１３０のエッチングステップによって制御され、エッチングパラメータ、例えば、エッチャントのタイプ、エッチング時間などに依存する。ウインドウ開口１７０は、半導体ピラー１１１，１１２，１１３，１１４の底部領域１４０に形成される局所的な埋め込みトンネル誘電体層の厚さをさらに規定することになる。
局所的な埋め込みトンネル誘電体層は半導体デバイスのトンネル酸化物として機能するため、この層の厚さおよび品質の制御可能性が極めて重要である。局所的な埋め込み誘電体層の厚さは、エッチングステップの際にウインドウ開口１７０を制御することによって、良好に制御できる。局所的な埋め込み誘電体層の品質は、酸化ステップにおいて良好に制御できる（後を参照）。
ライナー１６０の一部を除去した後、フィン１１１，１１２，１１３，１１４の底部領域１７０が露出する。
フィン１１１，１１２，１１３，１１４の底部領域１４０にある半導体材料は、フィン１１１，１１２，１１３，１１４の底部領域１４０の側壁表面に形成された開口１７０を介して半導体材料を酸化することによって、誘電体材料に転換できる。選択的酸化ステップが好ましくは使用され、その結果、フィン１１１，１１２，１１３，１１４の底部領域１４０にある半導体材料のみが転換され（図２２）、例えば、局所的な埋め込みトンネル誘電体層１５０を形成する。
選択的酸化ステップは、例えば、その場(in-situ)の水蒸気酸化、または湿式酸化、または高温デカップル(decoupled)プラズマ酸化を含む。
フィン１１１，１１２，１１３，１１４の底部領域にある半導体材料の選択的酸化は、半導体ピラーの他の部分の半導体材料が実質的に変化しないように、即ち、誘電体材料に酸化または転換しないように制御する必要がある。
形成される埋め込み誘電体層の厚さは、より大きいまたはより小さいウインドウ開口１７０を半導体ピラー１１１，１１２，１１３，１１４の底部領域１４０に形成することによって制御できる。
埋め込み誘電体層の等価換算膜厚（ＥＯＴ）は、好ましくは約１０ｎｍまたはそれ以下であり、トンネル酸化物層として機能し、典型的には不揮発性メモリデバイスに用いられる。
埋め込み誘電体層は、好ましくは、高品質のトンネル誘電体層である。埋め込みトンネル誘電体層の品質は、低い欠陥密度および高い絶縁破壊電圧を持つ熱酸化物層の品質と等しくすべきである。高品質のトンネル酸化物層とは、高い絶縁破壊電圧を有する誘電体層を意味する。絶縁破壊電界は、好ましくは１７ｍＶ／ｃｍより大きい。酸化物トラップ密度は、好ましくは６×１０１５ｃｍ−３未満であり、１０年後に１％未満の故障率に相当する。このことは、高品質のトンネル酸化物層が捕獲(trap)する電荷は少なく、その結果、トンネル酸化物層の絶縁破壊までが長期間を要することを意味する。
フィン１１１，１１２，１１３，１１４の底部領域１４０は、半導体ピラーの２つの側から、即ち、フィンの両側にあるウインドウ開口１７０を介して酸化される。図２４は、本発明の実施形態に係る垂直半導体メモリデバイスの概略図を示す。
従って、ハードマスクおよびライナー１６０が例えば、窒化物ウェットエッチングを用いて除去され、ゲート誘電体層１８１が当業者に知られた手法に従って堆積される（図２３）。
好ましくは、フィンは、単結晶半導体材料、好ましくは単結晶Ｓｉで形成され、フィンの上部および側壁にある誘電体は、フィンの熱酸化によって形成される。こうした熱成長した酸化物層は、多結晶の浮遊ゲートの上に伝統的に堆積したＯＮＯスタックよりも薄くなる。本発明の方法は、単結晶バルク基板に適用可能であり、よって単結晶浮遊ゲート構造が得られ、よって薄い横方向絶縁層を製造できる利点を提供する。従って、本発明の方法により、メモリデバイスを１Ｘ世代ノードにまでスケーリングダウンすることが可能になる。
その後、導電層１７１がフィンおよびゲート誘電体層１８１の上に設けられる。フィン間の空洞は、導電層１７１で充填される。導電層１７１は、フィンの上部にも設けられる。そして、当業者に知られているように、追加のステップ、例えば、ソースおよびドレイン（Ｓ／Ｄ）形成およびフィンの注入またはドーピングが行われる。
一発明態様が、マルチゲート半導体デバイスに関する。該マルチゲート半導体デバイスは、下記の構成を備える。
・半導体基板。
・フィンベースのチャネル領域。
・ソース領域。
・ドレイン領域。
・局所的な埋め込み誘電体層。局所的な埋め込み誘電体層は、チャネル領域の全体長さに渡って存在する。局所的な埋め込み誘電体層は、ソースおよびドレイン領域の外側部分にのみ存在する。
一発明態様が、マルチゲート半導体デバイスに関する。該マルチゲート半導体デバイスは、下記の構成を備える。
・半導体基板。
・局所的な埋め込み誘電体層によって半導体基板から絶縁された、フィンベースのチャネル領域。
・局所的な埋め込み誘電体層によって半導体基板から部分的にのみ絶縁された、ソース領域。
・局所的な埋め込み誘電体層によって半導体基板から部分的にのみ絶縁された、ドレイン領域。
一発明態様が、浮遊ゲート半導体メモリデバイスに関する。該浮遊ゲート半導体メモリデバイスは、下記の構成を備える。
・半導体基板。
・局所的な埋め込みトンネル酸化物層によって半導体基板から絶縁された、浮遊ゲート領域。
・浮遊ゲート領域に渡るインターポリ(interpoly)誘電体層。
・インターポリ誘電体層に渡る制御ゲート領域。
・浮遊ゲートの側方で半導体基板にあるＳＴＩ(shallow trench isolation)領域。
ハイブリッドのバルク／ＳＯＩ基板を形成し、浮遊ゲートメモリデバイスを形成する上述した方法において、我々は、フィンまたはピラー状構造の形成に言及している。これらの構造は、製造するデバイスのタイプに応じて異なる機能性を有することができる。浮遊ゲートデバイスにおいて、フィンは、ゲート誘電体によって絶縁され、トンネル酸化物によって下地の基板から分離された、浮遊ゲート構造を形成する。マルチゲートデバイスにおいて、フィンは、１つ又はそれ以上のチャネルエリアを備える。両方の場合、ゲート構造がフィンの上方で横断するように配置される。両方の場合、ソースおよびドレイン構造がフィンの長手方向端部に形成される。本発明によれば、埋め込み誘電体は、フィンの底部領域１４０に形成されるだけでなく、ソースおよびドレイン構造の底部領域にも形成される。このＳ／Ｄ構造はフィン構造よりも大型であるため（基板表面に対して平行な断面で見られる）、埋め込み誘電体は、Ｓ／Ｄ表面全体の直下に形成されず、前記Ｓ／Ｄ表面の外側部分の直下にのみ形成される。これは、本発明の方法によって入手可能な半導体デバイスの典型的なものである。
図１３ｂは、本発明の実施形態に従って製造したマルチゲート半導体デバイスの平面図の概略図を示す。マルチゲート半導体デバイスは、２つのフィン（チャネル）領域６００と、ソース領域６０１と、ドレイン領域６０２と、２つのフィン６００に渡って延びるゲート６０４とを備える。本発明の実施形態に従って、局所的な埋め込み誘電体層を設けるステップの後、局所的な埋め込み誘電体層６０３が、フィン領域６００のエリア全体およびソース６０１およびドレイン６０２領域の外側部分に渡って存在する。
局所的な埋め込み誘電体層６０３は、フィン、ソースおよびドレイン６００／６０１／６０２の底部領域において、フィン／ソース／ドレイン領域の側壁にあるウインドウ開口を経由した半導体材料の選択的酸化ステップの結果であることから、ソース６０１およびドレイン６０２領域の外側部分だけが酸化される。ソース６０１およびドレイン６０２領域の寸法（幅）は、典型的にはフィン領域の寸法（幅）よりかなり大きいためである。こうしてチャネル領域６００は、下地の半導体基板６０５から完全に絶縁されるが、一方、ソース６０１およびドレイン６０２領域は、下地の半導体基板６０５から部分的にのみ絶縁される。
半導体デバイスが浮遊ゲート（ＦＧ）メモリデバイスである場合、領域の機能性は相違する。いわゆるチャネル領域はＦＧデバイスの浮遊ゲートではなく、いわゆるゲートはＦＧデバイスの制御ゲートである。ここで、Ｓ／Ｄ領域は、これらの領域の外側部分に埋め込み誘電体を備える。
最新のＳＯＩ半導体デバイス（図１３ａ）では、埋め込み酸化物層５０３はどこにでも存在しており、即ち、フィン５００、ソース５０１およびドレイン５０２領域は、全体の幅／エリアに渡って埋め込み酸化物層を有する。換言すると、チャネル領域５００、ソース領域５０１およびドレイン領域５０２は、下地の半導体基板５０５から完全に絶縁されている。またフィンに渡って延びるゲート５０４を示している。
マルチゲート半導体デバイスのソースおよびドレイン領域の一部だけを絶縁する局所的な埋め込み誘電体層の利点は、フィン・パターニング後のフィン回復（典型的にはアニールステップで行われる）が改善されることである。これは、ソースおよびドレイン領域が下地の半導体基板と部分的に接触していることに起因する。こうしてフィンの回復、即ち、フィン・パターニング後に、例えば、水素アニールステップを用いてフィン表面の品質およびフィン移動度を改善することが、半導体基板から半導体フィンに向けて可能である。

Claims (12)

  1. 半導体フィン（１１１，１１２，１１３，１１４）の下に埋め込み誘電体層を形成する方法であって、
    ・バルク半導体基板（１００）を用意するステップと、
    ・少なくとも２つの溝（１２１，１２２，１２３）を基板に設けて、これにより前記溝の間に少なくとも１つのフィン（１１１，１１２，１１３，１１４）または前記溝によって分離された複数のフィンを形成するステップと、
    ・前記溝を絶縁材料で充填するステップと、
    ・前記溝の各々において前記絶縁材料を部分的に除去し、その結果、前記絶縁材料の一部（１３０）が前記溝の各々の底に残留し、前記溝の各々に絶縁領域（１３０）を形成するステップと、
    ・ライナー（１６０）を、前記溝の側壁（１８０）に、または前記側壁および前記溝の各々における絶縁領域（１３０）の上部に堆積させるステップと、
    ・各絶縁領域（１３０）の上部層を除去し、これによりフィンの底部領域（１４０）の側壁にウインドウ開口（１７０）を形成するステップと、
    ・前記ウインドウ開口を介して、フィンの前記底部領域（１４０）にある半導体材料を転換し、これにより局所的な埋め込み誘電体層（１５０）を前記底部領域に形成するステップと、を含み、
    前記ライナー（１６０）および前記絶縁領域（１３０）は、フィンが前記底部領域（１４０）の外側にある領域で転換されるのを実質的に防止するようにした方法。
  2. 前記底部領域（１３０）にある半導体材料を転換することは、半導体材料を酸化することを含む請求項１記載の方法。
  3. 前記バルク基板（１００）は、単結晶半導体基板である請求項１または２記載の方法。
  4. 前記ライナー（１６０）は、前記溝の各々において絶縁領域（１３０）の上部にさらに堆積され、
    各絶縁領域（１３０）の上部からある層を除去するステップより、前記絶縁領域（１３０）の上部からライナー（１６０）を除去するステップが先行する請求項１〜３のいずれかに記載の方法。
  5. 絶縁材料を部分的に除去するステップ後で、ライナー（１６０）を堆積させるステップ前に、保護層（１４０）を溝の側壁に堆積させるステップをさらに含む請求項１〜４のいずれかに記載の方法。
  6. 前記埋め込み誘電体層は、１０ｎｍ未満の等価換算膜厚を有する請求項１〜５のいずれかに記載の方法。
  7. 前記埋め込み誘電体層の絶縁破壊電界は、１７ｍＶ／ｃｍより大きく、酸化物トラップ密度は、６×１０１５ｃｍ−３未満である請求項１〜６のいずれかに記載の方法。
  8. バルク領域（１００ａ）および半導体・オン・インシュレータ（ＳＯＩ）領域（１００ｂ）が基板表面に規定され、前記溝（１２２，１２３）が前記ＳＯＩ領域に形成され、その結果、前記溝の１つ（１２２）が、バルク領域（１００ａ）とＳＯＩ領域（１００ｂ）との間の分離を形成する請求項１〜７のいずれかに記載の方法。
  9. ゲート誘電体層（１８１）をフィンの上部表面および側壁表面に設けるステップと、
    導電層（１７１）をフィンおよびゲート誘電体層に渡って設けて、浮遊ゲート半導体メモリデバイスを形成するステップと、をさらに含み、
    前記埋め込み誘電体層（１５０）は、トンネル誘電体層として機能するようにした請求項１〜７のいずれかに記載の方法。
  10. 基板は、単結晶基板であり、
    前記ゲート誘電体層（１８１）は、フィンの上部表面および側壁表面の熱酸化によって設けられる請求項８記載の方法。
  11. フィンＦＥＴ型半導体デバイスであって、
    ・半導体基板上にある少なくとも１つの半導体フィン（６００）であって、少なくとも１つの半導体フィンは、フィンの底に埋め込み誘電体層を備える半導体フィンと、
    ・少なくとも１つの半導体フィン（６００）と接触したソースおよびドレイン領域（６０１，６０２）であって、ソースおよびドレイン領域の底および外側部分（６０３）に埋め込み誘電体層を備えるソースおよびドレイン領域と、
    ・少なくとも１つの半導体フィンに渡って垂直に延びる導電ゲート電極と、を備えるフィンＦＥＴ型半導体デバイス。
  12. 該半導体デバイスは、浮遊ゲート半導体メモリデバイスであり、
    導電ゲート電極（６０４）がメモリデバイスの制御ゲートとして機能し、半導体フィン（６００）が半導体デバイスの浮遊ゲートとして機能し、埋め込み誘電体層がメモリデバイスのトンネル誘電体層として機能する請求項１１記載のフィンＦＥＴ型半導体デバイス。
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