CN114203719A - 半导体存储器装置和制造该半导体存储器装置的方法 - Google Patents

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Abstract

提供一种半导体存储器装置和制造该半导体存储器装置的方法。一种半导体存储器装置包括栅极叠层和多个沟道结构。栅极叠层包括彼此隔开的多个层叠的导电图案。多个沟道结构穿过栅极叠层形成。每一个沟道结构包括第一沟道柱、第二沟道柱和栅极绝缘层。第一沟道柱穿过除了最上面的导电图案之外的导电图案形成。第二沟道柱穿过最上面的导电图案形成。第二沟道柱被配置为与第一沟道柱接触。栅极绝缘层插置在最上面的导电图案与第一沟道柱和第二沟道柱之间。

Description

半导体存储器装置和制造该半导体存储器装置的方法
技术领域
各种实施方式总体可以涉及电子装置，更具体地，涉及半导体存储器装置和制造该半导体存储器装置的方法。
背景技术
为了满足顾客的需求(例如，良好的性能、低价格等)，可能需要提高半导体存储器装置的集成度。因为半导体存储器装置的集成度可能是决定半导体存储器装置的价格的重要因素，所以可能特别需要提高的集成度。
例如，当半导体存储器装置可以包括多个存储器单元时，存储器单元可以布置成三维结构，以减少存储器单元的占用面积。可以开发包括上述结构的三维半导体存储器装置。
发明内容
在本公开的一个实施方式中，半导体存储器装置可以包括栅极叠层和多个沟道结构。栅极叠层可以包括彼此隔开的多个层叠的导电图案。多个沟道结构可以穿过栅极叠层形成。每一个沟道结构可以包括第一沟道柱、第二沟道柱和栅极绝缘层。第一沟道柱可以穿过除了最上面的导电图案之外的导电图案形成。第二沟道柱可以穿过最上面的导电图案形成。第二沟道柱可以被配置成与第一沟道柱接触。栅极绝缘层可以插置在最上面的导电图案与第一沟道柱和第二沟道柱之间。
在本公开的一个实施方式中，半导体存储器装置可以包括栅极叠层、多个沟道结构和多个接触插塞。栅极叠层可以包括彼此隔开的多个层叠的导电图案。多个沟道结构可以穿过栅极叠层形成。多个接触插塞可以形成在栅极叠层上。多个接触插塞可以分别与多个沟道结构交叠。每一个沟道结构可以包括第一沟道柱、存储器层、第二沟道柱和栅极绝缘层。第一沟道柱可以穿过导电图案的一部分形成。存储器层可以被配置为围绕第一沟道柱的底表面和侧表面。第二沟道柱可以从第一沟道柱的上表面延伸。第二沟道柱可以穿过除了导电图案的该一部分之外的其余导电图案形成。第二沟道柱可以连接到接触插塞。栅极绝缘层可以被配置为围绕第二沟道柱的侧表面。
在本公开的一个实施方式中，根据制造半导体存储器装置的方法，可以形成层叠层，该层叠层可以包括交替层叠的牺牲层和第一层间绝缘层。牺牲层可以位于层叠层的最上层。可以穿过层叠层形成多个沟道孔。可以在每一个沟道孔中形成第一沟道柱。可以在具有第一沟道柱的层叠层上形成模制层。模制层可以包括被配置为部分暴露第一沟道柱的模制孔。可以在模制孔中形成第二沟道柱。然后可以移除模制层和层叠层的最上层处的牺牲层。
附图说明
从以下结合附图描述的具体实施方式中，将更清楚地理解本公开主题的上述和其它方面、特征和优点，其中：
图1是示出根据实施方式的各种示例的半导体存储器装置的框图；
图2是示出根据实施方式的各种示例的半导体存储器装置的存储器块的电路图；
图3是示出根据实施方式的各种示例的半导体存储器装置的立体图；
图4是示出根据实施方式的各种示例的半导体存储器装置的立体图；
图5是示出根据实施方式的各种示例的半导体存储器装置的沟道柱的立体图；
图6是图4中的区域“A”的放大截面图；
图7是图4中的区域“B”的放大截面图；
图8是示出根据实施方式的各种示例的制造半导体存储器装置的方法的流程图；
图9是示出根据实施方式的各种示例的制造半导体存储器装置的方法的流程图；
图10A、图10B、图10C、图10D、图10E、图10F、图10G、图10H、图10I和图10J是示出根据实施方式的各种示例的制造半导体存储器装置的方法的截面图；
图11A、图11B、图11C、图11D、图11E、图11F、图11G和图11H是示出根据实施方式的各种示例的制造半导体存储器装置的方法的截面图；
图12是示出根据实施方式的各种示例的存储器系统的框图；以及
图13是示出根据实施方式的各种示例的计算系统的框图。
具体实施方式
将参照附图描述各种实施方式。附图是各种实施方式(和中间结构)的示意性图示。因此，可以预期例如由于制造技术和/或公差而导致的图示的配置和形状的变化。因此，所描述的实施方式不应解释为限于本文示出的特定配置和形状，而是可以包括不脱离如所附权利要求中限定的本公开的精神和范围的配置和形状的偏差。
本文参照本公开的理想化实施方式的截面和/或平面图示来描述实施方式。然而，实施方式不应解释为限制构思。虽然将会示出和描述一些实施方式，但是本领域普通技术人员应当理解在不脱离本公开的原理和精神的情况下，可以对这些实施方式进行改变。
实施方式的示例可以提供半导体存储器装置和制造该半导体存储器装置的方法，以提高操作可靠性。半导体存储器装置可以包括具有三维结构的非易失性半导体存储器装置(例如，三维NAND)。
在下文中，可以参照附图来示出实施方式的示例的半导体存储器装置。第一方向D1可以指示X方向，第二方向D2可以指示Y方向，并且第三方向D3可以指示Z方向。
实施方式的示例可以提供具有提高的操作可靠性的半导体存储器装置。
实施方式的示例还可以提供制造上述半导体存储器装置的方法。
根据一个实施方式，第二沟道柱可以用作漏极选择晶体管的沟道。因此，因为可以不需要虚设沟道结构，所以可以减小水平方向上的芯片尺寸。
此外，通过设置第二沟道柱，仅在同一水平彼此分离的具有单层结构的第三导电图案可以提供漏极选择晶体管中所需的足够的驱动能力，以提高操作可靠性。
此外，漏极选择晶体管可以不具有多层结构，使得垂直方向上的芯片尺寸可以减小，并且传输晶体管的面积也可以减小。
此外，可以使用具有模制孔的模制层来形成第二沟道柱，以容易地将第一沟道柱和第二沟道柱彼此对准，从而可以从根本上防止由第一沟道柱和第二沟道柱之间的未对准((⊙o⊙)…)引起的特性劣化。
结果，半导体存储器装置可以具有提高的集成度和提高的操作可靠性。
图1是示出根据实施方式的各种示例的半导体存储器装置的框图。
参照图1，半导体存储器装置10可以包括外围电路PC和存储器单元阵列20。
外围电路PC可以被配置为控制用于在存储器单元阵列20中存储数据的编程操作、用于从存储器单元阵列20输出数据的读取操作和用于擦除存储器单元阵列20中的数据的擦除操作。例如，外围电路PC可以包括电压发生器31、行解码器33、控制电路35和页缓冲器组37。
存储器单元阵列20可以包括多个存储器块。存储器单元阵列20可以通过字线WL连接到行解码器33。存储器单元阵列20可以通过位线BL连接到页缓冲器组37。
控制电路35可以被配置为响应于命令CMD和地址ADD而控制外围电路PC。
电压发生器31可以被配置为响应于控制电路35的控制而生成用于编程操作、读取操作和擦除操作的各种操作电压，包括自由擦除电压(free erase voltage)、擦除电压、接地电压、编程电压、验证电压、通过电压、读取电压等。
行解码器33可以被配置为响应于控制电路35的控制而选择存储器块。行解码器33可以被配置为向连接到选定存储器块的字线WL施加操作电压。
页缓冲器组37可以通过位线BL连接到存储器单元阵列20。页缓冲器组37可以被配置为响应于控制电路35的控制而临时地存储可能在编程操作中从输入/输出电路接收的数据。页缓冲器组37可以响应于控制电路35的控制而在读取操作或验证操作中感测位线BL的电压或电流。页缓冲器组37可以响应于控制电路35的控制而选择位线BL。
从结构上看，存储器单元阵列20可以与外围电路PC并排布置。另选地，存储器单元阵列20可以与外围电路PC部分交叠。
图2是示出根据实施方式的各种示例的半导体存储器装置的存储器块的电路图。
参照图2，存储器块可以包括共同连接到源极层SL和多条字线WL1～WLn的多个单元串CS1和CS2。单元串CS1和CS2可以连接到多条位线BL。
单元串CS1和CS2中的每一个可以包括至少一个源极选择晶体管SST、至少一个漏极选择晶体管DST和多个存储器单元MC1～MCn。源极选择晶体管SST可以连接到源极层SL。漏极选择晶体管DST可以连接到位线BL。存储器单元MC1～MCn可以串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。
存储器单元MC1～MCn的栅极可以彼此隔开。存储器单元MC1～MCn的栅极可以分别连接到层叠的字线WL1～WLn。字线WL1～WLn可以布置在源极选择线SSL与至少两条漏极选择线DSL1和DSL2之间。所述至少两条漏极选择线DSL1和DSL2可以在同一水平上彼此隔开。
源极选择晶体管SST的栅极可以连接到源极选择线SSL。漏极选择晶体管DST的栅极可以连接到对应于该漏极选择晶体管DST的栅极的漏极选择线。
源极层SL可以连接到源极选择晶体管SST的源极。漏极选择晶体管DST的漏极可以连接到对应于该漏极选择晶体管DST的漏极的位线BL。
单元串CS1和CS2可以分类为分别连接到所述至少两条漏极选择线DSL1和DSL2的串组(string group)。连接到同一字线和同一位线的单元串可以由不同的漏极选择线独立控制。此外，连接到同一漏极选择线的单元串可以由不同的位线独立控制。例如，所述至少两条漏极选择线DSL1和DSL2可以包括第一漏极选择线DSL1和第二漏极选择线DSL2。单元串CS1和CS2可以包括连接到第一漏极选择线DSL1的第一单元串CS1的第一组和连接到第二漏极选择线DSL2的第二单元串CS2的第二组。
图3是示出根据实施方式的各种示例的半导体存储器装置的立体图。
参照图3，半导体存储器装置10可以包括外围电路PC和栅极叠层GST。外围电路PC可以布置在基板SUB上。栅极叠层GST可以层叠在外围电路PC上。
每一个栅极叠层GST可以包括源极选择线SSL、多条字线WL1～WLn以及至少两条漏极选择线DSL1和DSL2。漏极选择线DSL1和DSL2可以在同一水平上由第一狭缝S1划分。
源极选择线SSL和字线WL1～WLn可以在第一方向D1和第二方向D2上延伸。源极选择线SSL和字线WL1～WLn可以以板形形状布置在基板SUB上。
字线WL1～WLn可以在第三方向D3上层叠并且彼此隔开。字线WL1～WLn可以布置在所述至少两条漏极选择线DSL1和DSL2与源极选择线SSL之间。
栅极叠层GST可以由第二狭缝S2划分。第一狭缝S1在第三方向D3上的长度可以短于第二狭缝S2的长度。第一狭缝S1可以与字线WL1～WLn交叠。
第一狭缝S1和第二狭缝S2可以沿着第二方向D2以直线形状、锯齿形状、波浪形状等延伸。第一狭缝S1和第二狭缝S2可以根据设计规则具有可变的宽度。
与所述至少两条漏极选择线DSL1和DSL2相比，源极选择线SSL可以被设置成更靠近外围电路PC。半导体存储器装置10可以包括布置在栅极叠层GST和外围电路PC之间的源极层SL，以及与源极层SL相比远离外围电路PC的位线BL。栅极叠层GST可以布置在位线BL和源极层SL之间。
位线BL可以包括诸如例如掺杂半导体层、金属层、金属合金层等的各种导电层。源极层SL可以包括掺杂半导体层。例如，源极层SL可以包括n型掺杂硅层。
虽然未在附图中示出，但是外围电路PC可以经由具有各种结构的互连件(interconnection)电连接到位线BL、源极层SL和字线WL1～WLn。
图4是示出根据实施方式的各种示例的半导体存储器装置的立体图，图5是示出根据实施方式的各种示例的半导体存储器装置的沟道柱的立体图，图6是图4中的区域“A”的放大截面图，并且图7是图4中的区域“B”的放大截面图。
参照图4至图7，实施方式的各种示例的半导体存储器装置可以包括源极层SL、多个栅极叠层GST、狭缝结构130、多个沟道结构CH和多个接触插塞116。栅极叠层GST可以形成在源极层SL上。狭缝结构130可以形成在栅极叠层GST之间。可以穿过栅极叠层GST形成沟道结构。接触插塞116可以形成在栅极叠层GST上。各个接触插塞116可以分别电连接到各个沟道结构CH。
每一个栅极叠层GST可以由狭缝结构130划分。狭缝结构130可以位于每一个栅极叠层GST在第一方向D1上的两个侧壁上。由狭缝结构130划分的每一个栅极叠层GST可以对应于一个存储器块。源极层SL可以位于栅极叠层GST下方。位线BL可以位于栅极叠层GST上方。因此，源极层SL、栅极叠层GST和位线BL可以彼此交叠。
在实施方式的各种示例中，源极层SL可以位于栅极叠层GST上方，并且位线BL可以位于栅极叠层GST下方。另选地，位线BL可以位于栅极叠层GST上方，并且源极层SL可以位于栅极叠层GST下方。
源极层SL可以与栅极叠层GST交叠。源极层SL可以具有在第一方向D1和第二方向D2上延伸的板形形状。源极层SL可以包括第一源极层SL1、第二源极层SL2和第三源极层SL3。第三源极层SL3可以插置在第一源极层SL1和第二源极层SL2之间。第三源极层SL3可以电连接到每一个沟道结构CH的第一沟道柱122。第一源极层SL1、第二源极层SL2和第三源极层SL3可以包括掺杂半导体层。例如，第一源极层SL1、第二源极层SL2和第三源极层SL3可以包括n型掺杂硅层。第三源极层SL3可以具有比第一源极层SL1和第二源极层SL2的杂质浓度更高的杂质浓度。
在实施方式的各种示例中，第一源极层SL1、第二源极层SL2和第三源极层SL3可以包括相同的导电材料。另选地，第一源极层SL1和第二源极层SL2可以包括相同的导电材料。插置在第一源极层SL1和第二源极层SL2之间的第三源极层SL3可以包括与第一源极层SL1和第二源极层SL2的导电材料不同的导电材料。
狭缝结构130可以对应于图3中的第二狭缝S2。每一个狭缝结构130可以具有在第二方向D2上延伸的线性图案。每一个狭缝结构130可以在第二方向D2上以直线形状、锯齿形状、波浪形状等延伸。狭缝结构130可以具有沿着第三方向D3延伸到源极层SL中的下部。例如，狭缝结构130的底表面可以被配置为与插置在第一源极层SL1和第二源极层SL2之间的第三源极层SL3接触。
每一个狭缝结构130可以包括狭缝沟槽、狭缝间隔物134和狭缝层132。狭缝沟槽可以具有在第二方向上延伸的线性形状。狭缝间隔物134可以形成在狭缝沟槽在第一方向D1上的两个侧表面上。狭缝层132可以形成在狭缝沟槽中。狭缝间隔物134可以包括绝缘材料。狭缝层132可以包括导电材料。
在实施方式的各种示例中，狭缝层132可以包括导电材料。另选地，狭缝层132可以包括绝缘材料。
每一个栅极叠层GST可以包括顺序层叠的第一叠层ST1、第二叠层ST2和第三叠层ST3。第一叠层ST1可以包括用作源极选择晶体管的栅极和源极选择线的第一导电图案110。第二叠层ST2可以包括用作存储器单元的栅极和字线的多个第二导电图案112。第三叠层ST3可以包括用作漏极选择晶体管的栅极和漏极选择线的多个第三导电图案114。
每一个栅极叠层GST可以包括多个层叠的导电图案。导电图案可以彼此隔开。每一个栅极叠层GST可以包括交替层叠的导电图案和层间绝缘层(insulating interlayer)。每一个导电图案可以具有在第一方向D1和第二方向D2上延伸的板形形状。导电图案可以包括金属层。层间绝缘层可以包括氧化物层。
第一叠层ST1中的导电图案当中的第一导电图案110(即，栅极叠层GST的导电图案中的最下面的导电图案)可以用作源极选择晶体管的栅极和源极选择线。第一导电图案110可以对应于图3中的源极选择线。每一个栅极叠层GST的第一导电图案110可以具有单层结构。穿透栅极叠层GST的沟道结构CH可以具有被配置为穿透一个第一导电图案110的形状。
在实施方式的各种示例中，每一个栅极叠层GST的第一导电图案110可以具有用作源极选择晶体管的栅极和源极选择线的单层结构。另选地，包括最下面的导电图案的位于栅极叠层GST下部的数个导电图案也可以用作源极选择晶体管的栅极和源极选择线。
此外，在实施方式的各种示例中，每一个栅极叠层GST的一个第一导电图案110可以位于同一水平上。另选地，每一个栅极叠层GST的至少两个导电图案110可以在同一水平上彼此隔开。
第三叠层ST3中的导电图案当中的第三导电图案114(即，栅极叠层GST的导电图案中的最上面的导电图案)可以由隔离层108划分成在同一水平上的至少两个导电图案，可以用作漏极选择晶体管的栅极和漏极选择线。在一个实施方式中，最上面的导电图案可以是如图4所示的第三导电图案114。在一个实施方式中，当最上面的导电图案是如图4所示的第三导电图案114时，其余的导电图案(即，第一导电图案110和第二导电图案112)在第三方向D3上位于第三导电图案114下方，并且可以位于栅极叠层GST的第一叠层ST1或第二叠层ST2中。每一个栅极叠层GST的第三导电图案114可以具有单层结构。沟道结构CH可以穿透第三导电图案114。穿透第三导电图案114的沟道结构CH的数量可以相同。被配置为将第三导电图案114彼此电隔离的隔离层108可以对应于图3中的第一狭缝S1。每一个第三导电图案114的在第一方向D1上位于隔离层108的一端和另一端的部分可以对应于图3中的第一漏极选择线DSL1和第二漏极选择线DSL2。隔离层108可以包括绝缘层。例如，隔离层108可以包括氧化物层。
每一个第三导电图案114可以具有板形形状。每一个第三导电图案114可以从第三导电图案114的与沟道结构CH交叠的区域向下突出。第三导电图案114的向下突出部分可以被配置为与第一沟道柱122上的栅极绝缘层128接触。因此，第二沟道柱124在第三方向D3上的长度可以不增加。此外，可以增加漏极选择晶体管的沟道长度以提高驱动能力。
在实施方式的各种示例中，每一个栅极叠层GST可以包括在同一水平上彼此隔开的两个第三导电图案114。另选地，每一个栅极叠层GST可以包括在同一水平上彼此隔开的至少两个第三导电图案114。在这种情况下，栅极叠层GST可以包括至少一个隔离层108。在一个实施方式中，如图4所示，隔离层108可以从第一绝缘层102延伸并且越过(past)第三导电图案114。在一个实施方式中，如图4所示，隔离层108的一部分可以位于接触插塞116之间。
第二叠层ST2中的导电图案当中的第二导电图案112(即，第一导电图案110和第三导电图案114之间的第二导电图案112)可以用作存储器单元的栅极和字线。第二导电图案112可以对应于图3中的字线WL1～WLn。
每一个栅极叠层GST的层间绝缘层可以包括第一导电图案110和第二导电图案112上方或下方的第一层间绝缘层102，以及第三导电图案114上的第二层间绝缘层104。除了第三导电图案114下方的第一层间绝缘层之外，第一层间绝缘层102可以具有基本相同的厚度。第三导电图案114下方的第一层间绝缘层102的厚度可以大于位于第三导电图案114下方的第一层间绝缘层102下方的其余第一层间绝缘层102的厚度。第二层间绝缘层104的接触第三层间绝缘层106的上表面可以与狭缝结构130的上表面和隔离层108的上表面对齐。
穿透栅极叠层GST的沟道结构CH可以形成多个沟道行(channel row)。每一个沟道行中的沟道结构CH可以沿着位线BL的延伸方向排布成一行。每一条位线BL可以经由接触插塞116电连接到沟道结构CH。
每一个沟道结构CH可以被配置为穿透栅极叠层GST。沟道结构CH可以具有延伸到源极层SL中的下端。特别地，沟道结构CH的下端可以被配置为穿透第二源极层SL2和第三源极层SL3。沟道结构CH的下端的底表面可以位于第一源极层SL1中。
每一个沟道结构CH可以包括芯柱120、第一沟道柱122、存储器层126、第二沟道柱124和栅极绝缘层128。第一沟道柱122可以被配置为完全围绕芯柱120。存储器层126可以被配置为围绕第一沟道柱122的侧表面和底表面。第二沟道柱124可以形成在第一沟道柱122上。栅极绝缘层128可以被配置为围绕第二沟道柱124的侧表面。
芯柱120的平面形状可以是多边形形状、圆形形状、塔形形状等。芯柱120可以被配置为穿透第二导电图案112和第一导电图案110。芯柱120可以包括延伸到源极层SL中的下端。芯柱120可以包括氧化物层。
第一沟道柱122可以用于向源极选择晶体管和存储器单元提供沟道。第一沟道柱122可以包括被配置为围绕芯柱120的侧表面和底表面的第一沟道层122A，以及被配置为覆盖芯柱120的上表面和第一沟道层122A的端部的第二沟道层122B。因此，第一沟道层122A可以具有圆柱形形状，并且第二沟道层122B可以具有板形形状。第一沟道层122A和第二沟道层122B可以包括基本相同的材料。在一个实施方式中，如图6所示，第一沟道柱122可以包括被配置为围绕芯柱120的侧表面和底表面的第一沟道层122A，以及被配置为覆盖芯柱120的上表面和第一沟道层122A的端部的第二沟道层122B。
第二沟道柱124可以用于向漏极选择晶体管提供沟道。因此，可以根据漏极选择晶体管中所需的特性来确定第二沟道柱124的直径。第二沟道柱124可以被配置为穿透第三导电图案114。第二沟道柱124可以电连接到第一沟道柱122。第二沟道柱124的直径可以比第一沟道柱122的直径更短。第二沟道柱124的直径可以基本上等于或小于芯柱120的直径。第二沟道柱124可以形成在第二沟道层122B上。第二沟道柱124在垂直方向上的中心线可以与第一沟道柱122或芯柱120的中心线对准。第一沟道柱122和第二沟道柱124的中心线可以由交替的长短虚线表示。
第二沟道柱124可以包括第三导电图案114上方的结区124A。结区124A可以用作漏极选择晶体管的漏极。可以通过将n型杂质注入到第二沟道柱124中来形成结区124A。在一个实施方式中，如图6所示，第二沟道柱124可以穿透最上面的导电图案以在最上面的导电图案之间延伸，并且延伸越过最上面的导电图案的第二沟道柱124可以包括结区124A。
被配置为围绕第二沟道柱124的侧表面的栅极绝缘层128可以插入第二沟道柱124和第三导电图案114之间的区域中。栅极绝缘层128可以延伸为覆盖第二沟道层122B的上表面。栅极绝缘层128可以被配置为与第三导电图案114的底表面接触。因此，栅极绝缘层128可以插入在第三导电图案114和第三导电图案114下方的结构之间。栅极绝缘层128可以用于根据漏极选择晶体管中所需的特性来控制材料和层叠结构。栅极绝缘层128可以包括氧化物层。
第一沟道柱122和第二沟道柱124可以包括基本相同的材料。例如，第一沟道柱122和第二沟道柱124可以包括半导体层。半导体层可以包括硅层。
存储器层126可以包括顺序层叠的阻挡层126B、电荷俘获层126C和隧道绝缘层126T。隧道绝缘层126T可以被配置为与第一沟道层122A接触。阻挡层126B可以被配置为与第一导电图案110和第二导电图案112接触。隧道绝缘层126T和阻挡层126B可以包括氧化物层。电荷俘获层126C可以包括氮化物层。
存储器层126可以被配置为围绕第一沟道柱122的底表面和侧表面。存储器层126可以包括延伸超过第一沟道柱122的端部。因此，存储器层126可以具有面对第二沟道柱124的侧壁并且与第二沟道柱124的侧壁隔开的侧壁。第三导电图案114从第三导电图案114的与沟道结构CH交叠的区域向下突出，并且可以被配置为掩埋延伸的存储器层126和第二沟道柱124之间的空间。在一个实施方式中，存储器层126可以包括在第三方向D3上朝着第三导电图案114延伸越过第一沟道柱122的端部，如图6所示。在一个实施方式中，存储器层126可以包括延伸越过第一沟道柱122的端部，以提供均面向第二沟道柱124并且与第二沟道柱124隔开的侧壁。在一个实施方式中，存储器层126的延伸越过第一沟道柱122的端部和第二沟道柱124之间的空间由第三导电图案114填充，如图6所示。
在实施方式的各种示例中，存储器层126可以包括层叠氧化物-氮化物-氧化物(ONO)结构。另选地，根据半导体存储器装置中所需的特性，存储器层126可以包括其它材料和各种层叠结构。
可以在栅极叠层GST上形成接触插塞116。接触插塞116可以电连接到沟道结构CH。接触插塞116可以连接在沟道结构CH和位线BL之间。特别地，接触插塞116可以位于栅极叠层GST上的第三层间绝缘层106中。位线BL可以形成在第三层间绝缘层106上。
每一个接触插塞116可以电连接到第二沟道柱124。第二沟道柱124的上端可以插入接触插塞116的下端。特别地，第二沟道柱124可以包括第二沟道柱124的上部中的结区124A。结区124A可以部分插入接触插塞116的下端。通过上述结构，可以增大第二沟道柱124和接触插塞116之间的接触面积，以减小接触电阻。
当第二沟道柱124的上端插入接触插塞116的下端时，每一个接触插塞116可以穿透第三层间绝缘层106。此外，接触插塞116的下端可以延伸到第二层间绝缘层104中。因此，被配置为划分第三导电图案114的隔离层108的一部分可以位于接触插塞116之间。
根据实施方式的各种示例，半导体存储器装置可以包括用作漏极选择晶体管的沟道的第二沟道柱。因此，半导体存储器装置可以不需要虚设沟道结构以减小水平方向上的芯片尺寸。此外，在同一水平上划分的具有单层结构的仅第三导电图案可以提供漏极选择晶体管中所需的足够的驱动能力，以提高操作可靠性。此外，漏极选择晶体管可以不具有多层结构，使得垂直方向上的芯片尺寸可以减小，并且传输晶体管的面积也可以减小。
图8是示出根据实施方式的各种示例的制造半导体存储器装置的方法的流程图。
参照图8，制造半导体存储器装置的方法可以包括在步骤S1中在基板上形成外围电路，以及在步骤S3中在外围电路上形成存储器单元阵列。
在步骤S1中，可以将外围电路提供给基板。外围电路可以包括多个晶体管。每一个晶体管的源极和漏极可以形成在基板的区域中。每一个晶体管的栅电极可以形成在基板上。
在步骤S3中，可以在外围电路上形成存储器单元阵列。步骤S3可以包括形成图3中的源极层SL，形成图3中的栅极叠层GST，以及形成图3中的位线BL。
虽然图中未示出，但是在步骤S3之前，可以在外围电路上形成用于互连件的导电图案，并且可以在互连件上形成存储器单元阵列。
图9是示出根据实施方式的各种示例的制造半导体存储器装置的方法的流程图。
参照图9，制造半导体存储器装置的方法可以包括在步骤S11中形成包括外围电路的第一芯片，在步骤S13中形成包括存储器单元阵列的第二芯片，在步骤S15中将第一芯片接合到第二芯片，以及在步骤S17中移除第二芯片的辅助基板。
在步骤S11中，可以将外围电路提供给主基板。第一芯片可以包括连接到外围电路的第一互连件。
在步骤S13中，可以在辅助基板上形成存储器单元阵列。步骤S13可以包括形成图3中的源极层SL，形成图3中的栅极叠层GST，以及形成图3中的位线BL。第二芯片可以包括连接到存储器单元阵列的第二互连件。
在实施方式的各种示例中，图3中的存储器单元阵列可以包括顺序层叠的源极层SL、栅极叠层GST和位线BL。另选地，在步骤S13中，存储器单元阵列可以包括位线上的栅极叠层而没有源极层。
在步骤S15中，可以将第二芯片放置在第一芯片上，以布置面对第二互连件的第一互连件。第一互连件的一部分可以接合到第二互连件的一部分。
在步骤S17中，可以从第二芯片移除辅助基板，以完成包括彼此交叠的外围电路和存储器单元阵列的半导体存储器装置。
另选地，当在步骤S13中存储器单元阵列可以包括位线上的栅极叠层而没有源极层时，在步骤S17之后，可以将源极层连接到沟道结构。
图10A至图10J是示出根据实施方式的各种示例的制造半导体存储器装置的方法的截面图。图10A至图10J可以示出制造半导体存储器装置的存储器单元阵列的方法。制造存储器单元阵列的方法可以被包括在图8的步骤S3或图9的步骤S13中。
参考图10A，可以在具有结构的基板上形成层叠层(stack layer)。层叠层可以包括交替层叠的第一层间绝缘层102和牺牲层140。牺牲层140可以位于层叠层的最上层。对应于第一层间绝缘层102中的最上层的第一层间绝缘层102可以具有比其余的第一层间绝缘层102的厚度更厚的厚度。对应于牺牲层140中的最上层的牺牲层140可以具有比其余牺牲层140的厚度更厚的厚度。第一层间绝缘层102可以包括氧化物层，并且牺牲层140可以包括氮化物层。
隔离层108可以被形成为穿透最上面的第一层间绝缘层102和最上面的牺牲层140。隔离层108可以对应于图3中的第一狭缝S1。隔离层108可以包括绝缘层。例如，隔离层108可以包括氧化物层。
可以使用硬掩模图案穿过层叠层而形成多个沟道孔142。
可以在每一个沟道孔142的表面上形成存储器层126。存储器层126可以包括顺序层叠的阻挡层126B、电荷俘获层126C和隧道绝缘层126T。阻挡层126B和隧道绝缘层126T可以包括氧化物层，并且电荷俘获层126C可以包括氮化物层。
可以在存储器层126上形成第一沟道层122A。存储器层126上的在沟道孔142的表面上的第一沟道层122A可以具有圆柱形形状。第一沟道层122A可以包括半导体层。例如，第一沟道层122A可以包括硅层。
可以在第一沟道层122A上形成芯柱120，以利用芯柱120完全填充沟道孔142。芯柱120可以包括氧化物层。
可以在沟道孔142上端对芯柱120执行凹槽蚀刻工艺(recess etch process)，以降低芯柱120的高度。凹槽蚀刻工艺的蚀刻深度可以基本上等于或小于最上面的第一层间绝缘层102的厚度和最上面的牺牲层140的厚度之和。
参照图10B，可以在芯柱120上形成第二沟道层122B，以覆盖第一沟道层122A的端部。第二沟道层122B可以包括与第一沟道层122A的材料基本相同的材料。例如，第二沟道层122B可以包括硅层。可以通过在沟道孔142中形成硅层，并且通过对硅层执行凹槽蚀刻工艺以减小沟道孔142中的硅层的厚度来形成第二沟道层122B。因此，第二沟道层122B可以具有板形形状，该板形形状具有对应于沟道孔142的平面形状的平面形状。
因此，可以形成包括第一沟道层122A和第二沟道层122B的第一沟道柱122。第一沟道层122A可以被配置为围绕芯柱120的侧表面和底表面。第二沟道层122B可以被配置为覆盖第一沟道层122A的上表面。
在形成第一沟道柱122之后，可以蚀刻通过沟道孔142的上端暴露的存储器层126。
参照图10C，可以在具有第一沟道柱122的结构的上表面上形成模制层(moldlayer)144。模制层144可以包括与牺牲层140的材料基本相同的材料。例如，模制层144可以包括氮化物层。
然后，可以在模制层144上形成硬掩模。可以使用硬掩模作为蚀刻屏障来蚀刻模制层144，以形成被配置为部分暴露第二沟道层122B的模制孔150。因为模制层144可以沿着具有第一沟道柱122的结构的上表面的轮廓延伸，所以模制孔150可以与第一沟道柱122自对准。
参照图10D，可以在第二沟道层122B上形成第二沟道柱124。第二沟道柱124可以包括与第一沟道柱122的材料基本相同的材料。因此，第二沟道柱124可以包括硅层。可以通过在结构的整个表面上形成硅层以填充模制孔150并且平坦化硅层直到可以暴露模制层144的上表面来形成第二沟道柱124。
因此，可以在第一沟道柱122上形成第二沟道柱124。第二沟道柱124可以在第三方向D3上具有与第一沟道柱122或芯柱120的中心线对准的中心线。
参照图10E，在移除模制层144之后，然后可以移除最上面的牺牲层140。因为模制层144和最上面的牺牲层140可以包括相同的材料，所以可以通过一个蚀刻工艺同时移除模制层144和最上面的牺牲层140。
此外，模制层144和最上面的牺牲层140的侧壁上的存储器层126也可以与模制层144和最上面的牺牲层140一起被移除。
参照图10F，可以在通过移除模层144和最上面的牺牲层140而暴露的第一沟道柱122和第二沟道柱124的表面上形成栅极绝缘层128。栅极绝缘层128可以包括氧化物层。可以通过沉积工艺、氧化工艺等形成栅极绝缘层128。当可以通过氧化工艺形成栅极绝缘层128时，可以选择性地仅在第一沟道柱122和第二沟道柱124的表面上形成栅极绝缘层128。相反，当可以通过沉积工艺形成栅极绝缘层128时，可以在结构的整个表面上形成栅极绝缘层128。
在实施方式的各种示例中，该方法可以包括通过氧化工艺形成栅极绝缘层。氧化工艺可以包括氧气氛下的热处理工艺、等离子体气氛下的氧自由基工艺等。
图6可以示出通过沉积工艺形成的栅极绝缘层128。
参照图10G，可以在第二沟道柱124之间的空间中形成导电层114A。可以在第二沟道柱124和最上面的第一层间绝缘层102之间的空间中以及第二沟道柱124之间的空间中形成导电层114A。
可以通过在具有第二沟道柱124的结构的整个表面上沉积导电层114A并且平坦化导电层114A直到可以暴露第二沟道柱124的上表面来形成导电层114A。可以通过平坦化工艺部分暴露栅极绝缘层128，以暴露第二沟道柱124的上表面。
参照图10H，可以回蚀(etched-back)导电层114A，直到导电层114A的上表面可以位于第二沟道柱124的上表面下方为止，以形成第三导电图案114。第三导电图案114可以由隔离层108划分。第三导电图案114可以对应于图3中的漏极选择线DSL1和DSL2。
可以在第三导电图案114上形成第二层间绝缘层104。然后，可以平坦化第二层间绝缘层104。也可以通过平坦化工艺移除可能受用于形成第三导电图案114的回蚀工艺损坏的第二沟道柱124的上端。通过平坦化工艺，第二沟道柱124的上表面、第二层间绝缘层104的上表面和隔离层108的上表面可以基本上彼此共面。第二层间绝缘层104可以包括氧化物层。
参照图4和图10I，接着可以通过用于形成狭缝结构130的工艺来移除牺牲层140。可以在通过移除牺牲层140形成的空间中形成导电材料以形成第一导电图案110和第二导电图案112。
因此，可以形成由狭缝结构130划分的多个栅极叠层GST。
可以在栅极叠层GST和狭缝结构130上形成第三层间绝缘层106。第三层间绝缘层106可以包括氧化物层。
可以使用硬掩模图案作为蚀刻屏障来蚀刻第三层间绝缘层106和第二层间绝缘层104，以形成被配置为暴露第二沟道柱124的上端的多个接触孔148。第二沟道柱124的上端可以是插入接触孔148中的形状。
可以将杂质注入第二沟道柱124的通过接触孔148暴露的上端。然后可以对第二沟道柱124的上端进行热处理以形成结区124A。杂质可以包括n型杂质。结区124A可以对应于漏极选择晶体管的漏极。
参照图10J，可以在接触孔148中形成多个接触插塞116。接触插塞116可以被配置为将第二沟道柱124与稍后形成的位线连接。
第二沟道柱124的上端可以插入接触插塞116的下端，以增大第二沟道柱124和接触插塞116之间的接触面积，从而减小接触电阻。此外，因为第二沟道柱124的上端可以插入接触插塞116的下端，所以被配置为划分第三导电图案114的隔离层108的一部分可以位于接触插塞116之间。
因此，可以形成包括栅极叠层GST、狭缝结构130、沟道结构CH和接触插塞116的图4中的存储器单元阵列。狭缝结构130可以形成在栅极叠层GST之间。沟道结构CH可以穿透栅极叠层GST。接触插塞116可以形成在栅极叠层GST上。接触插塞116可以电连接到沟道结构CH。
根据实施方式的各种示例，可以使用具有模制孔150的模制层144来形成第二沟道柱124。因此，第一沟道柱122和第二沟道柱124可以容易地彼此对准，从而可以从根本上防止由第一沟道柱122和第二沟道柱124之间的未对准引起的特性劣化。
图11A至图11H是示出根据实施方式的各种示例的制造半导体存储器装置的方法的截面图。图11A至图11H可以示出制造半导体存储器装置的存储器单元阵列的方法。制造存储器单元阵列的方法可以被包括在图8的步骤S3或图9的步骤S13中。
参照图11A，可以在具有结构的基板上形成层叠层。层叠层可以包括交替层叠的第一层间绝缘层102和牺牲层140。牺牲层140可以位于层叠层的最上层。对应于第一层间绝缘层102中的最上层的第一层间绝缘层102可以具有比其余的第一层间绝缘层102的厚度更厚的厚度。对应于牺牲层140中的最上层的牺牲层140可以具有比其余牺牲层140的厚度更厚的厚度。第一层间绝缘层102可以包括氧化物层，并且牺牲层140可以包括氮化物层。
可以使用硬掩模图案穿过层叠层形成多个沟道孔142。
可以在每个沟道孔142的表面上形成存储器层126。存储器层126可以包括顺序层叠的阻挡层126B、电荷俘获层126C和隧道绝缘层126T。阻挡层126B和隧道绝缘层126T可以包括氧化物层，并且电荷俘获层126C可以包括氮化物层。
可以在存储器层126上形成第一沟道层122A。存储器层126上的在沟道孔142的表面上的第一沟道层122A可以具有圆柱形形状。第一沟道层122A可以包括半导体层。例如，第一沟道层122A可以包括硅层。
可以在第一沟道层122A上形成芯柱120，以利用芯柱120完全填充沟道孔142。芯柱120可以包括氧化物层。
可以在沟道孔142上端对芯柱120执行凹槽蚀刻工艺，以降低芯柱120的高度。凹槽蚀刻工艺的蚀刻深度可以基本上等于或小于最上面的第一层间绝缘层102的厚度和最上面的牺牲层140的厚度之和。
参照图11B，可以在芯柱120上形成第二沟道层122B，以覆盖第一沟道层122A的端部。第二沟道层122B可以包括与第一沟道层122A的材料基本相同的材料。例如，第二沟道层122B可以包括硅层。可以通过在沟道孔142中形成硅层，并且通过对硅层执行凹槽蚀刻工艺以减小沟道孔142中的硅层的厚度来形成第二沟道层122B。因此，第二沟道层122B可以具有板形形状，该板形形状具有对应于沟道孔142的平面形状的平面形状。
因此，可以形成包括第一沟道层122A和第二沟道层122B的第一沟道柱122。第一沟道层122A可以被配置为围绕芯柱120的侧表面和底表面。第二沟道层122B可以被配置为覆盖第一沟道层122A的上表面。
在形成第一沟道柱122之后，可以蚀刻通过沟道孔142的上端暴露的存储器层126。
参照图11C，可以在具有第一沟道柱122的结构的上表面上形成模制层144。模制层144可以包括与牺牲层140的材料基本相同的材料。例如，模制层144可以包括氮化物层。
然后，可以在模制层144上形成硬掩模。可以使用硬掩模作为蚀刻屏障来蚀刻模制层144，以形成被配置为部分暴露第二沟道层122B的模制孔150。因为模制层144可以沿着具有第一沟道柱122的结构的上表面的轮廓延伸，所以模制孔150可以与第一沟道柱122自对准。
参照图11D，可以在第二沟道层122B上形成第二沟道柱124。第二沟道柱124可以包括与第一沟道柱122的材料基本相同的材料。因此，第二沟道柱124可以包括硅层。可以通过在结构的整个表面上形成硅层以填充模制孔150并且平坦化硅层直到可以暴露模制层144的上表面来形成第二沟道柱124。
因此，可以在第一沟道柱122上形成第二沟道柱124。第二沟道柱124可以在第三方向D3上具有与第一沟道柱122或芯柱120的中心线对准的中心线。
在移除模制层144之后，然后可以移除最上面的牺牲层140。因为模制层144和最上面的牺牲层140可以包括相同的材料，所以可以通过一个蚀刻工艺同时移除模制层144和最上面的牺牲层140。
此外，模制层144和最上面的牺牲层140的侧壁上的存储器层126也可以与模制层144和最上面的牺牲层140一起被移除。
参照图11E，可以在通过移除模层144和最上面的牺牲层140而暴露的第一沟道柱122和第二沟道柱124的表面上形成栅极绝缘层128。栅极绝缘层128可以包括氧化物层。可以通过沉积工艺、氧化工艺等形成栅极绝缘层128。当可以通过氧化工艺形成栅极绝缘层128时，可以选择性地仅在第一沟道柱122和第二沟道柱124的表面上形成栅极绝缘层128。相反，当可以通过沉积工艺形成栅极绝缘层128时，可以在结构的整个表面上形成栅极绝缘层128。
在实施方式的各种示例中，该方法可以包括通过氧化工艺形成栅极绝缘层。氧化工艺可以包括氧气氛下的热处理工艺、等离子体气氛下的氧自由基工艺等。
图6可以示出通过沉积工艺形成的栅极绝缘层128。
可以在第二沟道柱124之间的空间中形成导电层114A。可以在第二沟道柱124和最上面的第一层间绝缘层102之间的空间中以及第二沟道柱124之间的空间中形成导电层114A。
可以通过在具有第二沟道柱124的结构的整个表面上沉积导电层114A并且平坦化导电层114A直到可以暴露第二沟道柱124的上表面来形成导电层114A。可以通过平坦化工艺部分暴露栅极绝缘层128，以暴露第二沟道柱124的上表面。
参照图11F，至少一个隔离层108可以穿透导电层114A。隔离层108可以对应于图3中的第一狭缝S1。隔离层108可以包括绝缘层。例如，隔离层108可以包括氧化物层。可以通过使用硬掩模图案作为蚀刻屏障来蚀刻导电层114A以形成沟槽，并且在沟槽中形成氧化物层来形成隔离层108。可以通过用于形成沟槽的工艺来部分蚀刻第一层间绝缘层102和存储器层126。
参照图11G，可以回蚀导电层114A，直到导电层114A的上表面可以位于第二沟道柱124的上表面下方为止，以形成第三导电图案114。第三导电图案114可以由隔离层108划分。第三导电图案114可以对应于图3中的漏极选择线DSL1和DSL2。
可以在第三导电图案114上形成第二层间绝缘层104。然后可以平坦化第二层间绝缘层104。也可以通过平坦化工艺移除可能受用于形成第三导电图案114的回蚀工艺损坏的第二沟道柱124的上端。通过平坦化工艺，第二沟道柱124的上表面、第二层间绝缘层104的上表面和隔离层108的上表面可以基本上彼此共面。第二层间绝缘层104可以包括氧化物层。
参照图11H，然后可以通过用于形成狭缝结构130的工艺来移除牺牲层140。可以在通过移除牺牲层140形成的空间中形成导电材料，以形成第一导电图案110和第二导电图案112。
因此，可以形成由狭缝结构130划分的多个栅极叠层GST。
可以在栅极叠层GST和狭缝结构130上形成第三层间绝缘层106。第三层间绝缘层106可以包括氧化物层。
可以使用硬掩模图案作为蚀刻屏障来蚀刻第三层间绝缘层106和第二层间绝缘层104，以形成被配置为暴露第二沟道柱124的上端的多个接触孔148。第二沟道柱124的上端可以是插入接触孔148中的形状。
可以将杂质注入第二沟道柱124的通过接触孔148暴露的上端。然后可以对第二沟道柱124的上端进行热处理以形成结区124A。杂质可以包括n型杂质。结区124A可以对应于漏极选择晶体管的漏极。
可以在接触孔148中形成多个接触插塞116。接触插塞116可以被配置为将第二沟道柱124与稍后形成的位线连接。
第二沟道柱124的上端可以插入接触插塞116的下端，以增大第二沟道柱124和接触插塞116之间的接触面积，从而减小接触电阻。此外，因为第二沟道柱124的上端可以插入接触插塞116的下端，所以被配置为划分第三导电图案114的隔离层108的一部分可以位于接触插塞116之间。
因此，可以形成包括栅极叠层110、狭缝结构130、沟道结构CH和接触插塞116的图4中的存储器单元阵列。狭缝结构130可以形成在栅极叠层GST之间。沟道结构CH可以穿透栅极叠层GST。接触插塞116可以形成在栅极叠层GST上。接触插塞116可以电连接到沟道结构CH。
可以通过公知的工艺来完成半导体存储器装置。
根据实施方式的各种示例，可以使用具有模制孔150的模制层144来形成第二沟道柱124。因此，第一沟道柱122和第二沟道柱124可以容易地彼此对准，从而可以从根本上防止由第一沟道柱122和第二沟道柱124之间的未对准引起的特性劣化。
图12是示出根据实施方式的各种示例的存储器系统的框图。
参照图12，存储器系统1100可以包括存储器装置1120和存储器控制器1110。
存储器装置1120可以包括栅极叠层、沟道结构和接触插塞。栅极叠层可以包括彼此隔开的多个层叠的导电图案。沟道结构可以穿透栅极叠层。接触插塞可以形成在栅极叠层上。接触插塞可以与沟道结构交叠。每一个沟道结构可以包括第一沟道柱、存储器层、第二沟道柱和栅极绝缘层。第一沟道柱可以穿透栅极叠层的一部分。存储器层可以被配置为围绕第一沟道柱的底表面和侧表面。第二沟道柱可以从第一沟道柱的上表面延伸以穿透其余的栅极叠层。第二沟道柱可以连接到接触插塞。栅极绝缘层可以被配置为围绕第二沟道柱的侧表面。存储器装置1120可以包括第二沟道柱，以有效地提高存储器装置1120的集成度。此外，使用第二沟道柱的漏极选择晶体管可以具有提高的操作可靠性。
存储器装置1120可以包括多芯片封装，多芯片封装包括多个闪存存储器芯片。
存储器控制器1110可以被配置为控制存储器装置1120。存储器控制器1110可以包括静态随机存取存储器(SRAM)1111、中央处理器(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111可以用作CPU 1112的操作存储器。CPU1112可以被配置为执行包括存储器控制器1110的数据交换的控制操作。主机接口1113可以包括联接到存储器系统1100的主机的数据交换协议。纠错块1114可以被配置为检测和纠正从存储器装置1120读取的数据中的错误。存储器接口1115可以与存储器装置1120进行接口连接。存储器控制器1110还可以包括被配置为存储与主机进行接口连接的代码数据的只读存储器(ROM)。
图13是示出根据实施方式的各种示例的计算系统的框图。
参照图13，计算系统1200可以包括CPU 1220、RAM 1230、用户接口1240、调制解调器1250和存储器系统1210。计算系统1200可以包括移动装置。
存储器系统1210可以包括存储器装置1212和存储器控制器1211。存储器装置1210可以包括栅极叠层、沟道结构和接触插塞。栅极叠层可以包括彼此隔开的多个层叠的导电图案。沟道结构可以穿透栅极叠层。接触插塞可以形成在栅极叠层上。接触插塞可以与沟道结构交叠。每一个沟道结构可以包括第一沟道柱、存储器层、第二沟道柱和栅极绝缘层。第一沟道柱可以穿透栅极叠层的一部分。存储器层可以被配置为围绕第一沟道柱的底表面和侧表面。第二沟道柱可以从第一沟道柱的上表面延伸以穿透其余的栅极叠层。第二沟道柱可以连接到接触插塞。栅极绝缘层可以被配置为围绕第二沟道柱的侧表面。存储器装置1210可以包括第二沟道柱，以有效地提高存储器装置1210的集成度。此外，使用第二沟道柱的漏极选择晶体管可以具有提高的操作可靠性。
上述实施方式旨在示出而不是限制本公开。各种替代方案和等效方案是可行的。实施方式不受本文描述的实施方式的限制。实施方式也不限于任何特定类型的半导体装置。基于本公开，其它添加、删减或修改也是显而易见的，并且旨在落入所附权利要求的范围内。
相关申请的交叉引用
本申请要求于2020年9月18日向韩国知识产权局提交的韩国专利申请No.10- 2020-0120195的优先权，其全部内容通过引用结合于此。

Claims (30)

1.一种半导体存储器装置，该半导体存储器装置包括：
栅极叠层，所述栅极叠层包括彼此隔开的多个层叠的导电图案；以及
多个沟道结构，所述多个沟道结构被配置为穿透所述栅极叠层，
其中，每一个所述沟道结构包括：
第一沟道柱，所述第一沟道柱被配置为穿透所述导电图案当中的除了最上面的导电图案之外的其余导电图案；
第二沟道柱，所述第二沟道柱被配置为穿透所述最上面的导电图案以与所述第一沟道柱接触；以及
栅极绝缘层，所述栅极绝缘层插置在所述最上面的导电图案与所述第一沟道柱和所述第二沟道柱之间。
2.根据权利要求1所述的半导体存储器装置，其中，所述第二沟道柱在垂直方向上的中心线与所述第一沟道柱在所述垂直方向上的中心线对准。
3.根据权利要求1所述的半导体存储器装置，其中，每一个所述沟道结构还包括被配置为围绕所述第一沟道柱的底表面和侧表面的存储器层，并且所述存储器层包括被配置为延伸越过所述第一沟道柱的端部和面对所述第二沟道柱的侧壁并且与所述第二沟道柱的所述侧壁隔开的侧壁。
4.根据权利要求3所述的半导体存储器装置，其中，所述最上面的导电图案具有板形形状，并且所述最上面的导电图案从所述最上面的导电图案的与所述沟道结构交叠的区域向下突出，以填充所述存储器层的延伸越过所述第一沟道柱的所述端部和所述第二沟道柱之间的空间。
5.根据权利要求1所述的半导体存储器装置，其中，所述栅极叠层还包括被配置为穿透所述最上面的导电图案的至少一个隔离层，并且所述最上面的导电图案通过所述隔离层而被划分成在同一水平上彼此隔开的至少两个图案。
6.根据权利要求1所述的半导体存储器装置，其中，所述第一沟道柱包括：
芯柱；
第一沟道层，所述第一沟道层被配置为围绕所述芯柱的底表面和侧表面；以及
第二沟道层，所述第二沟道层被配置为覆盖所述芯柱的上表面和所述第一沟道层的端部。
7.根据权利要求1所述的半导体存储器装置，其中，所述第二沟道柱穿透所述最上面的导电图案以在所述最上面的导电图案之间延伸，并且所述第二沟道柱的延伸越过所述最上面的导电图案的部分包括结区。
8.根据权利要求1所述的半导体存储器装置，其中，所述第二沟道柱的直径小于所述第一沟道柱的直径。
9.一种半导体存储器装置，该半导体存储器装置包括：
栅极叠层，所述栅极叠层包括彼此隔开的多个层叠的导电图案；
多个沟道结构，所述多个沟道结构被配置为穿透所述栅极叠层；以及
多个接触插塞，所述多个接触插塞布置在所述栅极叠层上并且分别与所述多个沟道结构交叠，
其中，每一个所述沟道结构包括：
第一沟道柱，所述第一沟道柱被配置为穿透所述栅极叠层的一部分；
存储器层，所述存储器层被配置为围绕所述第一沟道柱的底表面和侧表面；
第二沟道柱，所述第二沟道柱从所述第一沟道柱的上表面延伸以穿透所述栅极叠层的最上面的导电图案，所述第二沟道柱连接到所述接触插塞；以及
栅极绝缘层，所述栅极绝缘层被配置为围绕所述第二沟道柱的侧表面。
10.根据权利要求9所述的半导体存储器装置，其中，所述栅极叠层还包括被配置为穿透所述导电图案当中的所述最上面的导电图案的至少一个隔离层，并且所述最上面的导电图案通过所述隔离层而被划分成在同一水平上彼此隔开的至少两个图案。
11.根据权利要求10所述的半导体存储器装置，其中，所述隔离层延伸越过所述最上面的导电图案，并且所述隔离层的一部分位于所述接触插塞之间。
12.根据权利要求9所述的半导体存储器装置，其中，所述第二沟道柱的上端插入所述接触插塞的下端。
13.根据权利要求9所述的半导体存储器装置，其中，所述第二沟道柱包括形成在所述第二沟道柱的上端的结区，并且所述结区的一部分插入所述接触插塞的下端。
14.根据权利要求9所述的半导体存储器装置，其中，所述第一沟道柱包括：
芯柱；
第一沟道层，所述第一沟道层被配置为围绕所述芯柱的底表面和侧表面；以及
第二沟道层，所述第二沟道层被配置为覆盖所述芯柱的上表面和所述第一沟道层的端部。
15.根据权利要求9所述的半导体存储器装置，其中，所述存储器层包括被配置为延伸越过所述第一沟道柱的端部和面对所述第二沟道柱的侧壁并且与所述第二沟道柱的所述侧壁隔开的侧壁。
16.根据权利要求15所述的半导体存储器装置，其中，所述第二沟道柱穿透所述导电图案当中的最上面的导电图案，所述最上面的导电图案具有板形形状，并且所述最上面的导电图案从所述最上面的导电图案的与所述沟道结构交叠的区域向下突出，以填充所述存储器层的延伸越过所述第一沟道柱的所述端部和所述第二沟道柱之间的空间。
17.根据权利要求9所述的半导体存储器装置，其中，所述第二沟道柱的直径小于所述第一沟道柱的直径。
18.根据权利要求9所述的半导体存储器装置，其中，所述第二沟道柱在垂直方向上的中心线与所述第一沟道柱在所述垂直方向上的中心线对准。
19.一种制造半导体存储器装置的方法，该方法包括以下步骤：
形成层叠层，所述层叠层包括交替层叠的牺牲层和第一层间绝缘层，所述牺牲层位于所述层叠层的最上层；
穿过所述层叠层形成多个沟道孔；
在所述沟道孔中形成第一沟道柱；
在具有所述第一沟道柱的所述层叠层上形成模制层，所述模制层包括被配置为部分暴露所述第一沟道柱的模制孔；
在所述模制孔中形成第二沟道柱；以及
移除所述模制层和最上面的所述牺牲层。
20.根据权利要求19所述的方法，其中，形成所述第一沟道柱的步骤包括以下步骤：
在所述沟道孔的表面上形成存储器层；
在所述存储器层上形成第一沟道层；
在所述第一沟道层上形成芯柱以部分填充所述沟道孔；以及
在所述芯柱上形成第二沟道层，以覆盖所述第一沟道层的端部。
21.根据权利要求19所述的方法，其中，形成具有所述模制孔的所述模制层的步骤包括以下步骤：使所述第二沟道柱在垂直方向上的中心线与所述第一沟道柱在所述垂直方向上的中心线自对准。
22.根据权利要求19所述的方法，其中，形成具有所述模制孔的所述模制层的步骤包括以下步骤：
沿着具有所述第一沟道柱的所述层叠层的上部轮廓形成所述模制层；以及
选择性地蚀刻所述模制层以形成被配置为部分暴露所述第一沟道柱的所述模制孔，
其中，所述模制层包括与所述牺牲层的材料相同的材料。
23.根据权利要求19所述的方法，其中，所述第二沟道柱的直径小于所述第一沟道柱的直径。
24.根据权利要求19所述的方法，该方法还包括以下步骤：
在所述第一沟道柱和所述第二沟道柱的暴露表面上形成栅极绝缘层；
利用导电层部分填充所述第二沟道柱之间的空间；以及
利用第二层间绝缘层填充所述第二沟道柱之间的剩余空间。
25.根据权利要求24所述的方法，该方法还包括以下步骤：形成被配置为穿透所述第二层间绝缘层和所述导电层的至少一个隔离层，其中，所述导电层通过所述隔离层而被划分成彼此隔开的至少两个导电图案。
26.根据权利要求24所述的方法，该方法还包括以下步骤：在形成所述沟道孔之前，形成被配置为穿透最上面的所述牺牲层和最上面的所述第一层间绝缘层的至少一个隔离层，其中，利用所述导电层部分填充所述第二沟道柱之间的所述空间步骤包括以下步骤：通过所述隔离层将所述导电层划分成彼此隔开的至少两个导电图案。
27.根据权利要求24所述的方法，其中，利用所述导电层部分填充所述第二沟道柱之间的所述空间的步骤包括以下步骤：
在所述第二沟道柱之间的所述空间和所述沟道孔的剩余部分中形成所述导电层；以及
回蚀所述导电层以减小所述导电层的厚度。
28.根据权利要求24所述的方法，该方法还包括以下步骤：
在所述第二层间绝缘层上形成第三层间绝缘层；
选择性地蚀刻所述第三层间绝缘层和所述第二层间绝缘层，以形成被配置为暴露所述第二沟道柱的接触孔；以及
在所述接触孔中形成接触插塞。
29.根据权利要求28所述的方法，该方法还包括以下步骤：在所述接触孔中形成所述接触插塞之前，将杂质注入通过所述接触孔暴露的所述第二沟道柱中以形成结区。
30.根据权利要求28所述的方法，其中，所述第二沟道柱的上端插入所述接触插塞的下端。
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