JP7277585B2 - 処理システム及び接点を形成する方法 - Google Patents

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Description

[0001] 本開示の実施形態は、広くは、装置及び方法に関し、特に、処理システム及び接点を形成する方法に関する。
[0002] トランジスタは、現代のデジタルプロセッサ及びメモリデバイスの基本的なデバイス要素であり、高電力電子機器に応用されている。現在、種々の用途に使用され得る様々なトランジスタの設計又は種類が存在する。様々なトランジスタの種類には、例えば、バイポーラ接合トランジスタ（BJT）、接合電界効果トランジスタ（JFET）、金属-酸化物半導体電界効果トランジスタ（MOSFET）、垂直チャネル又はトレンチ電界効果トランジスタ、及びスーパージャンクション又はマルチドレイントランジスタが含まれる。トランジスタのMOSFET族内に出現したトランジスタの１つの種類は、フィン電界効果トランジスタ（FinFET）である。
[0003] FinFETは、バルク半導体基板、例えばシリコン基板上に製造することができ、基板の表面に沿って長さ方向に延在し且つ基板表面に垂直な高さ方向に延在するフィン状構造を備える。フィンは、例えば２５０ナノメートル未満の狭幅を有する。フィンは、絶縁層を通過することができる。導電性ゲート材料及びゲート絶縁体を含むゲート構造を、フィンのある領域にわたり形成することができる。フィンの上側部分は、ゲート構造の両側にドープされて、ゲートに隣接するソース／ドレイン領域を形成する。
[0004] FinFETは、相補的なMOSFETをより小さいサイズにスケーリングするために好ましい静電特性を有する。フィンは三次元構造であるため、トランジスタのチャネルはフィンの３つの表面上に形成できるので、FinFETは、基板上に占有された所与の表面積に対して高電流スイッチング能力を示すことができる。チャネルとデバイスを基板面から上げることができるので、従来のより平らなMOSFETと比較して、隣接するデバイス間の電界結合を減らすことができる。
[0005] 半導体の設計、製造、及び運用における重要な課題は接触抵抗である。例えば、FinFETデバイスのソース領域及びドレイン領域は、ソース／ドレイン接点トレンチ（contact trench）を形成するためのエッチング工程によって浸食され、接触抵抗の増加をもたらし得る。接触抵抗の増大の結果、半導体基板上に形成されたトランジスタ及び他のデバイス構造を含む回路デバイスの性能が低下する。
[0006] したがって、接触抵抗を低減させた接点が必要とされている。
[0007] 本開示の実施形態は、広くは、接点を形成するための処理システム及び方法に関する。処理システムは、基板のソース／ドレイン領域を堆積、エッチング、及び／又はアニーリングするように構成された複数のプロセスチャンバを含む。該方法は、ソース／ドレイン領域の上に、ドープされた半導体層を堆積させること、トレンチ内にアンカー層を形成すること、及びトレンチ内に導体を堆積させることを含む。接点を形成する方法は、集積工程を使用することによって、接触抵抗を減少させることをもたらし、これによって、ソース／ドレイン接点形成の様々な動作が、同じ処理システム内で実行され得る。
[0008] 一実施形態では、システムコントローラ、第１のプロセスチャンバ、第２のプロセスチャンバ、及び第４のプロセスチャンバを含む処理システムが提供される。コントローラは、第１のプロセスチャンバに、基板のソース／ドレイン領域の露出面上に、ドープされた半導体層及び金属ケイ素化合物層を堆積させるように構成されている。ソース／ドレイン領域は、ソース／ドレイン領域の上に形成された誘電体材料内に形成されたトレンチを通して露出される。コントローラは、第２のプロセスチャンバに、金属ケイ素化合物層及びトレンチの側壁の上にアンカー層を形成させるように構成されている。コントローラは、第３のプロセスチャンバに、導体でトレンチを満たすことを実行させるように構成されている。コントローラは、第４のプロセスチャンバに、トレンチ内の導体をリフローさせるよう、基板を加熱することを実行させるように構成されている。ソース／ドレイン領域は、第１のドーパント濃度を有する。ドープされた半導体層は、第１のドーパント濃度よりも高い第２のドーパント濃度を有する。
[0009] 別の一実施形態では、複数のプロセスチャンバを含む処理システムが提供される。複数のプロセスチャンバは、基板のソース／ドレイン領域の露出面から汚染物質を除去するように構成された第１のプロセスチャンバを含む。ソース／ドレイン領域は、ソース／ドレイン領域の上に形成された誘電体材料内に形成されたトレンチを通して露出される。複数のプロセスチャンバは更に、ソース／ドレイン領域の上に、ドープされた半導体層及び金属ケイ素化合物層を連続して堆積させるように構成された第２のプロセスチャンバ、金属ケイ素化合物層及びトレンチの側壁上にバリア層を堆積させるように構成された第３のプロセスチャンバ、バリア層の上にアンカー層を堆積させるように構成された第４のプロセスチャンバ、導体でトレンチを満たすように構成された第５のプロセスチャンバ、導体の上に過積層（overburden layer）を堆積させるように構成された第６のプロセスチャンバ、及び、導体をトレンチ内でリフローさせるよう、基板を加熱するように構成された第７のプロセスチャンバを含む。ソース/ドレイン領域は、第１のドーパント濃度を有する。ドープされた半導体層は、第１のドーパント濃度よりも高い第２のドーパント濃度を有する。
[0010] 更に別の一実施形態では、接点を形成する方法が提供される。該方法は、基板のソース／ドレイン領域の露出面上に、ドープされた半導体層を堆積させることを含む。ソース／ドレイン領域は、ソース／ドレイン領域の上に形成された誘電体材料内に形成されたトレンチを通して露出される。該方法は更に、金属ケイ素化合物層をドープされた半導体層上に堆積させること、トレンチの金属ケイ素化合物層及び側壁の上にアンカー層を形成すること、導体でトレンチを満たすこと、並びに、導体をトレンチ内でリフローさせるように、基板を加熱することを含む。ソース/ドレイン領域は、第１のドーパント濃度を有する。ドープされた半導体層は、第１のドーパント濃度よりも高い第２のドーパント濃度を有する。
[0011] 上述の本開示の特徴を詳しく理解し得るように、上記で簡単に要約した本開示のより詳細な説明が、実施形態を参照することによって得られ、一部の実施形態は付随する図面に示されている。しかし、添付図面は例示的な実施形態のみを示すものであり、したがって、本開示の範囲を限定すると見なすべきではなく、その他の等しく有効な実施形態も許容され得ることに留意されたい。
[0012] 一実施形態による、接点を形成するための方法の動作のフロー図である。 [0013] 図２Ａ～図２Ｄは、一実施形態による、図１の方法の種々の段階中の基板の様々な図を示す。 図２Ａ～図２Ｄは、一実施形態による、図１の方法の種々の段階中の基板の様々な図を示す。 図２Ａ～図２Ｄは、一実施形態による、図１の方法の種々の段階中の基板の様々な図を示す。 図２Ａ～図２Ｄは、一実施形態による、図１の方法の種々の段階中の基板の様々な図を示す。 [0014] 一実施形態による基板の断面図を示す。 [0015] 一実施形態による、マルチチャンバ処理システムの概略上面図を示す。
[0016] 理解を容易にするために、図面に共通する同一の要素を指し示すために、可能な場合には、同一の参照番号を使用した。一実施形態の要素及び特徴は、更なる記述がなくとも、他の実施形態に有益に組み込まれ得ると考えられている。
[0017] 本明細書に開示される実施形態は、処理システム及び接点を形成する方法を含む。様々な実施形態では、該方法が、減圧を壊すことなしに処理システム内で以下の動作を実行することを含む。すなわち、基板のトランジスタのソース／ドレイン領域であって、上に形成された誘電体材料内に形成されたトレンチを通して露出されるソース／ドレイン領域の露出面上で予洗浄工程を実行すること、エピキャシタル堆積工程によって、露出されたソース／ドレイン上にケイ素化合物層を形成すること、原子層堆積工程によってケイ素化合物層の上にバリア／ライナ層を形成すること、物理的気相堆積工程によってバリア／ライナ層上にアンカー層を形成すること、化学気相堆積工程によって導体でトレンチを満たすこと、及び基板をアニーリングすることである。集積工程は、低減された抵抗及びボイドを有するコバルト接点を形成することができ、それによって、高性能論理トランジスタを提供する。本明細書で開示される実施形態は、低減された接触抵抗を有する接点を生成するのに有用であり得るが、これに限定されるものではない。
[0018] 以上、本開示で説明される技法の概要を広く説明した。本開示の概念は、フィン電界効果トランジスタ（FinFET）、水平ゲートオールアラウンド（HGAA）FET、垂直ゲートオールアラウンド（VGAA）FET、ナノワイヤチャネルFET、歪み半導体デバイスなどのような、平面トランジスタデバイス又は三次元トランジスタデバイス向けに実施することができると考えられる。
[0019] 本明細書で使用される場合、「約」と言う用語は、公称値からの＋／－１０％のばらつきを指す。そのようなばらつきは、本明細書で提供される任意の値に含まれ得ることが理解されるべきである。
[0020] 図１は、一実施形態による、接点を形成するための方法１００の動作のフロー図である。図２Ａ～図２Ｄは、一実施形態による、方法１００の種々の段階中の基板２００の様々な図を示している。方法１００の動作は、図１及び図２Ａ～図２Ｄと併せて説明されるが、当該方法の動作を任意の順序で実行するように構成された任意のシステムが、本明細書で説明される実施形態の範囲内に含まれることを、当業者は理解するだろう。方法１００は、本明細書に提示されていない任意の他の半導体構造を形成するために利用され得ることに留意されたい。半導体デバイス及び関連する構造を形成するための完全な工程は、図面では示されておらず、又は本明細書で説明されないことを、当業者は理解するべきである。接点は、トランジスタ又は他の半導体デバイスの部分であり得る。
[0021] 方法１００は、動作１０２で、基板２００をプロセスチャンバの中に提供することによって開始する。プロセスチャンバは、エッチングチャンバであってよい。基板２００は、当該技術分野で使用される任意のものであり、任意の半導体材料、絶縁材料、又は金属材料を含む。図２Ａで示されているように、基板２００は、半導体層２０２、複数の半導体構造２０４、第１の誘電体材料２０６、ソース／ドレイン領域２０８、接点エッチング停止層（CESL）２１０、及び第２の誘電体材料２１２を含む。複数の半導体構造２０４（２つのみが図示されている）は、半導体層２０２から延在する。半導体構造２０４は、半導体フィンであってよい。半導体層２０２は、シリコン（Si）、ゲルマニウム（Ge）、シリコンゲルマニウム（SiGe）、又はヒ化ガリウム（GaAs）やインジウムヒ化ガリウム（InGaAs）などのIII／V族化合物半導体から製造され得る。半導体層２０２は、ｐ型又はｎ型ドーパントでドープすることができる。一実施形態では、半導体層２０２が、ホウ素（B）などのｐ型ドーパントでドープされる。別の一実施形態では、半導体層２０２が、リン（P）又はヒ素（As）などのｎ型ドーパントでドープされる。半導体構造２０４は、半導体層２０２と同じ材料から製造される。一実施形態では、半導体構造２０４が、半導体層２０２と一体化される。
[0022] 第１の誘電体材料２０６は、半導体層２０２上の半導体構造２０４の間に配置される。第１の誘電体材料２０６は、シャロートレンチアイソレーション（STI）領域であってよく、二酸化ケイ素（SiO2）、窒化ケイ素（Si3N4）、炭窒化ケイ素（SiCN）、又は他の適切な誘電体材料から製造され得る。
[0023] 一実施例では、ソース／ドレイン領域２０８は、ソース領域又はドレイン領域である。別の一実施例では、図２Ａで示されているように、ソース／ドレイン領域２０８が、マージされた（merged）ソース／ドレイン領域を含む。いずれの実施例でも、ソース／ドレイン領域２０８は、半導体構造２０４上でエピタキシャル成長した半導体材料から製造される。ソース／ドレイン領域２０８は、Si、Ge、SiGe、又はGaAsやInGaAsなどのIII／V族化合物半導体から製造される。ソース／ドレイン領域２０８は、ｐ型又はｎ型ドーパントでドープされ得る。一実施例では、、ソース／ドレイン領域２０８が、Bなどのｐ型ドーパントでドープされる。代替的に、ソース／ドレイン領域２０８は、P又はAsなどのｎ型ドーパントでドープされる。ソース／ドレイン領域２０８は、半導体構造２０４上にエピタキシャル成長し得る。種々の表面平面上の種々の成長速度のために、ファセットが形成されて、ソース／ドレイン領域２０８がダイヤモンド形状を有することをもたらし得る。
[0024] CESL２１０は、第１の誘電体材料２０６及びソース／ドレイン領域２０８上に形成される。CESL２１０は、SiO2、Si3N4、SiCN、又はそれらの組み合わせなどの、誘電体材料から製造される。第２の誘電体材料２１２は、CESL２１０の上に配置される。第２の誘電体材料２１２は、中間層誘電体であってよく、SiO2、Si3N4、SiCN、又はそれらの組み合わせなどの、誘電体材料から製造され得る。基板２００は、半導体構造２０４の上に配置され且つ半導体構造２０４とは垂直に延在する複数のゲート（図示せず）を更に含み得る。
[0025] 動作１０４では、図２Ｂで示されているように、トレンチ２１４が第２の誘電体材料２１２内に形成されて、各ソース／ドレイン２０８を露出させる。トレンチ２１４は、各ソース／ドレイン領域２０８の上に配置された第２の誘電体材料２１２及びCESL２１０の一部分を除去することによって形成され、各ソース／ドレイン領域２０８の表面２１６が露出される。トレンチ２１４は、任意の適切な除去工程によって形成され得る。一実施例では、トレンチ２１４が、プラズマエッチング工程によって形成される。
[0026] 単一のソース／ドレイン領域２０８が、各トレンチ２１４内で露出される。代替的に、図２Ｂで示されているように、マージされたソース／ドレイン領域２０８が、各トレンチ２１４内で露出される。ソース／ドレイン領域２０８の一部分は、トレンチ２１４の形成中に除去され得る。浸食された（eroded）ソース／ドレイン領域２０８は、増加した接触抵抗を有する。トレンチ２１４は、プロセスチャンバ内で形成される。プロセスチャンバは、反応性イオンエッチング（RIE）チャンバ又は他の適切なエッチングチャンバであってよい。
[0027] 動作１０６では、ソース／ドレイン領域２０８の露出面２１６上で予洗浄工程が実行される。予洗浄工程は、ソース／ドレイン領域２０８の表面２１６上の炭素又は酸化物汚染物質などの任意の汚染物質を除去する。予洗浄工程は、ドライエッチング、湿式エッチング、又はそれらの組み合わせなどの、任意の適切なエッチング工程であってよい。一実施例では、予洗浄工程が、湿式エッチング工程と、それに続くドライエッチング工程とを含む。湿式エッチング工程は、アンモニア（NH3）又はフッ化水素（HF）液を利用し得る。ドライエッチング工程は、プラズマエッチング工程であってよく、フッ素又は水素を含有するエッチャント（etchant）を利用し得る。予洗浄工程は、ソース／ドレイン領域２０８の任意の部分を実質的に除去しない。
[0028] 予洗浄工程は、処理システムの第１のプロセスチャンバ内で実行される。処理システムは、動作１０２及び１０４からのプロセスチャンバと同じ又は異なる処理システムであってよい。一実施例では、予洗浄プロセスが、遠隔プラズマ源を使用してプロセスチャンバ内で実行される。予洗浄工程を実行するのに適した１つの例示的なプロセスチャンバは、カリフォルニア州サンタクララのアプライドマテリアルズ社（Applied Materials, Inc.）から入手可能なAKTIV Pre-Clean（商標）チャンバ又はSiCoNi（商標）洗浄チャンバである。代替的に、予洗浄工程は、誘導結合プラズマ（ICP）を使用するエッチングチャンバなどのエッチングチャンバ内で実行される。１つの例示的なエッチングチャンバは、カリフォルニア州サンタクララのアプライドマテリアルズ社（Applied Materials Inc.）から入手可能な改良型Decoupled Plasma Nitridation（DPN）チャンバである。しかし、予洗浄工程を実行するために、他の製造業者からの他の適切に構成されたチャンバもまた実装され得ると考えられる。
[0029] 動作１０８では、図２Ｃで示されているように、ドープされた半導体層２２０が、露出されたソース／ドレイン領域２０８の面２１６上に形成される。ドープされた半導体層２２０は、選択的エピキャシタル堆積工程によって形成され得る。ドープされた半導体層２２０は、選択的エピキャシタル堆積工程の結果として、トレンチ２１４の側壁２１８上ではなく、ソース／ドレイン領域２０８の露出面、すなわちトレンチ２１４の底部上に形成される。ドープされた半導体層２２０は、ドープされた半導体層２２０内のドーパント濃度が、ソース／ドレイン領域２０８内のドーパント濃度よりも高いという点を除いて、ソース／ドレイン領域２０８と同じ材料から製造され得る。一実施形態では、ドープされた半導体層２２０が、ドーパントソーク（soak）工程によって形成される。ドーパントソーク工程中、ソース／ドレイン領域２０８の頂部は、例えば表面２１６から所定の深さまで、ドープされた半導体層２２０に変換される。ドープされた半導体層２２０は、約１Åから約２００Åの範囲の厚さを有し得る。一実施形態では、ドープされた半導体層２２０内のドーパント濃度とソース／ドレイン領域２０８内のドーパント濃度との比が、約１．５：１から約１０：１、例えば約２：１から約６：１の範囲内にある。一実施例では、ドープされた半導体層２２０内のドーパント濃度が、約１×１０19原子／cm3から約１×１０22原子／cm3である。ドープされた半導体層２２０内のドーパント濃度の増加は、接触抵抗を減少させる。
[0030] 選択的エピタキシャル堆積工程は、処理システムの第２のプロセスチャンバ内で実行される。一実施形態では、ドープされた半導体層２２０が、エピタキシャルチャンバ内で形成される。エピタキシャルチャンバの一例は、カリフォルニア州サンタクララのアプライドマテリアルズ社（Applied Materials, Inc.）から入手可能な減圧（RP）Epiチャンバである。しかし、ドープされた半導体層２２０を形成するための選択的エピタキシャル堆積又はドーパントソーク工程を実行するために、他の製造業者からの他の適切に構成されたチャンバもまた実装され得ると考えられる。
[0031] 動作１１０では、図２Ｃで示されているように、金属ケイ素化合物層２２２が、選択的エピキャシタル堆積工程によって、ドープされた半導体層２２０上に形成される。選択的エピキャシタル堆積工程の結果として、金属ケイ素化合物層２２２は、トレンチ２１４の側壁２１８上ではなく、ドープされた半導体層２２０、すなわちトレンチ２１４の底部上に形成される。金属ケイ素化合物層２２２は、チタンケイ素化合物（TiSi）、コバルトケイ素化合物（CoSi）、ルテニウムケイ素化合物（RuSi）、又は他の適切な金属ケイ素化合物を含んでよい。金属ケイ素化合物層２２２は、ドープされた半導体層２２０と同じプロセスチャンバ内で形成され得る。
[0032] 代替的に、図３で示されているように、ドープされた半導体層２２０及び金属ケイ素化合物層２２２は、露出されたソース／ドレイン領域２０８の面上に形成されたケイ素化合物層２０９によって置き替えることができる。一実施形態では、ケイ素化合物層２０９は、露出されたソース／ドレイン領域２０８の面上及び第２の誘電体材料２１２の表面２１６の上に共形（conformal）金属層を形成することによって形成される。共形金属層は、CVD工程、PECVD工程、高密度CVD工程、PVD工程、めっき工程、スパッタリング工程、蒸着工程、又は任意の適切な工程を使用して形成される高融点金属層であり得る。金属層は、コバルト（Co）、ニッケル（Ni）、チタン（Ti）、ルテニウム（Ru）、タンタル（Ta）、タングステン（W）、それらの合金、他の適切な金属ケイ素化合物、又はそれらの任意の組み合わせを含んでよい。金属層の幾つかの例には、TiSi、RuSi、ニッケルプラチナ（NiPt）合金、ニッケルパラジウム（NiPd）、ニッケルレニウム（NiRe）、チタンタンタル（TiTa）、又はチタンニオブ（TiNb）が含まれるが、これらに限定されるものではない。
[0033] 金属層が形成されると、基板２００は、次いで、露出されたソース／ドレイン領域２０８が、金属層と反応してケイ素化合物層２０９を形成するように、アニーリング工程などによって加熱される。アニーリング工程は、金属層がソース／ドレイン領域２０８と接触している所であればどこでも、ケイ素化合物反応を生じさせる。使用される金属層に応じて、ケイ素化合物層２０９は、金属層のケイ素化合物であってよい。例えば、金属層がCoを含む場合、ケイ素化合物層２０９はCoSiを含む。アニーリング工程は、急速熱アニーリング（RTA）チャンバ内で実行され得る。１つの例示的なチャンバは、カリフォルニア州サンタクララのアプライドマテリアルズ社（Applied Materials, Inc.）から入手可能なVantage（登録商標）RADOX（商標）RTPチャンバ、又は他の適切なチャンバである。次いで、未反応金属層が、選択的エッチング工程によって除去されて、基板上にケイ素化合物層２０９を残す。
[0034] 図３で示されているように、ケイ素化合物層２０９が利用される実施形態では、任意選択的なキャップ層２２４が、ケイ素化合物層２０９上に形成され得る。図示されていないが、キャップ層２２４は、金属ケイ素化合物層２２２上に形成することもでき、キャップ層２２４を、金属ケイ素化合物層２２２と引き続いてキャップ層２２４上に形成されるバリア層２２５（代替的にライナ層とも呼ばれる）及び／又はアンカー層２２７との間に配置することができる。キャップ層２２４は、トレンチ２１４内に引き続いて堆積されるアンカー層２２７からの金属及び／又は引き続いて満たされる接点金属が、拡散し、下層のケイ素化合物層２０９及び／又はソース／ドレイン領域２０８と反応することを防止することができる。キャップ層２２４は、トレンチ２１４内に引き続いて満たされる接点金属とケイ素化合物層２０９との間の接着を改善するための接着層としても役立ち得る。
[0035] キャップ層２２４は、窒化物層であってよい。窒化物層は、TiN、Si3N4、又は金属窒化ケイ素を含み得るが、これらに限定されない。キャップ層２２４は、イリジウム（Ir）又はモリブデン（Mo）などの遷移金属を含有する金属材料を含み得る。一実施形態では、キャップ層２２４が、窒化工程によって形成された窒化物層である。この窒化工程は、窒素（N）原子がケイ素化合物層２０９の露出面に存在する原子と化学的に反応して、表面窒化物層（例えばキャップ層２２４）を形成するように、露出されたケイ素化合物層２０９を窒素含有プラズマ又は窒素含有周囲環境に曝露することを含み得る。幾つかの実施形態では、ソース／ドレイン領域２０８の上側部分にも窒化物領域が形成される。
[0036] 窒化工程は、カリフォルニア州サンタクララのアプライドマテリアルズ社（Applied Materials, Inc.）から入手可能な改良型Decoupled Plasma Nitridation（DPN）チャンバなどの、誘導結合プラズマ（ICP）源を使用するプラズマチャンバ内で実行され得る。キャップ層２２４は、ALD工程、CVD工程、PECVD工程、HDP－CVD工程、低圧CVD（LPCVD）工程、PVD工程、又は任意の適切な堆積技法などの、任意の適切な堆積工程によっても形成され得ることが考えられる。キャップ層２２４がALD工程によって形成される場合、キャップ層２２４は、側壁２１８とケイ素化合物層２０９との両方の上に形成され得る。そのような場合、キャップ層２２４の堆積は、ALDチャンバ内で実行され得る。ALDチャンバの一例は、カリフォルニア州サンタクララのアプライドマテリアルズ社（Applied Materials, Inc.）から入手可能なOlympia（商標）ALDチャンバであるが、他の適切なチャンバも利用され得る。
[0037] 動作１１２では、図２Ｃで示されているように、任意選択的なバリア層２２５が、金属ケイ素化合物層２２２及びトレンチ２１４の側壁２１８上に形成される。キャップ層２２４が金属ケイ素化合物層２２２上に配置される実施形態では、バリア層２２５が、キャップ層２２４上に形成され、キャップ層２２４が、金属ケイ素化合物層２２２とバリア層２２５との間に配置されることをもたらす。図３は、バリア層２２５がキャップ層２２４とトレンチ２１４の側壁２１８との上に形成される一実施例を示している。
[0038] バリア層２２５は、キャップ層２２４と同じ材料から製造され得る。一実施形態では、バリア層２２５がTiNを含む。バリア層２２５は、ALD工程、CVD工程、PECVD工程、HDP－CVD工程、低圧CVD（LPCVD）工程、PVD工程、又は任意の適切な堆積技法などの、任意の適切な堆積工程によって形成され得る。バリア層２２５の堆積は、処理システムの第３のプロセスチャンバ内で実行される。一実施形態では、バリア層２２５が、ALD工程によって形成される。１つの例示的なチャンバは、カリフォルニア州サンタクララのアプライドマテリアルズ社（Applied Materials, Inc.）から入手可能なOlympia（商標）ALDチャンバであり、又は他の適切なチャンバも利用され得る。代替的には、バリア層２２５が、キャップ層２２４と同じプロセスチャンバ内で形成され得る。
[0039] 動作１１４では、図２Ｃ及び図３で示されているように、アンカー層２２７が、バリア層２２５の露出面上に任意選択的に形成される。バリア層２２５が使用されなかった実施形態では、アンカー層２２７が、金属ケイ素化合物層２２２（図２Ｃ）又はキャップ層２２４（図３）上に形成される。アンカー層２２７は、トレンチ２１４内に引き続いて満たされる接点金属とケイ素化合物層２０９及び／又はソース／ドレイン領域２０８との間の接着を更に改善する。アンカー層２２７は、Co、W、Cu、Ru、アルミニウム（Al）、金（Au）、銀（Ag）、それらの合金など、又はそれらの組み合わせなどの、金属から製造することができ、CVD工程、ALD工程、PVD工程、ECP工程、又は任意の適切な堆積技法によって堆積され得る。
[0040] アンカー層２２７の堆積は、処理システムの第４のプロセスチャンバ内で実行される。一実施形態では、アンカー層２２７が、PVDチャンバ内で形成される。１つの例示的なチャンバは、カリフォルニア州サンタクララのアプライドマテリアルズ社（Applied Materials, Inc.）から入手可能なCirrus（商標）RT PVDチャンバである。しかし、アンカー層２２７を形成するための堆積工程を実行するために、他の製造業者からの他の適切に構成されたチャンバもまた実装され得ると考えられる。
[0041] 動作１１６では、図２Ｄ及び図３で示されているように、導体２２６が、トレンチ２１４内に形成されてトレンチ２１４を満たす。シード層２２９が、アンカー層２２７と導体２２６との間に配置され得る。図２Ｄで示されているように、シード層２２９は、アンカー層２２７の露出面上に形成され得る。シード層２２９と導体２２６とは、同じ又は異なる材料から製造され得る。導体２２６及びシード層２２９用の適切な材料には、Co、Cu、W、Al、Ru、Ti、Ag、プラチナ（Pt）、パラジウム（Pa）、これらの合金、これらの誘導体、又はこれらの任意の組み合わせが含まれるが、それらに限定されるものではない。一実施形態では、導体２２６がCoから製造される。導体２２６及びシード層２２９は、CVD工程、PECVD工程、ALD工程、PEALD工程、PVD工程、めっき工程、ECP工程、又は任意の適切な堆積技法などの、１以上の堆積工程を使用して、アンカー層２２７上に形成され得る。
[0042] 導体２２６の形成は、処理システムの第５のプロセスチャンバ内で実行される。一実施形態では、導体２２６が、CVDチャンバ内で形成される。１つの例示的なチャンバは、カリフォルニア州サンタクララのアプライドマテリアルズ社（Applied Materials, Inc.）から入手可能なVolta（商標）CVDチャンバである。しかし、導体２２６を形成するための堆積工程を実行するために、他の製造業者からの他の適切に構成されたチャンバもまた実装され得ると考えられる。
[0043] 幾つかの実施形態では、導体２２６でトレンチ２１４が満たされた後に、動作１１８で、過積層２３１が、導体２２６及び第２の誘電体材料２１２の露出面上に形成される。過積層２３１は、導体２２６と同じ材料を含み得る金属を含んでよい。一実施形態では、過積層２３１がCoを含む。過積層２３１は、所定の厚さに達するまで、導体２２６及び第２の誘電体材料２１２の露出面上に形成され得る。過積層が形成された後に、基板２００は、上述された熱アニーリング工程によって所定の温度まで加熱されて、過積層２３１及び導体２２６の金属をリフローさせ、それによって、導体２２６内の継ぎ目（seam）又はボイドを排除する。代替的に、熱アニーリング工程は、過積層の形成の前に実行され得る。
[0044] 過積層２３１は、PVD工程、ALD工程、CVD工程、PECVD工程、HDP-CVD工程、低圧CVD（LPCVD）工程などの、任意の適切な堆積技法によって形成され得る。過積層２３１の堆積は、処理システムの第６のプロセスチャンバ内で実行され得る。一実施形態では、過積層２３１がPVDチャンバ内で形成される。１つの例示的なチャンバは、カリフォルニア州サンタクララのアプライドマテリアルズ社（Applied Materials, Inc.）から入手可能なVersa（商標）XT PVDチャンバである。代替的に、過積層の堆積は、処理システムの第４のプロセスチャンバ内で実行され得る。しかし、過積層を形成するための堆積工程を実行するために、他の製造業者からの他の適切に構成されたチャンバもまた実装され得ると考えられる。
[0045] 動作１２０では、基板２００が、熱アニーリング工程中に所定の温度まで加熱される。熱アニーリング工程は、摂氏約２００度から摂氏約８００度、例えば摂氏約３００度から摂氏約６００度の範囲の温度で実行され得る。熱アニーリング工程中に、トレンチ２１４内の導体２２６の金属をリフローさせて、導体２２６内の継ぎ目又はボイドを排除することができる。過積層２３１はまた、導体２２６内に残された任意の継ぎ目又はボイドが存在する場合、リフローさせてトレンチ２１４を更に満たすこともできる。熱アニーリング工程はまた、粒径を拡大し、導体２２６（例えばCo）を純化し、及び／又は抵抗を低減させることもできる。その結果として、高品質でボイドの無い導体２２６が得られる。
[0046] 熱アニーリング工程は、処理システムの第７のプロセスチャンバ内で実行される。一実施形態では、熱アニーリング工程が、アニーリングチャンバ内で実行される。１つの例示的なチャンバは、カリフォルニア州サンタクララのアプライドマテリアルズ社（Applied Materials, Inc.）から入手可能なPyra（商標）アニーリングチャンバである。別の１つの例示的なチャンバは、カリフォルニア州サンタクララのアプライドマテリアルズ社（Applied Materials, Inc.）から入手可能なVantage（登録商標）RADOX（商標）RTPチャンバなどの急速熱アニーリング（RTA）チャンバである。しかし、熱アニーリング工程を実行するために、他の製造業者からの他の適切に構成されたチャンバもまた実装され得ると考えられる。
[0047] 動作１２２では、化学機械研磨（CMP）などの平坦化工程を使用することによって、余剰の導体２２６（及び使用される場合には過積層２３１）が除去され得る。平坦化工程は、第２の誘電体材料２１２の上面の上方から過積層２３１及び余剰の導体２２６を除去する。したがって、導体２２６、シード層２２９（使用される場合）、アンカー層２２７、バリア層２２５、及び第２の誘電体材料２１２の上面は、同一平面上にあり得る。形成された導電性特徴は、接点やプラグなどと呼ぶことができる。基板２００は、トランジスタを完成させるために使用される更なる工程を受けることができる。
[0048] 一実施形態では、平坦化工程が、CMPシステム内で実行される。１つの例示的なシステムは、カリフォルニア州サンタクララのアプライドマテリアルズ社（Applied Materials, Inc.）から入手可能なReflexion（登録商標）LK Prime（商標）CMPシステムである。しかし、導体２２６を形成するための堆積工程を実行するために、他の製造業者からの他の適切に構成されたCMPシステムもまた実装され得ると考えられる。
[0049] 本明細書で提供される教示に従って適切に改変され得る処理システムの例には、カリフォルニア州サンタクララのアプライドマテリアルズ社（Applied Materials, Inc.）から入手可能なEndura（登録商標）、Producer（登録商標）、若しくはCentura（登録商標）集積処理システム、又は他の適切な処理システムが含まれる。他の処理システム（他の製造業者からのものを含む）が、本明細書で説明される態様から利益を受けるように適合され得ることも考えられる。
[0050] 図４は、一実施形態による、マルチチャンバ処理システム４００の概略上面図を示している。マルチチャンバ処理システム４００は、上述された方法１００などの様々な半導体処理方法を、１以上の基板上で実行するように構成されている。図示されているように、マルチチャンバ処理システム４００は、複数のプロセスチャンバ４０２、４１４、４１６、第１の移送チャンバ４０４、パススルー（pass-through）チャンバ４０６、第２の移送チャンバ４１０、ロードロックチャンバ４１２、ファクトリインターフェース４２０、１以上のポッド４３０、及びシステムコントローラ４８０を含む。
[0051] プロセスチャンバ４０２のそれぞれは、第１の移送チャンバ４０４に結合されている。第１の移送チャンバ４０４はまた、第１の対（pair）のパススルーチャンバ４０６にも結合されている。第１の移送チャンバ４０４は、パススルーチャンバ４０６とプロセスチャンバ４０２との間で基板を移送するための中央に配置された移送ロボット（図示せず）を有する。パススルーチャンバ４０６は、第２の移送チャンバ４１０に結合されている。第２の移送チャンバ４１０は、予洗浄工程（動作１０６）を実行するように構成されたプロセスチャンバ４１４と、ケイ素化合物層（動作１０８／１１０）を実行するように構成されたプロセスチャンバ４１６と、に結合されている。第２の移送チャンバ４１０は、ロードロックチャンバ４１２とプロセスチャンバ４１４及び／又はプロセスチャンバ４１６との間で基板を移送するための中央に配置された移送ロボット（図示せず）を有する。ファクトリインターフェース４２０は、ロードロックチャンバ４１２によって第２の移送チャンバ４１０に連結されている。ファクトリインターフェース４２０は、ロードロックチャンバ４１２の反対側の１以上のポッド４３０に結合されている。ポッド４３０は、典型的には、クリーンルームからアクセス可能な前方開口型統一ポッド（フープ：FOUP）である。
[0052] 幾つかの実施形態では、トレンチ形成工程（例えば動作１０４）を実行するために、基板がエッチングチャンバに提供される。エッチングチャンバは、マルチチャンバ処理システム４００の一部であってよく、又は、エッチングチャンバは、個別の処理ツールの一部であってもよい。次いで、基板はプロセスチャンバ４１４に移送される。一実施形態によれば、基板は、プロセスチャンバ４１４に移送される前にポッド４３０に移送される。
[0053] 基板は、プロセスチャンバ４１４に移送され、そこで、基板のトランジスタのソース／ドレイン領域の露出面からカーボン又は酸化物汚染物質などの汚染物質を除去するために、予洗浄工程（例えば動作１０６）が実行される。次いで、基板は、プロセスチャンバ４１６に移送され、そこで、ドープされた半導体層及び金属ケイ素化合物層が堆積される（例えば動作１０８及び１１０）（又は代替的な一実施形態では、ケイ素化合物層２０９が堆積される）。幾つかの実施形態では、プロセスチャンバ４１４及び／又はプロセスチャンバ４１６が、１以上のプロセスチャンバ４０２のうちのいずれかと交換される。
[0054] 次いで、基板は、１以上のプロセスチャンバ４０２に移送され、その中で、バリア層が堆積され（例えば、TiNバリア層のALDなどの動作１１２）、アンカー層が堆積され（例えば、Coアンカー層のPVDなどの動作１１４）、導体でトレンチが満たされ（例えば、Co導体のCVDなどの動作１１６）、過積層が堆積され（例えば、過積層のPVDなどの動作１１８）、アニーリング工程が基板上で実行される（例えば動作１２０）。これらの動作１０６、１０８、１１０、１１２、１１４、１１６、１１８、及び１２０の全ては、同じ処理システム内で実行されるので、基板が様々なチャンバに移送されるときに減圧が壊されない。それは、汚染の機会を低減させ、堆積されるエピタキシャル膜の品質を改善する。
[0055] システムコントローラ４８０は、処理システム４００に結合される。システムコントローラ４８０は、処理システム４００又はその構成要素を制御する。例えば、システムコントローラ４８０は、処理システム４００のチャンバ４０２、４０４、４０６、４１０、４１２、４１４、４１６、並びに／又はファクトリインターフェース４２０及び／若しくはポッド４３０の直接制御を使用して、或いは、チャンバ４０２、４０４、４０６、４１０、４１２、４１４、４１６、並びに／又はファクトリインターフェース４２０及び／若しくはポッド４３０に関連付けられたコントローラを制御することによって、処理システムの動作を制御する。動作では、システムコントローラ４８０が、処理システム４００の性能を調整するために、それぞれのチャンバからのデータ収集及びフィードバックを可能にする。
[0056] 図示されているように、システムコントローラ４８０は、中央処理装置（CPU）４８２、メモリ４８４、及びサポート回路４８６を含む。CPU４８２は、工業設定で使用される任意の形態の汎用プロセッサのうちの１つであってよい。メモリ４８４は、非一時的なコンピュータ可読媒体及び／又は機械可読ストレージデバイスを含み得る。メモリ４８４は、CPU４８２によってアクセス可能であり、ローカル若しくはリモートの、ランダムアクセスメモリ、リードオンリーメモリ、フロッピーディスク、ハードディスク、又は任意の他の形態のディジタルストレージなどの、１以上のメモリであってよい。サポート回路４８６は、CPU４８２に結合され、キャッシュ、クロック回路、入力／出力サブシステム、電源などを含み得る。システムコントローラ４８０は、メモリ４８４内に記憶された方法１００の動作を実行するように構成されている。本開示で開示される様々な実施形態は、一般的に、例えば、コンピュータプログラム製品又はソフトウェアルーチンとしてメモリ４８４（若しくは特定のプロセスチャンバのメモリ）に記憶されたコンピュータ指示命令コードを実行することによって、CPU４８２の制御の下で実施され得る。すなわち、コンピュータプログラム製品は、実体的には、メモリ４８４（又は非一時的なコンピュータ可読媒体又はマシン可読ストレージデバイス）上で具現化される。コンピュータ指示命令コードがCPU４８２によって実行されると、CPU４８２は、チャンバを制御して、様々な実施形態に従って動作を実行する。
[0057] 上述のように、接点及び処理システムを形成する方法が本明細書で提供される。処理システムは、基板のソース／ドレイン領域を堆積、エッチング、及び/又はアニーリングするように構成された複数のプロセスチャンバを含む。この方法は、ソース／ドレイン領域上に、ドープされた半導体層を堆積すること、トレンチ内にアンカー層を形成すること、及びトレンチ内に導体を堆積させることを含む。
[0058] 接点を形成する方法は、集積工程を使用することによって、接触抵抗を低減させることをもたらし、これによって、ソース／ドレイン接点形成の様々な動作を同じ処理システム内で行うことが可能になる。したがって、基板が様々なプロセスチャンバ間を移動する間に減圧が破壊されず、汚染の機会が減少し、堆積される層の品質が改善される。
[0059] 以上の説明は本開示の実施形態を対象としているが、本開示の基本的な範囲から逸脱せずに本開示の他の実施形態及び更なる実施形態が考案されてよく、本開示の範囲は、以下の特許請求の範囲によって規定される。

Claims (19)

  1. システムコントローラ、
    第１のプロセスチャンバであって、前記システムコントローラは、前記第１のプロセスチャンバに、基板のソース／ドレイン領域の露出面上に、ドープされた半導体層及び金属ケイ素化合物層を堆積させるように構成され、前記ソース／ドレイン領域は、前記ソース／ドレイン領域の上に形成された誘電体材料内に形成されたトレンチを通して露出され、前記ソース／ドレイン領域は、第１のドーパント濃度を有し、前記ドープされた半導体層は、前記第１のドーパント濃度よりも高い第２のドーパント濃度を有する、第１のプロセスチャンバ、
    第２のプロセスチャンバであって、前記システムコントローラは、前記第２のプロセスチャンバに、前記金属ケイ素化合物層及び前記トレンチの側壁の上にアンカー層を形成させるように構成されている、第２のプロセスチャンバ、
    第３のプロセスチャンバであって、前記システムコントローラは、前記第３のプロセスチャンバに、導体で前記トレンチを満たすことを実行させるように構成されている、第３のプロセスチャンバ、並びに
    第４のプロセスチャンバであって、前記システムコントローラは、前記第４のプロセスチャンバに、前記トレンチ内の前記導体をリフローさせるよう、前記基板を加熱することを実行させるように構成されている、第４のプロセスチャンバを備える、処理システム。
  2. 第５のプロセスチャンバであって、前記システムコントローラは、前記第５のプロセスチャンバに、前記金属ケイ素化合物層の上にバリア層を堆積させるように構成されている、第５のプロセスチャンバを更に備える、請求項１に記載の処理システム。
  3. 前記システムコントローラは、前記第５のプロセスチャンバに、前記金属ケイ素化合物層の上にキャップ層を堆積させるように構成されている、請求項２に記載の処理システム。
  4. 第５のプロセスチャンバであって、前記システムコントローラは、前記第５のプロセスチャンバに、前記アンカー層と前記金属ケイ素化合物層との間にキャップ層を堆積させるように構成されている、第５のプロセスチャンバを更に備える、請求項１に記載の処理システム。
  5. 第６のプロセスチャンバであって、前記システムコントローラは、前記第６のプロセスチャンバに、前記導体の上に過積層を堆積させるように構成されている、第６のプロセスチャンバを更に備える、請求項１に記載の処理システム。
  6. 前記アンカー層、前記導体、及び前記過積層は、コバルト（Co）を含む、請求項５に記載の処理システム。
  7. 基板のソース／ドレイン領域の露出面から汚染物質を除去するように構成された第１のプロセスチャンバであって、前記ソース／ドレイン領域は、前記ソース／ドレイン領域の上に形成された誘電体材料内に形成されたトレンチを通して露出される、第１のプロセスチャンバ、
    前記ソース／ドレイン領域の上に、ドープされた半導体層及び金属ケイ素化合物層を連続して堆積させるように構成された第２のプロセスチャンバであって、前記ソース／ドレイン領域は、第１のドーパント濃度を有し、前記ドープされた半導体層は、前記第１のドーパント濃度よりも高い第２のドーパント濃度を有する、第２のプロセスチャンバ、
    前記金属ケイ素化合物層及び前記トレンチの側壁上にバリア層を堆積させるように構成された第３のプロセスチャンバ、
    前記バリア層の上にアンカー層を堆積させるように構成された第４のプロセスチャンバ、
    導体で前記トレンチを満たすように構成された第５のプロセスチャンバ、
    前記導体の上に過積層を堆積させるように構成された第６のプロセスチャンバ、並びに
    前記導体を前記トレンチ内でリフローさせるよう、前記基板を加熱するように構成された第７のプロセスチャンバを含む、複数のプロセスチャンバを備える、処理システム。
  8. 前記第２のプロセスチャンバは、エピタキシャルチャンバであり、前記第３のプロセスチャンバは、原子層堆積（ALD）チャンバであり、前記第４のプロセスチャンバは、物理的気相堆積（PVD）チャンバであり、前記第５のプロセスチャンバは、化学気相堆積（CVD）チャンバであり、前記第６のプロセスチャンバは、物理的気相堆積（PVD）チャンバであり、前記第７のプロセスチャンバはアニーリングチャンバである、請求項７に記載の処理システム。
  9. 前記複数のプロセスチャンバのうちの１以上に結合された第１の移送チャンバであって、前記第１の移送チャンバに結合された前記複数のプロセスチャンバのうちの１以上に前記基板を移送し、前記１以上から前記基板を受け取るように構成された第１の移送チャンバを更に備える、請求項７に記載の処理システム。
  10. 前記第１の移送チャンバに結合されたパススルーチャンバ、及び
    前記パススルーチャンバに結合された第２の移送チャンバを更に備える、請求項９に記載の処理システム。
  11. 前記アンカー層、前記導体、及び前記過積層は、コバルト（Co）を含む、請求項７に記載の処理システム。
  12. 接点を形成する方法であって、
    第１のプロセスチャンバにおいて、基板のソース／ドレイン領域であって、前記ソース／ドレイン領域の上に形成された誘電体材料内に形成されたトレンチを通して露出されるソース／ドレイン領域の露出面の上に、ドープされた半導体層を堆積させること、
    前記第１のプロセスチャンバにおいて、前記ドープされた半導体層の上に金属ケイ素化合物層を堆積させること、
    前記基板を第２のプロセスチャンバに移送し、前記金属ケイ素化合物層及び前記トレンチの側壁の上にアンカー層を形成すること、
    前記基板を第３のプロセスチャンバに移送し、導体で前記トレンチを満たすこと、並びに
    前記基板を第４のプロセスチャンバに移送し、前記導体を前記トレンチ内でリフローさせるように、前記基板を加熱することを含み、
    前記ソース/ドレイン領域は、第１のドーパント濃度を有し、前記ドープされた半導体層は、前記第１のドーパント濃度よりも高い第２のドーパント濃度を有する、方法。
  13. 前記金属ケイ素化合物層の上にバリア層を堆積させること、及び
    前記導体の上に過積層を形成することを更に含む、請求項１２に記載の方法。
  14. 化学機械研磨（CMP）工程を含む、前記基板を平坦化することを更に含む、請求項１２に記載の方法。
  15. 前記第１のプロセスチャンバは、エピタキシャルチャンバであり、前記第２のプロセスチャンバは、物理的気相堆積（PVD）チャンバであり、前記第３のプロセスチャンバは、化学気相堆積（CVD）チャンバであり、前記第４のプロセスチャンバは、アニーリングチャンバである、請求項１に記載の処理システム。
  16. 前記第６のプロセスチャンバは、物理的気相堆積（PVD）チャンバである、請求項５に記載の処理システム。
  17. 前記第３のプロセスチャンバは、前記バリア層と前記金属ケイ素化合物層との間にキャップ層を形成するように構成されている、請求項７に記載の処理システム。
  18. 前記バリア層及び前記キャップ層は、窒素（N）を含む、請求項１７に記載の処理システム。
  19. 前記アンカー層及び前記導体は、コバルト（Co）を含み、
    前記バリア層は、窒素（N）を含む、請求項１３に記載の方法。
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