KR20160044393A - 콘택 저항 감소 기법 - Google Patents

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Abstract

일 실시예는 반도체 디바이스를 제조하는 방법이며, 이 방법은 기판 위에 제1 게이트를 형성하는 단계, 제1 게이트에 인접한 기판 내에 리세스를 형성하는 단계, 리세스 내에 변형된 재료 스택(strained material stack)을 에피택셜하게 형성시키는 단계를 포함하며, 변형된 재료 스택은 적어도 3개의 층들을 포함하고, 적어도 3개의 층들 각각은 도펀트를 포함한다. 방법은 붕소, 게르마늄, 인듐, 주석 또는 이들의 조합물을 포함하는 도펀트들을 변형된 재료 스택에 공동-주입하는(co-implanting) 단계, 변형된 재료 스택 상에 금속 층을 형성하는 단계, 및 금속 층 및 변형된 재료 스택을 어닐링하여, 금속-실리사이드 층을 형성하는 단계를 더 포함한다.

Description

콘택 저항 감소 기법 {CONTACT RESISTANCE REDUCTION TECHNIQUE}
반도체 집적 회로(integrated circuit, IC) 산업은 급속한 성장을 경험해왔다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호접속 디바이스들의 수)는 일반적으로 증가해 온 반면, 기하학적 사이즈(즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 적은 컴포넌트(또는 라인))는 감소해 왔다. 이러한 스케일링 다운(scaling down) 프로세스는 일반적으로 제조 효율을 증가시키고 연관 비용을 낮춤으로써 이익을 제공한다. 그러한 스케일링 다운은 IC들을 프로세싱하고 제조하는 복잡성을 또한 증가시켜왔고, 이러한 진보들이 실행되기 위해 IC 제조에서 유사한 개발들이 요구된다.
반도체 집적 회로 마이크로전자 제조는, 그 내부에 또는 상부에 반도체 디바이스들이 형성되고 그 위에 유전체 층들에 의해 분리된 패터닝된 컨덕터 층들이 형성되는 반도체 기판들로부터 형성된다. 반도체 집적 회로 마이크로전자 제조들의 제조에서는, 로직 반도체 집적 회로 마이크로전자 제조들 및 메모리 반도체 집적 회로 마이크로전자 제조들 모두에서 스위칭 디바이스들로서 전계 효과 트랜지스터(field effect transistor, FET) 디바이스들을 사용하는 것을 아주 흔히 볼 수 있다. 전계 효과 트랜지스터(FET) 디바이스들은 로직 및 메모리 반도체 집적 회로 마이크로전자 제조들 내의 스위칭 디바이스들로서의 사용을 위해 반도체 집적 회로 마이크로전자 제조 분야에서 흔히 볼 수 있다. 전계 효과 트랜지스터(FET) 디바이스들은 일반적으로 반도체 집적 회로 마이크로전자 제조들 내에서 용이하게 제조될 뿐 아니라, 또한 일반적으로 반도체 집적 회로 마이크로전자 제조들 내에서 용이하게 스케일링가능하다.
따라서 전계 효과 트랜지스터(FET) 디바이스들은 반도체 집적 회로 마이크로전자 제조 분야에서 바람직하고 필수적인 한편, 동시에 치수를 감소시키면서 향상된 성능을 갖는 전계 효과 트랜지스터(FET) 디바이스들을 제조하는 것은 어렵다. 이것은 다음의 개시내용이 발생하는 이러한 문맥 내에 있다.
일 실시예는 반도체 디바이스를 제조하는 방법이며, 이 방법은 기판 위에 제1 게이트를 형성하는 단계, 제1 게이트에 인접한 기판 내에 리세스를 형성하는 단계, 리세스 내에 변형된 재료 스택(strained material stack)을 에피택셜하게 형성시키는 단계를 포함하며, 변형된 재료 스택은 적어도 3개의 층들을 포함하고, 적어도 3개의 층들 각각은 도펀트를 포함한다. 방법은 붕소, 게르마늄, 인듐, 주석 또는 이들의 조합물을 포함하는 도펀트들을 변형된 재료 스택에 공동-주입하는(co-implanting) 단계, 변형된 재료 스택 상에 금속 층을 형성하는 단계, 및 금속 층 및 변형된 재료 스택을 어닐링하여, 금속-실리사이드 층을 형성하는 단계를 더 포함한다.
다른 실시예는 핀형 전계 효과 트랜지스터(Fin Field-Effect Transistor, FinFET)를 형성하는 방법이며, 이 방법은, 기판으로부터 연장되는 복수의 핀들을 형성하는 단계, 복수의 핀들 위에 더미 게이트를 형성하는 단계, 더미 게이트에 인접한 복수의 핀들 내에 리세스들을 형성하는 단계, 복수의 핀들 내의 리세스들 내에 복수의 변형된 재료 스택들을 에피택셜하게 형성시키는 단계 ― 변형된 재료 스택들 각각은 게르마늄-주석(GeSn) 층 및 붕소-도핑된(B-doped) 실리콘-게르마늄(SiGeB) 층을 포함함 ― , 및 B, 인듐(In), Sn 또는 이들의 조합물을 상기 변형된 재료 스택들에 주입하는 단계를 포함한다. 방법은 변형된 재료 스택들 상에 금속 층을 형성하는 단계, 변형된 재료 스택들 상에 금속-실리사이드 층들을 형성하기 위하여 금속 층 및 변형된 재료 스택들 상에 마이크로파 어닐링(microwave anneal, MWA) 프로세스를 수행하는 단계, 및 변형된 재료 스택들에 대해 금속 콘택을 형성하는 단계를 더 포함하며, 금속 콘택은 금속-실리사이드 층들에 접촉한다.
추가의 실시예는 반도체 디바이스이며, 이 반도체 디바이스는 기판으로부터 연장되는 핀, 핀의 상부면 및 측벽들 상의 게이트, 및 게이트에 인접한 상기 핀 상의 변형된 재료 스택를 포함한다. 변형된 재료 스택은, 제1 붕소-도핑된(B-doped) 실리콘-게르마늄(SiGeB) 층, 제1 SiGeB 층보다 더 높은 Ge 농도를 갖는, 제1 SiGeB 층 상의 제2 SiGeB 층, 및 제2 SiGeB 층 상의 B-도핑된 게르마늄-주석(GeSnB) 층을 포함한다. 반도체 디바이스는 GeSnB 층 상의 금속-실리사이드 층, 및 금속-실리사이드 층 상의 금속 콘택을 더 포함한다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야의 관행에 따라, 다양한 피쳐들은 축적에 따라 도시되지 않음에 유념한다. 사실상, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의로 증가되거나 감소될 수 있다.
도 1-12는 몇몇 실시예들에 따른 핀형 전계 효과 트랜지스터(FinFET)의 제조에 있어서의 중간 단계들의 단면도들 및 투시도들이다.
도 13은 몇몇 실시예들에 따른 FinFET를 제조하는 방법을 예시한다.
다음의 개시내용은 제공된 내용의 상이한 피쳐들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시들이 본 개시내용을 간략화하기 위해 하기에 설명된다. 물론, 이들은 단지 예시들이며, 제한하는 것으로 의도된 것이 아니다. 예를 들어, 뒤따르는 설명에서 제2 피쳐 위의 또는 제2 피쳐 상의 제1 피쳐의 형성은 제1 및 제2 피쳐들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 제1 및 제2 피쳐들이 직접 접촉하지 않을 수 있도록 제1 피쳐와 제2 피쳐 사이에 부가적인 피쳐들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 부가적으로, 본 개시내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략화 및 명료성을 목적으로 하며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 진술하지는 않는다.
뿐만 아니라, 공간적인 상대적 용어들, 예컨대 "아래", "밑", "하부", "위", "상부" 등은 도면들에 예시된 바와 같이 한 엘리먼트 또는 피쳐의 다른 엘리먼트(들) 또는 피쳐(들)에 대한 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에 사용될 수 있다. 공간적인 상대적 용어들은 도면들에 도시된 배향 외에도 사용 또는 동작시 디바이스의 다른 배향들을 아우르도록 의도된다. 장치는 달리 배향될 수도 있고(90도 회전되거나 또 다른 배향으로), 본 명세서에 사용된 공간적인 상대적 기술자들은 따라서 유사하게 해석될 수 있다.
일반적 용어들에서, 본 개시물은 감소된 콘택 저항(Rcsd)을 갖기 위한 콘택 구조물 및 그 형성 방법이다. 특히, 하기에 논의된 것들과 같은 실시예들은 FinFET들의 소스 및 드레인 영역들의 콘택 구조물의 Rcsd를 감소시킨다. Rcsd의 이러한 감소는 소트키 배리어 높이(Schottky barrier height)의 낮춤 및 도핑 강도의 증가에 의하여 달성된다(하기에 식 (1) 참고). 계면 결함들을 감소시키기 위해 도펀트 분리 설계, 밴드 정렬 튜닝 및 선택적 국소 고온 가열을 이용하여 높은 변형율(strain) 및 높은 도핑 농도(doping density)를 갖는 소스 및 드레인 영역들로부터 부분적으로 도핑 농도가 증가되고 쇼트키 배리어 높이가 낮춰진다.
도 1-12는 몇몇 실시예들에 따른 핀형 전계 효과 트랜지스터(FinFET)의 제조에 있어서의 중간 단계들의 단면도들 및 투시도들이며, 도 13은 도 1 내지 12에 도시된 프로세스의 프로세스 흐름이다.
도 1은 초기 구조물의 투시도를 예시한다. 초기 구조물은 기판(102), 반도체 스트립들(104) 및 격리 영역들(106)을 포함하는 웨이퍼(100)를 포함한다. 기판(102)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료를 포함할 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비소, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합물들 등과 같은 화합물 재료들이 또한 사용될 수 있다. 부가적으로, 기판(102)은 절연체 상 실리콘(silicon-on-insulator, SOI) 기판을 포함할 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 절연체 상 실리콘 게르마늄(silicon germanium on insulator, SGOI), 또는 이들의 조합물들과 같은 반도체 재료의 층을 포함한다. 본 기술분야에 알려진 바와 같이, 기판은 대안적으로 n-타입 도펀트로 도핑될 수 있으나, 기판(102)은 붕소, 알루미늄, 갈륨 등과 같은 p-타입 도펀트로 도핑될 수 있다.
기판(102)은 능동 디바이스들(도 1에 미도시)을 포함할 수 있다. 본 기술분야의 당업자가 인지할 수 있는 바와 같이, 트랜지스터들, 캐패시터들, 레지스터들, 이들의 조합물들 등과 같은 광범위한 디바이스들은 FinFET을 위한 설계의 구조적 및 기능적 요건들을 발생시키는데 사용될 수 있다. 디바이스들은 임의의 적절한 방법들을 사용하여 형성될 수 있다. 이것이 예시적 실시예들을 완전히 설명하기에 충분하기 때문에, 기판(102)의 단지 일부분만이 도면들에 예시된다.
반도체 스트립들(104)(단계 200) 및 격리 영역들(106)(단계 202)이 기판(102) 위에 형성된다. 격리 영역들(106)은 기판(102)의 상부면으로부터 기판(102) 내로 연장된다. 격리 영역들(106)은 얕은 트렌치 격리(Shallow Trench Isolation, STI) 영역들일 수 있으며, 이하에서 STI 영역들(106)로서 지칭된다. TI 영역들(106)의 형성은 트렌치들(미도시)을 형성하기 위하여 기판(102)을 에칭하는 것, STI 영역들(106)을 형성하기 위하여 유전체 재료로 트렌치들을 충전하는 것을 포함할 수 있다. 다양한 기법들에 따라 형성된 다른 유전체 재료들이 또한 사용될 수 있지만, STI 영역들(106)은 예를 들어, 고밀도 플라즈마에 의해 성막된 실리콘 산화물로 형성될 수 있다. 이웃한 STI 영역들(106) 사이의 기판(102)의 부분은 설명 전반에 걸쳐 반도체 스트립(104)으로서 지칭된다. 표면들이 살짝 상이한 높이일 수도 있지만, 반도체 스트립들(104)의 상부면들 및 STI 영역들(106)의 상부면들은 예컨대 STI 영역들(106)의 재료의 성막 이후에 화학 기계적 연마(chemical mechanical polish, CMP)를 수행하는 것에 의해 서로 실질적으로 동일한 높이일 수 있다.
도 2 및 3은 몇몇 실시예들에 따른 도 1의 반도체 스트립들(104)의 도 3의 반도체 스트립들(110)로의 교체를 예시한다. 대안적 실시예들에서, 도 1의 반도체 스트립들(104)은 교체되지 않으며, 따라서 도 4 내지 12에 도시된 반도체 스트립들(110)로서 역할을 한다. 도 2를 참고하면, 반도체 스트립들(104)의 적어도 상부 부분들 또는 실질적으로 전체가 제거된다. 따라서, STI 영역들(106) 내에 리세스들(108)이 형성된다. 다음으로, 리세스들(108) 내의 반도체 스트립들(110)을 에피택셜하게 성장시키기 위하여 에피택시가 수행되어, 도 3의 구조물을 형성한다. 반도체 스트립들(110)은 기판(102)의 격자 상수보다 큰, 실질적으로 동일한, 또는 그보다 작은 격자 상수를 가질 수 있다. 몇몇 실시예들에서, 반도체 스트립들(110)은 실리콘 게르마늄(SiGe), III-V족 화합물 반도체 등을 포함한다. 반도체 스트립들(110) 내의 실리콘 게르마늄은 약 15 퍼센트보다 큰, 또는 약 15 퍼센트와 약 60 퍼센트 사이의 게르마늄 원자 퍼센트를 가질 수 있다. 게르마늄 원자 퍼센트는 또한 더 높을 수 있고, 반도체 스트립들(110)는 게르마늄 원자 퍼센트가 예를 들어, 약 95 퍼센트보다 더 높은, 실질적으로 순수한 게르마늄 영역들일 수 있다. 반도체 스트립들(110)의 에피택시 동안, 붕소와 같은 p-타입 불순물이 에피택시로 인-시튜(in-situ) 도핑될 수 있다. STI 영역들(106)은 그 후 리세싱되어, 반도체 핀들(110')을 형성하기 위해 반도체 스트립들(110)의 상부 부분들이 STI 영역들(106)의 상부면들보다 더 높게 된다(단계 204)(도 4 참고).
도 4에서, 반도체 핀들(110') 위에 게이트 구조물(118)이 형성된다. 게이트 구조물(118)은 게이트 유전체(112), 게이트 전극(114) 및 게이트 스페이서들(116)을 포함한다. 게이트 구조물(118)은 복수의 반도체 핀들(110') 및 STI 영역들(106) 위를 가로지른다. 게이트 구조물(118)은 반도체 핀들(110')의 세로 축들에 실질적으로 직각인 세로 축을 갖는다. 몇몇 실시예들에서, 게이트 구조물(118)은 더미 게이트 구조물이며(단계 206), "게이트-라스트(gate-last)" 또는 교체-게이트 프로세스를 사용하여 교체 게이트 구조물과 교체될 것이다. 다른 실시예들에서, 게이트 구조물(118)은 능동 게이트이고, "게이트-제1 프로세스"에서 형성되며, 교체되지 않을 것이다.
게이트 유전체 층(미도시)이 형성되고 패터닝되어, 게이트 유전체(112)를 형성할 수 있다. 게이트 유전체 층은 열적 산화, 화학 기상 증착(CVD), 스핀-온-글라스(spin-on-glass) 프로세스, 스퍼터링, 또는 게이트 유전체 층을 형성하기 위해 본 기술 분야에서 알려지고 사용되는 임의의 다른 방법들에 의하여 핀들(110') 및 STI 영역들(106) 위에 형성될 수 있다. 몇몇 실시예들에서, 게이트 유전체 층은 실리콘 산화물, 실리콘 질화물, 로우-k(low-k) 유전체들, 예컨대 탄소 도핑된 산화물들, 극 로우-k 유전체들, 예컨대 다공성 탄소 도핑된 실리콘 이산화물, 폴리머, 예컨대 폴리이미드 등, 또는 이들의 조합물과 같은 하나 이상의 적절한 유전체 재료들로 이루어질 수 있다. 다른 실시예들에서, 게이트 유전체 층은 예를 들어, 3.9를 초과하는 고 유전 상수(k 값)를 갖는 유전체 재료들을 포함한다. 재료들은 실리콘 질화물들, 산질화물들, 금속 산화물들, 예컨대 HfO2, HfZrOx, HfSiOx, HfTiOx, HfAlOx 등, 또는 이들의 조합물들 및 다층들을 포함한다.
게이트 유전체 층이 형성된 이후, 게이트 전극(114)이 게이트 유전체 층 위에 형성된다. 게이트 전극(114)은 먼저 핀들(110') 및 STI 영역들(106) 위에 게이트 전극 층(미도시)을 형성하는 단계 및 그 후 게이트 전극(114) 및 게이트 유전체(112)를 형성하기 위해 게이트 전극 층 및 게이트 유전체 층을 패터닝하는 단계에 의하여 형성될 수 있다. 몇몇 실시예들에서, 게이트 전극 층은 도전성 재료이며, 다결정 실리콘(poly-Si), 다결정 실리콘-게르마늄(poly-SiGe), 금속성 질화물들, 금속성 실리사이드들, 금속성 산화물들 및 금속들로 이루어진 그룹으로부터 선택될 수 있다. 실시예에서, 게이트 전극 층은 TiN, TaN, TaC, Co, Ru, Al, 이들의 조합물들 또는 이들의 다층들과 같은 금속-함유 재료를 포함한다. 게이트 전극 층은 CVD, 물리 기상 증착(PVD), 스퍼터 증착, 또는 도전성 재료들을 성막하기 위해 본 기술분야에 알려지고 사용되는 다른 기법들에 의하여 성막될 수 있다. 게이트 전극 층의 상부면은 평탄하지 않은 상부면을 가질 수 있으며, 예를 들어, 이것이 성막된 이후 CMP 프로세스를 수행함으로써 평탄화될 수 있다. 마스크 층(미도시) - 예컨대 포토레지스트, 하드 마스크, 이들의 조합물들, 또는 이들의 다층들 - 은 게이트 전극 층 위에 형성되고 패터닝될 수 있다. 패터닝된 마스크 층은 그 후 게이트 전극(56) 및 게이트 유전체(54)를 형성하기 위하여 수용가능한 포토리소그래피 및 에칭 기법들을 사용하여 게이트 전극 층의 재료로 전환될 수 있다.
게이트 스페이서들(116)은 게이트 전극(114)의 서로 등지는 면들 상에 형성될 수 있다. 게이트 스페이서들(116)은 반도체 핀들(110'), 게이트 전극(114), 게이트 유전체(112) 및 STI 영역들(106) 위에 스페이서 층(미도시)을 블랭킷 성막함으로써 형성된다. 실시예에서, 게이트 스페이서들(116)은 SiN, SiC, SiGe, 산질화물, 산화물, 이들의 조합물들 등을 포함하는 스페이서 라이너(미도시)를 포함할 수 있다. 스페이서 층은 SiN, 산질화물, SiC, SiON, 산화물, 이들의 조합물들 등을 포함할 수 있으며, CVD, 플라즈마 향상 CVD(PECVD), 스퍼터 증착 등, 또는 임의의 다른 적절한 성막 방법과 같이 그러한 층을 형성하기 위하여 이용되는 방법들에 의해 형성될 수 있다. 게이트 스페이서들(116)은 그 후 예를 들어, 게이트 전극(114), 핀들(110') 및 STI 영역들(106)의 수평 표면들로부터 스페이서 층을 제거하는 이방성 에칭 프로세스에 의하여 패터닝된다.
도 5를 참고하여, 게이트 구조물(118)에 의하여 커버되지 않는 반도체 핀들(110')의 부분들을 리세싱하기 위하여 에칭 단계가 수행된다(단계 208). 리세싱된 반도체 핀들(110)의 결과적인 상부면들은 따라서 STI 영역들(106)의 상부면들과 실질적으로 동일한 높이이거나 그보다 더 낮을 수 있다. 따라서 리세스들(120)은 STI 영역들(106) 사이에 형성된다. 리세스들(120)은 게이트 구조물(118)의 서로 등지는 면들 상에 위치된다.
도 6a 및 6b는 에피택셜 영역들(122)의 형성(단계 210)을 예시하며, 도 6b는 도 6a의 라인 A-A를 포함하는 수직 평면을 따르는 단일 에피택셜 영역(122)의 단면도를 예시한다. 몇몇 실시예들에서, 에피택셜 영역들(122)은 변형된 재료 스택(122)이다. 변형된 재료 스택(122)의 격자 상수들은 반도체 핀들(110)의 격자 상수들과 상이하다. 결과적으로, 게이트 구조물들(118) 아래에 FinFET들의 채널 영역들은 디바이스의 캐리어 이동도를 향상시키기 위하여 변형되거나(strained) 압력이 가해진다(stressed).
몇몇 실시예들에서, 변형된 재료 스택(122)을 형성하기 이전에 HF계 가스, SiCoNi계 가스 또는 다른 적절한 용제(solution)로 리세스들(120)을 세정하기 위하여 예비-세정 프로세스가 수행된다. 몇몇 실시예들에서, 변형된 재료 스택(122)은 Si, Ge, SiGe, SiC, SiP, GeSn, SiGeSn, P-타입 도펀트, N-타입 도펀트, III-V족 반도체 재료 등, 또는 이들의 조합물을 포함한다. 몇몇 실시예들에서, 변형된 재료 스택(122)은 복수의 에피택셜 층들(122A, 122B, 122C 및 122D)을 포함한다. p-타입 FinFET 실시예들에서, 제1 층(122A)은 붕소-도핑된 SiGe(SiGeB)이고, 제2 층(122B)은 SiGeB이고, 제4 층(122D)은 SiGeB이다. 몇몇 실시예들에서, SiGeB 층들(122A, 122B, and 122D) 각각은 Si, Ge 및/또는 B의 상이한 농도들을 갖는다. 몇몇 실시예들에서, 제3 층(122C)은 주석-도핑된 SiGe(SiGeSn), GeSn, 또는 B-도핑된 GeSn(GeSnB)이다. 에피택셜 층(122A, 122B, 122C 및 122D)은 변형된 재료 스택(122) 상의 저 저항 금속 실리사이드 및/또는 금속 게르마나이드(germanide) 화합물의 형성을 돕는다. n-타입 FinFET 실시예들에서, SiGeB 층들은 SiP 층들로 교체될 수 있고, 에피택셜 층들(122)은 N-타입 도펀트들로 도핑될 수 있다.
진보된 기술을 위해, 콘택들의 임계 치수(critical dimension, CD)는 계속해서 감소한다. 금속 실리사이드들은 낮은 비저항(resistivity)을 갖는 콘택 플러그들(또는 콘택들)과 S/D 영역들 사이의 연결을 제공하는데 사용되어 왔다. 하기의 식 (1)은 반도체 재료 옆에 형성된 금속 실리사이드 또는 금속 게르마나이드와 같은 도전성 재료의 비저항과 비저항에 영향을 주는 인자들 간의 관계를 보여준다.
Figure pat00001
식 (1)
식 (1)에서,
Figure pat00002
는 반도체 재료 및 금속에 좌우되는 상수이고,
Figure pat00003
는 쇼트키 배리어 높이(Schottky barrier height, SBH)이고, m*는 반도체 재료의 유효 질량이고, N은 반도체 재료 내의 도핑 농도이다.
특정 콘택 비저항
Figure pat00004
는 여러 방식들로 감소될 수 있다. 하나의 방식은
Figure pat00005
를 감소시키는 것이다.
Figure pat00006
는 밴드 정렬을 튜닝하는 것, 금속-실리사이드 및 반도체 재료의 계면에서의 결함들을 감소시키는 것에 의해, 그리고 도펀트 분리 도펀트 설계에 의해 감소될 수 있다. 특정 콘택 비저항
Figure pat00007
을 감소시키는 다른 방식은 도핑 농도(N)를 증가시키는 것이다. 도핑 농도(N)는 에피택셜 프로세스 동안의 인-시튜 도핑 그리고 주입 방법들 모두 변형된 재료 스택(122) 내에 더 많은 도펀트들을 제공함으로써 증가될 수 있다.
변형 재료 층들(122)은 리세스들(120)을 충진하기 위해 저압 CVD(LPCVD) 프로세스들, 액체상 에피택셜 프로세스, 분자 빔 에피택셜 프로세스, 기체상 에피택셜 프로세스, 또는 이들의 조합에 의하여 순차적으로 그리고 선택적으로 성장될 수 있다. 몇몇 실시예들에서, 변형된 재료 스택(122)을 형성하기 위하여 사용되는 반응 가스들은 SiH4, SiH2, Cl2, HCl, GeH4, Ge2H6, B2H6 및 H2의 다양한 조합물들을 포함한다.
제1 층(122A)은 리세스들(120)의 표면들 상에 형성된다. 실시예에서, 제1 층(122A)은 SiGeB로 형성된다. 몇몇 실시예들에서, 제1 층(122A)의 Ge 농도(원자 %)는 약 15% 내지 약 30%의 범위이다. 몇몇 실시예들에서, 제1 층(122A)의 두께는 약 10 nm 내지 약 30 nm의 범위이다.
제2 층(122B)은 그 후 제1 층(122A) 위에 형성된다. 실시예에서, 제2 층(122B)은 SiGeB로 형성된다. 몇몇 실시예들에서, 제2 층(122B) 내의 Ge의 농도는 제1 층(122A)으로부터 제3 층(122C)까지의 방향으로 그레이딩되고(graded) 증가한다. 그레이딩된 Ge 농도를 이용한 몇몇 실시예들에서, 제2 층(122B) 내의 Ge의 농도는 제1 층(122A) 내의 Ge의 농도로부터 제3 층(122C) 내의 Ge의 농도에 가까운 더 높은 값까지 증가한다. 그레이딩된 Ge 농도를 이용한 몇몇 실시예들에서, 제2 층(122B) 내의 Ge의 농도는 층의 하부로부터 상부까지 약 30% 내지 약 80%의 범위로 증가한다. 실시예에서, 제2 층(122B)의 두께는 약 10 nm 내지 약 30 nm의 범위이다.
제3 층(122C)은 그 후 제2 층(122B) 위에 형성된다. 몇몇 실시예들에서, 제3 층은 SiGeSn, GeSn 또는 GeSnB로 형성된다. 제3 층은 그 아래에 제2 층(122B) 및 그 위의 후속 금속-실리사이드 층(142)에 대한 밴드 정렬 층의 역할을 하도록 구성된다(도 11a 내지 11c 참고). 이들 층들의 밴드들을 정렬함으로써, 제3 층(122C)은 후속 금속 실리사이드(142)와 변형된 재료 스택(122)의 계면에서 SBH를 감소시킨다. 제3 층(122C)은 또한 도펀트 분리를 위한 소스를 제공하기 위하여 B로 도핑될 수 있다. 제3 층(122C)은 변형된 층일 수 있거나, 또는 제3 층(122C)의 도핑 프로파일에 따라 완화된(relaxed) 층일 수 있다. 몇몇 실시예들에서, 제3 층(122C)의 Ge의 농도는 약 50% 내지 약 95%의 범위이다. 몇몇 실시예들에서, 제3 층(122C) 내의 Sn의 농도는 약 0.1% 내지 약 9%의 범위이다. 몇몇 실시예들에서, 제3 층(122C)의 두께는 약 1 nm 내지 약 10 nm의 범위이다.
제4 층(122D)은 그 후 제3 층(122C) 위에 형성된다. 몇몇 실시예들에서, 제4 층(122D)은 SiGeB으로 형성된다. 제4 층(122D)은 제3 층(122C)과 금속-실리사이드 층(142) 사이에 화학적 전위의 차에 의하여 야기된 갈바니 부식(galvanic corrosion)을 감소시키거나 방지하도록 구성된다(도 11a 내지 11c 참고). 제4 층(122D)은 도펀트 분리를 위한 소스를 제공하기 위해 B가 또한 도핑될 수 있다. 몇몇 실시예들에서, 제3 층(122C) 내의 Ge의 농도는 약 15% 내지 약 50%의 범위이다. 몇몇 실시예들에서, 제4 층(122D)의 두께는 약 2 nm 내지 약 10 nm의 범위이다.
도 7a, 7b 및 7c를 참고하면, 공동-주입 프로세스(124)가 변형된 재료 스택들(122) 상에 수행된다(단계 212). 도 7b는 도 7a의 라인 B-B를 포함하는 수직 평면을 따르는 반도체 핀(110')의 단면도를 예시하고, 도 7c는 도 6a의 라인 A-A를 따르는 단일 변형된 재료 스택(122)의 단면도를 예시한다. 공동-주입 프로세스(124)는 밴드 정렬 튜닝 및 도펀트 분리를 위한 도펀트들의 농도들을 증가시킨다. 몇몇 실시예들에서, 콘택 구조물의 특정 콘택 저항이 공동-주입 프로세스(124)의 포함 없이 불리하게 영향을 받을 수 있도록, 변형된 재료 스택들(122)의 에피택셜 형성 이후의 도펀트 농도들은 충분한 밴드 정렬 튜닝 및/또는 도펀트 분리를 보장하기에 충분히 높지 않다.
몇몇 실시예들에서, 플라즈마 도핑(plasma doping, PLAD) 프로세스와 같은 공동-주입 프로세스(124)는 B, 인듐(In), Sn, 안티몬(Sb) 등 또는 이들의 조합물을 주입한다. 이들 도펀트들의 부가적인 도핑은 변형된 재료 스택들(122)과 후속하여 형성된 금속 실리사이드(142) 사이의 SBH를 효율적으로 감소시킬 더 많은 도너 및 억셉터 형 상태(acceptor-like state)들을 생성한다(도 11a 내지 11c 참고). 몇몇 실시예들에서, 공동-주입 프로세스(124)는 약 1 keV(kiloelectron volt) 내지 약 10 keV 범위의 에너지로 수행된 저 에너지 주입 프로세스이다. 실시예에서, 공동-주입 프로세스(124)는 약 1E13 원자/cm2 내지 약 5E15 원자/cm2 범위의 주입 선량(implant dose)을 제공한다. 공동-주입 프로세스 이후에, 제3 및 제4 층들(122C 및 122D) 중 적어도 하나 또는 양자 모두는 약 1E20 원자/cm3 내지 약 8E20 원자/cm3 범위의 B 농도를 갖는다.
도 8은 에칭 스탑 층(etch stop layer, ESL)(125) 및 층간 유전체(ILD) 층(126)이 형성된 이후의 구조물의 투시도를 예시한다. ESL(125)은 게이트 스페이서들(116), 게이트 전극(114)(도 8에서 교체 게이트(130)로서 도시됨), 변형된 재료 스택들(122)(소스/드레인 영역들(122)로서 지칭될 수 있음), 핀들(110') 및 STI 영역들(106) 위에 형성된다. ESL(125)은 기판(102) 상의 컴포넌트들 위에 컨포멀하게 성막될 수 있다. 실시예에서, ESL은 SiN, SiCN, SiON 등, 또는 이들의 조합물로 형성되며, 원자 층 증착(ALD) 분자 층 증착(MLD) 퍼니스 프로세스(furnace process), CVD, PECVD 등, 또는 이들의 조합에 의하여 형성된다. 몇몇 실시예들에서, ESL(125) 이전에 형성된 버퍼 산화물(미도시)이 존재할 수 있다.
ESL(125)이 형성된 이후, ILD(126)가 ESL(125) 위에 형성될 수 있다. ILD(126)는 ESL(125) 위에 컨포멀하게 성막될 수 있다. 실시예에서, ILD는 SiO2, SiON 등, 또는 이들의 조합물을 포함할 수 있다. ILD(126)는 CVD, ALD, PECVD, 감압 CVD(subatmospheric CVD, SACVD), 유동가능(flowable) CVD, 고밀도 플라즈마(HDP), 스핀-온-유전체(spin-on-dielectric) 프로세스 등, 또는 이들의 조합에 의하여 형성될 수 있다.
ILD(126)는 ILD(126)의 부분들을 제거하기 위하여 CMP 프로세스를 사용함으로써 평탄화될 수 있다. 다른 실시예들에서, 에칭과 같은 다른 평탄화 기법들이 사용될 수도 있다. 교체-게이트 실시예들에서, 더미 게이트 전극(114) 및 더미 게이트 유전체(112)가 제거될 수 있다(단계 216). 더미 게이트 전극(114) 및 게이트 유전체(112)는 임의의 적절한 에칭 프로세스에 의하여 제거될 수 있다.
더미 게이트 전극(114) 및 더미 게이트 유전체(112)가 제거된 이후, 교체 게이트 유전체(128) 및 교체 게이트 전극(130)이 그들의 위치에 형성될 수 있다(단계 218). 교체 게이트 유전체(128) 및 교체 게이트 전극(130)는 상기 설명된 게이트 유전체(112) 및 게이트 전극(114)과 유사할 수 있고, 설명들은 여기서 반복되지 않는다.
다음으로, ILD(126)의 부분들(126A)은 콘택 개구들을 형성하기 위해 제거된다(단계 220). 이들 콘택 개구들은 게이트 전극(130)의 양면들 상에 ILD(126)를 통하여 형성된다. 콘택 개구들(134) 중 하나가 도 9a에 예시된다. 도 9a, 10a, 11a 및 12는 도 8에 도시된 바와 같이 라인 C-C를 포함하는 수직 평면을 따르는 단면도들이다. 도 9b 및 9c는 각각 도 7b 및 7c와 유사한 평면들을 따른다. 도 10 및 11의 도면들은 또한 각각 도 9a, 9b 및 9c와 유사한 평면들을 따른다.
도 9a, 9b 및 9c를 참고하면, 콘택 개구(134)가 ILD(126) 내에 위치된다. 소스 및 드레인 영역들(122)(변형된 재료 스택들(122))은 서로 분리된 복수의 스페이드 형상의 에피택셜 영역들을 포함한다. 소스 및 드레인 영역들(122)은 패싯(facet)들(123)을 갖는다. 패싯들(123)은 위를 바라보는 패싯들 및 아래를 바라보는 패싯들을 포함한다. 패싯들(123)은 소스 및 드레인 영역들(122)의 <111> 평면들 상에 있을 수 있다. 도 9a에 예시된 바와 같이, 버퍼 산화물 층(실시예에 존재하는 경우) 및 ESL(125)이 콘택 개구(134)로부터 제거되었다. 버퍼 산화물 및 ESL(125)은 에칭 단계에 의하여 제거될 수 있고, 소스 및 드레인 영역들(122)의 패싯들(123)은 노출된다. 예비-세정 단계가 노출된 패싯들(123) 상에서 수행될 수 있다. 예비-세정은 예를 들어, HF계 가스, SiCoNi계 가스, 또는 다른 적절한 d용제를 사용하여 수행될 수 있다. 예비-세정은 소스 및 드레인 영역들(122)의 노출된 표면들의 자연적 산화의 결과로서 형성되는 자연적 실리콘 산화물을 제거할 수 있다.
ESL(125)이 제거된 이후, 예비-비정질화 주입(pre-amorphization implant, PAI)(136)이 소스 및 드레인 영역들(122) 상에서 수행된다(단계 222). PAI(136)는 소스 및 드레인 영역들(122)을 손상시키기 위해 그리고 비정질화된 영역들(미도시)을 형성하기 위하여 소스 및 드레인 영역들(122)에 주입한다. 몇몇 실시예들에서, 비정질화된 영역들은 측방으로 연장되고, 게이트 스페이서들(116) 아래에 연장될 수 있다. 몇몇 실시예들에 따라, PAI(136)는 Si 또는 Ge를 소스 및 드레인 영역들(122)에 주입할 수 있다. 비정질화된 영역들의 깊이는 주입 에너지, 주입 종, 및 주입 정량과 같은 PAI(136)의 파라미터들에 의하여 제어될 수 있다. PAI(136)는 예를 들어, 약 5 keV 내지 약 35 keV의 주입 에너지 및 약 5E14 원자/cm2 내지 약 1E15 원자/cm2의 주입 선량을 사용하여 수행된 Ge PAI를 사용하여 수행될 수 있다.
도 10a, 10b 및 10c는 소스 및 드레인 영역들(122)의 패싯들(123) 상의 금속 층(140)의 형성을 예시한다(단계 224). 금속 층(140)은 니켈(Ni), 티타늄(Ti), 코발트(Co) 등, 또는 이들의 조합물로 형성될 수 있다. 금속 층(140)은 ALD, PVD, 등과 같은 컨포멀한 성막 방법들을 사용하여 형성되어, 금속 층(140)이 소스 및 드레인 영역들(122)의 위를 향하는 그리고 아래를 향하는 패싯들(123) 상에 형성되게 된다. 실시예에서, 금속 층(140)은 약 20 Å 내지 약 300 Å 범위의 두께를 갖는다.
도 11a, 11b 및 11c는 소스 및 드레인 영역들(122) 상에 금속-실리사이드 층(142)을 형성하기 위하여 금속 층(140) 및 소스 및 드레인 영역들(122)을 어닐링하는 단계(단계 226)를 예시한다. 몇몇 실시예들에서, 어닐링 프로세스는 마이크로파 어닐링(MWA) 프로세스이다. 어닐링 프로세스는 금속 층(140)이 소스 및 드레인 영역들(122)과 반응하여 금속-실리사이드 층(142)을 형성하게 한다. 실시예에서, 금속-실리사이드 층(142)은 소스 및 드레인 영역들(122')의 실질적으로 전체 제4 층(122D)을 소비한다. 몇몇 실시예들에서, 금속 층(140)은 부분적으로 소비되고, 비반응 금속 층(140)의 부분들은 금속-실리사이드 층(142) 위에 남아있을 수 있으며, 에칭 또는 세정 프로세스에 의하여 제거될 수 있다. 금속-실리사이드 층(142)은 NiSi, TiSix 등, 또는 이들의 조합물로 형성될 수 있다.
몇몇 실시예들에서, 어닐링 프로세스는 다단계 MWA 프로세스이다. 예를 들어, MWA 프로세스는 약 50 초 내지 약 100 초의 지속기간 동안 약 350 ℃ 내지 약 550 ℃의 온도에서 작동되는 MWA의 제1 스테이지, 및 약 50 초 내지 약 180 초의 지속기간 동안 약 500 ℃ 내지 약 600 ℃의 온도에서 작동되는 MWA의 제2 스테이지를 포함할 수 있다. 몇몇 실시예들에서, 스테이지들 각각의 온도는 600 ℃를 넘지 않아, Al과 같은 금속을 포함하는 게이트 전극(130)의 확산을 방지하고, 도펀트들의 비반응을 방지한다.
이 프로세스 동작에서 고온 프로세싱을 방지하는 진보된 디바이스 제조에 대해, MWA 프로세스가 어닐링 프로세스에 대하여 사용될 수 있다. MWA 프로세스는 기판/웨이퍼(102) 또는 다른 주변 구조물들, 층들 또는 영역들에 대해, 특정 구조물, 층 또는 영역, 예컨대 금속 층(140)과 반도체 재료 소스 및 드레인 영역들(122) 사이의 계면 근처의 온도를 국소적으로 증가시키기 위해 튜닝될 수 있다. 예를 들어, 금속 층(140)과 반도체 재료 소스 및 드레인 영역들(122) 사이의 계면은 약 1000 ℃ 내지 약 1100 ℃의 온도로 가열될 수 있는 반면, 웨이퍼/기판(102) 및 디바이스의 다른 영역들은 600 ℃를 초과하지 않는다. 또한, MWA 프로세스는 디바이스 구조물의 다른 부분들(예를 들어, 게이트 전극)의 금속들의 확산의 페널티들 없이, 결함들에 의해 야기되는 SBH를 감소시킬 클러스터링/계면적 결함들의 대부분을 없애버릴 수 있다. MWA 프로세스 및 장치에 대한 추가적 세부사항들은 2014년 4월 10일자로 출원된 "Microwave Anneal (MWA) for Defect Recovery"라는 제목의 미국 특허 출원 제14/250,217호에서 발견되며, 이 특허 출원은 그 전체가 인용에 의해 본 명세서에 통합된다.
도 12를 참고하면, 나머지 콘택 개구(134)는 도전성 재료로 충전된다(단계 228). 도전성 재료의 충전 이후에, 도전성 재료의 초과 부분을 제거하기 위하여 CMP 프로세스가 수행되고, 개구(134) 내의 나머지 도전성 재료는 콘택 플러그(144)를 형성한다. 몇몇 실시예들에서, 콘택 플러그(144)는 텅스텐(W)을 포함한다. 대안적 실시예들에서, 콘택 플러그(144)는 다른 금속 또는 금속 합금들, 예컨대, 알루미늄, 구리 등을 포함한다.
W 콘택 플러그(144), NiSi 금속-실리사이드 층(142) 및 SiP 소스 및 드레인 영역(122')을 이용한 n-타입 FinFET 실시예에서, 쇼트키 배리어 높이는 약 0.75 eV이다. W 콘택 플러그(144), TiSix 금속-실리사이드 층(142) 및 SiP 소스 및 드레인 영역(122')을 이용한 n-타입 FinFET 실시예에서, 쇼트키 배리어 높이는 약 0.55 eV이다. 따라서, 본 개시내용을 이용하여, n-타입 FinFET는 TiSix 금속-실리사이드 층(142)을 이용하여 더 낮은 쇼트키 배리어 높이를 갖는다.
W 콘택 플러그(144), NiSi 금속-실리사이드 층(142) 및 SiGe 소스 및 드레인 영역(122')을 이용한 p-타입 FinFET 실시예에서, 쇼트키 배리어 높이는 약 0.12 eV이다. W 콘택 플러그(144), TiSix 금속-실리사이드 층(142) 및 SiGe 소스 및 드레인 영역(122')을 이용한 p-타입 FinFET 실시예에서, 쇼트키 배리어 높이는 약0.32 eV이다. 따라서, 본 개시내용을 이용하면, p-타입 FinFET는 NiSi 금속-실리사이드 층(142)을 이용하여 더 낮은 쇼트키 배리어 높이를 갖는다. 따라서, n-타입 및 p-타입 FinFET들(예를 들어, CMOS 기술) 모두를 이용하는 몇몇 실시예들에서, n-타입 FinFET들은 TiSix 금속-실리사이드 층들을 사용할 수 있고, p-타입 FinFET들은 FinFET들의 2개 타입들 모두에 대해 최저 콘택 저항을 제공하기 위해 NiSi를 이용할 수 있다.
상기 개시된 것들과 같은 실시예들은 소스 및 드레인 영역들(122)의 콘택 구조물의 콘택 저항(Rcsd)을 감소시킨다. Rcsd의 이러한 감소는 쇼트키 배리어 높이는 낮추는 것과 도핑 농도의 증가 모두로 인한 것이다(상기 식 (1) 참고). 도펀트 분리 도펀트 설계, 밴드 정렬 튜닝 및 계면 결함들을 감소시키기 위한 선택적 국소 고온 가열을 이용하여, 높은 변형율 및 높은 도핑 농도를 갖는 소스 및 드레인 영역들(122)로부터 부분적으로 도핑 농도가 증가되고, SBH가 낮춰진다.
전술한 내용은 본 기술분야의 당업자들이 본개시물의 양상들을 더욱 잘 이해할 수 있도록 다수의 실시예들의 피쳐들을 개략한다. 본 기술분야의 당업자들은 그들이 본 명세서에 도입된 실시예들의 동일한 목적들을 실행하고 및/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계 또는 변형하기 위한 기반으로서 본 개시물을 용이하게 사용할 것임을 인식해야 한다. 본 기술분야의 당업자들은 그러한 등가 구조들이 본 개시물의 진의 및 범위를 벗어나지 않으며, 그들이 본 개시물의 진의 및 범위를 벗어나지 않고 본 명세서의 다양한 변화들, 대체들 및 변경들을 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 제1 게이트를 형성하는 단계;
    상기 제1 게이트에 인접하여 상기 기판 내에 리세스를 형성하는 단계;
    상기 리세스 내에 변형된 재료 스택(strained material stack)을 에피택셜하게 형성시키는 단계 ― 상기 변형된 재료 스택은 적어도 3개의 층들을 포함하고, 상기 적어도 3개의 층들 각각은 도펀트를 포함함 ― ;
    붕소, 게르마늄, 인듐, 주석 또는 이들의 조합물을 포함하는 도펀트들을 상기 변형된 재료 스택에 공동-주입하는(co-implanting) 단계;
    상기 변형된 재료 스택 상에 금속 층을 형성하는 단계; 및
    상기 금속 층 및 상기 변형된 재료 스택을 어닐링하여, 금속-실리사이드 층을 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 변형된 재료 스택 상에 금속 층을 형성하는 단계 이전에, 상기 변형된 재료 스택 상에 예비-비정질화 주입(pre-amorphization implant)을 수행하는 단계를 더 포함하며,
    상기 예비-비정질화 주입은 상기 변형된 재료 스택 내로 게르마늄 도펀트들의 주입하는 것을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  3. 제2항에 있어서,
    상기 변형된 재료 스택 상에 예비-비정질화 주입을 수행하는 단계는 상기 도펀트들을 상기 변형된 재료 스택에 공동-주입하는 단계 이후에 수행되는 것인, 반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서,
    상기 금속 층 및 상기 변형된 재료 스택을 어닐링하는 단계는 상기 금속 층 및 상기 변형된 재료 스택 상에 다중-스테이지 마이크로파 어닐링(microwave anneal, MWA) 프로세스를 수행하는 단계를 더 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  5. 제1항에 있어서, 상기 리세스 내에 변형된 재료 스택을 에피택셜하게 형성시키는 단계는,
    제1 붕소-도핑된(B-doped) 실리콘-게르마늄(SiGeB) 층을 에피택셜하게 형성시키는 단계;
    상기 제1 SiGeB 층 상에 제2 SiGeB 층을 에피택셜하게 형성시키는 단계 ― 상기 제2 SiGeB 층은 상기 제1 SiGeB 층보다 더 높은 게르마늄 농도를 가짐 ―
    상기 제2 SiGeB 층 상에 주석-도핑된(Sn-doped) 게르마늄(GeSn) 층을 에피택셜하게 형성시키는 단계; 및
    상기 GeSn 층 상에 제3 SiGeB 층을 에피택셜하게 형성시키는 단계
    를 더 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  6. 제5항에 있어서,
    상기 변형된 재료 스택 상에 금속 층을 형성하는 단계 이전에, 상기 변형된 재료 스택 및 상기 기판 위에 층간 유전체(inter-layer dielectric, ILD) 층을 형성하는 단계;
    상기 변형된 재료 스택의 부분들을 노출시키기 위해 상기 ILD 층을 관통하여 개구를 형성하는 단계 ― 상기 금속 층은 상기 ILD 층의 개구 내에 형성됨 ― ; 및
    상기 금속-실리사이드 층에 대해 상기 ILD 층 내의 도전성 콘택을 형성하는 단계 ― 상기 도전성 콘택은 상기 금속-실리사이드 층에 물리적으로 접촉함 ―
    를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  7. 제5항에 있어서,
    상기 금속 층 및 상기 변형된 재료 스택을 어닐링하여, 금속-실리사이드 층을 형성하는 단계는, 사이 금속-실리사이드 층 내의 상기 제3 SiGeB 층 전부를 소비하는 것인, 반도체 디바이스를 제조하는 방법.
  8. 제1항에 있어서,
    상기 기판은 상기 기판으로부터 연장되는 반도체 핀을 포함하고, 상기 게이트는 상기 반도체 핀의 상부면 및 측벽들 상에 존재하는 것인, 반도체 디바이스를 제조하는 방법.
  9. 핀형 전계 효과 트랜지스터(Fin Field-Effect Transistor, FinFET)를 형성하는 방법에 있어서,
    기판으로부터 연장되는 복수의 핀들을 형성하는 단계;
    상기 복수의 핀들 위에 더미 게이트를 형성하는 단계;
    상기 더미 게이트에 인접한 상기 복수의 핀들 내에 리세스들을 형성하는 단계;
    상기 복수의 핀들 내의 상기 리세스들 내에 복수의 변형된 재료 스택들을 에피택셜하게 형성시키는 단계 ― 상기 변형된 재료 스택들 각각은 게르마늄-주석(GeSn) 층 및 붕소-도핑된(B-doped) 실리콘-게르마늄(SiGeB) 층을 포함함 ― ;
    B, 인듐(In), Sn 또는 이들의 조합물을 상기 변형된 재료 스택들에 주입하는 단계;
    상기 변형된 재료 스택들 상에 금속 층을 형성하는 단계;
    상기 변형된 재료 스택들 상에 금속-실리사이드 층들을 형성하기 위하여 상기 금속 층 및 상기 변형된 재료 스택들 상에 마이크로파 어닐링(MWA) 프로세스를 수행하는 단계; 및
    상기 변형된 재료 스택들에 대해 금속 콘택을 형성하는 단계 ― 상기 금속 콘택은 상기 금속-실리사이드 층들에 접촉함 ―
    를 포함하는, 핀형 전계 효과 트랜지스터(FinFET)를 형성하는 방법.
  10. 반도체 디바이스에 있어서,
    기판으로부터 연장되는 핀;
    상기 핀의 상부면 및 측벽들 상의 게이트;
    상기 게이트에 인접한 상기 핀 상의 변형된 재료 스택 ― 상기 변형된 재료 스택은,
    제1 붕소-도핑된(B-doped) 실리콘-게르마늄(SiGeB) 층,
    상기 제1 SiGeB 층보다 더 높은 Ge 농도를 갖는, 상기 제1 SiGeB 층 상의 제2 SiGeB 층, 및
    상기 제2 SiGeB 층 상의 B-도핑된 게르마늄-주석(GeSnB) 층
    을 포함함 ― ;
    상기 GeSnB 층 상의 금속-실리사이드 층; 및
    상기 금속-실리사이드 층 상의 금속 콘택
    을 포함하는, 반도체 디바이스.
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