KR20190111618A - 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법 - Google Patents

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KR20190111618A
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Abstract

반도체 소자는 기판으로부터 돌출된 활성 패턴과, 게이트 전극을 포함하여 상기 활성 패턴을 가로지르도록 배치된 복수의 게이트 구조체와, 상기 복수의 게이트 구조체의 사이에 배치되는 소스/드레인 영역을 포함한다. 상기 소스/드레인 영역은, 상기 활성 패턴에 제공된 리세스 영역의 바닥면과 접하도록 배치된 고농도 도핑층과, 상기 고농도 도핑층의 상면 및 상기 리세스 영역의 측벽면과 접하도록 배치된 제1 에피택시얼층과, 상기 제1 에피택시얼층 상에 배치된 제2 에피택시얼층과, 상기 제2 에피택시얼층 상에 배치된 제3 에피택시얼층을 포함한다.

Description

핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법{SEMICONDUCTGOR DEIVE COMPRISING FIN FIELD EFFECT TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자의 집적도를 높이기 위해 트랜지스터의 소스 드레인 간 채널의 길이가 짧아지고, 절연체의 두께가 얇아지면서 누설전류가 증가하게 된다. 또한, 소스-드레인 간 전류의 흐름을 제어하는 유효 게이트 면적이 줄어들면서 트랜지스터를 제어하는데 필요한 에너지가 줄어드는 문제가 있다. 이러한 문제들을 해결하기 위해 소스-드레인 간 채널의 길이와 게이트의 유효 면적을 늘릴 수 있는 Fin FET(Field Effect Transistor)가 개발되었다.
본 개시에 따른 실시 예들의 과제는 핀 탑 채널(fin top channel) 영역과 핀 바텀 채널(fin bottom channel) 영역의 채널 길이의 편차를 줄일 수 있는 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법을 제공하는데 있다.
본 개시에 따른 실시 예들의 과제는 핀 바텀 채널의 채널 저항(Rch) 및 소스-드레인 저항(Rsd)을 낮출 수 있는 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법을 제공하는데 있다.
본 개시에 따른 실시 예들의 반도체 소자는 기판으로부터 돌출된 활성 패턴과, 게이트 전극을 포함하여 상기 활성 패턴을 가로지르도록 배치된 복수의 게이트 구조체와, 상기 복수의 게이트 구조체의 사이에 배치되는 소스/드레인 영역을 포함한다. 상기 소스/드레인 영역은, 상기 활성 패턴에 제공된 리세스 영역의 바닥면과 접하도록 배치된 고농도 도핑층과, 상기 고농도 도핑층의 상면 및 상기 리세스 영역의 측벽면과 접하도록 배치된 제1 에피택시얼층과, 상기 제1 에피택시얼층 상에 배치된 제2 에피택시얼층과, 상기 제2 에피택시얼층 상에 배치된 제3 에피택시얼층을 포함한다.
본 개시에 따른 실시 예들의 핀 전계 효과 트랜지스터를 포함하는 반도체 소자는 기판으로부터 돌출된 활성 패턴과, 게이트 전극을 포함하여 상기 활성 패턴을 가로지르도록 배치된 복수의 게이트 구조체와, 상기 복수의 게이트 구조체의 사이에 제공되는 소스/드레인 영역을 포함한다. 상기 소스/드레인 영역은 상기 활성 패턴에 제공된 리세스 영역의 바닥면 및 측벽면과 접하도록 배치된 제1 에피택시얼층과, 상기 제1 에피택시얼층의 상면과 접하도록 배치된 고농도 도핑층과, 상기 고농도 도핑층의 상면 및 상기 제1 에피택시얼층의 측벽면과 접하도록 배치된 제2 에피택시얼층과, 상기 제2 에피택시얼층 상에 배치된 제3 에피택시얼층을 포함한다.
본 개시에 따른 실시 예들의 반도체 소자의 제조 방법은 기판으로부터 돌출되도록 활성 패턴을 형성하는 단계와, 상기 활성 패턴을 가로지르는 복수의 희생 게이트 패턴을 형성하는 단계와, 상기 복수의 희생 게이트 패턴 사이의 활성 패턴에 리세스를 형성하는 단계와, 상기 리세스 내부의 바닥면과 접하도록 고농도 도핑층을 형성하는 단계와, 상기 고농도 도핑층의 상부 및 상기 리세스의 측벽면과 접하도록 제1 에피택시얼층을 형성하는 단계와, 상기 제1 에피택시얼층 상에 제2 에피택시얼층을 형성하는 단계와, 상기 제2 에피택시얼층 상에 제3 에피택시얼층을 형성하는 단계와, 상기 복수의 희생 게이트 패턴을 제거하고, 복수의 게이트 전극을 형성하는 단계를 포함한다.
본 개시에 따른 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법은 핀 탑 채널(fin top channel) 영역과 핀 바텀 채널(fin bottom channel) 영역의 채널 길이의 편차를 줄여 채널 불량을 방지할 수 있다.
본 개시에 따른 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법은 핀 바텀 채널의 채널 저항(Rch) 및 소스-드레인 저항(Rsd)를 낮춰 반도체 소자의 성능을 향상시킬 수 있다.
도 1은 본 개시의 일 실시 예에 따른 Fin FET 구조를 나타내는 사시도이다.
도 2는 도 1에 도시된 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선에 따른 단면도이다.
도 3은 도 2에 도시된 A부분을 확대하여 나타내는 도면이다.
도 4a 내지 도 10b는 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
도 11은 본 개시의 일 실시 예에 따른 Fin FET 구조를 나타내는 사시도이다.
도 12는 도 11에 도시된 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선에 따른 단면도이다.
도 13은 도 12에 도시된 C부분을 확대하여 나타내는 도면이다.
도 14a 내지 도 15는 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시 예들의 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법을 설명한다.
도 1은 본 개시의 일 실시 예에 따른 Fin FET 구조를 나타내는 사시도이다. 도 2는 도 1에 도시된 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선에 따른 단면도이다. 도 3은 도 2에 도시된 A부분을 확대하여 나타내는 도면이다.
도 1 내지 도 3을 참조하면, 본 개시의 일 실시 예에 따른 Fin FET를 포함하는 반도체 소자는 기판(100), 상기 기판(100) 상에 형성된 활성 패턴(AP), 게이트 전극(140)이 형성된 게이트 구조체(GS) 및 고농도 도핑층(120)이 형성된 소스/드레인 영역(130)을 포함할 수 있다.
기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 벌크 실리콘 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 활성 패턴(AP)은 기판(100)의 상면에서 돌출되어 형성될 수 있다. 활성 패턴(AP)은 제1 방향으로 연장된 바(bar) 형태로 기판(100)의 상면에 배치될 수 있다. 활성 패턴(AP)의 장축(long-axis)은 제1 방향을 따라 위치할 수 있고, 활성 패턴(AP)의 단축(short-axis)은 제1 방향과 교차하는 제2 방향을 따라 위치할 수 있다. 활성 패턴(AP)은 제1 방향 및 제2 방향에 수직한 제3 방향으로 돌출될 수 있다. 이러한 활성 패턴(AP)은 기판(100)의 일부이거나 기판(100)으로부터 성장된 에피택시얼층을 포함할 수 있다. 활성 패턴(AP)은 제1 도전형의 불순물로 도핑될 수 있다. 도 1 및 도 2에서는 하나의 활성 패턴(AP)만 도시되었으나, 이에 한정되지 않고 기판(100) 상에 복수의 활성 패턴(AP)이 배치될 수 있다.
활성 패턴(AP)의 양 측에 소자 분리 패턴들(102)이 배치될 수 있다. 소자 분리 패턴들(102)은 일 예로, 산화물, 질화물, 및/또는 산화질화물을 포함할 수 있다. 소자 분리 패턴들(102)은 활성 패턴(AP)의 측벽들 둘러싸도록 배치되어 Fin FET들 각각의 활성 패턴(AP)을 분리시킬 수 있다. 이때, 소자 분리 패턴들(102)은 활성 패턴(AP)의 측벽의 일부를 덮을 수 있다. 즉, 소자 분리 패턴들(102)에 의해 활성 패턴(AP)의 상부가 노출될 수 있다. 소자 분리 패턴들(102)에 의해 노출된 활성 패턴(AP)의 상부는 활성 핀(AF)으로 정의될 수 있다. 활성 핀(AF)은 게이트 구조체(GS) 아래에 국소적으로 배치될 수 있다.
기판(100) 상에 활성 패턴(AP)을 가로지르는 게이트 구조체(GS)가 배치될 수 있다. 게이트 구조체(GS)는 제3 방향으로 돌출되며, 제2 방향(D2)으로 연장되어 배치될 수 있다. 게이트 구조체(GS)는 활성 패턴(AP)을 가로지르도록 형성되며, 활성 핀(AF)의 상면 및 측면들을 덮을 수 있다.
게이트 구조체(GS)는 게이트 전극(140), 게이트 유전 패턴(135) 및 게이트 스페이서(112)를 포함할 수 있다. 게이트 전극(140)은 활성 패턴(AP)을 가로지도록 배치될 수 있다. 게이트 스페이서(112)는 게이트 전극(140)의 양 측벽들에 배치될 수 있다. 게이트 유전 패턴(135)은 게이트 스페이서(112)와 게이트 전극(140) 사이에 배치될 수 있다. 또한, 게이트 유전 패턴(135)은 게이트 전극(140)과 활성 핀(AF) 사이에도 배치될 수 있다. 게이트 유전 패턴(135)는 활성 핀(AF)으로부터 수평적으로 연장되어 소자 분리 패턴들(102) 각각의 상면을 부분적으로 덮을 수 있다. 이러한 게이트 유전 패턴(135)은 게이트 전극(140)의 바닥면을 따라 연장될 수 있다.
게이트 전극(140)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 게이트 스페이서(112)는 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다. 게이트 유전 패턴(135)은 적어도 하나의 고유전막을 포함할 수 있다. 일 예로, 게이트 유전 패턴(135)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다.
이러한 게이트 구조체(GS)는 복수 개로 제공될 수 있고, 복수 개의 게이트 구조체들(GS)은 적어도 하나의 활성패턴(AP)을 가로지를 수 있다. 일 예로, 한 쌍의 게이트 구조체들(GS)은 제1 방향(D1)으로 서로 이격되고, 제2방향(D2)으로 연장되어 하나의 활성 패턴(AP)을 가로지를 수 있다.
서로 인접한 게이트 구조체들(GS)의 양 측의 활성 패턴(AP) 상에 리세스 영역들(116)이 형성될 수 있다. 즉, 복수의 게이트 구조체의 사이마다 리세스 영역(116)이 형성될 수 있다. 도면에서는 서로 인접한 2개의 게이트 구조체(GS) 사이에 리세스 영역(116)이 형성된 것을 도시하고 있다. 여기서, 리세스 영역(116)은 게이트 구조체들(GS) 아래에 국소적으로 배치되는 활성 핀들(AF) 사이의 공간에 정의될 수 있다. 리세스 영역(116)은 폭이 아래로 갈수록 좁아지는 'U'자 형상으로 형성될 수 있다. 리세스 영역들(116)의 내부에 고농도 도핑층(120) 및 소스/드레인 에피택시얼층(130)이 배치되어 소스/드레인(S/D)이 형성될 수 있다. 일 예로서, 게이트 전극(140)을 사이에 두고 일측에 소스가 형성될 수 있고, 타측에 드레인이 형성될 수 있다.
반도체 소자의 크기가 축소(scale down)됨에 따라서 활성 핀(AF)의 높이를 높이고, 소스/드레인 영역의 리세스 영역(116)을 깊게 형성하여 Fin FET를 형성할 수 있다. 리세스 영역(116)을 50~60nm 깊이로 형성하면 사용 가능한 채널(channel)의 깊이가 증가하지만, 리세스 영역(116)의 모양에 따라서 실질적인 채널 깊이는 증가하지 못할 수 있다. 리세스 영역(116)을 깊게 형성하면 제조 공정의 한계로 인해 리세스 영역(116)이 균일하게 'U'자 형상을 가지지 못하고, 아래로 갈수록 폭이 좁아지는 형상을 가지게 된다. 이로 인해, 리세스 영역(116)의 탑(top) 영역 대비 바텀(bottom) 영역의 소스/드레인 채널이 더 멀어지게 되어, 채널 길이의 편차가 발생하고 반도체 소자의 효율이 떨어질 수 있다.
본 개시의 일 실시 예에 따른 Fin FET를 포함하는 반도체 소자는 리세스 영역(116)의 하단부에 고농도 도핑층(120)이 배치되어 있다. 고농도 도핑층(120)을 덮도록 소스/드레인 에피택시얼층(130)이 배치되어 있다.
고농도 도핑층(120)은 리세스 영역(116)의 하부로부터 일정 높이(예로서, 1~10nm)를 가지도록 형성될 수 있다. 고농도 도핑층(120)은 기판(100)과 다른 격자 상수를 가지는 반도체 물질을 포함할 수 있다. 리세스 영역(116)의 내부에 실리콘(Si), 실리콘-게르마늄(SiGe) 또는 게르마늄(Ge)을 에피택시얼 방식으로 1~10nm 두께를 가지도록 성장시켜 에피택시얼층, 즉, 실리콘-게르마늄층을 형성할 수 있다. 이후, 실리콘-게르마늄층(에피택시얼층) 제1 도전형의 불순물을 도핑시켜 고농도 도핑층(120)을 형성할 수 있다. 실리콘-게르마늄층(에피택시얼층)에 인(P), 탄소(C), 붕소(B), 주석(Sn), 갈륨(Ga), 비소(As) 중 적어도 하나를 고농도로 도핑시켜 고농도 도핑층(120)을 형성할 수 있다. 탄소(C)는 다른 도펀드와 함께 도핑될 수 있다. 고농도 도핑층(120)과 활성 패턴(AP)의 계면에서 접합(junction)이 형성될 수 있다. 고농도 도핑층(120)은 리세스 영역(116) 바닥면을 덮도록 형성되며, 리세스 영역(116)의 측벽 상에는 형성되지 않는다. 따라서, 리세스 영역(116) 측벽은 제1 에피택시얼층(EP1)과 접하게 된다.
일 예로서, 디클로로실란(DCS), SiH4, Si2H6, GeH4, B2H6, +HCl 중 적어도 하나의 가스로 엑피택시얼층을 성장시키고, 붕소(B)를 도핑하여 SiGe:B의 고농도 도핑층(120)을 형성할 수 있다. 이때, 게르마늄(Ge)의 농도는 10~50 atom%이고, 붕소(B)의 농도는 1Х1018~1Х1021 atom/cm3일 수 있다. 엑피택시얼층에 탄소(C), 주석(Sn), 갈륨(Ga) 또는 비소(As)를 도핑하는 경우, 불순물의 농도는 1Х1018~1Х1021 atom/cm3일 수 있다.
리세스 영역(116)에 소스/드레인 에피택시얼층(130)이 배치될 수 있다. 소스/드레인 에피택시얼층(130)은 고농도 도핑층(120)의 상부를 덮도록 형성될 수 있다. 소스/드레인 에피택시얼층(130)은 복수의 에피택시얼층(EP1~EP3)가 순차적으로 적층된 구조로 형성될 수 있다. 복수의 에피택시얼층들(EP1~EP3)은 기판(100)과 다른 격자 상수를 갖는 반도체 물질을 포함할 수 있으며, 제1 도전형과 다른 제2 도전형 불순물로 도핑될 수 있다.
리세스 영역(116)의 측벽 및 고농도 도핑층(120)을 덮도록 제1 에피택시얼층(EP1)이 배치될 수 있다. 즉, 제1 에피택시얼층(EP1)은 고농도 도핑층(120)의 상면과 접하고, 리세스 영역(116)의 측벽과 접하도록 배치될 수 있다. 이러한, 제1 에피택시얼층(EP1)은 버퍼층으로서 고농도 도핑층(120) 보다 두껍게 형성될 수 있다. 제1 에피택시얼층(EP1)의 하부에 고농도 도핑층(120)이 배치되어 있고, 제1 에피택시얼층(EP1)은 측벽면의 두께 보다 바닥면의 두께가 더 두꺼울 수 있다. 제1 에피택시얼층(EP1)은 저농도의 실리콘-게르마늄층을 포함할 수 있다. 제1 에피택시얼층(EP1)의 게르마늄 농도는 10~30 atom%일 수 있다. 제1 에피택시얼층(EP1)에는 저농도로 탄소(carbon) 또는 붕소(B)가 도핑될 수 있다.
제2 및 제3 에피택시얼층(EP2, EP3)은 활성 핀(AF)에 스트레스를 유발하기 위한 벌크층으로서, 고농도의 반도체 물질을 포함하는 에피택시얼층일 수 있다. 일 예로, 제2 및 제3 에피택시얼층(EP2, EP3) 각각은 실리콘-게르마늄층을 포함할 수 있다. 이때, 제2 및 제3 에피택시얼층(EP2, EP3)의 게르마늄 농도는 제1 에피택시얼층(EP1)의 게르마늄 농도보다 클 수 있다. 일 예로, 제2 및 제3 에피택시얼층(EP2, EP3) 각각의 게르마늄 농도는 30~70 atom% 일 수 있다.
한편, 제2 및 제3 에피택시얼층(EP2, EP3)에 도핑된 제2 도전형의 불순물 농도들은 제1 에피택시얼층(EP1)의 불순물 농도보다 클 수 있다. 제2 및 제3 에피택시얼층(EP2, EP3)에는 탄소(C) 또는 봉소(B)가 도핑될 수 있다. 이에 더해, 제2 에피택시얼층(EP2)에 도핑된 제2 도전형의 불순물 농도는 제3 에피택시얼층의 불순물 농도보다 클 수 있다. 일 예로, 제1 내지 제3 에피택시얼층들(EP1~EP3)이 붕소로 도핑된 경우, 제2 에피택시얼층(EP2)에 도핑된 탄소 또는 붕소의 농도는 1Х 1021~5Х1021 atom/cm3 일 수 있다. 제1 에피택시얼층(EP1)에 도핑된 탄소 또는 붕소 농도는 1Х1018~1Х1019 atom/cm3 일 수 있다.
일예로서, 제3 에피택시얼층(EP3)에 도핑된 탄소 또는 붕소의 농도는 1Х1020 atom/cm3 이상이되, 제2 에피택시얼층(EP2)보다는 낮을 수 있다.
제2 및 제3 에피택시얼층들(EP2, EP3) 사이의 계면은 활성 핀(AF)의 상면보다 낮은 레벨에 위치할 수 있다. 제3 에피택시얼층(EP3)의 최상부는 활성 핀(AF)의 상면보다 낮은 레벨에 위치할 수 있다.
위에서 설명한 소스/드레인 에피택시얼층(130) 및 고농도 도핑층(120)으로 3차원 전계 효과 트랜지스터의 소스/드레인 영역(SD)을 구성할 수 있다. 고농도 도핑층(120), 소스/드레인 에피택시얼층(130)을 포함하는 반도체 소자는 PMOS 트랜지스터일 수 있다. 소스/드레인 에피택시얼층(130)이 기판(100)보다 큰 격자 상수를 갖는 물질(일 예로, 실리콘 게르마늄)을 포함함에 따라, 활성 핀(AF)에 압축력을 제공할 수 있다. 그 결과, PMOS 트랜지스터의 채널 영역에서 다수 캐리어(major carrier)인 전자의 이동도(mobility)가 향상될 수 있다. 그러나, 이에 한정되지 않고, 고농도 도핑층(120) 및 소스/드레인 에피택시얼층(130)을 포함하는 반도체 소자는 NMOS 트랜지스터일 수 있다. 이 경우, 고농도 도핑층(120) 및 소스/드레인 에피택시얼층(130)의 도핑되는 불순물이 달라질 수 있다.
기판(100) 상에 소스/드레인 영역(SD)을 덮는 하부 층간 절연막(125)이 배치될 수 있다. 하부 층간 절연막(125)의 상면은 게이트 구조체들(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 이러한 하부 층간 절연막(125)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 게이트 구조체들을 포함하는 기판(100) 상에 상부 층간 절연막이 배치될 수 있다. 상부 층간 절연막은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상부 층간 절연막 및 하부 층간 절연막(125)을 관통하여 소스/드레인 영역(SD)을 노출시키는 콘택 홀들(미도시)이 배치될 수 있다. 콘택 홀들 내에 콘택 플러그들(미도시)이 배치될 수 있다. 이에 더해, 상부 층간 절연막 상에 콘택 플러그들에 접속하는 배선들이 배치될 수 있다. 배선들(미도시)은 콘택 플러그들을 통해 소스/드레인 영역들(SD)에 각각 전기적으로 연결될 수 있다. 이러한 콘택 플러그들 및 배선들은 도전 물질을 포함할 수 있다.
본 개시의 실시 예와 같은 3차원 전계 효과 트랜지스터의 경우, 2차원 소자와는 달리 활성 핀(AF)의 여러 면을 채널로 활용할 수 있다. 즉, 활성 핀(AF)의 상부면 뿐 아니라 측면 또한 채널로 사용될 수 있다. 따라서, 높이에 따른 활성 핀(AF)의 측벽 프로파일을 균일하게 하는 것이 반도체 소자의 특성에 중요한 인자가 될 수 있다. 그러나, 반도체 소자가 고집적화 됨에 따라 여러 가지 제약 조건에 의해 균일한 측벽 프로파일을 갖는 활성 핀을 구현하는 것이 용이하지 않을 수 있다.
본 개시의 실시 예에 따르면, 리세스 영역(116)의 하단부에 고농도 도핑층(120)을 배치하고, 고농도 도핑층(120)에 도핑되는 불순물의 농도를 조절하여 전기적으로 'U'자 형상의 단면을 갖는 소스/드레인 영역(SD)을 형성할 수 있다. 즉, 리세스 영역(116)은 물리적으로 탑(Top) 영역의 폭이 넓고 바텀(Bottom) 영역의 폭이 좁은 형상을 가지지만, 리세스 영역(116)의 하단부에 고농도 도핑층(120)을 배치함으로써 전기적으로 소스/드레인 영역(SD)의 탑 영역과 바텀 영역의 채널 길이를 균일하게 형성할 수 있다. 또한, 고농도 도핑층(120)의 상부에 소스/드레인 에피택시얼층(130)을 배치하고, 소스/드레인 에피택시얼층(130)에 도핑되는 불순물 농도를 조절할 수 있다. 소스/드레인 영역(SD)의 탑 영역과 바텀 영역의 채널 길이를 균일하게 형성할 수 있다. 즉, 소스/드레인 영역의 탑 영역과 바텀 영역의 물리적인 폭이 상이하지만, 고농도 도핑층(120)에 의해서 소스/드레인 영역의 탑 영역과 바텀 영역의 전기적인 채널 길이를 균일하게 형성할 수 있다. 이를 통해, 전기적으로 'U'자 형상의 접합 프로파일(junction profile)이 구현함으로써 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 4a 내지 도 9b는 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
도 4a 및 도 4b를 참조하면, 기판(100)을 패터닝하여 활성 패턴(AP)을 형성할 수 있다. 기판(100) 상에 마스크 패턴(미도시)을 형성하고 이를 식각 마스크로 하는 이방성 식각 공정이 수행되어 활성 패턴(AP)이 형성될 수 있다. 활성 패턴(AP)은 제1 도전형의 불순물로 도핑될 수 있다.
활성 패턴(AP)을 형성함과 동시에, 활성 패턴(AP)을 정의하는 복수의 트렌치(101)를 기판(100)에 형성할 수 있다. 복수의 트렌치(101)는 제1 방향(D1)으로 연장될 수 있다. 복수의 트렌치(101)는 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 상호 이격될 수 있다. 이에 따라, 활성 패턴(AP)은 제1 방향(D1)으로 연장되는 형태로 형성될 수 있다.
도 4a에서는 하나의 활성 패턴(AP)을 도시하였으나 이는 기판(100)의 전체 영역 중에서 일부를 도시한 것으로, 기판(100) 상에는 복수의 활성 패턴(AP)이 배치될 수 있다. 이러한 복수의 활성 패턴들(AP)은 제1 방향(D1)으로 연장되고, 제2 방향(D2)으로 상호 이격될 수 있다.
이어서, 트렌치들(101) 내에 활성 패턴(AP)의 상부 측벽을 노출시키는 소자 분리 패턴들(102)을 형성할 수 있다. 소자 분리 패턴들(102)의 상면은 활성 패턴(AP)의 상면보다 아래에 위치하도록 형성될 수 있다.
기판(100) 상에 트렌치들(101)을 채우는 소자 분리막을 형성할 수 있다. 이후, 활성 패턴(AP) 상에 잔존하는 마스크 패턴(미도시)의 상면이 노출되도록 소자 분리막을 평탄화하는 공정이 수행될 수 있다. 이후, 평탄화된 소자 분리막의 상부를 일정부분 리세스할 수 있다. 이와 같이, 소자 분리막의 상부가 리세스되어 활성 패턴(AP)의 상부 측벽을 노출하는 소자 분리 패턴들(102)이 형성될 수 있다. 소자 분리막은 실리콘 산화물을 포함할 수 있으며, CVD(Chmical Vapor Deposition) 공정에 의해 형성될 수 있다. 소자 분리막의 평탄화는 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 이용하여 수행될 수 있다. 일 예로, 습식 식각 공정을 이용하여 소자 분리막의 리세스가 수행될 수 있다. 식각 선택성을 갖는 식각 조건을 이용하여 활성 패턴(AP)의 형성을 위한 식각 공정이 수행될 수 있다. 여기서, 소자 분리 패턴들(102)에 의해 노출되는 활성 패턴(AP)의 상부는 활성 핀(AF)으로 정의될 수 있다. 소자 분리 패턴들(102)의 형성한 후, 활성 패턴(AP) 상에 배치되어 있던 마스크 패턴(미도시)은 제거될 수 있다.
도 5a 및 도 5b를 참조하면, 소자 분리 패턴들(102) 및 활성 핀(AF) 상에 식각 정지 패턴(105)이 배치될 수 있다. 이와 함께, 식각 정지 패턴(105) 상에 희생 게이트 패턴(107)을 형성할 수 있다. 기판(100) 상에 활성 핀(AF)을 가로지르도록 식각 정지 패턴(105)을 형성할 수 있다. 활성 핀(AF)은 제1 방향(D1)으로 길이가 연장된 형태로 배치될 수 있다. 식각 정지 패턴(105)은 활성 핀(AF)을 가로지르도록 제2 방향(D2)로 길이가 연장된 형태로 배치될 수 있다.
먼저 기판(100) 상에 활성 핀(AF)을 덮는 식각 정지막 및 희생 게이트막이 차례로 형성될 수 있다. 일 예로, 식각 정지막은 실리콘 산화물을 포함할 수 있다. 희생 게이트막은 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 희생 게이트막은 폴리 실리콘을 포함할 수 있다. 희생 게이트막은 CVD(Chemical Vapor Deposition:), PVD(Physical Vapor Deposition), 또는 ALD(Atomic Layer Deposition) 공정 등에 의해 형성될 수 있다. 희생 게이트막의 형성 후에 희생 게이트막의 상면은 평탄화될 수 있다. 평탄화된 희생 게이트막 상에 게이트 마스크 패턴(109)을 형성하고, 이를 식각 마스크로 하는 이방성 식각 공정이 수행될 수 있다. 그 결과, 활성 핀(AF)을 가로지르는 희생 게이트 패턴(107)이 형성될 수 있다. 희생 게이트 패턴(107)은 복수 개로 형성될 수 있으며, 하나 또는 복수개의 희생 게이트 패턴(107)이 적어도 하나의 활성 핀(AF)을 가로지를 수 있다. 일 예로, 한 쌍의 희생 게이트 패턴들(107)은 제1 방향(D1)으로 상호 이격되고, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되어 활성 핀(AF)을 가로지를 수 있다. 게이트 마스크 패턴(109)들은 일 예로, 실리콘 질화물을 포함할 수 있다.
희생 게이트 패턴들(107)의 형성 후, 희생 게이트 패턴들(107) 양 측의 식각 정지막이 제거되어, 각각의 희생 게이트 패턴들(107) 아래에 식각 정지 패턴(105)이 형성될 수 있다. 이러한 식각 정지 패턴(105)들은 희생 게이트 패턴들(107)의 바닥면을 따라 연장되어, 소자 분리 패턴들(102)의 상면의 일부를 덮을 수 있다.
희생 게이트 패턴들(107)이 활성 핀(AF)을 가로지르도록 형성됨에 따라, 활성 핀(AF)에 제1 영역들(R1) 및 제2 영역들(R2)이 정의될 수 있다. 여기서, 제1 영역들(R1)은 희생 게이트 패턴들(107)의 아래에 위치하는 활성 핀(AP)의 일부분이고, 제2 영역들(R2)은 한 쌍의 희생 게이트 패턴들(107) 사이에 위치할 수 있다. 상술한 식각 정지 패턴(105), 희생 게이트 패턴(107), 및 게이트 마스크 패턴(109)으로 희생 게이트 구조체(SGS)를 구성할 수 있다.
도 6a 및 도 6b를 참조하면, 희생 게이트 구조체(SGS)의 양 측벽 상에 게이트 스페이서들(112)을 형성할 수 있다. 희생 게이트 구조체들(SGS)이 형성된 기판(100) 상에 게이트 스페이서 막을 콘포말하게 형성할 수 있다. 이후, 희생 게이트 구조체들(SGS)의 상면을 노출하는 전면 이방성 식각 공정을 수행하여 게이트 스페이서들(112)을 형성할 수 있다. 이러한 식각 공정의 결과, 활성 핀(AF)의 제2 영역들(R2)의 상면 및 소자 분리 패턴들(102)의 상면이 노출될 수 있다.
이에 더하여, 게이트 스페이서 막이 잔존하여 핀 스페이서들(113)이 형성될 수 있다. 게이트 스페이서 막은 일 예로, 실리콘 질화물을 포함할 수 있다. 다른 예로, 게이트 스페이서 막은 SiCN 또는 SiOCN과 같은 low-k 질화물을 포함할 수 있다. 이러한 게이트 스페이서 막은 CVD 또는 ALD와 같은 증착 공정에 의해 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 희생 게이트 구조체(SGS) 양 측의 활성 패턴(AP) 내에 리세스 영역들(116)이 형성될 수 있다. 게이트 마스크 패턴(109) 및 게이트 스페이서들(112)을 식각 마스크로 사용하는 식각 공정을 수행하여 활성 핀(AF)의 제2 영역들(R2)을 제거함으로써 리세스 영역들(116)을 형성할 수 있다.
일 실시 예로서, 리세스 영역들(116)은 이방성 식각 공정 및 등방성 식각 공정을 순차적으로 수행하여 형성될 수 있다. 이에 따라, 제2 영역들(R2)은 이방성 식각 공정에 의해 깊이 방향으로 식각될 수 있고, 등방성 식각 공정에 의해 활성 핀(AF)을 향하여 측방으로도 식각될 수 있다. 이러한 리세스 영역들(116)의 하부는 아래로 갈수록 폭이 좁아지는 형상을 가질 수 있다. 즉, 리세스 영역(116)은 아래 쪽의 폭이 좁은 'U'자 형상으로 형성될 수 있다.
이러한 리세스 영역들(116)의 형상은 기판(100)의 결정면에 따른 식각률의 차이에 기인된 것일 수 있다. 예를 들어, 기판(100)의 [111] 결정면은 [100] 결정면 및 [110] 결정면보다 식각되기 어려울 수 있다. 이에 따라, 등방성 식각 공정의 수행 시 기판(100)의 [111] 결정면이 식각 정지면의 역할을 할 수 있다. 결국, [111] 결정면을 갖는 제1 및 제2 측면들에 의해 그 형상이 결정될 수 있다.
일 실시 예에 따르면, 리세스 영역(116)을 형성하기 위한 식각 공정은 핀 스페이서들(113, 도 6a 및 도 6b 참조)에 대해 상대적으로 높은 식각 선택비를 갖는 식각 조건을 이용하여 수행될 수 있다. 이러한 식각 공정이 진행되는 동안, 핀 스페이서들(113)의 식각량은 상대적으로 적을 수 있다. 이에 따라, 활성 핀(AF)의 제2 영역들(R2)이 제거된 후에도 핀 스페이서들(113)의 일부가 소자 분리 패턴들(102) 상에 남을 수 있다. 즉, 핀 스페이서들(113, 도 6a 및 도 6b 참조)의 일부가 남아 보조 스페이서들(114)이 형성될 수 있다.
도 8a, 도 8b 및 도 9를 참조하면, 리세스 영역(116)의 하부에 고농도 도핑층(120)을 형성하고, 고농도 도핑층(120)을 덮도록 소스/드레인 에피택시얼층(130)이 형성될 수 있다. 리세스 영역들(116)의 내부에 고농도 도핑층(120) 및 소스/드레인 에피택시얼층(130)이 배치되어 소스/드레인(S/D)이 형성될 수 있다. 일 예로서, 게이트 전극(140)을 사이에 두고 일측에 소스가 형성될 수 있고, 타측에 드레인이 형성될 수 있다.
리세스 영역(116)의 내부에 실리콘(Si), 실리콘-게르마늄(SiGe) 또는 게르마늄(Ge)을 에피택시얼 방식으로 1~10nm 두께를 가지도록 성장시켜 에피택시얼층 즉, 실리콘-게르마늄층을 형성할 수 있다. 이때, 10~300torr의 압력 및 500~700℃의 압력 조건에서 실리콘-게르마늄층(에피택시얼층)을 형성할 수 있다. 이와 함께, 실리콘-게르마늄층(에피택시얼층)에 제1 도전형의 불순물을 도핑시켜 고농도 도핑층(120)을 형성할 수 있다. 고농도 도핑층(120)은 기판(100)과 다른 격자 상수를 가지는 반도체 물질을 포함할 수 있다.
일 예로서, 실리콘-게르마늄층(에피택시얼층)에 인(P), 탄소(C), 붕소(B), 주석(Sn), 갈륨(Ga), 비소(As) 중 적어도 하나를 고농도로 도핑시켜 고농도 도핑층(120)을 형성할 수 있다. 탄소(C)는 다른 도펀트와 함께 도핑될 수 있다. 고농도 도핑층(120)과 활성 패턴(AP)의 계면에서 접합(junction)이 형성될 수 있다. 고농도 도핑층(120)은 리세스 영역(116) 바닥면을 덮도록 형성되며, 리세스 영역(116)의 측벽 상에는 형성되지 않는다. 따라서, 리세스 영역(116) 측벽은 제1 에피택시얼층(EP1)과 접하게 된다.
디클로로실란(DCS), SiH4, Si2H6, GeH4, B2H6, +HCl 중 적어도 하나의 가스로10~300torr의 압력 및 500~700℃의 압력 조건에서 엑피택시얼층을 성장시키고, 붕소(B)를 도핑하여 SiGe:B의 고농도 도핑층(120)을 형성할 수 있다. 이때, 게르마늄(Ge)의 농도는 10~50 atom%이고, 붕소(B)의 농도는 1Х1018~1Х1021 atom/cm3일 수 있다. 실리콘-게르마늄층(에피택시얼층)에 탄소(C), 주석(Sn), 갈륨(Ga) 또는 비소(As)를 도핑하는 경우, 불순물의 농도는 1Х1018~1Х1021 atom/cm3일 수 있다.
이어서, 고농도 도핑층(120)의 상부를 덮도록 소스/드레인 에피택시얼층(130)을 형성할 수 있다. 소스/드레인 에피택시얼층(130)은 복수의 에피택시얼층(EP1~EP3)가 순차적으로 적층된 구조로 형성될 수 있다. 복수의 에피택시얼층들(EP1~EP3)은 기판(100)과 다른 격자 상수를 갖는 반도체 물질을 포함할 수 있으며, 제1 도전형과 다른 제2 도전형 불순물로 도핑될 수 있다.
리세스 영역(116)에 의해 노출되는 활성 패턴을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 수행하여 고농도 도핑층(120)을 덮도록 소스/드레인 에피택시얼층(130)을 형성할 수 있다. 즉, 리세스 영역(116)을 정의하는 활성 핀들(AF)의 측벽 및 이들 사이의 활성 패턴(AP)의 상면을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여 소스/드레인 에피택시얼층(130)을 형성할 수 있다. 이러한 소스/드레인 에피택시얼층(130)은 기판(100)과 격자 상수가 다른 반도체 물질을 포함할 수 있으며, 복수의 에피택시얼층으로 형성될 수 있다.
일 실시 예에 따르면, 소스/드레인 에피택시얼층(130)은 순차적으로 형성된 제1 내지 제3 에피택시얼층들(EP1~EP3)을 포함할 수 있다. 제1 에피택시얼층(EP1)은 저농도의 반도체 물질을 포함하는 에피택시얼층으로 형성될 수 있다. 제1 에피택시얼층(EP1)는 인시튜 방식에 의해 저농도의 제2 도전형 불순물로 도핑될 수 있다. 일 예로, 제1 에피택시얼층(EP1)은 인시튜로 탄소(C) 또는 붕소(B)가 도핑된 실리콘-게르마늄층으로 형성될 수 있다. 이때, 제1 에피택시얼층(EP1)의 게르마늄 농도는 30 atom% 미만일 수 있으며, 도핑되는 탄소 또는 붕소 농도는 1Х1018 내지 1Х1019 atom/cm3 일 수 있다. 이러한 제1 에피택시얼층(EP1)은 리세스 영역(116)에 의해 노출되는 활성 패턴(AP)을 씨드층으로 하는 제1 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 일 실시 예에 있어서, 제1 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정은 후술되는 제2 및 제3 에피택시얼층(EP2, EP3)를 형성하기 위한 선택적 에피택시얼 성장 공정보다 높은 압력 조건에서 수행될 수 있다. 일 예로, 제1 선택적 에피택시얼 성장 공정은 50 Torr 내지 300 Torr의 압력 조건에서 수행될 수 있다. 이에 따라, 제1 에피택시얼층(EP1)은 리세스 영역(116)의 내면 상에 실질적으로 콘포멀하게 형성될 수 있다. 이러한 제1 에피택시얼층(EP1)의 리세스 영역(116)의 내에서 고농도 도핑층(120)과 리세스 영역(116)의 측벽을 덮도록 형성될 수 있다. 제1 에피택시얼층(EP1)의 바닥면은 제1 두께(t1)를 가질 수 있고, 측면은 상기 제1 두께(t1)보다 얇은 두께로 형성될 수 있다.
이어서, 제2 에피택시얼층(EP2)은 고농도의 반도체 물질을 포함하는 에피택시얼층으로 형성될 수 있다. 제2 에피택시얼층(EP2)은 인시튜 방식에 의해 고농도의 제2 도전형 불순물로 도핑될 수 있다. 일 예로, 제2 에피택시얼층(EP2)은 인시튜로 붕소가 도핑된 실리콘-게르마늄층으로 형성될 수 있다. 이때, 제2 에피택시얼층(EP2)의 게르마늄 농도는 30 내지 70 atom% 일 수 있으며, 도핑되는 탄소 또는 붕소의 농도는 1Х1021 내지 1Х1023 atom/cm3 일 수 있다. 이러한 제2 에피택시얼층(EP2)은 제1 에피택시얼층(EP1)을 씨드층으로 하는 제2 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 이러한 제2 선택적 에피택시얼 성장 공정은 제1 선택적 에피택시얼 성장 공정의 보다 낮은 압력 조건 하에 수행될 수 있다. 일 예로, 제2 선택적 에피택시얼 성장 공정은 10 Torr 내지 30 Torr 압력 하에 수행될 수 있다. 그 결과, 제2 에피택시얼층(EP2)의 바닥면은 제1 에피택시얼층(EP1)의 바닥면보다 두꺼운 제2 두께(t2)로 형성될 수 있다. 제2 에피택시얼층(EP2)의 측면의 두께는 제1 에피택시얼층(EP1)의 측면의 두께보다 두껍게 형성될 수 있다.
이어서, 제3 에피택시얼층(EP3)은 고농도의 반도체 물질을 포함하는 에피택시얼층으로 형성되고, 제1 에피택시얼층(EP1) 보다는 높고, 제2 에피택시얼층(EP2) 보다는 낮은 제2 도W전형 불순물로 도핑될 수 있다. 일 예로, 제3 에피택시얼층(EP3)은 인시튜로 붕소가 도핑된 실리콘-게르마늄층으로 형성될 수 있다. 이때, 제3 에피택시얼층(EP3)의 게르마늄 농도는 30 내지 70 atom% 일 수 있고, 도핑되는 붕소의 농도는 1Х1020 내지 1Х1021 atom/cm3 일 수 있다. 이러한 제3 에피택시얼층(EP3)은 제2 에피택시얼층(EP2)을 씨드층으로 하는 제3 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 이러한 제3 선택적 에피택시얼 성장 공정들은 10 Torr 내지 100 Torr 압력 하에 수행될 수 있다.
한편, 제3 에피택시얼층(EP3)은 고농도의 반도체 물질을 포함하는 에피택시얼층으로 형성되고, 제1 및 제2 에피택시얼층(EP1, EP2) 보다 높은 제2 도전형 불순물로 도핑될 수 있다.
상술한 제1 내지 제3 선택적 에피택시얼 성장 공정들은 동일 챔버에서 연속적으로 수행될 수 있다. 상술한 소스/드레인 에피택시얼층(130) 및 고농도 도핑층(120)은 본 발명의 개념에 따른 3차원 전계 효과 트랜지스터의 소스/드레인 영역(SD)을 구성할 수 있다.
본 개시의 실시 예에 따르면, 리세스 영역(116)의 하단부에 고농도 도핑층(120)을 배치하고, 고농도 도핑층(120)에 도핑되는 불순물의 농도를 조절하여 전기적으로 'U'자 형상의 단면을 갖는 소스/드레인 영역(SD)을 형성할 수 있다. 즉, 리세스 영역(116)의 하단부에 고농도 도핑층(120)을 배치함으로써 전기적으로 소스/드레인 영역(SD)의 탑 영역과 바텀 영역의 채널 길이를 균일하게 형성할 수 있다. 또한, 고농도 도핑층(120)의 상부에 소스/드레인 에피택시얼층(130)을 배치하고, 소스/드레인 에피택시얼층(130)에 도핑되는 불순물 농도를 조절할 수 있다. 소스/드레인 영역(SD)의 탑 영역과 바텀 영역의 채널 길이를 균일하게 형성할 수 있다. 이를 통해, 전기적으로 'U'자 형상의 접합 프로파일(junction profile)을 구현함으로써 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 10a 및 도 10b를 참조하면, 소스/드레인 영역들(SD)이 형성된 기판(100) 상에 하부 층간 절연막(125)이 형성될 수 있다. 하부 층간 절연막(125)은 소스/드레인 영역들(SD) 및 희생 게이트 구조체들(SGS)을 덮도록 형성될 수 있다. 이러한 하부 층간 절연막(125)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 이 후, 희생 게이트 패턴들(107, 도 8a 및 도 8b 참조)의 상면이 노출될 때까지 하부 층간 절연막(125)을 평탄화하는 공정이 수행될 수 있다. 이러한 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 도 9a 및 도 9b에 도시된 희생 게이트 패턴들(107) 및 식각 정지 패턴들(105)이 제거될 수 있다. 이에 따라, 게이트 스페이서들(112) 사이의 활성 핀(AF)을 노출하는 갭 영역(150)이 형성될 수 있다. 갭 영역(150)은 제2 방향(D2)으로 연장될 수 있다. 이러한 갭 영역(150)은 도 8a 및 도 8b의 희생 게이트 패턴들(107) 및 식각 정지 패턴들(105)을 선택적으로 제거하는 식각 공정을 수행하여 형성될 수 있다.
도 1 및 도 2를 결부하여 설명하면, 갭 영역(150) 내에 게이트 유전 패턴(135) 및 게이트 전극(140)이 차례로 형성될 수 있다. 먼저, 갭 영역(150)이 형성된 기판(100)의 전면 상에 게이트 유전막이 형성될 수 있다. 게이트 유전막은 갭 영역(150)을 전부 채우지 않도록 콘포말하게 형성될 수 있다. 즉, 게이트 유전막은 활성 핀(AF)을 덮으며, 갭 영역들(150)에 의해 노출되는 게이트 스페이서들(112)의 측벽 및 하부 층간 절연막(125)의 상면으로 연장될 수 있다. 일 실시 예에 있어서, 게이트 유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질로 형성될 수 있다. 일 예로, 게이트 유전막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있다. 이러한 게이트 유전막은 CVD 공정 또는 ALD 공정을 수행하여 형성될 수 있다.
이어서, 게이트 유전막 상에 갭 영역(150)을 채우는 게이트 전극막을 형성하고, 하부 층간 절연막(125)의 상면이 노출되도록 게이트 전극막 및 게이트 유전막을 평탄화하는 공정이 수행될 수 있다. 그 결과, 갭 영역(150) 내에 게이트 유전 패턴(135) 및 게이트 전극(140)이 국소적으로 형성될 수 있다. 이러한 게이트 유전 패턴(135) 및 게이트 전극(140)은 제2 방향(D2)으로 연장될 수 있다. 일 실시 예에 있어서, 게이트 전극막은 적어도 하나의 금속층을 포함할 수 있다. 일 예로, 게이트 전극막은 티타늄, 텅스텐, 탄탈륨, 및 알루미늄 중 적어도 하나를 포함할 수 있다. 일 예로, 게이트 전극막은 순차적으로 적층된 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등)을 포함할 수 있다. 상술한 게이트 전극(140), 게이트 스페이서(112), 및 게이트 유전 패턴(135)로 게이트 구조체(GS)를 구성할 수 있다.
도시되지 않았지만, 게이트 구조체들을 포함하는 기판(100) 상에 상부 층간 절연막(미도시)이 형성될 수 있다.
상부 층간 절연막은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 이어서, 상부 층간 절연막 및 하부층간 절연막(125)을 관통하여 소스/드레인 영역들(SD)을 노출시키는 콘택 홀들(미도시)이 형성될 수 있다. 콘택 홀들 내에 콘택 플러그들(미도시)이 형성될 수 있다. 이에 더해, 상부 층간 절연막 상에 콘택 플러그들에 접속하는 배선들(미도시)이 형성될 수 있다. 배선들은 콘택 플러그들을 통해 전기적으로 소스/드레인 영역들(SD)에 각각 연결될 수 있다. 이러한 콘택 플러그들 및 배선들은 도전 물질을 포함할 수 있다.
도 11은 본 개시의 일 실시 예에 따른 Fin FET 구조를 나타내는 사시도이다. 도 12는 도 11에 도시된 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선에 따른 단면도이다. 도 13은 도 12에 도시된 C부분을 확대하여 나타내는 도면이다.
도 11 및 도 12에 도시된 본 개시의 일 실시 예에 따른 Fin FET를 포함하는 반도체 소자는 고농도 도핑층(220) 및 소스/드레인 영역(230)을 제외한 다른 구성들이 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 유사 또는 동일할 수 있다. 도 11 내지 도 13을 참조하여 본 개시의 일 실시 예에 따른 Fin FET를 포함하는 반도체 소자를 설명함에 있어서, 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 유사 또는 동일한 구성에 대한 상세한 설명을 생략할 수 있다.
도 11 내지 도 13을 참조하면, 본 개시의 일 실시 예에 따른 Fin FET를 포함하는 반도체 소자는 기판(200), 상기 기판(200) 상에 형성된 활성 패턴(AP), 게이트 전극(240)이 형성된 게이트 구조체(GS) 및 고농도 도핑층(220)이 형성된 소스/드레인 영역(230)을 포함할 수 있다.
활성 패턴(AP)은 기판(200)의 상면에서 돌출되어 형성될 수 있다. 활성 패턴(AP)은 제1 방향으로 연장된 바(bar) 형태로 기판(200)의 상면에 배치될 수 있다. 활성 패턴(AP)은 기판(200)의 일부이거나 기판(200)으로부터 성장된 에피택시얼층을 포함할 수 있다. 활성 패턴(AP)은 제1 도전형의 불순물로 도핑될 수 있다.
활성 패턴(AP)의 양 측에 소자 분리 패턴들(202)이 배치될 수 있다. 소자 분리 패턴들(202)은 활성 패턴(AP)의 측벽들 둘러싸도록 배치되어 Fin FET들 각각의 활성 패턴(AP)을 분리시킬 수 있다. 이때, 소자 분리 패턴들(202)은 활성 패턴(AP)의 측벽의 일부를 덮을 수 있다.
기판(200) 상에 활성 패턴(AP)을 가로지르는 게이트 구조체(GS)가 배치될 수 있다. 게이트 구조체(GS)는 활성 패턴(AP)을 가로지르도록 형성되며, 활성 핀(AF)의 상면 및 측면들을 덮을 수 있다.
게이트 구조체(GS)는 게이트 전극(240), 게이트 유전 패턴(235) 및 게이트 스페이서(212)를 포함할 수 있다. 게이트 전극(240)은 활성 패턴(AP)을 가로지도록 배치될 수 있다. 게이트 스페이서(212)는 게이트 전극(240)의 양 측벽들에 배치될 수 있다. 게이트 유전 패턴(235)은 게이트 스페이서(212)와 게이트 전극(240) 사이에 배치될 수 있다. 이러한 게이트 구조체(GS)는 복수 개로 제공될 수 있고, 복수 개의 게이트 구조체들(GS)은 적어도 하나의 활성패턴(AP)을 가로지를 수 있다.
게이트 구조체(GS)의 양 측의 활성 패턴(AP) 상에 리세스 영역들(216)이 제공될 수 있다. 여기서, 리세스 영역(216)은 게이트 구조체들(GS) 아래에 국소적으로 배치되는 활성 핀들(AF) 사이의 공간에 정의될 수 있다. 리세스 영역(216)은 위쪽보다 아래쪽의 폭이 좁은 'U'자 형상으로 형성될 수 있다. 리세스 영역들(216)의 내부에 고농도 도핑층(220) 및 소스/드레인 에피택시얼층(130)이 배치되어 소스/드레인(S/D)이 형성될 수 있다.
소스/드레인 에피택시얼층(230)은 복수의 에피택시얼층(EP1~EP3)이 적층된 구조로 형성될 수 있다. 복수의 에피택시얼층들(EP1~EP3)은 기판(200)과 다른 격자 상수를 갖는 반도체 물질을 포함할 수 있으며, 제1 도전형과 다른 제2 도전형 불순물로 도핑될 수 있다. 고농도 도핑층(220)은 제1 에피택시얼층(EP1)과 제2 에피택시얼층(EP2) 사이에 배치되거나, 또는 제2 에피택시얼층(EP2)과 제3 에피택시얼층(EP3) 사이에 배치될 수 있다.
일 예로서, 리세스 영역(216)의 하단부에 제1 에피택시얼층(EP1)이 배치되고, 제1 에피택시얼층(EP1)의 바닥의 상면을 덮도록 고농도 도핑층(220)이 배치되어 있다. 고농도 도핑층(220)을 덮도록 제2 에피택시얼층(EP2)이 배치되고, 제2 에피택시얼층(EP2)을 덮도록 제3 에피택시얼층(EP3)이 배치될 수 있다.
리세스 영역(216)의 내부에 제1 에피택시얼층(EP1)이 배치될 수 있다. 즉, 제1 에피택시얼층(EP1)은 리세스 영역(216)의 측벽 및 바닥면과 접하도록 배치될 수 있다. 이러한, 제1 에피택시얼층(EP1)은 버퍼층으로서 바닥면이 제1 두께(t1)로 형성될 수 있다. 제1 에피택시얼층(EP1)은 바닥면은 고농도 도핑층(220) 보다 두껍게 형성될 수 있다. 제1 에피택시얼층(EP1)은 저농도의 실리콘-게르마늄층을 포함할 수 있다. 제1 에피택시얼층(EP1)의 게르마늄 농도는 10~30 atom%일 수 있다. 제1 에피택시얼층(EP1)에는 저농도로 탄소(carbon) 또는 붕소(B)가 도핑될 수 있다.
고농도 도핑층(220)은 제1 에피택시얼층(EP1)의 상면으로부터 일정 높이(예로서, 1~10nm)를 가지도록 형성될 수 있다. 리세스 영역(216)의 내부에 실리콘(Si), 실리콘-게르마늄(SiGe) 또는 게르마늄(Ge)을 에피택시얼 방식으로 1~10nm 두께를 가지도록 성장시켜 에피택시얼층을 형성할 수 있다. 이와 함께, 에피택시얼층에 제1 도전형의 불순물을 도핑시켜 고농도 도핑층(220)을 형성할 수 있다. 고농도 도핑층(220)은 제1 에피택시얼층(EP1)의 바닥의 상면을 덮도록 형성되며, 제1 에피택시얼층(EP1)의 측벽면 상에는 형성되지 않는다. 따라서, 제1 에피택시얼층(EP1)의 측벽은 제2 에피택시얼층(EP2)과 접하게 된다.
일 예로서, 실리콘-게르마늄층(에피택시얼층)에 인(P), 탄소(C), 붕소(B), 주석(Sn), 갈륨(Ga), 비소(As) 중 적어도 하나를 고농도로 도핑시켜 고농도 도핑층(220)을 형성할 수 있다. 탄소(C)는 다른 도펀트와 함께 도핑될 수 있다. 고농도 도핑층(220)과 제1 에피택시얼층(EP1)의 계면에서 접합이 형성될 수 있다. 고농도 도핑층(220)과 제2 에피택시얼층(EP2)의 계면에서 접합이 형성될 수 있다.
일 예로서, 디클로로실란(DCS), SiH4, Si2H6, GeH4, B2H6, +HCl 중 적어도 하나의 가스로 엑피택시얼층을 성장시키고, 붕소(B)를 도핑하여 SiGe:B의 고농도 도핑층(220)을 형성할 수 있다. 이때, 게르마늄(Ge)의 농도는 10~50 atom%이고, 붕소(B)의 농도는 1Х1018~1Х1021 atom/cm3일 수 있다. 엑피택시얼층에 탄소(C), 주석(Sn), 갈륨(Ga) 또는 비소(As)를 도핑하는 경우, 불순물의 농도는 1Х1018~1Х1021 atom/cm3일 수 있다.
고농도 도핑층(220)을 덮도록 제2 에피택시얼층(EP2)이 배치되고, 제2 에피택시얼층(EP2) 상에 제3 에피택시얼층(EP3)이 배치될 수 있다. 제2 및 제3 에피택시얼층(EP2, EP3) 각각은 실리콘-게르마늄층을 포함할 수 있다. 이때, 제2 및 제3 에피택시얼층(EP2, EP3)의 게르마늄 농도는 제1 에피택시얼층(EP1)의 게르마늄 농도보다 클 수 있다. 일 예로, 제2 및 제3 에피택시얼층(EP2, EP3) 각각의 게르마늄 농도는 30~70 atom% 일 수 있다.
한편, 제2 및 제3 에피택시얼층(EP2, EP3)에 도핑된 제2 도전형의 불순물 농도들은 제1 에피택시얼층(EP1)의 불순물 농도보다 클 수 있다. 제2 및 제3 에피택시얼층(EP2, EP3)에 도핑된 제2 도전형의 불순물 농도들은 고농도 도피층(220)에 불순물 농도보다 적을 수 있다. 제2 및 제3 에피택시얼층(EP2, EP3)에는 탄소(C) 또는 봉소(B)가 도핑될 수 있다. 이에 더해, 제2 에피택시얼층(EP2)에 도핑된 제2 도전형의 불순물 농도는 제3 에피택시얼층의 불순물 농도보다 클 수 있다. 일 예로, 제1 내지 제3 에피택시얼층들(EP1~EP3)이 붕소로 도핑된 경우, 제2 에피택시얼층(EP2)에 도핑된 붕소 농도는 1Х1021~5Х1021 atom/cm3 일 수 있다. 제1 에피택시얼층(EP1)에 도핑된 붕소 농도는 1Х1018~1Х1019 atom/cm3 일 수 있다. 이때, 제3 에피택시얼층(EP3)에 도핑된 붕소 농도는 1Х1020 atom/cm3 이상이되, 제2 에피택시얼층(EP2)보다는 낮을 수 있다. 제2 및 제3 에피택시얼층들(EP2, EP3) 사이의 계면은 활성 핀(AF)의 상면보다 낮은 레벨에 위치할 수 있다. 제3 에피택시얼층(EP3)의 최상부는 활성 핀(AF)의 상면보다 낮은 레벨에 위치할 수 있다.
소스/드레인 에피택시얼층(230) 및 고농도 도핑층(220)으로 3차원 전계 효과 트랜지스터의 소스/드레인 영역(SD)을 구성할 수 있다. 고농도 도핑층(220), 소스/드레인 에피택시얼층(230)을 포함하는 반도체 소자는 PMOS 트랜지스터일 수 있다. 소스/드레인 에피택시얼층(230)이 기판(200)보다 큰 격자 상수를 갖는 물질(일 예로, 실리콘 게르마늄)을 포함함에 따라, 활성 핀(AF)에 압축력을 제공할 수 있다. 그 결과, PMOS 트랜지스터의 채널 영역에서 다수 캐리어(major carrier)인 전자의 이동도(mobility)가 향상될 수 있다.
기판(200) 상에 소스/드레인 영역(SD)을 덮는 하부 층간 절연막(225)이 배치될 수 있다. 하부 층간 절연막(225)의 상면은 게이트 구조체들(GS)의 상면과 실질적으로 공면을 이룰 수 있다.
본 개시의 실시 예에 따르면, 리세스 영역(216)의 내부에 고농도 도핑층(220)을 배치하고, 고농도 도핑층(220)에 도핑되는 불순물의 농도를 조절하여 전기적으로 'U'자 형상의 단면을 갖는 소스/드레인 영역(SD)을 형성할 수 있다. 즉, 리세스 영역(216)은 물리적으로 탑(Top) 영역의 폭이 넓고 바텀(Bottom) 영역의 폭이 좁은 형상을 가지지만, 리세스 영역(216)의 내부에 고농도 도핑층(220)을 배치함으로써 전기적으로 소스/드레인 영역(SD)의 탑 영역과 바텀 영역의 채널 길이를 균일하게 형성할 수 있다. 즉, 소스/드레인 영역의 탑 영역과 바텀 영역의 물리적인 폭이 상이하지만, 고농도 도핑층(120)에 의해서 소스/드레인 영역의 탑 영역과 바텀 영역의 전기적인 채널 길이를 균일하게 형성할 수 있다. 이를 통해, 전기적으로 'U'자 형상의 접합 프로파일(junction profile)이 구현함으로써 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 14a 내지 도 15는 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
도면을 참조한 설명에 앞서, 도 11 내지 도 13에 도시된 본 개시의 일 실시 예에 따른 Fin FET를 포함하는 반도체 소자는 고농도 도핑층(220) 및 소스/드레인 영역(230)을 제외한 다른 구성들이 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 유사 또는 동일할 수 있다. 따라서, 도 14a 내지 도 15를 참조하여 Fin FET를 포함하는 반도체 소자의 제조 방법을 설명함에 있어서, 도 4 내지 도 10b를 참조하여 설명한 제조 방법과 유사 또는 동일한 내용의 상세한 설명을 생략할 수 있다.
도 14a 내지 도 15를 참조하면, 리세스 영역(216)의 내부 박닥면과 측벽 상에 소스/드레인 에피택시얼층(230)의 제1 에피택시얼층(EP1)을 형성할 수 있다. 제1 에피택시얼층(EP1)은 기판(200)과 다른 격자 상수를 갖는 반도체 물질을 포함할 수 있으며, 제1 도전형과 다른 제2 도전형 불순물로 도핑될 수 있다.
리세스 영역(216)에 의해 노출되는 활성 패턴을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하여 제1 에피택시얼층(EP1)을 형성할 수 있다. 제1 에피택시얼층(EP1)은 저농도의 반도체 물질을 포함하는 에피택시얼층으로 형성될 수 있다. 제1 에피택시얼층(EP1)는 인시튜 방식에 의해 저농도의 제2 도전형 불순물로 도핑될 수 있다. 일 예로, 제1 에피택시얼층(EP1)은 인시튜로 탄소(C) 또는 붕소(B)가 도핑된 실리콘-게르마늄층으로 형성될 수 있다. 이때, 제1 에피택시얼층(EP1)의 게르마늄 농도는 30 atom% 미만일 수 있으며, 도핑되는 붕소 농도는 1Х1018 내지 1Х1019 atom/cm3 일 수 있다. 이러한 제1 에피택시얼층(EP1)은 리세스 영역(216)에 의해 노출되는 활성 패턴(AP)을 씨드층으로 하는 제1 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 일 실시 예에 있어서, 제1 선택적 에피택시얼 성장 공정은 후술되는 제2 및 제3 에피택시얼층(EP2, EP3)를 형성하기 위한 선택적 에피택시얼 성장 공정보다 높은 압력 조건에서 수행될 수 있다. 일 예로, 제1 선택적 에피택시얼 성장 공정은 50 Torr 내지 300 Torr의 압력 조건에서 수행될 수 있다. 이에 따라, 제1 에피택시얼층(EP1)은 리세스 영역(216)의 내면 상에 실질적으로 콘포말하게 형성될 수 있다. 이러한 제1 에피택시얼층(EP1)의 리세스 영역(216)의 내에서 바닥면 및 측벽을 덮도록 형성될 수 있다. 제1 에피택시얼층(EP1)의 바닥면은 제1 두께(t1)를 가질 수 있고, 측면은 상기 제1 두께(t1)보다 얇은 두께로 형성될 수 있다.
제1 에피택시얼층(EP1)의 바닥면 상면으로부터 일정 높이(예로서, 1~10nm)를 가지도록 고농도 도핑층(220)을 형성할 수 있다. 리세스 영역(216)의 내부에 실리콘(Si), 실리콘-게르마늄(SiGe) 또는 게르마늄(Ge)을 에피택시얼 방식으로 1~10nm 두께를 가지도록 성장시켜 실리콘-게르마늄층(에피택시얼층)을 형성할 수 있다. 이후, 실리콘-게르마늄층(에피택시얼층)에 불순물을 도핑시켜 고농도 도핑층(220)을 형성할 수 있다. 고농도 도핑층(220)은 제1 에피택시얼층(EP1)의 바닥의 상면을 덮도록 형성되며, 제1 에피택시얼층(EP1)의 측벽면 상에는 형성되지 않는다. 따라서, 제1 에피택시얼층(EP1)의 측벽은 제2 에피택시얼층(EP2)과 접하게 된다.
실리콘-게르마늄층(에피택시얼층)에 인(P), 탄소(C), 붕소(B), 주석(Sn), 갈륨(Ga), 비소(As) 중 적어도 하나를 고농도로 도핑시켜 고농도 도핑층(220)을 형성할 수 있다. 탄소(C)는 다른 도펀트와 함께 도핑될 수 있다. 고농도 도핑층(220)과 제1 에피택시얼층(EP1)의 계면에서 접합이 형성될 수 있다. 고농도 도핑층(220)과 제2 에피택시얼층(EP2)의 계면에서 접합이 형성될 수 있다.
일 예로서, 디클로로실란(DCS), SiH4, Si2H6, GeH4, B2H6, +HCl 중 적어도 하나의 가스로 엑피택시얼층을 성장시키고, 붕소(B)를 도핑하여 SiGe:B의 고농도 도핑층(220)을 형성할 수 있다. 이때, 게르마늄(Ge)의 농도는 10~50 atom%이고, 붕소(B)의 농도는 1Х1018~1Х1021 atom/cm3일 수 있다. 엑피택시얼층에 탄소(C), 주석(Sn), 갈륨(Ga) 또는 비소(As)를 도핑하는 경우, 불순물의 농도는 1Х1018~1Х1021 atom/cm3일 수 있다.
디클로로실란(DCS), SiH4, Si2H6, GeH4, B2H6, +HCl 중 적어도 하나의 가스로 10~300torr의 압력 및 500~700℃의 압력 조건에서 엑피택시얼층을 성장시키고, 붕소(B)를 도핑하여 SiGe:B의 고농도 도핑층(220)을 형성할 수 있다. 이때, 게르마늄(Ge)의 농도는 10~50 atom%이고, 붕소(B)의 농도는 1Х1018~1Х1021 atom/cm3일 수 있다.
고농도 도핑층(220)을 덮도록 제2 에피택시얼층(EP2)이 형성되고, 제2 에피택시얼층(EP2) 상에 제3 에피택시얼층(EP3)이 형성될 수 있다. 제2 및 제3 에피택시얼층(EP2, EP3) 각각은 실리콘-게르마늄층을 포함할 수 있다. 제2 및 제3 에피택시얼층(EP2, EP3)의 게르마늄 농도는 제1 에피택시얼층(EP1)의 게르마늄 농도보다 클 수 있다.
제2 에피택시얼층(EP2)은 고농도의 반도체 물질을 포함하는 에피택시얼층으로 형성될 수 있다. 제2 에피택시얼층(EP2)은 인시튜 방식에 의해 고농도의 제2 도전형 불순물로 도핑될 수 있다. 일 예로, 제2 에피택시얼층(EP2)은 인시튜로 붕소가 도핑된 실리콘-게르마늄층으로 형성될 수 있다. 이때, 제2 에피택시얼층(EP2)의 게르마늄 농도는 30 내지 70 atom% 일 수 있으며, 도핑되는 붕소의 농도는 1x1021 atom/cm3 이상일 수 있다. 이러한 제2 에피택시얼층(EP2)은 제1 에피택시얼층(EP1) 및 고농도 도핑층(220)을 씨드층으로 하는 제2 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 이러한 제2 선택적 에피택시얼 성장 공정은 제1 선택적 에피택시얼 성장 공정의 보다 낮은 압력 조건 하에 수행될 수 있다. 일 예로, 제2 선택적 에피택시얼 성장 공정은 10 Torr 내지 30 Torr 압력 하에 수행될 수 있다. 그 결과, 제2 에피택시얼층(EP2)의 바닥면은 제1 에피택시얼층(EP1)의 바닥면보다 두꺼운 제2 두께(t2)로 형성될 수 있다. 제2 에피택시얼층(EP2)의 측면의 두께는 제1 에피택시얼층(EP1)의 측면의 두께보다 두껍게 형성될 수 있다.
이어서, 제3 에피택시얼층(EP3)은 고농도의 반도체 물질을 포함하는 에피택시얼층으로 형성되고, 제1 에피택시얼층(EP1) 보다는 높고, 제2 에피택시얼층(EP2) 보다는 낮은 제2 도전형 불순물로 도핑될 수 있다. 일 예로, 제3 에피택시얼층(EP3)은 인시튜로 붕소가 도핑된 실리콘-게르마늄층으로 형성될 수 있다. 이때, 제3 에피택시얼층(EP3)의 게르마늄 농도는 30 내지 70 atom% 일 수 있고, 도핑되는 붕소의 농도는 1Х1020 내지 1Х1021 atom/cm3 일 수 있다. 이러한 제3 에피택시얼층(EP3)은 제2 에피택시얼층(EP2)을 씨드층으로 하는 제3 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 이러한 제3 선택적 에피택시얼 성장 공정들은 10 Torr 내지 100 Torr 압력 하에 수행될 수 있다.
상술한 제1 내지 제3 선택적 에피택시얼 성장 공정들은 동일 챔버에서 연속적으로 수행될 수 있다. 이와 같이, 리세스 영역들(216)의 내부에 고농도 도핑층(220) 및 소스/드레인 에피택시얼층(230)이 배치되어 소스/드레인(S/D)이 형성될 수 있다. 일 예로서, 게이트 전극(240)을 사이에 두고 일측에 소스가 형성될 수 있고, 타측에 드레인이 형성될 수 있다.
본 개시의 실시 예에 따르면, 리세스 영역(216) 내부에 고농도 도핑층(220)을 배치하고, 고농도 도핑층(220)에 도핑되는 불순물의 농도를 조절하여 전기적으로 'U'자 형상의 단면을 갖는 소스/드레인 영역(SD)을 형성할 수 있다. 즉, 리세스 영역(216)의 내부에 고농도 도핑층(220)을 배치함으로써 전기적으로 소스/드레인 영역(SD)의 탑 영역과 바텀 영역의 채널 길이를 균일하게 형성할 수 있다. 또한, 고농도 도핑층(220)의 하부에 제1 에피택시얼층(EP1)을 배치하고, 고농도 도핑층(220)의 상부에 제2 및 제3 에피택시얼층(EP2, EP3)을 제1 내지 제3 에피택시얼층(EP1~EP3)에 도핑되는 불순물 농도를 조절할 수 있다. 이를 통해, 소스/드레인 영역(SD)의 탑 영역과 바텀 영역의 채널 길이를 균일하게 형성할 수 있다. 전기적으로 'U'자 형상의 접합 프로파일(junction profile)이 구현함으로써 반도체 소자의 전기적 특성을 향상시킬 수 있다.
본 개시의 실시 예들에 따른 반도체 소자는 시모스 에스램 셀(CMOS SRAM cell)에 적용될 수 있다. 그러나, 이에 한정되지 않고, 디램(DRAM), 엠램(MRAM) 또는 다른 반도체 소자 및 그 제조 방법에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100, 200: 기판 101: 트렌치
102, 202: 소자 분리 패턴 105: 식각 정지 패턴
107: 희생 게이트 패턴 109: 게이트 마스크 패턴
SGS: 희생 게이트 구조체 AP: 활성 패턴
AF: 활성 핀 EP1: 제1 에피택시얼층
EP2: 제2 에피택시얼층 EP3: 제3 에피택시얼층
112, 212: 게이트 스페이서 116, 216: 리세스 영역
120, 220: 고농도 도핑층 125, 225: 하부 층간 절연막
130, 230: 소스/드레인 영역 135, 235: 게이트 유전 패턴
140, 240: 게이트 전극 GS: 게이트 구조체

Claims (20)

  1. 기판으로부터 돌출된 활성 패턴;
    게이트 전극을 포함하여 상기 활성 패턴을 가로지르도록 배치된 복수의 게이트 구조체; 및
    상기 복수의 게이트 구조체의 사이에 배치되는 소스/드레인 영역;을 포함하되,
    상기 소스/드레인 영역은,
    상기 활성 패턴에 제공된 리세스 영역의 바닥면과 접하도록 배치된 고농도 도핑층;
    상기 고농도 도핑층의 상면 및 상기 리세스 영역의 측벽면과 접하도록 배치된 제1 에피택시얼층;
    상기 제1 에피택시얼층 상에 배치된 제2 에피택시얼층; 및
    상기 제2 에피택시얼층 상에 배치된 제3 에피택시얼층;을 포함하는,
    반도체 소자.
  2. 제1 항에 있어서,
    상기 소스/드레인 영역의 탑 영역과 바텀 영역의 전기적인 채널 길이가 균일하게 형성된,
    반도체 소자.
  3. 제1 항에 있어서,
    상기 고농도 도핑층은,
    실리콘-게르마늄(SiGe)을 에피택시얼 방식으로 성장시켜 형성된 실리콘-게르마늄층에 붕소(B), 탄소(C), 주석(Sn), 갈륨(Ga) 또는 비소(As)를 도핑시켜 형성된,
    반도체 소자.
  4. 제3 항에 있어서,
    상기 실리콘-게르마늄층에 도핑되는 붕소(B), 탄소(C), 주석(Sn), 갈륨(Ga) 또는 비소(As)의 1Х1018~1Х1021 atom/cm3인,
    반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 내지 제3 에피택시얼층은 동일한 불순물을 포함하되, 불순물의 농도는 상이한,
    반도체 소자.
  6. 제5 항에 있어서,
    상기 제1 에피택시얼층에 포함된 게르마늄 농도는 10~30 atom%이고,
    상기 제2 및 제3 에피택시얼층에 포함된 게르마늄의 농도는 30~70 atom%인,
    반도체 소자.
  7. 제5 항에 있어서,
    상기 제1 내지 제3 에피택시얼층은 실리콘-게르마늄층에 붕소가 도핑되어 형성된,
    반도체 소자.
  8. 제7 항에 있어서,
    상기 제1 에피택시얼층 보다 상기 제2 에피택시얼층의 불순물 농도가 높고,
    상기 제2 에피택시얼층 보다 상기 제3 에피택시얼층의 불순물 농도가 낮은,
    반도체 소자.
  9. 기판으로부터 돌출된 활성 패턴;
    게이트 전극을 포함하여 상기 활성 패턴을 가로지르도록 배치된 복수의 게이트 구조체; 및
    상기 복수의 게이트 구조체의 사이에 제공되는 소스/드레인 영역;을 포함하되,
    상기 소스/드레인 영역은,
    상기 활성 패턴에 제공된 리세스 영역의 바닥면 및 측벽면과 접하도록 배치된 제1 에피택시얼층;
    상기 제1 에피택시얼층의 상면과 접하도록 배치된 고농도 도핑층;
    상기 고농도 도핑층의 상면 및 상기 제1 에피택시얼층의 측벽면과 접하도록 배치된 제2 에피택시얼층; 및
    상기 제2 에피택시얼층 상에 배치된 제3 에피택시얼층;을 포함하는,
    반도체 소자.
  10. 제9 항에 있어서,
    상기 소스/드레인 영역의 탑 영역과 바텀 영역의 전기적인 채널 길이가 균일하게 형성된,
    반도체 소자.
  11. 제9 항에 있어서,
    상기 고농도 도핑층은,
    실리콘-게르마늄(SiGe)을 에피택시얼 방식으로 성장시켜 형성된 실리콘-게르마늄층에 붕소(B), 탄소(C), 주석(Sn), 갈륨(Ga) 또는 비소(As)를 도핑시켜 형성된,
    반도체 소자.
  12. 제11 항에 있어서,
    상기 실리콘-게르마늄층에 도핑되는 불순물의 농도는 1Х1018~1Х1021 atom/cm3인,
    반도체 소자.
  13. 제9 항에 있어서,
    상기 제1 내지 제3 에피택시얼층은 동일한 불순물을 포함하되, 불순물의 농도는 상이한,
    반도체 소자.
  14. 제13 항에 있어서,
    상기 제1 에피택시얼층에 포함된 게르마늄 농도는 10~30 atom%이고,
    상기 제2 및 제3 에피택시얼층에 포함된 게르마늄의 농도는 30~70 atom%인,
    반도체 소자.
  15. 제13 항에 있어서,
    상기 제1 에피택시얼층은 실리콘-게르마늄층에 붕소가 도핑되어 형성된,
    반도체 소자.
  16. 제15 항에 있어서,
    상기 제1 에피택시얼층 보다 상기 제2 에피택시얼층의 불순물 농도가 높고,
    상기 제2 에피택시얼층 보다 상기 제3 에피택시얼층의 불순물 농도가 낮은,
    반도체 소자.
  17. 기판으로부터 돌출되도록 활성 패턴을 형성하는 단계;
    상기 활성 패턴을 가로지르는 복수의 희생 게이트 패턴을 형성하는 단계;
    상기 복수의 희생 게이트 패턴 사이의 활성 패턴에 리세스를 형성하는 단계;
    상기 리세스 내부의 바닥면과 접하도록 고농도 도핑층을 형성하는 단계;
    상기 고농도 도핑층의 상부 및 상기 리세스의 측벽면과 접하도록 제1 에피택시얼층을 형성하는 단계;
    상기 제1 에피택시얼층 상에 제2 에피택시얼층을 형성하는 단계;
    상기 제2 에피택시얼층 상에 제3 에피택시얼층을 형성하는 단계; 및
    상기 복수의 희생 게이트 패턴을 제거하고, 복수의 게이트 전극을 형성하는 단계;를 포함하는,
    반도체 소자의 제조 방법.
  18. 제17 항에 있어서,
    상기 고농도 도핑층을 형성하는 단계에서,
    실리콘-게르마늄(SiGe)을 에피택시얼 방식으로 성장시켜 형성된 실리콘-게르마늄층에 붕소(B), 탄소(C), 주석(Sn), 갈륨(Ga) 또는 비소(As)를 도핑시는,
    반도체 소자의 제조 방법.
  19. 제18 항에 있어서,
    상기 실리콘-게르마늄에 도핑되는 붕소(B), 탄소(C), 주석(Sn), 갈륨(Ga) 또는 비소(As)의 농도는 1Х1018~1Х1021 atom/cm3인,
    반도체 소자의 제조 방법.
  20. 제17 항에 있어서,
    상기 제1 내지 제3 에피택시얼층을 형성하는 단계에서,
    인시튜 방식으로 상기 제1 내지 제3 에피택시얼층에 동일한 불순물을 도핑하고,
    상기 제1 내지 제3 에피택시얼층에 도핑되는 불순물의 농도는 상이한,
    반도체 소자의 제조 방법.
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