KR20160088213A - 핀 구조체를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

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KR20160088213A
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stressor
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gate electrode
gate
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KR1020150116108A
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춘-시웅 차이
케이-웨이 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 FinFET 소자는 기판 위에 배치된 핀 구조체를 포함한다. 핀 구조체는 채널층을 포함한다. 또한, FinFET 소자는 게이트 전극층과 게이트 유전층을 포함하고 핀 구조체의 일부를 피복하는 게이트 구조체를 포함한다. 게이트 전극층의 양쪽 주 측면 위에 측벽 절연층이 배치된다. FinFET 소자는 게이트 구조체에 의해 피복되지 않은 핀 구조체를 제거하는 것에 의해 형성된 리세스부 내에 배치된 응력 유발체 층을 각각 포함하는 소스 및 드레인을 포함한다. 응력 유발체 층은 제1 내지 제3 응력 유발체 층을 그 순서대로 포함한다. 소스 내에서, 제1 응력 유발체 층과 채널층 사이의 계면은 소스 또는 게이트 전극에 인접한 측벽 절연층 중 하나의 아래에 위치된다.

Description

핀 구조체를 포함하는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE INCLUDING FIN STRUCTURES AND MANUFACTURING METHOD THEREOF}
관련 출원
본 출원은 그 전체가 여기에 참조로 포함된, 2015년 1월 15일자 출원된 미국 가특허출원 제62/104060호의 우선권을 주장한다.
기술 분야
본 발명은 반도체 집적 회로, 보다 상세하게는 핀 구조체를 포함하는 반도체 소자 및 그 제조 공정에 관한 것이다.
반도체 산업이 더 높은 소자 밀도, 더 높은 성능 및 더 낮은 비용을 쫓아 나모미터 기술의 공정 노드로 발전되고 있음에 따라 제조 및 설계 상의 문제에 기인한 과제는 핀 전계 효과 트랜지스터(FinFET)와 같은 3차원 설계의 개발로 귀결되고 있다. FinFET 소자는 통상 높은 종횡비를 가지는 한편 반도체 트랜지스터 소자의 채널 및 소스/드레인 영역이 형성된 반도체 핀을 포함한다. 더 빠르고 더 신뢰성 있으며 제어가 용이한 반도체 트랜지스터 소자를 제조하기 위해 채널 및 소스/드레인 영역의 확대된 표면적의 장점을 활용하여 핀 구조체 위와 측면을 따라 게이트가 형성된다(예, 래핑). 일부 소자의 경우, 예컨대 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC) 및/또는 실리콘 인(SiP)을 활용하는 FinFET의 소스/드레인(S/D) 영역의 변형 재료를 사용하여 캐리어 이동도를 향상시킬 수 있다.
본 발명은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작도된 것이 아니며 예시만의 목적으로 사용됨을 강조한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 핀 구조체(FinFET)를 갖는 반도체 FET 소자 제조를 위한 예시적인 공정 흐름도이다.
도 2-도 10c는 본 발명의 하나의 실시예에 따라 FinFET 소자를 제조하기 위한 예시적인 공정을 보여준다.
도 11 및 도 12는 본 발명의 다른 실시예에 따라 FinFET 소자를 제조하기 위한 예시적인 공정을 보여준다.
다음의 설명은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한 것임을 이해해야 한다. 본 발명을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 요소의 치수는 개시된 범위 또는 값에 한정되지 않지만, 공정 조건 및/또는 소자의 원하는 특성에 의존할 수 있다. 더욱이, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 다양한 특징부들은 단순 및 명료를 위해 상이한 비율로 임의로 작도될 수 있다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 추가로, "~로 구성된 또는 제조된"이란 표현은 "포함하다" 또는 "이루어지다"를 의미할 수 있다.
도 1은 핀 구조체(FinFET)를 갖는 반도체 FET 소자를 제조하기 위한 예시적인 흐름도이다. 흐름도는 FinFET 소자를 위한 전체 제조 공정 중 오직 관련 부분만을 나타낸다. 도 1에 도시된 공정의 이전, 도중 및 이후에 추가의 단계가 제공될 수 있으며 아래 설명되는 단계 중 일부는 방법의 추가의 실시예에서 대체 또는 제거될 수 있음을 알아야 한다. 단계/공정의 순서는 상호 교환될 수 있다. 핀 구조체 내에 변형 재료(또는 변형 유발체)를 갖는 오목화된 S/D 구조체를 제조하기 위한 일반적인 단계는 그 전체 내용이 여기에 참조로 포함된 미국 특허 제8,440,517호에 개시되어 있다.
도 1의 S101 단계에서, 도 2에 도시된 바와 같이 기판 상에 핀 구조체가 형성된다. 도 2는 일 실시예에 따른 제조 공정의 여러 단계 중의 한 단계에서의 FinFET 소자의 예시적인 사시도이다.
핀 구조체(20)는 기판(10) 위에 형성되어 아이솔레이션 절연층(50)으로부터 돌출된다. 핀 구조체를 제조하기 위해, 예컨대 열 산화 공정 및/또는 화학적 기상 증착(CVD) 공정에 의해 기판(10) 위에 마스크 층이 형성된다. 기판(10)은 예컨대 약 1.12×1015cm-3 내지 약 1.68×1015cm-3의 범위의 불순물 농도를 갖는 p-형 실리콘 기판이다. 다른 실시예에서, 기판(10)은 약 0.905×1015cm-3 내지 약 2.34×1015cm-3의 범위의 불순물 농도를 갖는 n-형 실리콘 기판이다. 마스크 층은 일부 실시예에서 예컨대 패드 산화물(예, 실리콘 산화물) 층과 실리콘 질화물 마스크 층을 포함한다.
대안적으로, 기판(10)은 게르마늄과 같은 다른 원소 반도체; SiC, SiGe와 같은 IV-IV족 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP와 같은 III-V족 화합물 반도체를 포함하는 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 기판(10)은 실리콘-온-인슐레이터(SOI) 기판의 실리콘 층이다. SOI 기판을 사용시, 핀 구조체는 SOI 기판의 실리콘 층으로부터 돌출되거나 SOI 기판의 절연체 층으로부터 돌출될 수 있다. 후자의 경우, SOI 기판의 실리콘 층을 사용하여 핀 구조체를 형성한다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판 또는 실리콘 산화물과 같은 절연 재료도 기판(10)으로서 사용될 수 있다. 기판(10)은 불순물(예, p-형 또는 n-형 전도성)로 적절히 도핑된 다양한 영역을 포함할 수 있다.
패드 산화물 층은 열 산화 또는 CVD 공정을 이용하는 것에 의해 형성될 수 있다. 실리콘 질화물 마스크 층은 스퍼터링 방법과 같은 물리적 기상 증착(PVD), CVD, 플라즈마 증강 화학적 기상 증착(PECVD), 상압(atmosphere prerssure) 화학적 기상 증착(APCVD), 저압 CVD(LPCVD), 고밀도 플라즈마 CVD(HDPCVD), 원자층 증착(ALD) 및/또는 다른 공정에 의해 형성될 수 있다.
일부 실시예에서 패드 산화물 층의 두께는 약 2 nm 내지 약 15 nm의 범위에 있고, 실리콘 질화물 마스크 층의 두께는 약 2 nm 내지 약 50 nm의 범위에 있다. 마스크 층 위에 마스크 패턴이 추가로 형성된다. 마스크 패턴은 예컨대 리소그래피 단계에 의해 형성된 레지스트 패턴이다.
마스크 패턴을 식각 마스크로서 사용하는 것에 의해, 패드 산화물 층과 실리콘 질화물 마스크 층의 하드 마스크 패턴이 형성된다. 일부 실시예에서 하드 마스크 패턴의 폭은 약 5 nm 내지 약 40 nm의 범위에 있다. 소정의 실시예에서 하드 마스크 패턴의 폭은 약 7 nm 내지 약 12 nm의 범위에 있다.
하드 마스크 패턴을 식각 마스크로서 사용함으로써, 기판(10)은 건식 식각법 및/또는 습식 식각법을 이용한 트렌치 식각에 의해 핀 구조체(20)로 패턴화된다. 핀 구조체(20)의 높이는 약 20 nm 내지 약 300 nm의 범위에 있다. 소정의 실시예에서 상기 높이는 약 30 nm 내지 약 60 nm의 범위에 있다. 핀 구조체의 높이가 일정하지 않으면, 기판으로부터의 높이는 핀 구조체의 평균 높이에 대응하는 평면으로부터 측정될 수 있다. 핀 구조체(20)의 폭은 약 7 nm 내지 15 nm의 범위에 있다.
본 실시예에서, 시재료로서 벌크형 실리콘 웨이퍼가 사용되어 기판(10)을 구성한다. 그러나, 일부 실시예에서 다른 종류의 기판을 기판(10)으로서 사용할 수 있다. 예를 들면, 시재료로서 실리콘-온-인슐레이터(SOI) 웨이퍼를 사용할 수 있어서 SOI 웨이퍼의 절연체 층으로 기판(10)을 구성하고 SOI 웨이퍼의 실리콘 층을 핀 구조체(20)용으로 사용한다.
도 2에 도시된 바와 같이, X 방향으로 연장되는 3개의 핀 구조체(20)가 Y 방향으로 서로 인접하게 배치된다. 그러나, 핀 구조체의 개수는 2개로 한정되지 않는다. 개수는 1, 2, 4, 5 또는 그 이상일 수 있다. 추가로, 패턴화 공정에서 패턴 정확도를 향상시키기 위해 핀 구조체(20)의 양측에 인접하게 하나 이상의 더미 핀 구조체가 배치될 수 있다. 핀 구조체(20)의 폭은 일부 실시예에서 약 5 nm 내지 약 40 nm의 범위에 있고 소정의 실시예에서 약 7 nm 내지 약 15 nm의 범위에 있을 수 있다. 핀 구조체(20)의 높이는 일부 실시예에서 약 100 nm 내지 약 300 nm의 범위에 있고, 다른 실시예에서 약 50 nm 내지 100 nm의 범위에 있을 수 있다. 핀 구조체(20) 간의 간격은 일부 실시예에서 약 5 nm 내지 약 80 nm의 범위에 있고, 다른 실시예에서 약 7 nm 내지 15 nm의 범위에 있을 수 있다. 그러나, 당업자는 앞서의 설명을 통해 언급된 치수와 값이 단지 예시적인 것으로 집적 회로의 여러 가지 상이한 크기에 맞게 변화될 수 있음을 인식할 것이다.
본 실시예에서 FinFET 소자는 n-형 FinFET이다.
핀 구조체의 형성 후, 핀 구도체(20) 위에 아이솔레이션 절연층(50)이 형성된다.
아이솔레이션 절연층(50)은 저압 화학적 기상 증착(LPCVD), 플라즈마-CVD 또는 유동성 CVD에 의해 형성된 실리콘 이산화물 등으로 구성된다. 유동성 CVD에서는 실리콘 이산화물 대신에 유동성 유전 재료가 증착된다. 유동성 유전 재료는 그 명칭이 암시하는 바와 같이 증착 중에 "유동 가능"하여 높은 종횡비의 갭과 공간을 충전할 수 있다. 통상, 증착되는 필름이 유동될 수 있도록 실리콘 함유 전구체에 다양한 화학적 성분이 참가된다. 일부 실시예에서, 질소 수소화물 결합제(bond)가 첨가된다. 유동성 유전 재료, 특히 유동성 실리콘 산화물 전구체의 예는 실리케이트, 실록산, 메틸 실세스퀴옥산(MSQ), 수소 실세스퀴옥산(HSQ), MAQ/HSQ, 퍼하이드로실라잔(TCPS), 퍼하이드로-폴리실라잔(PSZ), 테트라에틸 오르소실리케이트(TEOS) 또는 트리실릴아민(TSA)과 같은 실릴-아민을 포함한다. 이들 유동성 실리콘 산화물 재료는 다단 공정으로 형성된다. 유동성 필름이 증착된 후, 경화되고 어닐링됨으로써 실리콘 산화물의 형성에 바람직하지 않은 원소(들)를 제거한다. 바람직하지 않은 원소(들)가 제거되면, 유동성 필름은 치밀해지고 수축된다. 일부 실시예에서는 다중의 어닐링 공정이 수행된다. 유동성 필름은 경화된 후 약 1000 ℃ 내지 약 1200 ℃의 범위 등의 온도에서 그리고 총 30 시간 이상 등의 장시간 동안 2회 이상 어닐링 처리된다. SOG를 사용하는 것에 의해 아이솔레이션 절연층(50)이 형성될 수 있다. 일부 실시예에서는 아이솔레이션 절연층(50)으로서 SiO, SiON, SiOCN 또는 불소 도핑된 실리케이트 유리(FSG)가 사용될 수 있다.
핀 구조체(20) 위에 아이솔레이션 절연층(50)을 형성한 후, 아이솔레이션 절연층(50)과 마스크 층(패드 산화물 층 및 실리콘 질화물 마스크 층)의 일부를 제거하기 위해 평탄화 단계가 수행된다. 평탄화 단계는 화학적 기계적 연마(CMP) 및/또는 에치-백 공정을 포함할 수 있다. 그러면, 도 2에 도시된 바와 같이 채널층(20A)이 될 핀 구조체(20)의 상부가 노출되도록 아이솔레이션 절연층(50)이 더 제거된다.
소정의 실시예에서, 예컨대 기판을 불산(HF)에 침지하는 것에 의해 습식 식각 공정을 이용하여 아이솔레이션 절연층(50)을 부분적으로 제거할 수 있다. 다른 실시예에서, 건식 식각 공정을 이용하여 아이솔레이션 절연층(50)의 부분적 제거를 행할 수 있다. 예를 들면, 식각 가스로서 CHF3 또는 BF3를 사용하는 건식 식각 공정을 이용할 수 있다.
아이솔레이션 절연층(50)을 형성한 후, 아이솔레이션 절연층(50)의 품질을 향상시키기 위해 예컨대 어닐링 공정과 같은 열 공정을 수행할 수 있다. 소정의 실시예에서, N2, Ar 또는 He 분위기와 같은 불활성 기체 분위기에서 약 1.5초 내지 약 10초간 약 900 ℃ 내지 약 1050 ℃의 범위의 온도에서 급속 열처리(RTA)를 이용하는 것으로 열 공정을 수행한다.
도 1의 S103 단계에서, 도 3에 도시된 바와 같이 핀 구조체(20)의 일부 위에 게이트 구조체(40)를 형성한다. 도 3은 일 실시예에 따른 제조 공정의 여러 단계 중 한 단계에서의 FinFET 소자의 예시적인 사시도이다. 도 4는 도 3의 a-a 라인을 따른 예시적인 단면도이다.
아이솔레이션 절연층(50)과 노출된 핀 구조체(20) 위에 게이트 유전층(30)과 폴리 실리콘 층을 형성한 후, 패턴화 단계를 수행함으로써 폴리 실리콘과 게이트 유전층(30)으로 구성된 게이트 전극층(45)을 포함하는 게이트 구조체를 형성한다. 폴리 실리콘 층의 패턴화는 일부 실시예에서 실리콘 질화물 층(62)과 산화물 층(64)을 포함하는 하드 마스크(60)를 사용하는 것을 통해 수행한다. 다른 실시예에서, 상기 층(62)은 실리콘 산화물일 수 있고 상기 층(64)은 실리콘 질화물일 수 있다. 게이트 유전층(30)은 CVD, PVD, ALD, e-빔 증발 또는 다른 적절한 공정에 의해 형성되는 실리콘 산화물일 수 있다. 일부 실시예에서, 게이트 유전층(30)은 실리콘 질화물, 실리콘 산질화물 또는 고-k 유전체를 포함할 수 있다. 고-k 유전체는 금속 산화물을 포함한다. 고-k 유전체에 사용되는 금속 산화물의 예로는 Li, Be, Mg, Ca, Sr, Se, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및/또는 이들의 혼합물의 산화물을 포함한다. 일부 실시예에서, 게이트 유전층의 두께는 약 1 nm 내지 약 5 nm의 범위에 있다. 일부 실시예에서, 게이트 유전층(30)은 이산화규소(silicon dioxide)로 이루어진 계면층을 포함할 수 있다.
일부 실시예에서, 게이트 전극층(45)은 단일층 또는 다층 구조체를 포함할 수 있다. 게이트 전극층(45)은 일정하거나 일정하지 않은 도핑으로 도핑된 폴리 실리콘일 수 있다. 일부 대안적인 실시예에서, 게이트 전극층(45)은 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, CoSi, 기판 재료에 적합한 일 함수를 갖는 다른 전도성 재료 또는 이들의 조합과 같은 금속을 포함할 수 있다. 게이트 전극층(45)은 ALD, CVD, PVD, 도금 또는 이들의 조합과 같은 적절한 공정을 이용하여 형성될 수 있다. 본 실시예에서, 게이트 전극층(45)의 폭은 약 30 nm 내지 약 60 nm의 범위에 있다. 일부 실시예에서 게이트 전극층의 두께는 약 30 nm 내지 약 50 nm의 범위에 있다.
도 1의 S105 단계에서, 도 5에 도시된 바와 같이 게이트 구조체(40)에 의해 피복되지 않은 핀 구조체(20)를 식각하여 리세스부(80)를 형성한다. 도 5는 일 실시예에 따른 제조 공정의 여러 단계 중 한 단계에서의 FinFET 소자의 예시적인 사시도이다. 도 6a는 도 5의 b-b 라인을 따른 예시적인 단면도이고, 도 6b는 핀 구조체 중 하나를 절단한, 도 5의 c-c 라인을 따른 예시적인 단면도이고, 도 6c는 도 5의 d-d 라인을 따라 취한 핀 구조체 사이의 예시적인 단면도이다.
도 4에 도시된 바와 같이 게이트 구조체(40)를 형성한 후, 게이트 전극층(45)의 양쪽 주 측면에 측벽 절연층(70)을 형성한다. 측벽 절연층(70)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 다른 적절한 재료를 포함할 수 있다. 측벽 절연층(70)은 단일층 또는 다층 구조체를 포함할 수 있다. 측벽 절연층인 피복층은 CVD, PVD, ALD 또는 다른 적절한 기법에 의해 형성될 수 있다. 이후, 측벽 절연층 위에 이방성 식각을 행하여 게이트 구조체의 양쪽 주 측면 상에 한 쌍의 측벽 절연층(스페이서)(70)를 형성한다. 일부 실시예에서 측벽 절연층(70)의 두께(T1)는 약 5 nm 내지 약 15 nm의 범위에 있다.
도 5에 도시된 바와 같이 게이트 구조체(40)에 의해 피복되지 않은 핀 구조체(20)의 부분을 식각하여 리세스부(80)를 형성한다. 핀 구조체는 소스/드레인 영역 내의 핀 구조체 사이의 아이솔레이션 절연층이 완전히 제거되도록 기판(10)의 높이로 식각된다. 기판(10)의 높이로 식각하는 것에 의해, 핀 구조체(20)는 소스/드레인 영역에서 "합쳐진" 핀 구조체가 된다. 소정의 실시예에서, 측벽 절연층(70)의 쌍을 하드 마스크로서 사용하여 편향된 식각 공정을 행함으로써 피복되지 않거나 노출되지 않은 핀 구조체(20)의 상부면을 리세스화하는 것에 의해 리세스부(80)를 형성한다.
리세스부(80)를 형성하기 위한 식각은 이방성 식각 후 등방성 식각을 포함한다. 이방성 식각에 의해, 핀 구조체(20)는 주로 수직 방향(Z 방향)으로 식각된다. 이방성 식각 후, 등방성 식각을 행하여 게이트 구조체(40) 아래의 핀 구조체를 식각한다.
도 7a-7c는 핀 구조체의 등방성 식각 이후의 FinFET 소자의 예시적인 단면도를 보여준다.
식각 조건(예, 식각 시간)을 조정하는 것에 의해, 게이트 구조체(40) 아래의 식각량을 조절할 수 있고, 그에 따라 게이트 전극층과 소스/드레인 에피택셜 층 간의 근접도(Px)를 조절할 수 있다. 게이트 전극층과 소스/드레인 에피택셜 층 사이의 근접도(Px)는 게이트 전극층의 측벽으로부터 리세스부(80) 내의 핀 구조체의 표면까지 연장되는 라인으로부터의 거리로 정의된다.
도 7a에서, 근접도(Px)는 양의 값으로 0보다 크고 10 nm보다 작다. 일부 실시예에서 Px는 약 1 nm 내지 약 7 nm의 범위에 있다.
도 7b에서 근접도(Px)는 실질적으로 0 nm이다.
도 7c에서 근접도(Px)는 음의 값으로 약 -2 nm보다 크고 0 nm보다 작다. 일부 실시예에서 Px는 약 -1 nm 이상이고 0 nm보다 작다(-1 nm ≤ Px < 0 nm).
본 발명의 일 실시예에서, 리세스 에칭 공정의 식각 조건은 원하는 식각 프로파일을 얻기 위해 조정된다. 예를 들면, 출력 및/또는 바이어스 조건을 변화시키는 것과 함께, CH4, CHF3, O2, HBr, He, Cl2, NF3 및/또는 N2를 포함하는 공정 가스와 결합된 변형 플라즈마(transform coupled plasma: TCP)를 사용한다. TCP 식각은 이방성 식각 후 등방성 식각을 포함한다. 등방성 식각에서 바이어스 전압은 이방성 식각에서의 전압보다 낮게 설정한다. 등방성 식각에 의해 핀 구조체는 게이트 구조체(40) 아래로 수평으로 식각된다.
도 1의 S107 단계에서, 기판(10) 내에 전위 구조체가 형성된다.
도 8에 도시된 바와 같이, 예비-비정질 주입(PAI) 단계가 수행된다. PAI 단계는 기판(10)에 주입을 행하여 기판(10)의 격자 구조에 손상을 줘서 비정질화된 영역(90)을 형성한다. 본 실시예에서, 비정질화된 영역(90)은 FinFET 소자(200)의 소스 및 드레인 영역 내에 형성되어 게이트 구조체(40) 아래로 다소간 침투된다. 비정질화된 영역(90)의 깊이는 설계 사양에 따라 결정되며, 약 10 nm 내지 약 150 nm의 범위일 수 있다. 본 실시예에서, 비정질화된 영역(90)의 깊이는 약 100 nm 미만이다. 비정질화된 영역(90)의 깊이는 측벽 절연층(70)의 두께에 의해 조절될 수 있는데, 이는 측벽 절연층(70)이 게이트 구조체(40)의 중심으로부터 떨어진 곳의 주입 에너지를 모아주도록 작용함으로써 보다 깊은 비정질화 깊이를 허용하기 때문이다. 또한, 비정질화된 영역(90)의 깊이는 주입 에너지, 주입 성분 및/또는 주입 조사량에 의해 조절될 수 있다. 본 실시예에서, 주입 성분(이온)은 실리콘(Si) 및/또는 게르마늄(Ge)이다. 대안적으로, 주입 성분은 Ar, Xe, BF2, As, In, 다른 적절한 주입 종 또는 이들의 조합일 수 있다. 본 실시예에서, Si 또는 Ge은 주입 온도에 따라 약 20 KeV 내지 약 60 KeV의 주입 에너지와 약 1×1014 원자/cm2 내지 약 2×1015 원자/cm2의 범위의 조사량으로 주입된다. 낮은 주입 온도는 주입 비정질화 효율을 향상시킬 것이다.
비정질화된 영역(90)이 형성되는 위치를 정하고 FinFET 소자의 다른 영역을 주입 손상으로부터 보호하기 위해 패턴화된 포토레지스트 층을 활용한다. 예를 들면, 패턴화된 포토레지스트 층은 소스/드레인 영역이 PAI 단계에 노출되는 한편 게이트 구조체(40)(및 FinFET 소자의 다른 부분)가 PAI 단계로부터 보호되도록 소스/드레인 영역을 노출시킨다. 대안적으로, SiN 또는 SiON 층과 같은 패턴화된 하드 마스크 층을 사용하여 비정질화 영역(90)을 정한다. 패턴화된 포토레지스트 층 또는 패턴화된 하드 마스크 층은 현재의 제조 공정의 일부(예, LDD 또는 소스/드레인 형성)일 수 있으므로 PAI 단계에 있어서 추가의 포토레지스트 층 또는 하드 마스크 층이 필요치 않음에 따라 비용을 최소화한다.
도 9에 도시된 바와 같이, 이렇게 형성된 구조체 상에 스트레스 필름(95)을 증착한다. 스트레스 필름(95)은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 도금, 다른 적절한 방법 및/또는 이들의 조합에 의해 형성될 수 있다. 스트레스 필름(95)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 다른 적절한 재료 및/또는 이들의 조합과 같은 유전 재료를 포함할 수 있다. 스트레스 필름(95)은 비정질화된 영역(90)을 재결정화하는 후속의 어닐링 단계에 스트레스를 제공하는데 사용된다.
여전히 도 9를 참조하면, 어닐링 단계는 형성된 구조체에 대해 행해진다. 어닐링 단계는 비정질화된 영역(90)이 재결정화되도록 함으로써 재결정 영역(100)을 형성한다. 어닐링 단계는 급속 열처리(RTA) 공정 또는 밀리초(millisecond) 수준의 열처리(MSA) 공정(예, 밀리초 레이저 열처리 단계)일 수 있다.
어닐링 단계는 EOR(end of range) 결함을 감소시키거나 제거하기도 하는 장범위 예열을 포함할 수 있다. 장범위 예열은 약 200 ℃ 내지 약 700 ℃의 온도에서 수행될 수 있다. 장범위 예열은 약 50초 내지 약 300초 동안 수행될 수 있다. 어닐링 단계는 약 500 ℃ 내지 약 1400 ℃의 온도에서 수행될 수 있다. 또한, 어닐링 단계는 적용된 어닐링 단계의 종류와 온도에 따라 약 1 밀리초 내지 약 5초 동안 수행될 수 있다. 본 실시예에서, 장범위 예열은 약 550 ℃의 온도와 약 180초의 시간을 갖는다. 또한, 본 실시예에서, 어닐링 단계는 약 1000 ℃가 넘는 온도를 이용한 RTA 공정이고 1.5초보다 많은 시간 동안 수행된다. 일부 실시예에서, 어닐링 단계는 약 1400 ℃의 Si 융점까지의 온도를 이용한 MSA 공정이고, 예컨대 약 0.8 밀리초 내지 약 100 밀리초 등의 수 밀리초 이하로 수행된다.
어닐링 단계 중에, 비정질화 영역(90)이 재결정화됨에 따라 재결정 영역(100)에 전위(105)가 형성된다. 전위(105)는 Si 기판(10)의 <111> 방향으로 형성된다. <111> 방향은 약 45도 내지 약 65도의 각도를 가지는데, 해당 각도는 기판(10)의 표면에 평행한 축에 대해 측정된다. 본 실시예에서, 전위(105)는 약 35도의 각도를 갖는 <111> 방향을 가지며, 해당 각도는 기판(10)의 표면에 평행한 축과 관련하여 측정된다.
전위(105)는 핀치오프(pinchoff) 지점(106)에서 형성되기 시작한다. 핀치오프 지점(106)은 재결정 영역(100)의 약 10 nm 내지 약 150 nm의 깊이에 형성되는데, 해당 깊이는 리세스부(80)의 바닥면으로부터 측정된다. 핀치오프 지점(106)은 이들 지점이 게이트 구조체(40와 핀 구조체(20)(채널층(20A)) 아래에 배치되지 않게 형성될 수 있다.
어닐링 단계 후, 예컨대 습식 식각에 의해 스트레스 필름(95)이 제거된다. 습식 식각에 인산 또는 불산이 사용될 수 있다. 일부 실시예에서, 건식 식각이 이용될 수 있다.
도 1의 S109 단계에서, 적절한 재료의 에피택셜 성장에 의해 소스 및 드레인이 형성된다. 소스와 드레인으로서 채널층(20A)과 다른 재료를 사용하는 것에 의해, 채널층이 적절히 변형됨으로써 채널층 내의 캐리어 이동도를 증가시킨다.
도 10a-10c는 도 7a-7c 각각의 구조체에 대응하는, 소스 및 드레인을 위한 에피택셜 층의 형성 후의 예시적인 단면도를 보여준다.
리세스부(80)의 바닥, 즉 노출된 기판(10) 위에 제1 에피택셜 층(110)이 형성된다. 제1 에피택셜 층(110)은 채널층(20A)에 인장 응력을 인가하는 채널 응력 유발체로서 기능한다. 제1 에피택셜 층(110)은 본 실시예의 경우 SiCP를 포함한다. X-선 회절(XRD) 기법에 의해 결정되는 SiCP 내의 탄소 농도는 약 1% 내지 5% 범위에 있다. 일부 실시예에서 탄소 농도는 약 1.2% 내지 약 4%의 범위에 있으며, 다른 실시예에서 약 2% 내지 약 3%의 범위에 있을 수 있다. SiCP 내의 P(인)의 양은 약 1×1018cm-3 내지 약 1×1020cm-3의 범위에 있다. 제1 에피택셜 층(110)의 두께는 본 실시예에서 약 5 nm 내지 20 nm의 범위에 있고 다른 실시예에서 약 5 nm 내지 약 15 nm의 범위에 있다.
도 10a-10c에 도시된 바와 같이 핀 구조체(20)[채널층(20A)과 우물층(20B)]에 직접 접촉되어 있는 제1 에피택셜 층(110)은 탄소를 포함하고 있으므로, 탄소는 Si과 P 침입체를 포획하여 SiCP 제1 에피택셜 층(110) 내의 인이 채널층(20A) 내로 확산되는 것을 억제함으로써 단채널 효과(short channel effect)를 억제할 수 있다. 제1 에피택셜 층의 저항률은 약 0.8 mΩcm 내지 1.2 mΩcm의 범위에 있다.
일반적으로, 근접도(Px)가 감소되면 채널 응력 유발체의 효과가 강화되므로 단채널 효과가 악화된다. 그러나, SiCP 제1 에피택셜 층이 인의 확산을 억제하는 탄소를 포함하면, 도 10a-10c에 도시된 바와 같이 근접도를 감소시킬 수 있다.
도 10a에서, 근접도(Px)는 양의 값으로 0보다 크고 10 nm보다 작다. 일부 실시예에서 Px는 약 1 nm 내지 약 7 nm의 범위에 있다. 도 10a에서, 채널층(20)과 소스/드레인 에피택셜 층 간의 계면은 측벽 절연층 바로 아래 위치된다.
도 10b에서, 근접도(Px)는 실질적으로 0 nm이다. 도 10b에서, 채널층(20)과 소스/드레인 에피택셜 층 간의 계면은 측벽 절연층과 게이트 전극층 사이의 계면 바로 아래 위치된다.
도 10c에서, 근접도(Px)는 음의 값으로 약 -2 nm보다 크고 0 nm 미만이다. 일부 실시예에서 Px는 약 -1 nm 이상 0 nm 미만이다(-1 nm ≤ Px < 0 nm). 도 10c에서, 채널층(20)과 소스/드레인 에피택셜 층 사이의 계면은 게이트 전극층 바로 아래에 위치된다.
게이트 전극층과 소스/드레인 에피택셜 층 간의 근접도는 다른 방법으로 정해질 수 있다. 예를 들면, "Px > 0"의 조건은 채널층(20A)의 폭(Wc)이 "게이트 전극층의 폭(Wg)" < Wc < Wg + 2 × "측벽 절연층의 두께(T)"를 만족하는 경우의 조건에 대응한다. "Px = 0"의 조건은 "Wc = Wg"의 조건에 대응한다. "Px < 0"의 조건은 "Wc < Wg"의 조건에 대응한다.
제1 에피택셜 층(110)을 형성한 후, 제1 에피택셜 층(110) 위에 제2 에피택셜 층(120)을 형성한다. 제2 에피택셜 층(120)은 채널층(20A)에 인장 응력을 인가하는 주요 채널 응력 유발체로서 기능한다. 제2 에피택셜 층(120)은 본 실시예에서 SiCP를 포함한다. XRD에 의해 확정되는 제2 에피택셜 층(120)의 SiCP 내의 탄소 농도는 SiCP 제1 에피택셜 층(110)의 탄소 농도보다 작고 약 0.7% 내지 3%의 범위에 있다. 일부 실시예에서, 탄소 농도는 약 1% 내지 약 3%의 범위에 있으며, 다른 실시예에서, 약 1.2% 내지 약 2.5%의 범위에 있을 수 있다. SiCP 제2 에피택셜 층의 P의 양은 SiCP 제1 에피택셜 층의 인의 양보다 크고 약 1×1020cm-3 내지 약 2×1020cm-3의 범위에 있다. 제2 에피택셜 층(120)의 두께는 본 실시예에서 약 20 nm 내지 약 40 nm의 범위 또는 다른 실시예에서 약 25 nm 내지 약 35 nm의 범위에 있다. 제2 에피택셜 층의 저항률은 약 0.3 mΩcm 내지 1.0 mΩcm의 범위에 있다.
제1 에피택셜 층(110)과 제2 에피택셜 층(120)의 형성 중에, 기판(10) 내의 전위(105)는 제1 에피택셩 층(110)과 제2 에피택셜 층(120) 내로 성장한다. 제1 에피택셜 층(110)과 제2 에피택셜 층(120) 내에 형성된 전위는 채널층(20A)에 대한 추가적인 응력 유발원이다.
제2 에피택셜 층(120)을 형성한 후, 제2 에피택셜 층(120) 위에 제3 에피택셜 층(130)을 형성한다. 제3 에피택셜 층(130)도 역시 채널층(20A)에 인장 응력을 인가하는 채널 응력 유발체로서 기능한다. 제3 에피택셜 층(130)은 본 실시예에서 SiP를 포함한다. SiP 층은 의사-입방체 Si3P4를 포함할 수 있다. SiP 제3 에피택셜 층(130)의 P의 양은 SiCP 제2 에피택셜 층(120)의 인의 양보다 많고 일부 실시예에서 약 1×1021cm-3 내지 약 2×1022cm-3의 범위이고 다른 실시예에서 약 2×1021cm-3 내지 약 5×1021cm-3의 범위에 있다. 제3 에피택셜 층(130)의 두께는 일부 실시예에서 약 1 nm 내지 25 nm의 범위에 있고 다른 실시예에서 약 2 nm 내지 약 10 nm의 범위에 있다.
제3 에피택셜 층(130)의 상부면은 게이트 구조체 아래의 핀 구조체의 상부면의 높이와 같거나 게이트 구조체 아래의 핀 구조체보다 약간 높게(약 1 nm 내지 약 5 nm) 위치될 수 있다.
제1 내지 제3 에피택셜 층의 다른 응력 유발체 구조를 사용하는 것에 의해, 단채널 효과를 억제하여 채널층에 인가되는 응력을 증가시키는 것이 가능하다.
상기 실시예에서, 애피택셜 층의 개수는 오직 3개이다. 일부 실시예에서, 제3 에피택셜 층 위에 추가적인 에피택셜 층을 형성할 수 있다. 추가적인 에피택셜 층은 붕소를 함유하는 SiP를 포함할 수 있다. 추가적인 에피택셜 층 내의 붕소의 양은 제3 에피택셜 층 내의 붕소의 양보다 많을 수 있다.
또한, 제3 에피택셜 층(130) 위에 제4 층(140)을 형성할 수 있다. 제4 층(140)은 SiP 에피택셜 층을 포함할 수 있다. 제4 층(140)은 소스/드레인 내에 실리사이드를 형성하기 위한 희생층이다. SiP 제4 층(140) 내의 인의 양은 SiCP 제3 에피택셜 층(130)의 인의 양보다 적고 일부 실시예에서 약 1×1018cm-3 내지 약 1×1020cm-3의 범위에 있다.
적어도 하나의 실시예에서, 에피택셜 층(110-140)은 LPCVD 공정 또는 원자층 증착법에 의해 에피택셜 성장된다. LPCVD 공정은 SiH4, Si2H6 또는 Si3H8과 같은 실리콘 소스 가스, CH4 또는 SiH3CH와 같은 탄소 소스 가스 및 PH3와 같은 인 소스 가스를 사용하여 약 400-800 ℃의 온도와 약 1-200 Torr의 압력 하에서 수행된다.
전술한 실시예에서, 리세스 식각시 건식 식각을 이용하여 핀 구조체를 식각한다. 건식 식각 대신에 습식 식각을 행할 수 있다.
습식 식각은 TMAH(테트라메틸암모늄 하이드록시드)를 사용하여 수행한다. TMAH에 의한 실리콘의 습식 식각시, Si (100) 면의 식각율은 Si (111) 면의 식각율보다 빠르다. 따라서, 기판(10)이 (100) 실리콘 결정면이고 핀 구조체가 TMAH에 의해 식각되면, 리세스부(80)의 단면도는 도 11에 도시된 바와 같이 경사진 단부(82) 프로파일을 갖는다. 식각 조건을 조정하는 것에 의해 단부(82)의 위치를 조정할 수 있어서 근접도(Px)를 조정할 수 있다.
도 12에 도시된 바와 같이, 제1-제3 에피택셜 층과 제4 층은 TMAH 습식 식각에 의해 형성된 리세스부(80) 내에 형성된다. 일부 실시예에서, 건식 식각과 습식 식각을 결합할 수 있다.
전술한 실시예에서, 복수의 핀 구조체가 리세스 식각시 "합쳐진다". 그러나, 전술한 구조체와 제조 단계들은 단일 핀 구조체를 갖는 FinFET 소자 또는 소스/드레인이 "합쳐지지 않은" 구조의 다중 핀을 갖는 FinFET 소자에 적용될 수 있다. 소스/드레인이 "합쳐지지 않은" 구조의 다중 핀을 갖는 FinFET 소자에서, 리세스 식각은 기판의 높이로 수행되거나 기판에 도달되기 전에 종료될 수 있다.
FinFET 소자는 접촉부/비아, 배선 금속층, 유전층, 부동태 층 등과 같은 다양한 특징부를 형성하기 위해 추가로 CMOS 공정을 받을 수 있음을 알아야 한다. 조절된 절연 및 변형 구조는 FinFET의 채널층(20A) 내에 주어진 양의 변형을 제공함으로써 소자 성능을 향상시킨다.
여기 설명된 여러 실시예 또는 실례는 기존 기술에 대해 여러 가지 장점을 제공한다. 예를 들면, 제1 에피택셜 층에 탄소를 포함하면서 게이트 전극층과 소스/드레인 에피택셜 층(제1 에피택셜 층) 사이의 근접도를 감소시키는 것에 의해, 채널층 내로 인이 확산되는데 기인한 단채널 효과를 억제함과 함께 채널층에 인가되는 응력을 증가시키는 것이 가능하다.
모든 장점을 여기에 논의할 필요는 없으며 모든 실시예 또는 실례에 대해 특별한 장점이 요구되는 것은 아니며 다른 실시예 또는 실례가 서로 상이한 장점을 제공할 수 있음을 알 것이다.
본 발명의 일 측면에 따르면, 반도체 소자는 FinFET를 포함한다. FinFET는 기판 위에 배치된 핀 구조체를 포함한다. 핀 구조체는 채널층을 포함하고, 제1 방향으로 연장된다. 또한, FinFET는 게이트 전극층과 게이트 유전층을 포함하고 핀 구조체의 일부를 피복하며 제1 방향에 수직인 제2 방향으로 연장되는 게이트 구조체를 포함한다. 게이트 구조체는 게이트 전극층의 양쪽 주 측면 위에 배치된 측벽 절연층을 더 포함한다. FinFET는 게이트 구조체에 의해 피복되지 않은 리세스부 내에 배치된 응력 유발체 층을 각각 포함하는 소스 및 드레인을 더 포함한다. 응력 유발체 층은 제1 응력 유발체 층, 해당 제1 응력 유발체 층 위에 놓인 제2 응력 유발체 층 및 해당 제2 응력 유발체 층 위에 놓인 제3 응력 유발체 층을 더 포함한다. 소스 내에서, 제1 응력 유발체 층과 채널층 사이의 계면은 소스 또는 게이트 전극에 인접한 측벽 절연층 중 하나의 아래에 위치된다.
본 발명의 다른 실시예에 따르면, 반도체 소자는 FinFET를 포함한다. FinFET는 기판 위에 배치된 핀 구조체를 포함한다. 핀 구조체는 채널층을 포함하고, 제1 방향으로 연장된다. 또한, FinFET는 게이트 전극층과 게이트 유전층을 포함하고 핀 구조체의 일부를 피복하며 제1 방향에 수직인 제2 방향으로 연장되는 게이트 구조체를 포함한다. 게이트 구조체는 게이트 전극층의 양쪽 주 측면 위에 배치된 측벽 절연층을 더 포함한다. FinFET는 게이트 구조체에 의해 피복되지 않은 리세스부 내에 배치된 응력 유발체 층을 각각 포함하는 소스 및 드레인을 더 포함한다. 응력 유발체 층은 제1 응력 유발체 층, 해당 제1 응력 유발체 층 위에 놓인 제2 응력 유발체 층 및 해당 제2 응력 유발체 층 위에 놓인 제3 응력 유발체 층을 더 포함한다. 소스 내에서, 제1 응력 유발체 층과 채널층 사이의 계면은 소스 또는 게이트 전극에 인접한 측벽 절연층 중 하나의 아래에 위치된다. 제1 방향을 따른 채널층의 폭은 제1 방향을 따른 게이트 전극의 폭과 측벽 절연층들의 폭의 합보다 작다.
본 발명의 다른 측면에 따르면, 반도체 소자를 제조하는 방법은 기판 위에 핀 구조체를 형성하는 단계를 포함한다. 핀 구조체는 아이솔레이션 절연층으로부터 노출된 채널층을 포함하고 제1 방향으로 연장된다. 핀 구조체의 일부 위에는 게이트 전극층과 게이트 유전층을 포함하는 게이트 구조체가 형성된다. 게이트 구조체는 제1 방향에 수직인 제2 방향으로 연장된다. 게이트 구조체는 게이트 전극층의 양쪽 주 측면 위에 배치된 측벽 절연층을 더 포함한다. 게이트 구조체에 의해 피복되지 않은 핀 구조체의 일부를 제거하는 것에 의해 리세스부가 형성된다. 리세스부 내에는 각각 응력 유발체 층을 포함하는 소스 및 드레인이 형성된다. 응력 유발체 층은 제1 응력 유발체 층, 해당 제1 응력 유발체 층 위에 형성된 제2 응력 유발체 층 및 해당 제2 응력 유발체 층 위에 형성된 제3 응력 유발체 층을 포함한다. 리세스부는 소스 내에서 제1 응력 유발체 층과 채널층 사이의 계면이 소스 또는 게이트 전극에 인접한 측벽 절연층 중 하나의 아래에 위치되도록 형성된다.
이상의 설명은 당업자가 본 발명의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예 또는 실례와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 발명을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 발명의 취지 및 범위를 벗어나지 않으며 그리고 본 발명의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (10)

  1. 반도체 소자에 있어서,
    FinFET를 포함하고, 상기 FinFET는,
    기판 위에 배치되고, 채널층을 포함하고, 제1 방향으로 연장되는, 핀 구조체와;
    게이트 전극층과 게이트 유전층을 포함하고, 상기 핀 구조체의 일부를 피복하며, 상기 제1 방향에 수직인 제2 방향으로 연장되며, 상기 게이트 전극층의 양쪽 주 측면 위에 배치된 측벽 절연층을 더 포함하는, 게이트 구조체와;
    상기 게이트 구조체에 의해 피복되지 않은 상기 핀 구조체 내의 리세스부 내에 배치된 응력 유발체 층(stressor layer)을 각각 포함하는, 소스 및 드레인을 포함하고,
    상기 응력 유발체 층은 제1 응력 유발체 층, 상기 제1 응력 유발체 층 위에 놓인 제2 응력 유발체 층, 및 상기 제2 응력 유발체 층 위에 놓인 제3 응력 유발체 층을 더 포함하고,
    상기 소스 내에서, 상기 제1 응력 유발체 층과 상기 채널층 사이의 계면은, 상기 측벽 절연층 중 상기 소스에 더 가까이 위치한 측벽 절연층 또는 게이트 전극의 아래에 위치된 것인, 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 응력 유발체 층은 SiCP를 포함하고,
    상기 제2 응력 유발체 층은 SiCP를 포함하고,
    상기 제1 응력 유발체 층 내의 탄소 농도는 상기 제2 응력 유발체 층 내의 탄소 농도보다 높은 것인, 반도체 소자.
  3. 제1항에 있어서,
    상기 핀 구조체는 상기 게이트 구조체 아래에 다중 핀을 포함하고,
    상기 다중 핀에 대해 하나의 소스와 하나의 드레인이 공통으로 제공되는 것인, 반도체 소자.
  4. 제1항에 있어서,
    상기 기판으로부터 상기 응력 유발체 층까지 연장되는 전위(dislocation)를 더 포함하는, 반도체 소자.
  5. 제1항에 있어서,
    상기 계면은 상기 채널층에 가장 가까이에 있는 상기 응력 유발체 층의 지점으로서 규정되는 것인, 반도체 소자.
  6. 제1항에 있어서,
    상기 소스에서, 상기 계면은 상기 측벽 절연층 중 상기 소스에 더 가까이 있는 측벽 절연층의 바로 아래에 위치되는 것인, 반도체 소자.
  7. 제1항에 있어서,
    상기 소스에서, 상기 계면은 상기 게이트 전극층과 상기 측벽 절연층 중 상기 소스에 더 가까이 있는 측벽 절연층의 계면으로부터 연장되는 평면에 위치되는 것인, 반도체 소자.
  8. 제1항에 있어서,
    상기 소스에서,
    상기 계면은 상기 게이트 전극층 바로 아래에 위치되고,
    상기 게이트 전극층과 상기 측벽 절연층 중 상기 소스에 더 가까이 있는 측벽 절연층의 계면으로부터 연장되는 평면과 상기 계면 사이의 거리는 1 nm 이하인 것인, 반도체 소자.
  9. 반도체 소자에 있어서,
    FinFET를 포함하고, 상기 FinFET는,
    기판 위에 배치되고, 채널층을 포함하고, 제1 방향으로 연장되는, 핀 구조체와;
    게이트 전극층과 게이트 유전층을 포함하고, 상기 핀 구조체의 일부를 피복하며, 상기 제1 방향에 수직인 제2 방향으로 연장되며, 상기 게이트 전극층의 양쪽 주 측면 위에 배치된 측벽 절연층을 더 포함하는, 게이트 구조체와;
    상기 게이트 구조체에 의해 피복되지 않은 상기 핀 구조체 내의 리세스부 내에 배치된 응력 유발체 층(stressor layer)을 각각 포함하는, 소스 및 드레인을 포함하고,
    상기 응력 유발체 층은 제1 응력 유발체 층, 상기 제1 응력 유발체 층 위에 놓인 제2 응력 유발체 층, 및 상기 제2 응력 유발체 층 위에 놓인 제3 응력 유발체 층을 더 포함하고,
    상기 제1 방향을 따른 상기 채널층의 폭은 상기 제1 방향을 따른 상기 게이트 전극의 폭과 상기 측벽 절연층들의 폭의 합보다 작은 것인, 반도체 소자.
  10. 반도체 소자를 제조하는 방법에 있어서,
    아이솔레이션 절연층으로부터 노출된 채널층을 포함하고 제1 방향으로 연장되는 핀 구조체를 기판 위에 형성하는 단계와;
    상기 핀 구조체의 일부 위의 게이트 유전층과 게이트 전극층을 포함하고, 상기 제1 방향에 수직인 제2 방향으로 연장되며, 상기 게이트 전극층의 양쪽 주 측면 위에 배치된 측벽 절연층을 더 포함하는, 게이트 구조체를 형성하는 단계와;
    상기 게이트 구조체에 의해 피복되지 않은 상기 핀 구조체의 일부를 제거함으로써 리세스부를 형성하는 단계와;
    각각 응력 유발체 층(stressor layer)을 포함하는 소스 및 드레인을 상기 리세스부 내에 형성하는 단계를 포함하고,
    상기 응력 유발체 층은 제1 응력 유발체 층, 상기 제1 응력 유발체 층 위에 형성된 제2 응력 유발체 층, 및 상기 제2 응력 유발체 층 위에 형성된 제3 응력 유발체 층을 포함하고,
    상기 리세스부는, 상기 소스 내에서, 상기 제1 응력 유발체 층과 상기 채널층 사이의 계면이 상기 측벽 절연층 중 상기 소스에 더 가까이 위치한 측벽 절연층 또는 게이트 전극의 아래에 위치되도록 형성되는 것인, 반도체 소자의 제조 방법.
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