KR20210093368A - 접촉부를 형성하는 방법 및 프로세싱 시스템 - Google Patents

접촉부를 형성하는 방법 및 프로세싱 시스템 Download PDF

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KR20210093368A
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타카시 쿠라토미
아브제리노스 브이. 겔라토스
시안민 탕
산제이 나타라잔
키반 카셰피자데
제보 첸
지안신 레이
샤상크 샤르마
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본원에서 개시되는 실시예들은 접촉부를 형성하는 방법 및 프로세싱 시스템을 포함한다. 프로세싱 시스템은, 기판의 소스/드레인 영역을 증착, 에칭, 및/또는 어닐링하도록 구성된 복수의 프로세스 챔버들을 포함한다. 방법은, 소스/드레인 영역 위에, 도핑된 반도체 층을 증착하는 단계, 트렌치에 앵커 층을 형성하는 단계, 및 트렌치에 전도체를 증착하는 단계를 포함한다. 접촉부를 형성하는 방법은, 통합된 프로세스들을 사용함으로써 접촉 저항 감소를 유발하며, 이는 소스/드레인 접촉부 형성의 다양한 동작들이 동일한 프로세싱 시스템 내에서 수행되는 것을 가능하게 한다.

Description

접촉부를 형성하는 방법 및 프로세싱 시스템
[0001] 본 개시내용의 실시예들은 일반적으로, 장치 및 방법에 관한 것으로, 더 구체적으로는, 접촉부를 형성하는 방법 및 프로세싱 시스템에 관한 것이다.
[0002] 트랜지스터들은 현대적인 디지털 프로세서들 및 메모리 디바이스들의 기본적인 디바이스 엘리먼트들이며, 고전력 전자기기의 애플리케이션들에서 발견된다. 현재, 상이한 애플리케이션들에 사용될 수 있는 다양한 트랜지스터 설계들 또는 타입들이 존재한다. 다양한 트랜지스터 타입들은, 예컨대, BJT(bipolar junction transistor)들, JFET(junction field-effect transistor)들, MOSFET(metal-oxide-semiconductor field-effect transistor)들, 수직 채널 또는 트렌치 전계-효과 트랜지스터들, 및 초접합 또는 멀티-드레인 트랜지스터들을 포함한다. 트랜지스터들 중 MOSFET 제품군 내에서 등장한 한 가지 타입의 트랜지스터는 FinFET(fin field-effect transistor)이다.
[0003] FinFET는 벌크 반도체 기판, 예컨대 실리콘 기판 상에 제작될 수 있으며, 기판의 표면을 따라 길이 방향으로 이어지고 기판 표면에 수직인 높이 방향으로 연장되는 핀형 구조(fin-like structure)를 포함할 수 있다. 핀은, 예컨대 250 나노미터 미만의 좁은 폭을 갖는다. 핀은 절연 층을 통과할 수 있다. 전도성 게이트 재료 및 게이트 절연체를 포함하는 게이트 구조가 핀의 영역 위에 형성될 수 있다. 핀의 상부 부분들은, 게이트에 인접하게 소스/드레인 영역들을 형성하기 위해 게이트 구조의 양측에서 도핑된다.
[0004] FinFET들은 더 작은 크기들로의 상보적인 MOSFET 스케일링에 대해 유리한 정전기 특성들을 갖는다. 핀이 3차원 구조이기 때문에, 트랜지스터의 채널은 핀의 3개의 표면들 상에 형성될 수 있고, 그에 따라, FinFET는 기판 상에서 점유되는 주어진 표면적에 대해 높은 전류 스위칭 능력을 나타낼 수 있다. 채널 및 디바이스가 기판 표면으로부터 상승될 수 있기 때문에, 종래의 평면형 MOSFET들과 비교하여 인접한 디바이스들 사이의 전기장 커플링이 감소될 수 있다.
[0005] 반도체 설계, 제조, 및 동작에서 핵심적인 난제는 접촉 저항이다. 예컨대, FinFET 디바이스의 소스 및 드레인 영역들은 소스/드레인 접촉 트렌치를 형성하기 위한 에칭 프로세스에 의해 침식되어, 접촉 저항 증가를 초래할 수 있다. 접촉 저항 증가의 결과는 반도체 기판 상에 형성된 트랜지스터들 및 다른 디바이스 구조들을 포함하는 회로 디바이스들의 성능 감소이다.
[0006] 따라서, 접촉 저항이 감소된 접촉부들이 필요하다.
[0007] 본 개시내용의 실시예들은 일반적으로, 접촉부를 형성하기 위한 방법들 및 프로세싱 시스템들에 관한 것이다. 프로세싱 시스템은, 기판의 소스/드레인 영역을 증착, 에칭, 및/또는 어닐링하도록 구성된 복수의 프로세스 챔버들을 포함한다. 방법은, 소스/드레인 영역 위에, 도핑된 반도체 층을 증착하는 단계, 트렌치에 앵커 층(anchor layer)을 형성하는 단계, 및 트렌치에 전도체를 증착하는 단계를 포함한다. 접촉부를 형성하는 방법은, 통합된 프로세스들을 사용함으로써 접촉 저항 감소를 유발하며, 이는 소스/드레인 접촉부 형성의 다양한 동작들이 동일한 프로세싱 시스템 내에서 수행되는 것을 가능하게 한다.
[0008] 일 실시예에서, 프로세싱 시스템이 제공되며, 프로세싱 시스템은 시스템 제어기, 제1 프로세스 챔버, 제2 프로세스 챔버, 및 제4 프로세스 챔버를 포함한다. 제어기는, 제1 프로세스 챔버로 하여금, 기판의 소스/드레인 영역의 노출된 표면 상에, 도핑된 반도체 층 및 금속 실리사이드 층을 증착하게 하도록 구성된다. 소스/드레인 영역은 소스/드레인 영역 위에 형성된 유전체 재료에 형성된 트렌치를 통해 노출된다. 제어기는, 제2 프로세스 챔버로 하여금, 금속 실리사이드 층 및 트렌치의 측벽들 위에 앵커 층을 형성하게 하도록 구성된다. 제어기는, 제3 프로세스 챔버로 하여금, 트렌치를 전도체로 충전(fill)하게 하도록 구성된다. 제어기는, 제4 프로세스 챔버로 하여금, 트렌치 내에서 전도체를 리플로우(reflow)시키기 위해 기판을 가열하게 하도록 구성된다. 소스/드레인 영역은 제1 도펀트 농도를 갖는다. 도핑된 반도체 층은 제1 도펀트 농도보다 더 높은 제2 도펀트 농도를 갖는다.
[0009] 다른 실시예에서, 프로세싱 시스템이 제공되며, 프로세싱 시스템은 복수의 프로세스 챔버들을 포함한다. 복수의 프로세스 챔버들은, 기판의 소스/드레인 영역의 노출된 표면으로부터 오염물을 제거하도록 구성된 제1 프로세스 챔버 ― 소스/드레인 영역은 소스/드레인 영역 위에 형성된 유전체 재료에 형성된 트렌치를 통해 노출됨 ―, 소스/드레인 영역 위에, 도핑된 반도체 층 및 금속 실리사이드 층을 순차적으로 증착하도록 구성된 제2 프로세스 챔버, 금속 실리사이드 층 및 트렌치의 측벽들 상에 배리어 층을 증착하도록 구성된 제3 프로세스 챔버, 배리어 층 위에 앵커 층을 증착하도록 구성된 제4 프로세스 챔버, 트렌치를 전도체로 충전하도록 구성된 제5 프로세스 챔버, 전도체 위에 오버버든 층(overburden layer)을 증착하도록 구성된 제6 프로세스 챔버, 및 트렌치 내에서 전도체를 리플로우시키기 위해 기판을 가열하도록 구성된 제7 프로세스 챔버를 포함한다. 소스/드레인 영역은 제1 도펀트 농도를 갖는다. 도핑된 반도체 층은 제1 도펀트 농도보다 더 높은 제2 도펀트 농도를 갖는다.
[0010] 또 다른 실시예에서, 접촉부를 형성하는 방법이 제공되며, 방법은, 기판의 소스/드레인 영역의 노출된 표면 상에, 도핑된 반도체 층을 증착하는 단계 ― 소스/드레인 영역은 소스/드레인 영역 위에 형성된 유전체 재료에 형성된 트렌치를 통해 노출됨 ―, 도핑된 반도체 층 상에 금속 실리사이드 층을 증착하는 단계, 금속 실리사이드 층 및 트렌치의 측벽들 위에 앵커 층을 형성하는 단계, 트렌치를 전도체로 충전하는 단계, 및 트렌치 내에서 전도체가 리플로우되도록 기판을 가열하는 단계를 포함한다. 소스/드레인 영역은 제1 도펀트 농도를 갖는다. 도핑된 반도체 층은 제1 도펀트 농도보다 더 높은 제2 도펀트 농도를 갖는다.
[0011] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 예시적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 하며, 다른 균등하게 유효한 실시예들을 허용할 수 있다는 것이 주목되어야 한다.
[0012] 도 1은 일 실시예에 따른, 접촉부를 형성하기 위한 방법 동작들의 흐름도이다.
[0013] 도 2a - 도 2d는 일 실시예에 따른, 도 1의 방법의 상이한 스테이지들 동안의 기판의 다양한 도면들을 예시한다.
[0014] 도 3은 일 실시예에 따른 기판의 단면도를 예시한다.
[0015] 도 4는 일 실시예에 따른, 다중-챔버 프로세싱 시스템의 개략적인 평면도를 예시한다.
[0016] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이 추가의 언급없이 다른 실시예들에 유익하게 통합될 수 있는 것으로 고려된다.
[0017] 본원에서 개시되는 실시예들은 접촉부를 형성하는 방법 및 프로세싱 시스템을 포함한다. 다양한 실시예들에서, 방법은 진공을 파괴하지 않으면서 프로세싱 시스템에서 다음의 동작들을 수행하는 단계를 포함하며, 그 동작들은: 기판의 트랜지스터의 소스/드레인 영역의 노출된 표면에 대해 예비-세정 프로세스를 수행하는 동작 ― 소스/드레인 영역은 소스/드레인 영역 위에 형성된 유전체 재료에 형성된 트렌치를 통해 노출됨 ―, 에피택셜 증착 프로세스에 의해 노출된 소스/드레인 영역 상에 실리사이드 층을 형성하는 동작, 원자 층 증착 프로세스에 의해 실리사이드 층 위에 배리어/라이너 층을 형성하는 동작, 물리 기상 증착 프로세스에 의해 배리어/라이너 층 상에 앵커 층을 형성하는 동작, 화학 기상 증착 프로세스에 의해 트렌치를 전도체로 충전하는 동작, 및 기판을 어닐링하는 동작을 포함한다. 통합된 프로세스는 저항 및 공극(void)들이 감소된 코발트 접촉부들을 형성할 수 있고, 그에 의해, 고성능 로직 트랜지스터를 제공한다. 본원에서 개시되는 실시예들은 접촉 저항이 감소된 접촉부를 생성하는 데 유용할 수 있다(그러나 이에 제한되지 않음).
[0018] 전술한 바는 본 개시내용에서 설명되는 기법들을 광범위하게 약술한다. 본 개시내용의 개념들은 평면형 트랜지스터 디바이스에 대해 또는 3차원 트랜지스터 디바이스, 이를테면, FinFET(fin field effect transistor)들, HGAA(horizontal gate all around) FET들, VGAA(vertical gate all around) FET들, 나노와이어 채널 FET들, 스트레인드-반도체 디바이스들 등에 대해 구현될 수 있는 것으로 고려된다.
[0019] 본원에서 사용되는 바와 같이, "약"이라는 용어는 공칭 값으로부터 +/-10%의 편차를 의미한다. 그러한 편차는 본원에서 제공된 임의의 값에 포함될 수 있다는 것이 이해되어야 한다.
[0020] 도 1은 일 실시예에 따른, 접촉부를 형성하기 위한 방법(100) 동작들의 흐름도이다. 도 2a - 도 2d는 일 실시예에 따른, 방법(100)의 상이한 스테이지들 동안의 기판(200)의 다양한 도면들을 예시한다. 방법(100) 동작들이 도 1 및 도 2a - 도 2d와 관련하여 설명되었지만, 당업자들은 임의의 순서로 방법 동작들을 수행하도록 구성된 임의의 시스템이 본원에서 설명되는 실시예들의 범위 내에 속한다는 것을 이해할 것이다. 방법(100)은 본원에서 제시되지 않은 임의의 다른 반도체 구조들을 형성하는 데 활용될 수 있다는 것이 주목된다. 당업자들은 반도체 디바이스 및 연관된 구조들을 형성하기 위한 전체 프로세스가 도면들에 예시되지 않거나 본원에서 설명되지 않음을 인식해야 한다. 접촉부는 트랜지스터 또는 다른 반도체 디바이스의 일부일 수 있다.
[0021] 방법(100)은, 동작(102)에서, 기판(200)을 프로세스 챔버 내에 제공함으로써 시작된다. 프로세스 챔버는 에칭 챔버일 수 있다. 기판(200)은 당해 기술 분야에서 사용되는 임의의 기판이고, 임의의 반전도성, 절연성, 또는 금속성 재료를 포함한다. 도 2a에 예시된 바와 같이, 기판(200)은 반도체 층(202), 복수의 반도체 구조들(204), 제1 유전체 재료(206), 소스/드레인 영역(208), CESL(contact etch stop layer)들(210), 및 제2 유전체 재료(212)를 포함한다. 복수의 반도체 구조들(204)(단지 2개만이 도시됨)은 반도체 층(202)으로부터 연장된다. 반도체 구조들(204)은 반도체 핀들일 수 있다. 반도체 층(202)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 또는 III/V 족 화합물 반도체들, 이를테면, 갈륨 비소(GaAs) 또는 인듐 갈륨 비소(InGaAs)로 제작될 수 있다. 반도체 층(202)은 p형 또는 n형 도펀트로 도핑될 수 있다. 일 실시예에서, 반도체 층(202)은 p형 도펀트, 이를테면, 붕소(B)로 도핑된다. 다른 실시예에서, 반도체 층(202)은 n형 도펀트, 이를테면, 인(P) 또는 비소(As)로 도핑된다. 반도체 구조들(204)은 반도체 층(202)과 동일한 재료로 제작된다. 일 실시예에서, 반도체 구조들(204)은 반도체 층(202)과 통합된다.
[0022] 제1 유전체 재료(206)는 반도체 층(202) 상의 반도체 구조들(204) 사이에 배치된다. 제1 유전체 재료(206)는 STI(shallow trench isolation) 영역들일 수 있고, 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 탄질화물(SiCN), 또는 다른 적절한 유전체 재료로 제작될 수 있다.
[0023] 일 예에서, 소스/드레인 영역(208)은 소스 영역 또는 드레인 영역이다. 다른 예에서, 소스/드레인 영역(208)은, 도 2a에 예시된 바와 같이 병합된 소스/드레인 영역을 포함한다. 어느 한 예에서, 소스/드레인 영역(208)은 반도체 구조들(204) 상에 에피택셜방식으로 성장되는 반도체 재료로 제작된다. 소스/드레인 영역(208)은 Si, Ge, SiGe, 또는 III/V 족 화합물 반도체들, 이를테면, GaAs 또는 InGaAs로 제작된다. 소스/드레인 영역(208)은 p형 또는 n형 도펀트로 도핑될 수 있다. 일 예에서, 소스/드레인 영역(208)은 p형 도펀트, 이를테면, B로 도핑된다. 대안적으로, 소스/드레인 영역(208)은 n형 도펀트, 이를테면, P 또는 As로 도핑된다. 소스/드레인 영역(208)은 반도체 구조(204) 상에 에피택셜방식으로 성장될 수 있으며, 상이한 표면 평면들 상의 상이한 성장 레이트 때문에, 소스/드레인 영역(208)이 다이아몬드 형상을 갖게 하기 위해 패싯(facet)들이 형성될 수 있다.
[0024] CESL(210)은 제1 유전체 재료(206) 및 소스/드레인 영역(208) 상에 형성된다. CESL(210)은 유전체 재료, 이를테면, SiO2, Si3N4, SiCN, 또는 이들의 조합으로 제작된다. 제2 유전체 재료(212)가 CESL(210) 위에 배치된다. 제2 유전체 재료(212)는 층간 유전체일 수 있고, 유전체 재료, 이를테면, SiO2, Si3N4, SiCN, 또는 이들의 조합으로 제작될 수 있다. 기판(200)은, 반도체 구조들(204) 위에 배치되고 반도체 구조들(204)에 수직으로 연장되는 복수의 게이트들(도시되지 않음)을 더 포함할 수 있다.
[0025] 동작(104)에서, 도 2b에 예시된 바와 같이, 각각의 소스/드레인 영역(208)을 노출시키기 위해 제2 유전체 재료(212)에 트렌치(214)가 형성된다. 트렌치(214)는 각각의 소스/드레인 영역(208) 위에 배치된 제2 유전체 재료(212) 및 CESL(210)의 일부분을 제거함으로써 형성되고, 각각의 소스/드레인 영역(208)의 표면(216)이 노출된다. 트렌치(214)는 임의의 적절한 제거 프로세스에 의해 형성될 수 있다. 일 예에서, 트렌치(214)는 플라즈마 에칭 프로세스에 의해 형성된다.
[0026] 각각의 트렌치(214)에서 단일 소스/드레인 영역(208)이 노출된다. 대안적으로, 도 2b에 예시된 바와 같이, 병합된 소스/드레인 영역(208)이 각각의 트렌치(214)에서 노출된다. 트렌치(214)의 형성 동안 소스/드레인 영역(208)의 일부분이 제거될 수 있다. 침식된 소스/드레인 영역(208)은 증가된 접촉 저항을 갖는다. 트렌치(214)는 프로세스 챔버에서 형성되며, 프로세스 챔버는 RIE(reactive ion etch) 챔버 또는 다른 적절한 에칭 챔버일 수 있다.
[0027] 동작(106)에서, 소스/드레인 영역(208)의 노출된 표면(216)에 대해 예비-세정 프로세스가 수행된다. 예비-세정 프로세스는 소스/드레인 영역(208)의 표면(216) 상의 임의의 오염물, 이를테면, 탄소 또는 산화물 오염물을 제거한다. 예비-세정 프로세스는 임의의 적절한 에칭 프로세스, 이를테면, 건식 에칭, 습식 에칭, 또는 이들의 조합일 수 있다. 일 예에서, 예비-세정 프로세스는, 습식 에칭 프로세스에 이은 건식 에칭 프로세스를 포함한다. 습식 에칭 프로세스는 암모니아(NH3) 또는 수소 불화물(HF) 용액을 활용할 수 있다. 건식 에칭 프로세스는 플라즈마 에칭 프로세스일 수 있고, 불소-함유 또는 수소-함유 에천트를 활용할 수 있다. 예비-세정 프로세스는 소스/드레인 영역(208)의 임의의 부분을 실질적으로 제거하지 않는다.
[0028] 예비-세정 프로세스는, 동작들(102 및 104)로부터의 프로세스 챔버와 동일한 또는 상이한 프로세싱 시스템일 수 있는 프로세싱 시스템의 제1 프로세스 챔버에서 수행된다. 일 예에서, 예비-세정 프로세스는 원격 플라즈마 소스를 사용하는 프로세스 챔버에서 수행된다. 예비-세정 프로세스를 수행하기에 적절한 일 예시적 프로세스 챔버는 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 AKTIV Pre-Clean™ 챔버 또는 SICONI™ 세정 챔버이다. 대안적으로, 예비-세정 프로세스는 ICP(inductively coupled plasma) 소스를 사용하는 에칭 챔버와 같은 에칭 챔버에서 수행된다. 일 예시적 에칭 챔버는, 캘리포니아, 산타클라라의 Applied Materials Inc.로부터 입수가능한 수정된 DPN(Decoupled Plasma Nitridation) 챔버이다. 그러나, 다른 제조사들로부터의 다른 적절하게 구성된 챔버들이 또한, 예비-세정 프로세스를 수행하도록 구현될 수 있는 것으로 고려된다.
[0029] 동작(108)에서, 도 2c에 예시된 바와 같이, 노출된 소스/드레인 영역(208)의 표면들(216) 상에, 도핑된 반도체 층(220)이 형성된다. 도핑된 반도체 층(220)은 선택적 에피택셜 증착 프로세스에 의해 형성될 수 있다. 도핑된 반도체 층(220)은, 선택적 에피택셜 증착 프로세스의 결과로서, 트렌치(214)의 측벽들(218)이 아니라 소스/드레인 영역(208)의 노출된 표면, 즉, 트렌치(214)의 최하부 상에 형성된다. 도핑된 반도체 층(220)은, 도핑된 반도체 층(220)의 도펀트 농도가 소스/드레인 영역(208)의 도펀트 농도보다 더 높은 것을 제외하고는, 소스/드레인 영역(208)과 동일한 재료로 제작될 수 있다. 일 실시예에서, 도핑된 반도체 층(220)은 도펀트 소킹 프로세스(dopant soak process)에 의해 형성된다. 도펀트 소킹 프로세스 동안, 소스/드레인 영역(208)의 최상부 부분은, 이를테면, 표면(216)으로부터 미리 결정된 깊이까지, 도핑된 반도체 층(220)으로 변환된다. 도핑된 반도체 층(220)은 약 1 Å 내지 약 200 Å의 범위의 두께를 가질 수 있다. 일 실시예에서, 도핑된 반도체 층(220)의 도펀트 농도 대 소스/드레인 영역(208)의 도펀트 농도의 비는 약 1.5:1 내지 약 10:1, 예컨대 약 2:1 내지 약 6:1의 범위이다. 일 예에서, 도핑된 반도체 층(220)의 도펀트 농도는 약 1x1019 atoms/cm3 내지 약 1x1022 atoms/cm3이다. 도핑된 반도체 층(220)의 증가된 도펀트 농도는 접촉 저항을 감소시킨다.
[0030] 선택적 에피택셜 증착 프로세스는 프로세싱 시스템의 제2 프로세스 챔버에서 수행된다. 일 실시예에서, 도핑된 반도체 층(220)은 에피택셜 챔버에서 형성된다. 에피택셜 챔버의 일 예는 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 RP(reduced pressure) Epi 챔버이다. 그러나, 다른 제조사들로부터의 다른 적절하게 구성된 챔버들이 또한, 도핑된 반도체 층(220)을 형성하기 위해 선택적 에피택셜 증착 또는 도펀트 소킹 프로세스를 수행하도록 구현될 수 있는 것으로 고려된다.
[0031] 동작(110)에서, 도 2c에 예시된 바와 같이, 선택적 에피택셜 증착 프로세스에 의해 금속 실리사이드 층(222)이, 도핑된 반도체 층(220) 상에 형성된다. 금속 실리사이드 층(222)은, 선택적 에피택셜 증착 프로세스의 결과로서, 트렌치(214)의 측벽들(218)이 아니라 도핑된 반도체 층(220), 즉, 트렌치(214)의 최하부 상에 형성된다. 금속 실리사이드 층(222)은 티타늄 실리사이드(TiSi), 코발트 실리사이드(CoSi), 루테늄 실리사이드(RuSi), 또는 다른 적절한 금속 실리사이드를 포함할 수 있다. 금속 실리사이드 층(222)은 도핑된 반도체 층(220)과 동일한 프로세스 챔버에서 형성될 수 있다.
[0032] 대안적으로, 도 3에 예시된 바와 같이, 도핑된 반도체 층(220) 및 금속 실리사이드 층(222)은 노출된 소스/드레인 영역(208)의 표면들 상에 형성되는 실리사이드 층(209)으로 대체될 수 있다. 일 실시예에서, 실리사이드 층(209)은, 노출된 소스/드레인 영역(208)의 표면 상에 그리고 제2 유전체 재료(212)의 표면(216) 위에 등각성 금속 층을 형성함으로써 형성된다. 등각성 금속 층은, CVD 프로세스, PECVD 프로세스, 고밀도 CVD 프로세스, PVD 프로세스, 도금 프로세스, 스퍼터링 프로세스, 증발 프로세스, 또는 임의의 적절한 프로세스를 사용하여 형성된 내화성 금속 층일 수 있다. 금속 층은 코발트(Co), 니켈(Ni), 티타늄(Ti), 루테늄(Ru), 탄탈(Ta), 텅스텐(W), 이들의 합금들, 다른 적절한 금속 실리사이드들, 또는 이들의 임의의 조합을 포함할 수 있다. 금속 층의 일부 예들은 TiSi, RuSi, 니켈 백금(NiPt) 합금, 니켈 팔라듐(NiPd), 니켈 레늄(NiRe), 티타늄 탄탈(TiTa), 또는 티타늄 니오븀(TiNb)을 포함한다(그러나 이에 제한되지 않음).
[0033] 일단 금속 층이 형성되면, 기판(200)은, 이를테면, 어닐링 프로세스에 의해 가열되고, 그에 따라, 노출된 소스/드레인 영역(208)이 금속 층과 반응하여 실리사이드 층(209)을 형성한다. 어닐링 프로세스는, 금속 층이 소스/드레인 영역들(208)과 접촉할 때마다 실리사이드 반응이 발생하게 한다. 사용되는 금속 층에 따라, 실리사이드 층(209)은 금속 층의 실리사이드일 수 있다. 예컨대, 금속 층이 Co를 포함하면, 실리사이드 층(209)은 CoSi를 포함한다. 어닐링 프로세스는 RTA(rapid thermal annealing) 챔버에서 수행될 수 있다. 일 예시적 챔버는 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 Vantage® RADOX™ RTP 챔버, 또는 다른 적절한 챔버이다. 그런 다음, 반응하지 않은 금속 층은 선택적 에칭 프로세스에 의해 제거되어, 실리사이드 층(209)을 기판 상에 남긴다.
[0034] 실리사이드 층(209)이 활용되는 실시예들에서, 도 3에 예시된 바와 같이, 실리사이드 층(209) 상에 선택적인 캡 층(224)이 형성될 수 있다. 도시되지 않았지만, 캡 층(224)은 또한, 금속 실리사이드 층(222) 상에 형성되어, 금속 실리사이드 층(222)과 배리어 층(225)(대안적으로 라이너 층으로 지칭됨) 및/또는 캡 층(224) 상에 후속적으로 형성될 앵커 층(227) 사이에 캡 층(224)이 배치되게 할 수 있다. 캡 층(224)은, 후속적으로 증착되는 앵커 층(227)으로부터의 금속 및/또는 후속적으로 트렌치(214)에 충전되는 접촉 금속이 확산되어 하부 실리사이드 층(209) 및/또는 소스/드레인 영역들(208)과 반응하는 것을 방지할 수 있다. 캡 층(224)은 또한, 트렌치(214)에 후속적으로 충전되는 접촉 금속과 실리사이드 층(209) 사이의 접착을 개선하기 위한 접착 층으로서의 역할을 할 수 있다.
[0035] 캡 층(224)은 질화물 층일 수 있다. 질화물 층은 TiN, Si3N4, 또는 금속 실리콘 질화물을 포함할 수 있다(그러나 이에 제한되지 않음). 캡 층(224)은 이리듐(Ir) 또는 몰리브덴(Mo)과 같은 전이 금속을 함유하는 금속성 재료를 포함할 수 있다. 일 실시예에서, 캡 층(224)은 질화 프로세스에 의해 형성된 질화물 층이다. 질화 프로세스는, 노출된 실리사이드 층(209)을 질소-함유 플라즈마 또는 질소-함유 주변 환경에 노출시킴으로써, 질소(N) 원자들이 실리사이드 층(209)의 노출된 표면에 존재하는 원자들과 화학적으로 반응하여 표면 질화물 층(예컨대, 캡 층(224))을 형성하는 것을 포함할 수 있다. 일부 실시예들에서, 질화물 영역이 또한 소스/드레인 영역들(208)의 상부 부분에 형성된다.
[0036] 질화 프로세스는 ICP(inductively coupled plasma) 소스를 사용하는 플라즈마 챔버, 이를테면, 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 수정된 DPN(Decoupled Plasma Nitridation) 챔버, 또는 다른 적절한 챔버에서 수행될 수 있다. 캡 층(224)은 또한, 임의의 적절한 증착 프로세스, 이를테면, ALD 프로세스, CVD 프로세스, PECVD 프로세스, HDP-CVD 프로세스, LPCVD(low-pressure CVD) 프로세스, PVD 프로세스, 또는 임의의 적절한 증착 기법에 의해 형성될 수 있는 것으로 고려된다. 캡 층(224)이 ALD 프로세스에 의해 형성되는 경우들에서, 캡 층(224)은 측벽들(218) 및 실리사이드 층(209) 둘 모두 상에 형성될 수 있다. 그러한 경우, 캡 층(224)의 증착은 ALD 챔버에서 수행될 수 있다. 다른 적절한 챔버들이 활용될 수 있지만, ALD 챔버의 일 예는 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 OLYMPIA™ ALD 챔버이다.
[0037] 동작(112)에서, 도 2c에 예시된 바와 같이, 트렌치(214)의 측벽들(218) 및 금속 실리사이드 층(222) 상에 선택적인 배리어 층(225)이 형성된다. 캡 층(224)이 금속 실리사이드 층(222) 상에 배치되는 실시예들에서, 배리어 층(225)이 캡 층(224) 상에 형성되어, 캡 층(224)이 금속 실리사이드 층(222)과 배리어 층(225) 사이에 배치되게 한다. 도 3은, 배리어 층(225)이 캡 층(224) 및 트렌치(214)의 측벽들(218) 상에 형성되는 예를 예시한다.
[0038] 배리어 층(225)은 캡 층(224)과 동일한 재료로 제작될 수 있다. 일 실시예에서, 배리어 층(225)은 TiN을 포함한다. 배리어 층(225)은, 임의의 적절한 증착 프로세스, 이를테면, ALD 프로세스, CVD 프로세스, PECVD 프로세스, HDP-CVD 프로세스, LPCVD(low-pressure CVD) 프로세스, PVD 프로세스, 또는 임의의 적절한 증착 기법에 의해 형성될 수 있다. 배리어 층(225)의 증착은 프로세싱 시스템의 제3 프로세스 챔버에서 수행된다. 일 실시예에서, 배리어 층(225)은 ALD 프로세스에 의해 형성된다. 일 예시적 챔버는 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 OLYMPIA™ ALD 챔버이거나, 또는 다른 적절한 챔버들이 활용될 수 있다. 대안적으로, 배리어 층(225)은 캡 층(224)과 동일한 프로세스 챔버에서 형성될 수 있다.
[0039] 동작(114)에서, 도 2c 및 도 3에 도시된 바와 같이, 앵커 층(227)은 선택적으로, 배리어 층(225)의 노출된 표면들 상에 형성된다. 배리어 층(225)이 사용되지 않은 실시예들에서, 앵커 층(227)은 금속 실리사이드 층(222)(도 2c) 또는 캡 층(224)(도 3) 상에 형성된다. 앵커 층(227)은 추가로, 트렌치(214)에 후속적으로 충전되는 접촉 금속과 실리사이드 층(209) 및/또는 소스/드레인 영역들(208) 사이의 접착을 개선한다. 앵커 층(227)은 금속, 이를테면, Co, W, Cu, Ru, 알루미늄(Al), 금(Au), 은(Ag), 이들의 합금들 등, 또는 이들의 조합으로 제작될 수 있고, CVD 프로세스, ALD 프로세스, PVD 프로세스, ECP 프로세스, 또는 임의의 적절한 증착 기법에 의해 증착될 수 있다.
[0040] 앵커 층(227)의 증착은 프로세싱 시스템의 제4 프로세스 챔버에서 수행된다. 일 실시예에서, 앵커 층(227)은 PVD 챔버에서 형성된다. 일 예시적 챔버는 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 Cirrus™ RT PVD 챔버이다. 그러나, 다른 제조사들로부터의 다른 적절하게 구성된 챔버들이 또한, 앵커 층(227)을 형성하기 위한 증착 프로세스를 수행하도록 구현될 수 있는 것으로 고려된다.
[0041] 동작(116)에서, 도 2d 및 도 3에 예시된 바와 같이, 트렌치(214)를 충전하기 위해 전도체(226)가 트렌치(214)에 형성된다. 앵커 층(227)과 전도체(226) 사이에 시드 층(229)이 배치될 수 있다. 도 2d에 예시된 바와 같이, 시드 층(229)은 앵커 층(227)의 노출된 표면들 상에 형성될 수 있다. 시드 층(229) 및 전도체(226)는 동일한 또는 상이한 재료로 제작될 수 있다. 전도체(226) 및 시드 층(229)을 위한 적절한 재료는, Co, Cu, W, Al, Ru, Ti, Ag, 백금(Pt), 팔라듐(Pa), 이들의 합금들, 이들의 유도체들, 또는 이들의 임의의 조합들을 포함한다(그러나 이에 제한되지 않음). 일 실시예에서, 전도체(226)는 Co로 제작된다. 전도체(226) 및 시드 층(229)은 하나 이상의 증착 프로세스들, 이를테면, CVD 프로세스, PECVD 프로세스, ALD 프로세스, PEALD 프로세스, PVD 프로세스, 도금 프로세스, ECP 프로세스, 또는 임의의 적절한 증착 기법을 사용하여 앵커 층(227) 상에 형성될 수 있다.
[0042] 전도체(226)의 형성은 프로세싱 시스템의 제5 프로세스 챔버에서 수행된다. 일 실시예에서, 전도체(226)는 CVD 챔버에서 형성된다. 일 예시적 챔버는 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 Volta™ CVD 챔버이다. 그러나, 다른 제조사들로부터의 다른 적절하게 구성된 챔버들이 또한, 전도체(226)를 형성하기 위한 증착 프로세스를 수행하도록 구현될 수 있는 것으로 고려된다.
[0043] 동작(118)에서, 일부 실시예들에서, 트렌치(214)가 전도체(226)로 충전된 후에, 전도체(226) 및 제2 유전체 재료(212)의 노출된 표면 상에 오버버든 층(231)이 형성된다. 오버버든 층(231)은 전도체(226)와 동일한 재료를 포함할 수 있는 금속을 포함할 수 있다. 일 실시예에서, 오버버든 층(231)은 Co를 포함한다. 오버버든 층(231)은 미리 결정된 두께에 도달할 때까지, 전도체(226) 및 제2 유전체 재료(212)의 노출된 표면 상에 형성될 수 있다. 오버버든 층이 형성된 후에, 기판(200)은, 위에서 논의된 열적 어닐링 프로세스에 의해 미리 결정된 온도로 가열되어, 전도체(226) 및 오버버든 층(231)의 금속이 리플로우되게 하고, 그에 의해, 전도체(226) 내의 시임(seam)들 또는 공극들을 제거한다. 대안적으로, 열적 어닐링 프로세스는 오버버든 층의 형성 전에 수행될 수 있다.
[0044] 오버버든 층(231)은 임의의 적절한 증착 기법, 이를테면, PVD 프로세스, ALD 프로세스, CVD 프로세스, PECVD 프로세스, HDP-CVD 프로세스, LPCVD(low-pressure CVD) 프로세스 등에 의해 형성될 수 있다. 오버버든 층(231)의 증착은 프로세싱 시스템의 제6 프로세스 챔버에서 수행될 수 있다. 일 실시예에서, 오버버든 층(231)은 PVD 챔버에서 형성된다. 일 예시적 챔버는 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 Versa™ XT PVD 챔버이다. 대안적으로, 오버버든 층의 증착은 프로세싱 시스템의 제4 프로세스 챔버에서 수행될 수 있다. 그러나, 다른 제조사들로부터의 다른 적절하게 구성된 챔버들이 또한, 오버버든 층을 형성하기 위한 증착 프로세스를 수행하도록 구현될 수 있는 것으로 고려된다.
[0045] 동작(120)에서, 기판(200)은 열적 어닐링 프로세스 동안 미리 결정된 온도로 가열된다. 열적 어닐링 프로세스는 약 200℃ 내지 약 800℃, 예컨대 약 300℃ 내지 약 600℃의 온도 범위에서 수행될 수 있다. 열적 어닐링 프로세스 동안, 트렌치(214) 내의 전도체(226)의 금속은 리플로우되어 전도체(226) 내의 시임들 또는 공극들을 제거할 수 있다. 전도체(226)에 임의의 시임들 또는 공극들이 남아있다면, 오버버든 층(231)은 또한 리플로우되어, 트렌치(214)를 추가로 충전할 수 있다. 열적 어닐링 프로세스는 또한, 그레인 사이즈를 확대시키고, 전도체(226)(예컨대, Co)를 정제(purify)하고, 그리고/또는 저항을 감소시킬 수 있다. 결과적으로, 고품질의 무-공극 전도체(226)가 획득된다.
[0046] 열적 어닐링 프로세스는 프로세싱 시스템의 제7 프로세스 챔버에서 수행된다. 일 실시예에서, 열적 어닐링 프로세스는 어닐링 챔버에서 수행된다. 일 예시적 챔버는 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 Pyra™ 어닐링 챔버이다. 다른 예시적인 챔버는 RTA(rapid thermal annealing) 챔버, 이를테면, 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 Vantage® RADOX™ RTP 챔버이다. 그러나, 다른 제조사들로부터의 다른 적절하게 구성된 챔버들이 또한, 열적 어닐링 프로세스를 수행하도록 구현될 수 있는 것으로 고려된다.
[0047] 동작(122)에서, 과잉 전도체(226)(및 사용되는 경우, 오버버든 층(231))는 CMP(chemical mechanical polishing)와 같은 평탄화 프로세스를 사용함으로써 제거될 수 있다. 평탄화 프로세스는 제2 유전체 재료(212)의 최상부 표면 위로부터 오버버든 층(231) 및 과잉 전도체(226)를 제거한다. 그러므로, 전도체(226), 시드 층(229)(사용되는 경우), 앵커 층(227), 배리어 층(225), 및 제2 유전체 재료(212)의 최상부 표면들은 동일 평면 상에 있을 수 있다. 형성된 전도성 피처들은 접촉부들, 플러그들 등으로 지칭될 수 있다. 기판(200)은 트랜지스터를 완성하는 데 사용되는 추가의 프로세스들을 겪을 수 있다.
[0048] 일 실시예에서, 평탄화 프로세스는 CMP 시스템에서 수행된다. 일 예시적 시스템은 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 Reflexion® LK Prime™ CMP 시스템이다. 그러나, 다른 제조사들로부터의 다른 적절하게 구성된 CMP 시스템들이 또한, 전도체(226)를 형성하기 위한 증착 프로세스를 수행하도록 구현될 수 있는 것으로 고려된다.
[0049] 본원에서 제공되는 교시들에 따라 적절하게 수정될 수 있는 프로세싱 시스템의 예들은, 캘리포니아, 산타클라라에 소재하는 Applied Materials, Inc.로부터 상업적으로 입수가능한 Endura®, Producer® 또는 Centura® 통합 프로세싱 시스템들 또는 다른 적절한 프로세싱 시스템들을 포함한다. 다른 프로세싱 시스템들(다른 제조사들로부터의 프로세싱 시스템들을 포함함)이 본원에서 설명되는 양상들로부터 이익을 얻도록 구성될 수 있는 것으로 고려된다.
[0050] 도 4는 일 실시예에 따른, 다중-챔버 프로세싱 시스템(400)의 개략적인 평면도를 예시한다. 다중-챔버 프로세싱 시스템(400)은 하나 이상의 기판들에 대해 다양한 반도체 프로세싱 방법들, 이를테면, 위에서 설명된 방법(100)을 수행하도록 구성된다. 도시된 바와 같이, 다중-챔버 프로세싱 시스템(400)은 복수의 프로세스 챔버들(402, 414, 416), 제1 전달 챔버(404), 패스-스루 챔버(pass-through chamber)들(406), 제2 전달 챔버(410), 로드 록 챔버들(412), 팩토리 인터페이스(420), 하나 이상의 포드들(430), 및 시스템 제어기(480)를 포함한다.
[0051] 프로세스 챔버들(402) 각각은 제1 전달 챔버(404)에 커플링된다. 제1 전달 챔버(404)는 또한, 제1 쌍의 패스-스루 챔버들(406)에 커플링된다. 제1 전달 챔버(404)는 패스-스루 챔버들(406)과 프로세스 챔버들(402) 사이에서 기판들을 전달하기 위한 중앙에 배치된 전달 로봇(도시되지 않음)을 갖는다. 패스-스루 챔버들(406)은 제2 전달 챔버(410)에 커플링되며, 제2 전달 챔버(410)는 예비-세정 프로세스(동작(106))를 수행하도록 구성된 프로세스 챔버(414) 및 실리사이드 층(동작들(108/110))을 수행하도록 구성된 프로세스 챔버(416)에 커플링된다. 제2 전달 챔버(410)는 로드 록 챔버들(412)과 프로세스 챔버(414) 및/또는 프로세스 챔버(416) 사이에서 기판들을 전달하기 위한 중앙에 배치된 전달 로봇(도시되지 않음)을 갖는다. 팩토리 인터페이스(420)는 로드 록 챔버들(412)에 의해 제2 전달 챔버(410)에 연결된다. 팩토리 인터페이스(420)는 로드 록 챔버들(412)의 대향 면 상의 하나 이상의 포드들(430)에 커플링된다. 포드들(430)은 전형적으로, 청정실(clean room)로부터 액세스가능한 FOUP(front opening unified pod)들이다.
[0052] 일부 실시예들에서, 트렌치 형성 프로세스(예컨대, 동작(104))를 수행하기 위해, 기판이 에칭 챔버에 제공된다. 에칭 챔버는 다중-챔버 프로세싱 시스템(400)의 일부일 수 있거나, 또는 에칭 챔버는 별개의 프로세싱 툴의 일부일 수 있다. 그런 다음, 기판은 프로세스 챔버(414)로 전달된다. 일 실시예에 따르면, 기판은 프로세스 챔버(414)로 전달되기 전에 포드들(430)로 전달된다.
[0053] 기판은 기판의 트랜지스터의 소스/드레인 영역의 노출된 표면으로부터 오염물, 이를테면, 탄소 또는 산화물 오염물을 제거하기 위해 예비-세정 프로세스(예컨대, 동작(106))가 수행되는 프로세스 챔버(414)로 전달된다. 그런 다음, 기판은 도핑된 반도체 층 및 금속 실리사이드 층이 증착되는(예컨대, 동작들(108 및 110))(또는 대안적인 실시예에서, 실리사이드 층(209)이 증착됨) 프로세스 챔버(416)로 전달된다. 일부 실시예들에서, 프로세스 챔버(414) 및/또는 프로세스 챔버(416)는 하나 이상의 프로세스 챔버들(402) 중 임의의 프로세스 챔버로 스위칭된다.
[0054] 그런 다음, 기판은 하나 이상의 프로세스 챔버들(402)로 전달되고, 하나 이상의 프로세스 챔버들(402)에서, 배리어 층이 증착되고(예컨대, 동작(112), 이를테면, TiN 배리어 층의 ALD), 앵커 층이 증착되고(예컨대, 동작(114), 이를테면, Co 앵커 층의 PVD), 트렌치가 전도체로 충전되고(예컨대, 동작(116), 이를테면, CVD Co 전도체), 오버버든 층이 증착되고(예컨대, 동작(118), 이를테면, PVD 오버버든 층), 그리고 기판에 대해 어닐링 프로세스가 수행된다(예컨대, 동작(120)). 이러한 모든 동작들(106, 108, 110, 112, 114, 116, 118, 및 120)이 동일한 프로세싱 시스템 내에서 수행되기 때문에, 기판이 다양한 챔버들로 전달될 때 진공이 파괴되지 않으며, 이는 오염 가능성을 감소시키고, 증착되는 에피택셜 막의 품질을 개선한다.
[0055] 시스템 제어기(480)는 프로세싱 시스템(400)에 커플링된다. 시스템 제어기(480)는 프로세싱 시스템(400) 또는 프로세싱 시스템(400)의 컴포넌트들을 제어한다. 예컨대, 시스템 제어기(480)는 프로세싱 시스템(400)의 챔버들(402, 404, 406, 410, 412, 414, 416) 및/또는 팩토리 인터페이스(420) 및/또는 포드(430)의 직접 제어를 사용하여 또는 챔버들(402, 404, 406, 410, 412, 414, 416) 및/또는 팩토리 인터페이스(420) 및/또는 포드(430)와 연관된 제어기들을 제어함으로써 프로세싱 시스템의 동작들을 제어한다. 동작 시, 시스템 제어기(480)는, 프로세싱 시스템(400)의 성능을 조정하기 위해 개개의 챔버들로부터의 데이터 수집 및 피드백을 가능하게 한다.
[0056] 도시된 바와 같이, 시스템 제어기(480)는 CPU(central processing unit)(482), 메모리(484), 및 지원 회로들(486)을 포함한다. CPU(482)는, 산업 현장에서 사용되는 임의의 형태의 범용 프로세서 중 하나일 수 있다. 메모리(484)는 비-일시적 컴퓨터-판독가능 매체 및/또는 머신-판독가능 저장 디바이스를 포함할 수 있다. 메모리(484)는 CPU(482)가 액세스가능하고, 메모리, 이를테면, RAM(random access memory), ROM(read only memory), 플로피 디스크, 하드 디스크, 또는 로컬 또는 원격의, 임의의 다른 형태의 디지털 스토리지 중 하나 이상일 수 있다. 지원 회로들(486)은 CPU(482)에 커플링되고, 캐시, 클록 회로들, 입력/출력 서브시스템들, 전력 공급부들 등을 포함할 수 있다. 시스템 제어기(480)는 메모리(484)에 저장된 방법(100) 동작들을 수행하도록 구성된다. 본 개시내용에 개시되는 다양한 실시예들은 일반적으로, 예컨대 컴퓨터 프로그램 제품 또는 소프트웨어 루틴으로서 메모리(484)에(또는 특정 프로세스 챔버의 메모리에) 저장된 컴퓨터 명령 코드를 실행함으로써 CPU(482)의 제어 하에 구현될 수 있다. 즉, 컴퓨터 프로그램 제품은 메모리(484)(또는 비-일시적 컴퓨터-판독가능 매체 또는 머신-판독가능 저장 디바이스) 상에 유형적으로(tangibly) 구현된다. 컴퓨터 명령 코드가 CPU(482)에 의해 실행될 때, CPU(482)는 다양한 실시예들에 따라 동작들을 수행하도록 챔버들을 제어한다.
[0057] 위에서 설명된 바와 같이, 접촉부를 형성하는 방법들 및 프로세싱 시스템이 본원에서 제공된다. 프로세싱 시스템은, 기판의 소스/드레인 영역을 증착, 에칭, 및/또는 어닐링하도록 구성된 복수의 프로세스 챔버들을 포함한다. 방법은, 소스/드레인 영역 위에, 도핑된 반도체 층을 증착하는 단계, 트렌치에 앵커 층을 형성하는 단계, 및 트렌치에 전도체를 증착하는 단계를 포함한다.
[0058] 접촉부를 형성하는 방법은, 통합된 프로세스들을 사용함으로써 접촉 저항 감소를 유발하며, 이는 소스/드레인 접촉부 형성의 다양한 동작들이 동일한 프로세싱 시스템 내에서 수행되는 것을 가능하게 한다. 따라서, 기판이 다양한 프로세스 챔버들 사이에서 전달되는 동안 진공이 파괴되지 않으며, 이는 오염 가능성을 감소시키고 증착되는 층들의 품질을 개선한다.
[0059] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이, 본 개시내용의 기본적인 범위를 벗어나지 않으면서 안출될 수 있으며, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. 프로세싱 시스템으로서,
    시스템 제어기;
    제1 프로세스 챔버 ― 상기 시스템 제어기는, 상기 제1 프로세스 챔버로 하여금, 도핑된 반도체 층 및 금속 실리사이드 층을 기판의 소스/드레인 영역의 노출된 표면 상에 증착하게 하도록 구성되고, 상기 소스/드레인 영역은 상기 소스/드레인 영역 위에 형성된 유전체 재료에 형성된 트렌치를 통해 노출되고, 그리고 상기 소스/드레인 영역은 제1 도펀트 농도를 갖고 그리고 상기 도핑된 반도체 층은 상기 제1 도펀트 농도보다 더 높은 제2 도펀트 농도를 가짐 ―;
    제2 프로세스 챔버 ― 상기 시스템 제어기는, 상기 제2 프로세스 챔버로 하여금, 상기 금속 실리사이드 층 및 상기 트렌치의 측벽들 위에 앵커 층(anchor layer)을 형성하게 하도록 구성됨 ―;
    제3 프로세스 챔버 ― 상기 시스템 제어기는, 상기 제3 프로세스 챔버로 하여금, 상기 트렌치를 전도체로 충전(fill)하게 하도록 구성됨 ―; 및
    제4 프로세스 챔버를 포함하며,
    상기 시스템 제어기는, 상기 제4 프로세스 챔버로 하여금, 상기 트렌치 내에서 상기 전도체를 리플로우(reflow)시키기 위해 상기 기판을 가열하게 하도록 구성되는,
    프로세싱 시스템.
  2. 제1 항에 있어서,
    제5 프로세스 챔버를 더 포함하며,
    상기 시스템 제어기는, 상기 제5 프로세스 챔버로 하여금, 상기 앵커 층 위에 배리어 층을 증착하게 하도록 구성되는,
    프로세싱 시스템.
  3. 제2 항에 있어서,
    상기 시스템 제어기는, 상기 제5 프로세스 챔버로 하여금, 상기 금속 실리사이드 층 위에 캡 층을 증착하게 하도록 구성되는,
    프로세싱 시스템.
  4. 제1 항에 있어서,
    제5 프로세스 챔버를 더 포함하며,
    상기 시스템 제어기는, 상기 제5 프로세스 챔버로 하여금, 상기 앵커 층과 상기 금속 실리사이드 층 사이에 캡 층을 증착하게 하도록 구성되는,
    프로세싱 시스템.
  5. 제1 항에 있어서,
    제6 프로세스 챔버를 더 포함하며,
    상기 시스템 제어기는, 상기 제6 프로세스 챔버로 하여금, 상기 전도체 위에 오버버든 층(overburden layer)을 증착하게 하도록 구성되는,
    프로세싱 시스템.
  6. 제5 항에 있어서,
    상기 앵커 층, 상기 전도체, 및 상기 오버버든 층은 코발트(Co)를 포함하는,
    프로세싱 시스템.
  7. 프로세싱 시스템으로서,
    복수의 프로세스 챔버들을 포함하며,
    상기 복수의 프로세스 챔버들은,
    기판의 소스/드레인 영역의 노출된 표면으로부터 오염물을 제거하도록 구성된 제1 프로세스 챔버 ― 상기 소스/드레인 영역은 상기 소스/드레인 영역 위에 형성된 유전체 재료에 형성된 트렌치를 통해 노출됨 ―;
    상기 소스/드레인 영역 위에, 도핑된 반도체 층 및 금속 실리사이드 층을 순차적으로 증착하도록 구성된 제2 프로세스 챔버 ― 상기 소스/드레인 영역은 제1 도펀트 농도를 갖고 그리고 상기 도핑된 반도체 층은 상기 제1 도펀트 농도보다 더 높은 제2 도펀트 농도를 가짐 ―;
    상기 금속 실리사이드 층 및 상기 트렌치의 측벽들 상에 배리어 층을 증착하도록 구성된 제3 프로세스 챔버;
    상기 배리어 층 위에 앵커 층을 증착하도록 구성된 제4 프로세스 챔버;
    상기 트렌치를 전도체로 충전하도록 구성된 제5 프로세스 챔버;
    상기 전도체 위에 오버버든 층을 증착하도록 구성된 제6 프로세스 챔버; 및
    상기 트렌치 내에서 상기 전도체를 리플로우시키기 위해 상기 기판을 가열하도록 구성된 제7 프로세스 챔버를 포함하는,
    프로세싱 시스템.
  8. 제7 항에 있어서,
    상기 제2 프로세스 챔버는 에피택셜 챔버이고, 상기 제3 프로세스 챔버는 ALD(atomic layer deposition) 챔버이고, 상기 제4 프로세스 챔버는 PVD(physical vapor deposition) 챔버이고, 상기 제5 프로세스 챔버는 CVD(chemical vapor deposition) 챔버이고, 상기 제6 프로세스 챔버는 PVD 챔버이고, 그리고 상기 제7 프로세스 챔버는 어닐링 챔버인,
    프로세싱 시스템.
  9. 제7 항에 있어서,
    상기 복수의 프로세스 챔버들 중 하나 이상에 커플링된 제1 전달 챔버를 더 포함하며,
    상기 제1 전달 챔버는 상기 제1 전달 챔버에 커플링된 상기 복수의 프로세스 챔버들 중 하나 이상으로 상기 기판을 전달하고 그리고 상기 복수의 프로세스 챔버들 중 하나 이상으로부터 상기 기판을 수용하도록 구성되는,
    프로세싱 시스템.
  10. 제9 항에 있어서,
    상기 제1 전달 챔버에 커플링된 패스-스루 챔버(pass-through chamber); 및
    상기 패스-스루 챔버에 커플링된 제2 전달 챔버를 더 포함하는,
    프로세싱 시스템.
  11. 제7 항에 있어서,
    상기 앵커 층, 상기 전도체, 및 상기 오버버든 층은 코발트(Co)를 포함하는,
    프로세싱 시스템.
  12. 접촉부를 형성하는 방법으로서,
    기판의 소스/드레인 영역의 노출된 표면 위에, 도핑된 반도체 층을 증착하는 단계 ― 상기 소스/드레인 영역은 상기 소스/드레인 영역 위에 형성된 유전체 재료에 형성된 트렌치를 통해 노출됨 ―;
    상기 도핑된 반도체 층 위에 금속 실리사이드 층을 증착하는 단계;
    상기 금속 실리사이드 층 및 상기 트렌치의 측벽들 위에 앵커 층을 형성하는 단계;
    상기 트렌치를 전도체로 충전하는 단계; 및
    상기 트렌치 내에서 상기 전도체가 리플로우되도록 상기 기판을 가열하는 단계를 포함하며,
    상기 소스/드레인 영역은 제1 도펀트 농도를 갖고, 그리고 상기 도핑된 반도체 층은 상기 제1 도펀트 농도보다 더 높은 제2 도펀트 농도를 갖는,
    접촉부를 형성하는 방법.
  13. 제12 항에 있어서,
    상기 도핑된 반도체 층을 증착하는 단계 및 상기 금속 실리사이드 층을 증착하는 단계는 제1 프로세스 챔버에서 수행되고,
    상기 앵커 층을 형성하는 단계는 제2 프로세스 챔버에서 수행되고,
    상기 트렌치를 상기 전도체로 충전하는 단계는 제3 프로세스 챔버에서 수행되고, 그리고
    상기 기판을 가열하는 단계는 제4 프로세스 챔버에서 수행되는,
    접촉부를 형성하는 방법.
  14. 제12 항에 있어서,
    상기 금속 실리사이드 층 위에 배리어 층을 증착하는 단계; 및
    상기 전도체 위에 오버버든 층을 형성하는 단계를 더 포함하는,
    접촉부를 형성하는 방법.
  15. 제12 항에 있어서,
    상기 기판을 평탄화하는 단계를 더 포함하며,
    상기 기판을 평탄화하는 단계는 CMP(chemical mechanical polishing) 프로세스를 포함하는,
    접촉부를 형성하는 방법.
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