CN111106126A - 半导体装置以及该半导体装置的制造方法 - Google Patents

半导体装置以及该半导体装置的制造方法 Download PDF

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Abstract

半导体装置以及该半导体装置的制造方法。提供了一种半导体装置以及制造该半导体装置的方法，该方法包括以下步骤：形成由第一沟道结构穿透的第一层叠结构；形成围绕第二沟道结构并通过第一狭缝和第二狭缝彼此分离的多个电极图案，第二沟道结构联接到第一沟道结构，并且第二狭缝具有不同于第一狭缝的宽度；利用绝缘材料填充第一狭缝和第二狭缝中的每一个以覆盖电极图案的侧壁；以及形成穿过各个第二狭缝中的绝缘材料并延伸以穿过第一层叠结构的多个第三狭缝。

Description

半导体装置以及该半导体装置的制造方法
技术领域
各种实施方式总体上涉及半导体装置以及该半导体装置的制造方法，更具体地，涉及一种三维半导体存储器装置以及该三维半导体存储器装置的制造方法。
背景技术
半导体装置可包括存储器单元阵列，该存储器单元阵列包括多个存储器单元。存储器单元阵列可包括按照各种结构布置的存储器单元。存储器单元可按照三维布置在 基板上以改进半导体装置的集成密度。
当制造按照三维布置的存储器单元时，正在开发用于降低制造工艺的难度级别的各种技术。
发明内容
根据实施方式，一种制造半导体装置的方法可包括以下步骤：形成由第一沟道结构穿透的第一层叠结构；形成围绕第二沟道结构并通过第一狭缝和第二狭缝彼此分离 的多个电极图案，第二沟道结构联接到第一沟道结构，并且第二狭缝具有不同于第一 狭缝的宽度；利用绝缘材料填充第一狭缝和第二狭缝中的每一个以覆盖电极图案的侧 壁；以及形成穿过各个第二狭缝中的绝缘材料并延伸以穿过第一层叠结构的多个第三 狭缝。
根据实施方式，一种半导体装置可包括：第一栅极层叠结构，该第一栅极层叠结构包括彼此交替地层叠的第一层间绝缘层和第一电极图案；设置在第一栅极层叠结构 上的至少一个分离绝缘层；以及通过分离绝缘层彼此分离的多个第二栅极层叠结构， 各个第二栅极层叠结构包括彼此交替地层叠的第二层间绝缘层和第二电极图案。第二 电极图案可包括导电层以及围绕导电层的衬垫层。该衬垫层包括朝着分离绝缘层开放 的横截面结构。
附图说明
图1A和图1B是示意性地示出根据实施方式的半导体装置的框图；
图2是示意性地示出外围电路结构的横截面图；
图3A和图3B是示出根据实施方式的半导体装置的布局的平面图；
图4A和图4B是示出根据实施方式的半导体装置的横截面图；
图5A和图5B是示出根据实施方式的半导体装置的一些区域的放大横截面图；
图6A至图6C是示出设置在第一栅极层叠结构下方的下部结构的各种实施方式 的横截面图；
图7A至图7C是示出根据实施方式的第一层叠结构和第二层叠结构的形成方法 的横截面图；
图8A和图8B是示出根据实施方式的第一层叠结构和第二层叠结构的形成方法 的横截面图；
图9A和图9B是示出根据实施方式的第二沟道结构的形成方法的横截面图；
图10是通过上面参照图9A和图9B描述的工艺形成的第一层叠结构和第二层叠 结构的横截面图；
图11A至图11F是示出根据实施方式的电极图案的分离工艺的横截面图；
图12A和图12B是示出根据实施方式的电极图案的分离工艺的横截面图；
图13是示出根据实施方式的存储器系统的配置的框图；以及
图14是示出根据实施方式的计算系统的配置的框图。
具体实施方式
本公开的技术精神可包括可应用各种修改和改变并且包括各种形式的实施方式的示例。以下，将描述本公开的实施方式以便于本公开所属领域的技术人员能够容易 地实现本公开的技术精神。
尽管可使用诸如“第一”和“第二”的术语来描述各种组件，但是这些组件不应被理解为限于上述术语。上述术语用于将一个组件与另一组件区分，例如，在不脱离根据 本公开的构思的范围的情况下，第一组件可被称为第二组件，类似地，第二组件可被 称为第一组件。
将理解，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者也可存在中间元件。相反，当元件被称为“直接连接”或“直接联接”到另 一元件时，不存在中间元件。此外，描述组件之间的关系的其它表达(例如，“在... 之间”、“直接在...之间”或“与...相邻”和“与...直接相邻”)可类似地解释。
本申请中所使用的术语仅用于描述特定实施方式，并非旨在限制本公开。除非上下文另外清楚地指示，否则本公开中的单数形式也旨在包括复数形式。在本说明书中， 应该理解，术语“包括”或“具有”指示存在说明书中所描述的特征、数量、步骤、操作、 组件、部件或其组合，但非预先排除存在或添加一个或更多个其它特征、数量、步骤、 操作、组件、部件或其组合的可能。
各种实施方式可涉及一种能够降低半导体装置的制造工艺的难度级别的半导体装置以及该半导体装置的制造方法。
图1A和图1B是示意性地示出根据实施方式的半导体装置的框图。
参照图1A和图1B，根据实施方式的各个半导体装置可包括布置在基板SUB上 的外围电路结构PC和单元阵列CAR。
基板SUB可以是单晶半导体层。例如，基板SUB可以是体硅基板、绝缘体上硅 基板、锗基板、绝缘体上锗基板、硅锗基板或者通过选择性外延生长方法形成的外延 薄膜。
单元阵列CAR可包括多个存储块。各个存储块可包括多个单元串。各个单元串 可电联接到位线、源极线、字线和选择线。各个单元串可包括彼此串联联接的存储器 单元和选择晶体管。各条选择线可用作多个选择晶体管中的对应一个选择晶体管的栅 电极。各条字线可用作多个存储器单元中的对应一个存储器单元的栅电极。
外围电路结构PC可包括电联接到单元阵列CAR的NMOS晶体管和PMOS晶体 管、电阻器和电容器。NMOS晶体管和PMOS晶体管、电阻器和电容器可用作形成 行解码器、列解码器、页缓冲器和控制电路的元件。
如图1A所示，外围电路结构PC可布置在基板SUB的未与单元阵列CAR交叠 的区域上。
另选地，如图1B所示，外围电路结构PC可布置在单元阵列CAR与基板SUB 之间。由于外围电路结构PC与单元阵列CAR交叠，所以基板SUB的由单元阵列 CAR和外围电路结构PC占据的面积可减小。
图2是示意性地示出外围电路结构PC的横截面图。如图2所示的外围电路结构PC可被包括在如图1A所示的外围电路结构PC或如图1B所示的外围电路结构PC 中。
参照图2，外围电路结构PC可包括外围栅电极PG、外围栅极绝缘层PGI、结Jn、 外围电路线PCL、外围接触插塞PCP和外围电路绝缘层PIL。
各个外围栅电极PG可用作外围电路结构PC的NMOS晶体管或PMOS晶体管 的栅电极。外围栅极绝缘层PGI可布置在各个外围栅电极PG与基板SUB之间。
结Jn可通过将n型或p型杂质注入到基板SUB的有源区域中来限定，可位于各 个外围栅电极PG的两侧，并且可用作源结或漏结。基板SUB的有源区域可通过形 成在基板SUB中的隔离层ISO来划分。隔离层ISO可包括绝缘材料。
外围电路线PCL可电联接到外围接触插塞PCP。
外围电路绝缘层PIL可覆盖外围电路线PCL和外围接触插塞PCP。外围电路绝 缘层PIL可包括按照多个层层叠的绝缘层。
图3A和图3B是示出根据实施方式的半导体装置的布局的平面图。图3A和图 3B分别所示的结构可被包括在如图1A或图1B所示的单元阵列CAR中。
参照图3A和图3B，根据实施方式的半导体装置可包括多个存储块BLK。各个 存储块BLK可包括第一电极图案EP1和第二电极图案EP2。图3A示出第二电极图 案EP2的布局。图3B示出第一电极图案EP1的布局。图3A所示的第二电极图案EP2 可设置在图3B所示的第一电极图案EP1上方。
第一电极图案EP1和第二电极图案EP2中的每一个可包括单元区域CA和接触 区域CTA。第一电极图案EP1和第二电极图案EP2中的每一个可在彼此交叉的第一 水平方向X和第二水平方向Y上延伸。接触区域CTA可在第二水平方向Y上从单元 区域CA延伸。各个第一电极图案EP1的接触区域CTA可联接到对应的第一接触插 塞CT1。各个第二电极图案EP2的接触区域CTA可联接到对应的第二接触插塞CT2。 第一电极图案EP1和第二电极图案EP2可在与第一水平方向X和第二水平方向Y交 叉的第一方向Z上彼此层叠。
第一电极图案EP1可围绕第一沟道结构CH1，第二电极图案EP2可围绕第二沟 道结构CH2。第二沟道结构CH2可分别联接到第一沟道结构CH1。在实施方式中， 第二沟道结构CH2可按照一对一方式联接到第一沟道结构CH1，由此单个第二沟道 结构CH2连接到单个第一沟道结构CH1。由各个第二电极图案EP2共享的第二沟道 结构CH2的数量可小于由各个第一电极图案EP1共享的第一沟道结构CH1的数量。 第一沟道结构CH1可穿过各个第一电极图案EP1的单元区域CA。第二沟道结构CH2 可穿过各个第二电极图案EP2的单元区域CA。
参照图3A，根据实施方式的第二电极图案EP2可层叠在第一电极图案EP1上方 以暴露各个第一电极图案EP1的接触区域CTA。第一电极图案EP1可在第二水平方 向Y上比第二电极图案EP2延伸更远。
第二电极图案EP2可被布置为在第一水平方向X上彼此间隔开。彼此邻近的第 二电极图案EP2可通过多个第一狭缝S1中的一个或多个第二狭缝S2中的一个彼此 分离。第一狭缝S1和第二狭缝S2可在第二水平方向Y上延伸。
第二狭缝S2可被定义为划分存储块BLK之间的边界的图案。至少一个第一狭缝 S1可设置在第一水平方向X上彼此邻近的第二狭缝S2之间。换言之，单个第一狭缝 S1或者两个或更多个第一狭缝S1可设置在第一水平方向X上彼此邻近的第二狭缝 S2之间。包括在各个存储块BLK中的第二电极图案EP2可在第一水平方向X上通 过至少一个第一狭缝S1彼此分离。
各个第一狭缝S1可具有锯齿形形状。然而，实施方式不限于具有锯齿形形状的 第一狭缝S1，可具有其它形状。根据实施方式，各个第一狭缝S1可具有波浪形状。 根据实施方式，各个第一狭缝S1可具有在第二水平方向Y上延伸的线性形状。
各个第一狭缝S1的第一宽度W1可不同于各个第二狭缝S2的第二宽度W2。例 如，第一宽度W1小于第二宽度W2。第一宽度W1和第二宽度W2中的每一个可由 在第一水平方向X和第二水平方向Y上延伸的水平平面上测量并且在横向方向上而 非在纵向方向上测量的值定义。
各个第二电极图案EP2可围绕至少一列的第二沟道结构CH2。各个第二电极图 案EP2可围绕设置成多列和多行的第二沟道结构CH2。一列或更多列的第二沟道结 构CH2可设置在彼此邻近的第一狭缝S1和第二狭缝S2之间。当第一狭缝S1被设置 为彼此邻近时，一列或更多列的第二沟道结构CH2可设置在彼此邻近的第一狭缝S1 之间。
第二沟道结构CH2可按照锯齿形格式设置。然而，实施方式不限于按照锯齿形 格式设置的第二沟道结构CH2。根据实施方式，第二沟道结构CH2可在第一水平方 向X和第二水平方向Y上彼此平行或基本上平行布置。栅极绝缘层GI可设置在各个 第二沟道结构CH2与各个第二电极图案EP2之间。
第二电极图案EP2可被布置为在相同水平平面上在第一水平方向X上彼此间隔开。第二电极图案EP2可在第一方向Z上设置在彼此间隔开的两个或更多个水平层 上。当第二电极图案EP2设置在两个或更多个水平层上时，第二电极图案EP2可在 第一方向Z上层叠以暴露各个第二电极图案EP2的接触区域CTA。第二电极图案EP2 越靠近第一电极图案EP1，第二电极图案EP2可在第二水平方向Y上延伸越长。
参照图3B，根据实施方式的第一电极图案EP1可在第一水平方向X上通过第三 狭缝S3彼此分离。包括在各个存储块BLK中的第一电极图案EP1可在第一方向Z 上层叠以彼此间隔开。第一电极图案EP1可在第一方向Z上层叠，以暴露各个第一 电极图案EP1的接触区域CTA。第一电极图案EP1距图3A所示的第二电极图案EP2 越远，第一电极图案EP1可在第二水平方向Y上延伸越长。
第三狭缝S3可设置在存储块BLK之间的边界处。各个第三狭缝S3可在第二水 平方向Y上延伸。图3A所示的第二狭缝S2可与第三狭缝S3交叠。各个第三狭缝 S3的第三宽度W3可小于图3A所示的第二宽度W2。第三宽度W3可由在第一水平 方向X和第二水平方向Y上延伸的水平平面上测量并且在横向方向上而非在纵向方 向上测量的值定义。
各个第一电极图案EP1可由第一沟道结构CH1穿透。第一沟道结构CH1可被设 置成多列和多行。第一沟道结构CH1可按照锯齿形格式设置。然而，实施方式不限 于按照锯齿形格式设置的第一沟道结构CH1。根据实施方式，第一沟道结构CH1可 在第一水平方向X和第二水平方向Y上彼此平行或基本上平行布置。多层ML可设 置在各个第一沟道结构CH1与各个第一电极图案EP1之间。
至少一个狭缝S1可在第一电极图案EP1上方与各个第一电极图案EP1交叠。在 相同水平平面上通过至少一个第一狭缝S1彼此分离的图3A的至少两个第二电极图 案EP2可在第一电极图案EP1上方与各个第一电极图案EP1交叠。
图4A和图4B是示出根据实施方式的半导体装置的横截面图。例如，图4A和图 4B示出包括图3A所示的第二电极图案EP2和图3B所示的第一电极图案EP1的存 储块的横截面。图4A示出沿着图3A和图3B中的每一个的线I-I’截取的存储块的横 截面。图4B示出沿着图3A和图3B中的每一个所示的线II-II’截取的存储块的横截 面。图4A和图4B中的每一个所示的结构可被包括在图1A或图1B所示的单元阵列CAR中。
参照图4A和图4B，第一电极图案EP1可被包括在第一栅极层叠结构GST1中， 第二电极图案EP2可被包括在第二栅极层叠结构GST2中。第二栅极层叠结构GST2 可通过第一狭缝S或第二狭缝S2彼此分离，第一栅极层叠结构GST1可通过第三狭 缝S3彼此分离。
第一狭缝S1可填充有分离绝缘层I1。第三狭缝S3可填充有垂直结构I3。根据 实施方式，垂直结构I3可包括绝缘材料。根据实施方式，垂直结构I3可包括垂直导 电图案以及沿着垂直导电图案的侧壁延伸的绝缘层。第三狭缝S3和垂直结构I3可延 伸以穿过设置在第二狭缝S2中的狭缝绝缘层I2。
通过第三狭缝S3和垂直结构I3彼此分离的各个第一栅极层叠结构GST1可包括 在第一方向Z上彼此交替地层叠的第一层间绝缘层ILD1和第一电极图案EP1。各个 第一电极图案EP1可设置在第一方向Z上彼此邻近的第一层间绝缘层ILD1之间。各 个第一电极图案EP1可包括第一导电层CP1。各个第一电极图案EP1还可包括第一 导电层CP1以及围绕第一导电层CP1并具有朝着第三狭缝S3和垂直结构I3开放的 横截面结构的第一衬垫层LL1。第一衬垫层LL1可至少包括屏障层。第一衬垫层LL1 可第一导电层CP1和与第一导电层CP1相邻的第一层间绝缘层ILD1之间延伸。
第一电极图案EP1可在第一方向Z上层叠以形成阶梯结构，如图4B所示。根据 实施方式，设置在按照阶梯结构层叠的各个第一电极图案EP1上方的第一层间绝缘 层ILD1可暴露设置在第一层间绝缘层ILD1下方的第一电极图案EP1，如图4B所示。 尽管图4B中未示出，根据实施方式，设置在各个第一电极图案EP1上方的第一层间 绝缘层ILD1可完全覆盖设置在第一层间绝缘层ILD1下方的第一电极图案EP1的顶 表面。
分别穿过第一栅极层叠结构GST1的第一沟道结构CH1可由第一层间绝缘层 ILD1和第一电极图案EP1围绕。多层ML可设置在第一沟道结构CH1和第一电极图 案EP1之间。各个多层ML可沿着对应的第一沟道结构CH1的外壁延伸。然而，实 施方式不限于各个多层ML沿着对应的第一沟道结构CH1的外壁延伸。尽管图4A 和图4B中未示出，根据实施方式，多层ML可沿着第一电极图案EP1与第一层间绝 缘层ILD1之间的界面以及第一沟道结构CH1与第一电极图案EP1之间的界面延伸。 第一衬垫层LL1可在各个多层ML与对应于各个多层ML的第一导电层CP1之间延 伸。
通过第一狭缝S1或第二狭缝S2彼此分离的各个第二栅极层叠结构GST2可包括 在第一方向Z上彼此交替地层叠的第二层间绝缘层ILD2和第二电极图案EP2。根据 实施方式，各个第二栅极层叠结构GST2可具有包括在第一栅极层叠结构GST1上方 依次层叠的第二层间绝缘层ILD2和第二电极图案EP2的双层。根据实施方式，各个 第二栅极层叠结构GST2可具有包括在第一方向Z上彼此交替地层叠的第二层间绝缘 层ILD2和第二电极图案EP2的三层或多层。
各个第二电极图案EP2可包括第二导电层CP2。各个第二电极图案EP2还可包 括围绕第二导电层CP2的第二衬垫层LL2。第二衬垫层LL2具有朝着第三狭缝S3和 垂直结构I3开放的横截面结构。第二衬垫层LL2具有朝着第一狭缝S1和分离绝缘层 I1开放的横截面结构。第二衬垫层LL2可至少包括屏障层。第二衬垫层LL2可在第 二导电层CP2和与第二导电层CP2相邻的第二层间绝缘层ILD2之间延伸。
当各个第二栅极层叠结构GST2包括在第一方向Z上层叠的两层或更多层的第二电极图案EP2时，第二电极图案EP2可在第一方向Z上层叠以形成阶梯结构，如图 4B所示。根据实施方式，设置在按照阶梯结构形成的各个第二电极图案EP2上方的 第二层间绝缘层ILD2可暴露设置在第二层间绝缘层ILD2下方的第二电极图案EP2， 如图4B所示。尽管图4B中未示出，根据实施方式，设置在按照阶梯结构形成的各 个第二电极图案EP2上方的第二层间绝缘层ILD2可延伸以完全覆盖设置在第二层间 绝缘层ILD2下方的第二电极图案EP2的顶表面。
穿过各个第二栅极层叠结构GST2的第二沟道结构CH2可由对应的第二层间绝 缘层ILD2和对应的第二电极图案EP2围绕。栅极绝缘层GI可设置在各个第二沟道 结构CH2和与第二沟道结构CH2对应的第二电极图案EP2之间。栅极绝缘层GI可 沿着对应的第二沟道结构CH2的外壁延伸。第二衬垫层LL2可在与第二衬垫层LL2 对应的栅极绝缘层GI和第二导电层CP2之间延伸。
第一导电层CP1和第二导电层CP2中的每一个可包括硅层、金属硅化物层、金 属层和金属氮化物层中的至少一个。第一导电层CP1和第二导电层CP2中的每一个 可包括诸如钨的金属以用于低电阻布线。
第一层间绝缘层ILD1和第二层间绝缘层ILD2中的每一个可包括各种绝缘材料。例如，第一层间绝缘层ILD1和第二层间绝缘层ILD2中的每一个可包括氧化硅层。
第一栅极层叠结构GST1和第二栅极层叠结构GST2中的每一个的阶梯结构可由 上绝缘层UI覆盖，如图4B所示。上绝缘层UI的表面可为平坦的。上绝缘层UI可 以是单个层或包括多个层。根据实施方式，上绝缘层UI可包括氧化物层。根据实施 方式，上绝缘层UI可包括氧化物层和蚀刻停止层的层叠结构。氮化物层可用作蚀刻 停止层。
各个第二栅极层叠结构GST2在第一方向Z上的厚度可小于各个第一栅极层叠结构GST1在第一方向Z上的厚度。在第一方向Z上延伸的各个第二沟道结构CH2的 长度可小于在第一方向Z上延伸的各个第一沟道结构CH1的长度。
设置在各个第一栅极层叠结构GST1中的第一沟道结构CH1之间的最小距离可 被定义为第一距离L1，如图4B所示。分别联接到以第一距离L1布置的第一沟道结 构CH1的第二沟道结构CH2之间的最小距离可被定义为第二距离L2，如图4B所示。 比各个第二沟道结构CH2更长的各个第一沟道结构CH1的上端可具有比各个第二沟 道结构CH2的上端更大的宽度。因此，第一距离L1小于第二距离L2。
根据实施方式，分离绝缘层I1和第一狭缝S1可设置在以相对大的距离布置的第二沟道结构CH2之间，并且可不在第一沟道结构CH1之间延伸。由此，根据实施方 式，由于即使当第一沟道结构CH1之间的距离没有延伸时，也充分地确保设置分离 绝缘层I1和第一狭缝S1的空间，所以存储块的尺寸可减小。
根据实施方式，由于第二沟道结构CH2相对窄于第一沟道结构CH1，所以第二 沟道结构CH2之间可充分地确保设置分离绝缘层I1和第一狭缝S1的空间。
隔着各个第三狭缝S3彼此邻近的第二沟道结构CH2以及隔着各个第三狭缝S3 彼此邻近的第一沟道结构CH1可按照大于第一距离L1的距离彼此间隔开。因此，即 使当第三狭缝S3可比第一狭缝S1更长时，也可在存储块的边界处充分地确保设置第 三狭缝S3的空间。
图5A和图5B是示出根据实施方式的半导体装置的一些区域的放大横截面图。 图5A是图4A所示的区域A的放大图。图5B是图4A所示的区域B的放大图。
参照图5A，各个第一沟道结构CH1可包括第一半导体层SE1。根据实施方式， 第一半导体层SE1可包括硅层。第一半导体层SE1可适形地形成在多层ML的内壁 上，或者可完全填充多层ML的中心区域。
如图5A所示，当第一半导体层SE1适形地形成在多层ML的内壁上时，第一沟 道结构CH1还可包括填充第一半导体层SE1的中心区域的第一芯绝缘层CO1和第一 封盖图案CAP1。第一芯绝缘层CO1可具有小于第一半导体层SE1的高度。第一封 盖图案CAP1可由比第一芯绝缘层CO1突出更远的第一半导体层SE1的上端围绕， 并且可设置在第一芯绝缘层CO1上。第一封盖图案CAP1可接触第一半导体层SE1。 第一封盖图案CAP1可包括掺杂有杂质的掺杂半导体层。根据实施方式，第一封盖图 案CAP1可包括包含n型杂质的掺杂硅层。
多层ML可沿着第一沟道结构CH1的侧壁延伸。多层ML可包括围绕第一沟道 结构CH1的隧道绝缘层TI、围绕隧道绝缘层TI的数据存储层DL以及围绕数据存储 层DL的第一阻挡绝缘层BI1。
数据存储层DL可包括电荷捕获层、包含导电纳米点的材料层或相变材料层。
数据存储层DL可存储使用由第一电极图案EP1当中用作字线的图案与第一沟道结构CH1(参照图4A和图4B描述)之间的电压差引起的福勒-诺德海姆 (Fowler-Nordheim)隧穿而改变的数据。数据存储层DL可包括允许电荷捕获的氮化 硅层。
除了福勒-诺德海姆隧穿之外，数据存储层DL可基于另一操作原理来存储数据。例如，数据存储层DL可包括相变材料层并根据相位改变来存储数据。
第一阻挡绝缘层BI1可包括能够阻挡电荷的氧化物层。隧道绝缘层TI可包括允 许电荷隧穿的氧化硅层。
第一衬垫层LL1可包括第一屏障层BM1。第一衬垫层LL1还可包括第二阻挡绝 缘层BI2。
第一屏障层BM1可防止第一导电层CP1与第一层间绝缘层ILD1之间的直接接 触，或者第一导电层CP1与第二阻挡绝缘层BI2之间的直接接触。第一屏障层BM1 可阻挡包括在第一导电层CP1中的金属的扩散。第一屏障层BM1可包括金属氮化物 层。例如，第一屏障层BM1可包括氮化钛层、氮化钨层或氮化钽层。
第二阻挡绝缘层BI2可包括具有高介电常数的绝缘材料。例如，第二阻挡绝缘层BI2可包括诸如氧化铝层的金属氧化物。可省略第一阻挡绝缘层BI1和第二阻挡绝缘 层BI2中的一个。
参照图5B，各个第二沟道结构CH2可包括第二半导体层SE2。根据实施方式， 第二半导体层SE2可包括硅层。第二半导体层SE2可适形地形成在栅极绝缘层GI的 内壁上，或者可完全填充栅极绝缘层GI的中心区域。
如图5B所示，当第二半导体层SE2适形地形成在栅极绝缘层GI的内壁上时， 第二沟道结构CH2还可包括填充第二半导体层SE2的中心区域的第二芯绝缘层CO2 和第二封盖图案CAP2。第二半导体层SE2可沿着第二芯绝缘层CO2的侧壁和底表 面延伸并接触第一沟道结构CH1，如图4A和图4B所示。第二芯绝缘层CO2可具有 小于第二半导体层SE2的高度。第二封盖图案CAP2可由比第二芯绝缘层CO2突出 更远的第二半导体层SE2的上端围绕，并且可设置在第二芯绝缘层CO2上。第二封 盖图案CAP2可接触第二半导体层SE2。第二封盖图案CAP2可包括掺杂有杂质的掺 杂半导体层。根据实施方式，第二封盖图案CAP2可包括包含n型杂质的掺杂硅层。
栅极绝缘层GI可设置在第二沟道结构CH2与第二电极图案EP2之间。栅极绝缘 层GI可沿着第二沟道结构CH2的侧壁延伸。栅极绝缘层GI可包括氧化硅层。
第二衬垫层LL2可包括第二屏障层BM2。第二衬垫层LL2还可包括绝缘薄膜IL。
第二屏障层BM2可防止第二导电层CP2与第二层间绝缘层ILD2之间的直接接 触，或者可防止第二导电层CP2与绝缘薄膜IL之间的直接接触。在实施方式中，第 二屏障层BM2可减轻包括在第二导电层CP2中的金属的扩散。第二屏障层BM2可 包括金属氮化物层。例如，第二屏障层BM2可包括氮化钛层、氮化钨层或氮化钽层。
绝缘薄膜IL可包括具有高介电常数的绝缘材料。例如，绝缘薄膜IL可包括诸如 氧化铝层的金属氧化物。
图6A至图6C是示出设置在第一栅极层叠结构下方的下部结构的各种实施方式 的横截面图。
参照图6A至图6C，掺杂半导体层10、20或30可设置在第一栅极层叠结构GST1 下方。掺杂半导体层10、20或30可延伸以联接到垂直结构I3。掺杂半导体层10、 20或30可用作源极区域。用作源极区域的掺杂半导体层10、20或30可包括源极掺 杂剂。例如，源极掺杂剂可包括n型杂质。如图6A和图6B所示，掺杂半导体层10 或20可以是单个层。如图6C所示，掺杂半导体层30可包括彼此依次层叠的两个或 更多个层30A、30B和30C。
根据实施方式，图6A、图6B和图6C分别所示的相应掺杂半导体层10、20和 30A可通过将杂质注入到图1A所示的基板SUB的表面中，或者通过沉积至少一个 掺杂硅层来形成。根据实施方式，图6A、图6B和图6C分别所示的相应掺杂半导体 层10、20和30A至30C可通过在图1B所示的基板SUB上形成绝缘层并在绝缘层上 沉积至少一个掺杂硅层来形成。
参照图6A和图6C，第一栅极层叠结构GST1的第一电极图案可用作字线WL 或至少一条源极选择线SSL。第一电极图案当中与掺杂半导体层10或30相邻的最下 图案可用作源极选择线SSL。然而，实施方式不限于此，依次设置在最下图案上的一 个或更多个第一电极图案可用作源极选择线SSL。设置在至少一条源极选择线SSL 上方的第一电极图案可用作字线WL。
参照图6B，第一栅极层叠结构GST1的第一电极图案可用作字线WL。下层叠结 构LST可进一步形成在第一栅极层叠结构GST1和掺杂半导体层20之间。下层叠结 构LST可包括彼此交替地层叠的至少一个下层间绝缘层LIL和至少一条源极选择线 SSL。
参照图6A至图6C，各个第一沟道结构CH1的第一半导体层SE1可联接到掺杂 半导体层10、20或30。
根据实施方式，如图6A所示，第一半导体层SE1的底表面可直接接触掺杂半导 体层10。围绕各个第一沟道结构CH1的多层ML可由第一半导体层SE1穿透。
根据实施方式，如图6B所示，第一半导体层SE1的底表面可联接到穿过下层叠 结构LST的下沟道结构LPC。围绕各个第一沟道结构CH1的多层ML可由第一半导 体层SE1穿透。
下沟道结构LPC的外壁可由下栅极绝缘层LGI围绕。掺杂半导体层20可接触下 沟道结构LPC的底表面。第一半导体层SE1可经由下沟道结构LPC联接到掺杂半导 体层20。可通过经由选择性外延生长方法生长半导体材料或通过沉积半导体材料来 形成下沟道结构LPC。下沟道结构LPC可包括n型杂质。可通过原位方法或离子注 入方法利用杂质对下沟道结构LPC进行掺杂。
图6B所示的源极选择线SSL可包括围绕下沟道结构LPC的第三导电层CP3。 源极选择线SSL还可包括第三衬垫层LL3，第三衬垫层LL3围绕第三导电层CP3并 具有朝着第三狭缝S3和垂直结构I3开放的横截面结构。第三衬垫层LL3可至少包括 屏障层。第三衬垫层LL3可在第三导电层CP3和与第三导电层CP3相邻的下层间绝 缘层LIL之间以及第三导电层CP3和与第三导电层CP3相邻的下沟道结构LPC之间 延伸。与图5B所示的第二衬垫层LL2相同，第三衬垫层LL3可包括屏障层。与图5B所示的第二衬垫层LL2相同，第三衬垫层LL3还可包括绝缘薄膜。
根据实施方式，如图6C所示，第一沟道结构CH1可延伸到掺杂半导体层30中。 掺杂半导体层30可包括依次层叠在彼此之上的第一层30A、第二层30B和第三层 30C。第一层30A、第二层30B和第三层30C中的每一个可包括掺杂半导体层。根据 实施方式，第一层30A、第二层30B和第三层30C中的每一个可包括掺杂硅层。
第一沟道结构CH1可延伸到第一层30A中。各个第一沟道结构CH1的第一半导 体层SE1可直接接触第二层30B。第二层30B可朝着第一半导体层SE1的侧壁突出 并将多层分离成第一多层图案ML1和第二多层图案ML2。在一些情况下，第三层30C 可被省略。
根据上面参照图6A至图6C描述的结构，存储器单元可形成在第一沟道结构CH1 和字线WL的交叉点处，并且源极选择晶体管可形成在图6A和图6C所示的各个第 一沟道结构CH1与各条源极选择线SSL的交叉点处，或者如图6B所示的下沟道结 构LPC与各条源极选择线SSL的交叉点处。
第二栅极层叠结构GST2的第二电极图案可设置在字线WL上方并用作漏极选择 线DSL。漏极选择晶体管可形成在漏极选择线DSL与第二沟道结构CH2的各个交叉 点处。
当形成根据实施方式的半导体装置时，由第一沟道结构穿透的第一层叠结构的形成工艺和围绕第二沟道结构的第二电极图案的形成工艺可彼此分开执行。由此，半导 体装置的制造工艺的难度级别可降低。以下，将描述半导体装置的制造方法的各种实 施方式。
图7A至图7C是示出根据实施方式的第一层叠结构ST1和第二层叠结构ST2的 形成方法的横截面图。图7A至图7C是沿着图3A和图3B中的每一个所示的线II-II’ 截取的根据工艺的步骤的横截面图。
参照图7A，可首先形成由第一沟道结构CH1穿透的第一层叠结构ST1。第一层 叠结构ST1可包括按照阶梯结构形成的接触区域CTA。
如上所述，第一材料层101和第二材料层103可在第一方向Z上彼此交替地层叠 以形成第一层叠结构ST1。第一材料层101可包括不同于第二材料层103的材料。
根据实施方式，第一材料层101可包括用于第一层间绝缘层的绝缘材料，并且第二材料层103可包括具有不同于第一材料层101的蚀刻速率的牺牲材料。例如，第一 材料层101可包括氧化硅层，第二材料层103可包括氮化硅层。根据此实施方式，第 二材料层103可由电极图案代替，并且各个第一材料层101可在后续工艺期间保留作 为第一层间绝缘层。
根据实施方式，第一材料层101可包括用于第一层间绝缘层的绝缘材料，第二材料层103可包括用于第一电极图案的导电材料。第一材料层101可包括氧化硅层，第 二材料层103可包括掺杂硅层、金属硅化物层、金属层和金属氮化物层中的至少一个。 根据实施方式，在后续工艺期间，各个第二材料层103可保留作为第一电极图案，各 个第一材料层101可保留作为第一层间绝缘层。
随后，形成第一层叠结构ST1可包括形成穿过第一材料层101和第二材料层103 的第一孔H1以及分别利用第一沟道结构CH1填充第一孔H1。在形成第一沟道结构 CH1之前，还可包括在各个第一孔H1的表面上形成多层ML。可在多层ML上形成 第一沟道结构CH1。多层ML和第一沟道结构CH1中的每一个可具有上面参照图5A 描述的相同结构。
在形成第一沟道结构CH1之后或者在形成第一孔H1之前，可执行通过蚀刻第一 材料层101和第二材料层103来形成阶梯结构。
参照图7B，可形成第一间隙填充绝缘层105以覆盖第一层叠结构ST1的阶梯结 构。第一间隙填充绝缘层105可包括氧化物层。可将第一间隙填充绝缘层105的表面 平坦化。
随后，可在第一层叠结构ST1上交替地层叠第三材料层121和第四材料层123。 第三材料层121和第四材料层123可延伸以覆盖第一间隙填充绝缘层105。
根据实施方式，可在第一层叠结构ST1上方形成包括第三材料层121和第四材 料层123的双层结构。根据实施方式，可在第一层叠结构ST1上方形成包括彼此交 替地层叠的第三材料层121和第四材料层123的三层结构或多层结构。第三材料层 121和第四材料层123可包括彼此不同的材料。
根据实施方式，第三材料层121可包括用于第二层间绝缘层的绝缘材料，第四材料层123可包括具有不同于第三材料层121的蚀刻速率的牺牲材料。例如，第三材料 层121可包括氧化硅层，第四材料层123可包括氮化硅层。根据这些实施方式，在后 续工艺期间，第四材料层123可由电极图案代替并且第三材料层121可保留作为第二 层间绝缘层。
根据实施方式，第三材料层121可包括用于第二层间绝缘层的绝缘材料，第四材料层123可包括用于第二电极图案的导电材料。第三材料层121可包括氧化硅层，第 四材料层123可包括掺杂硅层、金属硅化物层、金属层和金属氮化物层中的至少一个。 根据实施方式，在后续工艺期间，第四材料层123可保留作为第二电极图案并且第三 材料层121可保留作为第二层间绝缘层。
参照图7C，可通过蚀刻第三材料层121和第四材料层123来形成暴露第一层叠 结构ST1的接触区域CTA的第二层叠结构ST2。当第二层叠结构ST2包括具有第三 材料层121和第四材料层123的三层结构或多层结构时，第三材料层121和第四材料 层123可被蚀刻为具有阶梯结构。
随后，可在第一间隙填充绝缘层105上形成第二间隙填充绝缘层125。第二间隙 填充绝缘层125可包括氧化物层。第二间隙填充绝缘层125可覆盖第二层叠结构ST2 的阶梯结构。可将第二间隙填充绝缘层125的表面平坦化。第一间隙填充绝缘层105 和第二间隙填充绝缘层125可构成覆盖阶梯结构的上绝缘层130。
图8A和图8B是示出根据实施方式的第一层叠结构ST1和第二层叠结构ST2的 形成方法的横截面图。图8A和图8B是沿着图3A和图3B所示的线II-II’截取的根据 工艺的步骤的横截面图。
参照图8A，在第一方向Z上交替地层叠第一材料层101和第二材料层103之后， 可形成穿过第一材料层101和第二材料层103的第一沟道结构CH1。
第一材料层101和第二材料层103可包括参照图7A描述的材料。第一沟道结构 CH1可由设置在各个第一孔H1的表面上的多层ML围绕。可使用参照图7A描述的 工艺来形成第一沟道结构CH1。
随后，可在围绕第一沟道结构CH1的第一材料层101和第二材料层103上方交 替地层叠第三材料层121和第四材料层123。
根据实施方式，可在第一材料层101和第二材料层103上方形成包括第三材料层121和第四材料层123的双层结构。根据实施方式，可在第一材料层101和第二材料 层103上方形成包括彼此交替地层叠的第三材料层121和第四材料层123的三层结构 和多层结构。
第三材料层121和第四材料层123可包括参照图7B描述的材料。
参照图8B，可通过蚀刻第一材料层101、第二材料层103、第三材料层121和第 四材料层123来形成第一层叠结构ST1和第二层叠结构ST2。第一层叠结构ST1可 包括被蚀刻以具有阶梯结构的第一材料层101和第二材料层103。第二层叠结构ST2 可包括被蚀刻以暴露第一层叠结构ST1的阶梯结构的第三材料层121和第四材料层 123。当第二层叠结构ST2具有包括第三材料层121和第四材料层123的三层结构或 多层结构时，第三材料层121和第四材料层123可被蚀刻以具有阶梯结构。
随后，可形成覆盖第一层叠结构ST1和第二层叠结构ST2的阶梯结构的上绝缘 层230。上绝缘层230可包括氧化物层。可将上绝缘层230的表面平坦化。
可使用参照图7A至图7C描述的工艺或者参照图8A和图8B描述的工艺在由第 一沟道结构CH1穿透的第一层叠结构ST1上方形成第二层叠结构ST2。第一层叠结 构ST1和第二层叠结构ST2中的每一个的阶梯结构可由上绝缘层130或230覆盖。
图9A和图9B是示出根据实施方式的第二沟道结构CH2的形成方法的横截面图。 将在图7C所示的工艺或图8B所示的工艺之后执行稍后描述的工艺。图9A和图9B 是沿着图3A和图3B中的每一个所示的线II-II’截取的根据工艺的步骤的横截面图。
参照图9A，可通过蚀刻第二层叠结构ST2以暴露包括在第二层叠结构ST2中的 各个第四材料层123来形成第二孔H2。第二孔H2可分别与第一沟道结构CH1交叠。 在实施方式中，第二孔H2可按照一对一方式与第一沟道结构CH1交叠，由此单个第 二孔2与单个第一沟道结构CH1交叠。根据实施方式，各个第二孔H2可具有暴露设 置在第二层叠结构ST2的最下层的最下层BT的上表面的深度，如图9A所示。最下 层BT可以是第三材料层121。尽管图9A中未示出，根据实施方式，第二孔H2可分 别暴露第一沟道结构CH1。
根据实施方式的第二层叠结构ST2可包括数量小于第一层叠结构ST1的材料层 的数量的材料层，并且可具有比第一层叠结构ST1小的高度。因此，各个第二孔H2 可具有比各个第一孔H1小的长度。即使当各个第二孔H2形成为具有比各个第一孔 H1小的宽度时，具有相对小的长度的各个第二孔H2也可容易地形成为具有目标深 度。根据实施方式的各个第二孔H2的最上端的宽度可小于各个第一孔H1的最上端 的宽度。第二孔H2之间的最小距离D2可大于第一孔H1之间的最小距离D1。
参照图9B，可在各个第二孔H2的表面上形成栅极绝缘层GI。随后，可蚀刻栅 极绝缘层GI以将其从各个第二孔H2的底表面去除。为了蚀刻并去除栅极绝缘层GI， 可包括在各个第二孔H2的侧壁上形成牺牲间隔物并使用牺牲间隔物作为蚀刻屏障来 蚀刻栅极绝缘层GI。可使用牺牲间隔物作为蚀刻屏障通过蚀刻工艺来蚀刻第二层叠 结构的最下层BT。因此，可暴露第一沟道结构CH1。牺牲间隔物可包括半导体材料 (例如，硅层)。根据实施方式，可在暴露第一沟道结构CH1之后去除牺牲间隔物。 根据实施方式，牺牲间隔物可保留并用作第二沟道结构CH2的一部分。
第二沟道结构CH2可设置在暴露第一沟道结构CH1的各个第二孔H2的延伸部 分PE中，并且可在栅极绝缘层GI上延伸。第二沟道结构CH2可分别联接到第一沟 道结构CH1。在实施方式中，第二沟道结构CH2可按照一对一方式联接到第一沟道 结构CH1，由此单个第二沟道结构CH2联接到单个第一沟道结构CH1。各个第二沟 道结构CH2可具有上面参照图5B描述的相同结构。
图10是通过上面参照图9A和图9B描述的工艺形成的第一层叠结构ST1和第二 层叠结构ST2的横截面图。图10示出沿着图3A和图3B中的每一个所示的线I-I’截 取的第一层叠结构ST1和第二层叠结构ST2的横截面图。
参照图10，可使用上面参照图7A至图7C、图9A和图9B描述的工艺或者上面 参照图8A、图8B、图9A和图9B描述的工艺在由第一沟道结构CH1穿透的第一层 叠结构ST1上方形成由第二沟道结构CH2穿透的第二层叠结构ST2。
第一层叠结构ST1可包括第一材料层101和第二材料层103。第一材料层101和 第二材料层103可在第一方向Z上彼此交替地层叠，并且可围绕第一沟道结构CH1。 多层ML可设置在第一层叠结构ST1与各个第一沟道结构CH1之间。
第二层叠结构ST2可包括至少一个第三材料层121和至少一个第四材料层123。 第三材料层121和第四材料层123中的每一个可围绕联接到第一沟道结构CH1的第 二沟道结构CH2。栅极绝缘层GI可设置在第二层叠结构ST2与各个第二沟道结构 CH2之间。
第一层叠结构ST1和第二层叠结构ST2中的每一个可包括主区域MA以及设置 在彼此邻近的主区域MA之间的边界区域BA。主区域MA可对应于图3A和图3B 所示的存储块BLK，边界区域BA可对应于存储块BLK之间的区域。
隔着边界区域BA彼此邻近的第一沟道结构CH1之间的距离可大于各个主区域 MA中的第一沟道结构CH1之间的距离。隔着边界区域BA彼此邻近的第二沟道结 构CH2之间的距离可大于各个主区域MA中的第二沟道结构CH2之间的距离。因此， 可在边界区域BA处充分地确保设置稍后形成并且相对长的第三狭缝的空间。
图11A至图11F是示出根据实施方式的电极图案的分离工艺的横截面图。图11A 至图11F示出当第二材料层和第四材料层包括牺牲材料时在形成如图10所示的结构 之后的后续工艺的实施方式。图11A至图11F是沿着图3A和图3B中的每一个的线 I-I’截取的根据工艺的步骤的横截面图。
参照图11A，可形成穿过图10所示的第二层叠结构ST2的第一狭缝S1和第二 狭缝S2。第一狭缝S1和第二狭缝S2的布置方式可与上面参照图3A所描述的相同。 第一狭缝S1可穿过图10所示的第二层叠结构ST2的主区域MA。各个第二狭缝S2 可穿过与第二狭缝S2对应的图10的第二层叠结构ST2的边界区域BA。
可根据如上所述的工艺通过第一狭缝S1和第二狭缝S2将图10所示的第二层叠 结构ST2划分成第二层叠图案STP2。各个第一狭缝S1可比各个第二狭缝S2窄。根 据实施方式，第一狭缝S1可具有穿过具有比第一层叠结构ST1小的厚度的第二层叠 结构ST2但是不穿过第一层叠结构ST1的长度。由于各个第一狭缝S1的长度小，所 以在第二沟道结构CH2之间的窄区域中充分地确保设置第一狭缝S1的空间。
考虑在后续工艺期间要在第二狭缝S2中形成的各个第三狭缝的宽度，各个第二狭缝S2可具有比第一狭缝S1更大的宽度。
参照图11B，可通过经由第一狭缝S1和第二狭缝S2去除图11A所示的第四材 料层123来使第一层间空间341开放。第一层间空间341可被限定在沿第一方向Z 彼此邻近的第三材料层121之间。
参照图11C，可通过第一狭缝S1和第二狭缝S2分别利用电极图案355填充图 11B所示的第一层间空间341。图11C所示的电极图案355可对应于图4A和图4B 所示的第二电极图案EP2。各个电极图案355可包括导电层353和衬垫层351。衬垫 层351可对应于图5B所示的第二衬垫层LL2，导电层353可对应于图5B所示的第 二导电层CP2。电极图案355可通过具有彼此不同的宽度的第一狭缝S1和第二狭缝 S2来彼此分离，并且可围绕第二沟道结构CH2。
形成电极图案355可包括沿着图11B所示的第一层间空间341的表面形成衬垫 层351，在衬垫层351上形成填充第一层间空间341的导电层353，并且将衬垫层351 和导电层353划分成多个电极图案355。各个电极图案355的衬垫层351可具有朝着 第一狭缝S1或第二狭缝S2开放的横截面结构，并且可沿着各个第二沟道结构CH2 的侧壁延伸。衬垫层351可隔着栅极绝缘层GI设置在相应的第二沟道结构的侧壁上。
导电层353可包括金属。在实施方式中，衬垫层351可包括屏障层以减轻金属从 导电层353扩散到栅极绝缘层GI和第三材料层121中。屏障层可包括金属氮化物层。 如上面参照图5B所述，衬垫层351还可包括设置在屏障层和导电层353之间的绝缘 薄膜。
随后，可利用绝缘材料填充电极图案355之间暴露的第一狭缝S1或第二狭缝S2。绝缘材料可覆盖电极图案355的侧壁。根据实施方式，绝缘材料可完全填充具有彼此 不同的宽度的第一狭缝S1和第二狭缝S2。绝缘材料可包括各种材料(例如，氧化物 层)。
填充各个第一狭缝S1的绝缘材料可用作分离绝缘层361A，填充各个第二狭缝 S2的绝缘材料可用作狭缝绝缘层361B。狭缝绝缘层361B可设置在存储块之间，并 且分离绝缘层361A可将包括在各个存储块中的漏极选择线彼此分离。
第一层叠结构ST1的各个主区域MA可与至少一个分离绝缘层361A交叠。第一 层叠结构ST1的边界区域BA可与对应狭缝绝缘层361B交叠。
参照图11D，可形成穿过各个第二狭缝S2中的狭缝绝缘层361B并延伸以穿过 图11C所示的第一层叠结构ST1的第三狭缝S3。各个第三狭缝S3可穿过与各个第 三狭缝S3对应的图11C的边界区域BA。
可通过第三狭缝S3将第一层叠结构ST1划分为多个第一层叠图案STP1。第三 狭缝S3可分别设置在具有相对大的宽度的第二狭缝S2中，并且可具有比第一狭缝 S1更大的宽度。因此，即使当各个第三狭缝S3具有倾斜蚀刻表面并且各个第三狭缝 S3的宽度随着靠近其下部而变小时，第三狭缝S3可完全穿过第一层叠结构ST1。可 通过第三狭缝S3暴露第一层叠图案STP1的第二材料层103。
第一层叠图案STP1之间的距离D3可小于第二狭缝S2的宽度。各个第一层叠图 案STP1可与设置在相同水平层上并在水平方向上彼此间隔开的两个或更多个电极图 案355交叠。与各个第一层叠图案STP1交叠并设置在相同水平层上的两个或更多个 电极图案355可分别通过与第一层叠图案STP1交叠的多个第一狭缝S1中的至少一 个来在水平方向上彼此分离。
参照图11E，可通过经由第三狭缝S3去除图11D所示的第二材料层103来使第 二层间空间371开放。第二层间空间371可被限定在沿第一方向Z彼此相邻的第一材 料层101之间。
参照图11F，可通过第三狭缝S3分别利用下电极图案385填充图11E所示的第 二层间空间371。图11F所示的下电极图案385可对应于如图4A和图4B所示的第 一电极图案EP1。各个下电极图案385可包括导电层383和衬垫层381。衬垫层381 可对应于如图5A所示的第一衬垫层LL1，导电层383可对应于如图5A所示的第一 导电层CP1。下电极图案385可通过第三狭缝S3彼此分离并且可围绕第一沟道结构 CH1。
形成下电极图案385可包括沿着图11E所示的第二层间空间371的表面形成衬垫层381，在衬垫层381上形成填充第二层间空间371的导电层383，并将衬垫层381 和导电层383划分成多个下电极图案385。各个下电极图案385的衬垫层381可具有 朝着第三狭缝S3开放的横截面结构，并且可沿着各个第一沟道结构CH1的侧壁延伸。 衬垫层381可隔着多层ML设置在各个第一沟道结构CH1的侧壁上。
导电层383可包括金属。在实施方式中，衬垫层381可包括减轻金属从导电层 383扩散到多层ML和第一材料层101中的屏障层。屏障层可包括金属氮化物层。如 上面参照图5A所述，衬垫层381还可包括设置在屏障层与导电层383之间的阻挡绝 缘层。
随后，可利用垂直结构391填充下电极图案385之间暴露的第三狭缝S3。根据 实施方式，形成垂直结构391可包括利用绝缘材料完全填充各个第三狭缝S3。根据 实施方式，形成垂直结构391可包括在各个第三狭缝S3的侧壁上形成绝缘材料，并 且利用垂直导电图案填充通过绝缘材料开放的各个第三狭缝S3的中心区域。垂直结 构391可包括由绝缘材料围绕的垂直导电图案。
根据实施方式，通过在利用分离绝缘层361A填充具有相对小的宽度的各个第一狭缝S1之后利用下电极图案385替换第二材料层，可减轻电极材料留在具有小宽度 的第一狭缝S1中的缺陷。
图12A和图12B是示出根据实施方式的电极图案的分离工艺的横截面图。图12A 和图12B示出当第二材料层和第四材料层包括导电层时，在形成如图10所示的结构 之后的后续工艺的实施方式。图12A和图12B是沿着图3A和图3B中的每一个的线 I-I’截取的根据工艺的步骤的横截面图。
参照图12A，可如上面参照图11A所述形成穿过图10所示的第二层叠结构ST2 的第一狭缝S1和第二狭缝S2。由此，可如上面参照图11A所述通过第一狭缝S1和 第二狭缝S2将图10所示的第二层叠结构ST2划分成第二层叠图案STP2。
可通过第一狭缝S1和第二狭缝S2将如图10所示的第四材料层123划分成电极 图案123P。随后，可利用绝缘材料填充电极图案123P之间暴露的第一狭缝S1或第 二狭缝S2。在形成绝缘材料之前，可通过经由第一狭缝S1和第二狭缝S2通过硅化 工艺将各个电极图案123P硅化来形成金属硅化物层。
填充第一狭缝S1和第二狭缝S2的绝缘材料可覆盖电极图案123P的侧壁。根据 实施方式，绝缘材料可完全填充具有彼此不同的宽度的第一狭缝S1和第二狭缝S2。 绝缘材料可包括各种材料(例如，氧化物层)。
填充各个第一狭缝S1的绝缘材料可如上面参照图11C所述用作分离绝缘层 461A，填充各个第二狭缝S2的绝缘材料可如上面参照图11C所述用作狭缝绝缘层 461B。狭缝绝缘层461B可设置在存储块之间，分离绝缘层461A可将包括在各个存 储块中的漏极选择线彼此分离。
参照图12B，可如上面参照图11D所述形成穿过各个第二狭缝S2中的狭缝绝缘 层461B的第三狭缝S3。第三狭缝S3可延伸以穿过图12A所示的第一层叠结构ST1。
可如上面参照图11D所述通过第三狭缝S3将第一层叠结构ST1划分成多个第一 层叠图案STP1。
可通过第三狭缝S3将图10所示的第二材料层103分离为下电极图案103P。随 后，可利用垂直结构491填充下电极图案103P之间暴露的各个第三狭缝S3。在形成 垂直结构491之前，可通过经由第三狭缝通过硅化工艺将各个下电极图案103P硅化 来形成金属硅化物层。垂直结构491可包括绝缘材料、或者垂直导电图案和围绕垂直 导电图案的绝缘材料。
根据实施方式，由于具有相对小的长度的第一狭缝S1和第二狭缝S2通过与具有相对大的长度的第三狭缝S3分开的工艺来形成，所以不需要考虑第三狭缝S3的工艺 余量。因此，根据实施方式，第一狭缝S1可具有小宽度。由此，由于隔着各个第一 狭缝S1彼此间隔开的第二沟道结构CH2之间的距离减小，所以存储块的尺寸可减小。
通过与形成围绕第二沟道结构并彼此分离的电极图案的工艺分开执行形成由第一沟道结构穿透的第一层叠结构的工艺，本公开可降低半导体装置的制造工艺的难度 级别。
图13是示出根据实施方式的存储器系统1100的配置的框图。
参照图13，根据实施方式的存储器系统1100可包括存储器装置1120和存储控 制器1110。
存储器装置1120可以是包括多个闪存芯片的多芯片封装。存储器装置1120可包括如图3A、图3B、图4A、图4B、图5A、图5B、图6A至图6C和图12B所示的 多种结构中的至少一种。
存储控制器1110可被配置为控制存储器装置1120，并且包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)电路1114和存储器 接口1115。SRAM1111可用作CPU 1112的操作存储器，CPU 1112可对存储控制器 1110的数据交换执行总体控制操作，并且主机接口1113可包括访问存储器系统1100 的主机的数据交换协议。ECC电路1114可检测并纠正从存储器装置1120读取的数据 中所包括的错误，并且存储器接口1115可执行与存储器装置1120的接口。存储控制 器1110还可包括用于存储用于与主机接口的代码数据的只读存储器(ROM)。
具有上述配置的存储器系统1100可以是组合有存储器装置1120和存储控制器1110的固态盘(SSD)或存储卡。例如，当存储器系统1100是SSD时，存储控制器 1110可通过包括通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、 串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、 增强型小型磁盘接口(ESDI)和集成驱动电子设备(IDE)的接口协议之一与外部装 置(例如，主机)通信。
图14是示出根据本公开的实施方式的计算系统1200的配置的框图。
参照图14，根据实施方式的计算系统1200可包括电连接到系统总线1260的CPU1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系 统1210。在实施方式中，存储器装置1212可包括如图3A、图3B、图4A、图4B、 图5A、图5B、图6A至图6C和图12B所示的多种结构中的至少一种。当计算系统 1200是移动装置时，还可包括用于向计算系统1200供应操作电压的电池，并且还可 包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。
上述实施方式旨在帮助本领域普通技术人员更清楚地理解本公开，而非旨在限制本公开的范围。应该理解，本文所描述的概念的许多变化和修改仍将落在所附权利要 求及其等同物中限定的本公开的精神和范围内。
只要没有不同地定义，本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。只要在本申请中没有清楚地定义，术语 不应以理想的或过于形式的方式理解。
相关申请的交叉引用
本申请要求2018年10月25日提交的韩国专利申请号10-2018-0128499的优先 权，其完整公开通过引用整体并入本文。

Claims (17)

1.一种制造半导体装置的方法，该方法包括以下步骤：
形成由第一沟道结构穿透的第一层叠结构；
形成围绕第二沟道结构并通过第一狭缝和第二狭缝彼此分离的多个电极图案，所述第二沟道结构联接到所述第一沟道结构，并且所述第二狭缝具有不同于所述第一狭缝的宽度；
利用绝缘材料填充所述第一狭缝和所述第二狭缝中的每一个以覆盖所述电极图案的侧壁；以及
形成穿过各个所述第二狭缝中的所述绝缘材料并延伸以穿过所述第一层叠结构的多个第三狭缝。
2.根据权利要求1所述的方法，其中，所述第一层叠结构包括彼此交替地层叠的多个第一材料层和多个第二材料层。
3.根据权利要求2所述的方法，其中，所述第二材料层包括导电材料，并且
其中，所述导电材料通过所述第三狭缝分离以形成多个下电极图案。
4.根据权利要求2所述的方法，该方法还包括以下步骤：分别利用下电极图案替换所述第一层叠结构的通过所述第三狭缝暴露的多个所述第二材料层。
5.根据权利要求1所述的方法，其中，多个所述第一狭缝中的至少一个设置在彼此相邻的多个所述第二狭缝之间。
6.根据权利要求1所述的方法，其中，各个所述第一狭缝具有比各个所述第二狭缝小的宽度。
7.根据权利要求1所述的方法，其中，所述第一层叠结构被所述第三狭缝划分成多个第一层叠图案，并且
其中，多个所述第一层叠图案之间的距离小于各个所述第二狭缝的宽度。
8.根据权利要求1所述的方法，其中，一列或更多列的所述第二沟道结构设置在彼此相邻的所述第一狭缝和所述第二狭缝之间。
9.根据权利要求1所述的方法，其中，设置在彼此相邻的所述第一狭缝和所述第二狭缝之间的所述第二沟道结构的数量小于设置在彼此相邻的多个所述第三狭缝之间的所述第一沟道结构的数量。
10.根据权利要求1所述的方法，其中，所述第一层叠结构被所述第三狭缝划分成多个第一层叠图案，并且
其中，各个所述第一层叠图案与多个所述电极图案当中的设置在水平方向上并通过多个所述第一狭缝中的至少一个彼此分离的两个或更多个电极图案交叠。
11.根据权利要求1所述的方法，其中，形成多个所述电极图案的步骤包括以下步骤：
在所述第一层叠结构上形成包括彼此交替地层叠的第三材料层和第四材料层的第二层叠结构；
形成穿过所述第二层叠结构以按照一对一方式联接到所述第一沟道结构的多个所述第二沟道结构；以及
形成将所述第二层叠结构划分成多个第二层叠图案的所述第一狭缝和所述第二狭缝。
12.根据权利要求11所述的方法，其中，所述第四材料层包括所述电极图案中所包括的导电材料。
13.根据权利要求11所述的方法，其中，形成多个所述电极图案的步骤还包括以下步骤：
通过所述第一狭缝和所述第二狭缝来去除各个所述第二层叠图案的所述第四材料层；以及
形成填充所述第四材料层被去除的区域并通过所述第一狭缝或所述第二狭缝彼此分离的多个所述电极图案。
14.一种半导体装置，该半导体装置包括：
包括彼此交替地层叠的第一层间绝缘层和第一电极图案的第一栅极层叠结构；
设置在所述第一栅极层叠结构上的至少一个分离绝缘层；以及
通过所述分离绝缘层彼此分离的多个第二栅极层叠结构，各个所述第二栅极层叠结构包括彼此交替地层叠的第二层间绝缘层和第二电极图案，
其中，所述第二电极图案包括导电层以及围绕所述导电层的衬垫层，该衬垫层包括朝着所述分离绝缘层开放的横截面结构。
15.根据权利要求14所述的半导体装置，其中，所述衬垫层包括金属氮化物层。
16.根据权利要求14所述的半导体装置，该半导体装置还包括：
多个第一沟道结构，多个所述第一沟道结构穿过所述第一栅极层叠结构；以及
多个第二沟道结构，多个所述第二沟道结构设置在所述分离绝缘层的两侧，按照一对一方式联接到所述第一沟道结构，并且穿过所述第二栅极层叠结构。
17.根据权利要求16所述的半导体装置，其中，所述衬垫层在各个所述第二沟道结构与所述导电层之间延伸。
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