KR20200046830A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 제1 채널구조들에 의해 관통되는 제1 적층체를 형성하는 단계; 상기 제1 채널구조들에 연결된 제2 채널구조들을 감싸고 상이한 폭의 제1 슬릿들 및 제2 슬릿들에 의해 분리된 전극패턴들을 형성하는 단계; 상기 전극패턴들의 측벽을 덮도록 상기 제1 슬릿들 및 상기 제2 슬릿들 각각을 절연물로 채우는 단계; 및 상기 제2 슬릿들 각각의 내부에서 상기 절연물을 관통하고, 상기 제1 적층체를 관통하도록 연장된 제3 슬릿들을 형성하는 단계를 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 다양한 구조로 배치된 메모리 셀들을 포함할 수 있다. 반도체 장치의 집적도 향상을 위하여, 메모리 셀들은 기판 상에 3차원으로 배열될 수 있다.
3차원으로 배열된 메모리 셀들을 제조함에 있어서, 제조공정의 난이도를 낮추기 위한 다양한 기술들이 개발되고 있다.
본 발명의 실시 예는 반도체 장치의 제조공정 난이도를 낮출 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 제1 채널구조들에 의해 관통되는 제1 적층체를 형성하는 단계; 상기 제1 채널구조들에 연결된 제2 채널구조들을 감싸고 상이한 폭의 제1 슬릿들 및 제2 슬릿들에 의해 분리된 전극패턴들을 형성하는 단계; 상기 전극패턴들의 측벽을 덮도록 상기 제1 슬릿들 및 상기 제2 슬릿들 각각을 절연물로 채우는 단계; 및 상기 제2 슬릿들 각각의 내부에서 상기 절연물을 관통하고, 상기 제1 적층체를 관통하도록 연장된 제3 슬릿들을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 교대로 적층된 제1 층간절연막들 및 제1 전극패턴들을 포함하는 제1 게이트 적층체; 상기 제1 게이트 적층체 상에 배치된 적어도 하나의 분리절연막; 및 상기 분리절연막에 의해 서로 분리되고, 각각이 교대로 적층된 제2 층간절연막 및 제2 전극패턴을 포함하는 제2 게이트 적층체들을 포함할 수 있다. 상기 제2 전극패턴은 도전막 및 상기 도전막을 감싸고 상기 분리절연막을 향하여 개구된 단면구조를 갖는 베리어막을 포함할 수 있다.
본 기술은 제1 채널구조들에 의해 관통되는 제1 적층체의 형성공정과, 제2 채널구조들을 감싸고 서로 분리된 전극패턴들의 형성공정을 분리하여 진행함으로써, 반도체 장치의 제조공정 난이도를 낮출 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 2는 주변회로 구조를 개략적으로 나타내는 단면도이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 장치의 레이아웃을 나타내는 평면도들이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 반도체 장치를 나타내는 단면도들이다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 반도체 장치의 일부 영역들을 확대하여 나타내는 단면도들이다.
도 6a 내지 도 6c는 본 발명의 실시 예에 따른 제1 게이트 적층체 아래에 배치되는 하부구조의 다양한 실시예들을 나타내는 단면도들이다.
도 7a 내지 도 7c는 본 발명의 일 실시 예에 따른 제1 적층체 및 제2 적층체의 형성방법을 나타내는 단면도들이다.
도 8a 및 도 8b는 본 발명의 일 실시 예에 따른 제1 적층체 및 제2 적층체의 형성방법을 나타내는 단면도들이다.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 제2 채널구조들의 형성방법을 나타내는 단면도들이다.
도 10은 도 9a 및 도 9b를 참조하여 상술한 공정들을 통해 형성된 제1 적층체 및 제2 적층체를 도 3a 및 도 3b에 도시된 선 I-I'를 따라 절취하여 나타낸 단면도이다.
도 11a 내지 도 11f는 본 발명의 일 실시 예에 따른 전극패턴들의 분리공정을 나타내는 단면도들이다.
도 12a 내지 도 12b는 본 발명의 일 실시 예에 따른 전극패턴들의 분리공정을 나타내는 단면도들이다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치들 각각은 기판(SUB) 상에 배치된 주변회로 구조(PC) 및 셀 어레이(CAR)를 포함할 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
셀 어레이(CAR)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 다수의 셀 스트링들을 포함할 수 있다. 셀 스트링들 각각은 비트라인, 소스라인, 워드라인들 및 셀렉트 라인들에 전기적으로 연결된다. 셀 스트링들 각각은 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 셀렉트 라인들 각각은 그에 대응하는 셀렉트 트랜지스터의 게이트 전극으로 이용되고, 워드 라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용된다.
주변회로 구조(PC)는 셀 어레이(CAR)와 전기적으로 연결되는 NMOS 트랜지스터들 및 PMOS 트랜지스터들, 레지스터(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. NMOS 및 PMOS 트랜지스터들, 레지스터, 및 캐패시터는 로우 디코더, 컬럼 디코더, 페이지 버퍼 및 제어 회로를 구성하는 소자들로 이용될 수 있다.
도 1a에 도시된 바와 같이, 주변회로 구조(PC)는 셀 어레이(CAR)에 중첩되지 않는 기판(SUB)의 일부 영역 상에 배치될 수 있다.
또는, 도 1b에 도시된 바와 같이, 주변회로 구조(PC)는 셀 어레이(CAR)와 기판(SUB) 사이에 배치될 수 있다. 이 경우, 주변회로 구조(PC)는 셀 어레이(CAR)에 중첩되므로, 셀 어레이(CAR)와 주변회로 구조(PC)가 차지하는 기판(SUB)의 면적을 줄일 수 있다.
도 2는 주변회로 구조를 개략적으로 나타내는 단면도이다. 도 2에 도시된 주변회로 구조(PC)는 도 1a에 도시된 주변회로 구조에 포함되거나, 도 1b에 도시된 주변회로 구조에 포함될 수 있다.
도 2를 참조하면, 주변회로 구조(PC)는 주변 게이트 전극들(PG), 주변 게이트 절연막(PGI), 정션들(Jn), 주변 회로 배선들(PCL), 주변 콘택플러그들(PCP), 및 주변회로 절연막(PIL)을 포함할 수 있다.
주변 게이트 전극들(PG) 각각은 주변회로 구조(PC)의 NMOS 트랜지스터 게이트 전극 또는 PMOS 트랜지스터의 게이트 전극으로 이용될 수 있다. 주변 게이트 절연막(PGI)은 주변 게이트 전극들(PG) 각각과 기판(SUB) 사이에 배치된다.
정션들(Jn)은 기판(SUB)의 활성영역 내부에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 주변 게이트 전극들(PG) 각각의 양측에 배치되어 소스 정션 또는 드레인 정션으로 이용된다. 기판(SUB)의 활성영역은 기판(SUB) 내부에 형성된 소자분리막(isolation layer: ISO)에 의해 구획될 수 있다. 소자분리막(ISO)은 절연물로 형성된다.
주변회로 배선들(PCL)은 주변 콘택플러그들(PCP)을 통해 주변회로 구조(PC)에 전기적으로 연결될 수 있다.
주변회로 절연막(PIL)은 주변회로 구조(PC), 주변 회로 배선들(PCL) 및 주변 콘택플러그들(PCP)을 덮을 수 있다. 주변회로 절연막(PIL)은 다층으로 적층된 절연막들을 포함할 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 장치의 레이아웃을 나타내는 평면도들이다. 도 3a 및 도 3b에 도시된 각각의 구조는 도 1a 또는 도 1b에 도시된 셀 어레이(CAR)에 포함될 수 있다.
도 3a 및 도 3b를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 다수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK) 각각은 제1 전극패턴들(EP1) 및 제2 전극패턴들(EP2)을 포함할 수 있다. 도 3a는 제2 전극패턴들(EP2)의 레이아웃을 나타내고, 도 3b는 제1 전극패턴들(EP1)의 레이아웃을 나타낸다. 도 3a에 도시된 제2 전극패턴들(EP2)은 도 3b에 도시된 제1 전극패턴들(EP1) 위에 배치된다.
제1 전극패턴들(EP1) 및 제2 전극패턴들(EP2) 각각은 셀 영역(CA) 및 콘택영역(CTA)을 포함할 수 있다. 제1 전극패턴들(EP1) 및 제2 전극패턴들(EP2) 각각은 서로 교차하는 제1 수평방향(X) 및 제2 수평방향(Y)으로 연장될 수 있다. 콘택영역(CTA)은 셀 영역(CA)으로부터 제2 수평방향(Y)으로 연장될 수 있다. 제1 전극패턴들(EP1) 각각의 콘택영역(CTA)은 그에 대응하는 제1 콘택플러그(CT1)에 연결되고, 제2 전극패턴들(EP2) 각각의 콘택영역(CTA)은 그에 대응하는 제2 콘택플러그(CT2)에 연결된다. 제1 전극패턴들(EP1) 및 제2 전극패턴들(EP2)은 제1 수평방향(X) 및 제2 수평방향(Y)에 교차되는 제1 방향(Z)으로 적층된다.
제1 전극패턴들(EP1)은 제1 채널구조들(CH1)을 감싸고, 제2 전극패턴들(EP2)은 제2 채널구조들(CH2)을 감싼다. 제2 채널구조들(CH2)은 제1 채널구조들(CH1)에 각각 연결된다. 각각의 제2 전극패턴(EP2)에 의해 공유되는 제2 채널구조들(CH2)의 개수는 각각의 제1 전극패턴(EP1)에 공유되는 제1 채널구조들(CH1)의 개수보다 적다. 제1 채널구조들(CH1)은 제1 전극패턴들(EP1) 각각의 셀 영역(CA)을 관통하고, 제2 채널구조들(CH2)은 제2 전극패턴들(EP2) 각각의 셀 영역(CA)을 관통한다.
도 3a를 참조하면, 본 발명의 실시 예에 따른 제2 전극패턴들(EP2)은 제1 전극패턴들(EP1) 각각의 콘택영역(CTA)을 노출시키도록 제1 전극패턴들(EP1) 상에 적층된다. 이를 위해, 제1 전극패턴들(EP1)은 제2 전극패턴들(EP2)보다 제2 수평방향(Y)으로 더 길게 연장될 수 있다.
제2 전극패턴들(EP2)은 제1 수평방향(X)으로 서로 이격되어 배열된다. 서로 이웃한 제2 전극패턴들(EP2)은 제1 슬릿들(S1) 중 어느 하나 또는 제2 슬릿들(S2) 중 어느 하나에 의해 서로 분리될 수 있다. 제1 슬릿들(S1) 및 제2 슬릿들(S2)은 제2 수평방향(Y)으로 연장된다.
제2 슬릿들(S2)은 메모리 블록들(BLK) 사이의 경계를 구획하는 패턴으로 정의될 수 있다. 제1 수평방향(X)으로 서로 이웃한 제2 슬릿들(S2) 사이에 적어도 하나의 제1 슬릿들(S1)이 배치된다. 다시 말해, 제1 수평방향(X)으로 서로 이웃한 제2 슬릿들(S2) 사이에 1개의 제1 슬릿(S1) 또는 2개 이상의 제1 슬릿들(S1)이 배치된다. 각각의 메모리 블록(BLK)에 포함된 제2 전극패턴들(EP2)은 적어도 하나의 제1 슬릿들(S1)에 의해 제1 수평방향(X)으로 서로 분리될 수 있다.
제1 슬릿들(S1) 각각은 지그재그형으로 형성될 수 있다. 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 제1 슬릿들(S1) 각각은 웨이브형으로 형성될 수 있다. 일 실시 예로서, 제1 슬릿들(S1) 각각은 제2 수평방향(Y)으로 연장된 직선형으로 형성될 수 있다.
제1 슬릿들(S1) 각각의 제1 폭(W1)은 제2 슬릿들(S2) 각각의 제2 폭(W2)과 상이하게 형성된다. 보다 구체적으로, 제1 폭(W1)은 제2 폭(W2)보다 좁게 형성된다. 제1 폭(W1) 및 제2 폭(W2) 각각은 제1 수평방향(X) 및 제2 수평방향(Y)을 따라 연장된 수평면에서 길이방향이 아닌 단축방향에서 측정된 수치로 정의된다.
제2 전극패턴들(EP2) 각각은 적어도 1열의 제2 채널구조들(CH2)을 감쌀 수 있다. 제2 전극패턴들(EP2) 각각은 다수의 열 및 다수의 행으로 배치된 제2 채널구조들(CH2)을 감쌀 수 있다. 이에 따르면, 1열 이상의 제2 채널구조들(CH2)이 서로 이웃한 제1 슬릿(S1) 및 제2 슬릿(S2) 사이에 배치된다. 제1 슬릿들(S1)이 서로 이웃하여 배치된 경우, 1열 이상의 제2 채널구조들(CH2)이 서로 이웃한 제1 슬릿들(S1) 사이에 배치될 수 있다.
제2 채널구조들(CH2)은 지그재그로 배치될 수 있다. 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 제2 채널구조들(CH2)은 제1 수평방향(X) 및 제2 수평방향(Y)으로 나란하게 배열될 수 있다. 각각의 제2 채널구조(CH2)와 각각의 제2 전극패턴(EP2) 사이에 게이트 절연막(GI)이 배치될 수 있다.
제2 전극패턴들(EP2)은 동일 수평면에서 제1 수평방향(X)으로 이격되어 배열될 수 있다. 제2 전극패턴들(EP2)은 제1 방향(Z)으로 서로 이격된 2층 이상의 수평층들에 배치될 수 있다. 제2 전극패턴들(EP2)이 2층 이상의 수평층들에 배치된경우, 제2 전극패턴들(EP2)은 제2 전극패턴들(EP2) 각각의 콘택영역(CTA)을 노출시키도록 제1 방향(Z)으로 적층될 수 있다. 이를 위해, 제2 전극패턴들(EP2)은 제1 전극패턴들(EP1)에 가까울수록 제2 수평방향(Y)으로 더 길게 연장될 수 있다.
도 3b를 참조하면, 본 발명의 실시 예에 따른 제1 전극패턴들(EP1)은 제3 슬릿들(S3)에 의해 제1 수평방향(X)으로 서로 분리된다. 각각의 메모리 블록(BLK)에 포함된 제1 전극패턴들(EP1)은 제1 방향(Z)으로 이격되어 적층된다. 제1 전극패턴들(EP1)은 제1 전극패턴들(EP1) 각각의 콘택영역(CTA)을 노출시키도록 제1 방향(Z)으로 적층될 수 있다. 이를 위해, 제1 전극패턴들(EP1)은 도 3a에 도시된 제2 전극패턴들(EP2)에서 멀어질수록 제2 수평방향(Y)으로 더 길게 연장될 수 있다.
제3 슬릿들(S3)은 메모리 블록들(BLK) 사이의 경계에 배치될 수 있다. 제3 슬릿들(S3) 각각은 제2 수평방향(Y)으로 연장된다. 도 3a에 도시된 제2 슬릿들(S2)은 제3 슬릿들(S3)에 중첩된다. 제3 슬릿들(S3) 각각의 제3 폭(W3)은 도 3a에 도시된 제2 폭(W2)보다 좁게 형성된다. 제3 폭(W3)은 제1 수평방향(X) 및 제2 수평방향(Y)을 따라 연장된 수평면에서 길이방향이 아닌 단축방향에서 측정된 수치로 정의된다.
제1 전극패턴들(EP1) 각각은 제1 채널구조들(CH1)에 의해 관통된다. 제1 채널구조들(CH1)은 다수의 열 및 다수의 행으로 배치될 수 있다. 제1 채널구조들(CH1)은 지그재그로 배치될 수 있다. 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 제1 채널구조들(CH1)은 제1 수평방향(X) 및 제2 수평방향(Y)으로 나란하게 배열될 수 있다. 각각의 제1 채널구조(CH1)와 각각의 제1 전극패턴(EP1) 사이에 다층막(ML)이 배치될 수 있다.
각각의 제1 전극패턴(EP1) 상에 적어도 하나의 제1 슬릿(S1)이 중첩된다. 각각의 제1 전극패턴(EP1) 상에 적어도 하나의 제1 슬릿(S1)에 의해 동일 수평면에서 서로 분리된 적어도 2개의 제2 전극패턴들(도 3a의 EP2)이 중첩된다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 반도체 장치를 나타내는 단면도들이다. 보다 구체적으로, 도 4a 및 도 4b는 도 3a에 도시된 제2 전극패턴들(EP2)과 도 3b에 도시된 제1 전극패턴들(EP1)을 포함하는 메모리 블록의 단면을 나타낸다. 도 4a는 도 3a 및 도 3b 각각에 도시된 선 I-I'를 따라 절취한 메모리 블록의 단면을 나타내고, 도 4b는 도 3a 및 도 3b 각각에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 메모리 블록의 단면을 나타낸다. 도 4a 및 도 4b에 도시된 각각의 구조는 도 1a 또는 도 1b에 도시된 셀 어레이(CAR)에 포함될 수 있다.
도 4a 및 도 4b를 참조하면, 제1 전극패턴들(EP1)은 제1 게이트 적층체들(GST1)에 포함되고, 제2 전극패턴들(EP2)은 제2 게이트 적층체들(GST2)에 포함된다. 제2 게이트 적층체들(GST2)은 제1 슬릿(S1) 또는 제2 슬릿(S2)에 의해 서로 분리되고, 제1 게이트 적층체들(GST1)은 제3 슬릿(S3)에 의해 서로 분리된다.
제1 슬릿(S1)은 분리절연막(I1)으로 채워진다. 제3 슬릿(S3)은 수직구조(I3)에 의해 채워진다. 일 실시 예로서, 수직구조(I3)는 절연물로만 형성될 수 있다. 일 실시 예로서, 수직구조(I3)는 수직도전패턴 및 수직도전패턴의 측벽을 따라 연장된 절연막을 포함할 수 있다. 제3 슬릿(S3) 및 수직구조(I3)는 제2 슬릿(S2) 내부에 배치된 슬릿절연막(I2)을 관통하도록 연장될 수 있다.
제3 슬릿(S3) 및 수직구조(I3)에 의해 서로 분리된 제1 게이트 적층체들(GST1) 각각은 제1 방향(Z)으로 교대로 적층된 제1 층간절연막들(ILD1) 및 제1 전극패턴들(EP1)을 포함한다. 제1 전극패턴들(EP1) 각각은 제1 방향(Z)으로 서로 이웃한 제1 층간절연막들(ILD1) 사이에 배치된다. 제1 전극패턴들(EP1) 각각은 제1 도전막(CP1)을 포함할 수 있다. 제1 전극패턴들(EP1) 각각은 제1 도전막(CP1), 및 제1 도전막(CP1)을 감싸고 제3 슬릿(S3) 및 수직구조(I3)를 향하여 개구된 단면구조를 갖는 제1 라이너막(LL1)을 더 포함할 수 있다. 제1 라이너막(LL1)은 적어도 베리어막을 포함할 수 있다. 제1 라이너막(LL1)은 제1 도전막(CP1)과 이에 인접한 제1 층간절연막(ILD1) 사이로 연장된다.
제1 전극패턴들(EP1)은 도 4b에 도시된 바와 같이 계단구조로 형성하도록 제1 방향(Z)으로 적층될 수 있다. 일 실시 예로서, 도 4b에 도시된 바와 같이, 계단구조로 적층된 제1 전극패턴들(EP1) 각각의 상에 배치된 제1 층간절연막(ILD1)은 그 아래에 배치된 제1 전극패턴(EP1)을 노출하도록 형성될 수 있다. 도면에 도시되진 않았으나, 일 실시 예로서, 계단구조로 형성된 제1 전극패턴들(EP1) 각각의 상에 배치된 제1 층간절연막(ILD1)은 그 아래에 배치된 제1 전극패턴(EP1)의 상면을 완전히 덮도록 형성될 수 있다.
제1 게이트 적층체들(GST1) 각각을 관통하는 제1 채널구조들(CH1)은 제1 층간절연막들(ILD1) 및 제1 전극패턴들(EP1)로 둘러싸인다. 제1 채널구조들(CH1)과 제1 전극패턴들(EP1) 사이에 다층막들(ML)이 배치될 수 있다. 다층막들(ML) 각각은 그에 대응하는 제1 채널구조(CH1)의 외벽을 따라 연장될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 도면에 도시되진 않았으나, 일 실시 예로서, 다층막들(ML)은 제1 전극패턴들(EP1)과 제1 층간절연막들(ILD1) 사이의 계면들 및 제1 채널구조들(CH1)과 제1 전극패턴들(EP1) 사이의 계면들을 따라 연장될 수 있다. 제1 라이너막(LL1)은 다층막들(ML) 각각과 그에 대응하는 제1 도전막(CP1) 사이로 연장될 수 있다.
제1 슬릿(S1) 또는 제2 슬릿(S2)에 의해 서로 분리된 제2 게이트 적층체들(GST2) 각각은 제1 방향(Z)으로 교대로 적층된 제2 층간절연막(ILD2) 및 제2 전극패턴(EP2)을 포함한다. 일 실시 예로서, 제2 게이트 적층체들(GST2) 각각은 제1 게이트 적층체(GST1) 상에 순차로 적층된 제2 층간절연막(ILD2) 및 제2 전극패턴(EP2)을 포함하는 2중층으로 형성될 수 있다. 일 실시 예로서, 제2 게이트 적층체들(GST2) 각각은 제1 방향(Z)으로 교대로 적층된 제2 층간절연막들(ILD2) 및 제2 전극패턴들(EP2)을 포함하는 3중층 이상으로 형성될 수 있다.
제2 전극패턴들(EP2) 각각은 제2 도전막(CP2)을 포함할 수 있다. 제2 전극패턴들(EP2) 각각은 제2 도전막(CP2), 및 제2 도전막(CP2)을 감싸고 제3 슬릿(S3) 및 수직구조(I3)를 향하여 개구된 단면구조를 갖는 제2 라이너막(LL2)을 더 포함할 수 있다. 제2 라이너막(LL2)은 적어도 베리어막을 포함할 수 있다. 제2 라이너막(LL2)은 제2 도전막(CP2)과 이에 인접한 제2 층간절연막(ILD2) 사이로 연장된다.
제2 게이트 적층체들(GST2) 각각이 제1 방향(Z)으로 적층된 2층 이상의 제2 전극패턴들(EP2)을 포함하는 경우, 제2 전극패턴들(EP2)은 도 4b에 도시된 바와 같이 계단구조를 형성하도록 제1 방향(Z)으로 적층될 수 있다. 일 실시 예로서, 계단구조로 형성된 제2 전극패턴들(EP2) 상에 각각 배치된 제2 층간절연막들(ILD2)은 도 4b에 도시된 바와 같이, 제2 층간절연막들(ILD2) 각각의 아래에 배치된 제2 전극패턴(EP2)을 노출하도록 형성될 수 있다. 도면에 도시되진 않았으나, 일 실시 예로서, 계단구조로 형성된 제2 전극패턴들(EP2) 상에 각각 배치된 제2 층간절연막들(ILD2)은 제2 층간절연막들(ILD2) 각각의 아래에 배치된 제2 전극패턴(EP2)의 상면을 완전히 덮도록 연장될 수 있다.
제2 게이트 적층체들(GST2) 각각을 관통하는 제2 채널구조들(CH2)은 그에 대응하는 제2 층간절연막(ILD2) 및 그에 대응하는 제2 전극패턴(EP2)으로 둘러싸인다. 제2 채널구조들(CH2) 각각과 그에 대응하는 제2 전극패턴(EP2) 사이에 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI)은 그에 대응하는 제2 채널구조(CH2)의 외벽을 따라 연장될 수 있다. 제2 라이너막(LL2)은 그에 대응하는 게이트 절연막(GI)과 제2 도전막(CP2) 사이로 연장될 수 있다.
제1 도전막(CP1) 및 제2 도전막(CP2) 각각은 실리콘막, 금속 실리사이드막, 금속막 및 금속 질화막 중 적어도 어느 하나를 포함할 수 있다. 저저항 배선을 위해 제1 도전막(CP1) 및 제2 도전막(CP2) 각각은 텅스텐(W) 등의 금속을 포함할 수 있다.
제1 층간절연막들(ILD1) 및 제2 층간절연막들(ILD2) 각각은 다양한 절연물로 형성될 수 있다. 예를 들어, 제1 층간절연막들(ILD1) 및 제2 층간절연막들(ILD2) 각각은 실리콘 산화막을 포함할 수 있다.
제1 게이트 적층체들(GST1) 및 제2 게이트 적층체들(GST2) 각각의 계단구조는 도 4b에 도시된 바와 같이 상부절연막(UI)으로 덮일 수 있다. 상부절연막(UI)의 표면은 평탄할 수 있다. 상부절연막(UI)은 단일막으로 형성되거나, 다층막으로 형성될 수 있다. 일 실시 예로서, 상부절연막(UI)은 산화막으로 형성될 수 있다. 일 실시 예로서, 상부절연막(UI)은 산화막 및 식각정지막의 적층구조로 형성될 수 있다. 식각정지막으로서 질화막이 이용될 수 있다.
제2 게이트 적층체들(GST2) 각각의 제1 방향(Z) 두께는 제1 게이트 적층체들(GST1) 각각의 제1 방향(Z) 두께보다 얇게 형성될 수 있다. 제1 방향(Z)을 따라 연장된 제2 채널구조들(CH2) 각각의 길이는 제1 방향(Z)을 따라 연장된 제1 채널구조들(CH1) 각각에 비해 짧게 형성될 수 있다.
각각의 제1 게이트 적층체(GST1) 내에 배치된 제1 채널구조들(CH1) 사이의 최소간격을 도 4b에 도시된 바와 같이 제1 간격(L1)으로 정의한다. 제1 간격(L1)으로 배열된 제1 채널구조들(CH1)에 각각 연결된 제2 채널구조들(CH2) 사이의 최소간격을 도 4b에 도시된 바와 같이 제2 간격(L2)으로 정의한다. 제2 채널구조들(CH2)에 비해 길게 형성되는 제1 채널구조들(CH1) 각각의 상단은 제2 채널구조들(CH2) 각각의 상단보다 넓은 폭을 갖는다. 이에 따라, 제1 간격(L1)은 제2 간격(L2)에 비해 좁게 형성된다.
본 발명의 실시 예에 따르면, 분리절연막(I1) 및 제1 슬릿(S1)은 상대적으로 넓은 제2 간격(L2)으로 배열된 제2 채널구조들(CH2) 사이에 배치되고, 제1 채널구조들(CH1) 사이로 연장되지 않는다. 이에 따라, 본 발명의 실시 예에 따르면, 제1 채널구조들(CH1) 사이의 제1 간격(L1)을 넓히지 않더라도, 분리절연막(I1) 및 제2 슬릿(S1)의 배치공간을 충분히 확보할 수 있으므로 메모리 블록 사이즈를 감소시킬 수 있다.
본 발명의 실시 예에 따르면, 제2 채널구조들(CH2)은 제1 채널구조들(CH1)에 비해 상대적으로 좁게 형성되므로, 제2 채널구조들(CH2) 사이에서 분리절연막(I1) 및 제1 슬릿(S1)의 배치공간을 충분히 확보할 수 있다.
각각의 제3 슬릿(S3)을 사이에 두고 서로 이웃한 제2 채널구조들(CH2)과, 각각의 제3 슬릿(S3)을 사이에 두고 서로 이웃한 제1 채널구조들(CH1)은 제1 간격(L1)보다 넓은 간격으로 이격된다. 이에 따라, 제3 슬릿(S3)을 제1 슬릿(S1)보다 길게 형성하더라도, 메모리 블록들 경계에서 제3 슬릿(S3)의 배치공간을 충분히 확보할 수 있다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 반도체 장치의 일부 영역들을 확대하여 나타내는 단면도들이다. 보다 구체적으로, 도 5a는 도 4a에 도시된 A영역에 대한 확대도이다. 도 5b는 도 4a에 도시된 B영역에 대한 확대도이다.
도 5a를 참조하면, 각각의 제1 채널구조(CH1)는 제1 반도체막(SE1)을 포함할 수 있다. 일 실시 예로서, 제1 반도체막(SE1)은 실리콘막으로 형성될 수 있다. 제1 반도체막(SE1)은 다층막(ML)의 내벽 상에 컨포멀하게 형성되거나, 다층막(ML)의 중심영역을 완전히 채우도록 형성될 수 있다.
도 5a에 도시된 바와 같이, 제1 반도체막(SE1)이 다층막(ML)의 내벽 상에 컨포멀하게 형성된 경우, 제1 채널구조(CH1)는 제1 반도체막(SE1)의 중심영역을 채우는 제1 코어절연막(CO1) 및 제1 캡핑패턴(CAP1)을 더 포함할 수 있다. 제1 코어절연막(CO1)은 제1 반도체막(SE1)보다 낮은 높이로 형성될 수 있다. 제1 캡핑패턴(CAP1)은 제1 코어절연막(CO1)보다 돌출된 제1 반도체막(SE1)의 상단에 의해 둘러싸이고, 제1 코어절연막(CO1) 상에 배치될 수 있다. 제1 캡핑패턴(CAP1)은 제1 반도체막(SE1)과 접촉된다. 제1 캡핑패턴(CAP1)은 불순물이 도핑된 도프트 반도체막으로 형성될 수 있다. 일 실시 예로서, 제1 캡핑패턴(CAP1)은 n형 불순물을 포함하는 도프트 실리콘막으로 형성될 수 있다.
다층막(ML)은 제1 채널구조(CH1)의 측벽을 따라 연장될 수 있다. 다층막(ML)은 제1 채널구조(CH1)를 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL), 및 데이터 저장막(DL)을 감싸는 제1 블로킹 절연막(BI1)을 포함할 수 있다.
데이터 저장막(DL)은 전하 트랩막으로 형성되거나, 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성될 수 있다.
데이터 저장막(DL)은 도 4a 및 도 4b를 참조하여 설명한 제1 전극패턴들(EP1) 중 워드 라인들로 이용되는 패턴과 제1 채널구조(CH1) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DL)은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다.
데이터 저장막(DL)은 파울러 노드 하임 터널링이 아닌 다른 동작 원리에 기초하여 데이터를 저장할 수 있다. 예를 들어, 데이터 저장막(DL)은 상변화 물질막으로 형성되고, 상변화에 따른 데이터를 저장할 수 있다.
제1 블로킹 절연막(BI1)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
제1 라이너막(LL1)은 제1 베리어막(BM1)을 포함할 수 있다. 제1 라이너막(LL1)은 제2 블로킹 절연막(BI2)을 더 포함할 수 있다.
제1 베리어막(BM1)은 제1 도전막(CP1) 및 제1 층간절연막(ILD1) 사이의 직접적인 접촉을 방지하거나, 제1 도전막(CP1) 및 제2 블로킹 절연막(BI2) 사이의 직접적인 접촉을 방지할 수 있다. 제1 베리어막(BM1)은 제1 도전막(CP1)에 포함된 금속의 확산을 차단할 수 있다. 제1 베리어막(BM1)은 금속 질화막으로 형성될 수 있다. 예를 들어, 제1 베리어막(BM1)은 티타늄 질화막, 텅스텐 질화막 또는 탄탈륨 질화막을 포함할 수 있다.
제2 블로킹 절연막(BI2)은 유전상수가 높은 절연물로 형성될 수 있다. 예를 들어, 제2 블로킹 절연막(BI2)은 알루미늄 산화막과 같은 금속 산화물로 형성될 수 있다. 제1 블로킹 절연막(BI1) 및 제2 블로킹 절연막(BI2) 중 어느 하나는 생략될 수 있다.
도 5b를 참조하면, 각각의 제2 채널구조(CH2)는 제2 반도체막(SE2)을 포함할 수 있다. 일 실시 예로서, 제2 반도체막(SE2)은 실리콘막으로 형성될 수 있다. 제2 반도체막(SE2)은 게이트 절연막(GI)의 내벽 상에 컨포멀하게 형성되거나, 게이트 절연막(GI)의 중심영역을 완전히 채우도록 형성될 수 있다.
도 5b에 도시된 바와 같이, 제2 반도체막(SE2)이 게이트 절연막(GI)의 내벽 상에 컨포멀하게 형성된 경우, 제2 채널구조(CH2)는 제2 반도체막(SE2)의 중심영역을 채우는 제2 코어절연막(CO2) 및 제2 캡핑패턴(CAP2)을 더 포함할 수 있다. 제2 반도체막(SE2)은 도 4a 및 도 4b에 도시된 바와 같이, 제2 코어절연막(CO2)의 측벽 및 바닥면을 따라 연장되고, 제1 채널구조(CH1)에 접촉된다. 제2 코어절연막(CO2)은 제2 반도체막(SE2)보다 낮은 높이로 형성될 수 있다. 제2 캡핑패턴(CAP2)은 제2 코어절연막(CO2)보다 돌출된 제2 반도체막(SE2)의 상단에 의해 둘러싸이고, 제2 코어절연막(CO2) 상에 배치될 수 있다. 제2 캡핑패턴(CAP2)은 제2 반도체막(SE2)과 접촉된다. 제2 캡핑패턴(CAP2)은 불순물이 도핑된 도프트 반도체막으로 형성될 수 있다. 일 실시 예로서, 제2 캡핑패턴(CAP2)은 n형 불순물을 포함하는 도프트 실리콘막으로 형성될 수 있다.
게이트 절연막(GI)은 제2 채널구조(CH2)와 제2 전극패턴(EP2) 사이에 배치된다. 게이트 절연막(GI)은 제2 채널구조(CH2)의 측벽을 따라 연장될 수 있다. 게이트 절연막(GI)은 실리콘 산화막으로 형성될 수 있다.
제2 라이너막(LL2)은 제2 베리어막(BM2)을 포함할 수 있다. 제2 라이너막(LL2)은 절연박막(IL)을 더 포함할 수 있다.
제2 베리어막(BM2)은 제2 도전막(CP2) 및 제2 층간절연막(ILD2) 사이의 직접적인 접촉을 방지하거나, 제2 도전막(CP2) 및 절연박막(IL) 사이의 직접적인 접촉을 방지할 수 있다. 제2 베리어막(BM2)은 제2 도전막(CP2)에 포함된 금속의 확산을 차단할 수 있다. 제2 베리어막(BM2)은 금속 질화막으로 형성될 수 있다. 예를 들어, 제2 베리어막(BM2)은 티타늄 질화막, 텅스텐 질화막 또는 탄탈륨 질화막을 포함할 수 있다.
절연박막(IL)은 유전상수가 높은 절연물로 형성될 수 있다. 예를 들어, 절연박막(IL)은 알루미늄 산화막과 같은 금속 산화물로 형성될 수 있다.
도 6a 내지 도 6c는 본 발명의 실시 예에 따른 제1 게이트 적층체 아래에 배치되는 하부구조의 다양한 실시예들을 나타내는 단면도들이다.
도 6a 내지 도 6c를 참조하면, 제1 게이트 적층체(GST1) 아래에 도프트 반도체막(10, 20 또는 30)이 배치될 수 있다. 도프트 반도체막(10, 20 또는 30)은 수직구조(I3)에 연결되도록 연장될 수 있다. 도프트 반도체막(10, 20 또는 30)은 소스 영역으로 이용될 수 있다. 소스 영역으로 이용되는 도프트 반도체막(10, 20 또는 30)은 소스 도펀트를 포함할 수 있다. 예를 들어, 소스 도펀트는 n형 불순물을 포함할 수 있다. 도 6a 및 도 6b에 도시된 바와 같이, 도프트 반도체막(10 또는 20)은 단일막으로 형성될 수 있다. 도 6c에 도시된 바와 같이 도프트 반도체막(30)은 순차로 적층된 2이상의 막들(30A, 30B, 30C)을 포함할 수 있다.
일 실시 예로서, 도 6a 내지 도 6c에 도시된 도프트 반도체막들(10, 20, 30A) 각각은 도 1a에 도시된 기판(SUB)의 표면에 불순물을 주입하여 형성되거나, 기판(SUB) 상에 적어도 하나의 도프트 실리콘막을 증착하여 형성될 수 있다. 일 실시 예로서, 도 6a 내지 도 6c에 도시된 도프트 반도체막들(10, 20, 30A 내지 30C) 각각은 도 1b에 도시된 기판(SUB) 상에 절연막을 형성한 후, 절연막 상에 적어도 하나의 도프트 실리콘막을 증착하여 형성될 수 있다.
도 6a 및 도 6c를 참조하면, 제1 게이트 적층체(GST1)의 제1 전극패턴들은 워드라인들(WL) 또는 적어도 하나의 소스 셀렉트 라인들(SSL)로 이용될 수 있다. 제1 전극패턴들 중 도프트 반도체막(10 또는 30)에 인접한 최하층 패턴은 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 본 발명은 이에 제한되지 않으며, 제1 전극패턴들 중 최하층 패턴 상에 연이어 배치된 1이상의 제1 전극패턴들이 소스 셀렉트 라인들(SSL)로 이용될 수 있다. 적어도 하나의 소스 셀렉트 라인들(SSL) 상에 배치된 제1 전극패턴들은 워드라인들(WL)로 이용될 수 있다.
도 6b를 참조하면, 제1 게이트 적층체(GST1)의 제1 전극패턴들은 워드라인들(WL)로 이용될 수 있다. 이 경우, 제1 게이트 적층체(GST1)와 도프트 반도체막(20) 사이에 하부 적층체(LST)가 더 형성될 수 있다. 하부 적층체(LST)는 교대로 적층된 적어도 하나의 하부 층간절연막(LIL) 및 적어도 하나의 소스 셀렉트 라인(SSL)을 포함할 수 있다.
도 6a 내지 도 6c를 참조하면, 제1 채널구조들(CH1) 각각의 제1 반도체막(SE1)은 도프트 반도체막(10, 20 또는 30)에 연결된다.
일 실시 예로서, 도 6a에 도시된 바와 같이, 제1 반도체막(SE1)의 바닥면은 도프트 반도체막(10)에 직접 접촉될 수 있다. 이 경우, 제1 채널구조들(CH1) 각각을 감싸는 다층막(ML)은 제1 반도체막(SE1)에 의해 관통된다.
일 실시 예로서, 도 6b에 도시된 바와 같이, 제1 반도체막(SE1)의 바닥면은 하부 적층체(LST)를 관통하는 하부 채널구조(LPC)에 연결될 수 있다. 이 경우, 제1 채널구조들(CH1) 각각을 감싸는 다층막(ML)은 제1 반도체막(SE1)에 의해 관통된다.
하부 채널구조(LPC)의 외벽은 하부 게이트 절연막(LGI)으로 둘러싸일 수 있다. 도프트 반도체막(20)은 하부 채널구조(LPC)의 바닥면에 접촉될 수 있다. 제1 반도체막(SE1)은 하부 채널구조(LPC)를 경유하여 도프트 반도체막(20)에 연결될 수 있다. 하부 채널구조(LPC)는 반도체 물질을 선택적 에피택셜 성장방식으로 성장시켜 형성하거나, 반도체 물질을 증착하여 형성할 수 있다. 하부 채널구조(LPC)는 n형 불순물을 포함할 수 있다. 불순물은 인시츄(in-situ) 방식 또는 이온 주입 방식을 통해 하부 채널구조(LPC) 내부에 도핑될 수 있다.
도 6b에 도시된 소스 셀렉트 라인(SSL)은 하부 채널구조(LPC)를 감싸는 제3 도전막(CP3)을 포함할 수 있다. 소스 셀렉트 라인(SSL)은 제3 도전막(CP3)을 감싸고 제3 슬릿(S3) 및 수직구조(I3)를 향하여 개구된 단면구조를 갖는 제3 라이너막(LL3)을 더 포함할 수 있다. 제3 라이너막(LL3)은 적어도 베리어막을 포함할 수 있다. 제3 라이너막(LL3)은 제3 도전막(CP3)과 이에 인접한 하부 층간절연막(LIL) 사이와, 제3 도전막(CP3)과 이에 인접한 하부 채널구조(LPC) 사이로 연장된다. 제3 라이너막(LL3)은 도 5b에 도시된 제2 라이너막(LL2)과 동일하게 베리어막을 포함할 수 있다. 제3 라이너막(LL3)은 도 5b에 도시된 제2 라이너막(LL2)과 동일하게 절연박막을 더 포함할 수 있다.
일 실시 예로서, 도 6c에 도시된 바와 같이, 제1 채널구조들(CH1)은 도프트 반도체막(30) 내부로 연장될 수 있다. 도프트 반도체막(30)은 순차로 적층된 제1 내지 제3 막들(30A, 30B, 30C)을 포함할 수 있다. 제1 내지 제3 막들(30A, 30B, 30C) 각각은 도프트 반도체막으로 형성될 수 있다. 일 실시 예로서, 제1 내지 제3 막들(30A, 30B, 30C) 각각은 도프트 실리콘막으로 형성될 수 있다.
제1 채널구조들(CH1)은 제1 막(30A) 내부로 연장될 수 있다. 제1 채널구조들(CH1) 각각의 제1 반도체막(SE1)은 제2 막(30B)에 직접 접촉될 수 있다. 제2 막(30B)은 제1 반도체막(SE1)의 측벽을 향해 돌출되고, 다층막을 제1 다층패턴(ML1) 및 제2 다층패턴(ML2)으로 분리할 수 있다. 제3 막(30C)은 경우에 따라 생략될 수 있다.
도 6a 내지 도 6c를 참조하여 상술한 구조에 따르면, 메모리 셀들은 제1 채널구조들(CH1)과 워드 라인들(WL) 사이의 교차부들에 형성되고, 소스 셀렉트 트랜지스터는 도 6a 및 도 6c에 도시된 각각의 제1 채널구조(CH)와 각각의 소스 셀렉트 라인(SSL) 사이의 교차부에 형성되거나, 도 6b에 도시된 하부 채널구조(LPC)와 각각의 소스 셀렉트 라인(SSL) 사이의 교차부에 형성된다.
제2 게이트 적층체(GST2)의 제2 전극패턴은 워드라인들(WL) 상에 배치되고, 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 드레인 셀렉트 라인(DSL)과 제2 채널구조들(CH2) 사이의 교차부들 각각에 드레인 셀렉트 트랜지스터가 형성된다.
본 발명의 실시 예에 따른 반도체 장치를 형성함에 있어서, 제1 채널구조들에 의해 관통되는 제1 적층체의 형성공정과, 제2 채널구조들을 감싸고 서로 분리된 제2 전극패턴들의 형성공정을 분리하여 진행할 수 있다. 이로써, 본 발명의 실시 예는 반도체 장치의 제조공정 난이도를 낮출 수 있다. 이하, 반도체 장치의 제조방법에 대한 다양한 실시 예들을 보다 구체적으로 설명한다.
도 7a 내지 도 7c는 본 발명의 일 실시 예에 따른 제1 적층체 및 제2 적층체의 형성방법을 나타내는 단면도들이다. 도 7a 내지 도 7c는 도 3a 및 도 3b 각각에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 공정 단계별 단면도들이다.
도 7a를 참조하면, 제1 채널구조들(CH1)에 의해 관통되는 제1 적층체(ST1)를 먼저 형성한다. 제1 적층체(ST1)는 계단구조로 형성된 콘택영역(CTA)을 포함할 수 있다.
상술한 제1 적층체(ST1)를 형성하기 위해, 먼저 제1 물질막들(101) 및 제2 물질막들(103)을 제1 방향(Z)으로 교대로 적층한다. 제1 물질막들(101)은 제2 물질막들(103)과 다른 물질로 형성된다.
일 실시 예로서, 제1 물질막들(101)은 제1 층간절연막을 위한 절연물로 형성되고, 제2 물질막들(103)은 제1 물질막들(101)과 다른 식각률을 갖는 희생물로 형성될 수 있다. 이 경우, 제1 물질막들(101)은 실리콘 산화막으로 형성되고, 제2 물질막들(103)은 실리콘 질화막으로 형성될 수 있다. 이러한 실시 예에 따르면, 후속 공정에서 제2 물질막들(103)은 전극패턴들로 교체될 수 있고, 제1 물질막들(101) 각각은 제1 층간절연막으로서 잔류될 수 있다.
일 실시 예로서, 제1 물질막들(101)은 제1 층간절연막을 위한 절연물로 형성되고, 제2 물질막들(103)은 제1 전극패턴들을 위한 도전물로 형성될 수 있다. 이 경우, 제1 물질막들(101)은 실리콘 산화막으로 형성되고, 제2 물질막들(103)은 도프트 실리콘막, 금속 실리사이드막, 금속막, 및 금속 질화막 중 적어도 어느 하나로 형성될 수 있다. 이러한 실시 예에 따르면, 후속 공정에서 제2 물질막들(103) 각각은 제1 전극패턴으로서 잔류될 수 있고, 제1 물질막들(101) 각각은 제1 층간절연막으로서 잔류될 수 있다.
이어서, 제1 적층체(ST1)를 형성하는 단계는 제1 물질막들(101) 및 제2 물질막들(103)을 관통하는 제1 홀들(H1)을 형성하는 단계 및 제1 홀들(H1)을 제1 채널구조들(CH1)로 각각 채우는 단계를 포함할 수 있다. 제1 채널구조들(CH1)을 형성하기 전, 제1 홀들(H1) 각각의 표면 상에 다층막(ML)을 형성하는 단계를 더 포함할 수 있다. 이 경우, 제1 채널구조들(CH1)은 다층막(ML) 상에 형성될 수 있다. 제1 채널구조들(CH1) 각각과 다층막(ML)은 도 5a를 참조하여 상술한 바와 동일한 구조로 형성될 수 있다.
제1 채널구조들(CH1)을 형성하는 단계 이 후, 또는 제1 홀들(H1)을 형성하는 단계 이전, 제1 물질막들(101) 및 제2 물질막들(103)을 식각하여 계단구조를 형성하는 단계를 수행할 수 있다.
도 7b를 참조하면, 제1 적층체(ST1)의 계단구조를 덮도록 제1 갭필절연막(105)을 형성할 수 있다. 제1 갭필절연막(105)은 산화막으로 형성될 수 있다. 제1 갭필절연막(105)의 표면은 평탄화될 수 있다.
이어서, 제1 적층체(ST1) 상에 제3 물질막(121) 및 제4 물질막(123)을 교대로 적층한다. 제3 물질막(121) 및 제4 물질막(123)은 제1 갭필절연막(105)을 덮도록 연장될 수 있다.
일 실시 예로서, 제1 적층체(ST1) 상에 제3 물질막(121) 및 제4 물질막(123)을 포함하여 2중층 구조가 형성될 수 있다. 일 실시 예로서, 제1 적층체(ST1) 상에 교대로 적층된 제3 물질막들(121) 및 제4 물질막들(123)을 포함하는 3중층 이상의 구조가 형성될 수 있다. 제3 물질막(121)은 제4 물질막(123)과 다른 물질로 형성된다.
일 실시 예로서, 제3 물질막(121)은 제2 층간절연막을 위한 절연물로 형성되고, 제4 물질막(123)은 제3 물질막(121)과 다른 식각률을 갖는 희생물로 형성될 수 있다. 이 경우, 제3 물질막(121)은 실리콘 산화막으로 형성되고, 제4 물질막(123)은 실리콘 질화막으로 형성될 수 있다. 이러한 실시 예에 따르면, 후속 공정에서 제4 물질막(123)은 전극패턴으로 교체될 수 있고, 제3 물질막(121)은 제2 층간절연막으로서 잔류될 수 있다.
일 실시 예로서, 제3 물질막(121)은 제2 층간절연막을 위한 절연물로 형성되고, 제4 물질막(123)은 제2 전극패턴을 위한 도전물로 형성될 수 있다. 이 경우, 제3 물질막(121)은 실리콘 산화막으로 형성되고, 제4 물질막(123)은 도프트 실리콘막, 금속 실리사이드막, 금속막, 및 금속 질화막 중 적어도 어느 하나로 형성될 수 있다. 이러한 실시 예에 따르면, 후속 공정에서 제4 물질막(123)은 제2 전극패턴으로서 잔류될 수 있고, 제3 물질막(121)은 제2 층간절연막으로서 잔류될 수 있다.
도 7c를 참조하면, 제3 물질막(121) 및 제4 물질막(123)을 식각하여, 제1 적층체(ST1)의 콘택영역(CTA)을 노출하는 제2 적층체(ST2)를 형성한다. 제2 적층체(ST2)가 제3 물질막들(121) 및 제4 물질막들(123)을 포함하는 3중층 이상의 구조로 형성된 경우, 제3 물질막들(121) 및 제4 물질막들(123)은 계단구조를 갖도록 식각될 수 있다.
이어서, 제1 갭필절연막(105) 상에 제2 갭필절연막(125)을 형성할 수 있다. 제2 갭필절연막(125)은 산화막으로 형성될 수 있다. 제2 갭필절연막(125)은 제2 적층체(ST2)의 계단구조를 덮을 수 있다. 제2 갭필절연막(125)의 표면은 평탄화될 수 있다. 제1 갭필절연막(105) 및 제2 갭필절연막(125)은 계단구조를 덮는 상부 절연막(130)을 구성한다.
도 8a 및 도 8b는 본 발명의 일 실시 예에 따른 제1 적층체 및 제2 적층체의 형성방법을 나타내는 단면도들이다. 도 8a 및 도 8b는 도 3a 및 도 3b에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 공정 단계별 단면도들이다.
도 8a를 참조하면, 제1 물질막들(101) 및 제2 물질막들(103)을 제1 방향(Z)으로 교대로 적층한 후, 제1 물질막들(101) 및 제2 물질막들(103)을 관통하는 제1 채널구조들(CH1)을 형성한다.
제1 물질막들(101) 및 제2 물질막들(103)은 도 7a를 참조하여 설명한 물질들로 형성될 수 있다. 제1 채널구조들(CH1)은 제1 홀들(H1)의 표면 상에 배치된 다층막(ML)으로 둘러싸일 수 있다. 제1 채널구조들(CH1)은 도 7a를 참조하여 설명한 공정들을 이용하여 형성될 수 있다.
이어서, 제1 채널구조들(CH1)을 감싸는 제1 물질막들(101) 및 제2 물질막들(103) 상에 제3 물질막(121) 및 제4 물질막(123)을 교대로 적층한다.
일 실시 예로서, 제1 물질막들(101) 및 제2 물질막들(103) 상에 제3 물질막(121) 및 제4 물질막(123)을 포함하여 2중층 구조가 형성될 수 있다. 일 실시 예로서, 제1 물질막들(101) 및 제2 물질막들(103) 상에 교대로 적층된 제3 물질막들(121) 및 제4 물질막들(123)을 포함하는 3중층 이상의 구조가 형성될 수 있다.
제3 물질막(121) 및 제4 물질막(123)은 도 7b를 참조하여 설명한 물질들로 형성될 수 있다.
도 8b를 참조하면, 제1 내지 제4 물질막들(101, 103, 121, 123)을 식각하여 제1 적층체(ST1) 및 제2 적층체(ST2)를 형성한다. 제1 적층체(ST1)는 계단구조로 식각된 제1 물질막들(101) 및 제2 물질막들(103)을 포함한다. 제2 적층체(ST2)는 제1 적층체(ST1)의 계단구조를 노출하도록 식각된 제3 물질막(121) 및 제4 물질막들(123)을 포함한다. 제2 적층체(ST2)가 제3 물질막들(121) 및 제4 물질막들(123)을 포함하는 3중층 이상의 구조로 형성된 경우, 제3 물질막들(121) 및 제4 물질막들(123)은 계단구조를 갖도록 식각될 수 있다.
이어서, 제1 적층체(ST1) 및 제2 적층체(ST2)의 계단구조를 덮는 상부절연막(230)을 형성할 수 있다. 상부 절연막(230)은 산화막으로 형성될 수 있다. 상부절연막(230)의 표면은 평탄화될 수 있다.
도 7a 내지 도 7c를 참조하여 설명한 공정들 또는 도 8a 및 도 8b를 참조하여 설명한 공정들을 이용하여 제1 채널구조들(CH1)에 의해 관통되는 제1 적층체(ST1) 상에 제2 적층체(ST2)를 형성할 수 있다. 제1 적층체(ST1)와 제2 적층체(ST2) 각각의 계단구조는 상부 절연막(130 또는 230)에 의해 덮일 수 있다.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 제2 채널구조들의 형성방법을 나타내는 단면도들이다. 도 9a 및 도 9b를 참조하여 후술되는 공정들은 도 7c에 도시된 공정 또는 도 8b에 도시된 공정 이 후 이어진다. 도 9a 및 도 9b는 도 3a 및 도 3b 각각에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 공정 단계별 단면도들이다.
도 9a를 참조하면, 제2 적층체(ST2)에 포함된 각각의 제4 물질막(123)이 노출될 수 있도록 제2 적층체(ST2)를 식각하여 제2 홀들(H2)을 형성한다. 제2 홀들(H2)은 제1 채널구조들(CH1)에 각각 중첩된다. 일 실시 예로서, 제2 홀들(H2) 각각은 도 9a에 도시된 바와 같이 제2 적층체(ST2)의 최하층에 배치된 최하층막(BT)의 상면을 노출시키는 깊이로 형성될 수 있다. 최하층막(BT)은 제3 물질막(121) 일 수 있다. 도면에 도시되진 않았으나, 일 실시 예로서 제2 홀들(H2) 각각은 제1 채널구조들(CH1)을 노출시킬 수 있다.
본 발명의 실시 예에 따른 제2 적층체(ST2)는 제1 적층체(ST1)보다 적은 수의 물질막들을 포함하고, 제1 적층체(ST1)보다 낮게 형성될 수 있다. 이에 따라, 제2 홀들(H2)은 제1 홀들(H1)에 비해 짧게 형성된다. 상대적으로 짧은 길이의 제2 홀들(H2)은 제1 홀들(H1)에 비해 좁은 폭으로 형성하더라도, 타겟으로 하는 깊이로 형성하기 쉽다. 본 발명의 실시 예에 따른 제2 홀들(H2) 각각의 최상단은 제1 홀들(H1) 각각의 최상단보다 좁은 폭으로 형성되고, 제2 홀들(H2) 사이의 최소거리(D2)는 제1 홀들(H1) 사이의 최소거리(D1)보다 넓게 형성된다.
도 9b를 참조하면, 제2 홀들(H2) 각각의 표면 상에 게이트 절연막(GI)을 형성한다. 이어서, 게이트 절연막(GI)은 제2 홀들(H2) 각각의 바닥면에서 제거될 수 있도록 식각된다. 이를 위해, 제2 홀들(H2) 각각의 측벽 상에 희생스페이서를 형성하는 단계 및 희생스페이서를 식각 베리어로 이용한 식각 공정으로 게이트 절연막(GI)을 식각하는 단계를 포함할 수 있다. 희생스페이서를 식각 베리어로 이용한 식각 공정을 통해 제2 적층체의 최하층막(BT)이 식각될 수 있다. 이로써, 제1 채널구조들(CH1)이 노출될 수 있다. 희생스페이서는 반도체물질로 형성될 수 있으며, 예를 들어 실리콘막으로 형성될 수 있다. 일 실시 예로서, 희생스페이서는 제1 채널구조들(CH1) 노출 후 제거될 수 있다. 일 실시 예로서, 희생스페이서는 잔류하여 제2 채널구조들(CH2)의 일부로 이용될 수 있다.
제2 채널구조들(CH2)은 제1 채널구조들(CH1)을 노출하는 제2 홀들(H2) 각각의 연장부(PE) 내부에 배치되고, 게이트 절연막(GI) 상으로 연장된다. 제2 채널구조들(CH2)은 제1 채널구조들(CH1)에 각각 연결된다. 제2 채널구조들(CH2) 각각은 도 5b를 참조하여 상술한 바와 동일한 구조로 형성될 수 있다.
도 10은 도 9a 및 도 9b를 참조하여 상술한 공정들을 통해 형성된 제1 적층체 및 제2 적층체를 도 3a 및 도 3b 각각에 도시된 선 I-I'를 따라 절취하여 나타낸 단면도이다.
도 10을 참조하면, 도 7a 내지 도 7c, 도 9a 및 도 9b를 참조하여 상술한 공정들을 이용하거나, 도 8a, 도 8b, 도 9a 및 도 9b를 참조하여 상술한 공정들을 이용하여 제1 채널구조들(CH1)에 의해 관통되는 제1 적층체(ST1) 상에 제2 채널구조들(CH2)에 의해 관통되는 제2 적층체(ST2)를 형성할 수 있다.
제1 적층체(ST1)는 제1 물질막들(101) 및 제2 물질막들(103)을 포함한다. 제1 물질막들(101) 및 제2 물질막들(103)은 제1 방향(Z)으로 교대로 적층되고, 제1 채널구조들(CH1)을 감싼다. 제1 적층체(ST1)와 각각의 제1 채널구조(CH1) 사이에 다층막(ML)이 배치된다.
제2 적층체(ST2)는 적어도 하나의 제3 물질막들(121) 및 적어도 하나의 제4 물질막들(123)을 포함한다. 각각의 제3 물질막(121) 및 각각의 제4 물질막(123)은 제1 채널구조들(CH1)에 연결된 제2 채널구조들(CH2)을 감싼다. 제2 적층체(ST2)와 각각의 제2 채널구조(CH2) 사이에 게이트 절연막(GI)이 배치된다.
제1 적층체(ST1) 및 제2 적층체(ST2) 각각은 메인영역들(MA) 및 서로 이웃한 메인영역들(MA) 사이에 배치되는 경계영역(BA)을 포함한다. 메인영역들(MA)은 도 3a 및 도 3b에 도시된 메모리 블록들(BLK)에 대응되고, 경계영역(BA)은 메모리 블록들(BLK) 사이의 영역에 대응된다.
경계영역(BA)을 사이에 두고 이웃한 제1 채널구조들(CH1) 사이의 간격은 메인영역들(MA) 각각의 내부에서 제1 채널구조들(CH1) 사이의 간격보다 크게 형성된다. 경계영역(BA)을 사이에 두고 이웃한 제2 채널구조들(CH2) 사이의 간격은 메인영역들(MA) 각각의 내부에서 제2 채널구조들(CH2) 사이의 간격보다 크게 형성된다. 이로써, 후속에서 상대적으로 길게 형성되는 제3 슬릿의 배치공간을 경계영역(BA)에서 충분히 확보할 수 있다.
도 11a 내지 도 11f는 본 발명의 일 실시 예에 따른 전극패턴들의 분리공정을 나타내는 단면도들이다. 도 11a 내지 도 11f는, 제2 및 제4 물질막들이 희생물로 형성된 경우, 도 10에 도시된 구조 형성 이후 이어지는 후속 공정들의 일 실시예를 나타낸다. 도 11a 내지 도 11f는 도 3a 및 도 3b 각각에 도시된 선 I-I'를 따라 절취하여 나타낸 공정 단계별 단면도들이다.
도 11a를 참조하면, 도 10에 도시된 제2 적층체(ST2)를 관통하는 제1 슬릿들(S1) 및 제2 슬릿들(S2)을 형성한다. 제1 슬릿들(S1) 및 제2 슬릿들(S2)의 배열은 도 3a를 참조하여 상술한 바와 동일하다. 제1 슬릿들(S1)은 도 10에 도시된 제2 적층체(ST2)의 메인영역들(MA)을 관통한다. 각각의 제2 슬릿(S2)은 그에 대응하는 제2 적층체(ST2)의 경계영역(도 10에 도시된 BA)을 관통한다.
상술한 공정에 의해, 도 10에 도시된 제2 적층체(ST2)는 제1 슬릿들(S1) 및 제2 슬릿들(S2)에 의해 제2 적층패턴들(STP2)로 분리될 수 있다. 제1 슬릿들(S1) 각각은 제2 슬릿들(S2) 각각보다 좁게 형성된다. 본 발명의 실시 예에 따르면, 제1 슬릿들(S1)은 제1 적층체(ST1)보다 두께가 얇은 제2 적층체(ST2)만을 관통하는 짧은 길이로 형성된다. 제1 슬릿들(S1) 각각의 길이가 짧으므로, 제2 채널구조들(CH2) 사이의 좁은 영역 내에서 제1 슬릿들(S1)은 제2 적층체(ST2)의 제4 물질막들(123) 각각을 완전히 관통할 수 있다.
제2 슬릿들(S2) 각각은 후속에서 제2 슬릿들(S2) 내부에 형성되는 제3 슬릿들의 폭을 고려하여 제1 슬릿들(S1)보다 넓게 형성될 수 있다.
도 11b를 참조하면, 제1 슬릿들(S1) 및 제2 슬릿들(S2)을 통해 도 11a에 도시된 제4 물질막들(123)을 제거하여 제1 층간 공간들(341)을 개구한다. 제1 층간 공간들(341)은 제1 방향(Z)으로 서로 이웃한 제3 물질막들(121) 사이에 정의될 수 있다.
도 11c를 참조하면, 제1 슬릿들(S1) 및 제2 슬릿들(S2)을 통해 도 11b에 도시된 제1 층간 공간들(341)을 각각 전극패턴들(355)로 채운다. 도 11c에 도시된 전극패턴들(355)은 도 4a 및 도 4b에 도시된 제2 전극패턴들(EP2)에 대응된다. 전극패턴들(355) 각각은 도전막(353) 및 라이너막(351)을 포함할 수 있다. 라이너막(351)은 도 5b에 도시된 제2 라이너막(LL2)에 대응될 수 있고, 도전막(353)은 도 5b에 도시된 제2 도전막(CP2)에 대응될 수 있다. 전극패턴들(355)은 서로 상이한 폭의 제1 슬릿들(S1) 및 제2 슬릿들(S2)에 의해 분리되고, 제2 채널구조들(CH2)을 감싼다.
전극패턴들(355)을 형성하는 단계는 도 11b에 도시된 제1 층간 공간들(341)의 표면을 따라 라이너막(351)을 형성하는 단계, 라이너막(351) 상에 제1 층간 공간들(341) 내부를 채우는 도전막(353)을 형성하는 단계, 및 라이너막(351) 및 도전막(353)을 다수의 전극패턴들(355)로 분리하는 단계를 포함할 수 있다. 전극패턴들(355) 각각의 라이너막(351)은 제1 슬릿들(S1) 또는 제2 슬릿들(S2)을 향하여 개구된 단면구조를 갖고, 제2 채널구조들(CH2) 각각의 측벽을 따라 연장될 수 있다. 라이너막(351)은 게이트 절연막(GI)을 사이에 두고 제2 채널구조들(CH2) 각각의 측벽 상에 배치된다.
도전막(353)은 금속을 포함할 수 있다. 라이너막(351)은 도전막(353)으로부터 게이트 절연막(GI) 및 제3 물질막(121)으로 금속이 확산되는 것을 방지하기 위한 베리어막을 포함할 수 있다. 베리어막은 금속 질화막을 포함할 수 있다. 라이너막(351)은 도 5b를 참조하여 상술한 바와 같이 베리어막과 도전막(353) 사이에 배치된 절연박막을 더 포함할 수 있다.
이어서, 전극패턴들(355) 사이에서 노출된 제1 슬릿들(S1) 또는 제2 슬릿들(S2)을 절연물로 채운다. 절연물은 전극패턴들(355)의 측벽을 덮도록 형성된다. 일 실시 예로서, 절연물은 서로 상이한 폭의 제1 슬릿들(S1) 및 제2 슬릿들(S2)을 완전히 채우도록 형성될 수 있다. 절연물은 다양한 물질로 형성될 수 있으며, 예를 들어 산화막으로 형성될 수 있다.
제1 슬릿들(S1) 각각의 내부를 채우는 절연물은 분리절연막(361A)으로 이용되고, 제2 슬릿들(S2) 각각의 내부를 채우는 절연물은 슬릿절연막(361B)으로 이용된다. 슬릿절연막(361B)은 메모리 블록들 사이에 배치될 수 있고, 분리절연막(361A)은 메모리 블록들 각각에 포함된 드레인 셀렉트 라인들을 서로 분리할 수 있다.
제1 적층체(ST1)의 메인영역들(MA) 각각은 적어도 하나의 분리절연막(361A)에 중첩된다. 제1 적층체(ST1)의 경계영역(BA)은 그에 대응하는 슬릿절연막(361B)에 중첩된다.
도 11d를 참조하면, 제2 슬릿들(S2) 각각의 내부에서 슬릿절연막(361B)을 관통하고, 도 11c에 도시된 제1 적층체(ST1)를 관통하도록 연장된 제3 슬릿들(S3)을 형성한다. 제3 슬릿들(S3) 각각은 그에 대응하는 제1 적층체(ST1)의 경계영역(도 11c에 도시된 BA)을 관통한다.
제1 적층체(ST1)는 제3 슬릿들(S3)에 의해 다수의 제1 적층패턴들(STP1)로 분리된다. 제3 슬릿들(S3)은 상대적으로 넓은 폭의 제2 슬릿들(S2) 내부에 각각 배치되고, 제1 슬릿들(S1)보다 넓은 폭으로 형성된다. 이에 따라, 제3 슬릿들(S3)각각의 식각면이 경사지게 형성되어 제3 슬릿들(S3) 각각의 하부로 갈수록 폭이 좁아지더라도, 제3 슬릿들(S3)은 제1 적층체(ST1)를 완전히 관통할 수 있다. 제3 슬릿들(S3)에 의해 제1 적층패턴들(STP1)의 제2 물질막들(103)이 노출된다.
제1 적층패턴들(STP1) 사이의 간격(D3)은 제2 슬릿(S2)의 폭보다 좁을 수 있다. 제1 적층패턴들(STP1) 각각은 동일 수평층 배치되고 수평방향으로 서로 이격된 2이상의 전극패턴들(355)에 중첩될 수 있다. 제1 적층패턴들(STP1) 각각에 중첩되고 동일 수평층에 배치된 2이상의 전극패턴들(355)은 제1 적층패턴들(STP1) 각각에 중첩된 제1 슬릿들(S1) 중 적어도 하나에 의해 수평방향으로 서로 분리된다.
도 11e를 참조하면, 제3 슬릿들(S3)을 통해 도 11d에 도시된 제2 물질막들(103)을 제거하여 제2 층간 공간들(371)을 개구한다. 제2 층간 공간들(371)은 제1 방향(Z)으로 서로 이웃한 제1 물질막들(101) 사이에 정의될 수 있다.
도 11f를 참조하면, 제3 슬릿들(S3)을 통해 도 11e에 도시된 제2 층간 공간들(371)을 각각 하부전극패턴들(385)로 채운다. 도 11f에 도시된 하부전극패턴들(385)은 도 4a 및 도 4b에 도시된 제1 전극패턴들(EP1)에 대응된다. 하부전극패턴들(385) 각각은 도전막(383) 및 라이너막(381)을 포함할 수 있다. 라이너막(381)은 도 5a에 도시된 제1 라이너막(LL1)에 대응될 수 있고, 도전막(383)은 도 5a에 도시된 제1 도전막(CP1)에 대응될 수 있다. 하부전극패턴들(385)은 제3 슬릿들(S3)에 의해 분리되고, 제1 채널구조들(CH1)을 감싼다.
하부전극패턴들(385)을 형성하는 단계는 도 11e에 도시된 제2 층간 공간들(371)의 표면을 따라 라이너막(381)을 형성하는 단계, 라이너막(381) 상에 제2 층간 공간들(371) 내부를 채우는 도전막(383)을 형성하는 단계, 및 라이너막(381) 및 도전막(383)을 다수의 하부전극패턴들(385)로 분리하는 단계를 포함할 수 있다. 하부전극패턴들(385) 각각의 라이너막(381)은 제3 슬릿들(S3)을 향하여 개구된 단면구조를 갖고, 제1 채널구조들(CH1) 각각의 측벽을 따라 연장될 수 있다. 라이너막(381)은 다층막(ML)을 사이에 두고 제1 채널구조들(CH1) 각각의 측벽 상에 배치된다.
도전막(383)은 금속을 포함할 수 있다. 라이너막(381)은 도전막(383)으로부터 다층막(ML) 및 제1 물질막(101)으로 금속이 확산되는 것을 방지하기 위한 베리어막을 포함할 수 있다. 베리어막은 금속 질화막을 포함할 수 있다. 라이너막(381)은 도 5a를 참조하여 상술한 바와 같이 베리어막과 도전막(383) 사이에 배치된 블로킹 절연막을 더 포함할 수 있다.
이어서, 하부전극패턴들(385) 사이에서 노출된 제3 슬릿들(S3)을 수직구조(391)로 채운다. 수직구조(391)는 절연물로만 형성되거나, 절연물로 둘러싸인 수직도전패턴을 포함할 수 있다.
본 발명의 실시 예에 따르면, 상대적으로 좁은 폭의 제1 슬릿들(S1) 각각을 분리절연막(361A)으로 채운 후, 제2 물질막들을 하부전극패턴들(385)로 교체함으로써, 좁은 폭의 제1 슬릿들(S1) 내부에 전극물질이 잔류하는 결함을 방지할 수 있다.
도 12a 내지 도 12b는 본 발명의 일 실시 예에 따른 전극패턴들의 분리공정을 나타내는 단면도들이다. 도 12a 및 도 12b는 제2 및 제4 물질막들이 도전물로 형성된 경우 도 10에 도시된 구조 형성 이후 이어지는 후속 공정들의 일 실시 예를 나타낸다. 도 12a 및 도 12b는 도 3a 및 도 3b 각각에 도시된 선 I-I'를 따라 절취하여 나타낸 공정 단계별 단면도들이다.
도 12a를 참조하면, 도 11a를 참조하여 상술한 바와 같이, 도 10에 도시된 제2 적층체(ST2)를 관통하는 제1 슬릿들(S1) 및 제2 슬릿들(S2)을 형성한다. 이로써, 도 11a를 참조하여 상술한 바와 같이 도 10에 도시된 제2 적층체(ST2)는 제1 슬릿들(S1) 및 제2 슬릿들(S2)에 의해 제2 적층패턴들(STP2)로 분리될 수 있다.
도 10에 도시된 제4 물질막들(123)은 제1 슬릿들(S1) 및 제2 슬릿들(S2)을 통해 전극패턴들(123P)로 분리된다. 이어서, 전극패턴들(123P) 사이에서 노출된 제1 슬릿들(S1) 또는 제2 슬릿들(S2)을 절연물로 채운다. 절연물을 형성하기 전, 제1 슬릿들(S1) 및 제2 슬릿들(S2)을 통해 전극패턴들(123P) 각각을 실리사이드화 공정으로 실리사이드화하여 금속 실리사이드막을 형성할 수 있다.
제1 슬릿들(S1) 및 제2 슬릿들(S2)을 채우는 절연물은 전극패턴들(123P)의 측벽을 덮도록 형성된다. 일 실시 예로서, 절연물은 서로 상이한 폭의 제1 슬릿들(S1) 및 제2 슬릿들(S2)을 완전히 채우도록 형성될 수 있다. 절연물은 다양한 물질로 형성될 수 있으며, 예를 들어 산화막으로 형성될 수 있다.
제1 슬릿들(S1) 각각의 내부를 채우는 절연물은 도 11c를 참조하여 상술한 바와 같이, 분리절연막(461A)으로 이용되고, 제2 슬릿들(S2) 각각의 내부를 채우는 절연물은 도 11c를 참조하여 상술한 바와 같이, 슬릿절연막(461B)으로 이용된다. 슬릿절연막(461B)은 메모리 블록들 사이에 배치될 수 있고, 분리절연막(461A)은 메모리 블록들 각각에 포함된 드레인 셀렉트 라인들을 서로 분리할 수 있다.
도 12b를 참조하면, 도 11d를 참조하여 상술한 바와 같이, 제2 슬릿들(S2) 각각의 내부에서 슬릿절연막(461B)을 관통하는 제3 슬릿들(S3)을 형성한다. 제3 슬릿들(S3)은 도 12a에 도시된 제1 적층체(ST1)를 관통하도록 연장된다.
제1 적층체(ST1)는 도 11d를 참조하여 상술한 바와 같이, 제3 슬릿들(S3)에 의해 다수의 제1 적층패턴들(STP1)로 분리된다.
도 10에 도시된 제2 물질막들(103)은 제3 슬릿들(S3)을 통해 하부전극패턴들(103P)로 분리된다. 이어서, 하부전극패턴들(103P) 사이에서 노출된 제3 슬릿들(S3) 각각을 수직구조(491)로 채운다. 수직구조(491)를 형성하기 전, 제3 슬릿들을 통해 하부전극패턴들(103P) 각각을 실리사이드화 공정으로 실리사이드화하여 금속 실리사이드막을 형성할 수 있다. 수직구조(491)는 절연물로만 형성되거나, 절연물로 둘러싸인 수직도전패턴을 포함할 수 있다.
본 발명의 실시 예들에 따르면, 상대적으로 짧은 길이의 제1 슬릿들(S1) 및 제2 슬릿들(S2)을 상대적으로 긴 길이의 제3 슬릿들(S3)과 구분된 공정으로 형성함으로써, 제3 슬릿들(S3)의 공정마진을 고려하지 않아도 된다. 이에 따라, 본 발명의 실시 예들에 따르면, 제1 슬릿들(S1)의 폭을 좁게 형성할 수 있다. 이로써, 제1 슬릿들(S1) 각각을 사이에 두고 이격된 제2 채널구조들(CH2) 사이의 간격을 좁힐 수 있으므로 메모리 블록의 사이즈를 줄일 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 소자(1120)는 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a 내지 도 6c, 도 12b에 도시된 구조들 중 적어도 어느 하나를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
EP1 및 EP2: 제1 및 제2 전극패턴
ILD1 및 ILD2: 제1 및 제2 층간절연막
GST1 및 GST2: 제1 및 제2 게이트 적층체
CP1, CP2, CP3, 353, 383: 도전막
LL1, LL2, LL3, 351, 381: 라이너막
BM1, BM2: 베리어막 I1, 361A, 461A: 분리절연막
CH1 및 CH2: 제1 및 제2 채널구조 ST1 및 ST2: 제1 및 제2 적층체
S1 내지 S3: 제1 내지 제3 슬릿 355, 123P: 전극패턴
385, 103P: 하부전극패턴 101: 제1 물질막
103: 제2 물질막 121: 제3 물질막
123: 제4 물질막 STP1 및 STP2: 제1 및 제2 적층패턴

Claims (17)

  1. 제1 채널구조들에 의해 관통되는 제1 적층체를 형성하는 단계;
    상기 제1 채널구조들에 연결된 제2 채널구조들을 감싸고 상이한 폭의 제1 슬릿들 및 제2 슬릿들에 의해 분리된 전극패턴들을 형성하는 단계;
    상기 전극패턴들의 측벽을 덮도록 상기 제1 슬릿들 및 상기 제2 슬릿들 각각을 절연물로 채우는 단계; 및
    상기 제2 슬릿들 각각의 내부에서 상기 절연물을 관통하고, 상기 제1 적층체를 관통하도록 연장된 제3 슬릿들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 적층체는 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 반도체 장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 제2 물질막들은 도전물로 형성되고,
    상기 도전물은 상기 제3 슬릿들에 의해 하부전극패턴들로 분리되는 반도체 장치의 제조방법.
  4. 제 2 항에 있어서,
    상기 제3 슬릿들을 통해 노출된 상기 제1 적층체의 상기 제2 물질막들을 각각 하부전극패턴들로 교체하는 단계를 더 포함하는 반도체 장치의 제조방법.
  5. 제 1 항에 있어서,
    서로 이웃한 상기 제2 슬릿들 사이에 상기 제1 슬릿들 중 적어도 하나가 배치되는 반도체 장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 제1 슬릿들 각각은 상기 제2 슬릿들 각각보다 좁은 폭으로 형성되는 반도체 장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 제1 적층체는 상기 제3 슬릿들에 의해 제1 적층패턴들로 분리되고,
    상기 제1 적층패턴들 사이의 간격은 상기 제2 슬릿의 폭보다 좁은 반도체 장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 제1 슬릿들 및 상기 제2 슬릿들 중 서로 이웃한 패턴들 사이에 상기 제2 채널구조들이 1열 이상 배치된 반도체 장치의 제조방법.
  9. 제 1 항에 있어서,
    상기 제1 슬릿들 및 상기 제2 슬릿들 중 서로 이웃한 패턴들 사이에 배치된 상기 제2 채널구조들의 개수는,
    서로 이웃한 상기 제3 슬릿들 사이에 배치된 상기 제1 채널구조들의 개수보다 적은 반도체 장치의 제조방법.
  10. 제 1 항에 있어서,
    상기 제1 적층체는 상기 제3 슬릿들에 의해 제1 적층패턴들로 분리되고,
    상기 제1 적층패턴들 각각은, 상기 전극패턴들 중 수평방향으로 배치되고 상기 제1 슬릿들 중 적어도 하나에 의해 서로 분리된 2 이상의 패턴들에 중첩된 반도체 장치의 제조방법.
  11. 제 1 항에 있어서,
    상기 전극패턴들을 형성하는 단계는
    교대로 적층된 제3 물질막 및 제4 물질막을 포함하는 제2 적층체를 상기 제1 적층체 상에 형성하는 단계;
    상기 제2 적층체를 관통하여 상기 제1 채널구조들에 각각 연결된 상기 제2 채널구조들을 형성하는 단계; 및
    상기 제2 적층체를 제2 적층패턴들로 분리하는 상기 제1 슬릿들 및 상기 제2 슬릿들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 제4 물질막은 상기 전극패턴들을 위한 도전물로 형성되는 반도체 장치의 제조방법.
  13. 제 11 항에 있어서,
    상기 전극패턴들을 형성하는 단계는
    상기 제1 슬릿들 및 상기 제2 슬릿들을 통해 상기 제2 적층패턴들 각각의 상기 제4 물질막을 제거하는 단계; 및
    상기 제4 물질막이 제거된 영역을 채우고, 상기 제1 슬릿들 또는 상기 제2 슬릿들에 의해 서로 분리된 상기 전극패턴들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  14. 교대로 적층된 제1 층간절연막들 및 제1 전극패턴들을 포함하는 제1 게이트 적층체;
    상기 제1 게이트 적층체 상에 배치된 적어도 하나의 분리절연막; 및
    상기 분리절연막에 의해 서로 분리되고, 각각이 교대로 적층된 제2 층간절연막 및 제2 전극패턴을 포함하는 제2 게이트 적층체들을 포함하고,
    상기 제2 전극패턴은 도전막 및 상기 도전막을 감싸고 상기 분리절연막을 향하여 개구된 단면구조를 갖는 베리어막을 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 베리어막은 금속질화막을 포함하는 반도체 장치.
  16. 제 14 항에 있어서,
    상기 제1 게이트 적층체를 관통하는 제1 채널구조들; 및
    상기 분리절연막 양측에서 상기 제1 채널구조들에 각각 연결되고, 상기 제2 게이트 적층체들을 관통하는 제2 채널구조들을 더 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 베리어막은 상기 제2 채널구조들 각각과 상기 도전막 사이로 연장된 반도체 장치.
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