CN106252355A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供了一种半导体器件及其制造方法。半导体器件包括：单个存储块，具有局部线；外围电路，设置在存储块之下；以及多个连接线，将外围电路和局部线彼此连接，其中，多个连接线层叠成台阶形状。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2015年6月15日提交的申请号为10-2015-0084098和于2015年12月21日提交的申请号为10-2015-0182863的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的一个方面涉及一种半导体器件及其制造方法，更具体地，涉及包括层叠线的一种三维半导体器件及其制造方法。
背景技术
半导体包括：存储单元阵列，用于存储数据；外围电路，用于执行存储单元阵列的编程、读取和擦除操作；以及控制电路，用于响应于命令而控制外围电路。存储单元阵列包括多个存储块，并且每个存储块包括多个单元串。
在三维半导体器件中，单元串被布置在相对于衬底的垂直方向上，因此源极选择线、字线和漏极选择线也在垂直方向上层叠。具体地，由于存储单元的数目和与存储单元连接的字线的数目随着数据存储容量增大而增加，所以用于将外围电路连接至源极选择线、字线和漏极选择线的线的数目也增加。
如果线的数目增加，则在三维半导体器件中由线所占据的面积也增大。因此，在减少半导体器件的尺寸上会存在限制。
发明内容
实施例提供了一种半导体器件及其制造方法，其中形成有层叠线，由此减小半导体器件的尺寸。
根据本发明的一个方面，提供了一种半导体器件，其包括：单个存储块，具有局部线；外围电路，设置在存储块之下；以及多个连接线，将外围电路与局部线彼此连接，其中，多个连接线层叠成台阶形状。
根据本发明的一个方面，提供了一种半导体器件，其包括：单个存储块，具有局部线；外围电路，设置在存储块之下；以及多个连接线，将外围电路与局部线彼此连接，其中，连接线层叠成台阶形状，其长度从其下部起随着靠近其上部而缩短。
根据本发明的一个方面，提供了一种制造半导体器件的方法，所述方法包括：通过交替地层叠绝缘层和导电层而在单个存储块之下形成层叠结构，其中，导电层包括下导电层和上导电层，其中，下导电层和上导电层布置在垂直方向上；通过将导电层和绝缘层图案化为台阶形状而执行第一刻蚀工艺，以便通过上导电层暴露出下导电层的上边缘，其中，通过第一刻蚀工艺而将层叠结构减小为台阶层叠结构；以及通过将台阶层叠结构分成第一线组和第二线组而执行第二刻蚀工艺，其中，第一线组和第二线组彼此间隔开，并且并排地布置在水平方向上。
附图说明
在下文中将参照附图更全面地描述示例性实施例；然而，这些实施例可以不同的形式呈现，并且不应当被解释为限制于本文中所列的实施例。更确切地，提供这些实施例，以使本发明将充分和完整，并且会充分地将示例性实施例的范围传达给本领域的技术人员。
在附图中，为了清楚的说明，可以对尺寸进行夸大处理。将理解的是，当提及一个元件在两个元件“之间”时，其可能是在两个元件之间仅有一个元件，或者还可以存在一个或更多个中间元件。相同的附图标记始终表示相同的元件。
图1为图示了根据本发明的一个实施例的半导体器件的图。
图2为图示了根据本发明的一个实施例的具有三维结构的存储块的立体图。
图3为图示了根据本发明的另一个实施例的具有三维结构的存储块的立体图。
图4为图示了图1中所示的存储单元阵列和外围电路的布局的示意图。
图5为图示了根据本发明的一个实施例的层叠线的结构的立体图。
图6A至图6C为图示了根据本发明的一个实施例的层叠线的制造方法的立体图。
图7为图示了将层叠线应用至三维半导体器件的实施例的立体图。
图8为图示了将层叠线应用至三维半导体器件的实施例的电路图。
图9为图示了根据本发明的另一个实施例的层叠线的结构的视图。
图10为图示了包括根据本发明的一个实施例的半导体器件的固态驱动器(SSD)的框图。
图11为图示了包括根据本发明的一个实施例的半导体器件的存储系统的框图。
图12为图示了包括根据本发明的一个实施例的半导体器件的计算系统的示意性配置的图。
具体实施方式
在下文中，将参照附图来具体地描述本发明的示例性实施例。然而，本发明不限于实施例，并且可以采用不同的方式来实施。提供这些实施例仅用于说明性的目的，并且使得本领域的技术人员全面地理解本发明的范围。
图1为图示了根据本发明的一个实施例的半导体器件的图。参见图1，半导体器件1000包括：存储单元阵列，其存储有数据；外围电路120,被配置为执行存储单元阵列110的编程、读取或者擦除操作；以及控制电路130，被配置为控制外围电路120。
存储单元阵列110包括多个存储块，多个存储块被配置为大体上彼此相同。多个存储块中的每个可以包括多个单元串，多个单元串形成为三维结构。多个单元串包括存储有数据的多个存储单元。多个单元串可以形成为三维结构，并且从衬底起垂直地布置。
多个存储单元中的每个可以被配置为存储1比特数据的单电平单元(SLC)，或者可以被配置为存储两个或更多个比特数据的多电平单元(MLC)、三电平单元(TLC)、或者四电平单元(QLC)。例如，MLC为存储有2比特数据的存储单元，TLC为存储有3比特数据的存储单元，而QLC为存储有4比特数据的存储单元。
外围电路120包括：电压发生器21、行解码器22、页缓冲器23、列解码器24以及输入/输出电路25。电压发生器21响应于操作信号OP_CMD而产生具有不同的电平的操作电压，并且将产生的操作电压施加至全局线GL。例如，电压发生器21可以产生编程电压、读取电压和擦除电压。另外，电压发生器21可以产生各种操作中所需的不同的电压。
行解码器22响应于行地址RADD而选择包括在存储单元阵列内的存储块中的一个，并且将操作电压传送至与选中的存储块连接的局部线LL。例如，局部线LL可以包括源极选择线、字线和漏极选择线。
页缓冲器23经由位线BL与存储块连接。页缓冲器23在编程、读取和擦除操作中响应于页缓冲器控制信号PBSIGNALS而将数据传送至选中的存储块/从选中的存储块接收数据，并且存储传送/接收的数据。
列解码器24响应于列地址CADD而在页缓冲器23与输入/输出电路25之间传送数据。
输入/输出电路25将从外部提供的命令CMD和地址ADD传送至控制电路130；将从外部提供的数据DATA传送至列解码器24；以及将从列解码器24传送的数据DATA输出至外部。
控制电路130响应于命令CMD和地址ADD而控制外围电路。例如，控制电路130可以响应于命令CMD而控制外围电路，以执行编程、读取或者擦除操作。
图2为图示了根据本发明的一个实施例的具有三维结构的存储块的立体图。参见图2，具有三维结构的存储块可以包括单元串，单元串相对于衬底垂直地布置成I形。
单元串可以垂直地布置在位线BL与公共源极线CSL之间。该结构也被称为位成本可扩展(BiCS)结构。例如，当公共源极线CSL水平地形成在衬底之上时，具有BiCS结构的单元串可以从公共源极线CSL沿垂直方向延伸。
更具体地，单元串可以在X和Y方向上布置为矩阵形式。单元串可以包括：源极选择晶体管、存储单元和漏极选择晶体管，它们沿着垂直沟道层CH形成。垂直沟道层CH垂直地布置在公共源极线CSL之上。源极选择晶体管与源极选择线SSL连接，存储单元与字线WL连接，以及漏极选择晶体管与漏极选择线DSL连接。
源极选择线SSL、字线WL和漏极选择线DSL顺序地层叠在公共源极线CSL之上，并且彼此间隔开。源极选择线SSL、字线WL和漏极选择线DSL沿着X方向延伸，并且在Y方向上彼此间隔开。X方向和Y方向相对于衬底是水平的，并且彼此垂直。垂直沟道层CH形成在垂直孔VH的内部。垂直孔VH垂直地穿透源极选择线SSL、字线WL和漏极选择线DSL。垂直沟道层CH的部分可以从漏极选择线DSL向上突出。位线BL可以形成在从漏极选择线DSL向上突出的垂直沟道层CH之上。位线BL可以形成在与字线WL垂直的方向上。例如，位线BL沿着Y方向延伸，并且在X方向上彼此间隔开。接触插塞CT还可以形成在垂直沟道层CH与位线BL之间。
图3为图示了根据本发明的另一个实施的具有三维结构的存储块的立体图。参见图3，包括在具有三维结构的存储块中的单元串可以形成为U形。
单元串可以包括：第一子串，垂直地布置在位线BL与管道线PL之间；第二子串，垂直地布置在公共源极线CSL与管道线PL之间；第二子串，垂直地布置在公共源极线CSL与管道线PL之间；以及管道线PL，将第一子串和第二子串彼此连接。该结构也被称为管道形状的位成本可扩展(P-BiCS)结构。
例如，当管道线PL水平地形成在衬底之上时，具有P-BiCS结构的单元串可以包括(i)第一子串，在垂直方向上形成在管道线PL之上，第一子串位于位线BL与管道线PL之间，以及(ii)第二子串，在垂直方向上形成在管道线PL之上，第二子串位于公共源极线CSL与管道线PL之间。更具体地，第一子串可以包括：层叠并且彼此间隔开的字线WL和漏极选择线DSL，以及垂直地穿透字线WL和漏极选择线DSL的第一垂直沟道层D_CH。第二子串可以包括：层叠并且彼此间隔开的字线WL和源极选择线SSL，以及垂直地穿透字线WL和源极选择线SSL的第二垂直沟道层S_CH。
字线WL、源极选择线SSL以及漏极选择线DSL可以沿着X方向延伸，并且在Y方向上彼此间隔开。第一垂直沟道层D_CH和第二垂直沟道层S_CH可以垂直地形成在垂直孔VH内部，所述垂直孔VH穿透字线WL、源极选择线SSL和漏极选择线DSL。
第一垂直沟道层D_CH和第二垂直沟道层S_CH通过管道线PL内的管道沟道层P_CH彼此连接。位线BL与从漏极选择线DSL向上突出的第一垂直沟道层D_CH的顶部接触，并可以被布置为沿着Y方向延伸，且在X方向上彼此间隔开。
图4为图示了图1所示的存储单元阵列和外围电路的布局的示意图。参见图4，为了减小半导体器件的尺寸，外围电路120的一部分可以形成在存储单元阵列110之下。例如，外围电路120中的行解码器(图1中的22)和页缓冲器(图1中的23)的部分可以形成在存储单元阵列110之下。
存储单元阵列110包括多个存储块MB1至MBk(k为正整数)。局部线LL连接至存储块MB1至MBk中的每个，而位线BL与存储块MB1至MBk共同连接。在三维半导体器件的情况下，将多个字线层叠，因此大量的局部线LL与存储块MB1至MBk连接。
等式1:
N＝A×k
在等式1中，与一个存储块连接的源极选择线、字线和漏极选择线的总数目为A，存储块MB1至MBk的数目为k，以及局部线LL的总数目为N。局部线LL的总数目N可以利用等式1来计算。
例如，当与一个存储块连接的源极选择线的数目为3，与一个存储块连接的字线的数目为32，与一个存储块连接的漏极选择线的数据为3，以及存储块的数目为10时，A为3+32+3＝38，并且k为10。因此，根据等式1，局部线LL的总数目N可以为38×10＝380。
如上所述，在半导体器件中包括大量的线，如果由线所占据的面积增大，则半导体器件的尺寸也会增大。因此，将线形成为层叠结构，以便能够减小由线所占据的面积。
图5为图示了根据本发明的一个实施例的层叠线的结构的立体图。参见图5，外围电路中的层叠线120M与局部线(图4中的LL)直接接触，包括多个线M11至M76。层叠线120M可以沿垂直方向(即，Z方向)层叠，并且还在Y方向上布置为彼此间隔开。层叠线120M的结构将具体地描述如下。
在层叠线120M之中，线M11至M16、线M21至M26、线M31至M36、线M41至M46、线M51至M56、线M61至M66或者线M71至M76在Y方向上彼此间隔开，并且在X方向上延伸。线层叠成七层的结构将作为一个示例而进行描述。在一个实施例中，在形成有层叠线120M的层之中，最下面的层为第一层，而最上面的层为第七层。第一线M11至M16可以形成在第一层内，第二线M21至M26可以形成在第二层内，第三线M31至M36可以形成在第三层内，第四线M41至M46可以形成在第四层内，第五线M51至M56可以形成在第五层内，第六线M61至M66可以形成在第六层内，以及第七线M71至M76可以形成在第七层内。
线沿着Y方向彼此间隔开的区域可以称为缝隙区SLR。为了将线M11至M76彼此电隔离，第一层间绝缘层IL1至第七层间绝缘层IL7可以从第一线M11至M16的下端形成至第七线M71至M76的下端，并且绝缘层(未示出)可以形成在每个缝隙区SLR内。即，绝缘层形成在彼此水平布置的线之间以及层叠成台阶形状的线之间，使得线能够彼此电间隔开。
第一线M11至M16和第一层间绝缘层IL1的长度(X方向)可以彼此相等，第二线M21至M26和第二层间绝缘层IL2的长度(X方向)可以彼此相等，第三线M31至M36和第三层间绝缘层IL3的长度(X方向)可以彼此相等，第四线M41至M46和第四层间绝缘层IL4的长度(X方向)可以彼此相等，第五线M51至M56和第五层间绝缘层IL5的长度(X方向)可以彼此相等，第六线M61至M66和第六层间绝缘层IL6的长度(X方向)可以彼此相等，以及第七线M71至M76和第七层间绝缘层IL7的长度(X方向)可以彼此相等。可替选地，在每个层中的线M1n至M7n和层间绝缘层IL1至IL7的长度可以根据半导体器件而彼此不同。形成在不同层中的线之间的长度差可以通过考虑与线接触的局部线LL的宽度和长度来确定。
第一线M11至M16形成在第一层间绝缘层IL1上，并且第二层间绝缘层IL2形成在第一线M11至M16上，以暴露出第一线M11至M16的上端。第二线M21至M26形成在第二层间绝缘层IL2上，并且第三层间绝缘层IL3形成在第二线M21至M26上，以暴露出第二线M21至M26的上端。第三线M31至M36形成在第三层间绝缘层IL3上，并且第四层间绝缘层IL4形成在第三线M31至M36上，以暴露出第三线M31至M36的上端。第四线M41至M46形成在第四层间绝缘层IL4上，并且第五层间绝缘层IL5形成在第四线M41至M46上，以暴露出第四线M41至M46的上端。第五线M51至M56形成在第五层间绝缘层IL5上，并且第六层间绝缘层IL6形成在第五线M51至M56上，以暴露出第五线M51至M56的上端。第六线M61至M66形成在第六层间绝缘层IL6上，并且第七层间绝缘层IL7形成在第六线M61至M66上，以暴露出第六线M61至M66的上端。第七线M71至M76形成在第七层间绝缘层IL7上。局部线可以形成在每个层的暴露出的线上。更具体地，包括在局部线内的接触插塞可以形成在每个层的暴露出的线上。
层叠线120M在Z和Y方向上的布置如上所述。线的数目与通过将在Y方向层叠的线的数目和在Y方向上分开的线的数目相乘所获得数目一样多。形成层叠线120M的方法将具体地描述如下。
图6A至图6C为图示了根据本发明的实施例的层叠线的制造方法的立体图。参见图6A，第一层间绝缘层IL1、第一导电层M1、第二层间绝缘层IL2、第二导电层M2、第三层间绝缘层IL3、第三导电层M3、第四层间绝缘层IL4、第四导电层M4、第五层间绝缘层IL5、第五导电层M5、第六层间绝缘层IL6、第六导电层M6、第七层间绝缘层IL7以及第七导电层M7顺序地形成在衬底(未示出)之上。在本实施例中，七个层间绝缘层和七个导电层被层叠。然而，层间绝缘层的数目和导电层的数目可以根据半导体器件而改变。
第一层间绝缘层IL1至第七层间绝缘层IL7可以由氧化物层形成，并且第一导电层M1至第七导电层M7可以由金属层形成。例如，第一导电层M1至第七导电层M7可以由钨层形成。存在利用钨层来形成第一导电层M1至第七导电层M7的各种方法。例如，可以执行替代工艺，其中，氮化物层和钨层形成在第一层间绝缘层IL1至第七层间绝缘层IL7之间，并且执行热处理工艺，使得钨层被混合至氮化物层内。可替选地，可以执行如下的工艺：将牺牲层形成在第一层间绝缘层IL1至第七层间绝缘层IL7之间，然后在随后的工艺中去除牺牲层，以及在去除了牺牲层的区域内填充钨层。
另外，可以通过各种方法来形成第一层间绝缘层IL1至第七层间绝缘层IL7和第一导电层M1至第七导电层M7。在下文中，第一导电层M1至第七导电层M7由钨层形成的情况将作为一个示例来描述。然而，钨层为说明性的实施例，因此，除钨层之外，也可以用各种类型的导电层。
参见图6B，执行第一刻蚀工艺，使得分别形成对的第一层间绝缘层IL1至第七层间绝缘层IL7和第一导电层M1至第七导电层M7具有台阶结构61-62，其长度从其下部起随着更靠近上部而缩短。第一刻蚀工艺可以执行为减薄工艺。在第七导电层M7至第一导电层M1和第七层间绝缘层IL7至第一层间绝缘层IL1上顺序地执行减薄工艺，以形成顺序地暴露出第七导电层M7至第一导电层M1的上端的台阶结构。
例如，去除第七导电层M7和第七层间绝缘层IL7的部分，使得第七导电层M7的上端被去除。执行用于部分地去除第七导电层M7和第七层间绝缘层IL7的部分的刻蚀工艺，以暴露出第六导电层M6的一端。如果暴露出第六导电层M6，则去除第六导电层M6和第六层间绝缘层IL6的部分，使得第六导电层M6的部分的上表面得以保持。以这种方式，重复第一刻蚀工艺，直到暴露出第一导电层M1的上端，由此形成台阶结构。
参见图6C，执行第二刻蚀工艺，所述第二刻蚀工艺用于通过缝隙区SLR而将具有台阶结构的第一导电层M1至第七导电层M7分开。可以利用包括多个开口的刻蚀掩模图案(未示出)来执行第二刻蚀工艺。例如，开口可以在X方向延伸，并且可以沿着Y方向彼此水平地布置。执行分别将第七导电层M7至第一导电层M1和第七层间绝缘层IL7至第一层间绝缘层IL1图案化的第二刻蚀工艺，使得形成在同一层内(即，位于同一水平上)的第一导电层M1至第七导电层M7被分成多个线。
形成有第一导电层M1的第一层将作为一个示例来描述。如果执行第二刻蚀工艺，则通过五个缝隙区SLR第一导电层M1被分成六个导电层，由此形成六个线M11至M16。六个线M11至M16的宽度和六个线M11至M16之间的距离可以根据缝隙区SLR的宽度和缝隙区SLR之间的距离而进行不同地调整。为了使线之间电隔离，可以将绝缘层填充在缝隙区SLR内。如上所述，形成在第一层至第七层内的第一导电层M1至第七导电层M7中的每个被分成六个导电层，由此形成多个线M11至M76。因而，能够形成用于在有限区域中连接不同的局部线的层叠线120M。
图7为图示了将层叠线应用至三维半导体器件的实施例的立体图。参见图7，三维半导体器件包括将存储块和外围电路彼此连接的多个局部线LL。局部线LL可以包括：多个源极选择线SSL、多个字线WL、多个漏极选择线DSL以及多个接触插塞。例如，包括在存储块内的源极选择线SSL、字线WL和漏极选择线DSL可以顺序地层叠在衬底之上，并且彼此间隔开。接触插塞可以形成为使得源极选择线SSL、字线WL、漏极选择线DSL与层叠线120M连接。
随着半导体器件的数据存储容量增大，存储单元的数目增多，因此，与存储单元连接的字线WL的数目也会增加。如果字线的数目增加，则包括字线WL的局部线LL的数目也会增加。
因而，如包括在三维半导体器件内的字线WL的减薄结构所示，用于将局部线LL连接至外围电路(图4中的120)的线120M层叠成台阶结构。层叠成台阶结构的线120M通过缝隙区还被分成多个线，使得要被施加不同电压的大量的线120M能够形成在有限的区域内。例如，与一个存储块连接的局部线LL可以被分成组，并且与每个组相对应的局部线LL可以分别与由缝隙区间隔开的线组71和72连接。
图8为图示了将层叠线应用至三维半导体器件的实施例的电路图。参见图8，三维半导体器件的存储块MBLK和FBLK可以包括主存储块MBLK和标志存储块FBLK。用户使用的主数据可以存储在主存储块MBLK内，而在半导体器件的操作中所需的数据可以存储在标志存储块FBLK内。存储块MBLK和FBLK中的每个可以包括：源极选择晶体管SST、存储单元F0至Fn以及漏极选择晶体管DST，它们从衬底在垂直方向上连接。源极选择晶体管SST可以与公共源极线SL连接，而漏极选择晶体管DST可以与位线BL0至BLj连接。源极选择晶体管SST的栅极可以与源极选择线SSL连接，存储单元F0至Fn的栅极可以与字线WL0至WLn连接，以及漏极选择晶体管DST的栅极可以与漏极选择线DSL连接。
源极选择线SSL、字线WL0至WLn以及漏极选择线DSL可以包括在局部线LL内。局部线LL可以经由外围电路的线120M而与外围电路连接。例如，局部线LL可以与包括在外围电路的行解码器中的传输开关电路SW连接。传输开关电路SW可以为将操作电压传送至多个存储块之中的选中的存储块的局部线LL的电路。传输开关电路SW可以包括连接在全局线GL与局部线LL之间的多个传输晶体管TR_P。尽管在附图中未示出，但是全局线GL可以与电压发生器(图1中的21)连接。
图9为图示了根据本发明的另一个实施例的层叠线的结构的图。参见图9，上部结构为层叠线120M的布局。下部结构为层叠线120M的立体图。上部结构为X-Y平面图，而下部结构为立体图。
层叠线120M的数目由台阶结构90中的层的数目和缝隙区SLR的数目来确定。用于将层叠线120M和外围电路彼此连接的布局可以通过缝隙区SLR的形状来确定。因而，当缝隙区SLR的布局被修改时，层叠线120M可以形成为多个局部线LL和外围电路能够在有限区域内彼此连接的各种结构。另外，能够调整形成在每个层内的线的厚度和宽度，因而能够不同地调整用于每个层的线的电阻。因此，可以通过考虑电特性来形成线。尽管在图9中未示出，层间绝缘层形成在层叠线120M之间，使得位于不同水平的层叠线120M可以彼此电隔离。
如上所述，可以在有限区域中形成多个线，而不增加由线所占据的面积，因而能够减小半导体器件的尺寸。
图10为图示了包括根据本发明的一个实施例的半导体器件的固态驱动器(SSD)的框图。参见图10，SSD器件2000包括主机2100和SDD 2200。SSD 2200包括SSD控制器2210、缓冲存储器2220和半导体器件1000。
SSD控制器2210提供主机2100与SSD 2200之间的物理互连。即，将SSD控制器2210用作SSD 2200的接口，对应于主机2100的总线格式。具体地，SSD控制器2210将从主机2100提供的命令解码。SSD控制器2210基于解码的结果来访问半导体器件1000。主机2100的总线格式可以包括：通用串行总线(USB)、小型计算机系统接口(SCSI)、PCI快速、ATA、并行ATA(PATA)、串行ATA(SATA)、串行附接的SCSI(SAS)等。
缓冲存储器2220暂时地存储从主机2100提供的编程数据，或者从半导体器件1000读出的数据。当存在于半导体器件1000内的数据基于主机2100的读取请求而高速缓冲时，缓冲存储器2220执行高速缓冲功能，并且将高速缓冲的数据直接地提供至主机2100。通常，主机2100的总线格式(例如，SATA或者SAS)的数据传输速度可以高于SSD 2200的存储通道的数据传输速度。即，当主机2100的接口速度快于SSD 2200的存储通道的传输速度时，提供具有大存储容量的缓冲存储器2200，以控制不同的速度。缓冲存储器2220可以包括同步DRAM，所述同步DRAM向用作大容量辅助存储器件的SSD 2200提供足够的缓冲。
半导体器件1000可以包括SSD 2200的存储介质。例如，如图1所述的半导体器件1000可以为具有大存储容量的非易失性存储器件。半导体器件可以为非易失性存储器之中的NAND快闪存储器。
图11为图示了包括根据本发明的一个实施例的半导体存储器件的存储系统的框图。参见图11，根据本发明的实施例的存储系统3000可以包括存储器控制器3100和半导体器件1000。
半导体器件1000可以被配置为与图1的半导体器件大体上相同，因此将省略半导体器件1000的详细描述。
存储器控制器3100可以被配置为控制半导体器件1000。SRAM 3110可以用作CPU3120的工作存储器。主机接口(主机I/F)3130可以具有用于与存储系统3000连接的主机的数据交换协议。设置在存储器控制器3100内的错误校正电路(ECC)3140可以检测和校正包括在从半导体器件1000中读出的数据内的错误。半导体接口(半导体I/F)3150可以为半导体器件1100的接口元件。CPU 3120可以执行用于存储器控制器3100的数据交换的控制操作。尽管在图11中未示出，但是存储系统3000还可以包括用于存储与主机联系的编码数据的ROM(未示出)。
存储系统3000可以应用至计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、平板电脑、无线电话、移动电话、智能电路、数码照相机、数码音频记录器、数码音频播放器、数码视频记录器、数码视频播放器、能够在无线环境下传送/接收信息的设备、组成家庭网络的各种电子设备中的一种等等。
图12为图示了包括根据本发明的一个实施例的半导体器件的计算系统的示意性配置的图。参见图12，计算系统4000包括：半导体器件1000、存储器控制器4100、调制解调器4200、微处理器4400和用户接口4500，它们与总线4300电连接。
当计算系统4000为移动设备时，可以在计算系统4000中额外地设置用于给计算系统4000供应操作电压的电池4600。尽管在图12中未示出，计算系统4000还可以包括应用芯片组，例如照相机图像处理器(CIS)、移动DRAM等。
半导体器件1000可以被配置为与图1的半导体器件大体上相同，因此将省略半导体器件的详细描述。存储器控制器4100和半导体器件1000可以组成SSD。
半导体器件和存储器控制器可以封装成各种形式。例如，半导体存储器件和存储器控制器可以封装为：堆叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包式裸片(die in waffle pack)、晶片形式裸片(die in wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型集成电路(SOIC)、收缩型小外型封装(SSOP)、薄型小外型封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)或者晶片级处理层叠封装(WSP)。
根据本发明，多个线形成在层叠结构内，使得可以减小由线所占据的面积，由此减小半导体器件的尺寸。
本文公开了示例性实施例，尽管使用了特定的术语，但是应仅以一般性和描述性的意义来使用和解释这些术语，而并非旨在限制。在某些情况下，本领域的技术人员清楚的是，自本申请提交起，除非特别指出，否则结合特定实施例所描述的特征、特性和/或元素可以单独使用或者与结合其他实施例所描述的特征、特性和/或元素组合使用。因此，本领域的技术人员将理解的是，在不脱离所附权利要求列举的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种半导体器件，包括：
单个存储块，具有局部线；外围电路，设置在存储块之下；以及
多个连接线，将外围电路与局部线彼此连接，
其中，多个连接线层叠成台阶形状。
2.根据权利要求1所述的半导体器件，
其中，存储块包括多个单元串，以及
其中，多个单元串具有三维结构。
3.根据权利要求1所述的半导体器件，
其中，局部线包括：源极选择线、字线和漏极选择线。
4.根据权利要求1所述的半导体器件，
其中，多个连接线包括第一线组和第二线组，
其中，第一线组和第二线组并排地布置在水平方向上，
其中，第一线组和第二线组中的每个包括：第一连接线、第二连接线和第三连接线，
其中，第一连接线、第二连接线和第三连接线布置在垂直方向上，
其中，第一连接线、第二连接线和第三连接线分别位于第一水平、第二水平和第三水平，
其中，第三水平比第二水平高且更靠近存储块，
其中，第二水平比第一水平高且更靠近存储块，
其中，第一连接线具有比第二连接线短的长度，
其中，第二连接线具有比第三连接线短的长度，以及
其中，将第一线组和第二线组布置为在水平方向上彼此间隔开。
5.根据权利要求4所述的半导体器件，
其中，第一线组的第一线和第二线组的第一线位于相同的水平处，并且并排地布置在水平方向上，
其中，第一线组的第二线和第二线组的第二线位于相同的水平处，并且并排地布置在水平方向上，以及
其中，第一线组的第三线和第二线组的第三线位于相同的水平处，并且并排地布置在水平方向上。
6.根据权利要求4所述的半导体器件，
其中，第一绝缘层设置在第一线组与第二线组之间，
其中，第一线组和第二线组还包括第二绝缘层，以及
其中，第二绝缘层设置在第一连接线与第二连接线之间以及第二连接线与第三连接线之间。
7.根据权利要求4所述的半导体器件，其中，第一线组和第二线组中的每个为台阶形状，以便通过第二连接线暴露出第一连接线的上边缘，并且通过第三连接线暴露出第二连接线的上边缘。
8.根据权利要求7所述的半导体器件，其中，局部线分别与第一连接线、第二连接线和第三连接线的被暴露出的上边缘连接。
9.一种半导体器件，包括：
单个存储块，具有局部线；外围电路，设置在存储块之下；以及
多个连接线，将外围电路与局部线彼此连接，
其中，连接线层叠成台阶形状，其长度从其下部起随着靠近其上部而缩短。
10.根据权利要求9所述的半导体器件，其中，连接线包括：
第一线，彼此水平地布置在第一层内；以及
第二线，彼此水平地布置在第二层内，第二层为第一层的上层，第二线具有比第一线短的长度。
11.根据权利要求9所述的半导体器件，其中，绝缘层形成在彼此水平布置地连接线之间以及层叠成台阶形状的连接线之间，使得连接线彼此电隔离。
12.一种制造半导体器件的方法，所述方法包括：
通过交替地层叠绝缘层和导电层而在单个存储块之下形成层叠结构，其中，导电层包括下导电层和上导电层，其中，下导电层和上导电层布置在垂直方向上；
通过将导电层和绝缘层图案化为台阶形状而执行第一刻蚀工艺，以便通过上导电层暴露出下导电层的上边缘，其中，通过第一刻蚀工艺而将层叠结构减小为台阶层叠结构；以及
通过将台阶层叠结构分成第一线组和第二线组而执行第二刻蚀工艺，其中，第一线组和第二线组彼此间隔开，并且并排地布置在水平方向上。
13.根据权利要求12所述的方法，其中，第一绝缘层、第二绝缘层或者二者包括氧化物层。
14.根据权利要求12所述的方法，其中，导电层由掺杂的多晶硅层、金属层或者它们的组合形成。
15.根据权利要求14所述的方法，其中，金属层包括钨层。
16.根据权利要求12所述的方法，其中，第一刻蚀工艺包括减薄工艺。
17.根据权利要求16所述的方法，其中，在减薄工艺中，顺序地刻蚀导电层和绝缘层，以形成台阶结构。
18.根据权利要求12所述的方法，其中，通过将台阶层叠结构在垂直方向上分开而执行第二刻蚀工艺。
19.根据权利要求18所述的方法，其中，利用刻蚀掩模图案来执行第二刻蚀工艺。
20.根据权利要求19所述的方法，
其中，在完成第二刻蚀工艺时，下导电层被分成第一线组的下导电层和第二线组的下导电层，
其中，在完成第二刻蚀工艺时，上导电层被分成第一线组的上导电层和第二线组的上导电层，以及
其中，第一线组的下导电层、第二线组的下导电层、第一线组的上导电层以及第二线组的上导电层的布局根据刻蚀掩模图案来确定。
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