CN106098693A - 三维半导体器件 - Google Patents

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CN106098693A CN201510727759.4A CN201510727759A CN106098693A CN 106098693 A CN106098693 A CN 106098693A CN 201510727759 A CN201510727759 A CN 201510727759A CN 106098693 A CN106098693 A CN 106098693A
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Abstract

公开了一种三维半导体器件，包括：外围电路；存储单元阵列，层叠在外围电路上并且包括沿第一方向定义的存储区域和减薄区域，其中，减薄区域包括沿第一方向交替定义的接触区域和阶梯区域，其中，减薄区域还包括沿与第一方向正交的第二方向定义的平台区域，其中，平台区域与接触区域中的一些和阶梯区域中的一些重叠，其中，栅极线被包括在阶梯区域中并且沿第一方向以阶梯形式布置，以及其中，栅极线被包括在其中接触区域、阶梯区域和平台区域彼此重叠的区域中并且具有沿第二方向的阶梯。

Description

三维半导体器件
相关申请的交叉引用
本申请要求2015年4月29日提交的申请号为10-2015-0060526的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本申请涉及一种三维半导体器件，且更具体地，涉及一种包括减薄区域(slimmingregion)的三维半导体器件。
背景技术
半导体器件包括储存数据的存储器件。存储单元阵列包括多个存储块。存储块可以由二维结构或三维结构来形成。二维结构的存储块包括沿平行于衬底的上表面的方向布置的存储单元，以及三维结构的存储块包括沿相对于衬底的垂直方向层叠的存储单元。
包括三维结构的存储块的半导体器件可以被称为三维半导体器件。将更详细地描述三维半导体器件的存储块。存储块可以包括沿垂直于衬底的上表面的方向布置的多个单元串。单元串可以包括连接在位线与源极线之间的源极选择晶体管、存储单元和漏极选择晶体管。例如，单元串可以包括垂直沟道层、源极选择线、字线和漏极选择线。源极选择线、字线和漏极选择线层叠但是却彼此间隔开。层叠的源极选择线、字线和漏极选择线围绕垂直沟道层中的每个。源极选择晶体管可以形成在垂直沟道层与源极选择线之间。存储单元可以形成在垂直沟道层与字线之间。漏极选择晶体管可以形成在垂直沟道层与漏极选择线之间。
半导体器件包括用于执行前述存储块的编程操作、读取操作或擦除操作的外围电路，以及还包括用于控制外围电路的控制电路。
外围电路可以包括电压发生电路、行解码器、页缓冲单元和列解码器。电压发生电路可以产生操作电压。行解码器可以将操作电压传送至连接至选中存储块的源极线、字线和漏极选择线。页缓冲单元可以经由位线而与选中存储块收发数据。列解码器可以通过页缓冲单元收发数据或者与外部设备(例如，半导体控制单元)收发数据。
发明内容
本申请试图提供一种能够减小半导体器件的尺寸以及简化制造过程的三维半导体器件。
本申请的示例性实施例提供一种三维半导体器件，包括：外围电路；存储单元阵列，层叠在外围电路上并且包括沿第一方向定义的存储区域和减薄区域，其中，减薄区域包括沿第一方向交替定义的接触区域和阶梯区域，其中，减薄区域还包括沿与第一方向正交的第二方向定义的平台(pad)区域，其中，平台区域与接触区域中的一些和阶梯区域中的一些重叠，其中，栅极线被包括在阶梯区域中并且沿第一方向以阶梯形式布置，以及其中，栅极线被包括在其中接触区域、阶梯区域和平台区域彼此重叠的区域中并且具有沿第二方向的阶梯。
本申请的示例性实施例提供一种三维半导体器件，包括：行解码器；以及存储单元阵列，存储单元阵列包括源极选择线、字线和漏极选择线，其中，源极选择线、字线和漏极选择线顺序地层叠在行解码器之上，其中，第一减薄区域、存储区域和第二减薄区域沿第一方向定义在存储单元阵列中，其中，源极选择线通过形成在第一减薄区域中的第一接触插塞而连接至行解码器，以及其中，字线和漏极选择线分别通过形成在第二减薄区域中的第二接触插塞和第三接触插塞而连接至行解码器。
根据本申请的示例性实施例，能够减小半导体器件的尺寸，以及简化制造过程以降低制造成本。
前述发明内容仅是说明性的而非意在以任何方式进行限制。除了以上所述的说明性方面、实施例和特征以外，通过参照附图和以下具体实施方式，其他方面、实施例和特征将变得明显。
附图说明
通过参照附图详细地描述实施例，本申请的以上和其他特征和优点对于本领域技术人员将变得更明显，其中：
图1是图示根据本申请的示例性实施例的半导体器件的透视图；
图2是详细地图示图1的外围电路的布置的平面图；
图3是详细图示图2的存储块的透视图；
图4是示意性图示根据本申请的示例性实施例的存储块与外围电路之间的连接关系的透视图；
图5是图示图4中示出的第一减薄区域的透视图；
图6是图示图4中示出的第二减薄区域的透视图；
图7至图10是图示根据本申请的示例性实施例的形成第一减薄区域和第二减薄区域的方法的透视图；
图11是图示根据本申请的示例性实施例的漏极选择线与行解码器之间的连接关系的透视图；
图12和图13是图示根据本申请的示例性实施例的字线与行解码器之间的连接关系的透视图；
图14是图示根据本申请的示例性实施例的源极选择线与行解码器之间的连接关系的透视图；
图15是图示包括根据本申请的示例性实施例的半导体器件的固态驱动器的框图；
图16是图示包括根据本申请的示例性实施例的半导体器件的存储系统的框图；以及
图17是图示包括根据本申请的示例性实施例的半导体器件的计算系统的示例性配置的示图。
具体实施方式
在下文中，将参照附图详细描述本申请的示例性实施例。然而，本申请不局限于以下公开的实施例，而是可以以各种彼此不同的形式来实施。因此，示例性实施例不应当被解释为局限于本文所图示的各区域的特定形状，而是可以包括因例如制造而导致的形状上的偏差。在附图中，为了清楚而可能对各层和区域的长度和尺寸进行了放大。附图中的相同附图标记指代相同的元件。还要理解的是，当一层被称为“在”另一层或衬底“上”时，其可以是直接位于所述另一层或衬底上，或者也可以存在中间层。
图1是图示根据本申请的示例性实施例的半导体器件的透视图。参照图1，半导体器件1000可以包括储存数据的存储单元阵列100和被配置为执行存储单元阵列100的编程操作、读取操作或擦除操作的外围电路200。虽然在图1中未图示，但是还可以包括用于控制外围电路200的控制电路(未图示)。
外围电路200可以包括可以减小半导体器件1000的尺寸的多个电路，包括在外围电路200中的电路的一些可以布置在存储单元阵列100之下。
图2是详细图示图1的外围电路的布置的平面图。参照图2，外围电路200可以包括多个电路。例如，外围电路200可以包括电压发生电路(未图示)、行解码器220a和220b、页缓冲单元210a和210b以及列解码器(未图示)。在这些电路之中，行解码器220a和220b以及页缓冲单元210a和210b可以布置在存储单元阵列100之下。
存储单元阵列100可以包括多个存储块110。行解码器220a和220b以及页缓冲单元210a和210b中的每个可以被划分为多个用于与存储块110的连接的电路单元。例如，行解码器220a和220b可以包括第一行解码器220a和第二行解码器220b，以及页缓冲单元210a和210b可以包括第一页缓冲单元210a和第二页缓冲单元210b。
第一页缓冲单元210a可以经由位线(未图示)中的一些连接至存储块110。第二页缓冲单元210b可以经由未连接至第一页缓冲单元210a的剩余的位线(未图示)连接至存储块110。
第一行解码器220a可以连接至存储块110中的一些，以及第二行解码器220b可以连接至剩余的存储块，剩余的存储块未连接至第一行解码器220a。
为了将三维存储块110与行解码器220a和220b相连接，在存储块的两端定义第一减薄区域SL1和第二减薄区域SL2。在第一减薄区域SL1和第二减薄区域SL2中，源极选择线、字线和漏极选择线以阶梯形式延伸。形成有存储块110a的区域被定义为存储区域MC。第一减薄区域SL1被定义在存储区域MC的一端，而第二减薄区域SL2被定义在存储区域MC的另一端。
在第一减薄区域SL1和第二减薄区域SL2中延伸的源极选择线、字线和漏极选择线可以经由触点连接至行解码器220a和220b。
图3是详细图示图2的存储块的透视图。参照图3，存储块可以包括源极线CSL、垂直沟道层VC、源极选择线SSL、字线WL、漏极选择线DSL和位线BL。
源极线CSL可以形成在衬底(未图示)上而具有沿X-Y方向的平面，并且布置在存储块110的最底端。垂直沟道层VC沿X方向和Y方向以矩阵形式布置。垂直沟道层VC形成在源极线CSL上并且沿Z方向延伸。这里，X方向、Y方向和Z方向彼此正交。X方向和Y方向平行于衬底。Z方向垂直于衬底。
例如，垂直沟道层VC可以包括圆形沟道层和围绕沟道层的存储层。沟道层可以由掺杂多晶硅层形成。存储层可以包括围绕沟道层的栅极绝缘层、围绕栅极绝缘层的电荷捕获层以及围绕电荷捕获层的阻挡层。
源极选择线SSL设置在源极线CSL上、围绕垂直沟道层VC、沿X方向延伸、以及在Y方向上彼此间隔开。源极选择线SSL可以由单层或多层的线形成。
字线WL位于源极选择线SSL上、围绕垂直沟道层VC、沿X方向延伸，在Y方向上彼此间隔开、以及沿垂直沟道层VC层叠，同时在Z方向上彼此间隔开。
漏极选择线DSL设置在字线WL上、围绕垂直沟道层VC、沿X方向延伸、以及在Y方向上彼此间隔开。漏极选择线DSL可以由单层或多层的线形成。
位线BL在从漏极选择线DSL的上部突出的垂直沟道层VC上沿Y方向延伸，并且在X方向上彼此间隔开。接触插塞CT还可以形成在位线BL与垂直沟道层VC之间。
虽然未图示，但是绝缘层可以形成在源极线CSL、垂直沟道层VC、源极选择线SSL、字线WL、漏极选择线DSL与位线VL之间。
图4是示意性图示根据本申请的示例性实施例的存储块与外围电路之间的连接关系的透视图，以及图示了与图2的附图标记100a对应的区域。
参照图4，在包括在存储块110的线CSL、SSL、WL、DSL和BL之中，位于存储区域MC中并且沿X方向延伸的源极线CSL、垂直沟道层VC、源极选择线SSL、字线WL和漏极选择线DSL在第一减薄区域SL1和第二减薄区域SL2中具有阶梯形式。位线BL连接至在存储区域MC内沿Y方向布置的垂直沟道层VC的上部。
源极选择线SSL、字线WL和漏极选择线DSL可以由导电层10b形成，以及绝缘层10a可以形成在相应的线之间。即，如图4中图示，形成相应的线SSL、WL和DSL的导电层10b和绝缘层10a成对而形成一个层。例如，图4是示意性图示第一减薄区域SL1和第二减薄区域SL2与第一行解码器220a之间的连接关系以及位线BL与第一页缓冲单元210a之间的连接关系的透视图。省略了详细结构(诸如相应的线SSL、WL和DSL的空间结构)。
第一行解码器220a通过第一减薄区域SL1或第二减薄区域SL2、或者通过在第一减薄区域SL1和第二减薄区域SL2中延伸的线SSL、WL和DSL来传送操作电压。为此，在第一行解码器220a上形成第一接触插塞Cx1，在第二减薄区域SL2中的阶梯结构中暴露的线SSL、WL和DSL上形成第二接触插塞Cx2，以及第一接触插塞Cx1的上部和第二接触插塞Cx2的上部通过导线Ma彼此连接。当第二减薄区域SL2的裕度不足时，在第一减薄区域SL1中延伸的线SSL、WL和DSL可以经由接触插塞和导线连接至第一行解码器220a。第一页缓冲单元210a可以经由第三接触插塞Cb连接至位线BL。
本申请涉及行解码器220与源极线SSL、字线WL和漏极选择线DSL之间的连接关系。以下将详细描述与行解码器220可连接的第一减薄区域SL1和第二减薄区域SL2。
图5是图示图4的第一减薄区域的透视图以及涉及包括在图2的区域110a中的第一减薄区域SL1。
参照图5，从存储区域MC延伸的源极选择线SSL、字线WL和漏极选择线DSL可以以阶梯结构形成在第一减薄区域SL1中。例如，字线WL可以层叠在源极线SSL上，而漏极选择线DSL可以以阶梯形式顺序层叠在字线WL上。如参照图4所描述，绝缘层分别形成在源极选择线SSL、字线WL和漏极选择线DSL之间。图5是示意性图示包括在第一减薄区域SL1中的源极选择线SSL、字线WL和漏极选择线DSL的结构的透视图。为了便于描述，在图5中没有相互区分每个线SSL、WL和DSL和形成在相应的线之间的绝缘层。
参照图5，相应的线SSL、WL和DSL形成为从源极选择线SSL上升至漏极选择线DSL的阶梯结构。在特定区域中的阶梯的宽度和高度与在另一区域中的阶梯的宽度和高度不同。即，第一减薄区域SL1可以包括多个接触区域和多个阶梯区域。例如，第一减薄区域SL1可以包括第11接触区域CR11和第11阶梯区域ST11、第12接触区域CR12和第12阶梯区域ST12以及第13接触区域CR13和第13阶梯区域ST13。第11接触区域CR11和第11阶梯区域ST11比第13接触区域CR13和第13阶梯区域ST13更靠近存储区域MC。
第11接触区域CR11、第12接触区域CR12和第13接触区域CR13可以根据形成第二减薄区域SL2的阶梯结构所采用的刻蚀处理而以不同的宽度和不同的高度来形成。以下将参照图6来描述第二减薄区域SL2的结构。参照图5，第11接触区域CR11、第12接触区域CR12和第13接触区域CR13中的每个的宽度大于第11阶梯区域ST11、第12阶梯区域ST12和第13阶梯区域ST13中的每个的宽度。这里，每个区域的宽度是指沿X方向测量的长度。此外，第12接触区域CR12和第13接触区域CR13的每个的高度大于第12阶梯区域ST12和第13阶梯区域ST13中的每个的高度。这里，每个区域的高度是指沿Z方向测量的高度。
图6是图示图4的第二减薄区域的透视图，以及涉及包括在图2的区域110a中的第二减薄区域SL2。
参照图6，从存储区域MC延伸的源极选择线SSL、字线WL和漏极选择线DSL可以以阶梯结构形成在第二减薄区域SL2中。例如，字线WL可以层叠在源极线SSL上，而漏极选择线DSL可以以阶梯形式顺序层叠在字线WL上。如参照图4所描述，绝缘层分别形成在源极选择线SSL、字线WL和漏极选择线DSL之间。然而，图6是示意性图示包括在第二减薄区域SL2中的源极选择线SSL、字线WL和漏极选择线DSL的结构的透视图。因此，为了便于描述，在图6中没有示出形成在相应的线之间的绝缘层。
返回参照图6，相应的线SSL、WL和DSL以从源极选择线SSL上升至漏极选择线DSL的阶梯结构形成。在特定区域中的阶梯的宽度和高度与在另一区域中的阶梯的宽度和高度不同。即，阶梯的宽度和高度是不均匀的。特定区域可以具有沿垂直方向至阶梯方向的阶梯。即，第二减薄区域SL2可以包括多个接触区域和多个阶梯区域，且阶梯可以产生在两个相邻的接触区域之间。
例如，第二减薄区域SL2可以包括沿X方向顺序并在存储区域MC中定义的第21接触区域CR21、第21阶梯区域ST21、第22接触区域CR22、第22阶梯区域ST22、第23接触区域CR23和第23阶梯区域ST23，以及包括沿与X方向正交的Y方向顺序定义的第11平台区域P11、第12平台区域P12和第13平台区域P13。在第二减薄区域SL2之内，第11平台区域P11、第12平台区域P12和第13平台区域P13与第21阶梯区域ST21、第22接触区域CR22、第22阶梯区域ST22、第23接触区域CR23和第23阶梯区域ST23重叠。
相比于与第22阶梯区域ST22和第23接触区域CR23重叠的第11平台区域P11的高度，分别与第22阶梯区域ST22和第23接触区域CR23重叠的第12平台区域P12具有更小的高度。相比于与第22阶梯区域ST22和第23接触区域CR23重叠的第12平台区域P12的高度，分别与第22阶梯区域ST22和第23接触区域CR23重叠的第13平台区域P13具有更小的高度。
具体地，包括在第22阶梯区域ST22和第12平台区域P12中的最高处字线WL位于比位于包括在第22阶梯区域ST22和第11平台区域P11中的最低处字线WL处的字线低的水平。此外，包括在第22阶梯区域ST22和第13平台区域P13中的最高处字线WL位于比包括在第22阶梯区域ST22和第12平台区域P12中的最低处字线WL低的水平。
在第22阶梯区域ST22中的第11平台区域P11与第12平台区域P12之间的阶梯与第23接触区域CR23中的第11平台区域P11与第12平台区域P12之间阶梯相同。第22阶梯区域ST22中的第12平台区域P12与第13平台区域P13之间的阶梯与第23接触区域CR23中的第12平台区域P12与第13平台区域P13之间的阶梯相同。第13平台区域P13中的第22接触区域CR22与第22阶梯区域ST22之间的高度差H1等同于(i)包括在其中第11平台区域P11与第22阶梯区域ST22彼此重叠的区域中的最高处字线和最低处字线WL之间的高度差与(ii)包括在其中第12平台区域P12与第22阶梯区域ST22彼此重叠的区域中的最高处字线与最低处字线WL之间的高度差的总和。
在第23阶梯区域ST23中形成在第11平台区域P11、第12平台区域P12和第13平台区域P13中的字线WL中的每个之间的阶梯与在第22阶梯区域ST22中形成在第11平台区域P11、第12平台区域P12和第13平台区域P13中的字线WL中的每个之间的阶梯相同。
此外，包括在其中第23阶梯区域ST23与第11平台区域P11彼此重叠的区域中的最高处字线WL位于比包括在其中第22阶梯区域ST22与第13平台区域P13彼此重叠的区域中的最低处字线WL低的水平。包括在其中第23阶梯区域ST23与第12平台区域P12彼此重叠的区域中的最高处字线WL位于比包括在其中第23阶梯区域ST23与第11平台区域P11彼此重叠的区域中的最高处字线WL低的水平。包括在其中第23阶梯区域ST23与第13平台区域P13彼此重叠的区域中的最高处字线WL位于比包括在其中第23阶梯区域ST23与第12平台区域P12彼此重叠的区域中的最低处字线WL低的水平。
源极选择线SSL可以包括从其中第23阶梯区域ST23与第13平台区域P13重叠的区域的最底端起层叠的多个线。字线WL可以从源极选择线SSL的上部至第21阶梯区域ST21层叠。漏极选择线DSL可以包括从上部至包括在第21阶梯区域ST21中的最高处字线WL层叠的多个线。
如上所述，由于对于阶梯区域之内的每个平台区域，阶梯形成在字线中，因此在同一阶梯区域之内暴露出更多的字线WL。接触插塞可以连接至多个字线。因此，能够防止第一减薄区域SL1和第二减薄区域SL2沿X方向增加，从而增加半导体器件的集成度。
以下将描述制造图5和图6中示出的第一减薄区域SL1和第二减薄区域SL2的方法。
图7至图10是用于图示根据本申请的示例性实施例的形成第一减薄区域和第二减薄区域的方法的透视图。
参照图7，对从存储区域MC分别延伸至第一减薄区域SL1和第二减薄区域SL2的栅极线以阶梯形式或平台形式进行刻蚀的减薄处理(slimming process)被执行。例如，在第一减薄区域SL1和第二减薄区域SL2中，通过以阶梯形式刻蚀除第11接触区域CR11和第21接触区域CR21以外的剩余区域ST11、ST21、CR12、CR22、ST12、ST22、CR13、CR23、ST13和ST23的栅极线来在第11阶梯区域ST11和第21阶梯区域ST21中形成漏极选择线DSL和一些字线WL。
通过以阶梯形式刻蚀除第11接触区域CR11、第21接触区域CR21、第11阶梯区域ST11、第21阶梯区域ST21、第12接触区域CR12和第22接触区域CR22以外的剩余区域中的栅极线来在第12阶梯区域ST12和第22阶梯区域ST22中形成一些字线WL。
接下来，通过以阶梯形式刻蚀第13阶梯区域ST13和第23阶梯区域ST23的栅极线来在第13阶梯区域ST13和第23阶梯区域ST23中形成一些字线WL。
参照图8，线的高度通过刻蚀包括在其中第二减薄区域SL2的第22阶梯区域ST22、第23接触区域CR23和第23阶梯区域ST23与第12平台区域P12和第13平台区域P13重叠的区域中的字线而减小。刻蚀处理被执行以暴露与包括在其中第22阶梯区域ST22与第11平台区域P11彼此重叠的区域中的字线WL之中的最低处字线的下部相邻的字线。
包括在其中第22阶梯区域ST22、第23接触区域CR23和第23阶梯区域ST23与第12平台区域P12和第13平台P13重叠的区域中的字线被刻蚀，使得包括在其中第22阶梯区域ST22与第12平台区域P12和第13平台区域P13重叠的区域中的字线WL具有阶梯形式。
接下来，以阶梯形式刻蚀包括在其中第23阶梯区域ST23与第12平台区域P12和第13平台区域P13重叠的区域中的字线WL。
参照图9，区域的高度通过刻蚀包括在其中第二减薄区域SL2的第22阶梯区域ST22、第23接触区域CR23和第23阶梯区域ST23与第13平台区域P13重叠的区域中的字线以及包括在第一减薄区域SL1的第12阶梯区域ST12、第13接触区域CR13和第13阶梯区域ST13中的字线而减小。例如，执行刻蚀处理直到与刚好在位于第12平台区域P12最低端的字线之下的部分相邻的字线被暴露于其中第13平台区域P13与第22阶梯区域ST22重叠的区域为止。
参照图10，线的高度通过刻蚀包括在第一减薄区域SL1的第13阶梯区域ST13和第二减薄区域SL2的第23阶梯区域ST23中的字线WL和源极选择线SSL而减小。对第一减薄区域SL1和第二减薄区域SL2同时执行刻蚀处理，使得第13接触区域CR13的字线与位于第13阶梯区域ST13的最高端的字线之间的高度差H2与第23接触区域CR23的字线与位于第23阶梯区域ST23的最高端的字线之间的高度差H2相同。虽然未图示，但是接触区域还可以被包括在第13阶梯区域ST13或第23阶梯区域ST23的X方向中。
通过前述刻蚀处理，可以暴露所有漏极选择线DSL、字线WL和源极选择线SSL。
接下来，将描述将漏极选择线、字线WL和源极选择线SSl连接至第一行解码器220a的结构。
图11是图示根据本申请的示例性实施例的漏极选择线与行解码器之间的连接关系的透视图。
参照图11，漏极选择线DSL可以连接至第二减薄区域SL2中的第一行解码器220a。根据第二减薄区域SL2的第21接触区域CR21和第21阶梯区域ST21的一部分30的放大图。第一阻挡层31形成在第21接触区域CR21之内。穿过第一阻挡层31垂直设置(即，沿Z方向)的第一接触插塞32形成。第一阻挡层31具有比第21接触区域CR21的平面面积小的面积，并且具有与形成在第21接触区域CR21中的线之中的位于最高端的线与位于最底端的线之间的距离相同的高度。第一阻挡层31可以由绝缘材料(诸如氧化层)形成。
例如，第一阻挡层31的高度可以与从形成在存储块的最高端的漏极选择线DSL的上表面至形成在存储块的最低端的线的下表面的距离相同。第一接触插塞32连接至位于存储块的下部的第一行解码器220a，以及从最低端的漏极选择线DSL的上部突出。第二接触插塞34分别形成在漏极选择线DSL上。第一导线33形成在第一接触插塞32和第二接触插塞34上。
第一接触插塞32和第二接触插塞34以及第一导线由导电层形成。因此，第一行解码器220a、第一接触插塞32、第一导线33、第二接触插塞34和漏极选择线DSL彼此连接。图11图示了其中漏极选择线DSL的一些连接至第一行解码器220a的配置。然而，这是为了便于描述。在另一实施例中，正如前述结构那样，所有漏极选择线DSL可以实质连接至第一行解码器220a。
图12和图13是图示根据本申请的示例性实施例的字线与行解码器之间的连接关系的透视图。
图12是用于描述字线WL与第一行解码器220a通过第13平台区域P13(其在第11平台区域P11、第12平台区域P12和第13平台区域P13之中具有相对大的面积)的连接配置的透视图。图13是用于图示字线WL与第一行解码器220a通过第11平台区域P11或第12平台区域P12的连接配置的透视图。
参照图12，在第二减薄区域SL2中字线WL可以连接至第一行解码器220a。根据第二减薄区域的第21阶梯区域ST21和第22接触区域CR22的一部分40的放大图，第三接触插塞41形成在字线WL上，且形成在同一层上的字线WL上的第三接触插塞41通过第二导线42彼此连接。例如，第三接触插塞41可以形成为具有相同高度，且分别形成在以单元串为单位划分的字线WL上。第三接触插塞41和第二导线42由导电层形成。因此，形成在同一层上的字线WL可以彼此电连接，且形成在不同层上的字线WL不可以彼此电连接。第四接触插塞43可以分别形成在第二导线42上。例如，一个第四接触插塞43可以形成在第二导线42上。
第二阻挡层44形成在第22接触区域CR22之内，且第五接触插塞45穿过第二阻挡层44而垂直地(即，沿Z方向)形成。第二阻挡层44具有比第22接触区域CR22的平面面积小的面积，并且具有与在形成在第22接触区域CR22中的线之中的位于最高端的线与位于最底端的线之间的距离相同的高度。第22接触区域CR22可以由绝缘材料(诸如氧化层)形成。
例如，第二阻挡层44的高度可以与从位于存储块的第22接触区域CR22的最高端的栅极线GL的上表面至位于存储块的最低端的栅极线GL的下表面所测量的距离相同。因此，第二阻挡层44被暴露在第22接触区域CR22上。第五接触插塞45的下部连接至位于存储块的下部的第一行解码器220a，以及其上部从第二阻挡层44的上部突出。
第四接触插塞43的上部和第五接触插塞45的上部通过第三导线46彼此连接。第五接触插塞45和第三导线46由导电层形成。因此，在将操作电压从第一行解码器220a传送至第五接触插塞45时，操作电压可以通过第三导线46、第四接触插塞43、第二导线42和第三接触插塞41而被向上传送至字线WL。
图12图示了其中包括在一些页中的字线连接至第一行解码器220a的配置，但这是为了便于描述。在另一实施例中，正如前述结构那样，包括在第21阶梯区域ST21中的多个字线可以连接至第一行解码器220a。
参照图13，根据在第二减薄区域SL2中的第22阶梯区域ST22和第23接触区域CR23与第11平台区域P11重叠的部分50的放大图，第11平台区域P11具有与以单元串为单位划分的字线WL的宽度相同的宽度。因此，一个字线形成在其中第22阶梯区域ST22与第11平台区域P11重叠的区域的每个层上。第六接触插塞52可以分别形成在其中第22阶梯区域ST22与第11平台区域P11重叠的区域中的字线WL上。
第三阻挡层51形成在形成于第23接触区域CR23中的字线的内部。第三阻挡层51具有比第23接触区域CR23的平面面积小的平面面积，并且具有从第23接触区域CR23的最高端至最底端的高度。第三阻挡层51可以由绝缘材料(诸如氧化层)形成。
图13图示第23接触区域CR23的一部分的剖面。第三阻挡层51形成在形成于其中第23接触区域CR23与第11平台区域P11重叠的区域的字线的内部。即，第三阻挡层51可以以具有比字线的平面面积小的平面面积以及与字线高度相同的高度的结构形成，从而防止形成在其中第23接触区域CR23与第11平台区域P11重叠的区域中的字线中的一些彼此被切断。
第七接触插塞53可以形成以沿垂直方向(即，Z方向)穿过第三阻挡层51，以及由导电层形成。第七接触插塞53的下部连接至位于第三阻挡层51的下部的第一行解码器220a，以及其上部从第三阻挡层51的上部突出。第六接触插塞52和第七接触插塞53可以通过第四导线54连接。当第11平台区域P11的宽度小时，第四导线54可以沿Y方向水平地布置。还可以形成用于连接第四导线54和第六接触插塞52或第七接触插塞53的第五导线54a和54b。
如参照图12和图13所述，包括在阶梯区域中的字线可以通过在接触区域中形成阻挡层和形成垂直穿过阻挡层的接触插塞来分别连接至接触插塞。从行解码器输出的操作电压可以通过将垂直穿过阻挡层的接触插塞连接至位于存储块的下部的行解码器而被传送至字线。此外，在图12和图13中，已经作为示例性实施例描述了一些阶梯区域、接触区域和平台区域，但是所有字线WL可以通过采用前述结构而连接至行解码器。
图14是图示根据本申请的示例性实施例的源极选择线与行解码器之间的连接关系的透视图。
参照图14，用于将源极选择线SSL连接至第一行解码器220a的接触插塞可以形成在第一减薄区域SL1或第二减薄区域SL2中。然而，在用于将漏极选择线DSL和字线WL连接至第一行解码器220a的接触插塞形成在第二减薄区域SL2中时，在第二减薄区域SL2中针对形成用于将源极选择线SSL连接至第一行解码器220a的接触插塞的裕度可能是不足的。
在这种情况下，如图14所图示的，用于将源极选择线SSl连接至第一行解码器220a的接触插塞可以形成在第一减薄区域SL1中。例如，第八接触插塞61可以形成在暴露在第一减薄区域SL1中的源极选择线SSL上，且第九接触插塞63可以形成在第一行解码器220a上。用于将第八接触插塞61和第九接触插塞63彼此连接的第六导线62可以形成。为了在第一减薄区域SL1、存储区域MC和第二减薄区域SL2上形成第六导线62，第六导线62可以形成在比最高端处的漏极选择线DSL高的位置。
如在前述结构中所描述的，包括在除连接至第一行解码器220a的存储块以外的剩余存储块中的源极选择线SSL、字线WL和漏极选择线DSL可以连接至第二行解码器220b。
图15是图示包括根据本申请的示例性实施例的半导体器件的固态驱动器的框图。参照图15，驱动器设备2000包括主机2100和固态盘驱动器(SSD)2200。SSD 2200包括SSD控制器2210、缓冲存储器2220和半导体器件1000。
SSD控制器2210物理连接主机2100与SSD 2200。即，SSD控制器2210通过主机2100的总线格式来提供与SSD 2200的接口。特别地，SSD控制器2210解码从主机2100提供的命令。SSD控制器2210根据解码的结果来访问半导体器件1000。主机2100的总线格式可以包括通用串行总线(USB)、小型计算机系统接口(SCSI)、PCI进程、ATA、并行ATA(PATA)、串行ATA(PATA)或串行附件SCSI(SCSI)。
从主机2100提供的编程数据和从半导体器件1000读取的数据被临时储存在缓冲存储器2220中。当存在于半导体器件1000中的数据在从主机2100做出读取请求时被高速缓存时，缓冲存储器2200支持用于将高速缓存的数据直接提供给主机2100的高速缓存功能。一般而言，通过主机2100的总线格式(例如，SATA或SAS)的数据传送速度可以比存储通道的传送速度快。即，在主机2100接口速度比SSD 2200的存储通道的传送速度快时，通过提供大容量的缓冲存储器2220而能够使因速度差产生的性能降低最小化。可以提供缓冲存储器2220作为同步DARM，使得用作具有大容量的辅助存储器件的SSD 2200提供足够的缓冲。
提供半导体器件1000作为SSD 2200的储存介质。例如，如参照图1所描述，可以提供半导体器件1000作为具有大容量储存性能的非易失性存储器件，尤其是，非易失性存储器件之中的与非(NAND)型快闪存储器。
图16是图示包括根据本申请的示例性实施例的半导体器件的存储系统的框图。参照图16，根据本申请的存储系统3000可以包括存储控制器3100和半导体器件1000。半导体器件1000可以具有图1的配置基本上相同的配置，因此将省略对半导体器件1000的详细描述。
存储器控制器3100可以被配置为控制半导体器件1000。SRAM 3110可以用作CPU3120的工作存储器。主机接口(主机I/F)3110可以包括与存储系统3000连接的主机的数据交换协议。提供在存储控制器3100中的纠错电路(ECC)3140可以检测和校正包括在从半导体器件1000读取的数据中的错误。半导体接口(例如，半导体I/F)3150可以与半导体器件1000接口。CPU 3120可以执行用于交换存储器控制器3100的数据的控制操作。此外，虽然未在图16中图示，但是存储系统3000还可以包括用以储存用于与主机接口的编码数据的ROM(未图示)。
根据本发明的存储系统3000可以应用至计算机、便携式终端、超移动PC(UMPC)、工作站、网络本计算机、PDA、便携式计算机、网络板PC、无线电话、移动电话、智能电话、数字相机、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字录像机、数字视频播放器、能够在无线环境中收发信息的设备和配置家庭网络的各种电子设备中的一种。
图17是图示包括根据本发明的示例性实施例的半导体器件的计算系统的示意性配置的示图。参照图17，根据本发明的计算系统4000包括电连接至总线4300的半导体器件1000、存储器控制器4100、调制解调器4200、微处理器4400和用户接口4500。在根据本发明的计算系统4000是移动设备的情况下，还可以提供用于供应计算系统4000的操作电压的电池4600。虽然未在附图中图示，但是根据本发明的计算系统4000还可以包括应用芯片、相机图像处理器(CIS)、和移动DARM等。
半导体器件1000可以具有与图1的配置基本上相同的配置，因此将省略对半导体器件1000的详细描述。存储器控制器4100和半导体器件1000可以配置SSD。
根据本发明的半导体器件和存储器控制器可以使用各种形式的封装来嵌入。例如，根据本申请的半导体器件和存储器控制器可以使用如下的封装来嵌入，诸如层叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料度量四扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统内封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)和芯片级处理层叠封装(WSP)。
如上所述，在附图和说明书中已经公开了各种实施例。本文所用的特定术语是出于说明的目的而非限制由权利要求所限定的本发明的范围。因此，本领域技术人员将理解的是，在不脱离本公开的范围和精神的情况下可以做出各种修改和其他等同实施例。因此，本发明的范围将由所附权利要求的技术精神来限定。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种三维半导体器件，包括：
外围电路；
存储单元阵列，层叠在外围电路上并且包括沿第一方向定义的存储区域和减薄区域，
其中，减薄区域包括沿第一方向交替定义的接触区域和阶梯区域，
其中，减薄区域还包括沿与第一方向正交的第二方向定义的平台区域，
其中，平台区域与接触区域中的一些和阶梯区域中的一些重叠，
其中，栅极线被包括在阶梯区域中并且沿第一方向以阶梯形式布置，以及
其中，栅极线被包括在其中接触区域、阶梯区域和平台区域彼此重叠的区域中并且具有沿第二方向的阶梯。
技术方案2.如技术方案1所述的三维半导体器件，其中，栅极线包括源极选择线、字线和漏极选择线。
技术方案3.如技术方案2所述的三维半导体器件，
其中，字线层叠在源极选择线之上，以及
其中，漏极选择线层叠在字线之上。
技术方案4.如技术方案1所述的三维半导体器件，
其中，在包括在接触区域中的栅极线之中，仅位于最高端的栅极线的上表面被暴露。
技术方案5.如技术方案1所述的三维半导体器件，
其中，形成在其中接触区域、阶梯区域和平台区域彼此重叠的区域中以及形成在彼此不同的水平处的栅极线被暴露。
技术方案6.如技术方案1所述的三维半导体器件，还包括：
阻挡层，形成在接触区域的栅极线中；
第一接触插塞，垂直穿过阻挡层；
第二接触插塞，形成在阶梯区域中的栅极线之上；以及
导线，被配置为将第一接触插塞的上部与第二接触插塞的上部连接。
技术方案7.如技术方案6所述的三维半导体器件，
其中，阻挡层具有比接触区域的平面面积小的面积，以及具有形成在接触区域中的从最高端的栅极线至最底端的栅极线的高度。
技术方案8.如技术方案6所述的三维半导体器件，其中，第一接触插塞连接至阻挡层上部处的导线，以及连接至阻挡层下部处的外围电路。
技术方案9.如技术方案8所述的三维半导体器件，其中，外围电路包括行解码器。
技术方案10.如技术方案6所述的三维半导体器件，其中，第二接触插塞分别连接至包括在阶梯区域中的栅极线的上部。
技术方案11.一种三维半导体器件，包括：
行解码器；以及
存储单元阵列，包括源极选择线、字线和漏极选择线，
其中，源极选择线、字线和漏极选择线顺序地层叠在行解码器之上，
其中，第一减薄区域、存储区域和第二减薄区域沿第一方向定义在存储单元阵列中，
其中，源极选择线通过形成在第一减薄区域中的第一接触插塞而连接至行解码器，以及
其中，字线和漏极选择线分别通过形成在第二减薄区域中的第二接触插塞和第三接触插塞而连接至行解码器。
技术方案12.如技术方案11所述的三维半导体器件，
其中，源极选择线、字线和漏极选择线层叠在存储区域中并且延伸至第一减薄区域和第二减薄区域。
技术方案13.如技术方案12所述的三维半导体器件，
其中，延伸至第一减薄区域的源极选择线、字线和漏极选择线具有从源极选择线向漏极选择线上升而形成的阶梯。
技术方案14.如技术方案13所述的三维半导体器件，
其中，第一接触插塞形成在第一减薄区域中的源极选择线之上并且通过穿越第一减薄区域、存储区域和第二减薄区域的上部的第一导线而连接至行解码器，以及
其中，第四接触插塞连接至第二减薄区域中的第一导线的下部。
技术方案15.如技术方案12所述的三维半导体器件，
其中，第二减薄区域包括沿第一方向交替定义的阶梯区域和接触区域，以及
其中，第二减薄区域还包括沿与第一方向正交的第二方向并与阶梯区域中的一些和接触区域中的一些重叠的平台区域。
技术方案16.如技术方案15所述的三维半导体器件，
其中，在第二减薄区域中，第二接触插塞形成在字线之上并且连接至第五接触插塞，以及
其中，在接触区域中，第五接触插塞连接至行解码器。
技术方案17.如技术方案16所述的三维半导体器件，
其中，第五接触插塞形成在接触区域的内部，并且垂直穿过第一阻挡层，以及
其中，第一阻挡层与源极选择线、字线和漏极选择线电隔离。
技术方案18.如技术方案15所述的三维半导体器件，
其中，在第二减薄区域中，第三接触插塞形成在漏极选择线之上并且连接至第六接触插塞，以及
其中，在接触区域中，第六接触插塞连接至行解码器。
技术方案19.如技术方案18所述的三维半导体器件，
其中，第六接触插塞形成在接触区域内部，并且垂直穿过第二阻挡层，以及
其中，第二阻挡层与源极选择线、字线和漏极选择线电隔离。
技术方案20.如技术方案15所述的三维半导体器件，
其中，在第二减薄区域中，包括在其中阶梯区域、接触区域和平台区域彼此重叠的区域中的字线中的一些和源极选择线中的一些沿第二方向具有阶梯。

Claims (10)

1.一种三维半导体器件，包括：
外围电路；
存储单元阵列，层叠在外围电路上并且包括沿第一方向定义的存储区域和减薄区域，
其中，减薄区域包括沿第一方向交替定义的接触区域和阶梯区域，
其中，减薄区域还包括沿与第一方向正交的第二方向定义的平台区域，
其中，平台区域与接触区域中的一些和阶梯区域中的一些重叠，
其中，栅极线被包括在阶梯区域中并且沿第一方向以阶梯形式布置，以及
其中，栅极线被包括在其中接触区域、阶梯区域和平台区域彼此重叠的区域中并且具有沿第二方向的阶梯。
2.如权利要求1所述的三维半导体器件，其中，栅极线包括源极选择线、字线和漏极选择线。
3.如权利要求2所述的三维半导体器件，
其中，字线层叠在源极选择线之上，以及
其中，漏极选择线层叠在字线之上。
4.如权利要求1所述的三维半导体器件，
其中，在包括在接触区域中的栅极线之中，仅位于最高端的栅极线的上表面被暴露。
5.如权利要求1所述的三维半导体器件，
其中，形成在其中接触区域、阶梯区域和平台区域彼此重叠的区域中以及形成在彼此不同的水平处的栅极线被暴露。
6.如权利要求1所述的三维半导体器件，还包括：
阻挡层，形成在接触区域的栅极线中；
第一接触插塞，垂直穿过阻挡层；
第二接触插塞，形成在阶梯区域中的栅极线之上；以及
导线，被配置为将第一接触插塞的上部与第二接触插塞的上部连接。
7.如权利要求6所述的三维半导体器件，
其中，阻挡层具有比接触区域的平面面积小的面积，以及具有形成在接触区域中的从最高端的栅极线至最底端的栅极线的高度。
8.如权利要求6所述的三维半导体器件，其中，第一接触插塞连接至阻挡层上部处的导线，以及连接至阻挡层下部处的外围电路。
9.如权利要求8所述的三维半导体器件，其中，外围电路包括行解码器。
10.一种三维半导体器件，包括：
行解码器；以及
存储单元阵列，包括源极选择线、字线和漏极选择线，
其中，源极选择线、字线和漏极选择线顺序地层叠在行解码器之上，
其中，第一减薄区域、存储区域和第二减薄区域沿第一方向定义在存储单元阵列中，
其中，源极选择线通过形成在第一减薄区域中的第一接触插塞而连接至行解码器，以及
其中，字线和漏极选择线分别通过形成在第二减薄区域中的第二接触插塞和第三接触插塞而连接至行解码器。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107946237A (zh) * 2017-11-23 2018-04-20 长江存储科技有限责任公司 三维存储结构连线方法、存储结构、存储器及电子设备
CN109671455A (zh) * 2017-10-16 2019-04-23 三星电子株式会社 包括行解码器的非易失性存储器件
CN109754836A (zh) * 2017-11-07 2019-05-14 三星电子株式会社 非易失性存储器件
CN110770902A (zh) * 2019-08-23 2020-02-07 长江存储科技有限责任公司 竖直存储器件
WO2020029216A1 (en) * 2018-08-10 2020-02-13 Yangtze Memory Technologies Co., Ltd. Multi-division 3d nand memory device
WO2022048244A1 (zh) * 2020-09-07 2022-03-10 长鑫存储技术有限公司 半导体器件及其制备方法、存储装置

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10892269B2 (en) * 2014-09-12 2021-01-12 Toshiba Memory Corporation Semiconductor memory device having a bonded circuit chip including a solid state drive controller connected to a control circuit
US9601577B1 (en) * 2015-10-08 2017-03-21 Samsung Electronics Co., Ltd. Three-dimensionally integrated circuit devices including oxidation suppression layers
KR102536261B1 (ko) * 2015-12-18 2023-05-25 삼성전자주식회사 3차원 반도체 장치
US10090320B2 (en) * 2016-05-19 2018-10-02 Toshiba Memory Corporation Semiconductor device and method for manufacturing the same
KR102671937B1 (ko) * 2017-01-10 2024-06-05 에스케이하이닉스 주식회사 멀티 플레인을 포함하는 비휘발성 메모리 장치
KR102374066B1 (ko) * 2017-03-20 2022-03-14 에스케이하이닉스 주식회사 반도체 메모리 장치
US9922987B1 (en) * 2017-03-24 2018-03-20 Sandisk Technologies Llc Three-dimensional memory device containing separately formed drain select transistors and method of making thereof
WO2018180228A1 (ja) * 2017-03-31 2018-10-04 ソニーセミコンダクタソリューションズ株式会社 メモリ装置
KR102397903B1 (ko) 2017-07-17 2022-05-13 삼성전자주식회사 게이트들을 포함하는 반도체 소자
KR102428273B1 (ko) 2017-08-01 2022-08-02 삼성전자주식회사 3차원 반도체 소자
CN107731829B (zh) * 2017-08-22 2019-04-16 长江存储科技有限责任公司 3d nand闪存的接触窗形成方法及接触窗结构
KR102587973B1 (ko) 2017-11-07 2023-10-12 삼성전자주식회사 3차원 반도체 메모리 장치
US10546870B2 (en) 2018-01-18 2020-01-28 Sandisk Technologies Llc Three-dimensional memory device containing offset column stairs and method of making the same
US10804284B2 (en) 2018-04-11 2020-10-13 Sandisk Technologies Llc Three-dimensional memory device containing bidirectional taper staircases and methods of making the same
KR20200007212A (ko) * 2018-07-12 2020-01-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 형성방법
KR102547947B1 (ko) * 2018-08-21 2023-06-26 삼성전자주식회사 비휘발성 메모리 장치
TWI724506B (zh) * 2018-09-04 2021-04-11 日商東芝記憶體股份有限公司 半導體記憶裝置
EP3827460B1 (en) * 2018-10-18 2024-04-10 Yangtze Memory Technologies Co., Ltd. Methods for forming multi-division staircase structure of three-dimensional memory device
CN111554688B (zh) * 2019-02-26 2021-02-05 长江存储科技有限责任公司 三维存储器件及其制作方法
US11139237B2 (en) 2019-08-22 2021-10-05 Sandisk Technologies Llc Three-dimensional memory device containing horizontal and vertical word line interconnections and methods of forming the same
KR102650428B1 (ko) 2019-11-06 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
US11114459B2 (en) 2019-11-06 2021-09-07 Sandisk Technologies Llc Three-dimensional memory device containing width-modulated connection strips and methods of forming the same
US11217523B2 (en) 2020-01-17 2022-01-04 SK Hynix Inc. Semiconductor memory device and manufacturing method thereof
US11133252B2 (en) 2020-02-05 2021-09-28 Sandisk Technologies Llc Three-dimensional memory device containing horizontal and vertical word line interconnections and methods of forming the same
CN114586153A (zh) 2020-03-23 2022-06-03 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
CN113270414A (zh) 2020-03-23 2021-08-17 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
JP2022540024A (ja) 2020-03-23 2022-09-14 長江存儲科技有限責任公司 三次元メモリデバイス
US11081443B1 (en) 2020-03-24 2021-08-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing dielectric well structures for contact via structures and methods of forming the same
KR20210142914A (ko) * 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 3차원 반도체 메모리 장치
KR20210145417A (ko) 2020-05-25 2021-12-02 에스케이하이닉스 주식회사 3차원 메모리 장치 및 그 제조방법
DE102021113450A1 (de) * 2020-08-13 2022-02-17 Samsung Electronics Co., Ltd. Seitenpufferschaltungen und diese enthaltende nichtflüchtige Speichervorrichtungen
KR20220060620A (ko) * 2020-11-04 2022-05-12 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
CN113903374A (zh) * 2021-09-30 2022-01-07 武汉新芯集成电路制造有限公司 存储器件及其制备方法
US11903194B2 (en) 2021-11-17 2024-02-13 Macronix International Co., Ltd. Integrated circuit
TWI792683B (zh) * 2021-11-17 2023-02-11 旺宏電子股份有限公司 積體電路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8395206B2 (en) * 2008-10-09 2013-03-12 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR101738103B1 (ko) * 2010-09-10 2017-05-22 삼성전자주식회사 3차원 반도체 기억 소자
US8557632B1 (en) * 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
KR101965614B1 (ko) * 2012-09-26 2019-04-04 삼성전자주식회사 반도체 메모리 장치
US20150063039A1 (en) * 2013-08-29 2015-03-05 Taiwan Semiconductor Manufacturing Company Ltd. Redundancy in stacked memory structure
KR20150057147A (ko) * 2013-11-18 2015-05-28 삼성전자주식회사 메모리 장치
US9666286B2 (en) * 2014-09-28 2017-05-30 Aplus Flash Technology, Inc. Self-timed SLC NAND pipeline and concurrent program without verification

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109671455A (zh) * 2017-10-16 2019-04-23 三星电子株式会社 包括行解码器的非易失性存储器件
CN109671455B (zh) * 2017-10-16 2023-10-03 三星电子株式会社 包括行解码器的非易失性存储器件
CN109754836B (zh) * 2017-11-07 2023-08-01 三星电子株式会社 非易失性存储器件
CN109754836A (zh) * 2017-11-07 2019-05-14 三星电子株式会社 非易失性存储器件
CN107946237A (zh) * 2017-11-23 2018-04-20 长江存储科技有限责任公司 三维存储结构连线方法、存储结构、存储器及电子设备
WO2020029216A1 (en) * 2018-08-10 2020-02-13 Yangtze Memory Technologies Co., Ltd. Multi-division 3d nand memory device
US10790285B2 (en) 2018-08-10 2020-09-29 Yangtze Memory Technologies Co., Ltd. Multi-division 3D NAND memory device
US11114439B2 (en) 2018-08-10 2021-09-07 Yangtze Memory Technologies Co., Ltd. Multi-division 3D NAND memory device
CN110770902B (zh) * 2019-08-23 2021-08-17 长江存储科技有限责任公司 竖直存储器件
US11133324B2 (en) 2019-08-23 2021-09-28 Yangtze Memory Technologies Co., Ltd. Vertical memory devices
CN110770902A (zh) * 2019-08-23 2020-02-07 长江存储科技有限责任公司 竖直存储器件
WO2022048244A1 (zh) * 2020-09-07 2022-03-10 长鑫存储技术有限公司 半导体器件及其制备方法、存储装置
US11869805B2 (en) 2020-09-07 2024-01-09 Changxin Memory Technologies, Inc. Semiconductor device and method for preparing same, and storage apparatus

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