TW201639118A - 三維半導體裝置 - Google Patents

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李相範
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Abstract

本案公開了一種三維半導體裝置，包括：週邊電路；記憶單元陣列，層疊在週邊電路上並且包括沿第一方向定義的記憶區域和減薄區域，其中，減薄區域包括沿第一方向交替定義的接觸區域和階梯區域，其中，減薄區域還包括沿與第一方向正交的第二方向定義的平臺區域，其中，平臺區域與接觸區域中的一些和階梯區域中的一些重疊，其中，閘極線被包括在階梯區域中並且沿第一方向以階梯形式佈置，以及其中，閘極線被包括在其中接觸區域、階梯區域和平臺區域彼此重疊的區域中並且具有沿第二方向的階梯。

Description

三維半導體裝置 【相關申請的交叉引用】
本申請要求2015年4月29日提交的申請號為10-2015-0060526的韓國專利申請的優先權，其全部內容通過引用合併於此。
本申請涉及一種三維半導體裝置，且更具體地，涉及一種包括減薄區域(slimming region)的三維半導體裝置。
半導體裝置包括儲存資料的記憶體裝置。記憶單元陣列包括複數個記憶區塊。記憶區塊可以由二維結構或三維結構來形成。二維結構的記憶區塊包括沿平行於基板的上表面的方向佈置的記憶單元，以及三維結構的記憶區塊包括沿相對於基板的垂直方向層疊的記憶單元。
包括三維結構的記憶區塊的半導體裝置可以被稱為三維半導體裝置。將更詳細地描述三維半導體裝置的記憶區塊。記憶區塊可以包括沿垂直於基板的上表面的方向佈置的複數個單元串。單元串可以包括連接在位元線與源極線之間的源極選擇電晶體、記憶單元和汲極選擇電晶體。例如，單元串可以包括垂直通道層、源極選擇線、字線和汲極選擇線。源極選擇線、字線和汲極選擇線層疊但是卻彼此間隔開。層疊的源極選擇線、字線和汲極選擇線圍繞垂直通道層中的每個。源極選擇電晶體可以形 成在垂直通道層與源極選擇線之間。記憶單元可以形成在垂直通道層與字線之間。汲極選擇電晶體可以形成在垂直通道層與汲極選擇線之間。
半導體裝置包括用於執行前述記憶區塊的程式操作、讀取操作或抹除操作的週邊電路，以及還包括用於控制週邊電路的控制電路。
週邊電路可以包括電壓產生電路、列解碼器、頁緩衝單元和行解碼器。電壓產生電路可以產生操作電壓。列解碼器可以將操作電壓傳送至連接至所選擇的記憶區塊的源極線、字線和汲極選擇線。頁緩衝單元可以經由位元線而與所選擇的記憶區塊收發資料。行解碼器可以通過頁緩衝單元收發資料或者與外部裝置(例如，半導體控制單元)收發資料。
本申請試圖提供一種能夠減小半導體裝置的尺寸以及簡化製造過程的三維半導體裝置。
本申請的示例性實施例提供一種三維半導體裝置，包括：週邊電路；記憶單元陣列，層疊在週邊電路上並且包括沿第一方向定義的記憶區域和減薄區域，其中，減薄區域包括沿第一方向交替定義的接觸區域和階梯區域，其中，減薄區域還包括沿與第一方向正交的第二方向定義的平臺(pad)區域，其中，平臺區域與接觸區域中的一些和階梯區域中的一些重疊，其中，閘極線被包括在階梯區域中並且沿第一方向以階梯形式佈置，以及其中，閘極線被包括在其中接觸區域、階梯區域和平臺區域彼此重疊的區域中並且具有沿第二方向的階梯。
本申請的示例性實施例提供一種三維半導體裝置，包括：列解碼器；以及記憶單元陣列，記憶單元陣列包括源極選擇線、字線和汲極選擇線， 其中，源極選擇線、字線和汲極選擇線依序地層疊在列解碼器之上，其中，第一減薄區域、記憶區域和第二減薄區域沿第一方向定義在記憶單元陣列中，其中，源極選擇線通過形成在第一減薄區域中的第一接觸插塞而連接至列解碼器，以及其中，字線和汲極選擇線分別通過形成在第二減薄區域中的第二接觸插塞和第三接觸插塞而連接至列解碼器。
根據本申請的示例性實施例，能夠減小半導體裝置的尺寸，以及簡化製造過程以降低製造成本。
前述發明內容僅是說明性的而非意在以任何方式進行限制。除了以上所述的說明性態樣、實施例和特徵以外，通過參照附圖和以下具體實施方式，其他態樣、實施例和特徵將變得明顯。
10a‧‧‧絕緣層
10b‧‧‧導電層
30‧‧‧部分
31‧‧‧第一阻擋層
32‧‧‧第一接觸插塞
33‧‧‧第一導線
34‧‧‧第二接觸插塞
40‧‧‧部分
41‧‧‧第三接觸插塞
42‧‧‧第二導線
43‧‧‧第四接觸插塞
44‧‧‧第二阻擋層
45‧‧‧第五接觸插塞
46‧‧‧第三導線
50‧‧‧部分
51‧‧‧第三阻擋層
52‧‧‧第六接觸插塞
53‧‧‧第七接觸插塞
54‧‧‧第四導線
54a‧‧‧第五導線
54b‧‧‧第五導線
61‧‧‧第八接觸插塞
62‧‧‧第六導線
63‧‧‧第九接觸插塞
100‧‧‧記憶單元陣列
100a‧‧‧區域
110‧‧‧記憶區塊
200‧‧‧週邊電路
210a‧‧‧頁緩衝單元
210b‧‧‧頁緩衝單元
220a‧‧‧列解碼器
220b‧‧‧列解碼器
1000‧‧‧半導體裝置
2000‧‧‧驅動器裝置
2100‧‧‧主機
2200‧‧‧固態磁碟驅動器
2210‧‧‧SSD控制器
2220‧‧‧緩衝記憶體
3000‧‧‧記憶體系統
3100‧‧‧記憶體控制器
3110‧‧‧SRAM
3120‧‧‧CPU
3130‧‧‧主機介面
3140‧‧‧錯誤校正電路
3150‧‧‧半導體介面
4000‧‧‧計算系統
4100‧‧‧記憶體控制器
4200‧‧‧數據機
4300‧‧‧匯流排
4400‧‧‧微處理器
4500‧‧‧使用者介面
4600‧‧‧電池
BL‧‧‧位元線
Cb‧‧‧第三接觸插塞
CR11-CR23‧‧‧接觸區域
CSL‧‧‧源極線
CT‧‧‧接觸插塞
Cx1‧‧‧第一接觸插塞
Cx2‧‧‧第二接觸插塞
DSL‧‧‧汲極選擇線
GL‧‧‧閘極線
H1-H2‧‧‧高度差
Ma‧‧‧導線
MC‧‧‧記憶區域
P11-P13‧‧‧平臺區域
SL1‧‧‧第一減薄區域
SL2‧‧‧第二減薄區域
SSL‧‧‧源極選擇線
ST11-ST23‧‧‧階梯區域
VC‧‧‧垂直通道層
WL‧‧‧字線
通過參照附圖詳細地描述實施例，本申請的以上和其他特徵和優點對於本領域技術人士將變得更明顯，其中：圖1是圖示根據本申請的示例性實施例的半導體裝置的透視圖；圖2是詳細地圖示圖1的週邊電路的佈置的平面圖；圖3是詳細圖示圖2的記憶區塊的透視圖；圖4是示意性圖示根據本申請的示例性實施例的記憶區塊與週邊電路之間的連接關係的透視圖；圖5是圖示圖4中示出的第一減薄區域的透視圖；圖6是圖示圖4中示出的第二減薄區域的透視圖；圖7至圖10是圖示根據本申請的示例性實施例的形成第一 減薄區域和第二減薄區域的方法的透視圖；圖11是圖示根據本申請的示例性實施例的汲極選擇線與列解碼器之間的連接關係的透視圖；圖12和圖13是圖示根據本申請的示例性實施例的字線與列解碼器之間的連接關係的透視圖；圖14是圖示根據本申請的示例性實施例的源極選擇線與列解碼器之間的連接關係的透視圖；圖15是圖示包括根據本申請的示例性實施例的半導體裝置的固態驅動器的方塊圖；圖16是圖示包括根據本申請的示例性實施例的半導體裝置的記憶體系統的方塊圖；以及圖17是圖示包括根據本申請的示例性實施例的半導體裝置的計算系統的示例性配置的示圖。
在下文中，將參照附圖詳細描述本申請的示例性實施例。然而，本申請不局限於以下公開的實施例，而是可以以各種彼此不同的形式來實施。因此，示例性實施例不應當被解釋為局限于本文所圖示的各區域的特定形狀，而是可以包括因例如製造而導致的形狀上的偏差。在附圖中，為了清楚而可能對各層和區域的長度和尺寸進行了放大。附圖中的相同附圖標記指代相同的元件。還要理解的是，當一層被稱為“在”另一層或基板“上”時，其可以是直接位於所述另一層或基板上，或者也可以存在中間層。
圖1是圖示根據本申請的示例性實施例的半導體裝置的透視圖。參照圖1，半導體裝置1000可以包括儲存資料的記憶單元陣列100和被配置為執行記憶單元陣列100的程式操作、讀取操作或抹除操作的週邊電路200。雖然在圖1中未圖示，但是還可以包括用於控制週邊電路200的控制電路(未圖示)。
週邊電路200可以包括可以減小半導體裝置1000的尺寸的複數個電路，包括在週邊電路200中的電路的一些可以佈置在記憶單元陣列100之下。
圖2是詳細圖示圖1的週邊電路的佈置的平面圖。參照圖2，週邊電路200可以包括複數個電路。例如，週邊電路200可以包括電壓產生電路(未圖示)、列解碼器220a和220b、頁緩衝單元210a和210b以及行解碼器(未圖示)。在這些電路之中，列解碼器220a和220b以及頁緩衝單元210a和210b可以佈置在記憶單元陣列100之下。
記憶單元陣列100可以包括複數個記憶區塊110。列解碼器220a和220b以及頁緩衝單元210a和210b中的每個可以被劃分為複數個用於與記憶區塊110的連接的電路單元。例如，列解碼器220a和220b可以包括第一列解碼器220a和第二列解碼器220b，以及頁緩衝單元210a和210b可以包括第一頁緩衝單元210a和第二頁緩衝單元210b。
第一頁緩衝單元210a可以經由位元線(未圖示)中的一些連接至記憶區塊110。第二頁緩衝單元210b可以經由未連接至第一頁緩衝單元210a的剩餘的位元線(未圖示)連接至記憶區塊110。
第一列解碼器220a可以連接至記憶區塊110中的一些，以 及第二列解碼器220b可以連接至剩餘的記憶區塊，剩餘的記憶區塊未連接至第一列解碼器220a。
為了將三維記憶區塊110與列解碼器220a和220b相連接，在記憶區塊的兩端定義第一減薄區域SL1和第二減薄區域SL2。在第一減薄區域SL1和第二減薄區域SL2中，源極選擇線、字線和汲極選擇線以階梯形式延伸。形成有記憶區塊110a的區域被定義為記憶區域MC。第一減薄區域SL1被定義在記憶區域MC的一端，而第二減薄區域SL2被定義在記憶區域MC的另一端。
在第一減薄區域SL1和第二減薄區域SL2中延伸的源極選擇線、字線和汲極選擇線可以經由觸點連接至列解碼器220a和220b。
圖3是詳細圖示圖2的記憶區塊的透視圖。參照圖3，記憶區塊可以包括源極線CSL、垂直通道層VC、源極選擇線SSL、字線WL、汲極選擇線DSL和位元線BL。
源極線CSL可以形成在基板(未圖示)上而具有沿X-Y方向的平面，並且佈置在記憶區塊110的最底端。垂直通道層VC沿X方向和Y方向以矩陣形式佈置。垂直通道層VC形成在源極線CSL上並且沿Z方向延伸。這裡，X方向、Y方向和Z方向彼此正交。X方向和Y方向平行於基板。Z方向垂直於基板。
例如，垂直通道層VC可以包括圓形通道層和圍繞通道層的記憶層。通道層可以由摻雜多晶矽層形成。記憶層可以包括圍繞通道層的閘極絕緣層、圍繞閘極絕緣層的電荷捕獲層以及圍繞電荷捕獲層的阻擋層。
源極選擇線SSL設置在源極線CSL上、圍繞垂直通道層 VC、沿X方向延伸、以及在Y方向上彼此間隔開。源極選擇線SSL可以由單層或多層的線形成。
字線WL位於源極選擇線SSL上、圍繞垂直通道層VC、沿X方向延伸、在Y方向上彼此間隔開、以及沿垂直通道層VC層疊的同時在Z方向上彼此間隔開。
汲極選擇線DSL設置在字線WL上、圍繞垂直通道層VC、沿X方向延伸、以及在Y方向上彼此間隔開。汲極選擇線DSL可以由單層或多層的線形成。
位元線BL在從汲極選擇線DSL的上部突出的垂直通道層VC上沿Y方向延伸，並且在X方向上彼此間隔開。接觸插塞CT還可以形成在位元線BL與垂直通道層VC之間。
雖然未圖示，但是絕緣層可以形成在源極線CSL、垂直通道層VC、源極選擇線SSL、字線WL、汲極選擇線DSL與位元線VL之間。
圖4是示意性圖示根據本申請的示例性實施例的記憶區塊與週邊電路之間的連接關係的透視圖，以及圖示了與圖2的元件符號100a對應的區域。
參照圖4，在包括在記憶區塊110的線CSL、SSL、WL、DSL和BL之中，位於記憶區域MC中並且沿X方向延伸的源極線CSL、垂直通道層VC、源極選擇線SSL、字線WL和汲極選擇線DSL在第一減薄區域SL1和第二減薄區域SL2中具有階梯形式。位元線BL連接至在記憶區域MC內沿Y方向佈置的垂直通道層VC的上部。
源極選擇線SSL、字線WL和汲極選擇線DSL可以由導電 層10b形成，以及絕緣層10a可以形成在相應的線之間。即，如圖4中圖示，形成相應的線SSL、WL和DSL的導電層10b和絕緣層10a成對而形成一個層。例如，圖4是示意性圖示第一減薄區域SL1和第二減薄區域SL2與第一列解碼器220a之間的連接關係以及位元線BL與第一頁緩衝單元210a之間的連接關係的透視圖。省略了詳細結構(諸如相應的線SSL、WL和DSL的空間結構)。
第一列解碼器220a通過第一減薄區域SL1或第二減薄區域SL2、或者通過在第一減薄區域SL1和第二減薄區域SL2中延伸的線SSL、WL和DSL來傳送操作電壓。為此，在第一列解碼器220a上形成第一接觸插塞Cx1，在第二減薄區域SL2中的階梯結構中暴露的線SSL、WL和DSL上形成第二接觸插塞Cx2，以及第一接觸插塞Cx1的上部和第二接觸插塞Cx2的上部通過導線Ma彼此連接。當第二減薄區域SL2的餘裕不足時，在第一減薄區域SL1中延伸的線SSL、WL和DSL可以經由接觸插塞和導線連接至第一列解碼器220a。第一頁緩衝單元210a可以經由第三接觸插塞Cb連接至位元線BL。
本申請涉及列解碼器220與源極線SSL、字線WL和汲極選擇線DSL之間的連接關係。以下將詳細描述與列解碼器220可連接的第一減薄區域SL1和第二減薄區域SL2。
圖5是圖示圖4的第一減薄區域的透視圖以及涉及包括在圖2的區域110a中的第一減薄區域SL1。
參照圖5，從記憶區域MC延伸的源極選擇線SSL、字線WL和汲極選擇線DSL可以以階梯結構形成在第一減薄區域SL1中。例如， 字線WL可以層疊在源極線SSL上，而汲極選擇線DSL可以以階梯形式依序層疊在字線WL上。如參照圖4所描述，絕緣層分別形成在源極選擇線SSL、字線WL和汲極選擇線DSL之間。圖5是示意性圖示包括在第一減薄區域SL1中的源極選擇線SSL、字線WL和汲極選擇線DSL的結構的透視圖。為了便於描述，在圖5中沒有相互區分每個線SSL、WL和DSL和形成在相應的線之間的絕緣層。
參照圖5，相應的線SSL、WL和DSL以從源極選擇線SSL上升至汲極選擇線DSL的階梯結構形成。在特定區域中的階梯的寬度和高度與在另一區域中的階梯的寬度和高度不同。即，第一減薄區域SL1可以包括複數個接觸區域和複數個階梯區域。例如，第一減薄區域SL1可以包括第11接觸區域CR11和第11階梯區域ST11、第12接觸區域CR12和第12階梯區域ST12以及第13接觸區域CR13和第13階梯區域ST13。第11接觸區域CR11和第11階梯區域ST11比第13接觸區域CR13和第13階梯區域ST13更靠近記憶區域MC。
第11接觸區域CR11、第12接觸區域CR12和第13接觸區域CR13可以根據形成第二減薄區域SL2的階梯結構所採用的刻蝕處理而以不同的寬度和不同的高度來形成。以下將參照圖6來描述第二減薄區域SL2的結構。參照圖5，第11接觸區域CR11、第12接觸區域CR12和第13接觸區域CR13中的每個的寬度大於第11階梯區域ST11、第12階梯區域ST12和第13階梯區域ST13中的每個的寬度。這裡，每個區域的寬度是指沿X方向測量的長度。此外，第12接觸區域CR12和第13接觸區域CR13的每個的高度大於第12階梯區域ST12和第13階梯區域ST13中的每個的高度。 這裡，每個區域的高度是指沿Z方向測量的高度。
圖6是圖示圖4的第二減薄區域的透視圖，以及涉及包括在圖2的區域110a中的第二減薄區域SL2。
參照圖6，從記憶區域MC延伸的源極選擇線SSL、字線WL和汲極選擇線DSL可以以階梯結構形成在第二減薄區域SL2中。例如，字線WL可以層疊在源極線SSL上，而汲極選擇線DSL可以以階梯形式依序層疊在字線WL上。如參照圖4所描述，絕緣層分別形成在源極選擇線SSL、字線WL和汲極選擇線DSL之間。然而，圖6是示意性圖示包括在第二減薄區域SL2中的源極選擇線SSL、字線WL和汲極選擇線DSL的結構的透視圖。因此，為了便於描述，在圖6中沒有示出形成在相應的線之間的絕緣層。
返回參照圖6，相應的線SSL、WL和DSL以從源極選擇線SSL上升至汲極選擇線DSL的階梯結構形成。在特定區域中的階梯的寬度和高度與在另一區域中的階梯的寬度和高度不同。即，階梯的寬度和高度是不均勻的。特定區域可以具有沿垂直方向至階梯方向的階梯。即，第二減薄區域SL2可以包括複數個接觸區域和複數個階梯區域，且階梯可以產生在兩個相鄰的接觸區域之間。
例如，第二減薄區域SL2可以包括沿X方向並在記憶區域MC中依序定義的第21接觸區域CR21、第21階梯區域ST21、第22接觸區域CR22、第22階梯區域ST22、第23接觸區域CR23和第23階梯區域ST23，以及包括沿與X方向正交的Y方向依序定義的第11平臺區域P11、第12平臺區域P12和第13平臺區域P13。在第二減薄區域SL2之內，第11平臺 區域P11、第12平臺區域P12和第13平臺區域P13與第21階梯區域ST21、第22接觸區域CR22、第22階梯區域ST22、第23接觸區域CR23和第23階梯區域ST23重疊。
相比於與第22階梯區域ST22和第23接觸區域CR23重疊的第11平臺區域P11的高度，分別與第22階梯區域ST22和第23接觸區域CR23重疊的第12平臺區域P12具有更小的高度。相比於與第22階梯區域ST22和第23接觸區域CR23重疊的第12平臺區域P12的高度，分別與第22階梯區域ST22和第23接觸區域CR23重疊的第13平臺區域P13具有更小的高度。
具體地，包括在第22階梯區域ST22和第12平臺區域P12中的最高處字線WL位於比位於包括在第22階梯區域ST22和第11平臺區域P11中的最低處字線WL處的字線低的水平。此外，包括在第22階梯區域ST22和第13平臺區域P13中的最高處字線WL位於比包括在第22階梯區域ST22和第12平臺區域P12中的最低處字線WL低的水平。
在第22階梯區域ST22中的第11平臺區域P11與第12平臺區域P12之間的階梯與第23接觸區域CR23中的第11平臺區域P11與第12平臺區域P12之間階梯相同。第22階梯區域ST22中的第12平臺區域P12與第13平臺區域P13之間的階梯與第23接觸區域CR23中的第12平臺區域P12與第13平臺區域P13之間的階梯相同。第13平臺區域P13中的第22接觸區域CR22與第22階梯區域ST22之間的高度差H1等同於(i)包括在其中第11平臺區域P11與第22階梯區域ST22彼此重疊的區域中的最高處字線和最低處字線WL之間的高度差與(ii)包括在其中第12平臺區域 P12與第22階梯區域ST22彼此重疊的區域中的最高處字線與最低處字線WL之間的高度差的總和。
在第23階梯區域ST23中形成在第11平臺區域P11、第12平臺區域P12和第13平臺區域P13中的字線WL中的每個之間的階梯與在第22階梯區域ST22中形成在第11平臺區域P11、第12平臺區域P12和第13平臺區域P13中的字線WL中的每個之間的階梯相同。
此外，包括在其中第23階梯區域ST23與第11平臺區域P11彼此重疊的區域中的最高處字線WL位於比包括在其中第22階梯區域ST22與第13平臺區域P13彼此重疊的區域中的最低處字線WL低的水平。包括在其中第23階梯區域ST23與第12平臺區域P12彼此重疊的區域中的最高處字線WL位於比包括在其中第23階梯區域ST23與第11平臺區域P11彼此重疊的區域中的最低處字線WL低的水平。包括在其中第23階梯區域ST23與第13平臺區域P13彼此重疊的區域中的最高處字線WL位於比包括在其中第23階梯區域ST23與第12平臺區域P12彼此重疊的區域中的最低處字線WL低的水平。
源極選擇線SSL可以包括從其中第23階梯區域ST23與第13平臺區域P13重疊的區域的最底端層疊的複數個線。字線WL可以從源極選擇線SSL的上部至第21階梯區域ST21層疊。汲極選擇線DSL可以包括從上部至包括在第21階梯區域ST21中的最高處字線WL層疊的複數個線。
如上所述，由於對於階梯區域之內的每個平臺區域，階梯形成在字線中，因此在同一階梯區域之內暴露出更多的字線WL。接觸插塞可 以連接至複數個字線。因此，能夠防止第一減薄區域SL1和第二減薄區域SL2沿X方向增加，從而增加半導體裝置的整合度。
以下將描述製造圖5和圖6中示出的第一減薄區域SL1和第二減薄區域SL2的方法。
圖7至圖10是用於圖示根據本申請的示例性實施例的形成第一減薄區域和第二減薄區域的方法的透視圖。
參照圖7，對從記憶區域MC分別延伸至第一減薄區域SL1和第二減薄區域SL2的閘極線以階梯形式或平臺形式進行刻蝕的減薄處理(slimming process)被執行。例如，在第一減薄區域SL1和第二減薄區域SL2中，通過以階梯形式刻蝕除第11接觸區域CR11和第21接觸區域CR21以外的剩餘區域ST11、ST21、CR12、CR22、ST12、ST22、CR13、CR23、ST13和ST23的閘極線來在第11階梯區域ST11和第21階梯區域ST21中形成汲極選擇線DSL和一些字線WL。
通過以階梯形式刻蝕除第11接觸區域CR11、第21接觸區域CR21、第11階梯區域ST11、第21階梯區域ST21、第12接觸區域CR12和第22接觸區域CR22以外的剩餘區域中的閘極線來在第12階梯區域ST12和第22階梯區域ST22中形成一些字線WL。
接下來，通過以階梯形式刻蝕第13階梯區域ST13和第23階梯區域ST23的閘極線來在第13階梯區域ST13和第23階梯區域ST23中形成一些字線WL。
參照圖8，線的高度通過刻蝕包括在其中第二減薄區域SL2的第22階梯區域ST22、第23接觸區域CR23和第23階梯區域ST23與第 12平臺區域P12和第13平臺區域P13重疊的區域中的字線而減小。刻蝕處理被執行以暴露與包括在其中第22階梯區域ST22與第11平臺區域P11彼此重疊的區域中的字線WL之中的最低處字線的下部相鄰的字線。
包括在其中第22階梯區域ST22、第23接觸區域CR23和第23階梯區域ST23與第12平臺區域P12和第13平臺區域P13重疊的區域中的字線被刻蝕，使得包括在其中第22階梯區域ST22與第12平臺區域P12和第13平臺區域P13重疊的區域中的字線WL具有階梯形式。
接下來，以階梯形式刻蝕包括在其中第23階梯區域ST23與第12平臺區域P12和第13平臺區域P13重疊的區域中的字線WL。
參照圖9，區域的高度通過刻蝕包括在其中第二減薄區域SL2的第22階梯區域ST22、第23接觸區域CR23和第23階梯區域ST23與第13平臺區域P13重疊的區域中的字線以及包括在第一減薄區域SL1的第12階梯區域ST12、第13接觸區域CR13和第13階梯區域ST13中的字線而減小。例如，執行刻蝕處理直到與剛好位於第12平臺區域P12最低端的字線之下的部分相鄰的字線被暴露於其中第13平臺區域P13與第22階梯區域ST22重疊的區域為止。
參照圖10，線的高度通過刻蝕包括在第一減薄區域SL1的第13階梯區域ST13和第二減薄區域SL2的第23階梯區域ST23中的字線WL和源極選擇線SSL而減小。對第一減薄區域SL1和第二減薄區域SL2同時執行刻蝕處理，使得第13接觸區域CR13的字線與位於第13階梯區域ST13的最高端的字線之間的高度差H2與第23接觸區域CR23的字線與位於第23階梯區域ST23的最高端的字線之間的高度差H2相同。雖然未圖示， 但是接觸區域還可以被包括在第13階梯區域ST13或第23階梯區域ST23的X方向中。
通過前述刻蝕處理，可以暴露所有汲極選擇線DSL、字線WL和源極選擇線SSL。
接下來，將描述將汲極選擇線、字線WL和源極選擇線SSL連接至第一列解碼器220a的結構。
圖11是圖示根據本申請的示例性實施例的汲極選擇線與行解碼器之間的連接關係的透視圖。
參照圖11，汲極選擇線DSL可以連接至第二減薄區域SL2中的第一列解碼器220a。根據第二減薄區域SL2的第21接觸區域CR21和第21階梯區域ST21的一部分30的放大圖，第一阻擋層31形成在第21接觸區域CR21之內。穿過第一阻擋層31垂直設置(即，沿Z方向)的第一接觸插塞32形成。第一阻擋層31具有比第21接觸區域CR21的平面面積小的面積，並且具有與形成在第21接觸區域CR21中的線之中的位於最高端的線與位於最底端的線之間的距離相同的高度。第一阻擋層31可以由絕緣材料(諸如氧化層)形成。
例如，第一阻擋層31的高度可以與從形成在記憶區塊的最高端的汲極選擇線DSL的上表面至形成在記憶區塊的最低端的線的下表面的距離相同。第一接觸插塞32連接至位於記憶區塊的下部的第一列解碼器220a，以及從最低端的汲極選擇線DSL的上部突出。第二接觸插塞34分別形成在汲極選擇線DSL上。第一導線33形成在第一接觸插塞32和第二接觸插塞34上。
第一接觸插塞32和第二接觸插塞34以及第一導線由導電層形成。因此，第一列解碼器220a、第一接觸插塞32、第一導線33、第二接觸插塞34和汲極選擇線DSL彼此連接。圖11圖示了其中汲極選擇線DSL的一些連接至第一列解碼器220a的配置。然而，這是為了便於描述。在另一實施例中，正如前述結構那樣，所有汲極選擇線DSL可以實質連接至第一列解碼器220a。
圖12和圖13是圖示根據本申請的示例性實施例的字線與列解碼器之間的連接關係的透視圖。
圖12是用於描述字線WL與第一列解碼器220a通過第13平臺區域P13(其在第11平臺區域P11、第12平臺區域P12和第13平臺區域P13之中具有相對大的面積)的連接配置的透視圖。圖13是用於圖示字線WL與第一列解碼器220a通過第11平臺區域P11或第12平臺區域P12的連接配置的透視圖。
參照圖12，在第二減薄區域SL2中字線WL可以連接至第一列解碼器220a。根據第二減薄區域的第21階梯區域ST21和第22接觸區域CR22的一部分40的放大圖，第三接觸插塞41形成在字線WL上，且形成在同一層上的字線WL上的第三接觸插塞41通過第二導線42彼此連接。例如，第三接觸插塞41可以形成為具有相同高度，且分別形成在以單元串為單位劃分的字線WL上。第三接觸插塞41和第二導線42由導電層形成。因此，形成在同一層上的字線WL可以彼此電連接，且形成在不同層上的字線WL不可以彼此電連接。第四接觸插塞43可以分別形成在第二導線42上。例如，一個第四接觸插塞43可以形成在第二導線42上。
第二阻擋層44形成在第22接觸區域CR22之內，且第五接觸插塞45穿過第二阻擋層44而垂直地(即，沿Z方向)形成。第二阻擋層44具有比第22接觸區域CR22的平面面積小的面積，並且具有與在形成在第22接觸區域CR22中的線之中的位於最高端的線與位於最底端的線之間的距離相同的高度。第22接觸區域CR22可以由絕緣材料(諸如氧化層)形成。
例如，第二阻擋層44的高度可以與從位於記憶區塊的第22接觸區域CR22的最高端的閘極線GL的上表面至位於記憶區塊的最低端的閘極線GL的下表面所測量的距離相同。因此，第二阻擋層44被暴露在第22接觸區域CR22上。第五接觸插塞45的下部連接至位於記憶區塊的下部的第一行解碼器220a，以及其上部從第二阻擋層44的上部突出。
第四接觸插塞43的上部和第五接觸插塞45的上部通過第三導線46彼此連接。第五接觸插塞45和第三導線46由導電層形成。因此，在將操作電壓從第一列解碼器220a傳送至第五接觸插塞45時，操作電壓可以通過第三導線46、第四接觸插塞43、第二導線42和第三接觸插塞41而被向上傳送至字線WL。
圖12圖示了其中包括在一些頁中的字線連接至第一列解碼器220a的配置，但這是為了便於描述。在另一實施例中，正如前述結構那樣，包括在第21階梯區域ST21中的多個字線可以連接至第一列解碼器220a。
參照圖13，根據在第二減薄區域SL2中的第22階梯區域ST22和第23接觸區域CR23與第11平臺區域P11重疊的部分50的放大圖， 第11平臺區域P11具有與以單元串為單位劃分的字線WL的寬度相同的寬度。因此，一個字線形成在其中第22階梯區域ST22與第11平臺區域P11重疊的區域的每個層上。第六接觸插塞52可以分別形成在其中第22階梯區域ST22與第11平臺區域P11重疊的區域中的字線WL上。
第三阻擋層51形成在形成於第23接觸區域CR23中的字線的內部。第三阻擋層51具有比第23接觸區域CR23的平面面積小的平面面積，並且具有從第23接觸區域CR23的最高端至最底端的高度。第三阻擋層51可以由絕緣材料(諸如氧化層)形成。
圖13圖示第23接觸區域CR23的一部分的剖面。第三阻擋層51形成在形成於其中第23接觸區域CR23與第11平臺區域P11重疊的區域的字線的內部。即，第三阻擋層51可以以具有比字線的平面面積小的平面面積以及與字線高度相同的高度的結構形成，從而防止形成在其中第23接觸區域CR23與第11平臺區域P11重疊的區域中的字線中的一些彼此被切斷。
第七接觸插塞53可以形成以沿垂直方向(即，Z方向)穿過第三阻擋層51，以及由導電層形成。第七接觸插塞53的下部連接至位於第三阻擋層51的下部的第一列解碼器220a，以及其上部從第三阻擋層51的上部突出。第六接觸插塞52和第七接觸插塞53可以通過第四導線54連接。當第11平臺區域P11的寬度小時，第四導線54可以沿Y方向水準地佈置。還可以形成用於連接第四導線54和第六接觸插塞52或第七接觸插塞53的第五導線54a和54b。
如參照圖12和圖13所述，包括在階梯區域中的字線可以通 過在接觸區域中形成阻擋層和形成垂直穿過阻擋層的接觸插塞來分別連接至接觸插塞。從列解碼器輸出的操作電壓可以通過將垂直穿過阻擋層的接觸插塞連接至位於記憶區塊的下部的列解碼器而被傳送至字線。此外，在圖12和圖13中，已經作為示例性實施例描述了一些階梯區域、接觸區域和平臺區域，但是所有字線WL可以通過採用前述結構而連接至列解碼器。
圖14是圖示根據本申請的示例性實施例的源極選擇線與列解碼器之間的連接關係的透視圖。
參照圖14，用於將源極選擇線SSL連接至第一列解碼器220a的接觸插塞可以形成在第一減薄區域SL1或第二減薄區域SL2中。然而，在用於將汲極選擇線DSL和字線WL連接至第一列解碼器220a的接觸插塞形成在第二減薄區域SL2中時，在第二減薄區域SL2中針對形成用於將源極選擇線SSL連接至第一列解碼器220a的接觸插塞的餘裕可能是不足的。
在這種情況下，如圖14所圖示的，用於將源極選擇線SSL連接至第一列解碼器220a的接觸插塞可以形成在第一減薄區域SL1中。例如，第八接觸插塞61可以形成在暴露在第一減薄區域SL1中的源極選擇線SSL上，且第九接觸插塞63可以形成在第一列解碼器220a上。用於將第八接觸插塞61和第九接觸插塞63彼此連接的第六導線62可以形成。為了在第一減薄區域SL1、記憶區域MC和第二減薄區域SL2上形成第六導線62，第六導線62可以形成在比最高端處的汲極選擇線DSL高的位置。
如在前述結構中所描述的，包括在除連接至第一列解碼器220a的記憶區塊以外的剩餘記憶區塊中的源極選擇線SSL、字線WL和汲極選擇線DSL可以連接至第二列解碼器220b。
圖15是圖示包括根據本申請的示例性實施例的半導體裝置的固態驅動器的方塊圖。參照圖15，驅動器裝置2000包括主機2100和固態磁碟驅動器(Solid Disk Drive，SSD)2200。SSD 2200包括SSD控制器2210、緩衝記憶體2220和半導體裝置1000。
SSD控制器2210物理連接主機2100與SSD 2200。即，SSD控制器2210通過主機2100的匯流排格式來提供與SSD 2200的介面。特別地，SSD控制器2210解碼從主機2100提供的命令。SSD控制器2210根據解碼的結果來存取半導體裝置1000。主機2100的匯流排格式可以包括通用序列匯流排(USB)、小型電腦系統介面(SCSI)、PCI進程、ATA、平行ATA(PATA)、串列ATA(PATA)或串列附件SCSI(SCSI)。
從主機2100提供的程式資料和從半導體裝置1000讀取的資料被臨時儲存在緩衝記憶體2220中。當存在於半導體裝置1000中的資料在從主機2100做出讀取請求時被快取時，緩衝記憶體2200支援用於將所快取的資料直接提供給主機2100的快取功能。一般而言，通過主機2100的匯流排格式(例如，SATA或SAS)的資料傳送速度可以比記憶通道的傳送速度快。即，在主機2100介面速度比SSD 2200的記憶通道的傳送速度快時，通過提供大容量的緩衝記憶體2220而能夠使因速度差產生的性能降低最小化。可以提供緩衝記憶體2220作為同步DARM，使得用作具有大容量的次要記憶體裝置的SSD 2200提供足夠的緩衝。
提供半導體裝置1000作為SSD 2200的儲存介質。例如，如參照圖1所描述，可以提供半導體裝置1000作為具有大容量儲存性能的非揮發性記憶體裝置，尤其是，非揮發性記憶體裝置之中的反及(NAND) 型快閃記憶體。
圖16是圖示包括根據本申請的示例性實施例的半導體裝置的記憶體系統的方塊圖。參照圖16，根據本申請的記憶體系統3000可以包括記憶體控制器3100和半導體裝置1000。半導體裝置1000可以具有圖1的配置基本上相同的配置，因此將省略對半導體裝置1000的詳細描述。
記憶體控制器3100可以被配置為控制半導體裝置1000。SRAM 3110可以用作CPU 3120的工作記憶體。主機介面(主機I/F)3130可以包括與記憶體系統3000連接的主機的資料交換協定。提供在記憶體控制器3100中的錯誤校正電路(ECC)3140可以檢測和校正包括在從半導體裝置1000讀取的資料中的錯誤。半導體介面(例如，半導體I/F)3150可以與半導體裝置1000介接。CPU 3120可以執行用於交換記憶體控制器3100的資料的控制操作。此外，雖然未在圖16中圖示，但是記憶體系統3000還可以包括用以儲存用於與主機介面的編碼資料的ROM(未圖示)。
根據本發明的記憶體系統3000可以應用至電腦、可攜式終端、超級行動PC(UMPC)、工作站、網路本電腦(net-book computer)、PDA、可攜式電腦、網路平板PC、無線電話、行動電話、智慧型手機、數位相機、數位答錄機、數位音訊播放器、數位畫面記錄器、數位畫面播放器、數位錄影機、數位視訊播放器、能夠在無線環境中收發資訊的裝置和配置家用網路的各種電子裝置中的一種。
圖17是圖示包括根據本發明的示例性實施例的半導體裝置的計算系統的示意性配置的示圖。參照圖17，根據本發明的計算系統4000包括電連接至匯流排4300的半導體裝置1000、記憶體控制器4100、數據機 4200、微處理器4400和使用者介面4500。在根據本發明的計算系統4000是可移動裝置的情況下，還可以提供用於供應計算系統4000的操作電壓的電池4600。雖然未在附圖中圖示，但是根據本發明的計算系統4000還可以包括應用晶片、相機影像處理器(CIS)、和可移動DARM等。
半導體裝置1000可以具有與圖1的配置基本上相同的配置，因此將省略對半導體裝置1000的詳細描述。記憶體控制器4100和半導體裝置1000可以配置SSD。
根據本發明的半導體裝置和記憶體控制器可以使用各種形式的封裝來嵌入。例如，根據本申請的半導體裝置和記憶體控制器可以使用如下的封裝來嵌入，諸如疊層封裝(PoP)、球格陣列(BGA)、晶片尺寸封裝(CSP)、塑料引線晶片載體(plastic leaded chip carrier，PLCC)、塑料雙列直插式封裝(PDIP)、窩伏爾封裝式晶粒(die in Waffle pack)、晶圓形式晶粒、板上晶片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑料公制四扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外型積體電路(SOIC)、緊縮小外型封裝(SSOP)、薄型小外型封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統內封裝(SIP)、多晶片封裝(MCP)、晶片級製造封裝(WFP)和晶片級處理疊層封裝(WSP)。
如上所述，在附圖和說明書中已經公開了各種實施例。本文所用的特定術語是出於說明的目的而非限制由申請專利範圍書所限定的本發明的範圍。因此，本領域技術人員將理解的是，在不脫離本公開的範圍和精神的情況下可以做出各種修改和其他等同實施例。因此，本發明的範圍將由所附申請專利範圍書的技術精神來限定。
40‧‧‧部分
41‧‧‧第三接觸插塞
42‧‧‧第二導線
43‧‧‧第四接觸插塞
44‧‧‧第二阻擋層
45‧‧‧第五接觸插塞
46‧‧‧第三導線
220a‧‧‧列解碼器
CR21-CR23‧‧‧接觸區域
DSL‧‧‧汲極選擇線
GL‧‧‧閘極線
H1-H2‧‧‧高度差
P11-P13‧‧‧平臺區域
SL2‧‧‧第二減薄區域
ST21-ST23‧‧‧階梯區域
WL‧‧‧字線

Claims (20)

  1. 一種三維半導體裝置，包括：週邊電路；記憶單元陣列，層疊在所述週邊電路上並且包括沿第一方向定義的記憶區域和減薄區域，其中，所述減薄區域包括沿所述第一方向交替定義的接觸區域和階梯區域，其中，所述減薄區域還包括沿與所述第一方向正交的第二方向定義的平臺區域，其中，所述平臺區域與所述接觸區域中的一些和所述階梯區域中的一些重疊，其中，閘極線被包括在所述階梯區域中並且沿所述第一方向以階梯形式佈置，以及其中，閘極線被包括在其中所述接觸區域、所述階梯區域和所述平臺區域彼此重疊的區域中並且具有沿所述第二方向的階梯。
  2. 如申請專利範圍第1項的三維半導體裝置，其中，所述閘極線包括源極選擇線、字線和汲極選擇線。
  3. 如申請專利範圍第2項的三維半導體裝置，其中，所述字線層疊在所述源極選擇線之上，以及其中，所述汲極選擇線層疊在所述字線之上。
  4. 如申請專利範圍第1項的三維半導體裝置，其中，在包括在所述接觸區域中的所述閘極線之中，僅位於最高端的 閘極線的上表面被暴露。
  5. 如申請專利範圍第1項的三維半導體裝置，其中，形成在其中所述接觸區域、所述階梯區域和所述平臺區域彼此重疊的區域中以及形成在彼此不同的位準處的閘極線被暴露。
  6. 如申請專利範圍第1項的三維半導體裝置，還包括：阻擋層，形成在所述接觸區域的所述閘極線中；第一接觸插塞，垂直穿過所述阻擋層；第二接觸插塞，形成在所述階梯區域中的所述閘極線之上；以及導線，被配置為將所述第一接觸插塞的上部與所述第二接觸插塞的上部連接。
  7. 如申請專利範圍第6項的三維半導體裝置，其中，所述阻擋層具有比所述接觸區域的平面面積小的面積，以及具有形成在所述接觸區域中的從最高端的閘極線至最底端的閘極線的高度。
  8. 如申請專利範圍第6項的三維半導體裝置，其中，所述第一接觸插塞連接至所述阻擋層上部處的所述導線，以及連接至所述阻擋層下部處的所述週邊電路。
  9. 如申請專利範圍第8項的三維半導體裝置，其中，所述週邊電路包括列解碼器。
  10. 如申請專利範圍第6項的三維半導體裝置，其中，所述第二接觸插塞分別連接至包括在所述階梯區域中的所述閘極線的上部。
  11. 一種三維半導體裝置，包括：列解碼器；以及 記憶單元陣列，包括源極選擇線、字線和汲極選擇線，其中，所述源極選擇線、所述字線和所述汲極選擇線依序地層疊在所述列解碼器之上，其中，第一減薄區域、記憶區域和第二減薄區域沿第一方向定義在所述記憶單元陣列中，其中，所述源極選擇線通過形成在所述第一減薄區域中的第一接觸插塞而連接至所述列解碼器，以及其中，所述字線和所述汲極選擇線分別通過形成在所述第二減薄區域中的第二接觸插塞和第三接觸插塞而連接至所述列解碼器。
  12. 如申請專利範圍第11項的三維半導體裝置，其中，所述源極選擇線、所述字線和所述汲極選擇線層疊在所述記憶區域中並且延伸至所述第一減薄區域和所述第二減薄區域。
  13. 如申請專利範圍第12項的三維半導體裝置，其中，延伸至所述第一減薄區域的所述源極選擇線、所述字線和所述汲極選擇線具有從所述源極選擇線向所述汲極選擇線上升而形成的階梯。
  14. 如申請專利範圍第13項的三維半導體裝置，其中，所述第一接觸插塞形成在所述第一減薄區域中的所述源極選擇線之上並且通過穿越所述第一減薄區域、所述記憶區域和所述第二減薄區域的上部的第一導線而連接至所述列解碼器，以及其中，第四接觸插塞連接至所述第二減薄區域中的所述第一導線的下部。
  15. 如申請專利範圍第12項的三維半導體裝置， 其中，所述第二減薄區域包括沿所述第一方向交替定義的階梯區域和接觸區域，以及其中，所述第二減薄區域還包括沿與所述第一方向正交的第二方向並與所述階梯區域中的一些和所述接觸區域中的一些重疊的平臺區域。
  16. 如申請專利範圍第15項的三維半導體裝置，其中，在所述第二減薄區域中，所述第二接觸插塞形成在所述字線之上並且連接至第五接觸插塞，以及其中，在所述接觸區域中，所述第五接觸插塞連接至所述列解碼器。
  17. 如申請專利範圍第16項的三維半導體裝置，其中，所述第五接觸插塞形成在所述接觸區域的內部，並且垂直穿過第一阻擋層，以及其中，所述第一阻擋層與所述源極選擇線、所述字線和所述汲極選擇線電隔離。
  18. 如申請專利範圍第15項的三維半導體裝置，其中，在所述第二減薄區域中，所述第三接觸插塞形成在所述汲極選擇線之上並且連接至第六接觸插塞，以及其中，在所述接觸區域中，所述第六接觸插塞連接至所述列解碼器。
  19. 如申請專利範圍第18項的三維半導體裝置，其中，所述第六接觸插塞形成在所述接觸區域內部，並且垂直穿過第二阻擋層，以及其中，所述第二阻擋層與所述源極選擇線、所述字線和所述汲極選擇線電隔離。
  20. 如申請專利範圍第15項的三維半導體裝置，其中，在所述第二減薄區域中，包括在其中所述階梯區域、所述接觸區域和所述平臺區域彼此重疊的區域中的所述字線中的一些和所述源極選擇線中的一些沿第所述二方向具有階梯。
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