CN111681687A - 一种半导体结构 - Google Patents

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Abstract

本发明提供了一种半导体结构，包括存储阵列单元，该存储阵列单元具有衬底、位于衬底上的存储阵列、以及位于存储阵列周边的第一键合区，该第一键合区包括第一衬底引出键合区、第一位线键合区、第一字线键合区以及第一源极线键合区，本发明提供的半导体结构是将外围驱动电路单元设置于存储阵列单元的投影上方，即与存储阵列单元分别设置，在形成存储阵列的存储阵列单元中不再设置外围驱动电路，利用晶圆键合技术将第一键合区与外围驱动电路单元中相对应的第二键合区相键合，实现存储阵列单元中的衬底、多条字线、多条位线以及多条源极线与外围驱动电路单元中相对应的驱动电路电连接，从而使得该半导体结构在垂直方向上呈三维结构，减小了其尺寸。

Description

一种半导体结构
技术领域
本发明涉及微电子技术领域，特别涉及一种半导体结构。
背景技术
闪存是一种广泛使用的非易失性计算机存储技术，通常采用浮栅或者电荷捕获结构在场效应晶体管中存储电荷，构成存储单元。NOR型闪存具有完全随机存取功能，可用于进行数据存储或执行程序代码存储。
现有技术下的NOR型闪存，是将其存储区域以及其外围驱动电路制作在同一片晶圆上，但是，这种平面结构的NOR型闪存生产周期长，器件占用的面积较大，集成度较低。
发明内容
本申请提供了一种半导体结构，有效地解决了因平面结构的NOR型闪存尺寸较大的问题，减小了器件面积，提高了集成度。
为了解决上述问题，本发明提供了一种半导体结构，包括：
存储阵列单元，具有衬底、位于所述衬底上的存储阵列、以及位于所述存储阵列周边的第一键合区；
所述存储阵列包含多条字线、多条位线以及多条源极线，所述第一键合区包括第一衬底引出键合区、第一位线键合区、第一字线键合区以及第一源极线键合区；所述第一衬底引出键合区用于所述衬底的引出，所述第一位线键合区用于所述位线的引出，所述第一字线键合区用于所述字线的引出，所述第一源极线键合区用于所述源极线的引出。
进一步地，所述半导体结构还包括：外围驱动电路单元，位于所述存储阵列单元的投影上方，包括位于所述外围驱动电路单元中部的外围驱动电路，以及位于所述外围驱动电路周边的第二键合区；所述第二键合区包括第二衬底引出键合区、第二位线键合区、第二字线键合区以及第二源极线键合区；所述外围驱动电路包括供电电路、字线译码器电路、位线译码器电路、源极线译码器电路；
其中，所述第一衬底引出键合区与所述第二衬底引出键合区键合，以实现所述存储阵列中的衬底与所述供电电路的连接，所述第一位线键合区与所述第二位线键合区连接，以实现所述位线与所述位线译码器电路的连接，所述第一字线键合区与所述第二字线键合区键合，以实现所述字线与所述字线译码器电路的连接，所述第一源极线键合区与所述第二源极线键合区键合，以实现所述源极线与所述源极线译码器电路连接。
进一步地，所述外围驱动电路还包括逻辑控制电路；用于对所述供电电路、字线译码器电路、位线译码器电路和所述源极线译码器电路进行控制。
进一步地，所述衬底包括三重P型掺杂阱及其外围的深N型掺杂阱，所述第一衬底引出键合区包括多个位于所述存储阵列周围其中任一角隅处的第一衬底键合单元，所述第一衬底键合单元将所述三重P型掺杂阱以及所述深N型掺杂阱引出。
进一步地，所述第一位线键合区位于所述存储阵列周边至少其中一侧边。
进一步地，所述位线均与位于所述存储阵列周边的一侧侧边的第一位线键合区中的第一位线键合单元连接，所述第一位线键合单元交错设置。
进一步地，相邻的位线分别与位于所述存储阵列周边的两侧侧边的第一位线键合区中的第一位线键合单元连接。
进一步地，所述第一字线键合区位于所述存储阵列周边至少其中一侧边。
进一步地，所述第一源极线键合区位于所述存储阵列周边至少其中一侧边。
进一步地，所述多条源极线之间置一条虚拟源极线，每条所述源极线具有多个所述第一源极线键合单元。
进一步地，所述存储阵列为NOR型闪存架构。
进一步地，所述外围电路还包括地址控制寻址单元、输入输出控制逻辑单元、算法控制逻辑单元、指令状态控制逻辑单元、静态随机存储器SRAM、冗余替换控制单元、页缓冲器、电荷泵、参考基准源、上电复位、管脚和静电放电ESD结构、电源管理单元、数模模数转换器、人工智能算法单元中的至少一种。
本发明的有益效果为：本发明提供了一种半导体结构，包括存储阵列单元，该存储阵列单元具有衬底、位于衬底上的存储阵列、以及位于存储阵列周边的第一键合区，该第一键合区包括第一衬底引出键合区、第一位线键合区、第一字线键合区以及第一源极线键合区，其中，第一衬底引出键合区用于衬底的引出，第一位线键合区用于位线的引出，第一字线键合区用于字线的引出，第一源极线键合区用于源极线的引出。本发明提供的半导体结构是将外围驱动电路单元设置于存储阵列单元的投影上方，即与存储阵列单元分别设置，这样在形成存储阵列的存储阵列单元中不再设置外围驱动电路，当然，在设置外围驱动电路的外围驱动电路单元中也不再设置存储阵列，因此利用晶圆键合技术将第一键合区与外围驱动电路单元中相对应的第二键合区相键合，可以实现存储阵列单元中的衬底、多条字线、多条位线以及多条源极线与外围驱动电路单元中相对应的驱动电路电连接，从而使得该半导体结构在垂直方向上呈三维结构，减小了其尺寸。
附图说明
为了更清楚地说明本发明的技术方案，下面将对根据本发明而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例所提供的半导体结构的正视结构示意图；
图2是本发明实施例所提供的存储阵列单元的结构示意图；
图3是本发明实施例所提供的外围驱动电路单元的结构示意图；
图4是本发明实施例所提供的第一衬底引出键合区的结构示意图；
图5是本发明实施例所提供的第一位线键合区的结构示意图；
图6是本发明实施例所提供的第一位线键合区的另一结构示意图；
图7是本发明实施例所提供的第一字线键合区的结构示意图；
图8是本发明实施例所提供的第一源极线键合区的结构示意图。
具体实施方式
以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。
需要说明的是，本发明附图中的厚度和形状不反映真实比例，目的只是示意说明本发明而成的各实施内容。
本发明针对现有的平面结构下的闪存，因其尺寸较大，而导致使用该闪存时有较大空间被占用的问题，本发明实施例用以解决该问题，并以NOR型闪存为例进行阐述说明。
请参阅图1，图1是根据本发明而成的实施例所提供的半导体结构的正视结构示意图，从图中可以很直观的看到根据本发明而成的实施例的各组成部分，以及各组成部分的相对位置关系。
如图1所示，该半导体结构100包括存储阵列单元110以及外围驱动电路单元120，且外围驱动电路单元120位于存储阵列单元110的投影上方。
请参阅图2，图2是根据本发明而成的实施例所提供的存储阵列单元110的结构示意图，从图中可以很直观的看到根据本发明而成的实施例的各组成部分，以及各组成部分的相对位置关系。
该存储阵列单元110具有：衬底111、位于衬底111上的存储阵列112、以及位于存储阵列112周边的第一键合区113。如图2所示，在本实施例中，第一键合区113中的第一位线键合区1132、第一字线键合区1133与存储阵列112在投影方向上不重合。
在另一实施例中，第一键合区113中的第一位线键合区1132、第一字线键合区1133可以与存储阵列112在投影方向上部分重合。
其中，存储阵列112包含多条字线1121、多条位线1122、以及多条源极线(图中未示出)，第一键合区113包括第一衬底引出键合区1131、第一位线键合区1132、第一字线键合区1133以及第一源极线键合区1134，其中，第一衬底引出键合区1131可以用于衬底111的引出，第一位线键合区1132可以用于位线1122的引出，第二字线键合区1133可以用于字线1121的引出，第一源极线键合区1134可以用于源极线的引出。
进一步地，第一衬底引出键合区1131可以位于存储阵列112周围其中任一角隅处，且至少分布在一角隅，至多分布在四角隅；第一位线键合区1132可以位于存储阵列112周边至少其中一侧边，且可以分布在周边一侧，也可以分布在周边两侧；第一字线键合区1133可以位于存储阵列112周边至少其中一侧边，且可以分布在周边一侧，也可以分布在周边两侧；第一源极线键合区1134可以位于存储阵列112周边至少其中一侧边，且可以分布在周边一侧，也可以分布在周边两侧。
进一步地，该存储阵列112可以为一NOR型闪存架构。
请参阅图3，图3是根据本发明而成的实施例所提供的外围驱动电路单元120的结构示意图，从图中可以很直观的看到根据本发明而成的实施例的各组成部分，以及各组成部分的相对位置关系。
如图3所示，该外围驱动电路单元120包括位于外围驱动电路单元120中部的外围驱动电路121，以及位于外围驱动电路单元120周边的第二键合区122，用以连接外围驱动电路121，并与第一键合区113对应键合连接，从而实现外围驱动电路121和存储阵列112的连接。
其中，外围驱动电路121包括供电电路1211、字线译码器电路1212、位线译码器电路1213以及源极线译码器电路1214，其中，供电电路1211用于为衬底111供电，字线译码器电路1212用于输出字线控制信号，位线译码器电路1213用于输出位线控制信号，源极线译码器电路1214用于输出源极控制信号。
进一步地，外围驱动电路121还包括控制逻辑电路1215，该控制逻辑电路1215用以控制字线译码器电路1212、位线译码器电路1213和源极线译码器电路1214。
进一步地，所述外围驱动电路121还包括地址控制寻址单元、输入输出控制逻辑单元、算法控制逻辑单元、指令状态控制逻辑单元、静态随机存储器SRAM、冗余替换控制单元、页缓冲器、电荷泵、参考基准源、上电复位、管脚和静电放电ESD结构、电源管理单元、数模模数转换器、人工智能算法单元中的至少一种。
进一步地，第二键合区122包括第二衬底引出键合区1221、第二位线键合区1222、第二字线键合区1223以及第二源极线键合区1224，其中第二衬底引出键合区1221用于供电电路1211的引出，第二位线键合区1222用于位线译码器电路1213的引出，第二字线键合区1223用于字线译码器电路1212的引出，第二源极线键合区1224用于源极线译码器电路1214的引出。
进一步地，第二衬底引出键合区1221可以位于外围驱动电路121周围其中任一角隅处，且至少分布在一角隅，至多分布在四角隅；第二位线键合区1222可以位于外围驱动电路121周边至少其中一侧边，且可以分布在周边一侧，也可以分布在周边两侧；第二字线键合区1223可以位于外围驱动电路121周边至少其中一侧边，且可以分布在周边一侧，也可以分布在周边两侧；第二源极线键合区1224可以位于外围驱动电路121周边至少其中一侧边，且可以分布在周边一侧，也可以分布在周边两侧。并且，第二键合区122的分布方式应与第一键合区113的分布方式相一致，以使二者能够对应键合连接。
进一步地，在使用晶圆键合技术对存储阵列单元110以及外围驱动电路单元120进行键合时，第一键合区113与第二键合区122相对应的键合区对齐并进行连接。具体的，第一衬底引出键合区1131与第二衬底引出键合区1221键合，以实现存储阵列单元110中的衬底111与外围驱动电路单元120中的供电电路1211电连接；第一位线键合区1132与第二位线键合区1222键合，以实现存储阵列单元110中的位线1122与外围驱动电路单元120中的位线译码器电路1213电连接；第一字线键合区1133与第二字线键合区1223键合，以实现存储阵列单元110中的字线1121与外围驱动电路单元120中的字线译码器电路1212电连接；第一源极线键合区1134与第二源极线键合区1224键合，以实现存储阵列单元110中的源极线与外围驱动电路单元120中的源极线译码器电路1214实现电连接。
请参阅图4，图4是根据本发明而成的实施例所提供的第一衬底引出键合区1131的结构示意图，从图中可以很直观的看到根据本发明而成的实施例的各组成部分，以及各组成部分的相对位置关系。
如图4所示，衬底111可以包括三重P型掺杂阱1111以及深N型掺杂阱1112，深N型掺杂阱1112可以位于三重P型掺杂阱1111的外围，用于隔离不同的器件，三重P型掺杂阱1111的宽度可以用d1表示，深N型掺杂阱1112的宽度可以用d2表示，三重P型掺杂阱1111和深N型掺杂阱1112之间的距离可以用d3表示，d1、d2和d3可以根据实际情况确定。
第一衬底引出键合区1131中可以包括多个由三重P型掺杂阱1111以及深N型掺杂阱1112引出且位于存储阵列112周围其中任一角隅处的第一衬底键合单元11311，用以与第二衬底引出键合区1221中连接至供电电路1211的第二衬底键合单元相键合连接，从而使衬底111被供电电路1211供应偏置电压。
对应于三重P型掺杂阱1111可以有一个第一衬底键合单元11311，也可以有多个第一衬底键合单元11311，图4中以三重P型掺杂阱1111连接有3个第一衬底键合单元11311为例；对应于深N型掺杂阱1112可以有一个第一衬底键合单元11311，也可以有多个第一衬底键合单元11311，图4中以深N型掺杂阱1112连接有5个第一衬底键合单元11311为例。
第一衬底键合单元11311可以位于第二衬底引出键合区1221的远离衬底的表面，第一衬底键合单元11311和衬底111之间可以利用纵向的金属线11312连接，第一衬底键合单元11311和衬底111之间可以形成介质层，金属线11312形成于贯穿介质层的通孔中。
衬底111中的掺杂阱也可以是其他掺杂类型。
第一位线键合区1132可以位于存储阵列112周边至少一侧边，每个第一位线键合区1132可以包括多个分别连接多条位线1122的第一位线键合单元11321，用以与第二位线键合区1222中连接至位线译码器电路1213的第二位线键合单元相键合连接。
请参阅图5，图5是根据本发明而成的实施例所提供的第一位线键合区1132的结构示意图，从图中可以很直观的看到根据本发明而成的实施例的各组成部分，以及各组成部分的相对位置关系。
图5所示为在位线1122上方设置有第一位线键合区1132的场景，各个位线1122均与存储阵列112上方的第一位线键合单元11321连接。对于每个位线1122，可以设置有一个第一位线键合单元11321，也可以设置有多个第一位线键合单元11321。图5所示，每个位线1122可以连接有2个第一位线键合单元11321，2个第一位线键合单元11321之间的距离可以利用d6表示，其数值可以根据实际情况确定。
第一位线键合单元11321可以位于第一位线键合区1132的远离衬底111的表面，第一位线键合单元11321和位线1122之间可以利用纵向的金属线11322，或者纵向的金属线11322以及横向的引出线11323连接，纵向是指垂直于衬底的方向，横向是指平行于衬底的方向。具体的，第一位线键合单元11321和位线1122之间可以形成介质层，金属线11322可以形成于贯穿介质层的通孔中，引出线11323可以与位线1122形成于同一层。
参考图5所示，每个位线1122与其上的两个第一位线键合单元11321连接，第一位线键合单元11321可以交错设置，各个位线1122的引出线11323为不齐平的设置，从而避免第一位线键合单元11321对齐设置产生的距离过近的问题，在一定程度上减少发生短路的情况。
需要说明的是，图5是存储阵列单元110的俯视图，即使与第一条位线1122连接的第一位线键合单元11321在投影方向上与第二条位线1122有重叠，二者并未连接，其他位线1122和第一位线键合单元11321的位置关系类似。
此外，还可以同时在位线1122上方和下方均设置有第一位线键合区1132，则相邻位线1122分别与所述存储阵列112两侧的第一位线键合单元11321连接。此时，可以有一半的位线1122与上方的第一位线键合单元11321连接，另一半的位线1122与下方的第一位线键合单元11321连接。参考图6所示，是本发明实施例所提供的第一位线键合区的另一结构示意图，具体的，图6为在位线1122上方和下方均设置有第一位线键合区1132的场景下，位于位线上方的第一位线键合区的示意图，其中，第一位线键合单元11321只与部分位线1122连接，具体的，第一、第三、第五…条位线1122通过引出线11323与位于位线1122上方的第一位线键合单元11321连接，而第二、第四、第六…条位线1122并不与位于位线1122上方的第一位线键合单元11321连接，而是与位于位线1122下方的第一位线键合单元11321连接(图未示出)。如此使得连接的相邻第一位线键合单元11321间隙较大，防止发生短路。
第一字线键合区1133可以位于存储阵列112周边至少其中一侧边，每个第一字线键合区1133可以包括多个分别连接多条字线1121的第一字线键合单元11331，用以与第二字线键合区1223中连接至字线译码器电路1212的第二字线键合单元相键合连接。
请参阅图7，图7是根据本发明而成的实施例所提供的第一字线键合区1133的结构示意图，从图中可以很直观的看到根据本发明而成的实施例的各组成部分，以及各组成部分的相对位置关系。
图7所示为仅在字线1121右侧设置有第一字线键合单元11331的场景，则所有的字线1121均需要与右边的第一字线键合单元11331连接。对于每个字线1121，可以设置有一个第一字线键合单元11331，也可以设置有多个第一字线键合单元11331。参考图7所示，每个字线1121可以连接有2个第一字线键合单元11331。
第一字线键合单元11331可以位于第一字线键合区1133的远离衬底111的表面，第一字线键合单元11331和字线1121之间可以利用纵向的金属线11332，或者纵向的金属线11332和横向的引出线11333连接。具体的，第一字线键合单元11331和字线1121之间可以形成介质层，金属线11332可以形成于贯穿介质层的通孔中，引出线11333可以与字线1121形成于同一层。
参考图7所示，每个字线1121与其上的两个第一字线键合单元11331连接，所述第一字线键合单元11331可以交错设置，各个字线1121的引出线11333可以为不齐平的设置，从而避免第一字线键合单元11331对齐设置产生的距离过近的问题，在一定程度上减少发生短路的情况。
参考图7所示，从上向下第二条字线1121连接的第一字线键合单元11331可以位于第一条字线1121的右侧，第三条字线1121和第四条字线1121连接的第一字线键合单元11331未示出，在纵向上对其的两个第一字线键合单元11331的边缘距离可以利用d9表示，其数值可以根据实际情况确定。
需要说明的是，图7是存储阵列单元110的俯视图，即使与第一条字线连接的第一字线键合单元11331在投影方向上与第二条字线1121有重叠，二者并未连接，其他字线1121和第一字线键合单元11331的位置关系类似。
另外，在字线1121两侧均设置有第一字线键合单元11331时，可以有一半的字线1121在右侧连接出去，而另一半的字线1121在左侧连接出去，其连接方式可以参考位线1122的说明，在此不做图示及其他说明。
第一源极线键合区1134可以位于存储阵列112周边至少其中一侧边，每个第一源极线键合区1134可以包括多个分别连接多条源极线1123的第一源极线键合单元11341，用以与第二源极线键合区1224中连接至源极线译码器电路1214的第二源极线键合单元相键合连接。
请参阅图8，图8是根据本发明而成的实施例所提供的第一源极线键合区1134的结构示意图，从图中可以很直观的看到根据本发明而成的实施例的各组成部分，以及各组成部分的相对位置关系。
图8所示，为在存储阵列112上方设置有第一源极线键合单元11341的场景，各个源极线1123均与存储阵列112上方的第一源极线键合单元11341连接。对于每个源极线1123，可以设置有一个第一源极线键合单元11341，也可以设置有多个第一源极线键合单元11341，例如两个。
第一源极线键合单元11341可以位于第一源极线键合区1134的远离衬底111的表面，第一源极线键合单元11341和源极线1123之间可以利用纵向的金属线11342，或者纵向的金属线11342以及横向的引出线11343连接。具体的，第一源极线键合单元11341和源极线1123之间可以形成介质层，金属线11342可以形成于贯穿介质层的通孔中，引出线11343可以与源极线1123形成于同一层。
参考图8所示，每个源极线1123与其上的两个第一源极线键合单元11341连接，第一源极线键合单元11341可以交错设置，各个源极线1123的引出线11343为不齐平的设置，从而避免第一源极线键合单元11341对齐设置产生的距离过近的问题，在一定程度上减少发生短路的情况。
参考图8所示，从上向下第二条源极线1123连接的第一源极线键合单元11341可以位于与第一条源极线1123连接的第一源极线键合单元11341的右侧，第三条源极线1123和第四条源极线1123连接的第一源极线键合单元11341未示出。
需要说明的是，图8是存储阵列单元110的俯视图，即使与第一条源极线1123连接的第一源极线键合单元11341在投影方向上与第二条源极线1123有重叠，二者并未连接，其他源极线1123和第一源极线键合单元11341的位置关系类似。
另一实施例中，第一源极线键合区1134也可以设置于存储阵列112上方和下方，有一半的源极线1123与上方的第一源极线键合单元11341连接，另一半的源极线1123与下方的第一源极线键合单元11341连接(图中未示出)。
第一源极线键合区1134可以与第一位线键合区1132相邻，也可以与第一字线键合区1133相邻，可以设置于字线1121的端部方向或位线1122的端部方向。
进一步地，该多条源极线1123每两条之间置一条虚拟源极线11231的布局，且每条源极线1123具有多个第一源极线键合单元11341。
区别于现有技术，本发明提供了一种半导体结构，包括存储阵列单元，该存储阵列单元具有衬底、位于衬底上的存储阵列、以及位于存储阵列周边的第一键合区，该第一键合区包括第一衬底引出键合区、第一位线键合区、第一字线键合区以及第一源极线键合区，其中，第一衬底引出键合区用于衬底的引出，第一位线键合区用于位线的引出，第一字线键合区用于字线的引出，第一源极线键合区用于源极线的引出。本发明提供的半导体结构是将外围驱动电路单元设置于存储阵列单元的投影上方，即与存储阵列单元分别设置，这样在形成存储阵列的存储阵列单元中不再设置外围驱动电路，当然，在设置外围驱动电路的外围驱动电路单元中也不再设置存储阵列，因此利用晶圆键合技术将第一键合区与外围驱动电路单元中相对应的第二键合区相键合，可以实现存储阵列单元中的衬底、多条字线、多条位线以及多条源极线与外围驱动电路单元中相对应的驱动电路的电连接，从而使得该半导体结构在垂直方向上呈三维结构，减小了其尺寸。
除上述实施例外，本发明还可以有其他实施方式。凡采用等同替换或等效替换形成的技术方案，均落在本发明要求的保护范围。
综上所述，虽然本发明已将优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (12)

1.一种半导体结构，其特征在于，包括：
存储阵列单元，具有衬底、位于所述衬底上的存储阵列、以及位于所述存储阵列周边的第一键合区；
所述存储阵列包含多条字线、多条位线以及多条源极线，所述第一键合区包括第一衬底引出键合区、第一位线键合区、第一字线键合区以及第一源极线键合区；所述第一衬底引出键合区用于所述衬底的引出，所述第一位线键合区用于所述位线的引出，所述第一字线键合区用于所述字线的引出，所述第一源极线键合区用于所述源极线的引出。
2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：外围驱动电路单元，位于所述存储阵列单元的投影上方，包括位于所述外围驱动电路单元中部的外围驱动电路，以及位于所述外围驱动电路周边的第二键合区；所述第二键合区包括第二衬底引出键合区、第二位线键合区、第二字线键合区以及第二源极线键合区；所述外围驱动电路包括供电电路、字线译码器电路、位线译码器电路、源极线译码器电路；
其中，所述第一衬底引出键合区与所述第二衬底引出键合区键合，以实现所述衬底与所述供电电路的电连接；所述第一位线键合区与所述第二位线键合区键合，以实现所述位线与所述位线译码器电路的电连接；所述第一字线键合区与所述第二字线键合区键合，以实现所述字线与所述字线译码器电路的电连接；所述第一源极线键合区与所述第二源极线键合区键合，以实现所述源极线与所述源极线译码器电路电连接。
3.根据权利要求2所述的半导体结构，其特征在于，所述外围电路还包括：逻辑控制电路；用于对所述供电电路、字线译码器电路、位线译码器电路和所述源极线译码器电路进行控制。
4.根据权利要求1所述的半导体结构，其特征在于，所述衬底包括三重P型掺杂阱及其外围的深N型掺杂阱，所述第一衬底引出键合区包括多个位于所述存储阵列周围其中任一角隅处的第一衬底键合单元，所述第一衬底键合单元将所述三重P型掺杂阱以及所述深N型掺杂阱引出。
5.根据权利要求1所述的半导体结构，其特征在于，所述第一位线键合区位于所述存储阵列周边至少其中一侧边。
6.根据权利要求5所述的半导体结构，其特征在于，所述位线均与位于所述存储阵列周边的一侧侧边的第一位线键合区中的第一位线键合单元连接，所述第一位线键合单元交错设置。
7.根据权利要求5所述的半导体结构，其特征在于，相邻的位线分别与位于所述存储阵列周边的两侧侧边的第一位线键合区中的第一位线键合单元连接。
8.根据权利要求1所述的半导体结构，其特征在于，所述第一字线键合区位于所述存储阵列周边至少其中一侧边。
9.根据权利要求1所述的半导体结构，其特征在于，所述第一源极线键合区位于所述存储阵列周边至少其中一侧边。
10.根据权利要求9所述的半导体结构，其特征在于，所述多条源极线之间置一条虚拟源极线，每条所述源极线具有多个所述第一源极线键合单元。
11.根据权利要求1-10任意一项所述的半导体结构，其特征在于，所述存储阵列为NOR型闪存架构。
12.根据权利要求2或3所述的半导体结构，其特征在于，所述外围电路还包括地址控制寻址单元、输入输出控制逻辑单元、算法控制逻辑单元、指令状态控制逻辑单元、静态随机存储器SRAM、冗余替换控制单元、页缓冲器、电荷泵、参考基准源、上电复位、管脚和静电放电ESD结构、电源管理单元、数模模数转换器、人工智能算法单元中的至少一种。
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