CN110660805A - 包含分支存储器裸芯模块的堆叠半导体装置 - Google Patents

Abstract

公开了一种半导体装置，其包含一个或多个集成存储器模块。每个集成存储器模块可以包含一对半导体裸芯，其一起作为单个的、集成的闪速存储器操作。在一个示例中，第一裸芯可以包含存储器单元阵列，并且第二裸芯可以包含诸如CMOS集成电路的逻辑电路。在一个示例中，第二裸芯可以在第一裸芯的边缘处或在第一裸芯的中央部分处倒装芯片地接合到第一裸芯。多个集成存储器模块可以堆叠在衬底上以形成半导体装置。

Description

包含分支存储器裸芯模块的堆叠半导体装置

技术领域

本发明涉及存储器模块和包括存储器模块的半导体装置。

背景技术

便携消费电子装置的需求的强劲增长正在驱动对高容量储存装置的需求。诸如闪速存储器储存卡的非易失性半导体存储器装置被广泛使用以满足对数字信息储存和交换的日益增长的需求。它们的便携性、多功能性以及坚固设计，连同它们的可靠性和大容量，已经使得这样的存储器装置对于在许多种电子装置中的使用是理想的，包含例如数码相机、数码音乐播放器、视频游戏控制器、PDA以及蜂窝电话。

最近，已经提出了超高密度存储器装置，其使用具有形成为层的存储器单元的串的3D堆叠存储器结构。一种这样的储存装置有时称为位成本可规模化(Bit CostScalable，BiCS)架构。除了分层的存储器单元之外，3D存储器装置包含逻辑电路，以控制对存储器单元的读取/写入。通常使用互补金属氧化物半导体(CMOS)技术制造的逻辑电路可以典型地在半导体晶片内形成在堆叠存储器层下方。

随着3D存储器结构中的存储器层的数目增加以满足日益增长的存储器需求，将逻辑电路设置在3D存储器单元结构下方变得更困难。此外，对于存储器阵列形成最优化的工艺参数对于逻辑电路形成可能不是最优化的。例如，用热量退火3D存储器单元结构是已知的。虽然对于存储器单元结构有利，但热量可能不利地影响逻辑电路的操作。

发明内容

概括起来，本技术的示例涉及一种集成存储器模块，包括：第一半导体裸芯；第二半导体裸芯，其在第一半导体裸芯的主平坦表面的边缘处倒装芯片地接合到第一半导体裸芯的主平坦表面，以将第二半导体裸芯电气和物理地耦接到第一半导体裸芯；其中第一和第二耦接的半导体裸芯一起配置为集成闪速存储器。

在另一示例中，本技术涉及一种半导体装置，包括：衬底；第一集成存储器模块，其固定到衬底，包括：第一半导体裸芯，其包含具有多个裸芯接合垫的表面；第二半导体裸芯，其接合到第一半导体裸芯的与多个裸芯接合垫相邻的表面；其中第一和第二耦接的半导体裸芯一起配置为集成闪速存储器；以及第三半导体裸芯，其安装在第一半导体裸芯的表面上，与第二半导体裸芯相邻。

在其他示例中，本技术涉及一种半导体装置，包括：衬底；第一集成存储器模块，其固定到衬底，包括：第一半导体裸芯，其包含一表面，所述表面具有与第一半导体裸芯的第一边缘相邻的多个接合垫，以及与第一边缘相邻的第二边缘；第二半导体裸芯，其在第二边缘处接合到第一半导体裸芯的表面；其中第一和第二耦接的半导体裸芯一起配置为集成闪速存储器；以及第三半导体裸芯，其安装在第一半导体裸芯的表面上，与第二半导体裸芯相邻。

在另一示例中，本技术涉及一种集成存储器模块，包括：衬底；第一集成存储器模块，其固定到衬底，包括：第一半导体裸芯，其包含具有与第一半导体裸芯的第一边缘相邻的多个接合垫的表面；第二半导体裸芯，其在第一半导体裸芯的表面的中央部分处接合到第一半导体裸芯的表面；其中第一和第二耦接的半导体裸芯一起配置为集成闪速存储器；以及第三半导体裸芯，其在第三半导体裸芯的表面上包括膜层，第三半导体裸芯安装到第一半导体裸芯的表面上，且第二半导体裸芯嵌入在膜层内。

在其他示例中，本技术涉及一种集成存储器模块，包括：第一半导体裸芯，其包括存储器构件；第二半导体裸芯，其包括控制构件，第二半导体裸芯在第一半导体裸芯的主平坦表面的边缘处倒装芯片地接合到第一半导体裸芯的主平坦表面，以将第二半导体裸芯电气和物理地耦接到第一半导体裸芯；其中第一和第二耦接的半导体裸芯一起配置为集成闪速存储器。

附图说明

图1是根据本技术的实施例的形成半导体装置的流程图。

图2是根据本技术的实施例的第一半导体晶片的第一主表面和来自其的第一半导体裸芯的俯视图。

图3是根据本技术的实施例的第二半导体晶片的第一主表面和来自其的第二半导体裸芯的俯视图。

图4-6是根据本技术的实施例的在制造期间的第二半导体裸芯的边视图。

图7和7A是根据本技术的替代实施例的包含连接性金属凸块的第二半导体裸芯的边视图。

图8是示出根据本技术的实施例的将第一半导体裸芯和第二半导体裸芯组装为集成存储器模块的俯视图。

图9是根据本技术的实施例的完成的集成存储器模块的俯视图。

图10和11是示出根据本技术的实施例的集成存储器模块的截面边视图和边视图。

图12根据本技术的实施例的经由控制器耦接到主机装置的集成存储器模块的功能性框图。

图13-21是根据本技术的实施例的在制造期间的包含若干堆叠集成存储器模块的半导体装置的立体图、俯视图和边视图。

图22-25是根据本技术的替代实施例的在制造期间的包含若干堆叠集成存储器模块的半导体装置的立体图和边视图。

图26是根据本技术的其他替代实施例的在制造期间的包含若干堆叠集成存储器模块的半导体装置的边视图。

图27是根据本技术的另一替代实施例的在制造期间的包含若干堆叠集成存储器模块的半导体装置的边视图。

图28是根据本技术的其他替代实施例的在制造期间的包含若干堆叠集成存储器模块半导体装置的边视图。

具体实施方式

现将参考附图描述本技术，其在实施例中涉及一种半导体装置，该半导体装置包含堆叠集成存储器模块。每个集成存储器模块可以包含一对半导体裸芯，其一起作为单个的、集成的闪速存储器操作。在模块中的该对裸芯之间的闪速存储器功能的划分可以在实施例中变化，但在一个示例中，第一裸芯可以包含存储器单元阵列，并且第二裸芯可以包含诸如CMOS集成电路的逻辑电路。

在实施例中，集成存储器模块的第二半导体裸芯可以小于第一半导体裸芯，并且可以倒装芯片地接合到第一半导体裸芯的表面。在一个实施例中，第二半导体裸芯可以沿着第一裸芯的边缘接合到第一半导体裸芯。在这样的实施例中，集成存储器模块可以以偏移、错开的配置堆叠，使得第一裸芯可以直接上下叠置，留下第二裸芯暴露在第一裸芯的边缘上。在另一实施例中，第二裸芯可以接合到第一裸芯的中央部分。在这样的实施例中，第一裸芯可以在第一裸芯的底表面上包含FOD(film on die，裸芯上膜)，使得第二裸芯嵌入在下一更高集成存储器模块中的第一裸芯的膜内。

应当理解，本发明可以实施为许多不同形式，且不应理解为限制为本文提出的实施例。反之，提供这些实施例使得本公开将是彻底和完整的，并将本发明完全传达给本领域技术人员。实际上，本发明意图覆盖这些实施例的替代、修改以及等同，其包含在如所附权利要求所限定的本发明的范围和精神内。另外，在本发明的以下详细描述中，提出了许多具体细节，以便提供本发明的彻底理解。然而，本领域技术人员将明白，本发明可以在没有这样的具体细节的情况下实践。

如本文中可能使用的术语“顶”和“底”、“上”和“下”以及“垂直”和“水平”及其形式仅作为示例且仅出于说明目的，且不意图限制本技术的说明，因为所列举项目可以在位置和取向上交换。此外，如本文中所使用的，术语"实质上"和/或"约"是指所指定的尺寸或参数对于给定应用可以在可接受的制造公差内变化。在一个实施例中，可接受的制造公差是给定尺寸的±0.25％。

现将参考图1的流程图和图2-28的视图来解释本技术的实施例。在步骤200中，第一半导体晶片100可以加工为若干第一半导体裸芯102，如图2中所示。第一半导体晶片100可以以晶片材料的锭开始，其可以是根据Czochralski(CZ)法或区熔(floating zone，FZ)工艺生长的单晶硅。然而，第一晶片100在其他实施例中可以由其他材料并通过其他工艺形成。

半导体晶片100可以被从锭切割并在第一主表面104和与表面104相反的第二主表面(未示出)上抛光，以提供光滑表面。第一主表面104可以经受各种处理步骤，以将晶片100划分为相应的第一半导体裸芯102，并且在第一主表面104上和/或中形成相应的第一半导体裸芯102的集成电路。这些各种处理步骤可以包含金属化步骤，其沉积暴露在第一主表面104上的包含裸芯接合垫106和倒装芯片接合垫108的金属接触体。金属化步骤还可以包含在晶片内沉积金属互连层和通孔。可以提供这些金属互连层和通孔，以向和从集成电路传输信号，并且对集成电路提供结构支撑，如下面关于图10解释的。

图2中的晶片100上所示的第一半导体裸芯102的数目是出于说明目的，且晶片100在其他实施例中可以包含比所示的更多的第一半导体裸芯102。相似地，第一半导体裸芯102上的接合垫106、108的数目是出于说明目的而示出，并且每个第一裸芯102在其他实施例中可以包含比示出的更多的接合垫106、108。

在一个实施例中，可以加工第一半导体裸芯102，以包含集成电路存储器单元，例如具有NAND存储器的串的一个或多个3D堆叠存储器单元阵列。第一半导体裸芯102在其他实施例中可以包含其他的和/或附加的电路，如下面所解释的。

在晶片100上形成第一半导体裸芯之前、之后或并行地，可以在步骤202和204中将第二半导体晶片110加工为若干第二半导体裸芯112，如图3所示。半导体晶片110可以以根据CZ、FZ或其他工艺生长的单晶硅的锭开始。第二半导体晶片110可以被切割并在第一主表面114和与表面114相反的第二主表面(未示出)上被抛光，以提供光滑表面。第一主表面114可以经受各种处理步骤，以将第二晶片110划分为相应的第二半导体裸芯112，并且在第一主表面114上和/或中形成相应的第二半导体裸芯112的集成电路。在

图3中晶片110上示出的第二半导体裸芯112的数目是出于说明目的，并且晶片110在其他实施例中可以包含比示出的更多的第二半导体裸芯112。

在一个实施例中，可以加工第二半导体裸芯112，以包含集成逻辑电路115(图4)，其配置为控制一个或多个集成存储器单元阵列的读取/写入操作。可以使用CMOS技术制造逻辑电路，但在其他实施例中可以使用其他技术来制造逻辑电路。如下面所解释的，第二半导体裸芯112在其他实施例中可以包含其他的和/或附加的电路。每个逻辑电路115可以由金属互连层和/或通孔电耦接到裸芯112的上表面上的金属垫116。

如下面所描述的，逻辑电路115的金属垫116被电耦接到第一裸芯102上的接合垫108。在实施例中，这是在步骤204中使用重分布层来完成的，以将第二裸芯112上的金属垫116的位置重定位或重分布为与第一裸芯102上的接合垫108的图案匹配的图案。这样的重分布层(RDL)117在图5中示出。图5中所示的RDL 117的图案仅作为示例且在其他实施例中可以变化。可以构想，将第二半导体裸芯116上的金属垫116布置为需要与第一半导体裸芯102上的接触垫108匹配的图案。在此情况下，可以省略RDL 117。

凸块118的图案可以形成在RDL 117的上表面上的垫上，如图6中所示。可以通过各种技术形成凸块118，包含例如通过在第二晶片110上进行柱形凸焊(stud bumping)或使用微凸块。凸块118可以由各种材料形成，包含例如Cu、Cu-Sn、Pb-Sn、Au、其合金，或其他焊料材料和相对高熔点的金属。凸块118被提供为与第一裸芯102上的接合垫108的图案匹配的图案。在实施例中，凸块118之间的间隔可以在5微米(μm)与50μm之间变化，虽但在其他实施例中间隔可以更小或更大。

在实施例中，凸块118可以是圆柱形支柱或球形球体。然而，在其他实施例中，凸块118可以是锥形的，如图7和图7A的放大图所示。锥形凸块118可以具有直的侧壁，以形成真正的锥体，或如图所示，具有基部处的凹形部分过渡为尖端处的凸形部分的侧壁。可以通过首先将Ti/Cu籽层沉积在RDL 117的上表面上的垫上，来在RDL垫上沉积锥形凸块118。接下来，可以通过光刻法使用籽层之上的抗蚀剂图案来形成底切孔。然后可以例如在电镀工艺中用凸块材料填充抗蚀剂膜中的底切孔。然后可以使用一种或多种溶剂来移除光致抗蚀剂和籽层，以留下锥形凸块118。

在实施例中，锥形凸块118可以具有8-10μm的基部直径d₁、2-3μm的尖端直径d₂以及8-9μm的高度h。然而，这些尺寸中的每一个在其他实施例中可以彼此成比例地和不成比例地变化。锥形凸块之间的间隔可以为大约20μm，但此间隔在其他实施例中可以变化。如下面所解释的，当裸芯112的锥形凸块超声地接合到裸芯102的垫108时，锥形凸块118具有关于剪切强度的某些优点。然而，如提到的，凸块118在其他实施例中可以是支柱、球形或其他形状的。图3、6和7中示出的第二半导体裸芯112上的凸块118的数目是出于说明目的，并且每个第二裸芯112在其他实施例中可以包含比示出的更多的凸块118。

在步骤206中，从晶片100裁切的第一半导体裸芯102和从晶片110裁切的第二半导体裸芯可以物理和电气地彼此耦接，如图8和图9中所示。在实施例中，第二半导体裸芯112可以在主平坦表面的边缘处安装到第一半导体裸芯102的主平坦表面。如提到的，在一个实施例中，第一半导体裸芯102上的倒装芯片接合垫108的图案可以匹配第二半导体裸芯112上的凸块118的图案，如图8所示。图8中所示的接合垫108和凸块118的特定图案仅作为示例，并且在其他实施例中可以变化。

为了将第一裸芯102和第二裸芯102固定在一起，第二半导体裸芯112可以被翻转，并且可以使用热量和压力来在每个垫界面处回流凸块118，从而将相应的凸块118物理和电气地耦接到相应的接合垫108。特别地，在实施例中，可以使用热压缩技术将凸块118电气和物理地耦接到接合垫108，在这种情况下，凸块118在升高的温度下压靠接合垫108一段时间，以回流凸块，其扩散或以其他方式粘合到接合垫108。在其他实施例中，作为升温的附加或替代，可以将超声振动施加到凸块118，以促进凸块118对垫108的接合。在实施例中，锥形凸块118可以比其他类型的凸块118粘合得更好(即，对凸块118和垫108之间的剪切力更好的抗性)，这是因为超声焊接和/或压力集中在小直径(图7A中的d₂)的尖端之上。然而，如提到的，凸块118在不同的实施例中可以具有各种形状。

如提到的，第一半导体裸芯102和第二半导体裸芯112可以在它们被从它们相应的晶片100和110裁切之后被耦接在一起。然而，在其他实施例中，可以在从晶片100裁切第一半导体裸芯102之前将第二半导体裸芯112固定到第一半导体裸芯102。在将第一裸芯102和第二裸芯102耦接之后，将第一裸芯102从晶片100裁切。

一经彼此耦接，第一半导体裸芯102和第二半导体裸芯112一起形成集成存储器模块120，如图9中所示。根据本技术的方面，集成存储器模块120是单个的、完整的集成闪速存储器，诸如BiCS闪速存储器。由两个分开的半导体裸芯形成集成存储器模块120与形成在单个裸芯上的常规存储器裸芯相比具有若干优点。例如，在第一裸芯102包含存储器单元阵列的情况下，从第一裸芯移除逻辑电路为附加的存储器单元释放宝贵的空间。例如，在存储器单元配置为分层的3D存储器堆叠体的情况下，移除逻辑电路允许在存储器堆叠体中提供附加的层。

此外，将存储器单元和逻辑电路分离为两个分开的晶片允许两个晶片的制造工艺被定制且对于相应的晶片上形成的特定集成电路最优化。例如，形成闪速存储器集成电路的常规工艺涉及加热步骤，其可能对CMOS逻辑电路有害。通过在它们本身的晶片上制造逻辑电路，可以缓解此问题。

再次参考图9，集成存储器模块120的第二半导体裸芯112可能显著小于第一半导体裸芯102。由此，集成存储器模块120的总体足印可以由第一半导体裸芯102的足印唯一地确定。即，第二半导体裸芯112的大小不使集成存储器模块120的足印增大或以其方式影响集成存储器模块120的足印。

在图8-9中所示的实施例中，第一半导体裸芯102和第二半导体裸芯112包含用于裸芯的倒装芯片接合的接合垫的图案。应当理解，第一半导体裸芯102和第二半导体裸芯112在其他实施例中可以使用其他方案彼此电耦接。在一个这样的其他实施例中，第一半导体裸芯102和第二半导体裸芯112可以使用硅通孔(TSV)彼此电耦接。在另一这样的实施例中，第一半导体裸芯102和第二半导体裸芯112可以彼此引线键合。在这样的替代实施例中可以省略倒装芯片接合垫108和凸块118。

现将参考图10的截面边视图和图11的边视图解释涉及第一半导体裸芯102和第二半导体裸芯112的物理和电气耦接的附加细节。第一半导体裸芯102可以包含在第一半导体裸芯102的芯片区域内形成在衬底层124中和/或上的集成电路存储器单元阵列122。如提到的，存储器单元阵列122可以形成为3D堆叠存储器结构，其具有形成为多层的存储器单元的串。在形成存储器单元阵列122之后，金属互连体126和通孔128的多个层可以顺序形成在电介质膜130的层中。如本领域已知，可以使用光刻法和薄膜沉积工艺每次一层地形成金属互连体126、通孔128以及电介质膜层130。光刻法工艺可以包含例如图案限定、等离子体、化学或干法蚀刻以及抛光。薄膜沉积工艺可以包含例如溅射和/或化学气相沉积。金属互连体126可以由各种导电金属形成，包含例如本领域已知的铜和铜合金，并且通孔128可以衬有和/或填充有各种导电金属，包含例如本领域已知的钨、铜以及铜合金。

钝化层132可以形成在上电介质膜层130的顶部上。可以蚀刻钝化层132以形成接合垫106、108。每个接合垫106、108可以包含形成在衬垫136之上的接触层134。如本领域已知，接触层134可以由例如铜、铝及其合金形成，并且衬垫136可以例如由钛/钛氮化物堆叠体(诸如Ti/TiN/Ti)形成，虽然这些材料在其他实施例中可以变化。接合垫106、108(接触层加衬垫)可以具有720nm的厚度，虽然在其他实施例中此厚度可能更大或更小。

金属互连体126和通孔128可以用来在芯片区域内形成如本领域已知的导电节点140，以在裸芯接合垫108与集成电路122之间传输信号和电压。金属互连体126还可以用来在接触垫106与集成电路122和/或第二裸芯112之间传输信号。从而，如下面所解释的，例如来自存储器控制器的信号可以经由裸芯接合垫106、金属互连体126以及第一裸芯102上的接合垫108向/从第二半导体裸芯112传输。还可以经由金属互连体126和第一裸芯102上的接合垫108在第一裸芯102与第二裸芯112之间传输信号。

金属互连体126和通孔128还可以用来在密封环区域内形成如本领域已知的密封环142。密封环142可以围绕集成电路122和导电节点140，并且提供机械支撑以例如在晶片100的裁切期间避免对集成电路122和导电节点140造成损坏。

如上面提到的，可以以相似的方式形成第二半导体裸芯112，以包含诸如CMOS逻辑电路115的集成电路。对于第一裸芯102，第二裸芯112中的集成电路可以经由金属互连体和通孔的框架以及上述的RDL 117与第二裸芯112的凸块118电互连。图10所示的实施例包含锥形凸块118，但可以使用其他类型的凸块，包含支柱和球形凸块。

图11示出了集成存储器模块120的更一般的边视图，其包含由凸块118固定到第一裸芯102的第二裸芯112。图10和图11中示出的凸块118的数目是出于说明目的，且在其他实施例中将变化。一经将第二裸芯112固定到第一裸芯102，可以用环氧树脂或其他树脂或聚合物144来底部填充第一裸芯和第二裸芯之间的空间。底部填充材料144可以作为液体施加，其然后硬化为固体层。此底部填充步骤保护第一裸芯102和第二裸芯112之间的电连接，并且将第二裸芯112进一步紧固到第一裸芯102上。各种材料可以用作底部填充材料144，但在实施例中，其可以是来自Henkel公司(其在美国加州有办公室)的Hysol环氧树脂。

如提到的，在实施例中，第一半导体裸芯102可以包含存储器单元阵列，并且第二半导体裸芯112可以包含控制逻辑电路，使得集成存储器模块120可以用作单个的、完整的闪速存储器。根据本技术的方面，闪速存储器被分支为被组装在一起的两个分开的半导体裸芯。图12是示出实施例的进一步细节的功能性框图，其中第一裸芯包含存储器单元阵列，且第二裸芯112包含逻辑电路。

集成存储器模块120的第一裸芯102可以包含诸如存储器单元的阵列的存储器单元的存储器结构160，以及读取/写入电路168。第二裸芯112可以包含控制逻辑电路150。存储器结构160是由字线经由行解码器164且由位线经由列解码器166可寻址的。读取/写入电路168可以包含多个感测块(感测电路)，其允许存储器单元的页被并行地读取或编程。

可以配置存储器结构160中的多个存储器元件，使得它们串联连接或使得每个元件是单独可存取的。作为非限制性示例，NAND配置的闪速存储器系统(NAND存储器)典型地含有串联连接的存储器元件。NAND串是包括存储器单元和选择栅极晶体管的串联连接的晶体管的集合的示例。

可以配置NAND存储器阵列，使得阵列由存储器的多个串构成，其中串由共用单个位线且作为组存取的多个存储器元件构成。替代地，可以配置存储器结构160的存储器元件，使得每个元件是单独可存取的，例如，NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且可以以其他方式配置存储器元件。

存储器结构160可以是二维(2D)或三维(3D)的。存储器结构160可以包括存储器元件(也称为存储器单元)的一个或多个阵列。布置3D存储器阵列，使得存储器元件占据多个平面或多个存储器装置级，由此形成三维上的(即，在x、y以及z方向上，其中z方向实质上垂直于衬底124的主表面，并且x和y方向实质上平行于衬底124的主表面，图10)结构。

第一裸芯102上的存储器结构160可以由第二裸芯112上的控制逻辑电路150控制。控制逻辑电路150可以具有用于控制和驱动存储器元件来完成诸如编程和读取的功能的电路。控制电路150与读取/写入电路168协作，以在存储器结构160上进行存储器操作。在实施例中，控制电路150可以包含状态机152、芯片上地址解码器154以及功率控制模块156。状态机152提供存储器操作的芯片级控制。可以提供储存区域153，以操作存储器结构160，诸如存储器单元的不同行或其他组的编程参数。这些编程参数可以包含位线电压和验证电压。

芯片上地址解码器154提供由主机装置或存储器控制器(下面解释的)使用的地址到由解码器164和166使用的硬件地址之间的地址接口。功率控制模块156控制在存储器操作期间供给到字线和位线的功率和电压。其可以包含3D配置的字线层的驱动器、源极侧选择栅极、漏极侧选择栅极以及源极线。源极侧选择栅极是NAND串的源极端处的栅极晶体管，并且漏极侧选择栅极是NAND串的漏极端处的晶体管。

根据本技术的方面，集成存储器模块120的上述的部件分支为两个分开的半导体裸芯102和112，该裸芯102、112的一个示例在图12中示出。然而，应当理解，上述部件在两个不同的裸芯102、112之间的划分可以与图12中所示的不同。上面示出和描述为裸芯102的部分的一些或全部部件可以提供在裸芯112上，而上面示出和描述为裸芯112的部分的一些或全部部件可以提供在裸芯102上。在其他实施例中，附件的部件可以添加到裸芯102或裸芯112。在实施例中，控制逻辑电路150可以包含图12中示出且在上面描述的部件。在其他实施例中，除存储器单元160之外的全部部件可以被认为是一个或多个控制逻辑电路，其配置为进行本文描述的动作。例如，一个或多个控制逻辑电路可以包含控制电路150、状态机152、解码器154/164/166、功率控制模块156、读取/写入电路的感测块等等中的任一个或其组合。

数据和命令可以通过存储器控制器170而被传输到集成存储器模块120或被从之传输。存储器控制器170可以包括例如ASIC，并且可以被加工在与裸芯102和112分开的半导体裸芯上。在其他实施例中，存储器控制器170可以整合到裸芯102、112中的一个中，例如在第二半导体裸芯112上。存储器控制器170可以包括诸如微处理器170c的处理器，以及诸如只读存储器(ROM)170a和RAM 170b的储存装置(存储器)。RAM 170b可以是但不限于SRAM和DRAM。储存装置包括诸如指令集的代码，并且处理器可操作以执行指令集来提供本文中所描述的功能。替代地或附加地，处理器可以存取来自存储器结构160的储存装置区域的代码，诸如一个或多个字线中的存储器单元的保留区域。

代码由存储器控制器170使用，以存取存储器结构160，以用于诸如编程、读取以及擦除操作。代码可以包含引导代码和控制代码(例如，指令集)。引导代码是在引导或启动过程中初始化存储器控制器170并使能存储器控制器存取存储器结构160的软件。一经通电，处理器170c从ROM 170a或存储器结构160的储存装置区域取回引导代码以执行，并且引导代码初始化系统部件并将控制代码加载到RAM 170b中。一经将控制代码加载到RAM 170b中，其被处理器170c执行。控制代码包含驱动器以进行诸如控制和分配存储器、优先化(prioritizing)指令的处理、以及控制输入和输出端口的基础任务。

存储器控制器170控制集成存储器模块120与主机装置174之间的通信。主机装置可以为例如印刷电路板，集成存储器模块120和/或存储器控制器162安装到该印刷电路板。主机装置可以替代地为计算系统。命令和数据经由接口(例如，数据总线)172在主机装置174与存储器控制器170之间传输，并经由线路158在存储器控制器与集成存储器模块120之间传输。主机装置174与存储器控制器170之间的接口172可以包括外围部件互连高速(PCIe)总线，但接口172不限于PCIe总线。

再次参考图1，在形成第一裸芯102和第二裸芯112并将其彼此耦接以形成集成存储器模块120之后，可以如已知的在步骤208中用例如读取/写入和老化(burn in)操作来测试存储器模块120。

在步骤212，两个或更多个集成存储器模块120可以堆叠在衬底180上，如图13和图14的立体图中所示。衬底可以是任意的各种芯片载体介质，其包含导电垫182、184，电迹线和通孔，以如上所述在堆叠集成存储器模块120与诸如主机装置174的主机装置之间传输数据和命令。这样的芯片载体介质可以包含但不限于印刷电路板(PCB)、引线框架或带式自动接合(TAB)带。无源部件(未示出)可以在集成存储器模块120之前或之后安装到衬底。无源部件可以包含例如一个或多个电容器、电阻器和/或电感器，虽然可以设想其他部件。

如上面关于图10提到的，诸如ASIC的存储器控制器裸芯170也可以安装到衬底180，以控制在集成存储器模块120与主机装置之间的信息交换。在实施例中，控制器裸芯170可以引线键合到衬底180，虽然在其他实施例中其可以通过其他方法连接。

在步骤212中，第一集成存储器模块120可以安装在衬底180上，如通过第一裸芯102的下表面上的裸芯贴附膜(DAF)。然后可以在步骤214中在第一裸芯102上的接触垫106与衬底180上的垫182的第一集合之间形成引线键合体185形式的电连接。引线键合体185可以以常规方式形成，例如使用球形键合(ball bond)，但可预期其他类型的键合。引线键合体185可以由金、金合金或其他材料形成。衬底180和一个或多个引线键合的集成存储器模块120可以一起形成半导体装置190。如图13中示出且在上面描述的，第二半导体裸芯112可以沿着半导体装置190中的第一半导体裸芯102的边缘安装。

可以重复步骤212和214(如图1中的断划线所指示)，以将附加的集成电路存储器模块120添加到半导体装置190。如图14和图15中所示，可以再次使用第二集成存储器模块120的裸芯102的下表面上的DAF层，将第二集成存储器模块120安装在第一集成存储器模块120的顶部上。根据本技术的方面，第二集成存储器模块120以错开的、偏移的配置来安装。

特别地，第二集成存储器模块120可以沿着y轴相对于第一集成存储器模块120偏移距离y’(图15)，以为接合垫106上的引线键合体185留下空间。在实施例中，距离y’可以在50至100μm的范围内，虽然此距离在其他实施例中可以比之更小或更大。第二集成存储器模块120也可以沿着x轴相对于第一集成存储器模块120偏移距离x’，以在第一半导体裸芯102上为第一集成存储器模块120的第二半导体裸芯112留下空间。从而，第二集成存储器模块120的第一裸芯102可以直接安装在第一集成存储器模块120的第一裸芯102的表面上，挨着第一集成存储器模块120的第二裸芯112。在实施例中，距离x’可以在100至500μm的范围内，虽然此距离在其他实施例中可以比之更小或更大。

第二集成存储器模块120可以相对于第一集成存储器模块120旋转180°，使得第二集成存储器模块的裸芯接合垫106定位为与衬底180的第二边缘处的垫184的第二集合相邻。裸芯接合垫106可以使用引线键合体185的第二集合来引线键合到垫184的第二集合。如图15所示，例如，第二集成存储器模块120的第二半导体裸芯112也位于半导体装置190的与第一集成存储器模块120的第二半导体裸芯112相对的边缘上。

如图16和图17中所示，可以然后将第三集成存储器模块120添加到半导体装置190。可以再次使用第三集成存储器模块120的裸芯102的下表面上的DAF层，将第三集成存储器模块120安装在第二集成存储器模块120的顶部上。第三集成存储器模块120可以沿着y轴相对于第二集成存储器模块120偏移距离y”(图17)，以为第二集成存储器模块120的接合垫106上的引线键合体185留下空间。第三集成存储器模块120也可以沿着x轴相对于第二集成存储器模块120偏移距离x”，以为第二集成存储器模块120的边缘处的第二半导体裸芯112留下空间。

在实施例中，第三集成存储器模块120可以直接对准在第一集成存储器模块120之上。即，在实施例中，距离y”可以与y’相同，但在相反方向上，并且距离x”可以与x’相同，但在相反方向上。应当理解，距离y’和y”在其他实施例中不需要彼此相同，并且距离x’和x”在其他实施例中不需要彼此相同。

第一和第三集成存储器模块120可以彼此间隔第一半导体裸芯和第二存储器模块120的DAF层的厚度。此间隔足够大，以在第三集成存储器模块120下方为第二半导体裸芯112留下空间。可以使用第三集成存储器模块上的接合垫106与衬底180上的垫182的第一集合之间的引线键合体185，将第三集成存储器模块120引线键合到衬底180。

如图18和图19中所示，然后可以将第四集成存储器模块120添加到半导体装置190。可以再次使用第四集成存储器模块120的裸芯102的下表面上的DAF层，将第四集成存储器模块120安装在第三集成存储器模块120的顶部上。第四集成存储器模块120可以相对于第三集成存储器模块120偏移错开，从而直接位于第二集成存储器模块之上，为第三集成存储器模块120的边缘处的第二半导体裸芯112留下空间。可以使用第四集成存储器模块上的接合垫106与衬底180上的垫184的第二集合之间的引线键合体185，将第四集成存储器模块120引线键合到衬底180。

集成存储器模块120可以在z方向上以上述交替错开的偏移配置彼此上下安装，从而形成衬底180上的裸芯堆叠体186，如图20的边视图所示。虽然图中示出4个存储器模块120，但在不同的实施例中在堆叠体186中可以存在1、2、4、8、16、32、64个或其他数目的存储器模块120。

根据本技术的方面，集成存储器模块120可以以某种方式上下叠置，使得每个模块120的第二裸芯112不增加或以其他方式影响裸芯堆叠体186的半导体装置190中所需的总体高度。特别地，集成存储器模块120可以以错开、偏移的配置彼此上下安装在堆叠体186中，使得存储器模块120的第一半导体裸芯102可以直接紧挨下方固定到存储器模块120的第一半导体裸芯102。

第二裸芯112的厚度可以小于或等于第一裸芯102的厚度。从而，每个模块120的第二裸芯112不增加裸芯堆叠体186的半导体装置190中所需的总体高度。

为了防止第一裸芯102中的每一个(除直接在衬底180上的裸芯102之外)的悬垂部分上的过度应力，可以在悬垂部分下方提供间隔体或焊料支柱192(如图20中所示)，以为悬垂部分提供支撑。可以在每级上提供单个焊料支柱192。替代地，可以在每级(进入图的页面中)上提供若干这样的焊料支柱192，或可以提供一个长的间隔体。在其他实施例中可以省略焊料支柱192。

在全部集成存储器模块被添加到堆叠体186并被引线键合之后，半导体装置190可以在在步骤216中被封裹在模塑料196中，且如图21中所示。模塑料196可以包含例如固态环氧树脂、酚醛树脂、熔融石英(fused silica)、晶体石英、碳黑和/或金属氢氧化物。这样的模塑料例如从Sumitomo公司和Nitto-Denko公司(两者都在日本有总部)可得。可以预期来自其他制造商的其他模塑料。可以通过FFT(自由流薄，Flow Free Thin)工艺或通过其他已知工艺来施加模塑料，包含通过传递模塑或注射模塑技术。

在步骤220中，焊料球198(图21)可以可选地固定到半导体装置190的衬底180的下表面上的接触垫194。焊料球198可以用来将半导体装置190电气和机械地耦接到诸如印刷电路板的主机装置174(图12)。在半导体装置190要用作LGA封装体的情况下，可以省略焊料球198。

为了利用规模经济的优点，可以在衬底180的面板上同时形成多个半导体装置190。在面板上形成和封裹装置190之后，装置190可以在步骤224中彼此单体化，以形成完成的半导体装置190，如图21中所示。半导体装置190可以通过各种切割方法来单体化，包含锯割、水射流切割、激光切割、水引导激光切割、干介质切割以及金刚石涂层线切割。虽然直的线切割将限定总体上矩形或正方形形状的半导体装置190，但应当理解，半导体装置190在其本技术的他实施例中可以具有除矩形和正方形之外的形状。

在上述实施例中，第二半导体裸芯112安装在第一半导体裸芯102的边缘处，使得集成存储器模块120可以上下叠置，而没有来自第二半导体裸芯112的干扰。在其他实施例中，第二半导体裸芯112可以居中地安装在第一半导体裸芯102的顶部上。现将参考图22-25描述这样的实施例。

图22是包含安装在衬底280上的集成存储器模块120的半导体装置290的立体图。集成存储器模块120可以包括第一裸芯102和第二裸芯112，其可以根据任意上述的实施例而制造和彼此固定。然而，在图22的实施例中，第二半导体裸芯112可以安装在第一半导体裸芯102的上表面的中央部分(离开边缘)上。在实施例中，裸芯的中央部分可以是从第一半导体裸芯102的边缘间隔至少第二半导体裸芯112的宽度且从裸芯接合垫106间隔至少第二半导体裸芯112的宽度的任意位置。在其他实施例中，中央部分可以是第一半导体裸芯102的面积的中央20％至50％。

图22的实施例中的衬底280可以类似于上述的衬底180，但可以包含单行的接触垫182(衬底180的接触垫184可以省略)。衬底280在其他实施例中可以包含接触垫182、184的第一行和第二行。如上所述，集成存储器模块120可以例如经由第一裸芯102上的垫106与衬底280上的垫182之间的引线键合体185而电互连到上述的衬底280。

根据此实施例，第二集成存储器模块120可以直接安装在第一集成存储器模块120的顶部上，如图23中所示。为了在第一集成存储器模块120上容纳第二半导体裸芯112和引线键合体185，可以将FOD(裸芯上膜)层250提供在第二集成存储器模块120的第一半导体裸芯102的下表面上。

FOD层250可以是A阶段或B阶段热固性树脂(或在其之间的某粘度)，其堆叠在第二集成存储器模块120的第一半导体裸芯102的下表面上。当第二集成存储器模块120放置在第一集成存储器模块120的顶部上时，第一集成存储器模块120的第二半导体裸芯112和引线键合体185取代(displace)FOD层250的部分。从而，第一集成存储器模块120的第二半导体裸芯112和引线键合体25嵌入在第二集成存储器模块120的FOD层250内，并且第二集成存储器模块120可以平放在第一集成存储器模块120的顶部上，如图23中所示。

在实施例中，FOD层250可以是在晶片制造期间形成在第一裸芯102的下表面上的DAF层。在其他实施例中，作为DAF层的附加或替代，可以将FOD层250施加到第一裸芯102的下表面。虽然未示出，图22中所示的最底部集成存储器模块120的第一半导体裸芯102的下表面还可以包含FOD层250。

FOD层250的厚度可以稍大于第二半导体裸芯112的厚度和/或引线键合体185在第一裸芯102的上表面上方的的高度。在实施例中，FOD层250的厚度可以在30至100μm的范围内，虽然在其他实施例中其可能比之更薄或更厚。

一经将第二集成存储器模块120安装在第一集成存储器模块120的顶部上，第二集成存储器模块120可以例如经由第一裸芯102上的垫106与衬底280上的垫182之间的引线键合体185电互连到衬底280，如图23中所示。

附加的集成存储器模块120(具有第一半导体裸芯102的下表面上的FOD层250)可以被添加到半导体装置290并被引线键合，如上所述。图24是包含上下叠置的四个集成存储器模块120的半导体装置290的侧视图。如所示，第二半导体裸芯112和引线键合体185嵌入在上方安装的集成存储器模块120的FOD层250内。虽然示出了四层，应当理解，半导体装置290可以包含各种数目的堆叠集成存储器模块120，包含例如1、2、4、8、16、32以及64个集成存储器模块120。在其他实施例中可以提供其他数目的集成存储器模块120。

在上下叠置并引线键合全部集成存储器模块之后，可以将半导体装置290封裹在模塑料196中，如上所述并如图25所示。如提到的，模塑料196可以包含例如固态环氧树脂、酚醛树脂、熔融石英、晶体石英、碳黑和/或金属氢氧化物。附加地，焊料球198可以可选地固定到半导体装置290的衬底280的下表面上的接触垫194。

图26图示了本技术的其他实施例。图26的半导体装置290与图24所示的相同，除了集成电路模块彼此以阶梯式配置偏移以使得垫106保持未被上方安装的集成存储器模块120覆盖之外。如在图24中，第二半导体裸芯112嵌入在上方安装的集成存储器模块120的FOD层250内。在此实施例中，全部集成存储器模块120可以堆叠在衬底280上，并且之后使用引线键合体185沿堆叠体向下引线键合。

图27图示了本技术的其他实施例，包含在第一方向上阶梯式偏移的堆叠集成存储器模块120的第一组，以及安装在第一组上且在与第一方向相反的第二方向上阶梯式偏移的堆叠集成存储器模块120的第二组。可以在堆叠偏移集成存储器模块120的第一组和第二组中的每个集成存储器模块120的底部上提供FOD层250。为了将堆叠集成存储器模块120的第二(顶部)组与衬底280电连接，可以在集成存储器模块120的第一组和第二组之间提供插入体层260。在此实施例中，第一组中的集成存储器模块120和插入体层260可以堆叠在衬底280上，并且之后使用引线键合体185沿堆叠体向下引线键合。集成存储器模块120的第二组然后可以堆叠在插入体层260上，并且之后使用引线键合体185沿堆叠体向下引线键合。如图所示，插入体层260和第一组中的最顶部集成存储器模块120之间的引线键合体185可以嵌入在第二组的最底部集成存储器模块120的FOD层250内。替代地，可以从插入体层250下方省略FOD层250的在插入体层260上的部分(断划线中)。

图27示出了第一和第二组中的每一个中的四个集成存储器模块120。应当理解，第一和/或第二组中的集成存储器模块120的数目在其他实施例中可以变化。

图28是本技术的其他实施例的边视图，包含半导体装置290中的至少一些集成存储器模块120的第二半导体裸芯112的一个或多个边缘周围的一个或多个间隔体270。特别地，一经安装下一更高的集成存储器模块120，当嵌入在FOD层250内时，剪切或其他应力可能在第二半导体裸芯112上发展。可以提供间隔体270以降低和/或缓解这些应力。如提到的，可以在第二半导体裸芯112的单个边缘、两个边缘、三个边缘或全部四个边缘周围提供间隔体270。间隔体270的厚度可以稍小于、等于或大于第二半导体裸芯112的厚度。间隔体270可以由惰性材料形成，诸如二氧化硅，虽然其他材料是可能的。

虽然未示出，图26-28的实施例中所示的装置290可以被封裹在上述的模塑料196中。附加地，焊料球198可以可选地固定到图26-28的半导体装置290的衬底280的下表面上的接触垫194。

已经出于说明和描述的目的呈现了本发明的前面的详细描述。其不意图将本发明穷举或限制为所公开的精确形式。鉴于上述教导，许多修改和变化是可能的。选择所描述的实施例，以便最佳地解释本发明的原理及其实际应用，以由此使得其他本领域技术人员能够在各种实施例中且以适于特定预期用途的各种修改最佳地利用本发明。本发明的范围意图由所附权利要求限定。

Claims (30)

1.一种集成存储器模块，包括：

第一半导体裸芯；

第二半导体裸芯，所述第二半导体裸芯在所述第一半导体裸芯的主平坦表面的边缘处倒装芯片地接合到所述第一半导体裸芯的主平坦表面，以将所述第二半导体裸芯电气和物理地耦接到所述第一半导体裸芯；

其中所述第一和第二耦接的半导体裸芯一起配置为集成闪速存储器。

2.根据权利要求1所述的集成存储器模块，其中所述第一半导体裸芯包括多个存储器单元。

3.根据权利要求2所述的集成存储器模块，其中所述第二半导体裸芯包括控制电路，以控制所述多个存储器单元的存取。

4.根据权利要求3所述的集成存储器模块，其中所述控制电路包括互补金属氧化物半导体集成电路。

5.根据权利要求1所述的集成存储器模块，其中所述第一半导体裸芯包括配置为引线键合所述第一半导体裸芯的多个接合垫。

6.根据权利要求1所述的集成存储器模块，其中所述第一半导体裸芯包括配置为将所述第一半导体裸芯接合到所述第二半导体裸芯的多个接合垫。

7.根据权利要求6所述的集成存储器模块，其中所述第二半导体裸芯包括配置为与所述第一半导体裸芯上的多个接合垫配合的多个凸块。

8.根据权利要求7所述的集成存储器模块，其中所述多个凸块是锥形的。

9.根据权利要求1所述的集成存储器模块，其中所述第二半导体裸芯小于所述第一半导体裸芯。

10.一种半导体装置，包括：

衬底；

固定到所述衬底的第一集成存储器模块，包括：

第一半导体裸芯，所述第一半导体裸芯包含一表面，所述表面具有与所述第一半导体裸芯的第一边缘相邻的多个接合垫，以及与所述第一边缘相邻的第二边缘；

第二半导体裸芯，所述第二半导体裸芯在所述第二边缘处接合到所述第一半导体裸芯的所述表面；

其中所述第一和第二耦接的半导体裸芯一起配置为集成闪速存储器；以及

第三半导体裸芯，安装在所述第一半导体裸芯的所述表面上，与所述第二半导体裸芯相邻。

11.根据权利要求10所述的半导体装置，其中所述第三半导体裸芯相对于所述第一半导体裸芯沿着第一轴线偏移，并且其中所述第三半导体裸芯相对于所述第一半导体裸芯沿着第二轴线偏移，所述第二轴线正交于所述第一轴线。

12.根据权利要求10所述的半导体装置，其中所述第三半导体裸芯包括多个存储器单元，所述半导体装置还包括接合到所述第三半导体的表面的第四半导体裸芯，其中所述第三和第四耦接的半导体裸芯一起构成第二集成闪速存储器。

13.根据权利要求12所述的半导体装置，其中所述第四半导体裸芯倒装芯片地接合到所述第三半导体裸芯。

14.根据权利要求12所述的半导体装置，其中所述第四半导体裸芯使用硅通孔电连接到所述第三半导体裸芯。

15.根据权利要求10所述的半导体装置，还包括所述衬底上的接触垫与所述第一半导体裸芯上的裸芯接合垫之间延伸的引线键合体。

16.根据权利要求10所述的半导体装置，其中所述第一半导体裸芯上的多个接合垫包括第一多个接合垫，并且其中所述第三半导体裸芯包括第二多个接合垫。

17.根据权利要求16所述的半导体装置，其中所述第一多个接合垫引线键合到所述衬底的第一边缘上的接触垫的第一集合，并且其中所述第二多个接合垫引线键合到所述衬底的第二边缘上的接触垫的第二集合，所述衬底的第二边缘与所述衬底的第一边缘相反。

18.根据权利要求10所述的半导体装置，其中所述第三半导体裸芯包括：

表面，其具有与所述第一半导体裸芯的第一边缘相邻的多个裸芯接合垫，以及与所述第一边缘相邻的第二边缘，以及

在所述第三半导体裸芯的内部内的多个存储器单元；

所述半导体装置还包括第四半导体裸芯，所述第四半导体裸芯在所述第三半导体裸芯的第二边缘处接合到所述第三半导体裸芯的所述表面，所述第三和第四耦接的半导体裸芯一起构成第二集成存储器模块；

所述半导体装置还包括第五半导体裸芯，其安装在所述第三半导体裸芯的所述表面上，与所述第四半导体裸芯相邻。

19.根据权利要求18所述的半导体装置，其中所述第五半导体裸芯相对于所述第三半导体裸芯沿着第一轴线偏移，并且所述其中所述第五半导体裸芯相对于所述第三半导体裸芯沿着第二轴线偏移，所述第二轴线正交于所述第一轴线。

20.根据权利要求18所述的半导体装置，其中所述第五半导体裸芯直接对准在所述第一半导体裸芯之上。

21.一种半导体装置，包括：

衬底；

固定到所述衬底的第一集成存储器模块，包括：

第一半导体裸芯，所述第一半导体裸芯包含具有与所述第一半导体裸芯的第一边缘相邻的多个接合垫的表面；

第二半导体裸芯，所述第二半导体裸芯在所述第一半导体裸芯的所述表面的中央部分处接合到所述第一半导体裸芯的所述表面；

其中所述第一和第二耦接的半导体裸芯一起配置为集成闪速存储器；以及

第三半导体裸芯，所述第三半导体裸芯包括所述第三半导体裸芯的表面上的膜层，所述第三半导体裸芯安装到所述第一半导体裸芯的所述表面，且所述第二半导体裸芯嵌入在所述膜层内。

22.根据权利要求21所述的半导体装置，其中所述第三半导体裸芯包括多个存储器单元，所述半导体装置还包括第四半导体裸芯，所述第四半导体裸芯接合到所述第三半导体的所述表面，其中所述第三和第四耦接的半导体裸芯一起构成第二闪速存储器。

23.根据权利要求22所述的半导体装置，其中所述第四半导体裸芯倒装芯片地接合到所述第三半导体裸芯。

24.根据权利要求22所述的半导体装置，其中所述第四半导体裸芯使用硅通孔电连接到所述第三半导体裸芯。

25.根据权利要求21所述的半导体装置，还包括在所述衬底上的接触垫与所述第一半导体裸芯上的裸芯接合垫之间延伸的引线键合体。

26.根据权利要求21所述的半导体装置，其中所述第三半导体裸芯包括：

具有与所述第一半导体裸芯的第一边缘相邻的多个裸芯接合垫的表面，以及

在所述第三半导体裸芯的内部内的多个存储器单元；

所述半导体装置还包括第四半导体裸芯，所述第四半导体裸芯在所述第三半导体裸芯的所述表面的中央部分处接合到所述第三半导体裸芯的所述表面，所述第三和第四耦接的半导体裸芯一起构成第二集成存储器模块；

所述半导体装置还包括第五半导体裸芯，所述第五半导体裸芯包括所述第五半导体裸芯的表面上的膜层，所述第五半导体裸芯安装到所述第三半导体裸芯的所述表面，且所述第四半导体裸芯嵌入在所述膜层内。

27.根据权利要求26所述的半导体装置，其中所述第四半导体裸芯直接对准在所述第二半导体裸芯之上。

28.根据权利要求21所述的半导体装置，其中所述第三半导体裸芯包括多个存储器单元，所述半导体装置还包括第四半导体裸芯，所述第四半导体裸芯接合到所述第三半导体的所述表面的中央部分，其中所述第三和第四耦接的半导体裸芯一起配置为集成闪速存储器。

29.根据权利要求28所述的半导体装置，其中所述第四半导体裸芯倒装芯片地接合到所述第三半导体裸芯。

30.一种集成存储器模块，包括：

包括存储器构件的第一半导体裸芯；

包括控制构件的第二半导体裸芯，所述第二半导体裸芯在所述第一半导体裸芯的所述主平坦表面的边缘处倒装芯片地接合到所述第一半导体裸芯的主平坦表面，以将所述第二半导体裸芯电气和物理地耦接到所述第一半导体裸芯；

其中所述第一和第二耦接的半导体裸芯一起配置为集成闪速存储器。

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