CN107658224A - 三维存储器的台阶结构及其形成方法 - Google Patents

三维存储器的台阶结构及其形成方法 Download PDF

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Abstract

本发明公开了一种三维存储器中的台阶结构及其形成方法，属于半导体技术领域。所述方法包括：提供衬底；在衬底上形成阵列堆叠结构，阵列堆叠结构包括多层预设厚度且交错沉积的氮化物层和氧化物层，氮化物层形成于相邻的氧化物层之间；采用一张掩膜板对阵列堆叠结构进行三次Y方向上的刻蚀工艺得到对应的三个区域，并通过同一张掩膜板对含有三个区域的阵列堆叠结构进行多次X方向上的刻蚀工艺得到含有多层台阶的台阶结构。本发明中，在保障了三维存储器的容量及制程可靠性的基础上，不仅减小了三维存储器的体积，而且大大降低了三维存储器的制作成本。

Description

三维存储器的台阶结构及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种三维存储器的台阶结构及其形成方法。
背景技术
随着对集成度和存储容量需求的不断发展，三维存储器应运而生。三维存储器是一种基于平面存储器的新型产品，其主要特色是将平面结构转换为立体结构，来大大节省硅片面积，因而台阶结构是三维存储器的重要组成部分之一。现有的台阶结构通常是通过沉积氮氧化层，并结合刻蚀工艺而形成；其中，氮氧化层每层的厚度通常在10微米左右，伴随着大存储容量的需求，台阶结构的层数已做的越来越多，使得不用于放置真正台阶的虚拟区(Dummy Staircase)越来越大，进而三维存储器的体积也越来越大；并且在刻蚀工艺中，每刻蚀形成一层台阶需要使用一个掩膜板，使得三维存储器的制作成本非常高；此外，在现有的台阶结构制作过程中，通常根据需求在每层台阶上形成多于两个的连接孔，其工艺复杂。因此，现阶段，在不影响三维存储器的存储容量及制程可靠性的基础上，如何减小虚拟区，进而来减小三维存储器的体积，以及如何降低三维存储器的制作成本，已成为各研发机构在三维存储器的研发过程中力求达到的效果。
发明内容
为克服现有技术的缺陷，本发明提供一种三维存储器的台阶结构及其形成方法。
一方面，本发明提供了一种三维存储器的台阶结构形成方法，包括：
提供衬底；
在所述衬底上形成阵列堆叠结构，所述阵列堆叠结构包括多层预设厚度且交错沉积的氮化物层和氧化物层，所述氮化物层形成于相邻的氧化物层之间；
采用一张掩膜板对所述阵列堆叠结构进行三次Y方向上的刻蚀工艺得到对应的三个区域，并通过同一张掩膜板对含有所述三个区域的阵列堆叠结构进行多次X方向上的刻蚀工艺得到含有多层台阶的台阶结构。
可选地，所述预设厚度，具体为：2微米～7微米。
可选地，所述采用一张掩膜板对所述阵列堆叠结构进行三次Y方向上的刻蚀工艺得到对应的三个区域，并通过同一张掩膜板对含有所述三个区域的阵列堆叠结构进行多次X方向上的刻蚀工艺得到含有多层台阶的台阶结构，具体为：
依次在所述阵列堆叠结构Y方向的待刻蚀区域上形成光刻胶层，平移掩膜板并对准于对应的光刻胶层上，通过曝光、显影和刻蚀工艺形成第一区域、第二区域和第三区域；
对形成了所述第一区域、所述第二区域和所述第三区域的阵列堆叠结构，在X方向上依次在待刻蚀区域上形成光刻胶层，平移所述掩膜板并对准对应的光刻胶层，通过曝光、显影和刻蚀形成含有多层台阶的台阶结构。
可选地，通过同一张掩膜板对含有三个区域的阵列堆叠结构进行X方向上刻蚀工艺的次数与所述阵列堆叠结构的层数相同。
可选地，三维存储器还包括：核心区；
所述方法还包括：在每个区域的每层台阶上形成两个接触孔，通过所述接触孔连接至所述核心区。
另一方面，本发明提供了一种三维存储器的台阶结构，包括：
衬底；
所述衬底上的阵列堆叠结构；
所述阵列堆叠结构包括多层预设厚度且交错沉积的氮化物层和氧化物层，所述氮化物层位于相邻的氧化物层之间；
通过一张掩膜板对所述阵列堆叠结构进行三次Y方向和多次X方向的刻蚀工艺形成的具有三个区域和多层台阶的台阶结构。
可选地，所述预设厚度，具体为：2微米～7微米。
可选地，三维存储器还包括：核心区；
每个区域的每层台阶含有两个接触孔，通过所述接触孔连接至所述核心区。
本发明的优点在于：
本发明中，在保障了三维存储器的容量及制程可靠性的基础上，通过对氮氧化层每层的厚度进行调整，来降低台阶结构Y方向的尺寸，即减小了台阶结构的虚拟区(DummyStaircase)，进而减小三维存储器的体积；同时在所有台阶的形成过程中，仅仅使用一张掩膜板，大大降低了三维存储器的制作成本。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
附图1为本发明提供的一种三维存储器中台阶结构的结构示意图；
附图2为本发明提供的一种三维存储器中台阶结构的示意图；
附图3为本发明提供的一种三维存储器中台阶结构的形成方法流程图；
附图4至6为本发明提供的一种三维存储器中台阶形成过程的示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
实施例一
根据本发明的实施方式，提供一种三维存储器中的台阶结构，如图1和图2所示，包括：
衬底；
衬底上的阵列堆叠结构；
阵列堆叠结构包括多层预设厚度的且交错沉积的氮化物层和氧化物层，氮化物层位于相邻的氧化物层之间；
通过一张掩膜板对阵列堆叠结构进行三次Y方向和多次X方向的刻蚀工艺形成的具有三个区域和多层台阶的台阶结构。
其中，衬底优选为硅衬底；
需要说明地，阵列堆叠结构中氮化物层和氧化物层的层数根据需求而定，图2仅用于示例。
根据本发明的实施方式，预设厚度，具体为：2微米(um)～7微米(um)。
在本实施例中，仅给出预设厚度的范围，而不作具体限定，其根据实际需求而定。
根据本发明的实施方式，通过一张掩膜板对阵列堆叠结构进行三次Y方向和多次X方向的刻蚀工艺形成具有Y方向上的第一区域、第二区域和第三区域，及X方向上的多层台阶的台阶结构。
其中，台阶结构包括：第一台阶区和第二台阶区；第一台阶区用于放置真正的台阶(Real Staircase)，第二台阶区为虚拟区(Dummy Staircase)，不放置真正的台阶。
根据本发明的实施方式，三维存储器还包括：核心区；
对应地，每个区域的每层台阶含有两个接触孔(图中未标记)，通过接触孔连接至核心区。
实施例二
根据本发明的实施方式，提供一种适用于实施例一中所述的三维存储器中的台阶结构的形成方法，如图3所示，包括：
提供衬底；
在衬底上形成阵列堆叠结构，阵列堆叠结构包括多层预设厚度且交错沉积的氮化物层和氧化物层，氮化物层形成于相邻的氧化物层之间；
采用一张掩膜板对阵列堆叠结构进行三次Y方向上的刻蚀工艺得到对应的三个区域，并通过同一张掩膜板对含有三个区域的阵列堆叠结构进行多次X方向上的刻蚀工艺得到含有多层台阶的台阶结构。
其中，衬底优选为硅衬底，阵列堆叠结构中氮化物层和氧化物层的层数根据需求而定。
根据本发明的实施方式，所述预设厚度，具体为：2微米(um)～7微米(um)。
在本实施例中，仅给出预设厚度的范围，而不作具体限定，其根据实际需求而定。
本发明中，相对于现有技术而言，在保证了各层台阶稳定性的基础上，通过降低阵列堆叠结构中各层(氮化物层和氧化物层)的厚度(现有技术中通常10微米左右)，使得第二台阶区大大减小，即实现了台阶结构在Y方向上尺寸的减少，进而减小了三维存储器的体积。
根据本发明的实施方式，采用一张掩膜板对阵列堆叠结构进行三次Y方向上的刻蚀工艺得到对应的三个区域，并通过同一张掩膜板对含有三个区域的阵列堆叠结构进行多次X方向上的刻蚀工艺得到含有多层台阶的台阶结构，具体包括：
依次在阵列堆叠结构Y方向的待刻蚀区域上形成光刻胶层，平移掩膜板并对准于对应的光刻胶层上，通过曝光、显影和刻蚀工艺形成第一区域、第二区域和第三区域；
对形成了第一区域、第二区域和第三区域的阵列堆叠结构，在X方向上依次在待刻蚀区域上形成光刻胶层，平移该掩膜板并对准对应的光刻胶层，通过曝光、显影和刻蚀形成含有多层台阶的台阶结构。
更加具体地，在阵列堆叠结构Y方向的第一待刻蚀区域上形成第一光刻胶层，将掩膜板对准于第一光刻胶层上，通过曝光、显影和刻蚀形成第一区域；在阵列堆叠结构Y方向的第二待刻蚀区域上形成第二光刻胶层，平移该掩膜板并对准于第二光刻胶层上，通过曝光、显影和刻蚀形成第二区域；在阵列堆叠结构Y方向的第三待刻蚀区域上形成第三光刻胶层，平移该掩膜板并对准于第三光刻胶层上，通过曝光、显影和刻蚀形成第三区域；
对形成了第一区域、第二区域和第三区域的阵列堆叠结构，在X方向的第四待刻蚀区域上形成第四光刻胶层，平移该掩膜板并对准于第四光刻胶层上，通过曝光、显影和刻蚀形成最顶层台阶；依次重复形成最顶层台阶的操作，直至得到最底层台阶，形成含有多层台阶的台阶结构。为更清晰的体现台阶结构的形成过程，图4至图6示出了在X方向上通过刻蚀形成最顶层台阶和次顶层台阶的过程，其他层台阶的形成过程与此相同。
本发明中，在形成台阶结构过程中仅仅使用一张掩膜板，相较于现有技术中的每层台阶使用一张掩膜板，大大节约了三维存储器的制作成本。
进一步地，在本实施例中，上述曝光过程，可以为接触式曝光，即掩膜板直接与光刻胶层接触；也可以为接近式曝光，即掩膜板与光刻胶层略微分开；还可以为投影式曝光，即在掩膜板与光刻胶之间使用透镜聚集光实现曝光。
根据本发明的实施方式，三维存储器还包括：核心区；
对应地，方法还包括：在每个区域的每层台阶上形成两个接触孔(图中未标记)，通过接触孔连接至核心区。
其中，在每个区域的每层台阶上形成两个接触孔，较现有技术中每层台阶上通常形成多于两个的接触孔，减少了工艺过程，进而降低了台阶结构制程的复杂度。
更进一步地，在三维存储器中，通过底层选择门(Below Select Gate，简称BSG)对台阶结构进行选择，实现触发读取数据操作；依据现有的台阶的形成方法，在三维存储器的制程中，需要形成BSG掩膜；而采用本发明中的台阶的形成方法，在三维存储器的制程中，则无需形成BSG掩膜，为三维存储器的制程减少了工艺过程，同时节约了成本；具体结构在本发明中将不予进一步的明示。
本发明中，在保障了三维存储器的容量及制程可靠性的基础上，通过对氮氧化层每层的厚度进行调整，来降低台阶结构Y方向的尺寸，即减小了台阶结构的虚拟区(DummyStaircase)，进而减小三维存储器的体积；同时在所有台阶的形成过程中，仅仅使用一张掩膜板，大大降低了三维存储器的制作成本。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (8)

1.一种三维存储器的台阶结构形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成阵列堆叠结构，所述阵列堆叠结构包括多层预设厚度且交错沉积的氮化物层和氧化物层，所述氮化物层形成于相邻的氧化物层之间；
采用一张掩膜板对所述阵列堆叠结构进行三次Y方向上的刻蚀工艺得到对应的三个区域，并通过同一张掩膜板对含有所述三个区域的阵列堆叠结构进行多次X方向上的刻蚀工艺得到含有多层台阶的台阶结构。
2.根据权利要求1所述的方法，其特征在于，所述预设厚度，具体为：2微米～7微米。
3.根据权利要求1所述的方法，其特征在于，所述采用一张掩膜板对所述阵列堆叠结构进行三次Y方向上的刻蚀工艺得到对应的三个区域，并通过同一张掩膜板对含有所述三个区域的阵列堆叠结构进行多次X方向上的刻蚀工艺得到含有多层台阶的台阶结构，具体为：
依次在所述阵列堆叠结构Y方向的待刻蚀区域上形成光刻胶层，平移掩膜板并对准于对应的光刻胶层上，通过曝光、显影和刻蚀工艺形成第一区域、第二区域和第三区域；
对形成了所述第一区域、所述第二区域和所述第三区域的阵列堆叠结构，在X方向上依次在待刻蚀区域上形成光刻胶层，平移所述掩膜板并对准对应的光刻胶层，通过曝光、显影和刻蚀形成含有多层台阶的台阶结构。
4.根据权利要求1所述的方法，其特征在于，通过同一张掩膜板对含有三个区域的阵列堆叠结构进行X方向上刻蚀工艺的次数与所述阵列堆叠结构的层数相同。
5.根据权利要求1所述的方法，其特征在于，三维存储器还包括：核心区；
所述方法还包括：在每个区域的每层台阶上形成两个接触孔，通过所述接触孔连接至所述核心区。
6.一种三维存储器中的台阶结构，其特征在于，包括：
衬底；
所述衬底上的阵列堆叠结构；
所述阵列堆叠结构包括多层预设厚度且交错沉积的氮化物层和氧化物层，所述氮化物层位于相邻的氧化物层之间；
通过一张掩膜板对所述阵列堆叠结构进行三次Y方向和多次X方向的刻蚀工艺形成的具有三个区域和多层台阶的台阶结构。
7.根据权利要求6所述的台阶结构，其特征在于，所述预设厚度，具体为：2微米～7微米。
8.根据权利要求6所述的台阶结构，其特征在于，三维存储器还包括：核心区；
每个区域的每层台阶含有两个接触孔，通过所述接触孔连接至所述核心区。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109155317A (zh) * 2018-05-18 2019-01-04 长江存储科技有限责任公司 三维存储器件中的阶梯形成
CN109196644A (zh) * 2018-04-18 2019-01-11 长江存储科技有限责任公司 用于形成三维存储器设备的阶梯结构的方法
CN109411474A (zh) * 2018-11-07 2019-03-01 长江存储科技有限责任公司 三维存储器台阶结构的形成方法
CN111162081A (zh) * 2020-01-02 2020-05-15 长江存储科技有限责任公司 一种台阶区形成方法和一种半导体器件的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103563070A (zh) * 2011-06-02 2014-02-05 美光科技公司 包括阶梯结构的设备及形成所述阶梯结构的方法
CN106252355A (zh) * 2015-06-15 2016-12-21 爱思开海力士有限公司 半导体器件及其制造方法
CN107039457A (zh) * 2016-01-08 2017-08-11 三星电子株式会社 三维半导体存储器件及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103563070A (zh) * 2011-06-02 2014-02-05 美光科技公司 包括阶梯结构的设备及形成所述阶梯结构的方法
CN106252355A (zh) * 2015-06-15 2016-12-21 爱思开海力士有限公司 半导体器件及其制造方法
CN107039457A (zh) * 2016-01-08 2017-08-11 三星电子株式会社 三维半导体存储器件及其制造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109196644A (zh) * 2018-04-18 2019-01-11 长江存储科技有限责任公司 用于形成三维存储器设备的阶梯结构的方法
US10529732B2 (en) 2018-04-18 2020-01-07 Yangtze Memory Technologies Co., Ltd. Method for forming staircase structure of three-dimensional memory device
US10930662B2 (en) 2018-04-18 2021-02-23 Yangtze Memory Technologies Co., Ltd. Method for forming staircase structure of three-dimensional memory device
CN109155317A (zh) * 2018-05-18 2019-01-04 长江存储科技有限责任公司 三维存储器件中的阶梯形成
WO2019218351A1 (en) * 2018-05-18 2019-11-21 Yangtze Memory Technologies Co., Ltd. Staircase formation in three-dimensional memory device
CN109155317B (zh) * 2018-05-18 2019-11-26 长江存储科技有限责任公司 三维存储器件中的阶梯形成
US10790295B2 (en) 2018-05-18 2020-09-29 Yangtze Memory Technologies Co., Ltd. Staircase formation in three-dimensional memory device
US11997851B2 (en) 2018-05-18 2024-05-28 Yangtze Memory Technologies Co., Ltd. Staircase formation in three-dimensional memory device
CN109411474A (zh) * 2018-11-07 2019-03-01 长江存储科技有限责任公司 三维存储器台阶结构的形成方法
CN109411474B (zh) * 2018-11-07 2020-12-11 长江存储科技有限责任公司 三维存储器台阶结构的形成方法
CN111162081A (zh) * 2020-01-02 2020-05-15 长江存储科技有限责任公司 一种台阶区形成方法和一种半导体器件的制造方法
CN111162081B (zh) * 2020-01-02 2022-04-26 长江存储科技有限责任公司 一种台阶区形成方法和一种半导体器件的制造方法

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