JPH11283906A - 半導体集積回路装置又は集積回路製造用板状物の製造方法 - Google Patents
半導体集積回路装置又は集積回路製造用板状物の製造方法Info
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- JPH11283906A JPH11283906A JP10085474A JP8547498A JPH11283906A JP H11283906 A JPH11283906 A JP H11283906A JP 10085474 A JP10085474 A JP 10085474A JP 8547498 A JP8547498 A JP 8547498A JP H11283906 A JPH11283906 A JP H11283906A
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- particle beam
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Abstract
(57)【要約】
【課題】 荷電粒子露光装置の移動台による位置移動制
御に誤差が内在していたとしても、段やくびれ等のよう
な形状不良を生じさせることなく、良好にパターンを露
光する。 【解決手段】 第１のストライプＳ1 では、それに全体
が内包されるパターンＰ1,Ｐ4,Ｐ7 を露光し、一部だけ
が入るパターンＰ2,Ｐ3,Ｐ5,Ｐ6,Ｐ8 については露光し
ない。第２のストライプＳ2 では、それに全体が内包さ
れるパターンＰ3,Ｐ6,Ｐ9 を露光し、既に露光されたパ
ターンＰ1,Ｐ4,Ｐ7 および一部だけが入るＰ2,Ｐ5,Ｐ8
は露光しない。第３のストライプＳ3 では、それに全体
が内包されるパターンＰ2,Ｐ5,Ｐ8 を露光し、既に露光
されたパターンＰ1,Ｐ3,Ｐ4,Ｐ6,Ｐ7,Ｐ9 は露光しな
い。
御に誤差が内在していたとしても、段やくびれ等のよう
な形状不良を生じさせることなく、良好にパターンを露
光する。 【解決手段】 第１のストライプＳ1 では、それに全体
が内包されるパターンＰ1,Ｐ4,Ｐ7 を露光し、一部だけ
が入るパターンＰ2,Ｐ3,Ｐ5,Ｐ6,Ｐ8 については露光し
ない。第２のストライプＳ2 では、それに全体が内包さ
れるパターンＰ3,Ｐ6,Ｐ9 を露光し、既に露光されたパ
ターンＰ1,Ｐ4,Ｐ7 および一部だけが入るＰ2,Ｐ5,Ｐ8
は露光しない。第３のストライプＳ3 では、それに全体
が内包されるパターンＰ2,Ｐ5,Ｐ8 を露光し、既に露光
されたパターンＰ1,Ｐ3,Ｐ4,Ｐ6,Ｐ7,Ｐ9 は露光しな
い。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置又は集積回路製造用板状物の製造方技術に関し、特
に、荷電粒子線を用いて被処露光物上に微細なパターン
を形成する技術に適用して有効な技術に関するものであ
る。
置又は集積回路製造用板状物の製造方技術に関し、特
に、荷電粒子線を用いて被処露光物上に微細なパターン
を形成する技術に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】近年、半導体集積回路装置の製造におい
ては、半導体素子を形成するパタ−ンの微細化に伴い、
そのパターンの露光に際して電子線露光方法が用いられ
るようになってきた。この電子線露光方法が他の露光方
法と異なる特徴は、計算機上のデ−タに基づいて露光が
なされることと、半導体素子を形成するべき被露光物を
露光するのに電子線の偏向と被露光物を載せて移動する
移動台による位置移動制御とを組み合わせての露光を行
うことである。この電子線露光方法では、通常、個々の
半導体素子形成領域の寸法の方が電子線の偏向器の偏向
幅より大きいので、被露光物面を、幅が電子線の偏向幅
よりも狭く、縦長移動台による位置移動制御が行われる
領域（以下、ストライプと称する）に分割し、ストライ
プの長手方向に移動台を移動しながら各ストライプ毎に
描画が行われるようになっている。
ては、半導体素子を形成するパタ−ンの微細化に伴い、
そのパターンの露光に際して電子線露光方法が用いられ
るようになってきた。この電子線露光方法が他の露光方
法と異なる特徴は、計算機上のデ−タに基づいて露光が
なされることと、半導体素子を形成するべき被露光物を
露光するのに電子線の偏向と被露光物を載せて移動する
移動台による位置移動制御とを組み合わせての露光を行
うことである。この電子線露光方法では、通常、個々の
半導体素子形成領域の寸法の方が電子線の偏向器の偏向
幅より大きいので、被露光物面を、幅が電子線の偏向幅
よりも狭く、縦長移動台による位置移動制御が行われる
領域（以下、ストライプと称する）に分割し、ストライ
プの長手方向に移動台を移動しながら各ストライプ毎に
描画が行われるようになっている。
【０００３】具体的な動作を以下に説明する。まず、半
導体素子を形成するパタ−ン群を電子線露光装置の演算
回路が処理可能なフォ−マットに変換し、かつ、電子線
露光装置の高速な偏向が可能な偏向領域（以下、副偏向
領域と称する）単位に分割した描画デ−タとして電子線
露光装置のデ−タベ−スに記録しておく。露光制御時に
はこの副偏向単位の描画デ−タを前記ストライプ毎に該
ストライプの一端から他端へ敷き詰める様に並べ変えて
バッファメモリに記憶しておく。そして、移動台の制御
により任意のストライプを電子線の偏向器の下を連続的
に移動させ、かつ、前記バッファメモリ中の描画デ−タ
に基づいて電子線の偏向制御等を行い該ストライプの一
端から他端へ向かい副偏向領域内への露光処理を行な
う。任意のストライプへの露光処理が終了すると、移動
台をストライプの長手方向に対して交差する方向へ移動
し次のストライプへ同様の露光処理を行なう。このよう
にして全てのストライプに対して同様の露光処理を行な
うことにより被露光物全体への露光処理が行われる。
導体素子を形成するパタ−ン群を電子線露光装置の演算
回路が処理可能なフォ−マットに変換し、かつ、電子線
露光装置の高速な偏向が可能な偏向領域（以下、副偏向
領域と称する）単位に分割した描画デ−タとして電子線
露光装置のデ−タベ−スに記録しておく。露光制御時に
はこの副偏向単位の描画デ−タを前記ストライプ毎に該
ストライプの一端から他端へ敷き詰める様に並べ変えて
バッファメモリに記憶しておく。そして、移動台の制御
により任意のストライプを電子線の偏向器の下を連続的
に移動させ、かつ、前記バッファメモリ中の描画デ−タ
に基づいて電子線の偏向制御等を行い該ストライプの一
端から他端へ向かい副偏向領域内への露光処理を行な
う。任意のストライプへの露光処理が終了すると、移動
台をストライプの長手方向に対して交差する方向へ移動
し次のストライプへ同様の露光処理を行なう。このよう
にして全てのストライプに対して同様の露光処理を行な
うことにより被露光物全体への露光処理が行われる。
【０００４】なお、このような電子線露光技術について
は、例えば米国特許４１３２８９８に記載がある。この
文献には、チップパターンを電子線の走査領域よりも小
さい複数の領域（パーテーション）に、ステージの位置
決め制御精度等を基準として機械的に分割し、パーテー
ション同士が接する領域に境界領域を設ける。そして、
そのパーテーション内のパターンであって、その一部が
境界領域にはみ出してはいるが境界領域内で閉じている
パターンについては分割せず同一の走査領域内で露光す
る。当該パターンが境界領域で閉じない場合は境界から
外側全てを隣りのパーテーションで露光するようにして
いる。このような技術では、パーテーションを機械的に
設定しており、パーテーションとパターンとの相関関係
について充分な考慮がないので、高接続精度パターン等
がパーテーション間に跨る場合がある。
は、例えば米国特許４１３２８９８に記載がある。この
文献には、チップパターンを電子線の走査領域よりも小
さい複数の領域（パーテーション）に、ステージの位置
決め制御精度等を基準として機械的に分割し、パーテー
ション同士が接する領域に境界領域を設ける。そして、
そのパーテーション内のパターンであって、その一部が
境界領域にはみ出してはいるが境界領域内で閉じている
パターンについては分割せず同一の走査領域内で露光す
る。当該パターンが境界領域で閉じない場合は境界から
外側全てを隣りのパーテーションで露光するようにして
いる。このような技術では、パーテーションを機械的に
設定しており、パーテーションとパターンとの相関関係
について充分な考慮がないので、高接続精度パターン等
がパーテーション間に跨る場合がある。
【０００５】
【発明が解決しようとする課題】ところが、上記した電
子線の偏向と移動台による位置移動制御とを組み合わせ
て露光処理を行う電子線露光技術においては、以下の課
題があることを本発明者が見出した。
子線の偏向と移動台による位置移動制御とを組み合わせ
て露光処理を行う電子線露光技術においては、以下の課
題があることを本発明者が見出した。
【０００６】すなわち、電子線描画技術で描画されるパ
ターンの中には１つのストライプ内に収まらずに隣接す
る他のストライプに跨って配置されるパターンがある
が、そのパターンにおいて、互いに隣接するストライプ
とストライプとの境界に当たる部分に、移動台の位置制
御誤差等に起因する位置ずれにより段やくびれ等が生
じ、半導体集積回路装置の電気的特性が劣化する問題で
ある。
ターンの中には１つのストライプ内に収まらずに隣接す
る他のストライプに跨って配置されるパターンがある
が、そのパターンにおいて、互いに隣接するストライプ
とストライプとの境界に当たる部分に、移動台の位置制
御誤差等に起因する位置ずれにより段やくびれ等が生
じ、半導体集積回路装置の電気的特性が劣化する問題で
ある。
【０００７】上記した電子線露光技術においては、任意
のストライプに配置される副偏向領域の相互関係が考慮
されていないので、例えばＭＩＳ（Metal Insulator Se
miconductor ）トランジスタのゲート電極パターンのよ
うなある程度のパターン長を有する１つの図形が、複数
の副偏向領域に分割され、かつ、互いに隣接するストラ
イプに跨って配置される場合がある。
のストライプに配置される副偏向領域の相互関係が考慮
されていないので、例えばＭＩＳ（Metal Insulator Se
miconductor ）トランジスタのゲート電極パターンのよ
うなある程度のパターン長を有する１つの図形が、複数
の副偏向領域に分割され、かつ、互いに隣接するストラ
イプに跨って配置される場合がある。
【０００８】この場合、１つのゲート電極パターンであ
っても、各々のストライプ内の図形のリストとして分解
されるのであるが、移動台の移動位置制御機構では、１
つのゲート電極パターンにおいて、一のストライプで記
憶された図形と他のストライプで記憶された図形とが同
一の平面位置に描画されるように制御することについて
充分な考慮がなされていないために、移動台の位置制御
誤差等によりストライプの長手方向または幅方向に沿う
方向に平面的な位置ずれが生じた場合に、１つのゲート
電極パターンにおいて当該隣接ストライプの境界に当た
る部分に段やくびれ等が生じてしまう。そして、このよ
うな１つのゲート電極パターンに生じた段やくびれは、
抵抗の増大を招く等、ＭＩＳトランジスタの電気的特性
を劣化させる問題となる。
っても、各々のストライプ内の図形のリストとして分解
されるのであるが、移動台の移動位置制御機構では、１
つのゲート電極パターンにおいて、一のストライプで記
憶された図形と他のストライプで記憶された図形とが同
一の平面位置に描画されるように制御することについて
充分な考慮がなされていないために、移動台の位置制御
誤差等によりストライプの長手方向または幅方向に沿う
方向に平面的な位置ずれが生じた場合に、１つのゲート
電極パターンにおいて当該隣接ストライプの境界に当た
る部分に段やくびれ等が生じてしまう。そして、このよ
うな１つのゲート電極パターンに生じた段やくびれは、
抵抗の増大を招く等、ＭＩＳトランジスタの電気的特性
を劣化させる問題となる。
【０００９】この問題は、複数のストライプに跨って配
置されるパターンの中でも、例えばメモリのワード線や
ロジックのゲート電極パターン等のように、ストライプ
の長手方向に沿う寸法が小さく高い接続精度が要求され
るパターン（高接続精度パターン）ほど、小さな位置ず
れで生じた段やくびれでも全体に占める割合が相対的に
大きくなるので特に問題となる。
置されるパターンの中でも、例えばメモリのワード線や
ロジックのゲート電極パターン等のように、ストライプ
の長手方向に沿う寸法が小さく高い接続精度が要求され
るパターン（高接続精度パターン）ほど、小さな位置ず
れで生じた段やくびれでも全体に占める割合が相対的に
大きくなるので特に問題となる。
【００１０】本発明の目的は、荷電粒子露光装置の移動
台による位置移動制御に誤差が内在していたとしても、
段やくびれ等のような形状不良を生じさせることなく、
良好にパターンを露光することのできる技術を提供する
ことにある。
台による位置移動制御に誤差が内在していたとしても、
段やくびれ等のような形状不良を生じさせることなく、
良好にパターンを露光することのできる技術を提供する
ことにある。
【００１１】本発明の目的は、荷電粒子露光処理により
高接続精度パターンを露光する場合に、段やくびれ等の
ような形状不良を生じさせることなく良好に高接続精度
パターンを露光することのできる技術を提供することに
ある。
高接続精度パターンを露光する場合に、段やくびれ等の
ような形状不良を生じさせることなく良好に高接続精度
パターンを露光することのできる技術を提供することに
ある。
【００１２】本発明の他の目的は、半導体集積回路装置
の電気的特性を向上させることのできる技術を提供する
ことにある。
の電気的特性を向上させることのできる技術を提供する
ことにある。
【００１３】本発明の他の目的は、半導体集積回路装置
の歩留まりおよび信頼性を向上させることのできる技術
を提供することにある。
の歩留まりおよび信頼性を向上させることのできる技術
を提供することにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１６】すなわち、本発明は、荷電粒子露光技術に
よるパターンの露光に際し、１つのパターンを複数の荷
電粒子線走査対象領域で分けて露光せず、そのパターン
の全体を一の荷電粒子線走査対象領域内において露光す
るものである。
よるパターンの露光に際し、１つのパターンを複数の荷
電粒子線走査対象領域で分けて露光せず、そのパターン
の全体を一の荷電粒子線走査対象領域内において露光す
るものである。
【００１７】上記以外の本発明の概要を項に分けて簡単
に記載すれば、以下のごとくである。
に記載すれば、以下のごとくである。
【００１８】１. 以下の工程より成る半導体集積回路装
置又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物（シリコンウエ
ハ、マスク基板、ＴＦＴ液晶基板）を荷電粒子露光装置
（電子線露光装置）の被露光板状物設置ステージ（ウエ
ハステージ等）に設置（静電吸着等で固定）する工程； （ｂ）前記ステージに設置された前記板状物上（電子線
の場合は一般に電子線レジスト膜を形成しておく）に描
画すべき複数の高接続精度パターン（例えば非高接続精
度パターン以外のパターンで、その形状精度がデバイス
の性能や信頼性に影響を与えるためそのようなパターン
として分類されたもの）のうち、第１の荷電粒子線走査
対象領域（ストライプ等）に全体が内包される全ての単
一又は複数のパターンから成る第１の高接続精度パター
ン群を荷電粒子線により露光する第１露光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に又は前
記工程（ｂ）の後に、第２の荷電粒子線走査対象領域が
前記第１露光工程で露光された第１の高接続精度パター
ン群のうちの少なくとも一つのパターンの少なくとも一
部を含み、かつ、少なくとも一つの未露光の高接続精度
パターンの全体を内包するように、前記ステージを荷電
粒子露光装置の荷電粒子線光学系との間で第１の方向に
相対的に移動する第１ステージ移動工程（一般にステー
ジを機械的に移動する）； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の複数の
高接続精度パターンのうち、第２の荷電粒子線走査対象
領域（次のストライプ等）に全体が内包される全ての単
一又は複数のパターンから成る第２の高接続精度パター
ン群を荷電粒子線により露光する第２露光工程； （ｅ）前記工程（ｄ）の少なくとも一部と同時に又は前
記工程（ｄ）の後に、第３の荷電粒子線走査対象領域
（更に次のストライプ等）が前記第２露光工程で露光さ
れた第２の高接続精度パターン群のうちの少なくとも一
つのパターンの少なくとも一部を含み、かつ、少なくと
も一つの未露光の高接続精度パターンの全体を内包する
ように、前記ステージを荷電粒子露光装置の荷電粒子線
光学系との間で前記第１の方向に相対的に移動する第２
ステージ移動工程； （ｆ）以上工程（ｂ）から（ｅ）を繰り返すことによ
り、前記集積回路製造用板状物を荷電粒子線により露光
する繰り返し露光工程。
置又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物（シリコンウエ
ハ、マスク基板、ＴＦＴ液晶基板）を荷電粒子露光装置
（電子線露光装置）の被露光板状物設置ステージ（ウエ
ハステージ等）に設置（静電吸着等で固定）する工程； （ｂ）前記ステージに設置された前記板状物上（電子線
の場合は一般に電子線レジスト膜を形成しておく）に描
画すべき複数の高接続精度パターン（例えば非高接続精
度パターン以外のパターンで、その形状精度がデバイス
の性能や信頼性に影響を与えるためそのようなパターン
として分類されたもの）のうち、第１の荷電粒子線走査
対象領域（ストライプ等）に全体が内包される全ての単
一又は複数のパターンから成る第１の高接続精度パター
ン群を荷電粒子線により露光する第１露光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に又は前
記工程（ｂ）の後に、第２の荷電粒子線走査対象領域が
前記第１露光工程で露光された第１の高接続精度パター
ン群のうちの少なくとも一つのパターンの少なくとも一
部を含み、かつ、少なくとも一つの未露光の高接続精度
パターンの全体を内包するように、前記ステージを荷電
粒子露光装置の荷電粒子線光学系との間で第１の方向に
相対的に移動する第１ステージ移動工程（一般にステー
ジを機械的に移動する）； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の複数の
高接続精度パターンのうち、第２の荷電粒子線走査対象
領域（次のストライプ等）に全体が内包される全ての単
一又は複数のパターンから成る第２の高接続精度パター
ン群を荷電粒子線により露光する第２露光工程； （ｅ）前記工程（ｄ）の少なくとも一部と同時に又は前
記工程（ｄ）の後に、第３の荷電粒子線走査対象領域
（更に次のストライプ等）が前記第２露光工程で露光さ
れた第２の高接続精度パターン群のうちの少なくとも一
つのパターンの少なくとも一部を含み、かつ、少なくと
も一つの未露光の高接続精度パターンの全体を内包する
ように、前記ステージを荷電粒子露光装置の荷電粒子線
光学系との間で前記第１の方向に相対的に移動する第２
ステージ移動工程； （ｆ）以上工程（ｂ）から（ｅ）を繰り返すことによ
り、前記集積回路製造用板状物を荷電粒子線により露光
する繰り返し露光工程。
【００１９】２. 上記第１項において、前記荷電粒子線
は電子線である。
は電子線である。
【００２０】３. 上記第２項において、前記第１及び第
２の電子線走査対象領域は実質的に同一形状同一サイズ
である。
２の電子線走査対象領域は実質的に同一形状同一サイズ
である。
【００２１】４. 上記第３項において、前記板状物の第
１行の露光が完了すると、前記第１の方向と直交する方
向に前記ステージが移動し、再び前記第１の方向に相対
移動することによって、前記板状物の前記第１の主面の
他の部分を露光するものである。
１行の露光が完了すると、前記第１の方向と直交する方
向に前記ステージが移動し、再び前記第１の方向に相対
移動することによって、前記板状物の前記第１の主面の
他の部分を露光するものである。
【００２２】５. 以下の工程より成る半導体集積回路装
置又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物を荷電粒子露光
装置の被露光板状物設置ステージに設置する工程； （ｂ）前記ステージに設置された前記板状物上に描画す
べき複数の高接続精度パターンのうち、第１の荷電粒子
線走査対象領域に全体が内包される単一又は複数のパタ
ーンから成る第１の高接続精度パターン群を荷電粒子線
により露光する第１露光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に又は前
記工程（ｂ）の後に、第２の荷電粒子線走査対象領域と
前記第１の荷電粒子線走査対象領域との重なりが、前記
第１又は第２の荷電粒子線走査対象領域の３０％以上に
なるように、前記ステージを荷電粒子露光装置の荷電粒
子線光学系との間で第１の方向に相対的に移動する第１
ステージ移動工程； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の複数の
高接続精度パターンのうち、第２の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第２の高接続精度パターン群を荷電粒子線により露光
する第２露光工程。
置又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物を荷電粒子露光
装置の被露光板状物設置ステージに設置する工程； （ｂ）前記ステージに設置された前記板状物上に描画す
べき複数の高接続精度パターンのうち、第１の荷電粒子
線走査対象領域に全体が内包される単一又は複数のパタ
ーンから成る第１の高接続精度パターン群を荷電粒子線
により露光する第１露光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に又は前
記工程（ｂ）の後に、第２の荷電粒子線走査対象領域と
前記第１の荷電粒子線走査対象領域との重なりが、前記
第１又は第２の荷電粒子線走査対象領域の３０％以上に
なるように、前記ステージを荷電粒子露光装置の荷電粒
子線光学系との間で第１の方向に相対的に移動する第１
ステージ移動工程； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の複数の
高接続精度パターンのうち、第２の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第２の高接続精度パターン群を荷電粒子線により露光
する第２露光工程。
【００２３】６. 以下の工程より成る半導体集積回路装
置又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物を荷電粒子露光
装置の被露光板状物設置ステージに設置する工程； （ｂ）前記ステージに設置された前記板状物上に描画す
べき複数の高接続精度パターンのうち、第１の荷電粒子
線走査対象領域に全体が内包される単一又は複数のパタ
ーンから成る第１の高接続精度パターン群を荷電粒子線
により露光する第１露光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に又は前
記工程（ｂ）の後に、第２の荷電粒子線走査対象領域と
前記第１の荷電粒子線走査対象領域との重なりが、前記
第１又は第２の荷電粒子線走査対象領域の５０％以上に
なるように、前記ステージを荷電粒子露光装置の荷電粒
子線光学系との間で第１の方向に相対的に移動する第１
ステージ移動工程； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の複数の
高接続精度パターンのうち、第２の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第２の高接続精度パターン群を荷電粒子線により露光
する第２露光工程； （ｅ）前記工程（ｄ）の少なくとも一部と同時に又は前
記工程（ｄ）の後に、第３の荷電粒子線走査対象領域と
前記第２の荷電粒子線走査対象領域との重なりが、前記
第２又は第３の荷電粒子線走査対象領域の５０％以上に
なるように、前記ステージを荷電粒子露光装置の荷電粒
子線光学系との間で前記第１の方向に相対的に移動する
第２ステージ移動工程； （ｆ）前記工程（ｄ）及び（ｅ）の後、未露光の複数の
高接続精度パターンのうち、第３の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第３の高接続精度パターン群を荷電粒子線により露光
する第３露光工程。
置又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物を荷電粒子露光
装置の被露光板状物設置ステージに設置する工程； （ｂ）前記ステージに設置された前記板状物上に描画す
べき複数の高接続精度パターンのうち、第１の荷電粒子
線走査対象領域に全体が内包される単一又は複数のパタ
ーンから成る第１の高接続精度パターン群を荷電粒子線
により露光する第１露光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に又は前
記工程（ｂ）の後に、第２の荷電粒子線走査対象領域と
前記第１の荷電粒子線走査対象領域との重なりが、前記
第１又は第２の荷電粒子線走査対象領域の５０％以上に
なるように、前記ステージを荷電粒子露光装置の荷電粒
子線光学系との間で第１の方向に相対的に移動する第１
ステージ移動工程； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の複数の
高接続精度パターンのうち、第２の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第２の高接続精度パターン群を荷電粒子線により露光
する第２露光工程； （ｅ）前記工程（ｄ）の少なくとも一部と同時に又は前
記工程（ｄ）の後に、第３の荷電粒子線走査対象領域と
前記第２の荷電粒子線走査対象領域との重なりが、前記
第２又は第３の荷電粒子線走査対象領域の５０％以上に
なるように、前記ステージを荷電粒子露光装置の荷電粒
子線光学系との間で前記第１の方向に相対的に移動する
第２ステージ移動工程； （ｆ）前記工程（ｄ）及び（ｅ）の後、未露光の複数の
高接続精度パターンのうち、第３の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第３の高接続精度パターン群を荷電粒子線により露光
する第３露光工程。
【００２４】７. 以下の工程より成る半導体集積回路装
置又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物を荷電粒子露光
装置の被露光板状物設置ステージに設置する工程； （ｂ）前記ステージに設置された前記板状物上に描画す
べき複数の高接続精度パターンのうち、第１の荷電粒子
線走査対象領域に全体が内包される単一又は複数のパタ
ーンから成る第１の高接続精度パターン群を荷電粒子線
により露光する第１露光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に、第２
の荷電粒子線走査対象領域が前記第１露光工程で露光さ
れた第１の高接続精度パターン群のうちの少なくとも一
つのパターンの少なくとも一部を含み、かつ、少なくと
も一つの未露光の高接続精度パターンの全体を内包する
ように、前記ステージを荷電粒子露光装置の荷電粒子線
光学系との間で第１の方向に相対的に移動する第１ステ
ージ移動工程； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の複数の
高接続精度パターンのうち、第２の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第２の高接続精度パターン群を荷電粒子線により露光
する第２露光工程； （ｅ）前記工程（ｄ）の少なくとも一部と同時に、第３
の荷電粒子線走査対象領域が前記第２露光工程で露光さ
れた第２の高接続精度パターン群のうちの少なくとも一
つのパターンの少なくとも一部を含み、かつ、少なくと
も一つの未露光の高接続精度パターンの全体を内包する
ように、前記ステージを荷電粒子露光装置の荷電粒子線
光学系との間で前記第１の方向に相対的に移動する第２
ステージ移動工程； （ｆ）以上工程（ｂ）から（ｅ）を繰り返すことによ
り、前記集積回路製造用板状物を荷電粒子線により露光
する繰り返し露光工程。
置又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物を荷電粒子露光
装置の被露光板状物設置ステージに設置する工程； （ｂ）前記ステージに設置された前記板状物上に描画す
べき複数の高接続精度パターンのうち、第１の荷電粒子
線走査対象領域に全体が内包される単一又は複数のパタ
ーンから成る第１の高接続精度パターン群を荷電粒子線
により露光する第１露光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に、第２
の荷電粒子線走査対象領域が前記第１露光工程で露光さ
れた第１の高接続精度パターン群のうちの少なくとも一
つのパターンの少なくとも一部を含み、かつ、少なくと
も一つの未露光の高接続精度パターンの全体を内包する
ように、前記ステージを荷電粒子露光装置の荷電粒子線
光学系との間で第１の方向に相対的に移動する第１ステ
ージ移動工程； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の複数の
高接続精度パターンのうち、第２の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第２の高接続精度パターン群を荷電粒子線により露光
する第２露光工程； （ｅ）前記工程（ｄ）の少なくとも一部と同時に、第３
の荷電粒子線走査対象領域が前記第２露光工程で露光さ
れた第２の高接続精度パターン群のうちの少なくとも一
つのパターンの少なくとも一部を含み、かつ、少なくと
も一つの未露光の高接続精度パターンの全体を内包する
ように、前記ステージを荷電粒子露光装置の荷電粒子線
光学系との間で前記第１の方向に相対的に移動する第２
ステージ移動工程； （ｆ）以上工程（ｂ）から（ｅ）を繰り返すことによ
り、前記集積回路製造用板状物を荷電粒子線により露光
する繰り返し露光工程。
【００２５】８. 上記第７項において、前記荷電粒子線
は電子線である。
は電子線である。
【００２６】９. 上記第８項において、前記第１及び第
２の電子線走査対象領域は実質的に同一形状同一サイズ
である。
２の電子線走査対象領域は実質的に同一形状同一サイズ
である。
【００２７】１０. 上記第９項において、前記板状物の
第１行の露光が完了すると、前記第１の方向と直交する
方向に前記ステージが移動し、再び前記第１の方向に相
対移動することによって、前記板状物の前記第１の主面
の他の部分を露光するものである。
第１行の露光が完了すると、前記第１の方向と直交する
方向に前記ステージが移動し、再び前記第１の方向に相
対移動することによって、前記板状物の前記第１の主面
の他の部分を露光するものである。
【００２８】１１. 以下の工程より成る半導体集積回路
装置又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物を荷電粒子露光
装置の被露光板状物設置ステージに設置する工程； （ｂ）前記ステージに設置された前記板状物上に描画す
べき複数の高接続精度パターンのうち、第１の荷電粒子
線走査対象領域に全体が内包される単一又は複数のパタ
ーンから成る第１の高接続精度パターン群を荷電粒子線
により露光する第１露光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に、第２
の荷電粒子線走査対象領域と前記第１の荷電粒子線走査
対象領域との重なりが、前記第１又は第２の荷電粒子線
走査対象領域の２０％以上になるように、前記ステージ
を荷電粒子露光装置の荷電粒子線光学系との間で第１の
方向に相対的に移動する第１ステージ移動工程； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の複数の
高接続精度パターンのうち、第２の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第２の高接続精度パターン群を荷電粒子線により露光
する第２露光工程； （ｅ）前記工程（ｄ）の少なくとも一部と同時に、第３
の荷電粒子線走査対象領域と前記第２の荷電粒子線走査
対象領域との重なりが、前記第２又は第３の荷電粒子線
走査対象領域の２０％以上になるように、前記ステージ
を荷電粒子露光装置の荷電粒子線光学系との間で前記第
１の方向に相対的に移動する第２ステージ移動工程。
装置又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物を荷電粒子露光
装置の被露光板状物設置ステージに設置する工程； （ｂ）前記ステージに設置された前記板状物上に描画す
べき複数の高接続精度パターンのうち、第１の荷電粒子
線走査対象領域に全体が内包される単一又は複数のパタ
ーンから成る第１の高接続精度パターン群を荷電粒子線
により露光する第１露光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に、第２
の荷電粒子線走査対象領域と前記第１の荷電粒子線走査
対象領域との重なりが、前記第１又は第２の荷電粒子線
走査対象領域の２０％以上になるように、前記ステージ
を荷電粒子露光装置の荷電粒子線光学系との間で第１の
方向に相対的に移動する第１ステージ移動工程； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の複数の
高接続精度パターンのうち、第２の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第２の高接続精度パターン群を荷電粒子線により露光
する第２露光工程； （ｅ）前記工程（ｄ）の少なくとも一部と同時に、第３
の荷電粒子線走査対象領域と前記第２の荷電粒子線走査
対象領域との重なりが、前記第２又は第３の荷電粒子線
走査対象領域の２０％以上になるように、前記ステージ
を荷電粒子露光装置の荷電粒子線光学系との間で前記第
１の方向に相対的に移動する第２ステージ移動工程。
【００２９】１２. 以下の工程より成る半導体集積回路
装置又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物を荷電粒子露光
装置の被露光板状物設置ステージに設置する工程； （ｂ）前記ステージに設置された前記板状物上に描画す
べき複数の高接続精度パターンのうち、第１の荷電粒子
線走査対象領域に全体が内包される単一又は複数のパタ
ーンから成る第１の高接続精度パターン群を荷電粒子線
により露光する第１露光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に、第２
の荷電粒子線走査対象領域と前記第１の荷電粒子線走査
対象領域とが第１の方向において重なるように、前記ス
テージを荷電粒子露光装置の荷電粒子線光学系との間で
前記第１方向に相対的に移動する第１ステージ移動工
程； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の複数の
高接続精度パターンのうち、第２の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第２の高接続精度パターン群を荷電粒子線により露光
する第２露光工程； （ｅ）前記工程（ｄ）の少なくとも一部と同時に、第３
の荷電粒子線走査対象領域と前記第１の荷電粒子線走査
対象領域とが前記第１方向において重なるように、前記
ステージを荷電粒子露光装置の荷電粒子線光学系との間
で前記第１方向に相対的に移動する第２ステージ移動工
程； （ｆ）前記工程（ｄ）及び（ｅ）の後、未露光の複数の
高接続精度パターンのうち、第３の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第３の高接続精度パターン群を荷電粒子線により露光
する第３露光工程。
装置又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物を荷電粒子露光
装置の被露光板状物設置ステージに設置する工程； （ｂ）前記ステージに設置された前記板状物上に描画す
べき複数の高接続精度パターンのうち、第１の荷電粒子
線走査対象領域に全体が内包される単一又は複数のパタ
ーンから成る第１の高接続精度パターン群を荷電粒子線
により露光する第１露光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に、第２
の荷電粒子線走査対象領域と前記第１の荷電粒子線走査
対象領域とが第１の方向において重なるように、前記ス
テージを荷電粒子露光装置の荷電粒子線光学系との間で
前記第１方向に相対的に移動する第１ステージ移動工
程； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の複数の
高接続精度パターンのうち、第２の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第２の高接続精度パターン群を荷電粒子線により露光
する第２露光工程； （ｅ）前記工程（ｄ）の少なくとも一部と同時に、第３
の荷電粒子線走査対象領域と前記第１の荷電粒子線走査
対象領域とが前記第１方向において重なるように、前記
ステージを荷電粒子露光装置の荷電粒子線光学系との間
で前記第１方向に相対的に移動する第２ステージ移動工
程； （ｆ）前記工程（ｄ）及び（ｅ）の後、未露光の複数の
高接続精度パターンのうち、第３の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第３の高接続精度パターン群を荷電粒子線により露光
する第３露光工程。
【００３０】１３. 以下の工程より成る半導体集積回路
装置又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物を荷電粒子露光
装置の被露光板状物設置ステージに設置する工程； （ｂ）前記ステージに設置された前記板状物上に描画す
べき非高接続精度パターンのうち、第１の荷電粒子線走
査対象領域に含まれる部分及び未露光の複数の項接続精
度パターンの前記第１の荷電粒子線走査対象領域に全体
が内包される単一又は複数のパターンから成る第１の高
接続精度パターン群を荷電粒子線により露光する第１露
光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に又は前
記工程（ｂ）の後に、第２の荷電粒子線走査対象領域が
前記第１露光工程で露光された第１の高接続精度パター
ン群のうちの少なくとも一つのパターンの少なくとも一
部を含み、かつ、少なくとも一つの未露光の高接続精度
パターンの全体を内包するように、前記ステージを荷電
粒子露光装置の荷電粒子線光学系との間で第１の方向に
相対的に移動する第１ステージ移動工程； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の非高接
続精度パターンのうち、第２の荷電粒子線走査対象領域
に含まれる部分及び未露光の複数の高接続精度パターン
のうちの第２の荷電粒子線走査対象領域に全体が内包さ
れる単一又は複数のパターンから成る第２の高接続精度
パターン群を荷電粒子線により露光する第２露光工程； （ｅ）前記工程（ｄ）の少なくとも一部と同時に又は前
記工程（ｄ）の後に、第３の荷電粒子線走査対象領域が
前記第２露光工程で露光された第２の高接続精度パター
ン群のうちの少なくとも一つのパターンの少なくとも一
部を含み、かつ、少なくとも一つの未露光の高接続精度
パターンの全体を内包するように、前記ステージを荷電
粒子露光装置の荷電粒子線光学系との間で前記第１の方
向に相対的に移動する第２ステージ移動工程； （ｆ）以上工程（ｂ）から（ｅ）を繰り返すことによ
り、前記集積回路製造用板状物を荷電粒子線により露光
する繰り返し露光工程。
装置又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物を荷電粒子露光
装置の被露光板状物設置ステージに設置する工程； （ｂ）前記ステージに設置された前記板状物上に描画す
べき非高接続精度パターンのうち、第１の荷電粒子線走
査対象領域に含まれる部分及び未露光の複数の項接続精
度パターンの前記第１の荷電粒子線走査対象領域に全体
が内包される単一又は複数のパターンから成る第１の高
接続精度パターン群を荷電粒子線により露光する第１露
光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に又は前
記工程（ｂ）の後に、第２の荷電粒子線走査対象領域が
前記第１露光工程で露光された第１の高接続精度パター
ン群のうちの少なくとも一つのパターンの少なくとも一
部を含み、かつ、少なくとも一つの未露光の高接続精度
パターンの全体を内包するように、前記ステージを荷電
粒子露光装置の荷電粒子線光学系との間で第１の方向に
相対的に移動する第１ステージ移動工程； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の非高接
続精度パターンのうち、第２の荷電粒子線走査対象領域
に含まれる部分及び未露光の複数の高接続精度パターン
のうちの第２の荷電粒子線走査対象領域に全体が内包さ
れる単一又は複数のパターンから成る第２の高接続精度
パターン群を荷電粒子線により露光する第２露光工程； （ｅ）前記工程（ｄ）の少なくとも一部と同時に又は前
記工程（ｄ）の後に、第３の荷電粒子線走査対象領域が
前記第２露光工程で露光された第２の高接続精度パター
ン群のうちの少なくとも一つのパターンの少なくとも一
部を含み、かつ、少なくとも一つの未露光の高接続精度
パターンの全体を内包するように、前記ステージを荷電
粒子露光装置の荷電粒子線光学系との間で前記第１の方
向に相対的に移動する第２ステージ移動工程； （ｆ）以上工程（ｂ）から（ｅ）を繰り返すことによ
り、前記集積回路製造用板状物を荷電粒子線により露光
する繰り返し露光工程。
【００３１】１４. 上記第１３項において、前記荷電粒
子線は電子線である。
子線は電子線である。
【００３２】１５. 上記第１４項において、前記第１及
び第２の電子線走査対象領域は実質的に同一形状同一サ
イズである。
び第２の電子線走査対象領域は実質的に同一形状同一サ
イズである。
【００３３】１６. 荷電粒子露光装置の被露光板状物設
置ステージに露光すべき集積回路製造用板状物を設置し
た状態で前記ステージを前記荷電粒子露光装置の荷電粒
子線光学系との間で第１の方向に相対的に連続移動させ
ながら前記板状物の第１の主面上の荷電粒子線レジスト
膜を荷電粒子により直接描画する半導体集積回路装置又
は集積回路製造用板状物の製造方法であって、 （ａ）前記ステージに設置された前記板状物上に描画す
べき複数の高接続精度パターンのうち、第１の荷電粒子
線走査対象領域に全体が内包される単一又は複数のパタ
ーンから成る第１の高接続精度パターン群を荷電粒子線
により露光する第１露光工程； （ｂ）前記工程（ａ）の後、未露光の複数の高接続精度
パターンのうち、第２の荷電粒子線走査対象領域に全体
が内包される単一又は複数のパターンから成る第２の高
接続精度パターン群を荷電粒子線により露光する第２露
光工程； （ｃ）前記工程（ａ）及び（ｂ）を繰り返すことによ
り、前記集積回路製造用板状物を荷電粒子線により露光
する繰り返し露光工程からなり、前記第２の荷電粒子線
走査対象領域が、前記第１露光工程で露光された第１の
高接続精度パターン群のうちの少なくとも一つのパター
ンの少なくとも一部を含み、かつ、少なくとも一つの未
露光の高接続精度パターンの全体を内包するものであ
る。
置ステージに露光すべき集積回路製造用板状物を設置し
た状態で前記ステージを前記荷電粒子露光装置の荷電粒
子線光学系との間で第１の方向に相対的に連続移動させ
ながら前記板状物の第１の主面上の荷電粒子線レジスト
膜を荷電粒子により直接描画する半導体集積回路装置又
は集積回路製造用板状物の製造方法であって、 （ａ）前記ステージに設置された前記板状物上に描画す
べき複数の高接続精度パターンのうち、第１の荷電粒子
線走査対象領域に全体が内包される単一又は複数のパタ
ーンから成る第１の高接続精度パターン群を荷電粒子線
により露光する第１露光工程； （ｂ）前記工程（ａ）の後、未露光の複数の高接続精度
パターンのうち、第２の荷電粒子線走査対象領域に全体
が内包される単一又は複数のパターンから成る第２の高
接続精度パターン群を荷電粒子線により露光する第２露
光工程； （ｃ）前記工程（ａ）及び（ｂ）を繰り返すことによ
り、前記集積回路製造用板状物を荷電粒子線により露光
する繰り返し露光工程からなり、前記第２の荷電粒子線
走査対象領域が、前記第１露光工程で露光された第１の
高接続精度パターン群のうちの少なくとも一つのパター
ンの少なくとも一部を含み、かつ、少なくとも一つの未
露光の高接続精度パターンの全体を内包するものであ
る。
【００３４】１７. 荷電粒子露光装置の被露光板状物設
置ステージに露光すべき集積回路製造用板状物を設置し
た状態で前記ステージを前記荷電粒子露光装置の荷電粒
子線光学系との間で第１の方向に相対的に連続移動させ
ながら前記板状物の第１の主面上の荷電粒子線レジスト
膜を荷電粒子により直接描画する半導体集積回路装置又
は集積回路製造用板状物の製造方法であって、 （ａ）前記ステージに設置された前記板状物上に描画す
べき非高接続精度パターンのうち、第１の荷電粒子線走
査対象領域に含まれる部分及び未露光の複数の高接続精
度パターンのうちの第１の荷電粒子線走査対象領域に全
体が内包される単一又は複数のパターンから成る第１の
高接続精度パターン群を荷電粒子線により露光する第１
露光工程； （ｂ）前記工程（ａ）の後、未露光の非高接続精度パタ
ーンのうち、第２の荷電粒子線走査対象領域に含まれる
部分及び未露光の複数の高接続精度パターンのうち、第
２の荷電粒子線走査対象領域に全体が内包される単一又
は複数のパターンから成る第２の高接続精度パターン群
を荷電粒子線により露光する第２露光工程； （ｃ）前記工程（ａ）及び（ｂ）を繰り返すことによ
り、前記集積回路製造用板状物を荷電粒子線により露光
する繰り返し露光工程からなり、前記第２の荷電粒子線
走査対象領域が、前記第１露光工程で露光された第１の
高接続精度パターン群のうちの少なくとも一つのパター
ンの少なくとも一部を含み、かつ、少なくとも一つの未
露光の高接続精度パターンの全体を内包するものであ
る。
置ステージに露光すべき集積回路製造用板状物を設置し
た状態で前記ステージを前記荷電粒子露光装置の荷電粒
子線光学系との間で第１の方向に相対的に連続移動させ
ながら前記板状物の第１の主面上の荷電粒子線レジスト
膜を荷電粒子により直接描画する半導体集積回路装置又
は集積回路製造用板状物の製造方法であって、 （ａ）前記ステージに設置された前記板状物上に描画す
べき非高接続精度パターンのうち、第１の荷電粒子線走
査対象領域に含まれる部分及び未露光の複数の高接続精
度パターンのうちの第１の荷電粒子線走査対象領域に全
体が内包される単一又は複数のパターンから成る第１の
高接続精度パターン群を荷電粒子線により露光する第１
露光工程； （ｂ）前記工程（ａ）の後、未露光の非高接続精度パタ
ーンのうち、第２の荷電粒子線走査対象領域に含まれる
部分及び未露光の複数の高接続精度パターンのうち、第
２の荷電粒子線走査対象領域に全体が内包される単一又
は複数のパターンから成る第２の高接続精度パターン群
を荷電粒子線により露光する第２露光工程； （ｃ）前記工程（ａ）及び（ｂ）を繰り返すことによ
り、前記集積回路製造用板状物を荷電粒子線により露光
する繰り返し露光工程からなり、前記第２の荷電粒子線
走査対象領域が、前記第１露光工程で露光された第１の
高接続精度パターン群のうちの少なくとも一つのパター
ンの少なくとも一部を含み、かつ、少なくとも一つの未
露光の高接続精度パターンの全体を内包するものであ
る。
【００３５】１８. 上記第１７項において、前記荷電粒
子線は電子線である。
子線は電子線である。
【００３６】１９. 上記第１８項において、前記第１及
び第２の電子線走査対象領域は実質的に同一形状同一サ
イズである。
び第２の電子線走査対象領域は実質的に同一形状同一サ
イズである。
【００３７】２０. 上記第１９項において、前記板状物
の第１行の露光が完了すると、前記第１の方向と直交す
る方向に前記ステージが移動し、再び前記第１の方向に
相対移動することによって、前記板状物の前記第１の主
面の他の部分を露光するものである。
の第１行の露光が完了すると、前記第１の方向と直交す
る方向に前記ステージが移動し、再び前記第１の方向に
相対移動することによって、前記板状物の前記第１の主
面の他の部分を露光するものである。
【００３８】２１. 電子線源から放射された電子線を、
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を複数の電子線走査対象領域に区分けする場合
に、各電子線走査対象領域内で露光されるパターンは各
電子線走査対象領域内に全体が内包されるパターンで構
成されるようにして、前記複数の電子線走査対象領域の
各々を設定する工程と、（ｂ）前記複数の電子線走査対
象領域のうちの第１の電子線走査対象領域を前記電子光
学系下に機械的に移動した後、前記第１の電子線走査対
象領域内に電子線を走査することにより、前記第１の電
子線走査対象領域内に全体が内包されるパターンを選択
的に露光する工程と、（ｃ）前記複数の電子線走査対象
領域のうちの第２の電子線走査対象領域が前記電子光学
系下に配置されるように前記半導体ウエハを機械的に移
動した後、前記第２の電子線走査対象領域内に電子線を
走査することにより、前記第２の電子線走査対象領域内
に全体が内包されるパターンであって前記第１の電子線
走査対象領域で既に露光されたパターンを除いたパター
ンを選択的に露光する工程とを有し、前記第１の電子線
走査対象領域と第２の電子線走査対象領域とが重なるも
のである。
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を複数の電子線走査対象領域に区分けする場合
に、各電子線走査対象領域内で露光されるパターンは各
電子線走査対象領域内に全体が内包されるパターンで構
成されるようにして、前記複数の電子線走査対象領域の
各々を設定する工程と、（ｂ）前記複数の電子線走査対
象領域のうちの第１の電子線走査対象領域を前記電子光
学系下に機械的に移動した後、前記第１の電子線走査対
象領域内に電子線を走査することにより、前記第１の電
子線走査対象領域内に全体が内包されるパターンを選択
的に露光する工程と、（ｃ）前記複数の電子線走査対象
領域のうちの第２の電子線走査対象領域が前記電子光学
系下に配置されるように前記半導体ウエハを機械的に移
動した後、前記第２の電子線走査対象領域内に電子線を
走査することにより、前記第２の電子線走査対象領域内
に全体が内包されるパターンであって前記第１の電子線
走査対象領域で既に露光されたパターンを除いたパター
ンを選択的に露光する工程とを有し、前記第１の電子線
走査対象領域と第２の電子線走査対象領域とが重なるも
のである。
【００３９】２２. 電子線源から放射された電子線を、
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を複数の電子線走査対象領域に区分けする場合
に、前記複数のパターンに高接続精度パターンと非高接
続精度パターンとが存在する場合には、各電子線走査対
象領域内で露光される高接続精度パターンは各電子線走
査対象領域内に全体が内包される高接続精度パターンで
構成されるようにして、前記複数の電子線走査対象領域
の各々を設定する工程と、（ｂ）前記複数の電子線走査
対象領域のうちの第１の電子線走査対象領域を前記電子
光学系下に機械的に移動した後、前記第１の電子線走査
対象領域内に電子線を走査することにより、前記第１の
電子線走査対象領域内に全体が内包される高接続精度パ
ターンを選択的に露光する工程と、（ｃ）前記複数の電
子線走査対象領域のうちの第２の電子線走査対象領域が
前記電子光学系下に配置されるように前記半導体ウエハ
を機械的に移動した後、前記第２の電子線走査対象領域
内に電子線を走査することにより、前記第２の電子線走
査対象領域内に全体が内包される高接続精度パターンで
あって前記第１の電子線走査対象領域で既に露光された
高接続精度パターンを除いた高接続精度パターンを選択
的に露光する工程とを有し、前記第１の電子線走査対象
領域と第２の電子線走査対象領域とが平面的に重なるも
のである。
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を複数の電子線走査対象領域に区分けする場合
に、前記複数のパターンに高接続精度パターンと非高接
続精度パターンとが存在する場合には、各電子線走査対
象領域内で露光される高接続精度パターンは各電子線走
査対象領域内に全体が内包される高接続精度パターンで
構成されるようにして、前記複数の電子線走査対象領域
の各々を設定する工程と、（ｂ）前記複数の電子線走査
対象領域のうちの第１の電子線走査対象領域を前記電子
光学系下に機械的に移動した後、前記第１の電子線走査
対象領域内に電子線を走査することにより、前記第１の
電子線走査対象領域内に全体が内包される高接続精度パ
ターンを選択的に露光する工程と、（ｃ）前記複数の電
子線走査対象領域のうちの第２の電子線走査対象領域が
前記電子光学系下に配置されるように前記半導体ウエハ
を機械的に移動した後、前記第２の電子線走査対象領域
内に電子線を走査することにより、前記第２の電子線走
査対象領域内に全体が内包される高接続精度パターンで
あって前記第１の電子線走査対象領域で既に露光された
高接続精度パターンを除いた高接続精度パターンを選択
的に露光する工程とを有し、前記第１の電子線走査対象
領域と第２の電子線走査対象領域とが平面的に重なるも
のである。
【００４０】２３. 電子線源から放射された電子線を、
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を複数の電子線走査対象領域に区分けする場合
に、前記複数のパターンに高接続精度パターンと非高接
続精度パターンとが存在する場合には、各電子線走査対
象領域内で露光される高接続精度パターンは各電子線走
査対象領域内に全体が内包される高接続精度パターンで
構成されるようにして、前記複数の電子線走査対象領域
の各々を設定する工程と、（ｂ）前記複数の電子線走査
対象領域のうちの第１の電子線走査対象領域を前記電子
光学系下に機械的に移動した後、前記第１の電子線走査
対象領域内に電子線を走査することにより、前記第１の
電子線走査対象領域内に全体が内包される高接続精度パ
ターンを選択的に露光し、かつ、前記第１の電子線走査
対象領域に内包される非高接続精度パターンの全体およ
び前記第１の電子線走査対象領域に含まれる非高接続精
度パターンの一部分を露光する工程と、（ｃ）前記複数
の電子線走査対象領域のうちの第２の電子線走査対象領
域が前記電子光学系下に配置されるように前記半導体ウ
エハを機械的に移動した後、前記第２の電子線走査対象
領域内に電子線を走査することにより、前記第２の電子
線走査対象領域内に全体が内包されるパターンであって
前記第１の電子線走査対象領域で既に露光されたパター
ンを除いたパターンを選択的に露光し、かつ、前記第１
の電子線走査対象領域で露光されたパターンを除いて前
記第２の電子線走査対象領域に全体が内包される非高接
続精度パターンの全体および前記第２の電子線走査対象
領域に一部が含まれる非高接続精度パターンの一部分を
露光する工程とを有し、前記第１の電子線走査対象領域
と第２の電子線走査対象領域とが平面的に重なるもので
ある。
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を複数の電子線走査対象領域に区分けする場合
に、前記複数のパターンに高接続精度パターンと非高接
続精度パターンとが存在する場合には、各電子線走査対
象領域内で露光される高接続精度パターンは各電子線走
査対象領域内に全体が内包される高接続精度パターンで
構成されるようにして、前記複数の電子線走査対象領域
の各々を設定する工程と、（ｂ）前記複数の電子線走査
対象領域のうちの第１の電子線走査対象領域を前記電子
光学系下に機械的に移動した後、前記第１の電子線走査
対象領域内に電子線を走査することにより、前記第１の
電子線走査対象領域内に全体が内包される高接続精度パ
ターンを選択的に露光し、かつ、前記第１の電子線走査
対象領域に内包される非高接続精度パターンの全体およ
び前記第１の電子線走査対象領域に含まれる非高接続精
度パターンの一部分を露光する工程と、（ｃ）前記複数
の電子線走査対象領域のうちの第２の電子線走査対象領
域が前記電子光学系下に配置されるように前記半導体ウ
エハを機械的に移動した後、前記第２の電子線走査対象
領域内に電子線を走査することにより、前記第２の電子
線走査対象領域内に全体が内包されるパターンであって
前記第１の電子線走査対象領域で既に露光されたパター
ンを除いたパターンを選択的に露光し、かつ、前記第１
の電子線走査対象領域で露光されたパターンを除いて前
記第２の電子線走査対象領域に全体が内包される非高接
続精度パターンの全体および前記第２の電子線走査対象
領域に一部が含まれる非高接続精度パターンの一部分を
露光する工程とを有し、前記第１の電子線走査対象領域
と第２の電子線走査対象領域とが平面的に重なるもので
ある。
【００４１】２４. 電子線源から放射された電子線を、
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を複数の電子線走査対象領域に区分けする場合
に、各電子線走査対象領域内で露光されるパターンは各
電子線走査対象領域内に全体が内包されるパターンで構
成されるようにして、前記複数の電子線走査対象領域の
各々を設定する工程と、（ｂ）前記複数の電子線走査対
象領域のうちの第１の電子線走査対象領域を前記電子光
学系下に配置した後、前記半導体ウエハを前記第１の電
子線走査対象領域の延在方向に沿って連続的に、かつ、
機械的に移動させながら前記第１の電子線走査対象領域
内に電子線を走査することにより、前記第１の電子線走
査対象領域内に全体が内包されるパターンを選択的に露
光する工程と、（ｃ）前記複数の電子線走査対象領域の
うちの第２の電子線走査対象領域が前記電子光学系下に
配置されるように前記半導体ウエハを機械的に移動した
後、前記半導体ウエハを前記第２の電子線走査対象領域
の延在方向に沿って連続的に、かつ、機械的に移動させ
ながら前記第２の電子線走査対象領域内に電子線を走査
することにより、前記第２の電子線走査対象領域内に全
体が内包されるパターンであって前記第１の電子線走査
対象領域で既に露光されたパターンを除いたパターンを
選択的に露光する工程とを有し、前記第１の電子線走査
対象領域と第２の電子線走査対象領域とが平面的に重な
るものである。
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を複数の電子線走査対象領域に区分けする場合
に、各電子線走査対象領域内で露光されるパターンは各
電子線走査対象領域内に全体が内包されるパターンで構
成されるようにして、前記複数の電子線走査対象領域の
各々を設定する工程と、（ｂ）前記複数の電子線走査対
象領域のうちの第１の電子線走査対象領域を前記電子光
学系下に配置した後、前記半導体ウエハを前記第１の電
子線走査対象領域の延在方向に沿って連続的に、かつ、
機械的に移動させながら前記第１の電子線走査対象領域
内に電子線を走査することにより、前記第１の電子線走
査対象領域内に全体が内包されるパターンを選択的に露
光する工程と、（ｃ）前記複数の電子線走査対象領域の
うちの第２の電子線走査対象領域が前記電子光学系下に
配置されるように前記半導体ウエハを機械的に移動した
後、前記半導体ウエハを前記第２の電子線走査対象領域
の延在方向に沿って連続的に、かつ、機械的に移動させ
ながら前記第２の電子線走査対象領域内に電子線を走査
することにより、前記第２の電子線走査対象領域内に全
体が内包されるパターンであって前記第１の電子線走査
対象領域で既に露光されたパターンを除いたパターンを
選択的に露光する工程とを有し、前記第１の電子線走査
対象領域と第２の電子線走査対象領域とが平面的に重な
るものである。
【００４２】２５. 電子線源から放射された電子線を、
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を複数の電子線走査対象領域に区分けする場合
に、前記複数のパターンに高接続精度パターンと非高接
続精度パターンとが存在する場合には、各電子線走査対
象領域内で露光される高接続精度パターンは各電子線走
査対象領域内に全体が内包される高接続精度パターンで
構成されるようにして、前記複数の電子線走査対象領域
の各々を設定する工程と、（ｂ）前記複数の電子線走査
対象領域のうちの第１の電子線走査対象領域を前記電子
光学系下に機械的に移動した後、前記半導体ウエハを前
記第１の電子線走査対象領域の延在方向に沿って連続的
に、かつ、機械的に移動させながら前記第１の電子線走
査対象領域内に電子線を走査することにより、前記第１
の電子線走査対象領域内に全体が内包される高接続精度
パターンを選択的に露光する工程と、（ｃ）前記複数の
電子線走査対象領域のうちの第２の電子線走査対象領域
が前記電子光学系下に配置されるように前記半導体ウエ
ハを機械的に移動した後、前記半導体ウエハを前記第２
の電子線走査対象領域の延在方向に沿って連続的に、か
つ、機械的に移動させながら前記第２の電子線走査対象
領域内に電子線を走査することにより、前記第２の電子
線走査対象領域内に全体が内包される高接続精度パター
ンであって前記第１の電子線走査対象領域で既に露光さ
れた高接続精度パターンを除いた高接続精度パターンを
選択的に露光する工程とを有し、前記第１の電子線走査
対象領域と第２の電子線走査対象領域とが平面的に重な
るものである。
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を複数の電子線走査対象領域に区分けする場合
に、前記複数のパターンに高接続精度パターンと非高接
続精度パターンとが存在する場合には、各電子線走査対
象領域内で露光される高接続精度パターンは各電子線走
査対象領域内に全体が内包される高接続精度パターンで
構成されるようにして、前記複数の電子線走査対象領域
の各々を設定する工程と、（ｂ）前記複数の電子線走査
対象領域のうちの第１の電子線走査対象領域を前記電子
光学系下に機械的に移動した後、前記半導体ウエハを前
記第１の電子線走査対象領域の延在方向に沿って連続的
に、かつ、機械的に移動させながら前記第１の電子線走
査対象領域内に電子線を走査することにより、前記第１
の電子線走査対象領域内に全体が内包される高接続精度
パターンを選択的に露光する工程と、（ｃ）前記複数の
電子線走査対象領域のうちの第２の電子線走査対象領域
が前記電子光学系下に配置されるように前記半導体ウエ
ハを機械的に移動した後、前記半導体ウエハを前記第２
の電子線走査対象領域の延在方向に沿って連続的に、か
つ、機械的に移動させながら前記第２の電子線走査対象
領域内に電子線を走査することにより、前記第２の電子
線走査対象領域内に全体が内包される高接続精度パター
ンであって前記第１の電子線走査対象領域で既に露光さ
れた高接続精度パターンを除いた高接続精度パターンを
選択的に露光する工程とを有し、前記第１の電子線走査
対象領域と第２の電子線走査対象領域とが平面的に重な
るものである。
【００４３】２６. 電子線源から放射された電子線を、
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を前記複数のパターンの状態を考慮して複数の
電子線走査対象領域に区分けする工程と、（ｂ）前記複
数の電子線走査対象領域のうちの露光対象の電子線走査
対象領域を前記電子光学系下に機械的に移動する工程
と、（ｃ）前記半導体ウエハを前記露光対象の電子線走
査対象領域の延在方向に沿って連続的に、かつ、機械的
に移動させながら前記露光対象の電子線走査対象領域内
に電子線を走査することでパターンを露光する工程とを
有し、前記露光対象の電子線走査対象領域内での露光に
際して、前記複数のパターンのうちの少なくても所定の
パターンについては、前記複数の電子線走査対象領域間
に跨らせることなく前記露光対象の電子線走査対象領域
内でパターン全体を露光するものである。
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を前記複数のパターンの状態を考慮して複数の
電子線走査対象領域に区分けする工程と、（ｂ）前記複
数の電子線走査対象領域のうちの露光対象の電子線走査
対象領域を前記電子光学系下に機械的に移動する工程
と、（ｃ）前記半導体ウエハを前記露光対象の電子線走
査対象領域の延在方向に沿って連続的に、かつ、機械的
に移動させながら前記露光対象の電子線走査対象領域内
に電子線を走査することでパターンを露光する工程とを
有し、前記露光対象の電子線走査対象領域内での露光に
際して、前記複数のパターンのうちの少なくても所定の
パターンについては、前記複数の電子線走査対象領域間
に跨らせることなく前記露光対象の電子線走査対象領域
内でパターン全体を露光するものである。
【００４４】２７. 電子線源から放射された電子線を、
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を前記複数のパターンの状態を考慮して複数の
電子線走査対象領域に区分けする工程と、（ｂ）前記複
数の電子線走査対象領域のうちの露光対象の電子線走査
対象領域を前記電子光学系下に機械的に移動する工程
と、（ｃ）前記半導体ウエハを前記露光対象の電子線走
査対象領域の延在方向に沿って連続的に、かつ、機械的
に移動させながら前記露光対象の電子線走査対象領域内
に電子線を走査することでパターンを露光する工程とを
有し、前記露光対象の電子線走査対象領域内での露光に
際して、前記複数のパターンのうちの少なくても高接続
精度パターンについては、前記複数の電子線走査対象領
域間に跨らせることなく前記露光対象の電子線走査対象
領域内でパターン全体を露光するものである。
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を前記複数のパターンの状態を考慮して複数の
電子線走査対象領域に区分けする工程と、（ｂ）前記複
数の電子線走査対象領域のうちの露光対象の電子線走査
対象領域を前記電子光学系下に機械的に移動する工程
と、（ｃ）前記半導体ウエハを前記露光対象の電子線走
査対象領域の延在方向に沿って連続的に、かつ、機械的
に移動させながら前記露光対象の電子線走査対象領域内
に電子線を走査することでパターンを露光する工程とを
有し、前記露光対象の電子線走査対象領域内での露光に
際して、前記複数のパターンのうちの少なくても高接続
精度パターンについては、前記複数の電子線走査対象領
域間に跨らせることなく前記露光対象の電子線走査対象
領域内でパターン全体を露光するものである。
【００４５】２８. 電子線源から放射された電子線を、
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を前記複数のパターンの状態を考慮して複数の
略帯状の電子線走査対象領域に区分けする工程と、
（ｂ）前記複数の略帯状の電子線走査対象領域のうちの
露光対象の略帯状の電子線走査対象領域を前記電子光学
系下に機械的に移動する工程と、（ｃ）前記露光対象に
おける略帯状の電子線走査対象領域内に電子線を走査す
ることでパターンを露光する工程とを有し、前記被露光
面においては、３つ以上の略帯状の電子線走査対象領域
の列がその各々の幅方向部分において平面的に重なるも
のである。
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を前記複数のパターンの状態を考慮して複数の
略帯状の電子線走査対象領域に区分けする工程と、
（ｂ）前記複数の略帯状の電子線走査対象領域のうちの
露光対象の略帯状の電子線走査対象領域を前記電子光学
系下に機械的に移動する工程と、（ｃ）前記露光対象に
おける略帯状の電子線走査対象領域内に電子線を走査す
ることでパターンを露光する工程とを有し、前記被露光
面においては、３つ以上の略帯状の電子線走査対象領域
の列がその各々の幅方向部分において平面的に重なるも
のである。
【００４６】２９. 電子線源から放射された電子線を、
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を前記複数のパターンの状態を考慮して複数の
略帯状の電子線走査対象領域に区分けする工程と、
（ｂ）前記複数の略帯状の電子線走査対象領域のうちの
露光対象の略帯状の電子線走査対象領域を前記電子光学
系下に機械的に移動する工程と、（ｃ）前記半導体ウエ
ハを前記露光対象である略帯状の電子線走査対象領域の
延在方向に沿って連続的に、かつ、機械的に移動させな
がら前記露光対象における略帯状の電子線走査対象領域
内に電子線を走査することでパターンを露光する工程と
を有し、前記被露光面においては、３つ以上の略帯状の
電子線走査対象領域の列がその各々の幅方向部分におい
て平面的に重なるものである。
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を前記複数のパターンの状態を考慮して複数の
略帯状の電子線走査対象領域に区分けする工程と、
（ｂ）前記複数の略帯状の電子線走査対象領域のうちの
露光対象の略帯状の電子線走査対象領域を前記電子光学
系下に機械的に移動する工程と、（ｃ）前記半導体ウエ
ハを前記露光対象である略帯状の電子線走査対象領域の
延在方向に沿って連続的に、かつ、機械的に移動させな
がら前記露光対象における略帯状の電子線走査対象領域
内に電子線を走査することでパターンを露光する工程と
を有し、前記被露光面においては、３つ以上の略帯状の
電子線走査対象領域の列がその各々の幅方向部分におい
て平面的に重なるものである。
【００４７】３０. 電子線源から放射された電子線を、
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を複数の電子線走査対象領域に区分けする場合
に、各電子線走査対象領域内で露光されるパターンは各
電子線走査対象領域内に全体が内包されるパターンで構
成されるようグループ化して、前記複数の電子線走査対
象領域の各々を設定する工程と、（ｂ）前記複数の電子
線走査対象領域のうちの第１の電子線走査対象領域を前
記電子光学系下に機械的に移動した後、前記第１の電子
線走査対象領域内に電子線を走査することにより、前記
第１の電子線走査対象領域内に全体が内包されるパター
ンを選択的に露光する工程と、（ｃ）前記複数の電子線
走査対象領域のうちの第２の電子線走査対象領域が前記
電子光学系下に配置されるように前記半導体ウエハを機
械的に移動した後、前記第２の電子線走査対象領域内に
電子線を走査することにより、前記第２の電子線走査対
象領域内に全体が内包されるパターンであって前記第１
の電子線走査対象領域で既に露光されたパターンを除い
たパターンを選択的に露光する工程とを有し、前記第１
の電子線走査対象領域と第２の電子線走査対象領域とは
平面的に重なり、前記被露光面を複数の電子線走査対象
領域に区分けすべく前記複数のパターンをグループ化す
る場合、複数の選択領域を設け、各選択領域にパターン
の一端が存在するパターン同士を同一グループとするも
のである。
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を複数の電子線走査対象領域に区分けする場合
に、各電子線走査対象領域内で露光されるパターンは各
電子線走査対象領域内に全体が内包されるパターンで構
成されるようグループ化して、前記複数の電子線走査対
象領域の各々を設定する工程と、（ｂ）前記複数の電子
線走査対象領域のうちの第１の電子線走査対象領域を前
記電子光学系下に機械的に移動した後、前記第１の電子
線走査対象領域内に電子線を走査することにより、前記
第１の電子線走査対象領域内に全体が内包されるパター
ンを選択的に露光する工程と、（ｃ）前記複数の電子線
走査対象領域のうちの第２の電子線走査対象領域が前記
電子光学系下に配置されるように前記半導体ウエハを機
械的に移動した後、前記第２の電子線走査対象領域内に
電子線を走査することにより、前記第２の電子線走査対
象領域内に全体が内包されるパターンであって前記第１
の電子線走査対象領域で既に露光されたパターンを除い
たパターンを選択的に露光する工程とを有し、前記第１
の電子線走査対象領域と第２の電子線走査対象領域とは
平面的に重なり、前記被露光面を複数の電子線走査対象
領域に区分けすべく前記複数のパターンをグループ化す
る場合、複数の選択領域を設け、各選択領域にパターン
の一端が存在するパターン同士を同一グループとするも
のである。
【００４８】３１. 電子線源から放射された電子線を、
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を複数の電子線走査対象領域に区分けする場合
に、各電子線走査対象領域内で露光されるパターンは各
電子線走査対象領域内に全体が内包されるパターンで構
成されるようグループ化して、前記複数の電子線走査対
象領域の各々を設定する工程と、（ｂ）前記複数の電子
線走査対象領域のうちの第１の電子線走査対象領域を前
記電子光学系下に機械的に移動した後、前記第１の電子
線走査対象領域内に電子線を走査することにより、前記
第１の電子線走査対象領域内に全体が内包されるパター
ンを選択的に露光する工程と、（ｃ）前記複数の電子線
走査対象領域のうちの第２の電子線走査対象領域が前記
電子光学系下に配置されるように前記半導体ウエハを機
械的に移動した後、前記第２の電子線走査対象領域内に
電子線を走査することにより、前記第２の電子線走査対
象領域内に全体が内包されるパターンであって前記第１
の電子線走査対象領域で既に露光されたパターンを除い
たパターンを選択的に露光する工程とを有し、前記第１
の電子線走査対象領域と第２の電子線走査対象領域とは
平面的に重なり、前記被露光面を複数の電子線走査対象
領域に区分けすべく前記複数のパターンをグループ化す
る場合、層名称またはセル名称を用いてパターンのグル
ープ化を行うものである。
電子光学系を介して半導体ウエハの被露光面に照射する
ことで、前記半導体ウエハ上に複数のパターンを露光す
る半導体集積回路装置の製造方法であって、（ａ）前記
被露光面を複数の電子線走査対象領域に区分けする場合
に、各電子線走査対象領域内で露光されるパターンは各
電子線走査対象領域内に全体が内包されるパターンで構
成されるようグループ化して、前記複数の電子線走査対
象領域の各々を設定する工程と、（ｂ）前記複数の電子
線走査対象領域のうちの第１の電子線走査対象領域を前
記電子光学系下に機械的に移動した後、前記第１の電子
線走査対象領域内に電子線を走査することにより、前記
第１の電子線走査対象領域内に全体が内包されるパター
ンを選択的に露光する工程と、（ｃ）前記複数の電子線
走査対象領域のうちの第２の電子線走査対象領域が前記
電子光学系下に配置されるように前記半導体ウエハを機
械的に移動した後、前記第２の電子線走査対象領域内に
電子線を走査することにより、前記第２の電子線走査対
象領域内に全体が内包されるパターンであって前記第１
の電子線走査対象領域で既に露光されたパターンを除い
たパターンを選択的に露光する工程とを有し、前記第１
の電子線走査対象領域と第２の電子線走査対象領域とは
平面的に重なり、前記被露光面を複数の電子線走査対象
領域に区分けすべく前記複数のパターンをグループ化す
る場合、層名称またはセル名称を用いてパターンのグル
ープ化を行うものである。
【００４９】３２. 電子線源から放射された電子線を、
電子光学系を介してマスク基板の被露光面に照射するこ
とで、前記マスク基板上に複数のパターンを露光するフ
ォトマスクの製造方法であって、（ａ）前記被露光面を
複数の電子線走査対象領域に区分けする場合に、各電子
線走査対象領域内で露光されるパターンは各電子線走査
対象領域内に全体が内包されるパターンで構成されるよ
うにして、前記複数の電子線走査対象領域の各々を設定
する工程と、（ｂ）前記複数の電子線走査対象領域のう
ちの第１の電子線走査対象領域を前記電子光学系下に機
械的に移動した後、前記第１の電子線走査対象領域内に
電子線を走査することにより、前記第１の電子線走査対
象領域内に全体が内包されるパターンを選択的に露光す
る工程と、（ｃ）前記複数の電子線走査対象領域のうち
の第２の電子線走査対象領域が前記電子光学系下に配置
されるように前記マスク基板を機械的に移動した後、前
記第２の電子線走査対象領域内に電子線を走査すること
により、前記第２の電子線走査対象領域内に全体が内包
されるパターンであって前記第１の電子線走査対象領域
で既に露光されたパターンを除いたパターンを選択的に
露光する工程とを有し、前記第１の電子線走査対象領域
と第２の電子線走査対象領域とが重なることを特徴とす
るフォトマスクの製造方法。
電子光学系を介してマスク基板の被露光面に照射するこ
とで、前記マスク基板上に複数のパターンを露光するフ
ォトマスクの製造方法であって、（ａ）前記被露光面を
複数の電子線走査対象領域に区分けする場合に、各電子
線走査対象領域内で露光されるパターンは各電子線走査
対象領域内に全体が内包されるパターンで構成されるよ
うにして、前記複数の電子線走査対象領域の各々を設定
する工程と、（ｂ）前記複数の電子線走査対象領域のう
ちの第１の電子線走査対象領域を前記電子光学系下に機
械的に移動した後、前記第１の電子線走査対象領域内に
電子線を走査することにより、前記第１の電子線走査対
象領域内に全体が内包されるパターンを選択的に露光す
る工程と、（ｃ）前記複数の電子線走査対象領域のうち
の第２の電子線走査対象領域が前記電子光学系下に配置
されるように前記マスク基板を機械的に移動した後、前
記第２の電子線走査対象領域内に電子線を走査すること
により、前記第２の電子線走査対象領域内に全体が内包
されるパターンであって前記第１の電子線走査対象領域
で既に露光されたパターンを除いたパターンを選択的に
露光する工程とを有し、前記第１の電子線走査対象領域
と第２の電子線走査対象領域とが重なることを特徴とす
るフォトマスクの製造方法。
【００５０】３３. 電子線源から放射された電子線を、
電子光学系を介してマスク基板の被露光面に照射するこ
とで、前記マスク基板上に複数のパターンを露光するフ
ォトマスクの製造方法であって、（ａ）前記被露光面を
複数の電子線走査対象領域に区分けする場合に、前記複
数のパターンに高接続精度パターンと非高接続精度パタ
ーンとが存在する場合には、各電子線走査対象領域内で
露光される高接続精度パターンは各電子線走査対象領域
内に全体が内包される高接続精度パターンで構成される
ようにして、前記複数の電子線走査対象領域の各々を設
定する工程と、（ｂ）前記複数の電子線走査対象領域の
うちの第１の電子線走査対象領域を前記電子光学系下に
機械的に移動した後、前記第１の電子線走査対象領域内
に電子線を走査することにより、前記第１の電子線走査
対象領域内に全体が内包される高接続精度パターンを選
択的に露光する工程と、（ｃ）前記複数の電子線走査対
象領域のうちの第２の電子線走査対象領域が前記電子光
学系下に配置されるように前記マスク基板を機械的に移
動した後、前記第２の電子線走査対象領域内に電子線を
走査することにより、前記第２の電子線走査対象領域内
に全体が内包される高接続精度パターンであって前記第
１の電子線走査対象領域で既に露光された高接続精度パ
ターンを除いた高接続精度パターンを選択的に露光する
工程とを有し、前記第１の電子線走査対象領域と第２の
電子線走査対象領域とが平面的に重なるものである。
電子光学系を介してマスク基板の被露光面に照射するこ
とで、前記マスク基板上に複数のパターンを露光するフ
ォトマスクの製造方法であって、（ａ）前記被露光面を
複数の電子線走査対象領域に区分けする場合に、前記複
数のパターンに高接続精度パターンと非高接続精度パタ
ーンとが存在する場合には、各電子線走査対象領域内で
露光される高接続精度パターンは各電子線走査対象領域
内に全体が内包される高接続精度パターンで構成される
ようにして、前記複数の電子線走査対象領域の各々を設
定する工程と、（ｂ）前記複数の電子線走査対象領域の
うちの第１の電子線走査対象領域を前記電子光学系下に
機械的に移動した後、前記第１の電子線走査対象領域内
に電子線を走査することにより、前記第１の電子線走査
対象領域内に全体が内包される高接続精度パターンを選
択的に露光する工程と、（ｃ）前記複数の電子線走査対
象領域のうちの第２の電子線走査対象領域が前記電子光
学系下に配置されるように前記マスク基板を機械的に移
動した後、前記第２の電子線走査対象領域内に電子線を
走査することにより、前記第２の電子線走査対象領域内
に全体が内包される高接続精度パターンであって前記第
１の電子線走査対象領域で既に露光された高接続精度パ
ターンを除いた高接続精度パターンを選択的に露光する
工程とを有し、前記第１の電子線走査対象領域と第２の
電子線走査対象領域とが平面的に重なるものである。
【００５１】３４. 電子線源から放射された電子線を、
電子光学系を介してマスク基板の被露光面に照射するこ
とで、前記マスク基板上に複数のパターンを露光するフ
ォトマスクの製造方法であって、（ａ）前記被露光面を
複数の電子線走査対象領域に区分けする場合に、各電子
線走査対象領域内で露光されるパターンは各電子線走査
対象領域内に全体が内包されるパターンで構成されるよ
うにして、前記複数の電子線走査対象領域の各々を設定
する工程と、（ｂ）前記複数の電子線走査対象領域のう
ちの第１の電子線走査対象領域を前記電子光学系下に配
置した後、前記マスク基板を前記第１の電子線走査対象
領域の延在方向に沿って連続的に、かつ、機械的に移動
させながら前記第１の電子線走査対象領域内に電子線を
走査することにより、前記第１の電子線走査対象領域内
に全体が内包されるパターンを選択的に露光する工程
と、（ｃ）前記複数の電子線走査対象領域のうちの第２
の電子線走査対象領域が前記電子光学系下に配置される
ように前記マスク基板を機械的に移動した後、前記マス
ク基板を前記第２の電子線走査対象領域の延在方向に沿
って連続的に、かつ、機械的に移動させながら前記第２
の電子線走査対象領域内に電子線を走査することによ
り、前記第２の電子線走査対象領域内に全体が内包され
るパターンであって前記第１の電子線走査対象領域で既
に露光されたパターンを除いたパターンを選択的に露光
する工程とを有し、前記第１の電子線走査対象領域と第
２の電子線走査対象領域とが平面的に重なることを特徴
とするフォトマスクの製造方法。
電子光学系を介してマスク基板の被露光面に照射するこ
とで、前記マスク基板上に複数のパターンを露光するフ
ォトマスクの製造方法であって、（ａ）前記被露光面を
複数の電子線走査対象領域に区分けする場合に、各電子
線走査対象領域内で露光されるパターンは各電子線走査
対象領域内に全体が内包されるパターンで構成されるよ
うにして、前記複数の電子線走査対象領域の各々を設定
する工程と、（ｂ）前記複数の電子線走査対象領域のう
ちの第１の電子線走査対象領域を前記電子光学系下に配
置した後、前記マスク基板を前記第１の電子線走査対象
領域の延在方向に沿って連続的に、かつ、機械的に移動
させながら前記第１の電子線走査対象領域内に電子線を
走査することにより、前記第１の電子線走査対象領域内
に全体が内包されるパターンを選択的に露光する工程
と、（ｃ）前記複数の電子線走査対象領域のうちの第２
の電子線走査対象領域が前記電子光学系下に配置される
ように前記マスク基板を機械的に移動した後、前記マス
ク基板を前記第２の電子線走査対象領域の延在方向に沿
って連続的に、かつ、機械的に移動させながら前記第２
の電子線走査対象領域内に電子線を走査することによ
り、前記第２の電子線走査対象領域内に全体が内包され
るパターンであって前記第１の電子線走査対象領域で既
に露光されたパターンを除いたパターンを選択的に露光
する工程とを有し、前記第１の電子線走査対象領域と第
２の電子線走査対象領域とが平面的に重なることを特徴
とするフォトマスクの製造方法。
【００５２】３５. 電子線源から放射された電子線を、
電子光学系を介してマスク基板の被露光面に照射するこ
とで、前記マスク基板上に複数のパターンを露光するフ
ォトマスクの製造方法であって、（ａ）前記被露光面を
複数の電子線走査対象領域に区分けする場合に、前記複
数のパターンに高接続精度パターンと非高接続精度パタ
ーンとが存在する場合には、各電子線走査対象領域内で
露光される高接続精度パターンは各電子線走査対象領域
内に全体が内包される高接続精度パターンで構成される
ようにして、前記複数の電子線走査対象領域の各々を設
定する工程と、（ｂ）前記複数の電子線走査対象領域の
うちの第１の電子線走査対象領域を前記電子光学系下に
機械的に移動した後、前記マスク基板を前記第１の電子
線走査対象領域の延在方向に沿って連続的に、かつ、機
械的に移動させながら前記第１の電子線走査対象領域内
に電子線を走査することにより、前記第１の電子線走査
対象領域内に全体が内包される高接続精度パターンを選
択的に露光する工程と、（ｃ）前記複数の電子線走査対
象領域のうちの第２の電子線走査対象領域が前記電子光
学系下に配置されるように前記マスク基板を機械的に移
動した後、前記マスク基板を前記第２の電子線走査対象
領域の延在方向に沿って連続的に、かつ、機械的に移動
させながら前記第２の電子線走査対象領域内に電子線を
走査することにより、前記第２の電子線走査対象領域内
に全体が内包される高接続精度パターンであって前記第
１の電子線走査対象領域で既に露光された高接続精度パ
ターンを除いた高接続精度パターンを選択的に露光する
工程とを有し、前記第１の電子線走査対象領域と第２の
電子線走査対象領域とが平面的に重なるものである。
電子光学系を介してマスク基板の被露光面に照射するこ
とで、前記マスク基板上に複数のパターンを露光するフ
ォトマスクの製造方法であって、（ａ）前記被露光面を
複数の電子線走査対象領域に区分けする場合に、前記複
数のパターンに高接続精度パターンと非高接続精度パタ
ーンとが存在する場合には、各電子線走査対象領域内で
露光される高接続精度パターンは各電子線走査対象領域
内に全体が内包される高接続精度パターンで構成される
ようにして、前記複数の電子線走査対象領域の各々を設
定する工程と、（ｂ）前記複数の電子線走査対象領域の
うちの第１の電子線走査対象領域を前記電子光学系下に
機械的に移動した後、前記マスク基板を前記第１の電子
線走査対象領域の延在方向に沿って連続的に、かつ、機
械的に移動させながら前記第１の電子線走査対象領域内
に電子線を走査することにより、前記第１の電子線走査
対象領域内に全体が内包される高接続精度パターンを選
択的に露光する工程と、（ｃ）前記複数の電子線走査対
象領域のうちの第２の電子線走査対象領域が前記電子光
学系下に配置されるように前記マスク基板を機械的に移
動した後、前記マスク基板を前記第２の電子線走査対象
領域の延在方向に沿って連続的に、かつ、機械的に移動
させながら前記第２の電子線走査対象領域内に電子線を
走査することにより、前記第２の電子線走査対象領域内
に全体が内包される高接続精度パターンであって前記第
１の電子線走査対象領域で既に露光された高接続精度パ
ターンを除いた高接続精度パターンを選択的に露光する
工程とを有し、前記第１の電子線走査対象領域と第２の
電子線走査対象領域とが平面的に重なるものである。
【００５３】３６. 電子線源から放射された電子線を、
電子光学系を介してマスク基板の被露光面に照射するこ
とで、前記マスク基板上に複数のパターンを露光するフ
ォトマスクの製造方法であって、（ａ）前記被露光面を
前記複数のパターンの状態を考慮して複数の電子線走査
対象領域に区分けする工程と、（ｂ）前記複数の電子線
走査対象領域のうちの露光対象の電子線走査対象領域を
前記電子光学系下に機械的に移動する工程と、（ｃ）前
記マスク基板を前記露光対象の電子線走査対象領域の延
在方向に沿って連続的に、かつ、機械的に移動させなが
ら前記露光対象の電子線走査対象領域内に電子線を走査
することでパターンを露光する工程とを有し、前記露光
対象の電子線走査対象領域内での露光に際して、前記複
数のパターンのうちの少なくても所定のパターンについ
ては、前記複数の電子線走査対象領域間に跨らせること
なく前記露光対象の電子線走査対象領域内でパターン全
体を露光することを特徴とするフォトマスクの製造方
法。
電子光学系を介してマスク基板の被露光面に照射するこ
とで、前記マスク基板上に複数のパターンを露光するフ
ォトマスクの製造方法であって、（ａ）前記被露光面を
前記複数のパターンの状態を考慮して複数の電子線走査
対象領域に区分けする工程と、（ｂ）前記複数の電子線
走査対象領域のうちの露光対象の電子線走査対象領域を
前記電子光学系下に機械的に移動する工程と、（ｃ）前
記マスク基板を前記露光対象の電子線走査対象領域の延
在方向に沿って連続的に、かつ、機械的に移動させなが
ら前記露光対象の電子線走査対象領域内に電子線を走査
することでパターンを露光する工程とを有し、前記露光
対象の電子線走査対象領域内での露光に際して、前記複
数のパターンのうちの少なくても所定のパターンについ
ては、前記複数の電子線走査対象領域間に跨らせること
なく前記露光対象の電子線走査対象領域内でパターン全
体を露光することを特徴とするフォトマスクの製造方
法。
【００５４】３７. 電子線源から放射された電子線を、
電子光学系を介してマスク基板の被露光面に照射するこ
とで、前記マスク基板上に複数のパターンを露光するフ
ォトマスクの製造方法であって、（ａ）前記被露光面を
前記複数のパターンの状態を考慮して複数の電子線走査
対象領域に区分けする工程と、（ｂ）前記複数の電子線
走査対象領域のうちの露光対象の電子線走査対象領域を
前記電子光学系下に機械的に移動する工程と、（ｃ）前
記マスク基板を前記露光対象の電子線走査対象領域の延
在方向に沿って連続的に、かつ、機械的に移動させなが
ら前記露光対象の電子線走査対象領域内に電子線を走査
することでパターンを露光する工程とを有し、前記露光
対象の電子線走査対象領域内での露光に際して、前記複
数のパターンのうちの少なくても高接続精度パターンに
ついては、前記複数の電子線走査対象領域間に跨らせる
ことなく前記露光対象の電子線走査対象領域内でパター
ン全体を露光するものである。
電子光学系を介してマスク基板の被露光面に照射するこ
とで、前記マスク基板上に複数のパターンを露光するフ
ォトマスクの製造方法であって、（ａ）前記被露光面を
前記複数のパターンの状態を考慮して複数の電子線走査
対象領域に区分けする工程と、（ｂ）前記複数の電子線
走査対象領域のうちの露光対象の電子線走査対象領域を
前記電子光学系下に機械的に移動する工程と、（ｃ）前
記マスク基板を前記露光対象の電子線走査対象領域の延
在方向に沿って連続的に、かつ、機械的に移動させなが
ら前記露光対象の電子線走査対象領域内に電子線を走査
することでパターンを露光する工程とを有し、前記露光
対象の電子線走査対象領域内での露光に際して、前記複
数のパターンのうちの少なくても高接続精度パターンに
ついては、前記複数の電子線走査対象領域間に跨らせる
ことなく前記露光対象の電子線走査対象領域内でパター
ン全体を露光するものである。
【００５５】３８. 電子線源から放射された電子線を、
電子光学系を介してマスク基板の被露光面に照射するこ
とで、前記マスク基板上に複数のパターンを露光するフ
ォトマスクの製造方法であって、（ａ）前記被露光面を
前記複数のパターンの状態を考慮して複数の略帯状の電
子線走査対象領域に区分けする工程と、（ｂ）前記複数
の略帯状の電子線走査対象領域のうちの露光対象の略帯
状の電子線走査対象領域を前記電子光学系下に機械的に
移動する工程と、（ｃ）前記露光対象における略帯状の
電子線走査対象領域内に電子線を走査することでパター
ンを露光する工程とを有し、前記被露光面においては、
３つ以上の略帯状の電子線走査対象領域の列がその各々
の幅方向部分において平面的に重なることを特徴とする
フォトマスクの製造方法。
電子光学系を介してマスク基板の被露光面に照射するこ
とで、前記マスク基板上に複数のパターンを露光するフ
ォトマスクの製造方法であって、（ａ）前記被露光面を
前記複数のパターンの状態を考慮して複数の略帯状の電
子線走査対象領域に区分けする工程と、（ｂ）前記複数
の略帯状の電子線走査対象領域のうちの露光対象の略帯
状の電子線走査対象領域を前記電子光学系下に機械的に
移動する工程と、（ｃ）前記露光対象における略帯状の
電子線走査対象領域内に電子線を走査することでパター
ンを露光する工程とを有し、前記被露光面においては、
３つ以上の略帯状の電子線走査対象領域の列がその各々
の幅方向部分において平面的に重なることを特徴とする
フォトマスクの製造方法。
【００５６】３９. 電子線源から放射された電子線を、
電子光学系を介してマスク基板の被露光面に照射するこ
とで、前記マスク基板上に複数のパターンを露光するフ
ォトマスクの製造方法であって、（ａ）前記被露光面を
前記複数のパターンの状態を考慮して複数の略帯状の電
子線走査対象領域に区分けする工程と、（ｂ）前記複数
の略帯状の電子線走査対象領域のうちの露光対象の略帯
状の電子線走査対象領域を前記電子光学系下に機械的に
移動する工程と、（ｃ）前記マスク基板を前記露光対象
である略帯状の電子線走査対象領域の延在方向に沿って
連続的に、かつ、機械的に移動させながら前記露光対象
における略帯状の電子線走査対象領域内に電子線を走査
することでパターンを露光する工程とを有し、前記被露
光面においては、３つ以上の略帯状の電子線走査対象領
域の列がその各々の幅方向部分において平面的に重なる
ものである。
電子光学系を介してマスク基板の被露光面に照射するこ
とで、前記マスク基板上に複数のパターンを露光するフ
ォトマスクの製造方法であって、（ａ）前記被露光面を
前記複数のパターンの状態を考慮して複数の略帯状の電
子線走査対象領域に区分けする工程と、（ｂ）前記複数
の略帯状の電子線走査対象領域のうちの露光対象の略帯
状の電子線走査対象領域を前記電子光学系下に機械的に
移動する工程と、（ｃ）前記マスク基板を前記露光対象
である略帯状の電子線走査対象領域の延在方向に沿って
連続的に、かつ、機械的に移動させながら前記露光対象
における略帯状の電子線走査対象領域内に電子線を走査
することでパターンを露光する工程とを有し、前記被露
光面においては、３つ以上の略帯状の電子線走査対象領
域の列がその各々の幅方向部分において平面的に重なる
ものである。
【００５７】４０. 電子線源から放射された電子線を、
電子光学系を介してマスク基板の被露光面に照射するこ
とで、前記マスク基板上に複数のパターンを露光するフ
ォトマスクの製造方法であって、（ａ）前記被露光面を
複数の電子線走査対象領域に区分けする場合に、各電子
線走査対象領域内で露光されるパターンは各電子線走査
対象領域内に全体が内包されるパターンで構成されるよ
うグループ化して、前記複数の電子線走査対象領域の各
々を設定する工程と、（ｂ）前記複数の電子線走査対象
領域のうちの第１の電子線走査対象領域を前記電子光学
系下に機械的に移動した後、前記第１の電子線走査対象
領域内に電子線を走査することにより、前記第１の電子
線走査対象領域内に全体が内包されるパターンを選択的
に露光する工程と、（ｃ）前記複数の電子線走査対象領
域のうちの第２の電子線走査対象領域が前記電子光学系
下に配置されるように前記マスク基板を機械的に移動し
た後、前記第２の電子線走査対象領域内に電子線を走査
することにより、前記第２の電子線走査対象領域内に全
体が内包されるパターンであって前記第１の電子線走査
対象領域で既に露光されたパターンを除いたパターンを
選択的に露光する工程とを有し、前記第１の電子線走査
対象領域と第２の電子線走査対象領域とは平面的に重な
り、前記被露光面を複数の電子線走査対象領域に区分け
すべく前記複数のパターンをグループ化する場合、複数
の選択領域を設け、各選択領域にパターンの一端が存在
するパターン同士を同一グループとすることを特徴とす
るフォトマスクの製造方法。
電子光学系を介してマスク基板の被露光面に照射するこ
とで、前記マスク基板上に複数のパターンを露光するフ
ォトマスクの製造方法であって、（ａ）前記被露光面を
複数の電子線走査対象領域に区分けする場合に、各電子
線走査対象領域内で露光されるパターンは各電子線走査
対象領域内に全体が内包されるパターンで構成されるよ
うグループ化して、前記複数の電子線走査対象領域の各
々を設定する工程と、（ｂ）前記複数の電子線走査対象
領域のうちの第１の電子線走査対象領域を前記電子光学
系下に機械的に移動した後、前記第１の電子線走査対象
領域内に電子線を走査することにより、前記第１の電子
線走査対象領域内に全体が内包されるパターンを選択的
に露光する工程と、（ｃ）前記複数の電子線走査対象領
域のうちの第２の電子線走査対象領域が前記電子光学系
下に配置されるように前記マスク基板を機械的に移動し
た後、前記第２の電子線走査対象領域内に電子線を走査
することにより、前記第２の電子線走査対象領域内に全
体が内包されるパターンであって前記第１の電子線走査
対象領域で既に露光されたパターンを除いたパターンを
選択的に露光する工程とを有し、前記第１の電子線走査
対象領域と第２の電子線走査対象領域とは平面的に重な
り、前記被露光面を複数の電子線走査対象領域に区分け
すべく前記複数のパターンをグループ化する場合、複数
の選択領域を設け、各選択領域にパターンの一端が存在
するパターン同士を同一グループとすることを特徴とす
るフォトマスクの製造方法。
【００５８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
【００５９】以下の実施の形態では、便宜上複数の実施
の形態またはセクションに分けて記載するが、それらは
お互いに別々のものではなく、特にそうでない旨を記載
したものを除き、他の実施の形態等の一部の変形例また
は詳細を示すものとする。
の形態またはセクションに分けて記載するが、それらは
お互いに別々のものではなく、特にそうでない旨を記載
したものを除き、他の実施の形態等の一部の変形例また
は詳細を示すものとする。
【００６０】なお、数を特定する場合に「一つの」等と
いう場合は特に単一である旨を限定している場合を除き
「少なくとも一つの」を意味するものとする。また、実
施の形態に例示した同一又は類似の構成要素の特定の個
数は特にその数値に限定されるものではなく、特にそう
でない旨を記載した場合又は記載から限定されているこ
とが自明な場合以外、それ以上でもそれ以下でも良いこ
とは言うまでもない。
いう場合は特に単一である旨を限定している場合を除き
「少なくとも一つの」を意味するものとする。また、実
施の形態に例示した同一又は類似の構成要素の特定の個
数は特にその数値に限定されるものではなく、特にそう
でない旨を記載した場合又は記載から限定されているこ
とが自明な場合以外、それ以上でもそれ以下でも良いこ
とは言うまでもない。
【００６１】以下の説明では、荷電ビーム描画のうち、
特に可変形成ビームによるベクタスキャン型移動台連続
移動電子線描画技術を用いて、半導体集積回路をその上
に形成する半導体ウエハ、すなわち、集積回路ウエハ上
に所定のパターンを直接描画する場合に適用した例を主
に説明する。
特に可変形成ビームによるベクタスキャン型移動台連続
移動電子線描画技術を用いて、半導体集積回路をその上
に形成する半導体ウエハ、すなわち、集積回路ウエハ上
に所定のパターンを直接描画する場合に適用した例を主
に説明する。
【００６２】しかしながら、本発明はそれに限定される
ものではなく種々適用可能であり、例えば可変形成ビー
ムとセルプロジェクション（回路パターンに対応する領
域を一括して露光するもの）を組合せて露光するハイブ
リッド方式、セルプロジェクション単独のもの、ラスタ
スキャン方式の「荷電ビーム描画」（電子線、イオンビ
ーム）にも適用できることは言うまでもない。半導体ウ
エハ移動方式も連続移動に限らず、ステップアンドリピ
ート方式等でも良いことは言うまでもない。
ものではなく種々適用可能であり、例えば可変形成ビー
ムとセルプロジェクション（回路パターンに対応する領
域を一括して露光するもの）を組合せて露光するハイブ
リッド方式、セルプロジェクション単独のもの、ラスタ
スキャン方式の「荷電ビーム描画」（電子線、イオンビ
ーム）にも適用できることは言うまでもない。半導体ウ
エハ移動方式も連続移動に限らず、ステップアンドリピ
ート方式等でも良いことは言うまでもない。
【００６３】また、露光対象はシリコンウエハに限定さ
れず、位相シフトマスク等のような半導体集積回路露光
用のマスクまたはレチクル、薄膜トランジスタ液晶表示
板等、半導体集積回路装置の製造に使用する「集積回路
製造用板状物」（半導体ウエハ、マスク基板、ＴＦＴ液
晶基板等）一般に適用できることは言うまでもない。
れず、位相シフトマスク等のような半導体集積回路露光
用のマスクまたはレチクル、薄膜トランジスタ液晶表示
板等、半導体集積回路装置の製造に使用する「集積回路
製造用板状物」（半導体ウエハ、マスク基板、ＴＦＴ液
晶基板等）一般に適用できることは言うまでもない。
【００６４】（実施の形態１）図１は、本発明の一実施
の形態である電子線露光装置における要部の構成の一例
を示すブロック図、図２は半導体ウェハの平面図、図３
は半導体ウェハの被露光面における露光ストライプを説
明する図、図４は任意のストライプを構成する副偏向領
域の配置を示す説明図、図５は任意のストライプの露光
制御に用いられる描画デ−タの構成の説明図、図６およ
び図７は本発明者が検討した電子線露光技術の問題を説
明するための説明図、図８は本発明の技術思想の説明図
であってこれから露光しようとしているパターンの説明
図、図９は本発明の技術思想の説明図であって図８のパ
ターンのグループ化を説明するためのパターンの説明
図、図１０〜図１２は本発明の技術思想の説明図であっ
て図８のパターンを複数のブロックに分割した後の各ブ
ロックのパターンの説明図、図１３（ａ）〜（ｃ）は図
１０〜図１２の各ブロックの露光データの構成図、図１
４〜図１７は図１３の露光データに基づいた露光処理に
よるパターン露光処理を説明するための説明図、図１８
は本発明の技術思想の説明図であってこれから露光しよ
うとしているパターンの説明図、図１９〜図２１は図１
８のパターンの露光処理を説明するための説明図、図２
２は任意のストライプにブロックを配置する場合の説明
図、図２３は図２２のストライプの各ブロックに副偏向
領域を配置する場合の説明図、図２４および図２５は本
発明者が検討した通常の電子線露光処理によるメモリデ
バイスでのストライプ分割の説明図、図２６は本実施の
形態の電子線露光技術をメモリデバイスに適用した場合
の説明図、図２７〜図３０は図２６のメモリデバイスの
製造工程中における要部拡大断面図である。
の形態である電子線露光装置における要部の構成の一例
を示すブロック図、図２は半導体ウェハの平面図、図３
は半導体ウェハの被露光面における露光ストライプを説
明する図、図４は任意のストライプを構成する副偏向領
域の配置を示す説明図、図５は任意のストライプの露光
制御に用いられる描画デ−タの構成の説明図、図６およ
び図７は本発明者が検討した電子線露光技術の問題を説
明するための説明図、図８は本発明の技術思想の説明図
であってこれから露光しようとしているパターンの説明
図、図９は本発明の技術思想の説明図であって図８のパ
ターンのグループ化を説明するためのパターンの説明
図、図１０〜図１２は本発明の技術思想の説明図であっ
て図８のパターンを複数のブロックに分割した後の各ブ
ロックのパターンの説明図、図１３（ａ）〜（ｃ）は図
１０〜図１２の各ブロックの露光データの構成図、図１
４〜図１７は図１３の露光データに基づいた露光処理に
よるパターン露光処理を説明するための説明図、図１８
は本発明の技術思想の説明図であってこれから露光しよ
うとしているパターンの説明図、図１９〜図２１は図１
８のパターンの露光処理を説明するための説明図、図２
２は任意のストライプにブロックを配置する場合の説明
図、図２３は図２２のストライプの各ブロックに副偏向
領域を配置する場合の説明図、図２４および図２５は本
発明者が検討した通常の電子線露光処理によるメモリデ
バイスでのストライプ分割の説明図、図２６は本実施の
形態の電子線露光技術をメモリデバイスに適用した場合
の説明図、図２７〜図３０は図２６のメモリデバイスの
製造工程中における要部拡大断面図である。
【００６５】図１に示すように、電子線露光装置（荷電
粒子露光装置）ＥＢにおいて、水平面内において移動自
在なＸ−Ｙテ−ブル等からなる移動台（ステージ）１の
上には、例えば表面に感電子線レジスト膜等が塗着され
た半導体ウェハ（半導体製造用板状物、被露光物）２が
載置されている。なお、半導体ウエハ２は、静電吸着又
は真空吸着により吸着された状態で移動台１上に載置さ
れる。
粒子露光装置）ＥＢにおいて、水平面内において移動自
在なＸ−Ｙテ−ブル等からなる移動台（ステージ）１の
上には、例えば表面に感電子線レジスト膜等が塗着され
た半導体ウェハ（半導体製造用板状物、被露光物）２が
載置されている。なお、半導体ウエハ２は、静電吸着又
は真空吸着により吸着された状態で移動台１上に載置さ
れる。
【００６６】前記移動台１の上方には電子線源３が設け
られており、移動台１に載置された半導体ウエハ２に向
けて電子線（荷電粒子線）４が放射されるように構成さ
れている。電子線源３と移動台１との間には成形器５お
よび対物レンズ６、主偏向器７、副偏向器８から構成さ
れる電子光学系９が設けられている。なお、成形器５に
は、ブランカー、第１アパーチャ、図形選択偏向器、成
形レンズ、第２アパーチャおよび縮小レンズを含む。ま
た、特に限定されないが、電子線源３の加速電圧は、例
えば５０ｋＶに設定可能である。
られており、移動台１に載置された半導体ウエハ２に向
けて電子線（荷電粒子線）４が放射されるように構成さ
れている。電子線源３と移動台１との間には成形器５お
よび対物レンズ６、主偏向器７、副偏向器８から構成さ
れる電子光学系９が設けられている。なお、成形器５に
は、ブランカー、第１アパーチャ、図形選択偏向器、成
形レンズ、第２アパーチャおよび縮小レンズを含む。ま
た、特に限定されないが、電子線源３の加速電圧は、例
えば５０ｋＶに設定可能である。
【００６７】電子線源３から放射される電子線４は主偏
向器７による所定の副偏向領域への位置決めと対物レン
ズ６により半導体ウエハ２の表面に焦点合わせが行わた
状態で、成形器５による光電子面の所定の形状への成形
と副偏向器８による副偏向領域内の位置決を組み合わせ
ることにより半導体ウエハ２上の任意の位置に照射され
るように構成されている。通常、主偏向器７の偏向幅は
５ｍｍ、副偏向器８の偏向幅は１００μｍ程度である。
なお、主偏向器７による偏向動作は、相対的に大きな領
域で行え、かつ、相対的に遅い。また、副偏向器８によ
る偏向動作は、相対的に小さい領域で行え、かつ、相対
的に速く行える。
向器７による所定の副偏向領域への位置決めと対物レン
ズ６により半導体ウエハ２の表面に焦点合わせが行わた
状態で、成形器５による光電子面の所定の形状への成形
と副偏向器８による副偏向領域内の位置決を組み合わせ
ることにより半導体ウエハ２上の任意の位置に照射され
るように構成されている。通常、主偏向器７の偏向幅は
５ｍｍ、副偏向器８の偏向幅は１００μｍ程度である。
なお、主偏向器７による偏向動作は、相対的に大きな領
域で行え、かつ、相対的に遅い。また、副偏向器８によ
る偏向動作は、相対的に小さい領域で行え、かつ、相対
的に速く行える。
【００６８】成形器５は成形器制御部１０および成形信
号発生部１１を介して演算部１２に電気的に接続され、
対物レンズ６はレンズ制御部１３および位置信号発生部
１４を介して前記演算部１２に電気的に接続されてい
る。また、主偏向器７、副偏向器８は、各々主偏向制御
部１５、副偏向制御部１６に電気的に接続され、さら
に、位置信号発生部１４を介して前記演算部１２に電気
的に接続されている。
号発生部１１を介して演算部１２に電気的に接続され、
対物レンズ６はレンズ制御部１３および位置信号発生部
１４を介して前記演算部１２に電気的に接続されてい
る。また、主偏向器７、副偏向器８は、各々主偏向制御
部１５、副偏向制御部１６に電気的に接続され、さら
に、位置信号発生部１４を介して前記演算部１２に電気
的に接続されている。
【００６９】演算部１２は、高速なアクセスが可能なバ
ッファメモリ１７を介して制御計算機１８に電気的に接
続されている。この制御計算機１８には、露光デ−タ格
納部１９が電気的に接続されている。この露光データ格
納部１９は、例えば大容量の磁気ディスク等からなり、
前記半導体ウエハ２に対して露光すべき複数の図形デ−
タを格納する構造になっている。そして、制御計算機１
８によって適宜選択された所定の露光デ−タが必要に応
じて前記バッファメモリ１７に転送されるように構成さ
れている。
ッファメモリ１７を介して制御計算機１８に電気的に接
続されている。この制御計算機１８には、露光デ−タ格
納部１９が電気的に接続されている。この露光データ格
納部１９は、例えば大容量の磁気ディスク等からなり、
前記半導体ウエハ２に対して露光すべき複数の図形デ−
タを格納する構造になっている。そして、制御計算機１
８によって適宜選択された所定の露光デ−タが必要に応
じて前記バッファメモリ１７に転送されるように構成さ
れている。
【００７０】さらに、移動台１は移動台制御部２０を介
して制御計算機１８に電気的に接続され、適宜半導体ウ
エハ２の任意の露光領域を前記電子光学系９の下に位置
決め制御されるように構成されている。移動台制御部２
０は演算部１２に電気的に接続されており移動台１の制
御計算機１８から与えられる目標位置と実際の位置の差
分等を演算部１２に与えるように構成されている。
して制御計算機１８に電気的に接続され、適宜半導体ウ
エハ２の任意の露光領域を前記電子光学系９の下に位置
決め制御されるように構成されている。移動台制御部２
０は演算部１２に電気的に接続されており移動台１の制
御計算機１８から与えられる目標位置と実際の位置の差
分等を演算部１２に与えるように構成されている。
【００７１】一方、図２に示すように、半導体ウェハを
一例とした半導体ウエハ２の表面には複数の半導体素子
形成領域Ｃｈ１，Ｃｈ２，Ｃｈ３，・・・・・，Ｃｈｎ
（半導体チップの形成領域に対応）が互いに区切られて
形成されている。通常、電子線露光装置ＥＢの主偏向器
７の偏向幅は、半導体素子形成領域Ｃｈ１，Ｃｈ２，Ｃ
ｈ３，・・・・・，Ｃｈｎの個々の寸法より小さいた
め、図３に示すように、制御計算機１８は半導体ウエハ
２の表面を主偏向器７の偏向幅以内の幅を有する複数の
ストライプ（荷電粒子線走査対象領域）Ｓ１，Ｓ２，Ｓ
３，・・・・・，Ｓｎに区画し露光単位としている。そ
して、制御計算機１８は、通常、半導体素子形成領域単
位で構成されている半導体素子形成領域Ｃｈ１，Ｃｈ
２，Ｃｈ３，・・・・・，Ｃｈｎに露光すべき描画デ−
タを露光デ−タ格納部１９から読み出し、ストライプＳ
１，Ｓ２，Ｓ３，・・・・・，Ｓｎ単位に組み替えてバ
ッファメモリ１７へ一時的に格納する。なお、図３に
は、各ストライプＳ1 〜Ｓｎが各半導体素子形成領域Ｃ
ｈ1 〜Ｃｈｎを２分割することで形成されている場合が
示されているが、これは図面を見易くするためのもので
あり、これに限定されるものではなく、各半導体素子形
成領域Ｃｈ1 〜Ｃｈｎをもっと細かくストライプで分割
するようにしても良い。
一例とした半導体ウエハ２の表面には複数の半導体素子
形成領域Ｃｈ１，Ｃｈ２，Ｃｈ３，・・・・・，Ｃｈｎ
（半導体チップの形成領域に対応）が互いに区切られて
形成されている。通常、電子線露光装置ＥＢの主偏向器
７の偏向幅は、半導体素子形成領域Ｃｈ１，Ｃｈ２，Ｃ
ｈ３，・・・・・，Ｃｈｎの個々の寸法より小さいた
め、図３に示すように、制御計算機１８は半導体ウエハ
２の表面を主偏向器７の偏向幅以内の幅を有する複数の
ストライプ（荷電粒子線走査対象領域）Ｓ１，Ｓ２，Ｓ
３，・・・・・，Ｓｎに区画し露光単位としている。そ
して、制御計算機１８は、通常、半導体素子形成領域単
位で構成されている半導体素子形成領域Ｃｈ１，Ｃｈ
２，Ｃｈ３，・・・・・，Ｃｈｎに露光すべき描画デ−
タを露光デ−タ格納部１９から読み出し、ストライプＳ
１，Ｓ２，Ｓ３，・・・・・，Ｓｎ単位に組み替えてバ
ッファメモリ１７へ一時的に格納する。なお、図３に
は、各ストライプＳ1 〜Ｓｎが各半導体素子形成領域Ｃ
ｈ1 〜Ｃｈｎを２分割することで形成されている場合が
示されているが、これは図面を見易くするためのもので
あり、これに限定されるものではなく、各半導体素子形
成領域Ｃｈ1 〜Ｃｈｎをもっと細かくストライプで分割
するようにしても良い。
【００７２】ストライプＳ1 〜Ｓｎのうちの任意のスト
ライプＳｉを図４に示す。このストライプＳｉには、例
えば平面正方形状の副偏向領域ｓｆ１，ｓｆ２，ｓｆ３
・・・ｓｆｎが、ストライプＳｉの一端から他端へ向か
って敷き詰められて配置される。各副偏向領域ｓｆ1 〜
Ｓｆｎの大きさは、例えば１００μｍ角程度である。
ライプＳｉを図４に示す。このストライプＳｉには、例
えば平面正方形状の副偏向領域ｓｆ１，ｓｆ２，ｓｆ３
・・・ｓｆｎが、ストライプＳｉの一端から他端へ向か
って敷き詰められて配置される。各副偏向領域ｓｆ1 〜
Ｓｆｎの大きさは、例えば１００μｍ角程度である。
【００７３】上記のようなバッファメモリ１７に一時的
に格納されたストライプｓｆ1 〜ｓｆｎの描画データの
構造を図５に示す。Ａｄｄ1 〜Ａｄｄｎはバッファメモ
リ１７のアドレスを示している。各副偏向領域のデータ
ヘッダには副偏向領域のＸ座標およびこれに直交するＹ
座標のデータが記されている。また、各副偏向領域の単
位図形データには、図種（図形の種類）、Ｘ座標、Ｙ座
標、図形幅および図形高さ等のデータが記されている。
に格納されたストライプｓｆ1 〜ｓｆｎの描画データの
構造を図５に示す。Ａｄｄ1 〜Ａｄｄｎはバッファメモ
リ１７のアドレスを示している。各副偏向領域のデータ
ヘッダには副偏向領域のＸ座標およびこれに直交するＹ
座標のデータが記されている。また、各副偏向領域の単
位図形データには、図種（図形の種類）、Ｘ座標、Ｙ座
標、図形幅および図形高さ等のデータが記されている。
【００７４】次に、半導体ウエハ２の露光処理を説明す
る。図１に示した電子線露光装置ＥＢの制御計算機１８
は移動台制御部２０を介して移動台１の位置制御を行い
任意のストライプＳｉの概ね中央を電子光学系９の下に
配置した後、移動台１を該ストライプＳｉの長手方向の
一端から他端へ向かって電子線を走査できるように移動
台１を連続的に移動させ、かつ、演算部１２を介して電
子光学系９の制御を行い該ストライプＳｉのパターンに
対する露光を実施する。通常は、ストライプＳ１，Ｓ
２，Ｓ３，・・・・・，Ｓｎの順序で図３の矢印に示す
ように半導体ウエハ２の一端から他端へ向かって露光さ
れる。
る。図１に示した電子線露光装置ＥＢの制御計算機１８
は移動台制御部２０を介して移動台１の位置制御を行い
任意のストライプＳｉの概ね中央を電子光学系９の下に
配置した後、移動台１を該ストライプＳｉの長手方向の
一端から他端へ向かって電子線を走査できるように移動
台１を連続的に移動させ、かつ、演算部１２を介して電
子光学系９の制御を行い該ストライプＳｉのパターンに
対する露光を実施する。通常は、ストライプＳ１，Ｓ
２，Ｓ３，・・・・・，Ｓｎの順序で図３の矢印に示す
ように半導体ウエハ２の一端から他端へ向かって露光さ
れる。
【００７５】具体的には、演算部１２はバッファメモリ
１６より読み出した該ストライプのデ−タ内の第１の副
偏向領域ｓｆ１のデ−タヘッダ−に記述されている該副
偏向領域の座標に基づいて主偏向信号を算出し、位置信
号発生部１４と偏向器制御部１５を介して主偏向器７を
制御し電子線４の当該副偏向領域ｓｆ１の基準点への位
置合わせと位置信号発生部１４とレンズ制御部１３を介
し対物レンズを制御し当該副偏向領域ｓｆ１表面への焦
点合わせを行なう。この状態で演算部１２は第１の副偏
向領域ｓｆ１デ−タ内の図種、Ｘ始点、Ｙ始点、図形
幅、図形高さデ−タから構成される単位図形デ−タを読
み出し、該図形デ−タに基づき電子線４の光電子面の形
状信号を算出し成形信号発生部１１と成形器制御部１０
を介して成形器５を制御し電子線４の光電子面の形状を
所定の形状に成形し、かつ、副偏向信号を算出し位置信
号発生部１４および副偏向制御部１６を介して副偏向器
８ａを制御し電子線４を副偏向領域ｓｆ１内の所定の位
置に照射する。この場合、電子線４の副偏向領域ｓｆ１
内の所定の位置への照射に当たっては移動台制御部２０
から演算部１２に与えられる移動台１の目標位置からの
差分は主偏向信号あるいは副偏向信号に加算され電子線
４は半導体ウエハ２上に位置精度よく照射される。通常
この電子線４の照射を複数回行なうことにより各単位図
形デ−タの露光か終了する。演算部１２は第１の副偏向
領域ｓｆ１のデ−タ内における全ての単位図形デ−タに
基づく電子線４による露光が終了すると第２の副偏向領
域ｓｆ２デ−タを読み出し同様な露光動作を行なう。
１６より読み出した該ストライプのデ−タ内の第１の副
偏向領域ｓｆ１のデ−タヘッダ−に記述されている該副
偏向領域の座標に基づいて主偏向信号を算出し、位置信
号発生部１４と偏向器制御部１５を介して主偏向器７を
制御し電子線４の当該副偏向領域ｓｆ１の基準点への位
置合わせと位置信号発生部１４とレンズ制御部１３を介
し対物レンズを制御し当該副偏向領域ｓｆ１表面への焦
点合わせを行なう。この状態で演算部１２は第１の副偏
向領域ｓｆ１デ−タ内の図種、Ｘ始点、Ｙ始点、図形
幅、図形高さデ−タから構成される単位図形デ−タを読
み出し、該図形デ−タに基づき電子線４の光電子面の形
状信号を算出し成形信号発生部１１と成形器制御部１０
を介して成形器５を制御し電子線４の光電子面の形状を
所定の形状に成形し、かつ、副偏向信号を算出し位置信
号発生部１４および副偏向制御部１６を介して副偏向器
８ａを制御し電子線４を副偏向領域ｓｆ１内の所定の位
置に照射する。この場合、電子線４の副偏向領域ｓｆ１
内の所定の位置への照射に当たっては移動台制御部２０
から演算部１２に与えられる移動台１の目標位置からの
差分は主偏向信号あるいは副偏向信号に加算され電子線
４は半導体ウエハ２上に位置精度よく照射される。通常
この電子線４の照射を複数回行なうことにより各単位図
形デ−タの露光か終了する。演算部１２は第１の副偏向
領域ｓｆ１のデ−タ内における全ての単位図形デ−タに
基づく電子線４による露光が終了すると第２の副偏向領
域ｓｆ２デ−タを読み出し同様な露光動作を行なう。
【００７６】制御計算機１８は移動台制御部２０を介し
て移動台１を制御し半導体ウェハを例とする半導体ウエ
ハ２上の任意のストライプＳｉにおける長手方向の一端
から他の一端を連続的に電子光学系の下を移動させ、か
つ、演算部１２を介して電子光学系の制御を行い該スト
ライプＳｉを構成する副偏向領域ｓｆ１，ｓｆ２，ｓｆ
３・・・ｓｆｎの全てに対する露光動作を終了すると、
次のストライプに対して同様の露光動作を行なう。この
様にして全てのストライプに対して同様の露光動作を行
なうことにより半導体ウエハ２に対する露光が行われ
る。
て移動台１を制御し半導体ウェハを例とする半導体ウエ
ハ２上の任意のストライプＳｉにおける長手方向の一端
から他の一端を連続的に電子光学系の下を移動させ、か
つ、演算部１２を介して電子光学系の制御を行い該スト
ライプＳｉを構成する副偏向領域ｓｆ１，ｓｆ２，ｓｆ
３・・・ｓｆｎの全てに対する露光動作を終了すると、
次のストライプに対して同様の露光動作を行なう。この
様にして全てのストライプに対して同様の露光動作を行
なうことにより半導体ウエハ２に対する露光が行われ
る。
【００７７】ところで、本発明者が検討した電子線露光
技術においては、副偏向領域デ−タの作成および当該デ
−タのストライプへの配置に際して、半導体素子を構成
する個々のパタ−ンがストライプ間に跨る現象に対して
考慮がなされていない。
技術においては、副偏向領域デ−タの作成および当該デ
−タのストライプへの配置に際して、半導体素子を構成
する個々のパタ−ンがストライプ間に跨る現象に対して
考慮がなされていない。
【００７８】すなわち、図６は半導体素子を構成するパ
ターンであってこれから描画しようとしているパターン
Ｐ60〜Ｐ65を示している。このパターンを上述の本発明
者が検討した電子線露光技術により露光すると、個々の
パタ−ンＰ60〜Ｐ65が、図７に示すように、異なるスト
ライプＳ60，Ｓ61に跨って配置される結果、パターンＰ
60a,Ｐ60b 、パターンＰ61a,Ｐ61b 、パターンＰ62a,Ｐ
62b 、パターンＰ63a,Ｐ63b 、パターンＰ64a,Ｐ64b 、
パターンＰ65a,Ｐ65b に分割されてしまう場合が生じ
る。
ターンであってこれから描画しようとしているパターン
Ｐ60〜Ｐ65を示している。このパターンを上述の本発明
者が検討した電子線露光技術により露光すると、個々の
パタ−ンＰ60〜Ｐ65が、図７に示すように、異なるスト
ライプＳ60，Ｓ61に跨って配置される結果、パターンＰ
60a,Ｐ60b 、パターンＰ61a,Ｐ61b 、パターンＰ62a,Ｐ
62b 、パターンＰ63a,Ｐ63b 、パターンＰ64a,Ｐ64b 、
パターンＰ65a,Ｐ65b に分割されてしまう場合が生じ
る。
【００７９】その場合、ストライプ間の位置精度は、主
偏向器７の制御誤差と、移動台１の制御誤差とが重畳す
るため、同図に示すように、本来一体であることが要求
されているパターンＰ60a,Ｐ60b の間、パターンＰ61a,
Ｐ61b の間、パターンＰ62a,Ｐ62b の間、パターンＰ63
a,Ｐ63b の間、パターンＰ64a,Ｐ64b の間、パターンＰ
65a,Ｐ65b の間に間隔が生じる場合がある。このような
パタ−ン間の間隔は露光パタ−ンに段またはくびれを生
じさせ、結果として半導体素子の電気的特性を劣化させ
る問題がある。
偏向器７の制御誤差と、移動台１の制御誤差とが重畳す
るため、同図に示すように、本来一体であることが要求
されているパターンＰ60a,Ｐ60b の間、パターンＰ61a,
Ｐ61b の間、パターンＰ62a,Ｐ62b の間、パターンＰ63
a,Ｐ63b の間、パターンＰ64a,Ｐ64b の間、パターンＰ
65a,Ｐ65b の間に間隔が生じる場合がある。このような
パタ−ン間の間隔は露光パタ−ンに段またはくびれを生
じさせ、結果として半導体素子の電気的特性を劣化させ
る問題がある。
【００８０】そこで、本発明の基本的な技術思想では、
一のストライプにおいて全体が内包されるパターンだけ
を描画し、それ以外のパターンであって一部が当該一の
ストライプに入るものについては、当該一のストライプ
では描画せず他のストライプで描画するようにする。以
下、本発明の基本的な技術思想を図８〜図１７説明す
る。なお、図８〜図１２においてＸ−Ｙ座標は各図にお
ける同一パターンの位置関係を明確にすべく配置したも
のであって実際に座標が配置されるというものではな
い。
一のストライプにおいて全体が内包されるパターンだけ
を描画し、それ以外のパターンであって一部が当該一の
ストライプに入るものについては、当該一のストライプ
では描画せず他のストライプで描画するようにする。以
下、本発明の基本的な技術思想を図８〜図１７説明す
る。なお、図８〜図１２においてＸ−Ｙ座標は各図にお
ける同一パターンの位置関係を明確にすべく配置したも
のであって実際に座標が配置されるというものではな
い。
【００８１】図８は、これから露光しようとしているパ
ターンＰ1 〜Ｐ９の一例を示している。各パターンＰ1
〜Ｐ9 は、例えば図８の横方向に延びる長方形状のパタ
ーンからなり、一体に形成されるべき一つのパターンが
隣接ストライプの境界に跨り配置され２つの図形に分割
された場合に、その分割された図形同士の平面的な接続
位置関係に高い位置合わせ精度が要求されるパターンで
あって、その位置合わせ精度が落ちると上記した段やく
びれが見逃せなくなり素子特性の劣化が大きくなるよう
なパターン（以下、高接続精度パターンともいう）の一
群である。
ターンＰ1 〜Ｐ９の一例を示している。各パターンＰ1
〜Ｐ9 は、例えば図８の横方向に延びる長方形状のパタ
ーンからなり、一体に形成されるべき一つのパターンが
隣接ストライプの境界に跨り配置され２つの図形に分割
された場合に、その分割された図形同士の平面的な接続
位置関係に高い位置合わせ精度が要求されるパターンで
あって、その位置合わせ精度が落ちると上記した段やく
びれが見逃せなくなり素子特性の劣化が大きくなるよう
なパターン（以下、高接続精度パターンともいう）の一
群である。
【００８２】まず、図９に示すように、素子形成領域全
体あるいは当該素子形成領域を複数の領域に分割した各
々の領域を幅１００〜２００μｍ程度の任意の幅を有す
る領域Ａｒ１，Ａｒ２，Ａｒ３, Ａｒ4 ・・・に区画す
る。この領域Ａｒは、次式を満足するように設定され
る。すなわち、Ａｒ＋最長パターン≦最大偏向幅であ
る。半導体素子を形成する個々のパタ−ンの最長のもの
は、例えばメモリではワード線があり、さらにその最長
のものでも２ｍｍ〜３ｍｍ程度である。また、ロジック
ではゲート幅等が該当する。いずれにおいても、通常
は、全てのパターンが主偏向器７の偏向幅（最大偏向
幅）５ｍｍ以内に収まる大きさとなっている。
体あるいは当該素子形成領域を複数の領域に分割した各
々の領域を幅１００〜２００μｍ程度の任意の幅を有す
る領域Ａｒ１，Ａｒ２，Ａｒ３, Ａｒ4 ・・・に区画す
る。この領域Ａｒは、次式を満足するように設定され
る。すなわち、Ａｒ＋最長パターン≦最大偏向幅であ
る。半導体素子を形成する個々のパタ−ンの最長のもの
は、例えばメモリではワード線があり、さらにその最長
のものでも２ｍｍ〜３ｍｍ程度である。また、ロジック
ではゲート幅等が該当する。いずれにおいても、通常
は、全てのパターンが主偏向器７の偏向幅（最大偏向
幅）５ｍｍ以内に収まる大きさとなっている。
【００８３】続いて、パターンＰ1 〜Ｐ9 の各々につい
てその左端が存在する領域Ａｒ１，Ａｒ２，Ａｒ３毎に
グループ化し、各グループ毎にブロックデータを作成す
る。なお、図９には図面を見易くするため、領域Ａｒ1
で選択されたグループに網掛けのハッチングを付し、領
域Ａｒ2 で選択されたグループにはハッチングを付さ
ず、領域Ａｒ３で選択されたグループに斜線のハッチン
グを付す。
てその左端が存在する領域Ａｒ１，Ａｒ２，Ａｒ３毎に
グループ化し、各グループ毎にブロックデータを作成す
る。なお、図９には図面を見易くするため、領域Ａｒ1
で選択されたグループに網掛けのハッチングを付し、領
域Ａｒ2 で選択されたグループにはハッチングを付さ
ず、領域Ａｒ３で選択されたグループに斜線のハッチン
グを付す。
【００８４】領域Ａｒ1,Ａｒ2,Ａｒ3 でグループ化され
たパターンのブロックデータをそれぞれ図１０〜図１２
に示す。領域Ａｒ1 でグループ化され作成された第１ブ
ロックＢａ（図１０）にはパタ−ンＰ1 ，Ｐ4 ，Ｐ7 が
属し、領域Ａｒ2 でグループ化され作成された第２ブロ
ックＢｂ（図１１）にはパターンＰ3,Ｐ6,Ｐ9 が属し、
領域Ａｒ3 でグループ化され作成された第３ブロックＢ
ｃ（図１２）にはパターンＰ2,Ｐ5,Ｐ8 が属する。な
お、ここでは説明を簡単にするために各ブロック毎にス
トライプが決められるとする。
たパターンのブロックデータをそれぞれ図１０〜図１２
に示す。領域Ａｒ1 でグループ化され作成された第１ブ
ロックＢａ（図１０）にはパタ−ンＰ1 ，Ｐ4 ，Ｐ7 が
属し、領域Ａｒ2 でグループ化され作成された第２ブロ
ックＢｂ（図１１）にはパターンＰ3,Ｐ6,Ｐ9 が属し、
領域Ａｒ3 でグループ化され作成された第３ブロックＢ
ｃ（図１２）にはパターンＰ2,Ｐ5,Ｐ8 が属する。な
お、ここでは説明を簡単にするために各ブロック毎にス
トライプが決められるとする。
【００８５】その後、ブロック単位で露光デ−タに変換
することにより図１３（ａ）〜（ｃ）に示す構造を有す
る露光デ−タを得る。本実施の形態１では露光デ−タが
全てブロック単位にて表現されている。各ブロックＢａ
〜Ｂｃの露光データには図５に示したデータの他に、ブ
ロックヘッダが記され、ブロックの原点のＸ座標および
Ｙ座標、ブロックＸ方向幅、ブロック内副偏向領域数等
のデータが記憶されている。
することにより図１３（ａ）〜（ｃ）に示す構造を有す
る露光デ−タを得る。本実施の形態１では露光デ−タが
全てブロック単位にて表現されている。各ブロックＢａ
〜Ｂｃの露光データには図５に示したデータの他に、ブ
ロックヘッダが記され、ブロックの原点のＸ座標および
Ｙ座標、ブロックＸ方向幅、ブロック内副偏向領域数等
のデータが記憶されている。
【００８６】次いで、このようにして作成された露光デ
ータに基づいて、例えば次のように露光処理を行う。こ
れを図１４〜図１６により説明する。なお、半導体ウエ
ハ２に対する露光処理の詳細説明は上記したのと同じな
ので、ここでは、その説明は省略する。また、図１４〜
図１６において、二点鎖線は各ストライプＳ1 〜Ｓ3の
幅方向の中心線を示している。この中心線は、各ブロッ
クにおいて最も左に配置されたパターンの左端と、最も
右に配置されたパターンの右端との間の中心に配置され
るようになり、この中心線上に電子光学系の中心線が重
なるようになる。
ータに基づいて、例えば次のように露光処理を行う。こ
れを図１４〜図１６により説明する。なお、半導体ウエ
ハ２に対する露光処理の詳細説明は上記したのと同じな
ので、ここでは、その説明は省略する。また、図１４〜
図１６において、二点鎖線は各ストライプＳ1 〜Ｓ3の
幅方向の中心線を示している。この中心線は、各ブロッ
クにおいて最も左に配置されたパターンの左端と、最も
右に配置されたパターンの右端との間の中心に配置され
るようになり、この中心線上に電子光学系の中心線が重
なるようになる。
【００８７】まず、図１４に示すように、第１のストラ
イプＳ1 内にパターンの全体が内包される上記した第１
ブロックの複数のパターンＰ1,Ｐ4,Ｐ7 を電子線により
露光する。この第１のストライプＳ1 内には、パターン
Ｐ1,Ｐ4,Ｐ７の他にパターンＰ2,Ｐ3,Ｐ5,Ｐ6,P8, Ｐ9
（図８参照）の一部が入るが、そのパターンについては
露光をしない。
イプＳ1 内にパターンの全体が内包される上記した第１
ブロックの複数のパターンＰ1,Ｐ4,Ｐ7 を電子線により
露光する。この第１のストライプＳ1 内には、パターン
Ｐ1,Ｐ4,Ｐ７の他にパターンＰ2,Ｐ3,Ｐ5,Ｐ6,P8, Ｐ9
（図８参照）の一部が入るが、そのパターンについては
露光をしない。
【００８８】続いて、図１５に示すように、第２のスト
ライプＳ2 内にパターンの全体が内包される上記した第
２ブロックの複数のパターンＰ3,Ｐ6,Ｐ9 を電子線によ
り露光する。ここでは、パターンＰ1,Ｐ4,Ｐ7 の一部が
第２のストライプＳ2 内に入るが、このパターンＰ1,Ｐ
4,Ｐ7 については既に露光済みなので露光はしない。ま
た、この第２のストライプＳ2 内には、パターンＰ3,Ｐ
6,Ｐ9 の他にパターンＰ2,Ｐ5,P8（図８参照）の一部が
入るが、そのパターンについては露光をしない。なお、
図面を見易くするため露光済みのパターンＰ1,Ｐ4,Ｐ7
に網掛けのハッチングを付す。
ライプＳ2 内にパターンの全体が内包される上記した第
２ブロックの複数のパターンＰ3,Ｐ6,Ｐ9 を電子線によ
り露光する。ここでは、パターンＰ1,Ｐ4,Ｐ7 の一部が
第２のストライプＳ2 内に入るが、このパターンＰ1,Ｐ
4,Ｐ7 については既に露光済みなので露光はしない。ま
た、この第２のストライプＳ2 内には、パターンＰ3,Ｐ
6,Ｐ9 の他にパターンＰ2,Ｐ5,P8（図８参照）の一部が
入るが、そのパターンについては露光をしない。なお、
図面を見易くするため露光済みのパターンＰ1,Ｐ4,Ｐ7
に網掛けのハッチングを付す。
【００８９】ここで、本発明の基本的な技術思想では、
ストライプが電子線の偏向可能長さだけを考慮してただ
単に機械的に分割されて決められた領域ではなく、電子
線の偏向可能長さの他に、ストライプに係わるパターン
との相関関係も考慮されてなり当該パターンの状態に応
じて決定されている。このため、第２のストライプＳ２
の幅方向部分の大半（２０％、３０％または５０％以
上）が、第１のストライプＳ1 の幅方向部分に重なる場
合が生じる。
ストライプが電子線の偏向可能長さだけを考慮してただ
単に機械的に分割されて決められた領域ではなく、電子
線の偏向可能長さの他に、ストライプに係わるパターン
との相関関係も考慮されてなり当該パターンの状態に応
じて決定されている。このため、第２のストライプＳ２
の幅方向部分の大半（２０％、３０％または５０％以
上）が、第１のストライプＳ1 の幅方向部分に重なる場
合が生じる。
【００９０】続いて、図１６に示すように、第３のスト
ライプＳ2 内にパターンの全体が内包される上記した第
２ブロックの複数のパターンＰ2,Ｐ5,Ｐ8 を電子線によ
り露光する。ここでは、パターンＰ1,Ｐ3,Ｐ4,Ｐ7,Ｐ9
の一部およびパターンＰ6 の全体が第３のストライプＳ
3 内に入るが、このパターンについては既に露光済みな
ので露光はしない。なお、図面を見易くするため露光済
みのパターンＰ1,Ｐ3,Ｐ4,Ｐ6,Ｐ7,Ｐ9 に網掛けのハッ
チングを付す。ここでも、上記と同じ理由から第３のス
トライプＳ3 の幅方向部分の大半（２０％、３０％また
は５０％以上）が、第２のストライプＳ2 の幅方向部分
に重なる場合が生じる。
ライプＳ2 内にパターンの全体が内包される上記した第
２ブロックの複数のパターンＰ2,Ｐ5,Ｐ8 を電子線によ
り露光する。ここでは、パターンＰ1,Ｐ3,Ｐ4,Ｐ7,Ｐ9
の一部およびパターンＰ6 の全体が第３のストライプＳ
3 内に入るが、このパターンについては既に露光済みな
ので露光はしない。なお、図面を見易くするため露光済
みのパターンＰ1,Ｐ3,Ｐ4,Ｐ6,Ｐ7,Ｐ9 に網掛けのハッ
チングを付す。ここでも、上記と同じ理由から第３のス
トライプＳ3 の幅方向部分の大半（２０％、３０％また
は５０％以上）が、第２のストライプＳ2 の幅方向部分
に重なる場合が生じる。
【００９１】このようにして、図１７に示すように、パ
ターンＰ1 〜Ｐ9 を全て露光する。このように、本発明
の基本的な技術思想では、一のストライプ内に全体が内
包されるパターンだけを電子線露光し、一のストライプ
に一部が入っていても全体が内包されないパターンにつ
いては当該一のストライプ内で露光せず、他のストライ
プで電子線露光することにより、１つのパターンがスト
ライプとストライプとの境界を跨ることがないので、露
光されるパターンの一部に段やくびれ等が生じることも
ない。したがって、上記した高接続精度パターンであっ
ても、パターン全体を良好に転写することができるの
で、高接続精度パターンを有する半導体素子の電気的特
性を向上させることが可能となる。
ターンＰ1 〜Ｐ9 を全て露光する。このように、本発明
の基本的な技術思想では、一のストライプ内に全体が内
包されるパターンだけを電子線露光し、一のストライプ
に一部が入っていても全体が内包されないパターンにつ
いては当該一のストライプ内で露光せず、他のストライ
プで電子線露光することにより、１つのパターンがスト
ライプとストライプとの境界を跨ることがないので、露
光されるパターンの一部に段やくびれ等が生じることも
ない。したがって、上記した高接続精度パターンであっ
ても、パターン全体を良好に転写することができるの
で、高接続精度パターンを有する半導体素子の電気的特
性を向上させることが可能となる。
【００９２】次いで、本発明の技術思想の応用を図１８
〜図２１により説明する。図１８には、高接続精度パタ
ーン（パターンＰ1,Ｐ4 〜Ｐ9 ）の他に、通常のパター
ンＰ10が存在する場合について説明する。なお、パター
ンのグループ化等については上記したのと同様なのでこ
こではその説明は省略する。
〜図２１により説明する。図１８には、高接続精度パタ
ーン（パターンＰ1,Ｐ4 〜Ｐ9 ）の他に、通常のパター
ンＰ10が存在する場合について説明する。なお、パター
ンのグループ化等については上記したのと同様なのでこ
こではその説明は省略する。
【００９３】このパターンＰ10は、例えば高接続精度の
パターン（Ｐ1,Ｐ4 〜Ｐ9 ）よりも広い幅を有し、か
つ、図１８の横方向に延びる長方形状のパターンからな
り、一体に形成されるべき一つのパターンが隣接ストラ
イプの境界に跨り配置され２つの図形に分割された場合
に、その分割された図形同士の平面的な接続位置関係に
あまり高い位置合わせ精度が要求されないパターンであ
って、その位置合わせ精度が落ちて上記した段やくびれ
が生じても素子特性にあまり影響がないようなパターン
である。
パターン（Ｐ1,Ｐ4 〜Ｐ9 ）よりも広い幅を有し、か
つ、図１８の横方向に延びる長方形状のパターンからな
り、一体に形成されるべき一つのパターンが隣接ストラ
イプの境界に跨り配置され２つの図形に分割された場合
に、その分割された図形同士の平面的な接続位置関係に
あまり高い位置合わせ精度が要求されないパターンであ
って、その位置合わせ精度が落ちて上記した段やくびれ
が生じても素子特性にあまり影響がないようなパターン
である。
【００９４】このようなパターン配置の場合は、まず、
図１９に示すように、第１のストライプＳ1 内にパター
ンの全体が内包される上記した第１ブロックの複数のパ
ターンＰ1,Ｐ4,Ｐ7 およびパターン１０において第１の
ストライプＳ1 に入る部分を電子線により露光する。た
だし、パターンＰ5,Ｐ6,P8, Ｐ9 （図８参照）について
は露光をしない。なお、図面を見易くするため、この露
光処理で露光されたパターンおよびパターン部分に網掛
けのハッチングを付す。
図１９に示すように、第１のストライプＳ1 内にパター
ンの全体が内包される上記した第１ブロックの複数のパ
ターンＰ1,Ｐ4,Ｐ7 およびパターン１０において第１の
ストライプＳ1 に入る部分を電子線により露光する。た
だし、パターンＰ5,Ｐ6,P8, Ｐ9 （図８参照）について
は露光をしない。なお、図面を見易くするため、この露
光処理で露光されたパターンおよびパターン部分に網掛
けのハッチングを付す。
【００９５】続いて、図２０に示すように、第２のスト
ライプＳ2 内にパターンの全体が内包される上記した第
２ブロックの複数のパターンＰ6,Ｐ9 およびパターン１
０において第１のストライプにおいて露光されずに第２
のストライプＳ2 に入る部分を電子線により露光する。
ただし、露光済みのパターンＰ1,Ｐ4,Ｐ7 およびパター
ンＰ5,P8（図８参照）については露光をしない。なお、
図面を見易くするため、この露光処理で露光されたパタ
ーンおよびパターン部分に上記より濃い網掛けのハッチ
ングを付す。
ライプＳ2 内にパターンの全体が内包される上記した第
２ブロックの複数のパターンＰ6,Ｐ9 およびパターン１
０において第１のストライプにおいて露光されずに第２
のストライプＳ2 に入る部分を電子線により露光する。
ただし、露光済みのパターンＰ1,Ｐ4,Ｐ7 およびパター
ンＰ5,P8（図８参照）については露光をしない。なお、
図面を見易くするため、この露光処理で露光されたパタ
ーンおよびパターン部分に上記より濃い網掛けのハッチ
ングを付す。
【００９６】続いて、図２１に示すように、上記と同様
に、第３のストライプＳ2 内にパターンの全体が内包さ
れる上記した第２ブロックの複数のパターンＰ5,Ｐ8 を
電子線により露光する。なお、図面を見易くするため、
この露光処理で露光されたパターンに斜線のハッチング
を付す。
に、第３のストライプＳ2 内にパターンの全体が内包さ
れる上記した第２ブロックの複数のパターンＰ5,Ｐ8 を
電子線により露光する。なお、図面を見易くするため、
この露光処理で露光されたパターンに斜線のハッチング
を付す。
【００９７】このようにして、パターンＰ1,Ｐ4 〜Ｐ10
を全て露光する。このように、本発明の技術思想では、
一のストライプ内に高接続精度パターンと通常のパター
ンとの両方が存在する場合、高接続精度パターンについ
ては、一のストライプ内に全体が内包されるパターンだ
けを露光し、一のストライプに一部が入っていても全体
が内包されない高接続精度パターンについては当該一の
ストライプ内で露光せず、通常のパターンについては、
一のストライプ内に入っている部分（全体が入っていれ
ば全体）を露光する。これにより、１つの高接続精度パ
ターンがストライプとストライプとの境界を跨ることが
ないので、高接続精度パターンの一部に段やくびれ等が
生じることもない。したがって、上記した高接続精度パ
ターンであっても、パターン全体を良好に転写すること
ができるので、高接続精度パターンを有する半導体素子
の電気的特性を向上させることが可能となる。
を全て露光する。このように、本発明の技術思想では、
一のストライプ内に高接続精度パターンと通常のパター
ンとの両方が存在する場合、高接続精度パターンについ
ては、一のストライプ内に全体が内包されるパターンだ
けを露光し、一のストライプに一部が入っていても全体
が内包されない高接続精度パターンについては当該一の
ストライプ内で露光せず、通常のパターンについては、
一のストライプ内に入っている部分（全体が入っていれ
ば全体）を露光する。これにより、１つの高接続精度パ
ターンがストライプとストライプとの境界を跨ることが
ないので、高接続精度パターンの一部に段やくびれ等が
生じることもない。したがって、上記した高接続精度パ
ターンであっても、パターン全体を良好に転写すること
ができるので、高接続精度パターンを有する半導体素子
の電気的特性を向上させることが可能となる。
【００９８】なお、ここで示した電子線露光装置におけ
るスループットは露光律則であってステージ移動律則で
はない。したがって、移動台１のステップ移動が通常の
場合よりも小刻みになる本発明の技術思想であってもス
ループットの大幅な低下は生ぜず、半導体集積回路装置
の製造処理効率を下げるものではない。なお、描画時に
おける移動台１の移動速度は、例えば１０ｍｍ／ｓｅｃ
であり、偏向器の偏向速度は、例えば１×１０8 ｍｍ／
ｓｅｃである。すなわち、偏向の方が、移動台１の移動
速度よりも大幅に速い。ただし、これは、パターンを正
確に描画することを前提とした、移動台１と偏向との速
度であり、各々の最高速度を言うものではない。
るスループットは露光律則であってステージ移動律則で
はない。したがって、移動台１のステップ移動が通常の
場合よりも小刻みになる本発明の技術思想であってもス
ループットの大幅な低下は生ぜず、半導体集積回路装置
の製造処理効率を下げるものではない。なお、描画時に
おける移動台１の移動速度は、例えば１０ｍｍ／ｓｅｃ
であり、偏向器の偏向速度は、例えば１×１０8 ｍｍ／
ｓｅｃである。すなわち、偏向の方が、移動台１の移動
速度よりも大幅に速い。ただし、これは、パターンを正
確に描画することを前提とした、移動台１と偏向との速
度であり、各々の最高速度を言うものではない。
【００９９】次に、本発明の技術思想におけるストライ
プとブロックデータとの関係および電子線露光装置ＥＢ
の制御計算機１８によるデータ処理手順について説明す
る。
プとブロックデータとの関係および電子線露光装置ＥＢ
の制御計算機１８によるデータ処理手順について説明す
る。
【０１００】制御計算機１８による露光デ−タ格納部１
９から選択した露光デ−タのバッファメモリ１７への一
時的格納に際して、制御計算機１８は、ブロックデ−タ
を、例えば図２２に示すように任意のストライプＳｉ内
に敷き詰めて配置する。なお、ここには図面を見易くす
るためストライプＳｉの境界に接するブロックのみを図
示している。
９から選択した露光デ−タのバッファメモリ１７への一
時的格納に際して、制御計算機１８は、ブロックデ−タ
を、例えば図２２に示すように任意のストライプＳｉ内
に敷き詰めて配置する。なお、ここには図面を見易くす
るためストライプＳｉの境界に接するブロックのみを図
示している。
【０１０１】ここで、各ブロックＢｄ1,Ｂｅ1 〜Ｂｅ
ｎ、Ｂｆ1 〜Ｂｆｎは、上述のようにして生成されたも
のである。ストライプＳｉの左側境界に重なるブロック
Ｂｄ1は、当該ストライプＳｉの左側に隣接する他のス
トライプ内のブロックデータとして配置されたものであ
る。また、ストライプＳｉの右側境界に重なるブロック
Ｂｆ1 は、当該ストライプＳｉの右側に隣接する他のス
トライプ内のブロックデータとして配置されるものであ
る。
ｎ、Ｂｆ1 〜Ｂｆｎは、上述のようにして生成されたも
のである。ストライプＳｉの左側境界に重なるブロック
Ｂｄ1は、当該ストライプＳｉの左側に隣接する他のス
トライプ内のブロックデータとして配置されたものであ
る。また、ストライプＳｉの右側境界に重なるブロック
Ｂｆ1 は、当該ストライプＳｉの右側に隣接する他のス
トライプ内のブロックデータとして配置されるものであ
る。
【０１０２】なお、このストライプＳｉの幅方向に複数
のブロックが存在するのは、１つのストライプＳｉ内で
も上記した領域Ａｒが複数配置されたことでグループ分
けが行われたためである。また、ストライプＳｉの長手
方向に複数のブロックが存在するのは、１つのブロック
内のデータ量が多すぎると、計算機による処理が困難に
なるので、ストライプの長手方向でも当該ブロックを複
数に分割し計算機のデータ処理を効率的に行えるように
したためである。
のブロックが存在するのは、１つのストライプＳｉ内で
も上記した領域Ａｒが複数配置されたことでグループ分
けが行われたためである。また、ストライプＳｉの長手
方向に複数のブロックが存在するのは、１つのブロック
内のデータ量が多すぎると、計算機による処理が困難に
なるので、ストライプの長手方向でも当該ブロックを複
数に分割し計算機のデータ処理を効率的に行えるように
したためである。
【０１０３】このストライプＳｉ内において最も左側に
存在するのがブロックＢｅ2 である。ここで、ストライ
プＳｉ内のデータの作成に際して、制御計算機１８は、
最も左側のブロックＢｅ2 の左端からストライプ可能幅
ＳＬｍの範囲内にブロックの右端が存在するブロックＢ
ｅ５〜Ｂｅn を選択し、該ストライプＳｉに配置し、ブ
ロックＢｅ2 の左端とブロックＢｅ7 の右端の間隔をス
トライプＳｉのストライプ幅ＳＬｉとする。このストラ
イプ幅Ｓｌｉは、特に限定されないが、例えば４ｍｍ程
度である。
存在するのがブロックＢｅ2 である。ここで、ストライ
プＳｉ内のデータの作成に際して、制御計算機１８は、
最も左側のブロックＢｅ2 の左端からストライプ可能幅
ＳＬｍの範囲内にブロックの右端が存在するブロックＢ
ｅ５〜Ｂｅn を選択し、該ストライプＳｉに配置し、ブ
ロックＢｅ2 の左端とブロックＢｅ7 の右端の間隔をス
トライプＳｉのストライプ幅ＳＬｉとする。このストラ
イプ幅Ｓｌｉは、特に限定されないが、例えば４ｍｍ程
度である。
【０１０４】そして、制御計算機１８は、図２３に示す
ように、ストライプＳｉ内の各ブロックＢｅ1 〜Ｂｅｎ
内に、副偏向領域ｓｆ１，ｓｆ２，ｓｆ３・・・ｓｆｎ
を敷き詰めて配置し、かつ、各ブロック毎に図５に示し
た構造の描画デ−タに編集してバッファメモリ１７へ一
時的に格納する。なお、図２３においては、図面を見易
くするため、代表的に示されたブロックＢｅ1 〜Ｂｅｎ
内の副偏向領域ｓｆ１，ｓｆ２，ｓｆ３・・・ｓｆｎだ
けを示している。
ように、ストライプＳｉ内の各ブロックＢｅ1 〜Ｂｅｎ
内に、副偏向領域ｓｆ１，ｓｆ２，ｓｆ３・・・ｓｆｎ
を敷き詰めて配置し、かつ、各ブロック毎に図５に示し
た構造の描画デ−タに編集してバッファメモリ１７へ一
時的に格納する。なお、図２３においては、図面を見易
くするため、代表的に示されたブロックＢｅ1 〜Ｂｅｎ
内の副偏向領域ｓｆ１，ｓｆ２，ｓｆ３・・・ｓｆｎだ
けを示している。
【０１０５】次に、本発明をＤＲＡＭ（Dynamic Random
Access Memory）に適用した場合について説明する。
Access Memory）に適用した場合について説明する。
【０１０６】まず、課題について説明する。図２４およ
び図２５は、半導体素子がメモリ素子である場合を例に
とってストライプ分割をした場合を示している。Ｍ60〜
Ｍ92はメモリマット、Ｌ60〜Ｌ63は周辺回路、Ｄ60〜Ｄ
75はデコーダ回路を示している。そして、図２４は素子
形成量域を主偏向器７の最大偏向幅以下の幅で均等に分
割してストライプＳ70，Ｓ71，Ｓ72を区画した例であ
り、図２５は素子形成量域の左端より主偏向器７の最大
偏向幅を有するストライプを形成しストライプＳ80，Ｓ
81，Ｓ82を区画した例である。
び図２５は、半導体素子がメモリ素子である場合を例に
とってストライプ分割をした場合を示している。Ｍ60〜
Ｍ92はメモリマット、Ｌ60〜Ｌ63は周辺回路、Ｄ60〜Ｄ
75はデコーダ回路を示している。そして、図２４は素子
形成量域を主偏向器７の最大偏向幅以下の幅で均等に分
割してストライプＳ70，Ｓ71，Ｓ72を区画した例であ
り、図２５は素子形成量域の左端より主偏向器７の最大
偏向幅を有するストライプを形成しストライプＳ80，Ｓ
81，Ｓ82を区画した例である。
【０１０７】図２４の例ではメモリマットＭ63，Ｍ65,
Ｍ72，Ｍ73，Ｍ78，Ｍ79，Ｍ86，Ｍ87が２つのストライ
プ間に跨り、図２５の例ではメモリマットＭ66，Ｍ67，
Ｍ74，Ｍ75，Ｍ80，Ｍ81，Ｍ88，Ｍ89が２つのストライ
プ間に跨っており、メモリマット内をほぼ全域に渡り横
方向に走っているワ−ド線が異なるストライプ間に分割
され、前述の様にパタ−ンの一部に段あるいはくびれが
生じ、素子特性を劣化させる問題がある。
Ｍ72，Ｍ73，Ｍ78，Ｍ79，Ｍ86，Ｍ87が２つのストライ
プ間に跨り、図２５の例ではメモリマットＭ66，Ｍ67，
Ｍ74，Ｍ75，Ｍ80，Ｍ81，Ｍ88，Ｍ89が２つのストライ
プ間に跨っており、メモリマット内をほぼ全域に渡り横
方向に走っているワ−ド線が異なるストライプ間に分割
され、前述の様にパタ−ンの一部に段あるいはくびれが
生じ、素子特性を劣化させる問題がある。
【０１０８】図２６は本発明を適用した場合の半導体チ
ップ２Ｃの平面図を示している。Ｍ0 〜Ｍ31はメモリマ
ット、Ｌ1 〜Ｌ4 は周辺回路、Ｄ1 〜Ｄ16はデコーダ回
路を示している。一点鎖線は露光のグループ（ブロッ
ク）境界を示している。
ップ２Ｃの平面図を示している。Ｍ0 〜Ｍ31はメモリマ
ット、Ｌ1 〜Ｌ4 は周辺回路、Ｄ1 〜Ｄ16はデコーダ回
路を示している。一点鎖線は露光のグループ（ブロッ
ク）境界を示している。
【０１０９】本実施の形態１では、例えばストライプＳ
1,Ｓ2 の境界近傍に配置されるメモリマットＭ4,Ｍ5,Ｍ
12, Ｍ13のパターンはストライプＳ1 内で露光され、メ
モリマットＭ6,Ｍ7,Ｍ14, Ｍ15のパターンはストライプ
Ｓ2 内で露光される。すなわち、各ストライプＳ1 〜Ｓ
3 内に全体が内包されるワード線パターン等のパターン
だけを露光するので、ストライプ間にワード線等のパタ
ーンが跨ることがない。
1,Ｓ2 の境界近傍に配置されるメモリマットＭ4,Ｍ5,Ｍ
12, Ｍ13のパターンはストライプＳ1 内で露光され、メ
モリマットＭ6,Ｍ7,Ｍ14, Ｍ15のパターンはストライプ
Ｓ2 内で露光される。すなわち、各ストライプＳ1 〜Ｓ
3 内に全体が内包されるワード線パターン等のパターン
だけを露光するので、ストライプ間にワード線等のパタ
ーンが跨ることがない。
【０１１０】次に、このＤＲＡＭの製造工程を図２７〜
図３０により説明する。図２７に示すように、例えばｐ
型のシリコン単結晶からなり半導体基板２Ｓには、その
主面から深い領域に延びる埋込ｎウエル２１と、それに
取り囲まれるｐウエル２２とが形成されている。埋込ｎ
ウエル２１には、例えばリンまたはヒ素が導入され、ｐ
ウエル２２には、例えばホウ素が導入されている。
図３０により説明する。図２７に示すように、例えばｐ
型のシリコン単結晶からなり半導体基板２Ｓには、その
主面から深い領域に延びる埋込ｎウエル２１と、それに
取り囲まれるｐウエル２２とが形成されている。埋込ｎ
ウエル２１には、例えばリンまたはヒ素が導入され、ｐ
ウエル２２には、例えばホウ素が導入されている。
【０１１１】また、半導体基板２Ｓの主面には、素子分
離用の溝型分離部２３が形成されている。この溝型分離
部２３は、半導体基板２Ｓの厚さ方向に掘られた分離溝
２３ａ内にシリコン酸化膜等のような分離用絶縁膜が埋
め込まれてなり、この溝型分離部２３により活性領域の
平面的な規定がなされている。この半導体基板２Ｓ上に
おいて、溝型分離部２３に囲まれた領域にはゲート絶縁
膜２４が形成されている。
離用の溝型分離部２３が形成されている。この溝型分離
部２３は、半導体基板２Ｓの厚さ方向に掘られた分離溝
２３ａ内にシリコン酸化膜等のような分離用絶縁膜が埋
め込まれてなり、この溝型分離部２３により活性領域の
平面的な規定がなされている。この半導体基板２Ｓ上に
おいて、溝型分離部２３に囲まれた領域にはゲート絶縁
膜２４が形成されている。
【０１１２】このゲート絶縁膜２４および溝型分離部２
３の上面を含む半導体基板２Ｓの主面上には、ゲート電
極（ワード線）形成用の導体膜２５およびシリコン窒化
膜等からなるキャップ絶縁膜２６が下層から順に被着さ
れ、さらにその上には、感電子線レジスト膜２７がスピ
ン塗布法等により被着されている。なお、上記した導体
膜２５は、例えば低抵抗ポリシリコン膜上に、窒化チタ
ンや窒化タングステン等のようなバリア金属膜を介して
タングステン等のような金属膜を形成した、いわゆるポ
リメタル構造で構成されてなる。また、感電子線レジス
ト膜２７上に導電性膜を塗布することで電子線描画処理
に際して発生する電荷をレジスト上から排除するように
しても良い。
３の上面を含む半導体基板２Ｓの主面上には、ゲート電
極（ワード線）形成用の導体膜２５およびシリコン窒化
膜等からなるキャップ絶縁膜２６が下層から順に被着さ
れ、さらにその上には、感電子線レジスト膜２７がスピ
ン塗布法等により被着されている。なお、上記した導体
膜２５は、例えば低抵抗ポリシリコン膜上に、窒化チタ
ンや窒化タングステン等のようなバリア金属膜を介して
タングステン等のような金属膜を形成した、いわゆるポ
リメタル構造で構成されてなる。また、感電子線レジス
ト膜２７上に導電性膜を塗布することで電子線描画処理
に際して発生する電荷をレジスト上から排除するように
しても良い。
【０１１３】このような半導体基板２Ｓを上記した電子
線露光装置ＥＢの移動台１上に載置した後、上記した電
子線露光方法により半導体基板２Ｓ上の感電子線レジス
ト膜２７にパターンを露光した後、電子線露光処理の終
了した半導体基板２Ｓを電子線露光装置ＥＢから取り出
し現像処理等を施すことで、図２８に示すように、ゲー
ト電極（ワード線）形成用の感電子線レジストパターン
２７ａを形成する。
線露光装置ＥＢの移動台１上に載置した後、上記した電
子線露光方法により半導体基板２Ｓ上の感電子線レジス
ト膜２７にパターンを露光した後、電子線露光処理の終
了した半導体基板２Ｓを電子線露光装置ＥＢから取り出
し現像処理等を施すことで、図２８に示すように、ゲー
ト電極（ワード線）形成用の感電子線レジストパターン
２７ａを形成する。
【０１１４】続いて、この感電子線レジストパターン２
７ａをマスクとして、半導体基板２Ｓに対してエッチン
グ処理を施し、感電子線レジストパターン２７ａから露
出するキャップ絶縁膜２６および導体膜２５部分を除去
することにより、図２９に示すように、ゲート電極２５
ｇ（ワード線ＷＬ）およびキャップ絶縁膜２６をパター
ニングする。このゲート電極２５ｇは、メモリセル選択
ＭＯＳ・ＦＥＴのゲート電極となる。
７ａをマスクとして、半導体基板２Ｓに対してエッチン
グ処理を施し、感電子線レジストパターン２７ａから露
出するキャップ絶縁膜２６および導体膜２５部分を除去
することにより、図２９に示すように、ゲート電極２５
ｇ（ワード線ＷＬ）およびキャップ絶縁膜２６をパター
ニングする。このゲート電極２５ｇは、メモリセル選択
ＭＯＳ・ＦＥＴのゲート電極となる。
【０１１５】これ以降は、通常のＤＲＡＭの製造工程を
経て図３０に示すようなメモリセルＭＣを形成する。す
なわち、１つのメモリセルＭＣは、１つのメモリセル選
択ＭＯＳ・ＦＥＴＱおよび１つのキャパシタＣで構成さ
れている。このメモリセル選択ＭＯＳ・ＦＥＴＱの一方
の半導体領域２８は、キャパシタＣと電気的に接続さ
れ、他方の半導体領域２８は、ビット線ＢＬと電気的に
接続されている。
経て図３０に示すようなメモリセルＭＣを形成する。す
なわち、１つのメモリセルＭＣは、１つのメモリセル選
択ＭＯＳ・ＦＥＴＱおよび１つのキャパシタＣで構成さ
れている。このメモリセル選択ＭＯＳ・ＦＥＴＱの一方
の半導体領域２８は、キャパシタＣと電気的に接続さ
れ、他方の半導体領域２８は、ビット線ＢＬと電気的に
接続されている。
【０１１６】キャパシタＣは、例えばクラウン（筒）型
が採用されており、蓄積電極２９ａと、その表面に形成
された容量絶縁膜と、その表面に形成されたプレート電
極２９ｂとを有している。この蓄積電極２９ａは、例え
ば低抵抗ポリシリコンからなり接続孔３０ａ, ３０ｂ内
のプラグ３１ａ, ３１ｂを介して半導体領域２８と電気
的に接続されている。容量絶縁膜は、例えばシリコン酸
化膜とシリコン窒化膜との積層構造となっているが、こ
れに限定されるものではなく種々変更可能であり、酸化
タンタルで構成しても良い。プレート電極２９ｂは、例
えば窒化チタン等のような金属膜で形成されている。ま
た、ビット線ＢＬは、例えばアルミニウムまたはアルミ
ニウム−シリコン−銅合金からなる。なお、ビット線Ｂ
Ｌはゲート電極（ワード線）の延在方向に延びている。
が採用されており、蓄積電極２９ａと、その表面に形成
された容量絶縁膜と、その表面に形成されたプレート電
極２９ｂとを有している。この蓄積電極２９ａは、例え
ば低抵抗ポリシリコンからなり接続孔３０ａ, ３０ｂ内
のプラグ３１ａ, ３１ｂを介して半導体領域２８と電気
的に接続されている。容量絶縁膜は、例えばシリコン酸
化膜とシリコン窒化膜との積層構造となっているが、こ
れに限定されるものではなく種々変更可能であり、酸化
タンタルで構成しても良い。プレート電極２９ｂは、例
えば窒化チタン等のような金属膜で形成されている。ま
た、ビット線ＢＬは、例えばアルミニウムまたはアルミ
ニウム−シリコン−銅合金からなる。なお、ビット線Ｂ
Ｌはゲート電極（ワード線）の延在方向に延びている。
【０１１７】キャパシタＣを構成するパターン、ビット
線ＢＬあるいは第１層配線等のパターンの形成に際して
は、本実施の形態１の電子線露光方法を用いても良い
し、例えばｉ線（波長３６５ｎｍ）等の露光光をフォト
マスクを介して半導体基板上のフォトレジスト膜に照射
することで所定のパターンを転写する通常の露光技術を
用いても良い。
線ＢＬあるいは第１層配線等のパターンの形成に際して
は、本実施の形態１の電子線露光方法を用いても良い
し、例えばｉ線（波長３６５ｎｍ）等の露光光をフォト
マスクを介して半導体基板上のフォトレジスト膜に照射
することで所定のパターンを転写する通常の露光技術を
用いても良い。
【０１１８】このように、本実施の形態１によれば、以
下の効果を得ることが可能となる。
下の効果を得ることが可能となる。
【０１１９】(1).電子線露光技術による高接続精度パタ
ーン（例えばワード線ＷＬ等）の露光に際して、１つの
高接続精度パターンを複数のストライプで分けて露光せ
ず、一のストライプ内において全体を露光することによ
り、１つの高接続精度パターンにおいてストライプの境
が交差する部分にパターン部分とパターン部分とを繋ぐ
つなぎ目が生じるのを無くすことができ、当該つなぎ目
部分に生じていた段やくびれを無くすことができるの
で、パターン全体を良好に転写することが可能となる。
ーン（例えばワード線ＷＬ等）の露光に際して、１つの
高接続精度パターンを複数のストライプで分けて露光せ
ず、一のストライプ内において全体を露光することによ
り、１つの高接続精度パターンにおいてストライプの境
が交差する部分にパターン部分とパターン部分とを繋ぐ
つなぎ目が生じるのを無くすことができ、当該つなぎ目
部分に生じていた段やくびれを無くすことができるの
で、パターン全体を良好に転写することが可能となる。
【０１２０】(2).上記(1) により、高接続精度パターン
を有する半導体素子の電気的特性を向上させることがで
きるので、当該半導体素子を有する半導体集積回路装置
の電気的特性を向上させることが可能となる。
を有する半導体素子の電気的特性を向上させることがで
きるので、当該半導体素子を有する半導体集積回路装置
の電気的特性を向上させることが可能となる。
【０１２１】(3).上記(1) により、高接続精度パターン
のパターン不良を低減することができるので、高接続精
度パターンを有する半導体集積回路装置の歩留まりおよ
び信頼性を向上させることが可能となる。
のパターン不良を低減することができるので、高接続精
度パターンを有する半導体集積回路装置の歩留まりおよ
び信頼性を向上させることが可能となる。
【０１２２】（実施の形態２）図３１は本発明の他の実
施の形態である半導体集積回路装置の要部拡大平面図、
図３２〜図３４は本実施の形態の電子線露光方法を説明
するための説明図、図３５は図３１の半導体集積回路装
置の要部断面図、図３６は図３１の半導体集積回路装置
における変形例の要部断面図である。
施の形態である半導体集積回路装置の要部拡大平面図、
図３２〜図３４は本実施の形態の電子線露光方法を説明
するための説明図、図３５は図３１の半導体集積回路装
置の要部断面図、図３６は図３１の半導体集積回路装置
における変形例の要部断面図である。
【０１２３】本実施の形態２においては、例えばロジッ
ク−メモリ混在型の半導体集積回路装置に本発明を適用
した場合について説明する。図３１には、複数のマクロ
セルＭａｃ1 〜Ｍａｃ7 とメモリセルアレイＭＣＡとが
半導体基板２Ｓ上に配置されている領域が示されてい
る。各マクロセルＭａｃ1 〜Ｍａｃ7 は、１または複数
の基本セルで構成されており、例えばインバータ回路、
ＮＡＮＤ回路、ＮＯＲ回路またはフリップフロップ回路
等のような論理回路が構成される。この複数のマクロセ
ルＭａｃ1 〜Ｍａｃ7 等を適宜配線により互いに電気的
に接続することにより、例えば乗算器、ＡＬＵ（Arithm
etic Logic Unit ）またはＣＰＵ（Central Processing
Unit ）等のようなさらに大規模な論理回路が構成され
る。なお、基本セルは、ゲート回路を構成する最小単位
を言う。
ク−メモリ混在型の半導体集積回路装置に本発明を適用
した場合について説明する。図３１には、複数のマクロ
セルＭａｃ1 〜Ｍａｃ7 とメモリセルアレイＭＣＡとが
半導体基板２Ｓ上に配置されている領域が示されてい
る。各マクロセルＭａｃ1 〜Ｍａｃ7 は、１または複数
の基本セルで構成されており、例えばインバータ回路、
ＮＡＮＤ回路、ＮＯＲ回路またはフリップフロップ回路
等のような論理回路が構成される。この複数のマクロセ
ルＭａｃ1 〜Ｍａｃ7 等を適宜配線により互いに電気的
に接続することにより、例えば乗算器、ＡＬＵ（Arithm
etic Logic Unit ）またはＣＰＵ（Central Processing
Unit ）等のようなさらに大規模な論理回路が構成され
る。なお、基本セルは、ゲート回路を構成する最小単位
を言う。
【０１２４】また、メモリセルアレイＭＣＡは、マクロ
セルＭａｃ1 〜Ｍａｃ7 に比べると平面的に大きな領域
を有しており、ここには、例えばＤＲＡＭ、ＳＲＡＭ
（Static Random Access Memory ）、フラッシュメモリ
（ＥＥＰＲＯＭ；ElectricallyErasable Programmable
ROM）または強誘電体メモリ等のような所定のメモリが
構成される。
セルＭａｃ1 〜Ｍａｃ7 に比べると平面的に大きな領域
を有しており、ここには、例えばＤＲＡＭ、ＳＲＡＭ
（Static Random Access Memory ）、フラッシュメモリ
（ＥＥＰＲＯＭ；ElectricallyErasable Programmable
ROM）または強誘電体メモリ等のような所定のメモリが
構成される。
【０１２５】次に、本実施の形態２の電子線描画方法を
説明する。本実施の形態２においても、電子露光データ
のグループ化に際して、前記実施の形態１と同様に、パ
ターンに着目してグループ化を行うようにしても良い
が、本実施の形態２においては、パターンに着目して一
のストライプ内の描画グループを決めるのではなく、半
導体集積回路装置のデバイスプロセスのデータ管理で使
用される層名称またはセル名称等のような設計上の区分
を用いてグループ化しブロックデータを作成する。これ
により、グループ化のためのデータ量を低減できるの
で、電子計算機による当該グループ化の時間およびこれ
を用いた電子線露光装置におけるデータ処理時間を短縮
することが可能となる。
説明する。本実施の形態２においても、電子露光データ
のグループ化に際して、前記実施の形態１と同様に、パ
ターンに着目してグループ化を行うようにしても良い
が、本実施の形態２においては、パターンに着目して一
のストライプ内の描画グループを決めるのではなく、半
導体集積回路装置のデバイスプロセスのデータ管理で使
用される層名称またはセル名称等のような設計上の区分
を用いてグループ化しブロックデータを作成する。これ
により、グループ化のためのデータ量を低減できるの
で、電子計算機による当該グループ化の時間およびこれ
を用いた電子線露光装置におけるデータ処理時間を短縮
することが可能となる。
【０１２６】これを図３２〜図３４により説明する。ま
ず、セル名称等により当該グループ化を行い、図３２に
示すように、破線の左のマクロセルＭａｃ1 〜Ｍａｃ6
を一つのグループとしブロックデータを作成し、かつ、
破線の右のメモリセルアレイＭＣＡおよびマクロセルＭ
ａｃ7 を一つのグループとしブロックデータを作成す
る。このようにして半導体基板２Ｓ上の全体についてグ
ループ化とブロックデータの作成を行う。
ず、セル名称等により当該グループ化を行い、図３２に
示すように、破線の左のマクロセルＭａｃ1 〜Ｍａｃ6
を一つのグループとしブロックデータを作成し、かつ、
破線の右のメモリセルアレイＭＣＡおよびマクロセルＭ
ａｃ7 を一つのグループとしブロックデータを作成す
る。このようにして半導体基板２Ｓ上の全体についてグ
ループ化とブロックデータの作成を行う。
【０１２７】続いて、図３３に示すように、第１のスト
ライプＳ1 内での電子線露光処理においては、上述した
ブロックデータに基づいて、第１のストライプＳ1 に全
てが内包されるマクロセルＭａｃ1 〜Ｍａｃ6 （網掛け
のハッチングを付す）のグループ内のパターンだけを描
画し、第１のストライプＳ1 に一部だけが入るマクロセ
ルＭａｃ7 およびメモリセルアレイＭＣＡのグループ内
のパターンについては露光しない。なお、この場合は、
第１のストライプＳ1 の中心線が、第１のストライプＳ
1 内で露光されるグループ内において、図３３の最も左
に配置されているマクロセルＭａｃ1,Ｍａｃ5 の左端
と、図３３の最も右に配置されているマクロセルＭａｃ
6 の右端との中心に配置されるようにする。
ライプＳ1 内での電子線露光処理においては、上述した
ブロックデータに基づいて、第１のストライプＳ1 に全
てが内包されるマクロセルＭａｃ1 〜Ｍａｃ6 （網掛け
のハッチングを付す）のグループ内のパターンだけを描
画し、第１のストライプＳ1 に一部だけが入るマクロセ
ルＭａｃ7 およびメモリセルアレイＭＣＡのグループ内
のパターンについては露光しない。なお、この場合は、
第１のストライプＳ1 の中心線が、第１のストライプＳ
1 内で露光されるグループ内において、図３３の最も左
に配置されているマクロセルＭａｃ1,Ｍａｃ5 の左端
と、図３３の最も右に配置されているマクロセルＭａｃ
6 の右端との中心に配置されるようにする。
【０１２８】続いて、第１のストライプＳ1 内の露光処
理が終了した後、移動台１をステップ移動させて、第２
のストライプ内での電子線描画処理に移行する。ここで
は、図３４に示すように、上述したブロックデータに基
づいて、第２のストライプＳ2 に全てが内包されるマク
ロセルＭａｃ7 およびメモリセルアレイＭＣＡ（網掛け
のハッチングを付す）のグループ内のパターンだけを露
光し、第２のストライプＳ2 に一部または全部が入るが
既に露光処理が済んでいるマクロセルＭａｃ2,Ｍａｃ4,
Ｍａｃ5,Ｍａｃ6 内のパターンについては露光しない。
なお、この場合は、第２のストライプＳ2 の中心線が、
第２のストライプＳ2 内で露光されるグループ内におい
て、図３４の最も左に配置されているメモリセルアレイ
ＭＣＡの左端と、図３４の最も右に配置されているマク
ロセルＭａｃ7 の右端との中心に配置されるようにす
る。
理が終了した後、移動台１をステップ移動させて、第２
のストライプ内での電子線描画処理に移行する。ここで
は、図３４に示すように、上述したブロックデータに基
づいて、第２のストライプＳ2 に全てが内包されるマク
ロセルＭａｃ7 およびメモリセルアレイＭＣＡ（網掛け
のハッチングを付す）のグループ内のパターンだけを露
光し、第２のストライプＳ2 に一部または全部が入るが
既に露光処理が済んでいるマクロセルＭａｃ2,Ｍａｃ4,
Ｍａｃ5,Ｍａｃ6 内のパターンについては露光しない。
なお、この場合は、第２のストライプＳ2 の中心線が、
第２のストライプＳ2 内で露光されるグループ内におい
て、図３４の最も左に配置されているメモリセルアレイ
ＭＣＡの左端と、図３４の最も右に配置されているマク
ロセルＭａｃ7 の右端との中心に配置されるようにす
る。
【０１２９】このような電子線露光処理を半導体ウエハ
２の主面全面に対して繰り返し行い、半導体基板２Ｓ上
の感電子線レジスト膜に全てのパターンを転写した後、
半導体基板２Ｓを電子線露光装置から取り出し、現像処
理を施すことにより、半導体基板２Ｓ上に感電子線レジ
ストパターンを形成する。
２の主面全面に対して繰り返し行い、半導体基板２Ｓ上
の感電子線レジスト膜に全てのパターンを転写した後、
半導体基板２Ｓを電子線露光装置から取り出し、現像処
理を施すことにより、半導体基板２Ｓ上に感電子線レジ
ストパターンを形成する。
【０１３０】以上のような電子線描画処理工程を経て形
成された半導体集積回路装置の要部断面図を図３５に示
す。
成された半導体集積回路装置の要部断面図を図３５に示
す。
【０１３１】半導体基板２Ｓは、例えばｎ- 型のＳｉ単
結晶からなり、その上部には、例えばｎウエル３０ｎお
よびｐウエル３０ｐが形成されている。ｎウエル３０ｎ
には、例えばリンまたはＡｓが導入され、ｐウエル３０
ｐには、例えばホウ素が導入されている。この半導体基
板２Ｓの主面に、例えばシリコン酸化膜からなるフィー
ルド絶縁膜３１が形成されており、そのフィールド絶縁
膜３１に囲まれた素子形成領域には、ｐチャネル型のＭ
ＯＳ・ＦＥＴＱｐおよびｎチャネル型のＭＯＳ・ＦＥＴ
Ｑｎが形成されている。
結晶からなり、その上部には、例えばｎウエル３０ｎお
よびｐウエル３０ｐが形成されている。ｎウエル３０ｎ
には、例えばリンまたはＡｓが導入され、ｐウエル３０
ｐには、例えばホウ素が導入されている。この半導体基
板２Ｓの主面に、例えばシリコン酸化膜からなるフィー
ルド絶縁膜３１が形成されており、そのフィールド絶縁
膜３１に囲まれた素子形成領域には、ｐチャネル型のＭ
ＯＳ・ＦＥＴＱｐおよびｎチャネル型のＭＯＳ・ＦＥＴ
Ｑｎが形成されている。
【０１３２】このｐチャネル型のＭＯＳ・ＦＥＴＱｐ
は、半導体基板２Ｓに形成された一対の半導体領域３２
と、半導体基板２Ｓ上に形成されたゲート絶縁膜３３ｉ
と、一対の半導体領域３２の間上におけるゲート絶縁膜
３３ｉ上に形成されたゲート電極３４ｇとを有してい
る。
は、半導体基板２Ｓに形成された一対の半導体領域３２
と、半導体基板２Ｓ上に形成されたゲート絶縁膜３３ｉ
と、一対の半導体領域３２の間上におけるゲート絶縁膜
３３ｉ上に形成されたゲート電極３４ｇとを有してい
る。
【０１３３】一対の半導体領域３２は、例えばホウ素が
導入されてなり、ｐチャネル型のＭＯＳ・ＦＥＴＱｐの
ソース・ドレイン領域を形成する領域である。この一対
の半導体領域３２は互いに平面的に離間した位置に形成
されており、その間にチャネル領域が形成される。な
お、少なくともドレインを形成する半導体領域において
チャネル領域側の端部に、その半導体領域３２と同一導
電型で、かつ、その半導体領域３２よりも低不純物濃度
の半導体領域を設けてホットキャリア効果を抑制する構
造としても良い。
導入されてなり、ｐチャネル型のＭＯＳ・ＦＥＴＱｐの
ソース・ドレイン領域を形成する領域である。この一対
の半導体領域３２は互いに平面的に離間した位置に形成
されており、その間にチャネル領域が形成される。な
お、少なくともドレインを形成する半導体領域において
チャネル領域側の端部に、その半導体領域３２と同一導
電型で、かつ、その半導体領域３２よりも低不純物濃度
の半導体領域を設けてホットキャリア効果を抑制する構
造としても良い。
【０１３４】ゲート絶縁膜３３ｉは、例えばシリコン酸
化膜からなる。ただし、ゲート絶縁膜３３ｉを酸窒化膜
（ＳｉＯＮ）で形成しても良い。これにより、ｐチャネ
ル型のＭＯＳ・ＦＥＴＱｐの特性を向上させることが可
能となる。
化膜からなる。ただし、ゲート絶縁膜３３ｉを酸窒化膜
（ＳｉＯＮ）で形成しても良い。これにより、ｐチャネ
ル型のＭＯＳ・ＦＥＴＱｐの特性を向上させることが可
能となる。
【０１３５】ゲート電極３４ｇは、例えば低抵抗ポリシ
リコンの単体膜、低抵抗ポリシリコン上にシリサイド膜
を形成したポリサイド構造または低抵抗ポリシリコン上
に窒化チタンや窒化タングステン等のバリア金属膜を介
してタングステン等のような金属膜を形成したポリメタ
ル構造で構成されている。このゲート電極３４ｇは、上
記した本実施の形態１, ２の電子線露光方法でパターニ
ングされている。
リコンの単体膜、低抵抗ポリシリコン上にシリサイド膜
を形成したポリサイド構造または低抵抗ポリシリコン上
に窒化チタンや窒化タングステン等のバリア金属膜を介
してタングステン等のような金属膜を形成したポリメタ
ル構造で構成されている。このゲート電極３４ｇは、上
記した本実施の形態１, ２の電子線露光方法でパターニ
ングされている。
【０１３６】このゲート電極３４ｇの幅（ゲート幅）
は、例えば0.15μｍ程度というように極めて微細なの
で、通常の電子線露光法によるパターンの小さな平面位
置ずれに起因する段やくびれも大きな問題（不良）とな
るが、前記本実施の形態１または本実施の形態２で説明
した電子線描画技術を用いることで、そのような問題を
回避でき、平面的に段やくびれの無い設計データに近い
パターンを露光できるので、半導体集積回路装置の歩留
まりおよび信頼性を向上させることが可能となる。
は、例えば0.15μｍ程度というように極めて微細なの
で、通常の電子線露光法によるパターンの小さな平面位
置ずれに起因する段やくびれも大きな問題（不良）とな
るが、前記本実施の形態１または本実施の形態２で説明
した電子線描画技術を用いることで、そのような問題を
回避でき、平面的に段やくびれの無い設計データに近い
パターンを露光できるので、半導体集積回路装置の歩留
まりおよび信頼性を向上させることが可能となる。
【０１３７】一方、ｎチャネル型のＭＯＳ・ＦＥＴＱｎ
は、ｐチャネル型のＭＯＳ・ＦＥＴＱｐと同様に、一対
の半導体領域３５と、ゲート絶縁膜３３ｉと、ゲート電
極３４ｇとを有している。この一対の半導体領域３５に
は、例えばリンまたはヒ素が導入されている。これ以外
の構成は上記したｐチャネル型のＭＯＳ・ＦＥＴＱｐと
同じなので説明を省略する。
は、ｐチャネル型のＭＯＳ・ＦＥＴＱｐと同様に、一対
の半導体領域３５と、ゲート絶縁膜３３ｉと、ゲート電
極３４ｇとを有している。この一対の半導体領域３５に
は、例えばリンまたはヒ素が導入されている。これ以外
の構成は上記したｐチャネル型のＭＯＳ・ＦＥＴＱｐと
同じなので説明を省略する。
【０１３８】このような半導体基板２Ｓ上には、例えば
シリコン酸化膜等からなる層間絶縁膜３６ａが被着され
ており、これにより、フィールド絶縁膜３１およびゲー
ト電極３４ｇの表面等が被覆されている。このフィール
ド絶縁膜３１上における層間絶縁膜３６ａ上には、例え
ばポリシリコンからなる配線３７Ｌおよび抵抗３７Ｒが
形成されている。この配線３７Ｌは、前記実施の形態１
または本実施の形態２で説明した電子線露光方法を用い
ても良いし、例えばｉ線（波長３６５ｎｍ）等の露光光
をフォトマスクを介して半導体基板２Ｓ上のフォトレジ
スト膜に照射することで所定のパターンを転写する通常
の露光技術を用いても良い。
シリコン酸化膜等からなる層間絶縁膜３６ａが被着され
ており、これにより、フィールド絶縁膜３１およびゲー
ト電極３４ｇの表面等が被覆されている。このフィール
ド絶縁膜３１上における層間絶縁膜３６ａ上には、例え
ばポリシリコンからなる配線３７Ｌおよび抵抗３７Ｒが
形成されている。この配線３７Ｌは、前記実施の形態１
または本実施の形態２で説明した電子線露光方法を用い
ても良いし、例えばｉ線（波長３６５ｎｍ）等の露光光
をフォトマスクを介して半導体基板２Ｓ上のフォトレジ
スト膜に照射することで所定のパターンを転写する通常
の露光技術を用いても良い。
【０１３９】この配線３７Ｌおよび抵抗３７Ｒは、層間
絶縁膜３６ａ上に被着された、例えばシリコン酸化膜等
からなる層間絶縁膜３６ｂによって被覆されている。こ
の層間絶縁膜３６ｂ上には、第１層配線３８Ｌ1 が形成
されている。この第１層配線３８Ｌ1 は、例えばアルミ
ニウムまたはアルミニウム−シリコン−銅合金からな
り、そのうちの第１層配線３８Ｌ1 は層間絶縁膜３６
ａ, ３６ｂに穿孔された接続孔３９ａを通じて半導体領
域３２, ３５と電気的に接続され、第１層配線３８Ｌ1
は層間絶縁膜３６ｂに穿孔された接続孔３９ａを通じて
配線３７Ｌと電気的に接続されている。
絶縁膜３６ａ上に被着された、例えばシリコン酸化膜等
からなる層間絶縁膜３６ｂによって被覆されている。こ
の層間絶縁膜３６ｂ上には、第１層配線３８Ｌ1 が形成
されている。この第１層配線３８Ｌ1 は、例えばアルミ
ニウムまたはアルミニウム−シリコン−銅合金からな
り、そのうちの第１層配線３８Ｌ1 は層間絶縁膜３６
ａ, ３６ｂに穿孔された接続孔３９ａを通じて半導体領
域３２, ３５と電気的に接続され、第１層配線３８Ｌ1
は層間絶縁膜３６ｂに穿孔された接続孔３９ａを通じて
配線３７Ｌと電気的に接続されている。
【０１４０】また、層間絶縁膜３６ｂ上には、例えばシ
リコン酸化膜等からなる層間絶縁膜３６ｃが被着されて
おり、これにより第１層配線３８Ｌ1 が被覆されてい
る。この層間絶縁膜３６ｃ上には、第１層配線３８Ｌ1
と同材料からなる第２層配線３８Ｌ2 が形成されてい
る。この第２層配線３８Ｌ2 は、層間絶縁膜３６ｃに穿
孔された接続孔３９ｂを通じて第１層配線３８Ｌ1 と電
気的に接続されている。
リコン酸化膜等からなる層間絶縁膜３６ｃが被着されて
おり、これにより第１層配線３８Ｌ1 が被覆されてい
る。この層間絶縁膜３６ｃ上には、第１層配線３８Ｌ1
と同材料からなる第２層配線３８Ｌ2 が形成されてい
る。この第２層配線３８Ｌ2 は、層間絶縁膜３６ｃに穿
孔された接続孔３９ｂを通じて第１層配線３８Ｌ1 と電
気的に接続されている。
【０１４１】このような第１層配線３８Ｌ1 および第２
層配線３８Ｌ2 は、ゲート電極３４ｇ等と比較すると相
対的に平面寸法が大きいので、上記した通常の露光技術
でパターニングされている。ただし、第１層配線３８Ｌ
1 および第２層配線３８Ｌ2を、通常の電子線露光方法
または前記実施の形態１または本実施の形態２の電子線
露光方法でパターニングしても良い。
層配線３８Ｌ2 は、ゲート電極３４ｇ等と比較すると相
対的に平面寸法が大きいので、上記した通常の露光技術
でパターニングされている。ただし、第１層配線３８Ｌ
1 および第２層配線３８Ｌ2を、通常の電子線露光方法
または前記実施の形態１または本実施の形態２の電子線
露光方法でパターニングしても良い。
【０１４２】ここで、第１層配線３８Ｌ1 や第２層配線
３８Ｌ2 の形成に際して前記実施の形態１または本実施
の形態２の電子線露光方法を用いた方が良い場合の一例
を図３６に示す。配線構造および素子分離領域が溝型分
離部２３で構成されている以外は図３５と同じなので重
複する部分についての説明は省略する。
３８Ｌ2 の形成に際して前記実施の形態１または本実施
の形態２の電子線露光方法を用いた方が良い場合の一例
を図３６に示す。配線構造および素子分離領域が溝型分
離部２３で構成されている以外は図３５と同じなので重
複する部分についての説明は省略する。
【０１４３】この図３６では、第１層配線３８Ｌ1 およ
び第２層配線３８Ｌ2 が埋込配線で形成されている。層
間絶縁膜３６ｃには、配線形成用の溝４０ａが形成され
ており、第１層配線３８Ｌ1 は、その溝４０ａ内に導体
膜が埋め込まれて形成されている。その導体膜は、主導
体膜と、その側面および底部を囲むように、かつ、溝に
接した状態で被着されたバリア導体膜とで構成されてい
る。主導体膜は、例えば銅または銅合金等のような低抵
抗な金属膜からなる。また、バリア導体膜は、例えば層
間絶縁膜３６ｃと主導体膜との密着性を向上させ、か
つ、主導体膜の構成原子等を抑制する機能を有してお
り、例えば窒化チタン、タンタル、窒化タンタル、タン
グステン、窒化タングステン、窒化チタンシリサイドま
たは窒化タングステンシリサイド等、その他の金属ある
いはその化合物からなる。
び第２層配線３８Ｌ2 が埋込配線で形成されている。層
間絶縁膜３６ｃには、配線形成用の溝４０ａが形成され
ており、第１層配線３８Ｌ1 は、その溝４０ａ内に導体
膜が埋め込まれて形成されている。その導体膜は、主導
体膜と、その側面および底部を囲むように、かつ、溝に
接した状態で被着されたバリア導体膜とで構成されてい
る。主導体膜は、例えば銅または銅合金等のような低抵
抗な金属膜からなる。また、バリア導体膜は、例えば層
間絶縁膜３６ｃと主導体膜との密着性を向上させ、か
つ、主導体膜の構成原子等を抑制する機能を有してお
り、例えば窒化チタン、タンタル、窒化タンタル、タン
グステン、窒化タングステン、窒化チタンシリサイドま
たは窒化タングステンシリサイド等、その他の金属ある
いはその化合物からなる。
【０１４４】また、層間絶縁膜３６ｃの溝４０ａの底部
における層間絶縁膜３６ａ, ３６ｂには半導体領域３
２, ３５が露出するような接続孔３９ａが穿孔されてお
り、第１層配線３８Ｌ1 は、その接続孔３９ａ内におけ
るプラグ４１を通じて半導体領域３２, ３５と電気的に
接続されている。プラグ４１は、例えば低抵抗ポリシリ
コン等からなる。
における層間絶縁膜３６ａ, ３６ｂには半導体領域３
２, ３５が露出するような接続孔３９ａが穿孔されてお
り、第１層配線３８Ｌ1 は、その接続孔３９ａ内におけ
るプラグ４１を通じて半導体領域３２, ３５と電気的に
接続されている。プラグ４１は、例えば低抵抗ポリシリ
コン等からなる。
【０１４５】一方、層間絶縁膜３６ｃ上に被着され、第
１層配線３８Ｌ1 の上面を被覆する層間絶縁膜３６ｄに
は、配線形成用の溝４０ｂおよび接続孔３９ｄが形成さ
れており、第２層配線３８Ｌ2 は、その溝４０ｂおよび
接続孔３９ｄ内に導体膜が埋め込まれて形成されてい
る。第２層配線３８Ｌ2 の導体膜の構成および材料は、
上記した第１層配線３８Ｌ1 と同じなので説明を省略す
る。ただし、第２層配線３８Ｌ2 は接続孔３９ｄを通じ
て第１層配線３８Ｌ1 と電気的に接続されている。
１層配線３８Ｌ1 の上面を被覆する層間絶縁膜３６ｄに
は、配線形成用の溝４０ｂおよび接続孔３９ｄが形成さ
れており、第２層配線３８Ｌ2 は、その溝４０ｂおよび
接続孔３９ｄ内に導体膜が埋め込まれて形成されてい
る。第２層配線３８Ｌ2 の導体膜の構成および材料は、
上記した第１層配線３８Ｌ1 と同じなので説明を省略す
る。ただし、第２層配線３８Ｌ2 は接続孔３９ｄを通じ
て第１層配線３８Ｌ1 と電気的に接続されている。
【０１４６】上述のような第１層配線３８Ｌ1 は、層間
絶縁膜３６ｃに配線形成用の溝４０ａを形成した後、溝
４０ａの内面を含む層間絶縁膜３６ｄ上に配線形成用の
導体膜を堆積し、さらに、その溝４０ａ内以外の領域の
導体膜を化学的機械的研磨法（ＣＭＰ；Chemical Mecha
nical Polishing ）によって除去することで形成され
る、いわゆるダマシン（Damascene ）法で形成されてい
る。
絶縁膜３６ｃに配線形成用の溝４０ａを形成した後、溝
４０ａの内面を含む層間絶縁膜３６ｄ上に配線形成用の
導体膜を堆積し、さらに、その溝４０ａ内以外の領域の
導体膜を化学的機械的研磨法（ＣＭＰ；Chemical Mecha
nical Polishing ）によって除去することで形成され
る、いわゆるダマシン（Damascene ）法で形成されてい
る。
【０１４７】また、第２層配線３８Ｌ2 は、層間絶縁膜
３６ｄに配線形成用の溝４０ｂおよび下層配線との接続
を行うための接続孔３９ｄを形成した後、半導体基板２
Ｓ全面に配線形成用の導体膜を堆積し、さらに、その溝
４０ｂ以外の領域の導体膜をＣＭＰによって除去するこ
とにより、配線形成用の溝４０ｂ内に埋め込み配線を形
成し、かつ、接続孔３９ｄ内に導体膜を形成する、いわ
ゆるデュアルダマシン（Dual-Damascene）法で形成され
ている。
３６ｄに配線形成用の溝４０ｂおよび下層配線との接続
を行うための接続孔３９ｄを形成した後、半導体基板２
Ｓ全面に配線形成用の導体膜を堆積し、さらに、その溝
４０ｂ以外の領域の導体膜をＣＭＰによって除去するこ
とにより、配線形成用の溝４０ｂ内に埋め込み配線を形
成し、かつ、接続孔３９ｄ内に導体膜を形成する、いわ
ゆるデュアルダマシン（Dual-Damascene）法で形成され
ている。
【０１４８】このような埋込配線では配線の微細化が可
能なので前記実施の形態１または本実施の形態２の電子
線露光方法を用いると良い。すなわち、層間絶縁膜３６
ｃ,３６ｄに溝４０ａ, ４０ｂあるいは接続孔３９ｄを
形成するためのマスクパターンを形成する場合に、前記
実施の形態１または本実施の形態２で説明した電子線露
光方法を用いる。これにより、平面的に段やくびれの無
い設計データに近い配線パターンを露光できるので、埋
込配線パターンの微細化を推進でき、しかも、半導体集
積回路装置の歩留まりおよび信頼性を向上させることが
可能となる。
能なので前記実施の形態１または本実施の形態２の電子
線露光方法を用いると良い。すなわち、層間絶縁膜３６
ｃ,３６ｄに溝４０ａ, ４０ｂあるいは接続孔３９ｄを
形成するためのマスクパターンを形成する場合に、前記
実施の形態１または本実施の形態２で説明した電子線露
光方法を用いる。これにより、平面的に段やくびれの無
い設計データに近い配線パターンを露光できるので、埋
込配線パターンの微細化を推進でき、しかも、半導体集
積回路装置の歩留まりおよび信頼性を向上させることが
可能となる。
【０１４９】本実施の形態２においても前記実施の形態
１と同様の効果を得ることが可能となる。
１と同様の効果を得ることが可能となる。
【０１５０】（実施の形態３）図３７は本発明の他の実
施の形態であるフォトマスクの全体平面図、図３８は図
３７のフォトマスクの要部拡大平面図、図３９は図３８
のＹ−Ｙ線の断面図、図４０〜図４２は図３７のフォト
マスクの製造工程中の要部拡大断面図である。
施の形態であるフォトマスクの全体平面図、図３８は図
３７のフォトマスクの要部拡大平面図、図３９は図３８
のＹ−Ｙ線の断面図、図４０〜図４２は図３７のフォト
マスクの製造工程中の要部拡大断面図である。
【０１５１】図３７に示すフォトレマスク（半導体製造
用板状物）４２は、例えば半導体集積回路パターンを半
導体ウエハ上に転写するためのレチクルであり、その主
面上には、例えば実寸の５倍の半導体集積回路パターン
の原画が形成されている。このフォトマスクを構成する
マスク基板４２ａは、例えば厚さが0.25インチ、屈折率
が１.47 程度の６インチ角の透明な合成石英ガラス等の
薄板からなる。
用板状物）４２は、例えば半導体集積回路パターンを半
導体ウエハ上に転写するためのレチクルであり、その主
面上には、例えば実寸の５倍の半導体集積回路パターン
の原画が形成されている。このフォトマスクを構成する
マスク基板４２ａは、例えば厚さが0.25インチ、屈折率
が１.47 程度の６インチ角の透明な合成石英ガラス等の
薄板からなる。
【０１５２】このマスク基板４２ａの主面中央には、例
えば正方形状の転写領域４３が配置されている。この転
写領域４３は、半導体集積回路パターンを転写するため
の領域である。また、マスク基板４２ａの主面において
転写領域４３の外周には、平面枠状の遮光領域４４が配
置されている。この遮光領域４４は、光の透過を遮るた
めの領域であり、例えばクロムの単体金属膜またはクロ
ム上に酸化クロムを形成した複合金属膜等からなる。
えば正方形状の転写領域４３が配置されている。この転
写領域４３は、半導体集積回路パターンを転写するため
の領域である。また、マスク基板４２ａの主面において
転写領域４３の外周には、平面枠状の遮光領域４４が配
置されている。この遮光領域４４は、光の透過を遮るた
めの領域であり、例えばクロムの単体金属膜またはクロ
ム上に酸化クロムを形成した複合金属膜等からなる。
【０１５３】この遮光領域４４には、複数のマーク４５
ｍ1,４５ｍ2 が形成されいる。このマーク４５ｍ1,４５
ｍ2 は、例えば３００μｍ程度の大きさの平面十字状の
光透過パターンで形成されている。ただし、マーク４５
ｍ1,４５ｍ2 の平面形状は十字状に限定されるものでは
なく種々変更可能であり、例えばＬ字状やＩ字状でも良
い。マーク４５ｍ1 は、フォトマスク４２と半導体ウエ
ハとの相対的な平面位置合わせに用い、マーク４５ｍ2
は、フォトマスク４２と半導体ウエハ上の半導体チップ
との相対的な平面位置合わせに用いる。
ｍ1,４５ｍ2 が形成されいる。このマーク４５ｍ1,４５
ｍ2 は、例えば３００μｍ程度の大きさの平面十字状の
光透過パターンで形成されている。ただし、マーク４５
ｍ1,４５ｍ2 の平面形状は十字状に限定されるものでは
なく種々変更可能であり、例えばＬ字状やＩ字状でも良
い。マーク４５ｍ1 は、フォトマスク４２と半導体ウエ
ハとの相対的な平面位置合わせに用い、マーク４５ｍ2
は、フォトマスク４２と半導体ウエハ上の半導体チップ
との相対的な平面位置合わせに用いる。
【０１５４】次に、図３８および図３９にフォトマスク
の転写領域における要部拡大平面図およびそのＹ−Ｙ線
の断面図を示す。マスク基板４２ａ上には、例えばクロ
ムの単体金属膜またはクロム上に酸化クロムを形成した
複合金属膜からなる遮光膜４６が形成されており、これ
により遮光領域が形成されている。この遮光膜４６の一
部は、マスク基板４２ａの主面が露出されるように除去
されており、これにより複数の光透過領域４７Ｐ1 〜４
７Ｐ6 が形成されている。各光透過領域４７Ｐ1 〜４７
Ｐ6 は、例えば平面長方形状に形成されており、互いに
平行になるように、かつ、所定の間隔をおいて配置され
ている。
の転写領域における要部拡大平面図およびそのＹ−Ｙ線
の断面図を示す。マスク基板４２ａ上には、例えばクロ
ムの単体金属膜またはクロム上に酸化クロムを形成した
複合金属膜からなる遮光膜４６が形成されており、これ
により遮光領域が形成されている。この遮光膜４６の一
部は、マスク基板４２ａの主面が露出されるように除去
されており、これにより複数の光透過領域４７Ｐ1 〜４
７Ｐ6 が形成されている。各光透過領域４７Ｐ1 〜４７
Ｐ6 は、例えば平面長方形状に形成されており、互いに
平行になるように、かつ、所定の間隔をおいて配置され
ている。
【０１５５】次に、このフォトマスク４２の製造方法を
説明する。なお、電子線露光処理に先立つ一ストライプ
内の露光グループの作成方法については前記実施の形態
１,２と同じなのでここでは省略する。また、ここで
は、図３８において平面長さが相対的に長い光透過領域
４７Ｐ2,４７Ｐ5,４７Ｐ6 の一群と、平面長さが相対的
に短い光透過領域４７Ｐ1,４７Ｐ3,４７Ｐ4 の一群とで
露光グループを分けた場合を一例として電子線露光処理
を説明する。
説明する。なお、電子線露光処理に先立つ一ストライプ
内の露光グループの作成方法については前記実施の形態
１,２と同じなのでここでは省略する。また、ここで
は、図３８において平面長さが相対的に長い光透過領域
４７Ｐ2,４７Ｐ5,４７Ｐ6 の一群と、平面長さが相対的
に短い光透過領域４７Ｐ1,４７Ｐ3,４７Ｐ4 の一群とで
露光グループを分けた場合を一例として電子線露光処理
を説明する。
【０１５６】まず、図４０に示すように、マスク基板４
２ａ上に、例えばクロムの単体金属膜またはクロム上に
酸化クロムを形成した複合金属膜からなる遮光膜４６を
スパッタリング法等により被着した後、その上に感電子
線レジスト膜２７をスピン塗布法等により形成する。な
お、感電子線レジスト膜２７上に導電性膜を塗布し、電
子線露光時に発生する電荷を逃がすようにしても良い。
２ａ上に、例えばクロムの単体金属膜またはクロム上に
酸化クロムを形成した複合金属膜からなる遮光膜４６を
スパッタリング法等により被着した後、その上に感電子
線レジスト膜２７をスピン塗布法等により形成する。な
お、感電子線レジスト膜２７上に導電性膜を塗布し、電
子線露光時に発生する電荷を逃がすようにしても良い。
【０１５７】続いて、このマスク基板４２ａを前記実施
の形態１で説明した電子線露光装置ＥＢの移動台１上に
載置し、位置合わせ等を行った後、前記実施の形態１,
２と同様に、マスク基板４２ａ上の感電子線レジスト膜
２７において一のストライプ内に全体が内包されるパタ
ーンの転写領域に電子線４ａ1 〜４ａ3 を順に照射して
パターンを露光する。この露光処理は、図３８および図
３９における光透過領域４７Ｐ2,４７Ｐ5,４７Ｐ6 を形
成するための露光処理である。
の形態１で説明した電子線露光装置ＥＢの移動台１上に
載置し、位置合わせ等を行った後、前記実施の形態１,
２と同様に、マスク基板４２ａ上の感電子線レジスト膜
２７において一のストライプ内に全体が内包されるパタ
ーンの転写領域に電子線４ａ1 〜４ａ3 を順に照射して
パターンを露光する。この露光処理は、図３８および図
３９における光透過領域４７Ｐ2,４７Ｐ5,４７Ｐ6 を形
成するための露光処理である。
【０１５８】続いて、一のストライプ内で露光すべきパ
ターン群を露光した後、マスク基板４２ａをステップ移
動し、図４１に示すように、前記実施の形態１, ２と同
様に、感電子線レジスト膜２７において次のストライプ
内に全体が内包されるパターンの転写領域に電子線４ａ
4 〜４ａ6 を順に照射してパターンを露光する。この露
光処理は、図３８および図３９における光透過領域４７
Ｐ1,４７Ｐ3,４７Ｐ4を形成するための露光処理であ
る。
ターン群を露光した後、マスク基板４２ａをステップ移
動し、図４１に示すように、前記実施の形態１, ２と同
様に、感電子線レジスト膜２７において次のストライプ
内に全体が内包されるパターンの転写領域に電子線４ａ
4 〜４ａ6 を順に照射してパターンを露光する。この露
光処理は、図３８および図３９における光透過領域４７
Ｐ1,４７Ｐ3,４７Ｐ4を形成するための露光処理であ
る。
【０１５９】以上のような電子線露光処理を繰り返し行
い、マスク基板４２ａ上の感電子線レジスト膜２７に全
てのパターンを転写した後、マスク基板４２を電子線露
光装置ＥＢから取り出し、現像処理を施すことにより、
図４２に示すように、マスク基板４２ａの遮光膜４６上
に感電子線レジストパターン２７ａを形成する。
い、マスク基板４２ａ上の感電子線レジスト膜２７に全
てのパターンを転写した後、マスク基板４２を電子線露
光装置ＥＢから取り出し、現像処理を施すことにより、
図４２に示すように、マスク基板４２ａの遮光膜４６上
に感電子線レジストパターン２７ａを形成する。
【０１６０】その後、その感電子線レジストパターン２
７ａをマスクとしてマスク基板４２ａに対してエッチン
グ処理を施し、当該レジストパターンから露出する遮光
膜４６をエッチング除去することにより、図３８および
図３９に示したフォトマスク４２を製造する。
７ａをマスクとしてマスク基板４２ａに対してエッチン
グ処理を施し、当該レジストパターンから露出する遮光
膜４６をエッチング除去することにより、図３８および
図３９に示したフォトマスク４２を製造する。
【０１６１】このような本実施の形態３においても前記
実施の形態１, ２と同様の効果を得ることが可能とな
る。
実施の形態１, ２と同様の効果を得ることが可能とな
る。
【０１６２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜３に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜３に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【０１６３】例えば前記実施の形態１〜３においては、
一のストライプ内におけるパターンのグループ化に際し
て領域Ａｒ（図９参照）を用いた場合について説明した
が、これに限定されるものではなく、例えばストライプ
自体で、そのストライプ内に全体が内包されるパターン
をグループ化するようにしても良い。
一のストライプ内におけるパターンのグループ化に際し
て領域Ａｒ（図９参照）を用いた場合について説明した
が、これに限定されるものではなく、例えばストライプ
自体で、そのストライプ内に全体が内包されるパターン
をグループ化するようにしても良い。
【０１６４】また、前記実施の形態１〜３においては、
半導体ウエハまたはマスク基板の被露光面の全面を複数
のストライプで区分けする場合について説明したが、こ
れに限定されるものではなく、例えばの一部分を複数の
ストライプで分割するような場合にも本発明を適用でき
る。
半導体ウエハまたはマスク基板の被露光面の全面を複数
のストライプで区分けする場合について説明したが、こ
れに限定されるものではなく、例えばの一部分を複数の
ストライプで分割するような場合にも本発明を適用でき
る。
【０１６５】また、前記実施の形態１, ２においては、
半導体ウエハがシリコン単結晶の単体構造の場合につい
て説明したが、これに限定されるものではなく種々変更
可能であり、半導体ウエハには、例えば半導体基板の表
面に薄いエピタキシャル層を形成してなる、いわゆるエ
ピタキシャルウエハや支持基板上に絶縁層を介して素子
形成用の薄い半導体層を設けてなる、いわゆるＳＯＩ
（Silicon On Insulator）ウエハをも含むものとする。
半導体ウエハがシリコン単結晶の単体構造の場合につい
て説明したが、これに限定されるものではなく種々変更
可能であり、半導体ウエハには、例えば半導体基板の表
面に薄いエピタキシャル層を形成してなる、いわゆるエ
ピタキシャルウエハや支持基板上に絶縁層を介して素子
形成用の薄い半導体層を設けてなる、いわゆるＳＯＩ
（Silicon On Insulator）ウエハをも含むものとする。
【０１６６】また、前記実施の形態１においては、ＤＲ
ＡＭのキャパシタをクラウン型とした場合について説明
したが、これに限定されるものではなく種々変更可能で
あり、例えばフィン型でも良い。
ＡＭのキャパシタをクラウン型とした場合について説明
したが、これに限定されるものではなく種々変更可能で
あり、例えばフィン型でも良い。
【０１６７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
集積回路装置の製造技術に適用した場合について説明し
たが、これに限定されるものではなく、例えば電子線露
光技術を用いて液晶ディスプレイ用基板、プリント配線
基板または磁気ヘッド等のような他の被露光物に所定の
パターンを描画する場合にも適用できる。
なされた発明をその背景となった利用分野である半導体
集積回路装置の製造技術に適用した場合について説明し
たが、これに限定されるものではなく、例えば電子線露
光技術を用いて液晶ディスプレイ用基板、プリント配線
基板または磁気ヘッド等のような他の被露光物に所定の
パターンを描画する場合にも適用できる。
【０１６８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１６９】(1).本発明によれば、荷電粒子露光技術に
よるパターンの露光に際し、１つのパターンを複数の荷
電粒子線走査対象領域で分けて露光せず、一の荷電粒子
線走査対象領域内においてパターン全体を露光すること
により、１つのパターンにおいて、隣接する荷電粒子線
走査対象領域の境が交差する部分にパターン部分とパタ
ーン部分とを繋ぐつなぎ目が生じるのを無くすことがで
き、そのつなぎ目部分に生じていた段やくびれを無くす
ことができるので、パターン全体を良好に転写すること
が可能となる。
よるパターンの露光に際し、１つのパターンを複数の荷
電粒子線走査対象領域で分けて露光せず、一の荷電粒子
線走査対象領域内においてパターン全体を露光すること
により、１つのパターンにおいて、隣接する荷電粒子線
走査対象領域の境が交差する部分にパターン部分とパタ
ーン部分とを繋ぐつなぎ目が生じるのを無くすことがで
き、そのつなぎ目部分に生じていた段やくびれを無くす
ことができるので、パターン全体を良好に転写すること
が可能となる。
【０１７０】(2).本発明によれば、荷電粒子線露光技術
によるパターンの露光に際し、１つの高接続精度パター
ンを複数の荷電粒子線走査対象領域で分けて露光せず、
一の荷電粒子線走査対象領域内においてパターン全体を
露光することにより、１つの高接続精度パターンにおい
て、隣接する荷電粒子線走査対象領域の境が交差する部
分にパターン部分とパターン部分とを繋ぐつなぎ目が生
じるのを無くすことができ、当該つなぎ目部分に生じて
いた段やくびれを無くすことができるので、パターン全
体を良好に転写することが可能となる。
によるパターンの露光に際し、１つの高接続精度パター
ンを複数の荷電粒子線走査対象領域で分けて露光せず、
一の荷電粒子線走査対象領域内においてパターン全体を
露光することにより、１つの高接続精度パターンにおい
て、隣接する荷電粒子線走査対象領域の境が交差する部
分にパターン部分とパターン部分とを繋ぐつなぎ目が生
じるのを無くすことができ、当該つなぎ目部分に生じて
いた段やくびれを無くすことができるので、パターン全
体を良好に転写することが可能となる。
【０１７１】(3).上記(1) または(2) により、そのパタ
ーンを有する半導体素子の電気的特性を向上させること
ができるので、その半導体素子を有する半導体集積回路
装置の電気的特性を向上させることが可能となる。
ーンを有する半導体素子の電気的特性を向上させること
ができるので、その半導体素子を有する半導体集積回路
装置の電気的特性を向上させることが可能となる。
【０１７２】(4).上記(1) または(2) により、そのパタ
ーンのパターン不良を低減することができるので、その
パターンを有する半導体集積回路装置の歩留まりおよび
信頼性を向上させることが可能となる。
ーンのパターン不良を低減することができるので、その
パターンを有する半導体集積回路装置の歩留まりおよび
信頼性を向上させることが可能となる。
【図１】本発明の一実施の形態である電子線露光装置に
おける要部の構成の一例を示すブロック図である。
おける要部の構成の一例を示すブロック図である。
【図２】半導体ウェハの平面図である。
【図３】半導体ウェハの被露光面における露光ストライ
プを説明する図である。
プを説明する図である。
【図４】任意のストライプを構成する副偏向領域の配置
を示す説明図である。
を示す説明図である。
【図５】任意のストライプの露光制御に用いられる描画
デ−タの構成の説明図である。
デ−タの構成の説明図である。
【図６】本発明者が検討した電子線露光技術の問題を説
明するための説明図である。
明するための説明図である。
【図７】本発明者が検討した電子線露光技術の問題を説
明するための説明図である。
明するための説明図である。
【図８】本発明の技術思想の説明図であってこれから露
光しようとしているパターンの説明図である。
光しようとしているパターンの説明図である。
【図９】本発明の技術思想の説明図であって図８のパタ
ーンのグループ化を説明するためのパターンの説明図で
ある。
ーンのグループ化を説明するためのパターンの説明図で
ある。
【図１０】本発明の技術思想の説明図であって図８のパ
ターンを複数のブロックに分割した後の第１のブロック
のパターンの説明図である。
ターンを複数のブロックに分割した後の第１のブロック
のパターンの説明図である。
【図１１】本発明の技術思想の説明図であって図８のパ
ターンを複数のブロックに分割した後の第２のブロック
のパターンの説明図である。
ターンを複数のブロックに分割した後の第２のブロック
のパターンの説明図である。
【図１２】本発明の技術思想の説明図であって図８のパ
ターンを複数のブロックに分割した後の第３のブロック
のパターンの説明図である。
ターンを複数のブロックに分割した後の第３のブロック
のパターンの説明図である。
【図１３】（ａ）〜（ｃ）は図１０〜図１２の各ブロッ
クの露光データの構成図である。
クの露光データの構成図である。
【図１４】図１３の露光データに基づいた露光処理によ
るパターン露光処理を説明するための説明図である。
るパターン露光処理を説明するための説明図である。
【図１５】図１４に続く露光処理工程であって図１３の
露光データに基づいた露光処理によるパターン露光処理
を説明するための説明図である。
露光データに基づいた露光処理によるパターン露光処理
を説明するための説明図である。
【図１６】図１５に続く露光処理工程であって図１３の
露光データに基づいた露光処理によるパターン露光処理
を説明するための説明図である。
露光データに基づいた露光処理によるパターン露光処理
を説明するための説明図である。
【図１７】図１６の露光処理後の工程であって図１３の
露光データに基づいた露光処理によるパターンの状態等
を説明するための説明図である。
露光データに基づいた露光処理によるパターンの状態等
を説明するための説明図である。
【図１８】本発明の技術思想の説明図であってこれから
露光しようとしているパターンの説明図である。
露光しようとしているパターンの説明図である。
【図１９】図１８のパターンの露光処理を説明するため
の説明図である。
の説明図である。
【図２０】図１９に続く露光処理であって図１８のパタ
ーンの露光処理を説明するための説明図である。
ーンの露光処理を説明するための説明図である。
【図２１】図２０に続く露光処理であって図１８のパタ
ーンの露光処理を説明するための説明図である。
ーンの露光処理を説明するための説明図である。
【図２２】任意のストライプにブロックを配置する場合
の説明図である。
の説明図である。
【図２３】図２２のストライプの各ブロックに副偏向領
域を配置する場合の説明図である。
域を配置する場合の説明図である。
【図２４】本発明者が検討した通常の電子線露光処理に
よるメモリデバイスでのストライプ分割の説明図であ
る。
よるメモリデバイスでのストライプ分割の説明図であ
る。
【図２５】本発明者が検討した通常の電子線露光処理に
よるメモリデバイスでのストライプ分割の説明図であ
る。
よるメモリデバイスでのストライプ分割の説明図であ
る。
【図２６】本実施の形態の電子線露光技術をメモリデバ
イスに適用した場合の説明図である。
イスに適用した場合の説明図である。
【図２７】図２６のメモリデバイスの製造工程中におけ
る要部拡大断面図である。
る要部拡大断面図である。
【図２８】図２７に続く製造工程であって図２６のメモ
リデバイスの製造工程中における要部拡大断面図であ
る。
リデバイスの製造工程中における要部拡大断面図であ
る。
【図２９】図２８に続く製造工程であって図２６のメモ
リデバイスの製造工程中における要部拡大断面図であ
る。
リデバイスの製造工程中における要部拡大断面図であ
る。
【図３０】図２９に続く製造工程であって図２６のメモ
リデバイスの製造工程中における要部拡大断面図であ
る。
リデバイスの製造工程中における要部拡大断面図であ
る。
【図３１】本発明の他の実施の形態である半導体集積回
路装置の要部拡大平面図である。
路装置の要部拡大平面図である。
【図３２】本実施の形態の電子線露光方法を説明するた
めの説明図である。
めの説明図である。
【図３３】本実施の形態の電子線露光処理工程中の半導
体基板の要部拡大平面図であって本実施の形態の電子線
露光方法を説明するための説明図である。
体基板の要部拡大平面図であって本実施の形態の電子線
露光方法を説明するための説明図である。
【図３４】図３３の露光処理に続く露光工程であって本
実施の形態の電子線露光方法を説明するための説明図で
ある。
実施の形態の電子線露光方法を説明するための説明図で
ある。
【図３５】図３１の半導体集積回路装置の要部断面図で
ある。
ある。
【図３６】図３１の半導体集積回路装置における変形例
の要部断面図である。
の要部断面図である。
【図３７】本発明の他の実施の形態であるフォトマスク
の全体平面図である。
の全体平面図である。
【図３８】図３７のフォトマスクの要部拡大平面図であ
る。
る。
【図３９】図３８のＹ−Ｙ線の断面図である。
【図４０】図３７のフォトマスクの製造工程中の要部拡
大断面図である。
大断面図である。
【図４１】図４０に続く図３７のフォトマスクの製造工
程中の要部拡大断面図である。
程中の要部拡大断面図である。
【図４２】図４１に続く図３７のフォトマスクの製造工
程中の要部拡大断面図である。
程中の要部拡大断面図である。
１ 移動台 ２ 半導体ウエハ（半導体製造用板状物） ２Ｓ 半導体基板 ３ 電子線源 ４ 電子線（荷電粒子線） ４ａ1 〜４ａ6 電子線 ５ 成形器 ６ 対物レンズ ７ 主偏向器 ８ 副偏向器 ９ 電子光学系 １０ 成形器制御部 １１ 成形信号発生部 １２ 演算部 １３ レンズ制御部 １４ 位置信号発生部 １５ 主偏向制御部 １６ 副偏向制御部 １７ バッファメモリ １８ 制御計算機 １９ 露光デ−タ格納部 ２０ 移動台制御部 ２１ 埋込ｎウエル ２２ ｐウエル ２３ 溝型分離部 ２３ａ 分離溝 ２４ ゲート絶縁膜 ２５ 導体膜 ２６ キャップ絶縁膜 ２７ 感電子線レジスト膜 ２７ａ 感電子線レジストパターン ２８ 半導体領域 ２９ａ 蓄積電極 ２９ｂ プレート電極 ３０ｎ ｎウエル ３０ｐ ｐウエル ３１ フィールド絶縁膜 ３２ 半導体領域 ３３ｉ ゲート絶縁膜 ３４ｇ ゲート電極 ３５ 半導体領域 ３６ａ 層間絶縁膜 ３７Ｌ 配線 ３７Ｒ 抵抗 ３８Ｌ1 第１層配線 ３８Ｌ2 第２層配線 ３９ａ〜３９ 接続孔 ４０ａ, ４０ｂ 溝 ４１ プラグ ４２ フォトマスク（半導体製造用板状物） ４２ａ マスク基板 ４３ 転写領域 ４４ 遮光領域 ４５ｍ1,４５ｍ2 マーク ４６ 遮光膜 ４７Ｐ1 〜４７Ｐ6 光透過領域 ＥＢ 電子線露光装置（荷電粒子露光装置） Ｃｈ1 〜Ｃｈｎ 半導体素子形成領域 Ｓ1 〜Ｓｎ ストライプ（荷電粒子線走査対象領域） Ｓｉ 任意のストライプ Ｐ1 〜Ｐ10 パターン Ａｒ1 〜Ａｒ4 領域 Ｓｆ1 〜Ｓｆｎ 副偏向領域 Ａｄｄ1 〜Ａｄｄｎ アドレス Ｍ0 〜Ｍ31 メモリマット Ｍａｃ1 〜Ｍａｃ7 マクロセル ＭＣＡ メモリセルアレイ ＭＣ メモリセル Ｑ メモリセル選択ＭＯＳ・ＦＥＴ Ｃ キャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堤田 光起 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 平川 明 茨城県ひたちなか市市毛882番地 株式会 社日立製作所計測器事業部内 (72)発明者 佐々木 実 茨城県ひたちなか市市毛882番地 株式会 社日立製作所計測器事業部内
Claims (20)
- 【請求項１】 以下の工程より成る半導体集積回路装置
又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物を荷電粒子露光
装置の被露光板状物設置ステージに設置する工程； （ｂ）前記ステージに設置された前記板状物上に描画す
べき複数の高接続精度パターンのうち、第１の荷電粒子
線走査対象領域に全体が内包される全ての単一又は複数
のパターンから成る第１の高接続精度パターン群を荷電
粒子線により露光する第１露光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に又は前
記工程（ｂ）の後に、第２の荷電粒子線走査対象領域が
前記第１露光工程で露光された第１の高接続精度パター
ン群のうちの少なくとも一つのパターンの少なくとも一
部を含み、かつ、少なくとも一つの未露光の高接続精度
パターンの全体を内包するように、前記ステージを荷電
粒子露光装置の荷電粒子線光学系との間で第１の方向に
相対的に移動する第１ステージ移動工程； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の複数の
高接続精度パターンのうち、第２の荷電粒子線走査対象
領域に全体が内包される全ての単一又は複数のパターン
から成る第２の高接続精度パターン群を荷電粒子線によ
り露光する第２露光工程； （ｅ）前記工程（ｄ）の少なくとも一部と同時に又は前
記工程（ｄ）の後に、第３の荷電粒子線走査対象領域が
前記第２露光工程で露光された第２の高接続精度パター
ン群のうちの少なくとも一つのパターンの少なくとも一
部を含み、かつ、少なくとも一つの未露光の高接続精度
パターンの全体を内包するように、前記ステージを荷電
粒子露光装置の荷電粒子線光学系との間で前記第１の方
向に相対的に移動する第２ステージ移動工程； （ｆ）以上工程（ｂ）から（ｅ）を繰り返すことによ
り、前記集積回路製造用板状物を荷電粒子線により露光
する繰り返し露光工程。 - 【請求項２】 請求項１記載の半導体集積回路装置又は
集積回路製造用板状物の製造方法において、前記荷電粒
子線は電子線であることを特徴とする半導体集積回路装
置又は集積回路製造用板状物の製造方法。 - 【請求項３】 請求項２記載の半導体集積回路装置又は
集積回路製造用板状物の製造方法において、前記第１及
び第２の電子線走査対象領域は実質的に同一形状同一サ
イズであることを特徴とする半導体集積回路装置または
集積回路製造用板状物の製造方法。 - 【請求項４】 請求項３記載の半導体集積回路装置又は
集積回路製造用板状物の製造方法において、前記板状物
の第１行の露光が完了すると、前記第１の方向と直交す
る方向に前記ステージが移動し、再び前記第１の方向に
相対移動することによって、前記板状物の前記第１の主
面の他の部分を露光することを特徴とする半導体集積回
路装置又は集積回路製造用板状物の製造方法。 - 【請求項５】 以下の工程より成る半導体集積回路装置
又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物を荷電粒子露光
装置の被露光板状物設置ステージに設置する工程； （ｂ）前記ステージに設置された前記板状物上に描画す
べき複数の高接続精度パターンのうち、第１の荷電粒子
線走査対象領域に全体が内包される単一又は複数のパタ
ーンから成る第１の高接続精度パターン群を荷電粒子線
により露光する第１露光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に又は前
記工程（ｂ）の後に、第２の荷電粒子線走査対象領域と
前記第１の荷電粒子線走査対象領域との重なりが、前記
第１又は第２の荷電粒子線走査対象領域の３０％以上に
なるように、前記ステージを荷電粒子露光装置の荷電粒
子線光学系との間で第１の方向に相対的に移動する第１
ステージ移動工程； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の複数の
高接続精度パターンのうち、第２の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第２の高接続精度パターン群を荷電粒子線により露光
する第２露光工程。 - 【請求項６】 以下の工程より成る半導体集積回路装置
又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物を荷電粒子露光
装置の被露光板状物設置ステージに設置する工程； （ｂ）前記ステージに設置された前記板状物上に描画す
べき複数の高接続精度パターンのうち、第１の荷電粒子
線走査対象領域に全体が内包される単一又は複数のパタ
ーンから成る第１の高接続精度パターン群を荷電粒子線
により露光する第１露光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に又は前
記工程（ｂ）の後に、第２の荷電粒子線走査対象領域と
前記第１の荷電粒子線走査対象領域との重なりが、前記
第１又は第２の荷電粒子線走査対象領域の５０％以上に
なるように、前記ステージを荷電粒子露光装置の荷電粒
子線光学系との間で第１の方向に相対的に移動する第１
ステージ移動工程； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の複数の
高接続精度パターンのうち、第２の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第２の高接続精度パターン群を荷電粒子線により露光
する第２露光工程； （ｅ）前記工程（ｄ）の少なくとも一部と同時に又は前
記工程（ｄ）の後に、第３の荷電粒子線走査対象領域と
前記第２の荷電粒子線走査対象領域との重なりが、前記
第２又は第３の荷電粒子線走査対象領域の５０％以上に
なるように、前記ステージを荷電粒子露光装置の荷電粒
子線光学系との間で前記第１の方向に相対的に移動する
第２ステージ移動工程； （ｆ）前記工程（ｄ）及び（ｅ）の後、未露光の複数の
高接続精度パターンのうち、第３の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第３の高接続精度パターン群を荷電粒子線により露光
する第３露光工程。 - 【請求項７】 以下の工程より成る半導体集積回路装置
又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物を荷電粒子露光
装置の被露光板状物設置ステージに設置する工程； （ｂ）前記ステージに設置された前記板状物上に描画す
べき複数の高接続精度パターンのうち、第１の荷電粒子
線走査対象領域に全体が内包される単一又は複数のパタ
ーンから成る第１の高接続精度パターン群を荷電粒子線
により露光する第１露光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に、第２
の荷電粒子線走査対象領域が前記第１露光工程で露光さ
れた第１の高接続精度パターン群のうちの少なくとも一
つのパターンの少なくとも一部を含み、かつ、少なくと
も一つの未露光の高接続精度パターンの全体を内包する
ように、前記ステージを荷電粒子露光装置の荷電粒子線
光学系との間で第１の方向に相対的に移動する第１ステ
ージ移動工程； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の複数の
高接続精度パターンのうち、第２の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第２の高接続精度パターン群を荷電粒子線により露光
する第２露光工程； （ｅ）前記工程（ｄ）の少なくとも一部と同時に、第３
の荷電粒子線走査対象領域が前記第２露光工程で露光さ
れた第２の高接続精度パターン群のうちの少なくとも一
つのパターンの少なくとも一部を含み、かつ、少なくと
も一つの未露光の高接続精度パターンの全体を内包する
ように、前記ステージを荷電粒子露光装置の荷電粒子線
光学系との間で前記第１の方向に相対的に移動する第２
ステージ移動工程； （ｆ）以上工程（ｂ）から（ｅ）を繰り返すことによ
り、前記集積回路製造用板状物を荷電粒子線により露光
する繰り返し露光工程。 - 【請求項８】 請求項７記載の半導体集積回路装置又は
集積回路製造用板状物の製造方法において、前記荷電粒
子線は電子線であることを特徴とする半導体集積回路装
置又は集積回路製造用板状物の製造方法。 - 【請求項９】 請求項８記載の半導体集積回路装置又は
集積回路製造用板状物の製造方法において、前記第１及
び第２の電子線走査対象領域は実質的に同一形状同一サ
イズであることを特徴とする半導体集積回路装置または
集積回路製造用板状物の製造方法。 - 【請求項１０】 請求項９記載の半導体集積回路装置又
は集積回路製造用板状物の製造方法において、前記板状
物の第１行の露光が完了すると、前記第１の方向と直交
する方向に前記ステージが移動し、再び前記第１の方向
に相対移動することによって、前記板状物の前記第１の
主面の他の部分を露光することを特徴とする半導体集積
回路装置又は集積回路製造用板状物の製造方法。 - 【請求項１１】 以下の工程より成る半導体集積回路装
置又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物を荷電粒子露光
装置の被露光板状物設置ステージに設置する工程； （ｂ）前記ステージに設置された前記板状物上に描画す
べき複数の高接続精度パターンのうち、第１の荷電粒子
線走査対象領域に全体が内包される単一又は複数のパタ
ーンから成る第１の高接続精度パターン群を荷電粒子線
により露光する第１露光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に、第２
の荷電粒子線走査対象領域と前記第１の荷電粒子線走査
対象領域との重なりが、前記第１又は第２の荷電粒子線
走査対象領域の２０％以上になるように、前記ステージ
を荷電粒子露光装置の荷電粒子線光学系との間で第１の
方向に相対的に移動する第１ステージ移動工程； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の複数の
高接続精度パターンのうち、第２の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第２の高接続精度パターン群を荷電粒子線により露光
する第２露光工程； （ｅ）前記工程（ｄ）の少なくとも一部と同時に、第３
の荷電粒子線走査対象領域と前記第２の荷電粒子線走査
対象領域との重なりが、前記第２又は第３の荷電粒子線
走査対象領域の２０％以上になるように、前記ステージ
を荷電粒子露光装置の荷電粒子線光学系との間で前記第
１の方向に相対的に移動する第２ステージ移動工程。 - 【請求項１２】 以下の工程より成る半導体集積回路装
置又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物を荷電粒子露光
装置の被露光板状物設置ステージに設置する工程； （ｂ）前記ステージに設置された前記板状物上に描画す
べき複数の高接続精度パターンのうち、第１の荷電粒子
線走査対象領域に全体が内包される単一又は複数のパタ
ーンから成る第１の高接続精度パターン群を荷電粒子線
により露光する第１露光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に、第２
の荷電粒子線走査対象領域と前記第１の荷電粒子線走査
対象領域とが第１の方向において重なるように、前記ス
テージを荷電粒子露光装置の荷電粒子線光学系との間で
前記第１方向に相対的に移動する第１ステージ移動工
程； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の複数の
高接続精度パターンのうち、第２の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第２の高接続精度パターン群を荷電粒子線により露光
する第２露光工程； （ｅ）前記工程（ｄ）の少なくとも一部と同時に、第３
の荷電粒子線走査対象領域と前記第１の荷電粒子線走査
対象領域とが前記第１方向において重なるように、前記
ステージを荷電粒子露光装置の荷電粒子線光学系との間
で前記第１方向に相対的に移動する第２ステージ移動工
程； （ｆ）前記工程（ｄ）及び（ｅ）の後、未露光の複数の
高接続精度パターンのうち、第３の荷電粒子線走査対象
領域に全体が内包される単一又は複数のパターンから成
る第３の高接続精度パターン群を荷電粒子線により露光
する第３露光工程。 - 【請求項１３】 以下の工程より成る半導体集積回路装
置又は集積回路製造用板状物の製造方法； （ａ）露光すべき集積回路製造用板状物を荷電粒子露光
装置の被露光板状物設置ステージに設置する工程； （ｂ）前記ステージに設置された前記板状物上に描画す
べき非高接続精度パターンのうち、第１の荷電粒子線走
査対象領域に含まれる部分及び未露光の複数の項接続精
度パターンの前記第１の荷電粒子線走査対象領域に全体
が内包される単一又は複数のパターンから成る第１の高
接続精度パターン群を荷電粒子線により露光する第１露
光工程； （ｃ）前記工程（ｂ）の少なくとも一部と同時に又は前
記工程（ｂ）の後に、第２の荷電粒子線走査対象領域が
前記第１露光工程で露光された第１の高接続精度パター
ン群のうちの少なくとも一つのパターンの少なくとも一
部を含み、かつ、少なくとも一つの未露光の高接続精度
パターンの全体を内包するように、前記ステージを荷電
粒子露光装置の荷電粒子線光学系との間で第１の方向に
相対的に移動する第１ステージ移動工程； （ｄ）前記工程（ｂ）及び（ｃ）の後、未露光の非高接
続精度パターンのうち、第２の荷電粒子線走査対象領域
に含まれる部分及び未露光の複数の高接続精度パターン
のうちの第２の荷電粒子線走査対象領域に全体が内包さ
れる単一又は複数のパターンから成る第２の高接続精度
パターン群を荷電粒子線により露光する第２露光工程； （ｅ）前記工程（ｄ）の少なくとも一部と同時に又は前
記工程（ｄ）の後に、第３の荷電粒子線走査対象領域が
前記第２露光工程で露光された第２の高接続精度パター
ン群のうちの少なくとも一つのパターンの少なくとも一
部を含み、かつ、少なくとも一つの未露光の高接続精度
パターンの全体を内包するように、前記ステージを荷電
粒子露光装置の荷電粒子線光学系との間で前記第１の方
向に相対的に移動する第２ステージ移動工程； （ｆ）以上工程（ｂ）から（ｅ）を繰り返すことによ
り、前記集積回路製造用板状物を荷電粒子線により露光
する繰り返し露光工程。 - 【請求項１４】 請求項１３記載の半導体集積回路装置
又は集積回路製造用板状物の製造方法において、前記荷
電粒子線は電子線であることを特徴とする半導体集積回
路装置又は集積回路製造用板状物の製造方法。 - 【請求項１５】 請求項１４記載の半導体集積回路装置
又は集積回路製造用板状物の製造方法において、前記第
１及び第２の電子線走査対象領域は実質的に同一形状同
一サイズであることを特徴とする半導体集積回路装置又
は集積回路製造用板状物の製造方法。 - 【請求項１６】 荷電粒子露光装置の被露光板状物設置
ステージに露光すべき集積回路製造用板状物を設置した
状態で前記ステージを前記荷電粒子露光装置の荷電粒子
線光学系との間で第１の方向に相対的に連続移動させな
がら前記板状物の第１の主面上の荷電粒子線レジスト膜
を荷電粒子により直接描画する半導体集積回路装置又は
集積回路製造用板状物の製造方法であって、 （ａ）前記ステージに設置された前記板状物上に描画す
べき複数の高接続精度パターンのうち、第１の荷電粒子
線走査対象領域に全体が内包される単一又は複数のパタ
ーンから成る第１の高接続精度パターン群を荷電粒子線
により露光する第１露光工程； （ｂ）前記工程（ａ）の後、未露光の複数の高接続精度
パターンのうち、第２の荷電粒子線走査対象領域に全体
が内包される単一又は複数のパターンから成る第２の高
接続精度パターン群を荷電粒子線により露光する第２露
光工程； （ｃ）前記工程（ａ）及び（ｂ）を繰り返すことによ
り、前記集積回路製造用板状物を荷電粒子線により露光
する繰り返し露光工程からなり、前記第２の荷電粒子線
走査対象領域が、前記第１露光工程で露光された第１の
高接続精度パターン群のうちの少なくとも一つのパター
ンの少なくとも一部を含み、かつ、少なくとも一つの未
露光の高接続精度パターンの全体を内包することを特徴
とする半導体集積回路装置又は集積回路製造用板状物の
製造方法。 - 【請求項１７】 荷電粒子露光装置の被露光板状物設置
ステージに露光すべき集積回路製造用板状物を設置した
状態で前記ステージを前記荷電粒子露光装置の荷電粒子
線光学系との間で第１の方向に相対的に連続移動させな
がら前記板状物の第１の主面上の荷電粒子線レジスト膜
を荷電粒子により直接描画する半導体集積回路装置又は
集積回路製造用板状物の製造方法であって、 （ａ）前記ステージに設置された前記板状物上に描画す
べき非高接続精度パターンのうち、第１の荷電粒子線走
査対象領域に含まれる部分及び未露光の複数の高接続精
度パターンのうちの第１の荷電粒子線走査対象領域に全
体が内包される単一又は複数のパターンから成る第１の
高接続精度パターン群を荷電粒子線により露光する第１
露光工程； （ｂ）前記工程（ａ）の後、未露光の非高接続精度パタ
ーンのうち、第２の荷電粒子線走査対象領域に含まれる
部分及び未露光の複数の高接続精度パターンのうち、第
２の荷電粒子線走査対象領域に全体が内包される単一又
は複数のパターンから成る第２の高接続精度パターン群
を荷電粒子線により露光する第２露光工程； （ｃ）前記工程（ａ）及び（ｂ）を繰り返すことによ
り、前記集積回路製造用板状物を荷電粒子線により露光
する繰り返し露光工程からなり、前記第２の荷電粒子線
走査対象領域が、前記第１露光工程で露光された第１の
高接続精度パターン群のうちの少なくとも一つのパター
ンの少なくとも一部を含み、かつ、少なくとも一つの未
露光の高接続精度パターンの全体を内包することを特徴
とする半導体集積回路装置又は集積回路製造用板状物の
製造方法。 - 【請求項１８】 請求項１７記載の半導体集積回路装置
又は集積回路製造用板状物の製造方法において、前記荷
電粒子線は電子線であることを特徴とする半導体集積回
路装置又は集積回路製造用板状物の製造方法。 - 【請求項１９】 請求項１８記載の半導体集積回路装置
又は集積回路製造用板状物の製造方法において、前記第
１及び第２の電子線走査対象領域は実質的に同一形状同
一サイズであることを特徴とする半導体集積回路装置又
は集積回路製造用板状物の製造方法。 - 【請求項２０】 請求項１９記載の半導体集積回路装置
又は集積回路製造用板状物の製造方法において、前記板
状物の第１行の露光が完了すると、前記第１の方向と直
交する方向に前記ステージが移動し、再び前記第１の方
向に相対移動することによって、前記板状物の前記第１
の主面の他の部分を露光することを特徴とする半導体集
積回路装置又は集積回路製造用板状物の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10085474A JPH11283906A (ja) | 1998-03-31 | 1998-03-31 | 半導体集積回路装置又は集積回路製造用板状物の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10085474A JPH11283906A (ja) | 1998-03-31 | 1998-03-31 | 半導体集積回路装置又は集積回路製造用板状物の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11283906A true JPH11283906A (ja) | 1999-10-15 |
Family
ID=13859914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10085474A Pending JPH11283906A (ja) | 1998-03-31 | 1998-03-31 | 半導体集積回路装置又は集積回路製造用板状物の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11283906A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003057837A (ja) * | 2001-08-21 | 2003-02-28 | Pentax Corp | 多重露光描画装置および多重露光描画方法 |
| JP2005300804A (ja) * | 2004-04-09 | 2005-10-27 | Pentax Corp | 描画装置 |
| JP2005300812A (ja) * | 2004-04-09 | 2005-10-27 | Pentax Corp | 描画装置 |
| JP2005300807A (ja) * | 2004-04-09 | 2005-10-27 | Pentax Corp | 描画装置 |
| JP2011066036A (ja) * | 2009-09-15 | 2011-03-31 | Nuflare Technology Inc | 荷電粒子ビーム描画方法及び荷電粒子ビーム描画装置 |
| JP2011109042A (ja) * | 2009-11-20 | 2011-06-02 | Nuflare Technology Inc | 荷電粒子ビーム描画用データの生成方法 |
-
1998
- 1998-03-31 JP JP10085474A patent/JPH11283906A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003057837A (ja) * | 2001-08-21 | 2003-02-28 | Pentax Corp | 多重露光描画装置および多重露光描画方法 |
| JP2005300804A (ja) * | 2004-04-09 | 2005-10-27 | Pentax Corp | 描画装置 |
| JP2005300812A (ja) * | 2004-04-09 | 2005-10-27 | Pentax Corp | 描画装置 |
| JP2005300807A (ja) * | 2004-04-09 | 2005-10-27 | Pentax Corp | 描画装置 |
| JP2011066036A (ja) * | 2009-09-15 | 2011-03-31 | Nuflare Technology Inc | 荷電粒子ビーム描画方法及び荷電粒子ビーム描画装置 |
| JP2011109042A (ja) * | 2009-11-20 | 2011-06-02 | Nuflare Technology Inc | 荷電粒子ビーム描画用データの生成方法 |
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