TW202215624A - 積體電路及其製造方法 - Google Patents

Abstract

一種積體電路包括第一主動區、第二主動區及第三主動區以及第一導線、第二導線及第三導線。第一主動區、第二主動區及第三主動區在第一方向上延伸，且在基板的前側的第一層位上。第二主動區在第一主動區與第三主動區之間。第一導線及第二導線在第一方向上延伸，且在基板的背側的第二層位上。第一導線在第一主動區與第二主動區之間。第二導線在第二主動區與第三主動區之間。第三導線在第二方向上延伸、在基板的背側的第三層位上、與第一導線及第二導線重疊，且電耦接第一主動區與第二主動區。

Description

積體電路、系統及其形成方法

無

積體電路（integrated circuit，IC）小型化的最新趨勢已導致較小的裝置消耗更少的功率，但仍以較高速度提供更多的功能。小型化過程亦導致更嚴格的設計及製造規範以及可靠性挑戰。各種電子設計自動化（electronic design automation，EDA）工具產生、最佳化且驗證積體電路的標準單元佈局設計，同時確保滿足標準單元佈局設計及製造規範。

無

以下揭示內容提供用於實施所提供主題的特徵的不同實施例或實例。下文描述組件、材料、值、步驟、配置等的特定實例以簡化本揭露。當然，此等僅為實例而非限制性的。可想到其他組件、材料、值、步驟、配置等。舉例而言，在下文的描述中，在第二特徵之上或上的第一特徵的形成可包括其中第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括其中在第一特徵與第二特徵之間形成額外特徵，使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各個實例中重複參考數字及/或字母。此重複係出於簡單及清楚的目的，且其本身並不指示所論述的各種實施例及/或組態之間的關係。

此外，為了便於描述，在本文中可使用諸如「下方」、「在...下方」、「下部」、「在上方」、「上部」等的空間相對術語，以便於描述一個元件或特徵與另一（些）元件或特徵的關係，如圖所示。除了在圖中描述的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或以其他定向），且在此使用的空間相對描述語可同樣地被相應地解釋。

根據一些實施例，一種積體電路包括第一主動區、第二主動區及第三主動區以及第一導線、第二導線及第三導線。

在一些實施例中，第一主動區、第二主動區及第三主動區在第一方向上延伸，且在基板或晶圓的前側上。在一些實施例中，第二主動區在第一主動區與第三主動區之間。

在一些實施例中，第一導線及第二導線在第一方向上延伸，且在基板的與前側相對的背側上。在一些實施例中，第一導線在第一主動區與第二主動區之間。在一些實施例中，第二導線在第二主動區與第三主動區之間。

在一些實施例中，第三導線在第二方向上延伸，且在基板的背側上。在一些實施例中，第三導線在第一導線及第二導線上方。在一些實施例中，第三導線與第一導線及第二導線重疊。

在一些實施例中，第三導線將第一主動區電耦接至第三主動區。在一些實施例中，藉由通過第三導線電耦接第一主動區與第三主動區，本揭露的積體電路提供更大的佈線靈活性及更多的通孔著陸點(landing spot)，因此與其他方法相比，增大佈線資源。

第1A圖至第1B圖為根據一些實施例的積體電路的佈局設計100的圖。佈局設計100為第2A圖至第2C圖的積體電路200的佈局圖。

第1B圖為第1A圖的佈局設計100的對應部分100B的圖，為了易於說明而簡化。第1A圖為佈局設計100的圖，且包括部分100B，為了易於說明而簡化。

為了易於說明，第1A圖至第1B圖中的一些標記的元件在第1A圖至第1B圖未標記。在一些實施例中，佈局設計100包括第1A圖至第1B圖中未展示的額外元件。

部分100B包括佈局設計100的氧化物擴散（oxide diffusion，OD）層位及通孔背側（via backside，VB）層位的第1A圖的佈局設計100的一或多個特徵。

佈局設計100包括OD層位、閘極（多晶矽）層位、內部金屬（inner metal，IM）、背側金屬0（backside metal 0，BM0）、背側金屬1（backside metal 1，BM1）、VB層位及深通孔層位（DV0）中的一或多者特徵。

佈局設計100可用於製造第2A圖至第2C圖的積體電路200。

佈局設計100具有在第一方向X上延伸的單元邊界101a、單元邊界101b及中點101c。中點101c與單元邊界101a及單元邊界101b等距。佈局設計100在第二方向Y上具有自單元邊界101b至單元邊界101a的高度H1a。在一些實施例中，第二方向Y不同於第一方向X。在一些實施例中，佈局設計100沿著單元邊界101a及101b且沿著在第二方向Y上延伸的單元邊界（未標記）鄰接其他單元佈局設計（未展示）。在一些實施例中，佈局設計100為雙高度標準單元。在一些實施例中，中點101c對應於佈局設計100的另一單元邊界，且佈局設計100對應於兩個單高度標準單元。

在一些實施例中，至少佈局設計100、300（第3A圖至第3B圖）或500（第5A圖至第5B圖）為標準單元佈局設計。在一些實施例中，佈局設計100、300（第3A圖至第3B圖）或500（第5A圖至第5B圖）中的一或多者為邏輯閘單元的佈局設計。在一些實施例中，邏輯閘單元包括AND、OR、NAND、NOR、XOR、INV、與或反相（AND-OR-Invert，AOI）、或與反相（OR-AND-Invert，OAI）、MUX、正反、BUFF、鎖存、延遲或時脈單元。在一些實施例中，佈局設計100、300（第3A圖至第3B圖）或500（第5A圖至第5B圖）中的一或多者為記憶體單元的佈局設計。在一些實施例中，記憶體單元包括靜態隨機存取記憶體（static random access memory，SRAM）、動態RAM（dynamic RAM，DRAM）、電阻RAM（resistive RAM，RRAM）、磁阻RAM（magnetoresistive RAM，MRAM）或唯讀記憶體（read only memory，ROM）。在一些實施例中，佈局設計100、300（第3A圖至第3B圖）或500（第5A圖至第5B圖）中的一或多者包括一或多個主動或被動元件的佈局設計。主動元件的實例包括但不限於電晶體及二極體。電晶體的實例包括但不限於金屬氧化物半導體場效應電晶體（metal oxide semiconductor field effect transistor，MOSFET）、互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）電晶體、雙極接面電晶體（bipolar junction transistor，BJT）、高壓電晶體、高頻電晶體、p通道及/或n通道場效應電晶體（p-channel and/or n-channel field effect transistor，PFET/NFET）等）、FinFET、奈米片電晶體、奈米線電晶體、互補FET（complementary FET，CFET）及源極/汲極升高的平面MOS電晶體。被動元件的實例包括但不限於電容器、電感器、熔絲及電阻器。

佈局設計100包括在第一方向X上延伸且位於第一佈局層位上的一或多個電力軌佈局圖案(power rail layout patterns)102a、102b或102c。為了簡潔起見，本揭露的實施例使用術語「佈局圖案」，在下文中其在本揭露的其餘部分中亦稱為「圖案」。

一或多個電力軌圖案102a、102b或102c統稱為「電力軌圖案集合102」。在一些實施例中，第一佈局層位對應於佈局設計100、300或500（第1A圖至第1B圖、第3A圖至第3B圖或第5A圖至第5B圖）、積體電路200、400或600（第2A圖至第2C圖、第4A圖至第4C圖或第6A圖至第6C圖）或積體電路800（第8A圖至第8E圖）中的一或多者的背側金屬（BM0）層位。

電力軌圖案集合102可用於製造積體電路200（第2A圖至第2C圖）的對應電力軌集合202。在一些實施例中，電力軌(power rail)集合202位於積體電路200的背側220a上。在一些實施例中，電力軌圖案集合102中的電力軌圖案102a、102b、102c可用於製造積體電路200的電力軌集合202（第2A圖至第2C圖）的對應電力軌202a、202b、202c。

電力軌圖案集合102的電力軌圖案102a、102b及102c在第二方向Y上彼此分離。在一些實施例中，電力軌圖案集合102的電力軌圖案102a及102c沿著佈局設計100的對應單元邊界101a及101b定位。

在一些實施例中，電力軌圖案集合102中的電力軌圖案102b與佈局設計100的中點101c重疊。

電力軌圖案集合102中的至少電力軌圖案102a或102c在第二方向Y上具有寬度W1a。電力軌圖案集合102中的至少電力軌圖案102b在第二方向Y上具有寬度W2a。在一些實施例中，寬度W2a不同於寬度W1a。在一些實施例中，寬度W2a的值等於寬度W1a的值的2倍。

電力軌圖案集合102的其他寬度或電力軌圖案集合102中的其他數目的電力軌圖案在本揭露一實施方式的範圍內。在一些實施例中，至少電力軌圖案102a具有與電力軌圖案102c不同的寬度。

在其他佈局層位上的其他組態、配置或在電力軌圖案集合102中的圖案的其他數量在本揭露一實施方式的範圍內。

佈局設計100進一步包括在第一方向X上延伸且位於第二佈局層位上的一或多個導電圖案104a或104b（統稱為「導電圖案集合104」）。在一些實施例中，第二佈局層位不同於第一佈局層位。

在一些實施例中，第二佈局層位對應於佈局設計100、300或500（第1A圖至第1B圖、第3A圖至第3B圖或第5A圖至第5B圖）、積體電路200、400或600（第2A圖至第2C圖、第4A圖至第4C圖或第6A圖至第6C圖）或積體電路800（第8A圖至第8E圖）中的一或多者的內部金屬（inner metal，IM）層位。在一些實施例中，IM層位在BM0層位與OD層位之間。在一些實施例中，IM層位在VB層位內。在一些實施例中，BM0或BM1層位高於IM層位。

導電圖案集合104中的導電圖案104a及104b在第二方向Y上彼此分離。導電圖案集合104可用於製造積體電路200的對應導體集合204（第2A圖至第2C圖）。在一些實施例中，導電圖案104a或104b可用於製造積體電路200的導體集合204（第2A圖至第2C圖）中的對應導體204a或204b。在一些實施例中，導體集合204位於積體電路200的背側220a上。

在一些實施例中，導電圖案104a位於電力軌圖案102a與102b之間。在一些實施例中，導電圖案104b位於電力軌圖案102b與102c之間。在一些實施例中，導電圖案集合104中的導電圖案104a在第二方向Y上與單元邊界101a及中點101c等距。在一些實施例中，導電圖案集合104中的導電圖案104b在第二方向Y上與單元邊界101b及中點101c等距。

導電圖案集合104中的至少導電圖案104a或104b在第二方向Y上具有寬度W3a。在一些實施例中，至少寬度W1a或W2a不同於寬度W3a。在一些實施例中，至少寬度W1a或W2a等於寬度W3a。

導電圖案集合104的其他寬度或導電圖案集合104中的其他數目的導電圖案在本揭露的範圍內。在一些實施例中，至少導電圖案104a具有與導電圖案104b不同的寬度。

在其他佈局層位上的其他組態、配置或在導電圖案集合104中的圖案的其他數量在本揭露的範圍內。

佈局設計100進一步包括在第二方向Y上延伸且位於第三佈局層位上的一或多個導電圖案106a或106b（統稱為「導電圖案集合106」）。在一些實施例中，第三佈局層位不同於第一佈局層位及第二佈局層位。

在一些實施例中，第三佈局層位對應於佈局設計100、300或500（第1A圖至第1B圖、第3A圖至第3B圖或第5A圖至第5B圖）、積體電路200、400或600（第2A圖至第2C圖、第4A圖至第4C圖或第6A圖至第6C圖）或積體電路800（第8A圖至第8E圖）中的一或多者的背側金屬1（backside metal 1，BM1）層位。在一些實施例中，BM1層位高於BM0層位、IM層位及OD層位。

導電圖案集合106可用於製造積體電路200（第2A圖至第2C圖）的對應導體集合206。在一些實施例中，導電圖案106a或106b可用於製造積體電路200的導體集合206（第2A圖至第2C圖）中的對應導體206a或206b。在一些實施例中，導體集合206位於積體電路200的背側220a上。導電圖案集合106與導電圖案集合104及電力軌圖案集合102重疊。導電圖案集合106中的導電圖案106a及106b在第一方向X上彼此分離。

導電圖案集合106中的至少導電圖案106a或106b在第一方向X上具有寬度W4a。在一些實施例中，至少寬度W1a、W2a或W3a不同於寬度W4a。在一些實施例中，至少寬度W1a、W2a或W3a等於寬度W4a。

導電圖案集合106的其他寬度或導電圖案集合106中的其他數目的導電圖案在本揭露的範圍內。在一些實施例中，至少導電圖案106a具有與導電圖案106b不同的寬度。

在其他佈局層位上的其他組態、配置或在導電圖案集合106中的圖案的其他數量在本揭露的範圍內。

佈局設計100進一步包括一或多個通孔圖案108a、108b、108c或108d（統稱為「通孔圖案集合108」）。通孔圖案集合108可用於製造對應通孔集合208（第2A圖至第2C圖）。在一些實施例中，通孔圖案集合108中的通孔圖案108a、108b、108c、108d可用於製造積體電路200的通孔集合208（第2A圖至第2C圖）中的對應通孔208a、208b、208c、208d。

在一些實施例中，通孔圖案集合108在導電圖案集合106與導電圖案集合104之間。通孔圖案集合108定位於佈局設計100、300或500（第1A圖至第1B圖、第3A圖至第3B圖或第5A圖至第5B圖）、積體電路200、400或600（第2A圖至第2C圖、第4A圖至第4C圖或第6A圖至第6C圖）或積體電路800（第8A圖至第8E圖）中的一或多者的深通孔（deep via，DV）層位處。

在一些實施例中，DV層位在BM1層位與IM層位之間。在一些實施例中，DV層位在第三佈局層位與第二佈局層位之間。其他佈局層位在本揭露的範圍內。

通孔圖案108a在導電圖案106a與導電圖案104a之間。通孔圖案108b在導電圖案106b與導電圖案104a之間。通孔圖案108c在導電圖案106a與導電圖案104b之間。通孔圖案108d在導電圖案106b與導電圖案104b之間。

通孔圖案108a位於導電圖案106a與導電圖案104a重疊的位置。通孔圖案108b位於導電圖案106b與導電圖案104a重疊的位置。通孔圖案108c位於導電圖案106a與導電圖案104b重疊的位置。通孔圖案108d位於導電圖案106b與導電圖案104b重疊的位置。

在其他佈局層位上的其他組態、配置或在通孔圖案集合108中的圖案的其他數量在本揭露的範圍內。

佈局設計100進一步包括在第一方向X上延伸的一或多個主動區圖案110a、110b或110c（統稱為「主動區圖案集合110」）。主動區圖案集合110中的主動區圖案110a、110b在第二方向Y上彼此分離。主動區圖案集合110可用於製造積體電路200、400或600或積體電路800（第8A圖至第8E圖）的對應主動區集合210（第2A圖至第2C圖、第4A圖至第4C圖或第6A圖至第6C圖）。

在一些實施例中，主動區集合210位於積體電路200、400或600（第2A圖至第2C圖、第4A圖至第4C圖或第6A圖至第6C圖）的前側220b上。在一些實施例中，主動區圖案集合110中的主動區圖案110a、110b、110c可用於製造積體電路200、400或600或積體電路800（第8A圖至第8E圖）的主動區集合210中的對應主動區210a、210b、210c。

在一些實施例中，主動區圖案集合110稱為氧化物擴散（oxide diffusion，OD）區，其界定至少積體電路200、400或600（第2A圖至第2C圖、第4A圖至第4C圖，或第6A圖至第6C圖）或佈局設計100、300或500（第1A圖至第1B圖、第3A圖至第3B圖或第5A圖至第5B圖）或積體電路800（第8A圖至第8E圖）的源極或汲極擴散區。

在一些實施例中，主動區圖案集合110中的主動區圖案110a或110c可用於製造積體電路200、400、600或800的n型金屬氧化物半導體（n-type metal oxide semiconductor，NMOS）電晶體的源極及汲極區，且主動區圖案集合110中的主動區圖案110b可用於製造積體電路200、400、600或800的p型金屬氧化物半導體（p-type metal oxide semiconductor，PMOS）電晶體的源極及汲極區。

在一些實施例中，主動區圖案集合110中的主動區圖案110a或110c可用於製造積體電路200、400、600或800的PMOS電晶體的源極及汲極區，且主動區圖案集合110中的主動區圖案110b可用於製造積體電路200、400、600或800的NMOS電晶體的源極及汲極區。

在一些實施例中，主動區圖案集合110位於第四佈局層位上。在一些實施例中，第四佈局層位不同於第一佈局層位、第二佈局層位及第三佈局層位。

在一些實施例中，第四佈局層位低於第一佈局層位。在一些實施例中，第四佈局層位對應於佈局設計100、300或500（第1A圖至第1B圖、第3A圖至第3B圖或第5A圖至第5B圖）、積體電路200、400或積體電路600（第2A圖至第2C圖、第4A圖至第4C圖或第6A圖至第6C圖）或積體電路800（第8A圖至第8E圖）中的一或多者的主動區層位或OD層位。

在一些實施例中，OD層位低於BM1層位、BM0層位及IM層位。

主動區圖案集合110中的至少主動區圖案110a、110b或110c與電力軌圖案集合102中的對應電力軌圖案102a、102b或102c重疊。

主動區圖案集合110中的至少主動區圖案110a或110c在第二方向Y上具有寬度W5a。主動區圖案集合110中的主動區圖案110b在第二方向Y上具有寬度W6a。在一些實施例中，寬度W5a不同於寬度W6a。在一些實施例中，寬度W6a等於寬度W5a的2倍。在一些實施例中，至少寬度W5a或W6a不同於至少寬度W1a、W2a，W3a或W4a。在一些實施例中，至少寬度W5a或W6a等於至少寬度W1a、W2a、W3a或W4a。

在一些實施例中，主動區圖案集合110的寬度W5a及W6a與按照佈局設計100、300、500製造的導電裝置（例如，電晶體）的數目及導電裝置（例如，電晶體）的對應速度及驅動強度有關。

在一些實施例中，主動區圖案110a及110c的寬度W5a的增大導致由主動區圖案110a及110c製造的導電裝置（例如，電晶體）的數目增大，且導電裝置（例如，電晶體）的對應速度及驅動強度增大。在一些實施例中，主動區圖案110a及110c的寬度W5a的減小導致由主動區圖案110a及110c製造的導電裝置（例如，電晶體）的數目減小，且導電裝置（例如，電晶體）的對應速度及驅動強度減小。

在一些實施例中，主動區圖案110b的寬度W6a的增大導致由主動區圖案110b製造的導電裝置（例如，電晶體）的數目增大，且導電裝置（例如，電晶體）的對應速度及驅動強度增大增大。在一些實施例中，主動區圖案110b的寬度W6a的減小導致由主動區圖案110b製造的導電裝置（例如，電晶體）的數目減小，且導電裝置（例如，電晶體）的對應速度及驅動強度減小。

在一些實施例中，主動區圖案110a可用於製造一或多個n型finFET電晶體、n型奈米片電晶體或n型奈米線電晶體的源極及汲極區，主動區圖案110b佈局可用於製造一或多個p型finFET電晶體、p型奈米片電晶體或p型奈米線電晶體的源極及汲極區，且主動區圖案110c可用於製造一或多個n型finFET電晶體、n型奈米片電晶體或n型奈米線電晶體的源極及汲極區。

在一些實施例中，主動區圖案110a可用於製造一或多個p型finFET電晶體、n型奈米片電晶體或n型奈米線電晶體的源極及汲極區，主動區圖案110b佈局可用於製造一或多個n型finFET電晶體、p型奈米片電晶體或p型奈米線電晶體的源極及汲極區，且主動區圖案110c可用於製造一或多個p型finFET電晶體、n型奈米片電晶體或n型奈米線電晶體的源極及汲極區。

在一些實施例中，藉由使主動區圖案110b具有大於主動區圖案110a及110c的寬度W5a的寬度W6a，至少佈局設計100、300或500可用於製造與其他方法相比具有較高驅動強度、較高強度及較高閘極密度的對應積體電路200、400或600，且可用於高效能計算（high performance computing，HPC）應用中。

主動區圖案集合110的其他寬度或主動區圖案集合110中的主動區圖案的其他數目在本揭露的範圍內。在一些實施例中，至少主動區圖案110a具有與主動區圖案110b不同的寬度。

在其他佈局層位上的其他組態、配置或在主動區圖案集合110中的圖案的其他數量在本揭露的範圍內。

佈局設計100進一步包括一或多個通孔圖案112a、112b、112c、112d或112e（統稱為「通孔圖案集合112」）、一或多個通孔圖案114a、114b、114c、114d或114e（統稱為「通孔圖案集合114」）或一或多個通孔圖案116a、116b或116c（統稱為「通孔圖案集合116」）。

通孔圖案集合112可用於製造對應通孔集合212（第2A圖至第2C圖）。在一些實施例中，通孔圖案集合112的通孔圖案112a、112b、112c、112d、112e可用於製造積體電路200的通孔集合212（第2A圖至第2C圖）中的對應通孔212a、212b、212c、212d、212e。

通孔圖案集合114可用於製造對應通孔集合214（第2A圖至第2C圖）。在一些實施例中，通孔圖案集合114中的通孔圖案114a、114b、114c、114d、114e可用於製造積體電路200的通孔集合214（第2A圖至第2C圖）中的對應通孔214a、214b、214c、214d、214e。

通孔圖案集合116可用於製造對應通孔集合216（第2A圖至第2C圖）。在一些實施例中，通孔圖案集合116中的通孔圖案116a、116b、116c可用於製造積體電路200的通孔集合216（第2A圖至第2C圖）中的對應通孔216a、216b、216c。

在一些實施例中，通孔圖案集合112在電力軌圖案集合102與主動區圖案110a之間。在一些實施例中，通孔圖案集合114在電力軌圖案集合102與主動區圖案110c之間。在一些實施例中，通孔圖案集合116在電力軌圖案集合102與主動區圖案110b之間。

至少通孔圖案集合112、通孔圖案集合114或通孔圖案集合116定位在佈局設計100、300或500（第1A圖至第1B圖、第3A圖至第3B圖或第5A圖至第5B圖）、積體電路200、400或600（第2A圖至第2C圖、第4A圖至第4C圖或第6A圖至第6C圖）或積體電路800（第8A圖至第8E圖）中的一或多者的通孔背側（via backside，VB）層位處。

在一些實施例中，VB層位在BM0層位與OD層位之間。在一些實施例中，VB層位在第一佈局層位與第四佈局層位之間。其他佈局層位在本揭露的範圍內。

至少通孔圖案112a、112b、112c、112d或112e在電力軌圖案102a與主動區圖案110a之間。在一些實施例中，通孔圖案集合112中的每一通孔圖案定位在按照佈局設計100製造的NMOS或PMOS電晶體的對應源極或汲極區所定位的位置。

至少通孔圖案114a、114b、114c、114d或114e在電力軌圖案102c與主動區圖案110c之間。在一些實施例中，通孔圖案集合114中的每一通孔圖案定位在按照佈局設計100製造的NMOS或PMOS電晶體的對應源極或汲極區所定位的位置。

至少通孔圖案116a、116b或116c在電力軌圖案102b與主動區圖案110b之間。在一些實施例中，通孔圖案集合116中的每一通孔圖案定位在按照佈局設計100製造的NMOS或PMOS電晶體的對應源極或汲極區所定位的位置。

在一些實施例中，至少通孔圖案112b或114b與導電圖案106a重疊。在一些實施例中，至少通孔圖案112d或114d與導電圖案106a重疊。在一些實施例中，通孔圖案集合116中的至少通孔圖案116a、116b或116c不與導電圖案集合106中的導電圖案106a或106b重疊。

在一些實施例中，通孔圖案集合112中的每一通孔圖案在第一方向X上與通孔圖案集合112的相鄰通孔圖案分離間距P1a。在一些實施例中，通孔圖案集合114中的每一通孔圖案在第一方向X上與通孔圖案集合114中的相鄰通孔圖案分離間距P1a。在一些實施例中，通孔圖案集合116中的每一通孔圖案在第一方向X上與通孔圖案集合116中的相鄰通孔圖案分離2倍的間距P1a。間距P1a的其他間距在本揭露的範圍內。

在其他佈局層位上的其他組態、配置或在至少通孔圖案集合112、114或116中的圖案的其他數量在本揭露的範圍內。

佈局設計100進一步包括在第二方向Y上延伸的一或多個閘極圖案118a、118b、118c或118d（統稱為「閘極圖案集合118」）。閘極圖案集合118中的每一閘極圖案在第一方向X上與閘極圖案集合118中的相鄰閘極圖案分離一間距（未展示）。

閘極圖案集合118可用於製造積體電路200、400或600或積體電路800（第8A圖至第8E圖）的對應閘極集合218（第2A圖至第2C圖、第4A圖至第4C圖或第6A圖至第6C圖）。

在一些實施例中，閘極圖案集合118中的閘極圖案118a、118b、118c、118d可用於製造積體電路200、400或600或積體電路800（第8A圖至第8E圖）的閘極集合218中的對應閘極218a、218b、218c、218d（第2A圖至第2C圖，第4A圖至第4C圖、第6A圖至第6C圖）。

在一些實施例中，閘極圖案集合118中的閘極圖案118a、118b、118c或118d的至少一部分可用於製造積體電路200、400或600或積體電路800（第8A圖至第8E圖）的NMOS電晶體的閘極，且閘極圖案集合118中的閘極圖案118a、118b、118c或118d的至少一部分可用於製造積體電路200、400或600或積體電路800（第8A圖至第8E圖）的PMOS電晶體的閘極。

在一些實施例中，閘極圖案集合118位於積體電路200、400或600（第2A圖至第2C圖、第4A圖至第4C圖或第6A圖至第6C圖）的前側220b上。閘極圖案集合118位於第五佈局層位上。在一些實施例中，第五佈局層位不同於第一佈局層位、第二佈局層位、第三佈局層位及第四佈局層位。在一些實施例中，第五佈局層位低於第一佈局層位。在一些實施例中，第五佈局層位低於第四佈局層位。在一些實施例中，第五佈局層位對應於佈局設計100、300或500（第1A圖至第1B圖、第3A圖至第3B圖或第5A圖至第5B圖）、積體電路200、400或積體電路600（第2A圖至第2C圖、第4A圖至第4C圖或第6A圖至第6C圖）或積體電路800（第8A圖至第8E圖）中的一或多者的閘極層位或多晶矽層位。

在一些實施例中，多晶矽層位低於BM1層位、BM0層位、IM層位及OD層位。

在其他佈局層位上的其他組態、配置或閘極圖案集合118中的圖案的其他數量在本揭露的範圍內。

在一些實施例中，導電特徵通孔圖案集合112為位於佈局設計100或300的前側的M0層位、金屬1（metal 1，M1）層位等上的上部金屬層軌跡。在一些實施例中，在與其他方法相比時，電力軌圖案集合102及信號線圖案集合103自佈局設計100或300的前側移動至佈局設計100或300的背側。將電力軌圖案集合102及信號線圖案集合103自佈局設計100或300的前側移動至佈局設計100或300的背側導致佈局設計100或300在導電特徵通孔圖案集合112中使用至少少一個的上部金屬層，從而導致與其他方法相比具有較小的高度及較小的面積的佈局設計。

在一些實施例中，由於減少了導電特徵通孔圖案集合112中的至少一個上部金屬層軌跡，所以增大導電特徵通孔圖案集合112中的一或多個導電特徵圖案的寬度，從而使得佈局設計100或300與其他方法相比具有更佳的耐電流性（current resistance，IR）、電遷移（electromigration，EM）及電阻電容（resistance capacitance，RC）金屬效能。在一些實施例中，藉由利用本揭露的電力軌圖案集合102或信號線圖案集合103，與其他方法相比，佈局設計100或300的閘極通孔圖案集合116或316的閘極密度增大。在一些實施例中，藉由利用本揭露的至少電力軌圖案集合102或信號線圖案集合103，與其他方法相比，佈局設計100或300提供更大的佈線靈活性且增大佈線資源。

第2A圖至第2C圖為根據一些實施例的積體電路200的圖。

第2A圖為根據一些實施例的積體電路200的俯視圖。第2B圖為第2A圖的積體電路200的對應部分200B的圖。為了易於說明，簡化了第2A圖。第2A圖為積體電路200的圖，且包括部分200B，為了易於說明而對其進行了簡化。

第2C圖為根據一些實施例的積體電路200的橫截面圖。第2C圖為根據一些實施例的與平面A-A’相交的積體電路200的橫截面圖。與第2A圖至第2C圖及第4A圖至第4B圖（如下所示），第6A圖至第6B圖相同的附圖標記被賦予，因此省略其詳細描述。

積體電路200按照佈局設計100製造。包括對準、長度及寬度的結構關係以及積體電路200的組態及層與第1A圖至第1B圖的佈局設計100的結構關係以及組態及層類似，且為簡潔起見，至少在第2A圖至第2C圖中將不描述類似的詳細描述。舉例而言，在一些實施例中，佈局設計100的至少寬度W1a、W2a、W3a、W4a、W5a或W6a、間距P1a或高度H1a類似於積體電路200的對應寬度W1b、W2b、W3b、W4b、W5b或W6b、間距P1b或高度H1b，且為簡潔起見，省略類似的詳細描述。舉例而言，在一些實施例中，佈局設計100的至少單元邊界101a或101b或中點101c類似於積體電路200的至少對應單元邊界201a或201b或中點201c，且為簡潔起見，省略類似的詳細描述。

積體電路200至少包括電力軌集合202、絕緣區203、導體集合204、導體集合206、通孔集合208、主動區集合210、通孔集合212、通孔集合214、通孔集合216、閘極集合218、硬式遮罩集合222及保形絕緣層230。

電力軌集合202包括電力軌202a、202b或202c中的一或多者。至少電力軌202a或202c在第二方向Y上具有寬度W1b，且電力軌202b在第二方向Y上具有寬度W2b。在一些實施例中，電力軌集合202對應於導電結構集合。電力軌集合202嵌入於絕緣區203中。

在一些實施例中，電力軌集合202用以向積體電路提供電壓供應VDD的第一供應電壓或參考電壓供應VSS的第二供應電壓，積體電路例如積體電路200的。第一供應電壓不同於第二供應電壓。

在一些實施例中，至少電力軌202a或202c用以將參考電壓供應VSS的第二供應電壓提供到對應主動區210a或210c，且電力軌202b用以將電壓供應VDD的第一供應電壓提供到主動區210b。在一些實施例中，至少電力軌202a或202c用以向對應主動區210a或210c提供電壓供應VDD的第一供應電壓，且電力軌202b用以向主動區210b提供參考電壓供應VSS的第二供應電壓。在一些實施例中，電力軌集合202用以向主動區的導體集合204提供電力。

導體集合204至少包括導體204a、204b或204c。導體集合204在第二方向Y上具有寬度W3b。導體的電力軌集合202嵌入於絕緣區203中。

導體集合204用以提供來自上層或下層之間的信號的投送。舉例而言，在一些實施例中，導體集合204用以在主動區導體集合204的主動區之間提供信號投送。

在一些實施例中，至少導體204a或204b用以電耦接PMOS或NMOS電晶體的汲極或源極與另一PMOS或NMOS電晶體的汲極或源極。在一些實施例中，導體204a及204b用以將主動區210a中的電晶體的主動區210a1的汲極或源極與主動區210c中的電晶體的主動區210c1的汲極或源極電耦接在一起。

在一些實施例中，導體集合204用以電耦接積體電路200的主動區集合210，與其他方法相比，導致額外的佈線資源。在一些實施例中，導體集合204用以電耦接積體電路200的閘極集合（未展示），與其他方法相比，導致額外的佈線資源。在一些實施例中，導體集合204用以將主動區集合210與閘極集合（未展示）彼此電耦接，與其他方法相比，導致額外的佈線資源。

在一些實施例中，導體集合204對應於導電結構集合。在一些實施例中，導體集合204位於積體電路200的至少閘極集合（未展示）、OD層位、M0層位及MD層位的上方且位於積體電路200的BM1層位的下方。

導體集合204在主動區集合210之間或導體的電力軌集合202之間。

在一些實施例中，至少導體204a、204b或204c的頂表面在至少電力軌集合202、導體集合206或硬式遮罩集合222的底表面下方。

在一些實施例中，至少導體204a、204b或204c的頂表面在至少通孔集合212的頂表面下方。在一些實施例中，至少導體204a、204b或204c的底表面在至少通孔集合212的底表面上方。

在一些實施例中，至少導體204a、204b或204c的底表面在主動區集合210上方。

在一些實施例中，至少通孔212b或214b在第三方向Z上具有高度H2a。在一些實施例中，至少通孔集合212b或214b與導體集合204中的導體204a、204b或204c共用共同的中心軸線260。換言之，導體集合204中的至少通孔212b或214b及導體204a、204b或204c在第三方向Z上具有相同的中點/中心區。導體集合204中的至少通孔212b或214b及導體204a、204b或204c的中點/中心區與背側220a分離距離D1，距離D1等於H2a/2。

在一些實施例中，電力軌集合202、導體集合204、導體集合206、通孔集合208、212、214及216位於積體電路200的基板220的背側220a上。

在一些實施例中，主動區集合210位於積體電路200、400或600的基板220的前側220b上。積體電路200的前側220b在第二方向Y上與積體電路200、400或600的背側220a相對。在一些實施例中，藉由將電力軌集合202、導體集合204、導體集合206、通孔集合208、212、214及216定位在積體電路200、400或600的背側220a上，導致積體電路200、400或600比其他方法佔據更少的面積。

在其他佈局層位上的其他組態、配置或電力軌集合202或導體集合204中的結構的其他數量在本揭露的範圍內。

導體集合206至少包括導體206a或206b。導體集合206在第一方向X上具有寬度W4b。在一些實施例中，導體集合206為輸出引腳集合。在一些實施方式中，輸出引腳集合配置為訊號節點ZN。

導體集合206用以提供來自上層或下層之間的信號的投送。舉例而言，在一些實施例中，導體集合206用以在導體集合204中的導體之間提供信號投送，藉此在主動區集合210的主動區之間提供信號投送。導體集合206在絕緣區203的頂表面上。在一些實施例中，導體集合206嵌入於絕緣區203中。

在一些實施例中，至少導體206a或206b用以電耦接PMOS或NMOS電晶體的汲極或源極與另一PMOS或NMOS電晶體的汲極或源極。在一些實施例中，導體206a及206b用以將主動區210a中的電晶體的主動區210a1的汲極或源極與主動區210c中的電晶體的主動區210c1的汲極或源極電耦接在一起。

在一些實施例中，導體集合206用以電耦接導體集合204中的導體，藉此耦接積體電路200的主動區集合210，與其他方法相比，導致額外的佈線資源。

在一些實施例中，導體集合206用以電耦接導體集合204中的導體，藉此耦接積體電路200的閘極集合（未展示），與其他方法相比，導致額外的佈線資源。在一些實施例中，導體集合206用以電耦接導體集合204中的導體，藉此將主動區集合210與閘極集合（未展示）彼此耦接，與其他方法相比，導致額外的佈線資源。

在一些實施例中，導體集合206對應於導電結構集合。在一些實施例中，導體集合206位於積體電路200的至少閘極集合（未展示）、OD層位、M0層位、MD層位、BM0層位及VB層位上方。

通孔集合208至少包括通孔208a、208b、208c或208d。通孔集合208嵌入於絕緣區203中。

在一些實施例中，通孔集合208在導體集合206與導體集合204之間。

通孔208a在導體206a與導體204a之間，且將導體206a與204a電耦接在一起。通孔208b在導體206b與導體204a之間，且將導體206b與204a電耦接在一起。通孔208c在導體206a與導體204b之間，且將導體206a與204b電耦接在一起。通孔208d在導體206b與導體204b之間，且將導體206b與204b電耦接在一起。

通孔208a位於導體206a與導體204a重疊的位置。通孔208b位於導體206b與導體204a重疊的位置處。通孔208c位於導體206a與導體204b重疊的位置。通孔208d位於導體206b與導體204b重疊的位置。

在一些實施例中，相對於對應於X軸及Y軸的平面，通孔集合208中的至少一個通孔具有正方形形狀。在一些實施例中，通孔集合208中的至少一個通孔在第一方向X上的寬度在約10 nm至約30 nm的範圍內，且在第二方向Y上的長度在約10 nm至約30 nm的範圍內。其他長度、寬度及形狀在本揭露的範圍內。

在一些實施例中，通孔集合208稱為深通孔集合。在一些實施例中，通孔集合208中的一或多個通孔稱為深通孔集合中的一或多個對應深通孔。就沿著Z軸的高度而言，至少通孔208a、208b、208c或208d比通孔集合212、214或216中的至少一個通孔高得多。因此，通孔集合212、214或216中的至少一個通孔與「深通孔結構」（例如，至少通孔208a、208b、208c或208d）相比為「淺通孔結構」（稱為「SV」）。

在一些實施例中，深通孔為在Z軸上具有比其他通孔高得多的高度的通孔。在一些實施例中，深通孔為跨越不同層位的通孔。舉例而言，在一些實施例中，深通孔跨越在BM1層位與IM層位之間，且延伸超過BM0層位。

在一些實施例中，通孔集合208具有第一縱橫比AR1，且通孔集合210、212及214中的每一者為具有第二縱橫比AR2的通孔。在一些實施例中，結構的縱橫比定義為高度（沿Z軸）除以寬度（沿X軸）。第一縱橫比AR1實質上大於第二縱橫比AR2。在一些實施例中，商Q為Q≈AR1/AR2。

在一些實施例中，第一縱橫比AR1在約3至約10的範圍內。在一些實施例中，若第一縱橫比AR1小於3，則在通孔集合208中的至少一個通孔與電力軌集合202中的至少一個電力軌之間的距離過小，從而導致彼此之間的實體及電氣隔離不足，藉此增大發生短路的可能性。在一些實施例中，若第一縱橫比AR1大於10，則通孔集合208中的一或多個通孔的高度（沿z軸）可能過大，從而導致在通孔集合208中的一或多個通孔中形成空隙，藉此增大電阻且降低製造良率。

在一些實施例中，第二縱橫比AR2在約0.75至約3的範圍內。在一些實施例中，若第二縱橫比AR2小於0.75，則在通孔集合210、212或214中的至少一個通孔與電力軌集合202中的至少一電力軌之間的距離過小，從而導致彼此之間的實體及電氣隔離不足，藉此增大發生短路的可能性。在一些實施例中，若第二縱橫比AR2大於3，則通孔集合210、212或214中的一或多個通孔的高度（沿z軸）可能過大，從而導致IC或晶片佔用的面積增大，藉此導致較低的產量。

通孔集合208定位於DV層位積體電路200、400或600處。

在其他層位上的其他組態、配置或通孔集合208中的通孔的其他數量在本揭露的範圍內。

主動區集合210包括基板220中的主動區210a、210b或210c中的一或多者。至少主動區210a或210c在第二方向Y上具有寬度W5b，且主動區210b在第二方向Y上具有寬度W6b。在一些實施例中，主動區集合210的寬度W5b及W6b與積體電路200、400、600或800的導電裝置（例如，電晶體）的數目以及積體電路200、400、600或800的導電裝置（例如，電晶體）的對應速度及驅動強度有關，且與佈局設計100類似，且因此省略類似的詳細描述。

在一些實施例中，主動區集合210對應於平面電晶體的平面結構（未展示）。在一些實施例中，主動區集合210對應於finFET的鰭結構（未展示）。在一些實施例中，主動區集合210對應於奈米片電晶體的奈米片結構（未展示）。在一些實施例中，主動區集合210對應於奈米線電晶體的奈米線結構（未展示）。在一些實施例中，主動區集合210包括藉由磊晶生長製程(epitaxial growth process)生長的汲極區及源極區。在一些實施例中，主動區集合210包括在對應汲極區及源極區處用磊晶(epitaxial, EPI)材料生長的汲極區及源極區。

在一些實施例中，主動區集合210的主動區210a或210c對應於積體電路200、400、600或800的NMOS電晶體的源極及汲極區，而主動區集合210的主動區210b對應於積體電路200、400、600或800的PMOS電晶體的源極及汲極區。

在一些實施例中，主動區集合210的主動區210a或210c對應於積體電路200、400、600或800的PMOS電晶體的源極及汲極區，而主動區集合210的主動區210b對應於積體電路200、400、600或800的NMOS電晶體的源極及汲極區。

主動區集合210中的至少主動區210a、210b或210c與電力軌集合202電力軌圖案中的對應電力軌202a、202b或202c重疊。

主動區210a包括主動區210a1。主動區210b包括主動區210b1。主動區210c包括主動區210c1。

在一些實施例中，至少主動區210a1或210c1為N型摻雜S/D區，且主動區210b1a為嵌入基板220的介電材料中的P型摻雜S/D區104A。在一些實施例中，至少主動區210a1或210c1為P型摻雜S/D區，而主動區210b1a為嵌入基板220的介電材料中的N型摻雜S/D區104A。

在其他佈局層位上的其他組態、配置或在主動區集合210中的結構的其他數量在本揭露的範圍內。

在一些實施例中，閘極集合218中的閘極218a、218b、218c或218d的至少一部分為積體電路200、400或600或積體電路800（第8A圖至第8E圖）的NMOS電晶體的閘極，且在閘極集合218中的閘極218a、218b、218c或218d的至少一部分為積體電路200、400或600或積體電路800（第8A圖至第8E圖）的PMOS電晶體的閘極。在一些實施例中，閘極集合218位於積體電路200、400或600（第2A圖至第2C圖、第4A圖至第4C圖或第6A圖至第6C圖）的前側220b上。

在一些實施例中，使用摻雜或非摻雜多晶矽（polycrystalline silicon或polysilicon）形成閘極集合218中的至少一個閘極區。在一些實施例中，閘極集合218中的至少一個閘極區包括金屬，諸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他合適的導電材料或其組合。

絕緣區203用以電隔離電力軌集合202、導體集合204、導體集合206、通孔集合208、主動區集合210、通孔集合212、通孔集合2214或通孔集合216中的一或多者元件。在一些實施例中，絕緣區203包括在方法700A、700B（第7A、7B圖）期間彼此在不同時間沈積的多個絕緣區。在一些實施例中，絕緣區為介電材料。在一些實施例中，介電材料包括二氧化矽、氮氧化矽等。

在其他佈局層位上的其他組態、配置或絕緣區203中的部分的其他數目在本揭露的範圍內。

通孔集合212包括通孔212a、212b、212c、212d或212e中的一或多者。在一些實施例中，通孔集合212中的每一通孔定位在積體電路200的NMOS或PMOS電晶體的對應源極或汲極區所定位的位置。在一些實施例中，至少通孔集合212、214或216嵌入於絕緣區203中。

通孔集合214包括通孔214a、214b、214c、214d或214e中的一或多者。在一些實施例中，通孔集合214中的每一通孔定位在積體電路200的NMOS或PMOS電晶體的對應源極或汲極區所定位的位置。

通孔集合216包括通孔216a、216b或216c中的一或多者。在一些實施例中，通孔集合216中的每一通孔定位在積體電路200的NMOS或PMOS電晶體的對應源極或汲極區所定位的位置。

在一些實施例中，通孔集合212、通孔集合214及通孔集合216中的每一者為對應的觸點集合。

至少通孔212a、212b、212c、212d或212e在電力軌202a與主動區210a之間。至少通孔212a、212b、212c、212d或212e電耦接至主動區210a。在一些實施例中，至少通孔212a、212c或212e電耦接至主動區210a及電力軌202a，且電力軌202a用以將參考電壓供應VSS的第二電壓提供到主動區210a的源極或汲極。在一些實施例中，至少通孔212b或212d及主動區210a藉由對應的硬式遮罩222a或222b與電力軌202a電絕緣。

至少通孔214a、214b、214c、214d或214e在電力軌202c與主動區210c之間。至少通孔214a、214b、214c、214d或214e電耦接至主動區210c。在一些實施例中，至少通孔214a、214c或214e電耦接至主動區210c及電力軌202c，且電力軌202c用以將參考電壓供應VSS的第二電壓提供到主動區210c的源極或汲極。在一些實施例中，至少通孔214b或214d及主動區210c藉由對應硬式遮罩222c或222d（未標記）與電力軌202c電絕緣。

至少通孔216a、216b或216c在電力軌202b與主動區210b之間。至少通孔216a、216b或216c電耦接至主動區210b。在一些實施例中，至少通孔216a、216b或216c電耦接至主動區210b及電力軌202b，且電力軌202b用以向主動區210b的源極或汲極提供電壓供應VDD的第一電壓。

在一些實施例中，至少通孔212b或214b與導體206a重疊且與導體206a電絕緣。在一些實施例中，至少通孔212d或214d與導體206a重疊且與導體206a電絕緣。在一些實施例中，通孔集合216中的至少通孔216a、216b或216c不與導體集合206的導體206a或206b重疊。

在一些實施例中，通孔集合212中的每一通孔在第一方向X上與通孔集合212中的相鄰通孔分離間距P1b。在一些實施例中，通孔集合214中的每一通孔在第一方向X上與通孔集合214中的相鄰通孔分離間距P1b。在一些實施例中，通孔集合216中的每一通孔在第一方向X上與通孔集合216中的相鄰通孔分離2倍的間距Plb。間距P1b的其他間距在本揭露的範圍內。

在一些實施例中，至少通孔集合212、通孔集合214或通孔集合216定位於主動區集合與硬式遮罩集合222之間。在一些實施例中，至少通孔集合212、通孔集合214或通孔集合216定位於主動區集合與電力軌集合202之間。

至少通孔集合212、通孔集合214或通孔集合216定位於積體電路200、400或600的VB層位處。

在其他佈局層位上的其他組態、配置或至少通孔集合212、214或216中的通孔的其他數量在本揭露的範圍內。

硬式遮罩集合222包括一或多個硬式遮罩222a或222b。在一些實施例中，硬式遮罩集合222在通孔集合212或214中的一或多個通孔的頂表面上。在一些實施例中，硬式遮罩集合222對應於隔離塞集合。在一些實施例中，硬式遮罩集合222包括一或多種沈積的硬式遮罩材料，包括碳化矽、氮化矽、氮氧化矽等。

在一些實施例中，硬式遮罩集合222在電力軌集合202中的一或多個電力軌的底表面與通孔集合212或214中的一或多個通孔的頂表面之間。在一些實施例中，硬式遮罩集合222用以使電力軌集合202中的一或多個電力軌與通孔集合212或214中的一或多個通孔電絕緣。

在一些實施例中，硬式遮罩222a在電力軌202a與通孔212b之間，且使電力軌202a與通孔212b彼此電絕緣。在一些實施例中，硬式遮罩222b在電力軌202c與通孔214b之間，且使電力軌202c與通孔214b彼此電絕緣。

在一些實施例中，藉由通過硬式遮罩222a將電力軌202a與通孔212b電隔離，且藉由通過硬式遮罩222b將電力軌202c與通孔214b電隔離，主動區210a1藉由導體集合204電耦接至主動區210c1，與其他方法相比，導體集合206及通孔集合208在HPC應用中導致額外的佈線資源。

在一些實施例中，主動區210a1藉由通孔212b、導體204a、通孔208a、導體206a、通孔208c、導體204b及通孔214b電耦接至主動區210c1。舉例而言，主動區210a1電耦接至通孔212b，通孔212b電耦接至導體204a，導體204a電耦接至通孔208a，通孔208a電耦接至導體206a，導體206a電耦接至通孔208c，通孔208c電耦接至導體204b，導體204b電耦接至通孔214b，且通孔214b電耦接至主動區210c1。

在一些實施例中，主動區210a2藉由通孔212d、導體204a、通孔208b、導體206b、通孔208d、導體204b及通孔214d電耦接至主動區210c2。舉例而言，主動區210a2電耦接至通孔212d，通孔212d電耦接至導體204a，導體204a電耦接至通孔208b，通孔208b電耦接至導體206b，導體206b電耦接至通孔208d，通孔208d電耦接至導體204b，導體204b電耦接至通孔214d，且通孔214d電耦接至主動區210c2。

在一些實施例中，藉由使主動區210b具有大於主動區210a及210c的寬度W5a的寬度W6b，至少積體電路200、400或600與其他方法相比具有較高驅動強度、較高速度及較高閘極密度，且可用於HPC應用中。在一些實施例中，藉由用硬式遮罩集合222將電力軌集合202與通孔集合212或214電隔離，主動區集合210中的至少一對主動區藉由導體集合204、導體集合206及通孔集合208電耦接在一起，與其他方法相比，導致更大的佈線靈活性且增大HPC應用中的佈線資源。

在一些實施例中，至少主動區210a1或210c1藉由對應的保形絕緣層部分230b或230c與主動區210b1電絕緣。

在其他佈局層位上的其他組態、配置或硬式遮罩集合222中的部分的其他數目在本揭露的範圍內。

保形絕緣層230包括保形絕緣層部分230a、保形絕緣層部分230b、保形絕緣層部分230c及保形絕緣層部分230d。在一些實施例中，保形絕緣層230稱為「間隔物」。保形絕緣層230的外表面由絕緣區203覆蓋。

保形絕緣層部分230a抵靠基板220的頂表面、通孔212b的第一側表面、硬式遮罩222a的側表面及電力軌202a的底表面。保形絕緣層部分230a亦抵靠導體204c的側表面，且使導體204c與通孔212b彼此電絕緣。

保形絕緣層部分230b抵靠基板220的頂表面、通孔212b的與通孔212b的第一側表面相對的第二側表面、電力軌202b的底表面及區250的第一側表面。保形絕緣層部分230b亦抵靠導體204a的側表面及導體204a的底表面，且使導體204a與區250彼此電絕緣。保形絕緣層部分230b的頂表面及絕緣區203的一部分為導體204a提供結構支撐。

保形絕緣層部分230c緊靠基板220的頂表面、通孔214b的第一側表面、電力軌202b的底表面及區250的與區250的第一側表面相對的第二側表面。保形絕緣層部分230c亦抵靠導體204b的側表面及導體204b的底表面，且使導體204b與區250彼此電絕緣。保形絕緣層部分230c的頂表面及絕緣區203的一部分為導體204b提供結構支撐。

保形絕緣層部分230d抵靠基板220的頂表面、通孔214b的與通孔214b的第一側表面相對的第二側表面、硬式遮罩222b的側表面及電力軌202c的底表面。保形絕緣層部分230d亦抵靠絕緣區203，且使通孔214b與積體電路200的其他部分電絕緣。

在一些實施例中，保形絕緣層230為間隔材料，其為氮化矽或其他間隔材料的層。在一些實施例中，保形絕緣層230的細節適用於通孔集合212、214或216中的每一通孔，其與上文針對通孔212b及214b所描述的相同，且因此省略類似的詳細描述。

在其他佈局層位上的其他組態、配置或保形絕緣層230中的部分的其他數目在本揭露的範圍內。

在一些實施例中，電力軌集合202中的至少一個電力軌、導體集合204中的至少一個導體、導體集合206中的至少一個導體、通孔集合208中的至少一個通孔、通孔集合212、214或216中的至少一個通孔包括一或多層導電材料、金屬、金屬化合物或摻雜半導體。在一些實施例中，導電材料包括鎢、鈷、釕、銅等或其組合。在一些實施例中，金屬至少包括Cu（銅）、Co、W、Ru、Al等。在一些實施例中，金屬化合物至少包括AlCu、W-TiN、TiSix、NiSix、TiN、TaN等。在一些實施例中，摻雜半導體至少包括摻雜矽等。

第3A圖至第3B圖為根據一些實施例的積體電路的佈局設計300的圖。佈局設計300為第4A圖至第4C圖的積體電路400的佈局圖。

第3B圖為第3A圖的佈局設計300的對應部分300B的圖，為了易於說明而簡化。第3A圖為佈局設計300的圖，且包括部分300B，為了易於說明而簡化。

為了易於說明，第3A圖至第3B圖中的一些標記的元件未在第3A圖至第3B圖中標記。在一些實施例中，佈局設計300包括第3A圖至第3B圖中未展示的額外元件。

部分300B包括佈局設計100的OD層位、VB層位及BM0層位的第3A圖的佈局設計300的一或多個特徵。部分300B為第1B圖的部分100B的變形(variation)，且省略類似的詳細描述。舉例而言，與第1B圖的部分100B相比，部分300B進一步包括導電圖案集合302、304及305。

佈局設計300包括OD層位、閘極（多晶矽）層位、BM0、BM1及VB層位的一或多個特徵。

佈局設計300可用於製造第4A圖至第4C圖的積體電路400。

佈局設計300為佈局設計100（第1A圖至第1B圖）的變形。舉例而言，佈局設計300說明其中導電圖案集合302、304及305及導電圖案集合306用於額外的佈線資源以電耦接由主動區圖案集合110製造的至少一對主動區的實例。

與第1A圖至第1B圖的佈局設計100相比，佈局設計300的導電圖案集合302、304及305替換導電圖案的導體集合206，且佈局設計300的導電圖案集合306替換電力軌圖案的電力軌集合202，且因此省略類似的詳細描述。

與第1A圖至第1B圖的佈局設計100相比，佈局設計300不包括導電圖案的導體集合204。

佈局設計300包括導電圖案集合302、導電圖案集合304、導電圖案集合305、導電圖案集合306、主動區佈局圖案的主動區圖案集合110、通孔圖案集合112、通孔圖案集合114、通孔圖案集合116、閘極圖案集合118及通孔圖案集合330。

導電圖案集合302包括至少在第一方向X或第二方向Y上延伸且位於第一佈局層位上的一或多個導電圖案302a、302b、302c、302d或302e。在一些實施例中，第一佈局層位為BM0層位。

一或多個導電圖案302a、302b、302c、302d或302e統稱為「導電圖案集合302」。

導電圖案集合302可用於製造積體電路400或600（第4A圖至第4C圖及第6A圖至第6C圖）的對應導體集合402。在一些實施例中，導電圖案302a、302b、302c、302d或302e可用於製造積體電路400或600的導體集合402（第2A圖至第2C圖）中的對應導體402a、402b、402c、402d或402e。

導電圖案集合304包括至少在第一方向X或第二方向Y上延伸且位於第一佈局層位上的一或多個導電圖案304a、304b或304c。

一或多個導電圖案304a、304b或304c統稱為「導電圖案集合304」。

導電圖案集合304可用於製造積體電路400或600（第4A圖至第4C圖及第6A圖至第6C圖）的對應導體集合404。在一些實施例中，導電圖案304a、304b或304c可用於製造積體電路400或600的導體集合404（第2A圖至第2C圖）中的對應導體404a、404b或404c。

導電圖案集合305包括至少在第一方向X或第二方向Y上延伸且位於第一佈局層位上的一或多個導電圖案305a、305b或305c。

一或多個導電圖案305a、305b或305c統稱為「導電圖案集合305」。

導電圖案集合305可用於製造積體電路400或600（第4A圖至第4C圖及第6A圖至第6C圖）的對應導體集合405。在一些實施例中，導電圖案305a、305b或305c可用於製造積體電路400或600的導體集合405（第2A圖至第2C圖）中的對應導體405a、405b或405c。

在一些實施例中，至少導體集合402、404或405位於積體電路400或600的背側220a上。

導電圖案集合302與通孔圖案集合112、通孔圖案114b、通孔圖案114d及主動區圖案110a重疊。

導電圖案集合304與通孔圖案114a、通孔圖案114c、通孔圖案114e及主動區圖案110c重疊。

導電圖案集合305與通孔圖案集合116及主動區圖案110b重疊。

導電圖案集合302中的每一導電圖案在第一方向X上彼此分離。導電圖案集合304中的每一導電圖案在第一方向X上彼此分離。導電圖案集合305中的每一導電圖案在第一方向X上彼此分離。

導電圖案302a、304a或305a中的至少兩個導電圖案在第二方向Y上彼此分離。導電圖案302c、304b或305b中的至少兩個導電圖案在第二方向Y上彼此分離。導電圖案302e、304c或305c中的兩個導電圖案在第二方向Y上彼此分離。

在一些實施例中，導電圖案集合302、304或305中的相鄰導電圖案在第一方向X上與導電圖案集合302、304或305中的相鄰導電圖案分離間距P1a。

在一些實施例中，導電圖案集合305中的每一導電圖案在第一方向X上與導電圖案集合305中的相鄰導電圖案分離2倍的間距P1a。間距P1a的其他間距在本揭露的範圍內。

在一些實施例中，導電圖案集合302中的至少導電圖案302b或302d具有帶狀組態，且導電圖案集合302中的至少導電圖案302a、302c或302e、導電圖案集合304中至少導電圖案304a、304b或304c或導電圖案集合305中的至少導電圖案305a、305b或305c具有短柱或島狀組態。

在一些實施例中，導電圖案302b與通孔圖案112b及114b重疊。在一些實施例中，導電圖案302d與通孔圖案112d及114d重疊。

導電圖案集合302中的至少導電圖案302b或302d在第一方向X上具有寬度W7a。在一些實施例中，導電圖案集合302、304或305中的每一導電圖案在第一方向X上具有寬度W7a。

在一些實施例中，W5a、W6a、W7a或W8a（在下文描述）中的至少一者不同於寬度W5a、W6a、W7a或W8a中的另一者。在一些實施例中，寬度W5a、W6a、W7a或W8a中的至少一者等於寬度W5a、W6a、W7a或W8a中的另一者。

導電圖案集合302、304或305中的導電圖案的其他寬度或其他數目在本揭露的範圍內。在一些實施例中，至少導電圖案302a具有與導電圖案302b不同的寬度。

在其他佈局層位上的其他組態、配置或導電圖案集合302、304或305中的圖案的其他數量在本揭露的範圍內。

導電圖案集合306包括在第一方向X上延伸且位於第三佈局層位上的一或多個導電佈局圖案306a、306b、306c或306d。在一些實施例中，第三佈局層位對應於BM1層位。在一些實施例中，導電圖案306a、306b及306d為電力軌圖案，且導電圖案306c為信號線圖案。

一或多個導電圖案306a、306b、306c或306d統稱為「導電圖案集合306」。

導電圖案集合306可用於製造積體電路400或600（第4A圖至第4C圖及第6A圖至第6C圖）的對應導體集合406。在一些實施例中，導體集合406位於積體電路400或600的背側220a上。在一些實施例中，導電圖案集合306中的導電圖案306a、306b、306c、306d可用於製造積體電路400或600的導體集合406（第4A圖至第4C圖及第6A圖至第6C圖）中的對應導體406a、406b、406c、406d。

導電圖案集合306中的導電圖案306a、306b、306c及306d在第二方向Y上彼此分離。

在一些實施例中，導電圖案集合306中的導電圖案306a與佈局設計300或500的主動區圖案110a重疊。在一些實施例中，導電圖案集合306中的導電圖案306b及306c與佈局設計300或500的主動區圖案110b重疊。在一些實施例中，導電圖案集合306中的導電圖案306d與佈局設計300或500的主動區圖案110c重疊。

在一些實施例中，導電圖案集合306中的導電圖案306a及306b位於佈局設計300及500的單元邊界101a與中點101c之間。在一些實施例中，導電圖案集合306中的導電圖案306c及306d位於佈局設計300及500的單元邊界101b與中點101c之間。

在一些實施例中，導電圖案集合306與通孔圖案集合112、114及116重疊。在一些實施例中，導電圖案集合306中的導電圖案306a與導電圖案集合302重疊。在一些實施例中，導電圖案集合306中的導電圖案306b及306c與導電圖案302b及302d以及導電圖案集合305重疊。在一些實施例中，導電圖案集合306中的導電圖案306d與導電圖案302b及302d以及導電圖案集合304重疊。

在一些實施例中，藉由包括本揭露的導電圖案集合306中的導電圖案306c，與其他方法相比，佈局設計300或500提供更大的佈線靈活性且增大佈線資源。

導電圖案集合306中的至少導電圖案306a、306b、306c或306d在第二方向Y上具有寬度W8a。

導電圖案集合306的其他寬度或導電圖案集合306中的導電圖案的其他數目在本揭露的範圍內。在一些實施例中，至少導電圖案306a、306b、306c或306d具有與另一導電圖案306a、306b、306c或306d不同的寬度。

在其他佈局層位上的其他組態、配置或導電圖案集合306中的圖案的其他數量在本揭露的範圍內。

佈局設計300進一步包括一或多個通孔圖案330a、330b、330c、330d、330e、330f或330g（統稱為「通孔圖案集合330」）。

通孔圖案集合330可用於製造對應通孔集合430（第4A圖至第4C圖或第6A圖至第6C圖）。在一些實施例中，通孔圖案集合330中的通孔圖案330a、330b、330c、330d、330e、330f或330g可用於製造積體電路400或600的通孔集合430（第4A圖至第4C圖或第6A圖至第6C圖）中的對應通孔430a、430b、430c、430d、430e、430f或430g。

在一些實施例中，通孔圖案集合330在導電圖案集合306與至少導電圖案集合302、304或305之間。

至少通孔圖案集合330定位於佈局設計300或500（第3A圖至第3B圖或第5A圖至第5B圖）、積體電路400或600（第4A圖至第4C圖或第6A圖至第6C圖）或積體電路800（第8A圖至第8E圖）中的一或多者的背側通孔零（backside via zero，BV0）層位處。

在一些實施例中，BV0層位在BM0層位與BM1層位之間。在一些實施例中，BV0層位在第一佈局層位與第三佈局層位之間。其他佈局層位在本揭露的範圍內。

至少通孔圖案330a或330b在對應導電圖案304a或304c與導電圖案306d之間。至少通孔圖案330c或330e在對應導電圖案305a或305c與導電圖案306b之間。至少通孔圖案330d在導電圖案305b與導電圖案306c之間。至少通孔圖案330f或330g在對應導電圖案302a或302e與導電圖案306a之間。

在一些實施例中，通孔圖案集合330中的每一通孔圖案定位在按照佈局設計300製造的NMOS或PMOS電晶體的對應源極或汲極區所定位的位置。

在一些實施例中，當自佈局設計300的底部/背側（例如，在正Z方向上）觀察時，至少通孔圖案330a或330b與導電圖案306d重疊，至少通孔圖案330c或330e與導電圖案306b重疊，至少通孔圖案330d與導電圖案306c重疊，且至少通孔圖案330f或330g與導電圖案306a重疊。

在一些實施例中，通孔圖案集合330中的每一通孔圖案在第一方向X上與通孔圖案集合330中的相鄰通孔圖案分離間距（未標記）。其他間距在本揭露的範圍內。

在其他佈局層位上的其他組態、配置或至少通孔圖案集合330中的圖案的其他數量在本揭露的範圍內。

在其他佈局層位上的其他組態、配置或用於佈局設計300的圖案的其他數量在本揭露的範圍內。

第4A圖至第4C圖為根據一些實施例的積體電路400的圖。

第4A圖為根據一些實施例的積體電路400的俯視圖。第4B圖為第4A圖的積體電路400的對應部分400B的圖，為了易於說明而簡化。第4A圖為積體電路400的圖，且包括部分400B，為了易於說明而簡化。

第4C圖為根據一些實施例的積體電路400的橫截面圖。第4C圖為根據一些實施例的與平面B-B’相交的積體電路400的橫截面圖。

積體電路400係按照佈局設計300製造。包括對準、長度及寬度的結構關係以及積體電路400的組態及層與第3A圖至第3B圖的佈局設計300的結構關係以及組態及層類似，且為簡潔起見，至少在第4A圖至第4C圖中將不描述類似的詳細描述。舉例而言，在一些實施例中，佈局設計300的至少寬度W5a、W6a、W7a或W8a、間距P1a或高度H1a類似於積體電路400的對應寬度W5b、W6b、W7b或W8b、間距P1b或高度H1b，且為簡潔起見，省略類似的詳細描述。舉例而言，在一些實施例中，積體電路400或600的至少單元邊界201a或201b或中點201c類似於積體電路400或600的至少對應單元邊界201a或201b或中點201c，且為簡潔起見，省略類似的詳細描述。

積體電路400至少包括導體集合402、導體集合404、導體集合405、導體集合406、主動區集合210、通孔集合212、通孔集合214、通孔集合216、閘極集合218及通孔集合430。

在一些實施例中，積體電路400中的主動區集合210、通孔集合212、通孔集合214及通孔集合216與積體電路200類似，且為簡潔起見，省略類似的詳細描述。

在一些實施例中，積體電路400的部分400C為第2C圖的積體電路200的部分200C的變形，且為簡潔起見，省略類似的詳細描述。

與積體電路200的部分200C相比，第2C圖的區250替換為通孔216a，通孔212b替換為通孔212a，通孔214b替換為通孔214a，主動區210a1替換為主動區210a2，主動區210b1替換為主動區210b2，主動區210c1替換為主動區210c2，電力軌202a替換為導體402a，電力軌202b替換為導體405a，電力軌202c替換為導體404a，導體206a替換為導體406a、406b、406c及406d，且為簡潔起見，省略類似的詳細描述。

與積體電路200的部分200C相比，第4C圖的保形絕緣層部分230b抵靠基板220的頂表面、通孔212a的與通孔212a的第一側表面相對的第二側表面、導體402a的底表面、導體405a的底表面及通孔216a的第一側表面，且為了簡潔起見，省略類似的詳細描述。

與積體電路200的部分200C相比，第4C圖的保形絕緣層230的部分抵靠基板220的頂表面、通孔214a的與通孔214a的第一側表面相對的第二側表面、導體404a的底表面、導體405a的底表面及通孔216a的第二側表面，且為了簡潔起見，省略類似的詳細描述。

導體集合402包括至少在第一方向X或第二方向Y上延伸的一或多個導體402a、402b、402c、402d或402e。

導體集合402中的至少導體402b或402d在第一方向X上具有寬度W7a。在一些實施例中，導體集合402、404或405中的每一導體在第一方向X上具有寬度W7a。一或多個導體402a、402b、402c、402d或402e統稱為「導體集合402」。

導體集合404包括至少在第一方向X或第二方向Y上延伸的一或多個導體404a、404b或404c。一或多個導體404a、404b或404c統稱為「導體集合404」。

導體集合405包括至少在第一方向X或第二方向Y上延伸的一或多個導體405a、405b或405c。一或多個導體405a、405b或405c統稱為「導體集合405」。

在一些實施例中，至少導體集合402、404、405或406位於積體電路400或600的背側220a上。

導體集合402、404及405用以提供來自上層或下層之間的信號的投送。舉例而言，在一些實施例中，導體集合402、404及405用以在主動區集合210中的主動區之間提供信號投送。

在一些實施例中，導體集合402、404及405用以電耦接主動區集合210中的主動區中的PMOS或NMOS電晶體的汲極或源極與主動區集合210中的另一主動區中的另一PMOS或NMOS電晶體的汲極或源極，與其他方法相比，導致額外的佈線資源。

在一些實施例中，導體206a及206b用以將主動區210a中的電晶體的主動區210a1的汲極或源極與主動區210c中的電晶體的主動區210c1的汲極或源極電耦接在一起，與其他方法相比，導致額外的佈線資源。

在一些實施例中，導體集合402、404及405用以電耦接積體電路400的閘極集合（未展示），與其他方法相比，導致額外的佈線資源。在一些實施例中，導體集合402、404及405用以將主動區集合210與閘極集合（未展示）彼此電耦接，與其他方法相比，導致額外的佈線資源。

在一些實施例中，導體集合402、404及405對應於導電結構集合。

在一些實施例中，導體集合402、404及405位於積體電路400的至少閘極集合（未展示）、OD層位、M0層位、MD層位及VB層位上方，且位於積體電路400的BM1層位下方。

導體集合402與通孔集合212、通孔214b、通孔214d及主動區210a重疊。導體集合404與通孔214a、通孔214c、通孔214e及主動區210c重疊。導體集合405與通孔集合216及主動區210b重疊。

在一些實施例中，導體集合402中的至少導體402b或402d具有帶狀組態。在一些實施例中，帶為重疊且電耦接至兩個或更多個下伏結構的導電結構。

在一些實施例中，導體402b藉由對應通孔212b及214b將主動區410a1與410c1電耦接在一起，與其他方法相比，導致額外的佈線資源。在一些實施例中，導體402b與通孔212b及214b重疊。在一些實施例中，主動區410a1為NMOS電晶體的汲極或源極，而主動區410c1為另一NMOS電晶體的汲極或源極。

在一些實施例中，導體402d藉由對應通孔212d及214d將主動區410a2與410c2電耦接在一起，與其他方法相比，導致額外的佈線資源。在一些實施例中，導體402d與通孔212d及214d重疊。在一些實施例中，主動區410a2為NMOS電晶體的汲極或源極，而主動區410c2為另一NMOS電晶體的汲極或源極。

在一些實施例中，導體集合402中的至少導體402a、402c或402e、導體集合404中的至少導體404a、404b或404c，或導體集合405中的至少導體405a、405b或405c具有短柱或島狀組態。在一些實施例中，至少導體402a、402c、402e、404a、404b、404c、405a、405b或405c電耦接至對應通孔212a、212c、212e、214a、214c、214e、216a、216b或216c。

在一些實施例中，導體集合402、404或405中的相鄰導體在第一方向X上與導體集合402、404或405中的相鄰導體分離間距P1b。在一些實施例中，導體集合405中的每一導體在第一方向X上與導體集合405中的相鄰導體分離2倍的間距P1b。間距P1b的其他間距在本揭露的範圍內。

在其他層位上的其他組態、配置或導體集合402、404或405中的導體的其他數量在本揭露的範圍內。

導體集合406包括在第一方向X上延伸的一或多個導體406a、406b、406c或406d。導體集合406中的至少導體406a、406b、406c或406d在第二方向Y上具有寬度W8b。導體集合406中的至少導體406a、406b、406c或406d在第二方向Y上具有寬度W8b。

一或多個導體406a、406b、406c或406d統稱為「導體集合406」。

在一些實施例中，導體406a、406b及406d為電力軌。在一些實施例中，至少導體406a或406d用以藉由至少對應通孔212a或214a、對應通孔212c或214b及對應通孔212e或214c將參考電壓供應VSS的第二供應電壓提供到對應主動區210a或210c，且導體406b用以藉由至少通孔216a、216b或216c將電壓供應VDD的第一供應電壓提供到主動區210b。

在一些實施例中，至少導體406a或406d用以藉由至少對應通孔212a或204a、對應通孔212c或214b及對應通孔212e或214c將電壓供應VDD的第一供應電壓提供至對應主動區210a或210c，且導體406b用以藉由至少通孔216a、216b或216c將參考電壓供應VSS的第二供應電壓提供至主動區210b。

在一些實施例中，導體集合406中的導體406a與主動區210a重疊，導體集合406中的導體406b及406c與主動區210b重疊，且導體集合406中的導體406d與主動區210c重疊。

在一些實施例中，導體集合406與通孔集合212、214及216重疊。在一些實施例中，導體集合406中的導體406a與導體集合402重疊。在一些實施例中，導體集合406中的導體406b及406c與導體402b及402d以及導體集合405重疊。在一些實施例中，導體集合406中的導體406d與導體402b及402d以及導體集合404重疊。

在一些實施例中，導體集合406位於積體電路400的至少閘極集合（未展示）、OD層位、M0層位、MD層位、BM0層位及VB層位的上方。

在一些實施例中，導體406c為信號線或信號引腳。在一些實施例中，導體406c電耦接至主動區210b。在一些實施例中，藉由包括本揭露的導體集合406的導體406c，與其他方法相比，積體電路400在HPC應用中提供更大的佈線靈活性且增大佈線資源。

導體集合402、404、405及406的其他寬度或導體集合402、404、405及406中的導體的其他數目在本揭露的範圍內。在一些實施例中，至少導體406a、406b、406c或406d具有與導體406a、406b、406c或406d中的另一者不同的寬度。在一些實施例中，至少導體402a具有與導體402b不同的寬度。

在其他佈局層位上的其他組態、配置或導體集合406中的圖案的其他數量在本揭露的範圍內。

通孔集合430包括通孔430a、430b、430c、430d、430e、430f或430g中的一或多者。

在一些實施例中，通孔集合430在導體集合406與至少導體集合402、404或405之間。

至少通孔集合430定位於積體電路400或600（第4A圖至第4C圖或第6A圖至第6C圖）或積體電路800（第8A圖至第8E圖）的BV0層位處。

至少通孔430a或430b在對應導體404a或404c與導體406d之間，且將對應導體404a或404c與導體406d電耦接在一起。至少通孔430c或430e在對應導體405a或405c與導體406b之間，且將對應導體405a或405c與導體406b電耦接在一起。至少通孔430d在導體405b與導體406c之間，且將導體405b與導體406c電耦接在一起。至少通孔430f或430g在對應導體402a或402e與導體406a之間，且將對應導體402a或402e與導體406a電耦接在一起。

在一些實施例中，通孔集合430中的每一通孔定位在積體電路400或600的NMOS或PMOS電晶體的對應源極或汲極區所定位的位置。

在一些實施例中，當自積體電路400或600的底部/背側220a觀察時，至少通孔430a或430b與導體406d重疊，至少通孔430c或430e與導體406b重疊，至少通孔430d與導體406c重疊，且至少通孔430f或430g與導體406a重疊。在一些實施例中，至少通孔集合430嵌入於絕緣區203中。

在其他佈局層位上的其他組態、配置或至少通孔集合430中的通孔的其他數量在本揭露的範圍內。

在其他佈局層位上的其他組態、配置或用於積體電路400的圖案的其他數量在本揭露的範圍內。

第5A圖至第5B圖為根據一些實施例的積體電路的佈局設計500的圖。佈局設計500為第6A圖至第6C圖的積體電路600的佈局圖。

第5B圖為第5A圖的佈局設計500的對應部分500B的圖，為了易於說明而簡化。第5A圖為佈局設計500的圖，且包括部分500B，為了易於說明而簡化。

為了易於說明，第5A圖至第5B圖中的一些標記的元件未在第5A圖至第5B圖中標記。在一些實施例中，佈局設計500包括在第5A圖至第5B圖中未展示的額外元件。

部分500B包括佈局設計100的OD層位、VB層位及BM0層位的第5A圖的佈局設計500的一或多個特徵。部分500B為第1B圖的部分100B或第3B圖的部分300B的變形，且因此省略類似的詳細描述。舉例而言，與第3B圖的部分300B相比較，部分500B的導電圖案集合502、504及505替換導電圖案集合302、304及305，且部分500B的通孔圖案512、514及516替換通孔圖案集合112、114及116，且因此省略類似的詳細描述。

佈局設計500包括OD層位、閘極（多晶矽）層位、BM0、BM1及VB層位的一或多個特徵。

佈局設計500可用於製造第6A圖至第6C圖的積體電路600。

佈局設計500為佈局設計300（第3A圖至第3B圖）的變形。舉例而言，佈局設計500說明一實例，其中導電圖案集合502、504及505以及導電圖案集合306用於額外的佈線資源，以電耦接按照主動區圖案集合110製造的至少一對主動區。

與第3A圖至第3B圖的佈局設計300相比，佈局設計500的導電圖案集合502、504及505替換對應導電圖案集合302、304及305，且佈局設計300的通孔圖案集合512、514及516替換對應通孔圖案集合112、114及116，且因此省略類似的詳細描述。

佈局設計包括導電圖案集合502、導電圖案集合504、導電圖案集合505、導電圖案集合506、主動區圖案集合210、通孔圖案集合512、通孔圖案集合514、通孔圖案集合516、閘極圖案集合218及通孔圖案集合530。

與第3A圖至第3B圖的導電圖案集合302相比，導電圖案集合502包括導電圖案302a、502b或302e中的一或多者，且因此省略類似的詳細描述。

導電圖案集合502可用於製造積體電路600（第6A圖至第6C圖）的對應導體集合602。在一些實施例中，導電圖案302a、502b或302e可用於製造積體電路600的導體集合602（第6A圖至第6C圖）中的對應導體402a、602b或402e。

導電圖案502b類似於導電圖案302b或302d，且因此省略類似的詳細描述。

導電圖案502b包括導電圖案部分502b1及502b2。導電圖案部分502b1類似於導電圖案302b，但在不同的位置，且因此省略類似的詳細描述。舉例而言，在一些實施例中，導電圖案部分502b1在第一方向X上自導電圖案302b偏移間距P1a。換言之，導電圖案部分502b1處於第3B圖的導電圖案305b與主動區210b圖案重疊的位置。

導電圖案部分502b1與通孔圖案112c及通孔圖案114c重疊。導電圖案部分502b1與主動區圖案集合110重疊。

導電圖案部分502b2與通孔圖案516b重疊。導電圖案部分502b2與主動區圖案110b重疊。

在一些實施例中，導電圖案部分502b1及502b2為同一連續導電圖案的部分。在一些實施例中，導電圖案502b稱為2D導電圖案。在一些實施例中，導電圖案部分502b1及502b2以及導電圖案505a為同一連續導電圖案的部分。

在一些實施例中，至少導電圖案部分502b2具有在第一方向X上的長度L1a及在第二方向Y上的長度L2a。

在一些實施例中，相對於對應於X軸及Y軸的平面，至少導電圖案部分502b2具有矩形形狀。在一些實施例中，長度L1a在約0.5中心多晶矽間距（center poly pitch，CPP）至2.0 CPP的範圍內。在一些實施例中，長度L1b在約W6a至約2.0 * W6a的範圍內。在一些實施例中，長度L1b在約W5a至約2.0 * W5a的範圍內。在一些實施例中，CPP在約20 nm至約100 nm的範圍內。在一些實施例中，導電圖案部分502b2的長度L1b在自約12 nm至約25 nm的範圍內。在一些實施例中，若導電圖案部分502b2的長度L1b小於12 nm，則導電圖案部分502b2上的通孔著陸點的面積過小，從而導致增大的電阻及低製造良率。在一些實施例中，若導電圖案部分502b2的長度L1b大於25 nm，則IC或晶片的佔用面積增大，藉此導致較低的產量。

導電圖案部分502b2的其他長度、寬度及形狀在本揭露的範圍內。

在一些實施例中，藉由在導電圖案集合502中至少包括導電圖案部分502b1或502b2，與其他方法相比，佈局設計500提供更大的佈線靈活性及更多的通孔著陸點，且增大佈線資源。

在一些實施例中，藉由重疊主動區210b圖案，與其他方法相比，導電圖案集合502中的至少導電圖案部分502b1或502b2提供更大的佈線靈活性、更多的至主動區210b圖案的通孔著陸點且增大佈線資源。

與第3A圖至第3B圖的導電圖案集合304相比，導電圖案集合504包括導電圖案304a或304c中的一或多者，且因此省略類似的詳細描述。

導電圖案集合504可用於製造積體電路600（第6A圖至第6C圖）的對應導體集合604。在一些實施例中，導電圖案304a或304c可用於製造積體電路600的導體集合604（第6A圖至第6C圖）中的對應導體404a或404c。

與第3A圖至第3B圖的導電圖案集合305相比，導電圖案集合505包括導電圖案505a中的一或多者，且因此省略類似的詳細描述。導電圖案505a類似於導電圖案305a或305b，但在不同的位置，且因此省略類似的詳細描述。舉例而言，在一些實施例中，導電圖案505a在第一方向X上自導電圖案305a偏移間距P1a。換言之，導電圖案505a處於第3B圖中的導電圖案302b與主動區210b圖案重疊的位置。

導電圖案集合505可用於製造積體電路600（第6A圖至第6C圖）的對應導體集合605。在一些實施例中，導電圖案505a可用於製造積體電路600的導體集合605（第6A圖至第6C圖）中的對應導體605a。

與第3A圖至第3B圖的通孔圖案集合112相比，通孔圖案集合512包括通孔圖案112a、112c或112e中的一或多者，且因此省略類似的詳細描述。

通孔圖案集合512可用於製造對應通孔集合612（第6A圖至第6C圖）。

與第3A圖至第3B圖的通孔圖案集合114相比，通孔圖案集合514包括通孔圖案114a、114c或114e中的一或多者，且因此省略類似的詳細描述。

通孔圖案集合514可用於製造對應通孔集合614（第6A圖至第6C圖）。

與第3A圖至第3B圖的通孔圖案集合116相比，通孔圖案集合516包括通孔圖案516a或516b中的一或多者，且因此省略類似的詳細描述。通孔圖案516a類似於通孔圖案116a，但在不同的位置，且因此省略類似的詳細描述。舉例而言，在一些實施例中，通孔圖案516a自通孔圖案116a在第一方向X上偏移間距P1a。換言之，通孔圖案516a處於導電圖案505a與主動區210b圖案重疊的位置。

通孔圖案516b類似於通孔圖案116b，但在不同的位置，且因此省略類似的詳細描述。舉例而言，在一些實施例中，通孔圖案516b自通孔圖案116b在第一方向X上偏移間距P1a。換言之，通孔圖案516b處於導電圖案部分502b2與主動區210b圖案重疊的位置。

通孔圖案集合516可用於製造對應通孔集合616（第6A圖至第6C圖）。在一些實施例中，通孔圖案集合516中的通孔圖案516a或516b可用於製造積體電路600的通孔集合616（第6A圖至第6C圖）中對應通孔616a或616b。

在其他佈局層位上的其他組態、配置或導電圖案集合502、504、505或306中的圖案的其他數量在本揭露的範圍內。

與第3A圖至第3B圖的通孔圖案集合330相比，通孔圖案集合530包括通孔圖案330a、330b、330d、330f、330g、530c或530e中的一或多者，且因此省略類似的詳細描述。通孔圖案集合530可用於製造對應通孔集合630（第6A圖至第6C圖）。

通孔圖案530c類似於通孔圖案330c，但在不同的位置，且因此省略類似的詳細描述。舉例而言，在一些實施例中，通孔圖案530c自通孔圖案330c在第一方向X上偏移間距Pla。換言之，通孔圖案530c處於導電圖案306b與導電圖案505a重疊的位置。

通孔圖案530e類似於通孔圖案330e，但在不同的位置，且因此省略類似的詳細描述。舉例而言，在一些實施例中，通孔圖案530e自通孔圖案330e在第一方向X上偏移間距P1a。換言之，通孔圖案530e處於導電圖案306b與導電圖案部分502b2重疊的位置。

在其他佈局層位上的其他組態、配置或通孔圖案集合512、514、516、530中的圖案的其他數量在本揭露的範圍內。

在其他佈局層位上的其他組態、配置或用於佈局設計500的圖案的其他數量在本揭露的範圍內。

第6A圖至第6C圖為根據一些實施例的積體電路600的圖。

第6A圖為根據一些實施例的積體電路600的俯視圖。第6B圖為第6A圖的積體電路600的對應部分600B的圖，為了易於說明而簡化。第6A圖為積體電路600的圖，且包括部分600B，為了易於說明而簡化。

第6C圖為根據一些實施例的積體電路600的橫截面圖。第6C圖為根據一些實施例的與平面C-C’相交的積體電路600的橫截面圖。

積體電路600係按照佈局設計500製造。包括對準、長度及寬度的結構關係以及積體電路600的組態及層與第5A圖至第5B圖的佈局設計500的結構關係以及組態及層類似，且為簡潔起見，至少在第6A圖至第6C圖中將不描述類似的詳細描述。舉例而言，在一些實施例中，佈局設計500的至少長度L1a或L2a、間距P1a或高度H1a與積體電路600的對應長度L1b或L2b、間距P1b或高度H1b類似，且為簡潔起見，省略類似的詳細描述。

積體電路600至少包括導體集合602、導體集合604、導體集合605、導體集合406、主動區集合210、通孔集合612、通孔集合614、通孔集合616、閘極集合218及通孔集合630。

在一些實施例中，積體電路600的部分600C為第2C圖的積體電路200的部分200C或第4A圖至第4C圖的積體電路600的部分400C的變形，且為簡潔起見，省略類似的詳細描述。

與積體電路400的部分400C相比，第4C圖的通孔216a替換為區650，且為簡潔起見，省略類似的詳細描述。在一些實施例中，區650類似於區250，且為簡潔起見，省略類似的詳細描述。

與積體電路400的部分400C相比，積體電路600的部分600C不包括導體405a及通孔430c，且為簡潔起見，省略類似的詳細描述。在一些實施例中，與積體電路400的部分400C相比，導體405a替換為類似於硬式遮罩222a的硬式遮罩，且為簡潔起見，省略類似的詳細描述。

與第4A圖至第4B圖的導體集合402相比，導體集合602包括導體402a、602b或402e中的一或多者，且因此省略類似的詳細描述。

導體602b類似於導體402b或402d，且因此省略類似的詳細描述。

導體602b包括導體部分602b1及602b2。導體部分602b1類似於導體402b，但在不同的位置，且因此省略類似的詳細描述。舉例而言，在一些實施例中，導體部分602b1在第一方向X上自導體402b偏移間距P1b。換言之，導體部分602b1處於第3B圖的導體405b與主動區210b重疊的位置。

導體部分602b1與通孔212c及通孔214c重疊。導體部分602b1與主動區集合210重疊。在一些實施例中，通孔212c及214c將導體部分602b1與對應的主動區210a及210c彼此電耦接。

導體部分602b2與通孔616b及主動區210b重疊。在一些實施例中，通孔616b將導體部分602b2與主動區210b彼此電耦接。

在一些實施例中，導體602b藉由對應通孔212c、216b及214c將主動區610a1、610b1及610c1電耦接在一起，與其他方法相比，導致額外的佈線資源及更多的通孔著陸點。在一些實施例中，主動區610a1為第一NMOS電晶體的汲極或源極，主動區610b1為第一PMOS電晶體的汲極或源極，而主動區610c1為第二NMOS電晶體的汲極或源極，且導體602b及通孔212c、216b及214c將第一NMOS電晶體、第二NMOS電晶體及第一PMOS電晶體的汲極或源極區電耦接在一起。

在一些實施例中，導體部分602b1及602b2為同一連續導體的部分。在一些實施例中，導體602b稱為2D導體。在一些實施例中，導體部分602b1及602b2以及導體605a為同一連續導體的部分。

在一些實施例中，至少導體部分602b2具有在第一方向X上的長度L1b及在第二方向Y上的長度L2b。

在一些實施例中，相對於對應於X軸及Y軸的平面，至少導體部分602b2具有矩形形狀。在一些實施例中，長度L2a在約0.5 CPP至2.0 CPP的範圍內。在一些實施例中，長度L2b在約W6a至約2.0 * W6b的範圍內。在一些實施例中，長度L2b在約W5a至約2.0 * W5b的範圍內。在一些實施例中，CPP在約20 nm至約100 nm的範圍內。導體部分602b2的其他長度、寬度及形狀在本揭露的範圍內。

在一些實施例中，藉由在導體集合602中至少包括導體部分602b1或602b2，與其他方法相比，積體電路600提供更大的佈線靈活性及更多的通孔著陸點，且增大佈線資源。

在一些實施例中，藉由重疊主動區210b，與其他方法相比，導體集合602中的至少導體部分602b1或602b2提供更大的佈線靈活性、更多的至主動區210b的通孔著陸點且增大佈線資源。

與第4A圖至第4B圖的導體集合404相比，導體集合604包括導體404a或404c中的一或多者，且因此省略類似的詳細描述。

與第4A圖至第4B圖的導體集合405相比，導體集合605包括導體605a中的一或多者，且因此省略類似的詳細描述。導體605a類似於導體405a或405b，但在不同的位置，且因此省略類似的詳細描述。舉例而言，在一些實施例中，導體605a在第一方向X上自導體405a偏移間距P1b。換言之，導體605a處於第4B圖的導體402b與主動區210b重疊的位置。

在一些實施例中，導體605a藉由通孔圖案516a的通孔電耦接至主動區210b。

與第4A圖至第4B圖的通孔集合212相比，通孔集合612包括通孔212a、212c或212e中的一或多者，且因此省略類似的詳細描述。

與第4A圖至第4B圖的通孔集合214相比，通孔集合614包括通孔214a、214c或214e中的一或多者，且因此省略類似的詳細描述。

與第4A圖至第4B圖的通孔集合216相比，通孔集合616包括通孔616a或616b中的一或多者，且因此省略類似的詳細描述。通孔616a類似於通孔216a，但在不同的位置，且因此省略類似的詳細描述。舉例而言，在一些實施例中，通孔616a在第一方向X上自通孔216a偏移間距P1b。換言之，通孔616a處於導體605a與主動區210b重疊的位置。

通孔616b類似於通孔216b，但在不同的位置，且因此省略類似的詳細描述。舉例而言，在一些實施例中，通孔616b在第一方向X上自通孔216b偏移間距Plb。換言之，通孔616b處於導體部分602b2與主動區210b重疊的位置。通孔616b在導體部分602b2與主動區210b之間。

與第4A圖至第4C圖的通孔集合430相比，通孔集合630包括通孔430a、430b、430d、430f、430g、630c或630e中的一或多者，且因此省略類似的詳細描述。

通孔630c與通孔430c類似，但在不同的位置，且因此省略類似的詳細描述。舉例而言，在一些實施例中，通孔630c在第一方向X上自通孔430c偏移間距P1a。換言之，通孔630c處於導體406b與導體605a重疊的位置。

通孔630e與通孔430e類似，但在不同的位置，且因此省略類似的詳細說明。舉例而言，在一些實施例中，通孔630e在第一方向X上自通孔430e偏移間距P1a。換言之，通孔630e處於導體406b與導體部分602b2重疊的位置。

在其他佈局層位上的其他組態、配置或導體集合602、604、605或306中的導體的其他數量在本揭露的範圍內。

在其他佈局層位上的其他組態、配置或通孔集合612、614、616中的通孔的其他數量在本揭露的範圍內。

在其他佈局層位上的其他組態、配置或用於積體電路600的結構的其他數量在本揭露的範圍內。

第7A圖為根據一些實施例的製造IC裝置的方法的功能流程圖。應理解，可在第7A圖所描繪的方法700A之前、期間及/或之後執行額外的操作，且本文中僅簡要描述一些其他過程。

在一些實施例中，方法700A的其他操作次序在本揭露的範圍內。方法700A包括例示性操作，但此等操作不一定以所示的次序執行。根據所揭示的實施例的精神及範圍，可適當地添加、替換、改變次序及/或消除操作。在一些實施例中，不執行至少方法700A、700B、900或1000中的一或多個操作。

在一些實施例中，方法700A為方法900的操作904的實施例。在一些實施例中，方法700A可用於製造至少積體電路200、400、600或800或具有與至少佈局設計100、300或500類似的特徵的積體電路。在一些實施例中，方法700A的其他操作次序在本揭露的範圍內。方法700A包括例示性操作，但此等操作不一定以所示的次序執行。根據所揭示的實施例的精神及範圍，可適當地添加、替換、改變次序及/或消除操作。

在方法700A的操作702中，在半導體晶圓或基板中製造第一電晶體集合。在一些實施例中，方法700A的第一電晶體集合包括在主動區集合210中的一或多個電晶體。

在一些實施例中，操作702包括在第一阱(well)中製造第一電晶體集合的源極及汲極區。在一些實施例中，第一阱包含p型摻雜劑。在一些實施例中，p型摻雜劑包括硼、鋁或其他合適的p型摻雜劑。在一些實施例中，第一阱包含在基板上生長的磊晶層(epi-layer)。在一些實施例中，藉由在磊晶製程期間添加摻雜劑來摻雜磊晶層。在一些實施例中，在形成磊晶層之後，藉由離子注入來摻雜磊晶層。在一些實施例中，藉由摻雜基板來形成第一阱。在一些實施例中，藉由離子注入來執行摻雜。在一些實施例中，第一阱的摻雜劑濃度在1×10 ¹²原子/cm ³至1×10 ¹⁴原子/cm ³的範圍內。

在一些實施例中，第一阱包含n型摻雜劑。在一些實施例中，n型摻雜劑包括磷、砷或其他合適的n型摻雜劑。在一些實施中，n型摻雜劑濃度在約1×10 ¹²原子/cm ²至約1×10 ¹⁴原子/cm ²的範圍內。

在一些實施例中，源極/汲極特徵的形成包括：移除基板的一部分以在間隔物的邊緣處形成凹部，接著藉由填充基板中的凹部來執行填充製程。在一些實施例中，在移除墊氧化物層或犧牲氧化物層之後，蝕刻凹部，例如，濕式蝕刻或乾式蝕刻。在一些實施例中，執行蝕刻製程以移除與諸如STI區的隔離區相鄰的主動區的頂表面部分。在一些實施例中，藉由磊晶法或磊晶（epitaxial，epi）製程執行填充製程。在一些實施例中，使用與蝕刻製程同時進行的生長製程來填充凹部，其中生長製程的生長速率大於蝕刻製程的蝕刻速率。在一些實施例中，使用生長製程與蝕刻製程的組合來填充凹部。舉例而言，在凹部中生長一層材料，接著對生長的材料進行蝕刻製程以移除一部分材料。接著，對蝕刻的材料執行後續的生長製程，直至在凹部中達到所需的材料厚度為止。在一些實施例中，生長過程持續至材料的頂表面在基板的頂表面上方為止。在一些實施例中，生長過程持續至材料的頂表面與基板的頂表面共面。在一些實施例中，藉由各向同性或各向異性蝕刻製程移除第一阱的一部分。蝕刻製程選擇性地蝕刻第一阱，而不蝕刻閘極結構及任何間隔物。在一些實施例中，使用反應離子蝕刻（reactive ion etch，RIE）、濕式蝕刻或其他合適的技術來執行蝕刻製程。在一些實施例中，半導體材料沈積在凹部中以形成源極/汲極特徵。在一些實施例中，執行磊晶製程以將半導體材料沈積在凹部中。在一些實施例中，磊晶製程包括選擇性磊晶生長（selective epitaxy growth，SEG）製程、CVD製程、分子束磊晶（molecular beam epitaxy，MBE）、其他合適的製程及/或其組合。磊晶製程使用氣態及/或液態前體，其與基板的組合物相互作用。在一些實施例中，源極/汲極特徵包括磊晶生長的矽（epitaxially grown silicon，epi Si）、碳化矽或矽鍺。在一些情況下，在磊晶製程期間，與閘極結構相關聯的IC裝置的源極/汲極特徵會被原位摻雜或不摻雜。若在磊晶製程中未摻雜源極/汲極特徵，則在一些情況下會在後續過程中摻雜源極/汲極特徵。藉由離子注入、電漿浸沒離子注入、氣體及/或固體源擴散、其他合適的製程及/或其組合來達成隨後的摻雜過程。在一些實施例中，在形成源極/汲極特徵之後及/或在隨後的摻雜製程之後，將源極/汲極特徵進一步曝露於退火製程。

在一些實施例中，操作702進一步包括形成第一電晶體集合的觸點（未展示）。在一些實施例中，操作702進一步包括形成第一電晶體集合的閘極區。在一些實施例中，閘極區在汲極區與源極區之間。在一些實施例中，閘極區在第一阱及基板上方。在一些實施例中，製造操作702的閘極區包括執行一或多個沈積製程以形成一或多個介電材料層。在一些實施例中，沈積製程包括化學氣相沈積（chemical vapor deposition，CVD）、電漿增強CVD（plasma enhanced CVD，PECVD）、原子層沈積（atomic layer deposition，ALD）或適合於沈積一或多個材料層的其他製程。在一些實施例中，製造閘極區包括執行一或多個沈積製程以形成一或多個導電材料層。在一些實施例中，製造閘極區包括形成閘電極或虛設閘電極。在一些實施例中，製造閘極區包括沈積或生長至少一個介電層，例如閘極介電質。在一些實施例中，使用摻雜或非摻雜多晶矽形成閘極區。在一些實施例中，閘極區包括諸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi的金屬、其他合適的導電材料或其組合。

在方法700A的操作704中，對晶圓或基板的背側執行薄化。在一些實施例中，操作704包括對半導體晶圓或基板的背側執行的薄化製程。在一些實施例中，薄化製程包括研磨操作及拋光操作（諸如化學機械拋光（chemical mechanical polishing，CMP））或其他合適的製程。在一些實施例中，在薄化製程之後，執行濕式蝕刻操作以移除形成於半導體晶圓或基板的背側上的缺陷(defect)。

在方法700A的操作706中，將第一導電結構集合沈積在晶圓或基板的背側的第一層位上。在一些實施例中，操作706包括至少在積體電路的背側上方沈積第一導電區集合。

在一些實施例中，方法700A的第一導電區集合包括導體集合204中的一或多者的至少一部分。

在方法700A的操作708中，在晶圓或基板的與前側相對的背側中製造第一通孔集合。在一些實施例中，操作706包括在晶圓的背側上方的絕緣層中形成第一自對準觸點（self-aligned contact，SAC）集合。在一些實施例中，方法700A的第一通孔集合包括通孔集合212、214、216、612、614或616中的一或多者的至少一部分。

在方法700A的操作710中，將第二導電結構集合沈積在晶圓或基板的背側的第二層位上。在一些實施例中，操作710進一步包括形成電力軌集合。

在一些實施例中，方法700A的第二導電結構集合包括第2A圖至第2C圖的導體的電力軌集合202中的一或多者的至少一部分。

在一些實施例中，方法700A的導電結構集合包括第4A圖至第4C圖的導體集合402、404、405或第6A圖至第6C圖的導體集合602、604、605中的一或多者的至少部分。在一些實施例中，操作710進一步包括藉由第一通孔集合至少將第二導電結構集合電連接至主動區集合，或者藉由第一通孔集合將第二導電結構集合電連接至閘極集合。

在方法700A的操作712中，在晶圓或基板的背側中製造第二通孔集合。

在一些實施例中，方法700A的第二通孔集合包括通孔集合208中的一或多者的至少一部分。在一些實施例中，方法700A的第二通孔集合包括通孔集合430或630中的一或多個通孔的至少部分。

在一些實施例中，操作712包括在晶圓的背側上方的絕緣層中形成第二自對準觸點（self-aligned contact，SAC）集合。

在方法700A的操作714中，將第三導電結構集合沈積在晶圓的背側的第三層位上。

在一些實施例中，方法700A的第三導電結構集合包括導體集合206中的一或多者的至少一部分。在一些實施例中，操作714進一步包括藉由第二通孔集合將第三導電結構集合電耦接至第一導電結構集合。

在一些實施例中，方法700A的第三導電結構集合包括導體集合406中的一或多者的至少部分。

在一些實施例中，方法700A的操作706、708、710、712或714中的一或多者包括使用光微影與材料移除製程的組合以在基板上方的絕緣層（未展示）中形成開口。在一些實施例中，光微影製程包括圖案化光致抗蝕劑，諸如正性光致抗蝕劑或負性光致抗蝕劑。在一些實施例中，光微影製程包括形成硬式遮罩、抗反射結構或另一合適的光微影結構。在一些實施例中，材料移除製程包括濕式蝕刻製程、乾式蝕刻製程、RIE製程、雷射鑽孔或其他合適的蝕刻製程。接著用導電材料例如銅、鋁、鈦、鎳、鎢或其他合適的導電材料填充開口。在一些實施例中，使用CVD、PVD、濺鍍、ALD或其他合適的形成製程填充開口。

在一些實施例中，方法700A的至少一或多個操作由第12圖的系統1200執行。在一些實施例中，至少一種方法，諸如以上論述的方法700A，全部或部分地由包括系統1200的至少一個製造系統執行。方法700A的一或多個操作由IC晶圓廠1240（第12圖）執行來製造IC裝置1260。在一些實施例中，方法700A的一或多個操作由製造工具1252執行以製造晶圓1242。

在一些實施例中，不執行方法700A、700B、900或1000的一或多個操作。

方法900~1000的一或多個操作由用以執行用於製造積體電路（諸如積體電路200、400、600或800）的指令的處理裝置執行。在一些實施例中，方法900~1000的一或多個操作用與方法900-1000的不同的一個或多個操作中使用的處理裝置相同的處理裝置來執行。在一些實施例中，與用於執行方法900~1000的一或多個不同操作的裝置不同的處理裝置用於執行方法900~1000的一或多個操作。在一些實施例中，方法700A、700B、900或1000的其他操作次序在本揭露的範圍內。方法700A、700B、900或1000包括例示性操作，但此等操作不一定以所示的次序執行。根據所揭示實施例的精神及範圍，可適當地添加、替換、更改次序及/或消除方法700A、700B、900或1000中的操作。

第7B圖為展示根據一些實施例的製造背側佈線軌跡及背側通孔連接器的方法700B的流程圖。

在一些實施例中，方法700B為方法700A的操作706及708的實施例。用製程700製造的背側佈線軌跡及背側通孔連接器的實例包括導體集合（例如204）及背側通孔連接器（例如通孔集合212、214及216、VB），如第2A圖至第2C圖所示。第8A圖至第8E圖為根據一些實施例的在製造用於將背側佈線軌跡與電晶體的源極/汲極端子連接的背側佈線軌跡及背側通孔連接器時獲得的中間裝置結構的橫截面圖。在一些實施例中，第8A圖至第8E圖為積體電路200的中間裝置結構的橫截面圖。

第8A圖至第8E圖中的裝置結構對應於沿第2A圖至第2B圖的線A-A’的積體電路200的中間版本。

在第7B圖中，在製程720處，製備用於背側連接的裝置結構。在製程720處，為了製備背側連接，藉由將介電材料自積體電路的背側沈積至裝置結構上，將積體電路中的電晶體的主動區（諸如通道區及源極/汲極區）彼此隔離。在一些實施例中，在製程720處製備的裝置結構包括第8A圖的裝置結構。

在第8A圖的橫截面圖中，藉由隔離材料810將n型電晶體的源極/汲極區860n與p型電晶體的源極/汲極區860p隔離。在裝置結構的背側處製造對應地接觸源極/汲極區860n及860p的虛設(dummy)接觸結構820n及820p。虛設接觸結構820n及820p由隔離材料製成。硬式遮罩830n及830p被製造成對應地覆蓋虛設接觸結構820n及820p。在虛設接觸結構820n及820p之間的區域中的隔離材料810凹入至如隔離材料810的表面812所指示的層位(level)。

在第7B圖中，在製程722處，將保形隔離材料沈積於在製程720處製備的裝置結構的背側。在第8B圖中，在製程722處沈積的保形隔離材料840覆蓋硬式遮罩830n及830p的曝露表面、虛設接觸結構820n及820p的側壁及隔離材料810的凹入表面812。

在製程722之後，在製程724處沈積隔離材料層，且該隔離材料層覆蓋保形隔離材料的表面。在第8B圖中，隔離材料872覆蓋保形隔離材料840。

接著，在製程726處，移除所選位置處的保形隔離材料。所選位置包括虛設接觸結構的側壁的部分。在第8C圖中，用光致抗蝕劑層（例如光致抗蝕劑層850）覆蓋裝置結構的背側，且藉由光微影技術移除由光遮罩界定的窗口區域（例如窗口區域855）中的光致抗蝕劑。在第8C圖中，窗口區域855界定背側佈線軌跡的位置，該背側佈線軌跡用於經由背側通孔連接器與n型電晶體的源極/汲極區860n連接。在製程726期間，在光致抗蝕劑層中產生用於指定窗口區域（例如窗口區域855）的窗口區域之後，藉由蝕刻製程移除在光致抗蝕劑層的窗口區域內曝露的材料。在第8C圖中，藉由蝕刻製程移除在虛設接觸結構820n上的側壁的所選部分822n處的保形隔離材料。在第8C圖中，在移除虛設接觸結構的側壁的所選部分處的保形隔離材料之後，剝離光致抗蝕劑層（例如光致抗蝕劑層850）。

接下來，在製程728處，背側佈線在積體電路的背側的金屬層中走線。在一些實施例中，製程728為方法700A的操作706的實施例。在一些實施例中，製程728包括在第一層位上在晶圓的背側上沈積第一導電結構集合。在第8D圖中，在隔離材料層872上沈積金屬層875，且形成背側佈線軌跡（例如，背側佈線軌跡862、864及866）。在形成背側佈線軌跡之後，沈積另一隔離材料層874以覆蓋背側佈線軌跡（例如背側佈線軌跡862、864及866）。在第8D圖中，保形隔離材料840經處理包括保形隔離材料842、844以及846。

接下來，在製程730處，製造背側通孔連接器。在一些實施例中，製程730為方法700A的操作708的實施例。在一些實施例中，製程730包括在晶圓的背側上製造第一通孔集合。在第8E圖中，移除虛設結構820n及相關聯的遮罩830n以曝露n型電晶體的源極/汲極區860n的表面862n。接著，沈積諸如金屬的導電材料以形成背側通孔連接器880n。背側通孔連接器880n與背側佈線軌跡864及n型電晶體的源極/汲極區860n兩者皆形成導電接觸。背側通孔連接器880n為背側通孔連接器VBd，用於將電晶體的源極/汲極區與背側佈線軌跡連接。

在第8E圖中，在形成背側通孔連接器（例如880n）之後，藉由在背側通孔連接器上沈積隔離材料來形成保護蓋（例如832n）或硬式遮罩。

除了第7B圖中用於製造背側佈線軌跡及背側通孔連接器的方法700B之外。亦存在用於製造背側佈線軌跡及背側通孔連接器的方法的其他實施例。

第9圖為根據一些實施例的形成或製造積體電路的方法900的流程圖。應理解，可在第9圖所描繪的方法900之前、期間及/或之後執行額外操作，且本文中僅簡要描述一些其他操作。在一些實施例中，方法900可用於形成積體電路，諸如200、400、600或800。在一些實施例中，方法900可用於形成具有與佈局設計100、300或500中的一或多者類似的結構關係的積體電路。

在方法900的操作902中，產生積體電路的佈局設計。操作902由用以執行用於產生佈局設計的指令的處理裝置（例如，處理器1102（第11圖））執行。在一些實施例中，方法900的佈局設計包括至少一個佈局設計100、300或500的一或多個圖案或類似於至少積體電路200、400、600或800的特徵。在一些實施例中，本申請案的佈局設計呈圖形資料庫系統（graphic database system，GDSII）檔案格式。

在方法900的操作904中，基於佈局設計來製造積體電路。在一些實施例中，方法900的操作904包含基於佈局設計來製造至少一個遮罩，且基於該至少一個遮罩來製造積體電路。

第10圖為根據一些實施例的產生積體電路的佈局設計的方法1000的流程圖。應理解，可在第10圖所描繪的方法1000之前、期間及/或之後執行額外操作，且本文中僅簡要描述一些其他過程。在一些實施方式中，方法1000為方法900的操作902的一實施例。在一些實施例中，方法1000可用於產生至少佈局設計100、300或500的一或多個佈局圖案，或類似於至少積體電路200、400、600或800的一或多者圖案。

在一些實施例中，方法1000可用於產生具有包括對準、長度及寬度的結構關係以及至少佈局設計100、300或500的組態及層的一或多個佈局圖案或類似於至少積體電路200、400、600或800的一或多個圖案，且為簡潔起見，類似的詳細描述將不在第10圖中描述。

在方法1000的操作1002中，產生主動區圖案集合110或將其置放在佈局設計上。

在方法1000的操作1004中，產生第一導電圖案集合或將其置放在佈局設計上。

在一些實施例中，方法1000的第一導電圖案集合包括導電圖案集合104的一或多個圖案的至少部分。

在方法1000的操作1006中，產生第一通孔圖案集合或將其置放在佈局設計上。

在一些實施例中，方法1000的第一通孔圖案集合包括通孔圖案集合112、114、116、512、514或516中的一或多個圖案的至少部分。

在方法1000的操作1008中，產生第二導電圖案集合或將其置放在佈局設計上。

在一些實施例中，方法1000的第二導電圖案集合包括第1A圖至第1B圖的導電的電力軌圖案集合102的一或多個圖案的至少部分。

在一些實施例中，方法1000的第二導電圖案集合包括第3A圖至第3B圖的導電圖案集合302、304、305或第5A圖至第5C圖的導電圖案集合502、504、505中的一或多個圖案的至少部分。

在方法1000的操作1010中，產生第二通孔圖案集合或將其置放在佈局設計上。

在一些實施例中，方法1000的第二通孔圖案集合包括通孔圖案集合108的一或多個圖案的至少部分。在一些實施例中，方法1000的第二通孔圖案集合包括通孔圖案集合330或530中的一或多個圖案的至少部分。

在方法1000的操作1012中，產生第三導電圖案集合或將其置放在佈局設計上。

在一些實施例中，方法1000的第三導電圖案集合包括第1A圖至第1B圖的導電圖案集合106中的一或多個圖案的至少部分。

在一些實施例中，方法1000的第三導電圖案集合包括第3A圖至第3B圖及第5A圖至第5B圖的導電圖案集合306中的一或多個圖案的至少部分。

第11圖為根據一些實施例的用於設計IC佈局設計及製造IC電路的系統1100的示意圖。

在一些實施例中，系統1100產生或置放一或多個本文所述的IC佈局設計。系統1100包括硬體處理器1102及編碼有（即儲存）電腦程式碼1106（即一組可執行指令1106）的非暫時性電腦可讀儲存媒體1104（例如，記憶體1104）。電腦可讀儲存媒體1104用以與用於生產積體電路的製造機器介接。處理器1102經由匯流排1108電連接至電腦可讀儲存媒體1104。處理器1102亦經由匯流排1108電連接至I/O介面1110。網路介面1112亦經由匯流排1108電連接至處理器1102。網路介面1112連接至網路1114，使得處理器1102及電腦可讀儲存媒體1104能夠經由網路1114連接至外部元件。處理器1102用以執行編碼在電腦可讀儲存媒體1104中的電腦程式碼1106，以使系統1100可用於執行方法1000中所述的部分或全部操作。

在一些實施例中，處理器1102為中央處理單元（central processing unit，CPU）、多處理器、分佈式處理系統、特殊應用積體電路（application specific integrated circuit，ASIC）及/或合適的處理單元。

在一些實施例中，電腦可讀儲存媒體1104為電的、磁的、光的、電磁的、紅外的及/或半導體系統（或設備或裝置）。舉例而言，電腦可讀儲存媒體1104包括半導體或固態記憶體、磁帶、可移除式電腦磁碟、隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read-only memory，ROM）、剛性磁碟及/或光碟。在使用光碟的一些實施例中，電腦可讀儲存媒體1104包括緊密光碟唯讀記憶體（compact disk-read only memory，CD-ROM）、緊密光碟讀/寫（compact disk-read/write，CD-R/W）及/或數位視訊光碟（digital video disc，DVD）。

在一些實施例中，儲存媒體1104儲存用以使系統1100執行方法1000的電腦程式碼1106。在一些實施例中，儲存媒體1104亦儲存執行方法1000所需的資訊及在執行方法1000期間產生的資訊，諸如佈局設計1116、使用者介面1118及製造單元1120，及/或一組可執行指令以執行方法1000的操作。在一些實施例中，佈局設計1116包含至少佈局設計100、300或500的佈局圖案中的一或多者或類似於至少積體電路200、400、600或800的特徵。

在一些實施例中，儲存媒體1104儲存用於與製造機器介接的指令（例如，電腦程式碼1106）。指令（例如，電腦程式碼1106）使處理器1102能夠產生製造機器可讀的製造指令，以在製造過程期間有效地實施方法1000。

系統1100包括I/O介面1110。I/O介面1110耦接至外部電路。在一些實施例中，I/O介面1110包括用於將資訊及命令傳達至處理器1102的鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板及/或光標方向鍵。

系統1100進一步包括耦接至處理器1102的網路介面1112。網路介面1112允許系統1100與網路1114通信，一或多個其他電腦系統連接至網路1114。網路介面1112包括諸如BLUETOOTH，WIFI，WIMAX，GPRS或WCDMA的無線網路介面；或有線網路介面，例如ETHERNET，USB或IEEE-2094。在一些實施例中，方法1000在兩個或更多個系統1100中實現，且諸如佈局設計及使用者介面的資訊由網路1114在不同系統1100之間交換。

系統1100用以經由I/O介面1110或網路介面1112接收與佈局設計有關的資訊。該資訊藉由匯流排1108傳送至處理器1102，以判定用於產生至少積體電路200、400、600或800的佈局設計。接著，將佈局設計作為佈局設計1116儲存在電腦可讀媒體1104中。系統1100用以經由I/O介面1110或網路介面1112接收與使用者介面有關的資訊。該資訊作為使用者介面1118儲存在電腦可讀媒體1104中。系統1100用以經由I/O介面1110或網路介面1112接收與製造單元1120有關的資訊。該資訊作為製造單元1120儲存在電腦可讀媒體1104中。在一些實施例中，製造單元1120包括由系統1100利用的製造資訊。在一些實施例中，製造單元1120對應於第12圖的遮罩製造1234。

在一些實施例中，方法1000實施為用於由處理器執行的獨立軟體應用程式。在一些實施例中，方法1000實施為作為額外軟體應用程式的一部分的軟體應用程式。在一些實施例中，方法1000實施為軟體應用程式的外掛程式。在一些實施例中，方法1000實施為作為EDA工具的一部分的軟體應用程式。在一些實施例中，方法1000實施為由EDA工具使用的軟體應用程式。在一些實施例中，EDA工具用於產生積體電路裝置的佈局。在一些實施例中，佈局儲存在非暫時性電腦可讀媒體上。在一些實施例中，使用諸如可購自CADENCE DESIGN SYSTEMS公司的VIRTUOSO®的工具或另一合適的佈局產生工具來產生佈局。在一些實施例中，根據基於示意性設計建立的接線對照表產生佈局。在一些實施例中，方法1000由製造裝置實施以使用基於由系統1100產生的一或多個佈局設計製造的遮罩集合來製造積體電路。在一些實施例中，系統1100為用以使用基於本揭露的一或多個佈局設計製造的遮罩集合製造積體電路的製造裝置。在一些實施例中，第11圖的系統1100產生的積體電路的佈局設計比其他方法小。在一些實施例中，第11圖的系統1100產生的積體電路結構的佈局設計比其他方法佔據更少的面積且提供更佳的佈線資源。

第12圖為根據本揭露的至少一個實施例的積體電路（integrated circuit，IC）製造系統1200及與其相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統1200製造（A）一或多個半導體遮罩或（B）半導體積體電路的層中的至少一個組件中的至少一者。

在第12圖中，IC製造系統1200（以下稱為「系統1200」）包括在設計、開發及製造週期及/或與製造IC裝置1260有關的服務相互作用的實體，諸如設計室1220、遮罩室1230及IC製造商/製造者（「晶圓廠」）1240。系統1200中的實體藉由通信網路連接。在一些實施例中，通信網路為單個網路。在一些實施例中，通信網路為各種不同的網路，諸如企業內部網路及網際網路。該通信網路包括有線及/或無線通信通道。每一實體與一或多個其他實體相互作用，且向一或多個其他實體提供服務及/或自其接收服務。在一些實施例中，設計室1220、遮罩室1230及IC晶圓廠1240中的一或多者由單個較大的公司擁有。在一些實施例中，設計室1220、遮罩室1230及IC晶圓廠1240中的一或多者在公共設施中共存，且使用公共資源。

設計室（或設計團隊）1220產生IC設計佈局1222。IC設計佈局1222包括針對IC裝置1260所設計的各種佈局設計。幾何圖案對應於構成要製造的IC裝置1260的各種組件的金屬、氧化物或半導體層的圖案。各個層組合以形成各種IC特徵。舉例而言，IC設計佈局1222的一部分包括各種IC特徵，諸如主動區、閘電極、源電極及汲電極、金屬線或層間互連件的通孔及用於接合襯墊的開口，以形成於半導體基板（諸如矽晶圓）及設置在半導體基板上的各種材料層中。設計室1220實施適當的設計程序以形成IC設計佈局1222。設計程序包括邏輯設計、實體設計或置放及佈線中的一或多者。IC設計佈局1222呈現在具有幾何圖案資訊的一或多個資料檔案中。舉例而言，IC設計佈局1222可以GDSII檔案格式或DFII檔案格式表達。

遮罩室1230包括資料準備1232及遮罩製造1234。遮罩室1230使用IC設計佈局1222來製造一或多個遮罩1245，以用於根據IC設計佈局1222來製造IC裝置1260的各個層。遮罩室1230執行遮罩資料準備1232，其中IC設計佈局1222被轉譯成代表性資料檔案（representative data file，RDF）。遮罩資料準備1232向遮罩製造1234提供RDF。遮罩製造1234包括遮罩寫入器。遮罩寫入器將RDF轉換為基板上的影像，諸如遮罩（光罩）1245或半導體晶圓1242。設計佈局1222由遮罩資料準備1232操縱以符合遮罩寫入器的特定特性及/或IC晶圓廠1240的要求。在第12圖中，遮罩資料準備1232及遮罩製造1234被說明為單獨的元件。在一些實施例中，遮罩資料準備1232與遮罩製造1234可統稱為遮罩資料準備。

在一些實施例中，遮罩資料準備1232包括光學近接校正（optical proximity correction，OPC），其使用光微影增強技術來補償影像誤差，諸如可能由繞射、干涉、其他處理效果等引起的影像誤差。OPC調整IC設計佈局1222。在一些實施例中，遮罩資料準備1232包括另外的解析度增強技術（resolution enhancement technique，RET），諸如離軸照明、子解析度輔助特徵、相移遮罩、其他合適的技術等或其組合。在一些實施例中，亦使用反光微影技術（inverse lithography technology，ILT），其將OPC視為反成像問題。

在一些實施例中，遮罩資料準備1232包括遮罩規則檢查器（mask rule checker，MRC），該遮罩規則檢查器使用一組遮罩產生規則來檢查已經在OPC中進行過處理的IC設計佈局1222，該組遮罩產生規則含有某些幾何及/或連接性限制以確保足夠的裕度，以考量半導體製造製程中的可變性等。在一些實施例中，MRC修改IC設計佈局1222以補償遮罩製造1234期間的限制，其可撤消由OPC執行的部分修改以滿足遮罩產生規則。

在一些實施例中，遮罩資料準備1232包括光微影製程檢查（lithography process checking，LPC），該光微影製程檢查模擬將由IC晶圓廠1240實施以製造IC裝置1260的處理。LPC基於IC設計佈局1222模擬此處理以產生模擬製造的裝置，諸如IC裝置1260。LPC模擬中的處理參數可包括與IC製造循環的各種過程相關聯的參數、與用於製造IC的工具及/或製造過程的其他態樣相關聯的參數。LPC考量各種因素，諸如航拍影像對比度、焦深（depth of focus，DOF）、遮罩誤差增強因素（mask error enhancement factor，MEEF）、其他合適的因素等或其組合。在一些實施例中，在已經藉由LPC產生了模擬製造的裝置之後，若模擬裝置在形狀上不夠接近以滿足設計規則，則重複OPC及/或MRC以進一步細化IC設計佈局1222。

應理解，為了清楚起見，已經簡化了對遮罩資料準備1232的以上描述。在一些實施例中，資料準備1232包括諸如邏輯運算（LOP）的額外特徵，以根據製造規則來修改IC設計佈局1222。另外，可以各種不同的次序執行在資料準備1232期間應用於IC設計佈局1222的處理。

在遮罩資料準備1232之後及在遮罩製造1234期間，基於經修改的IC設計佈局1222製造遮罩1245或一組遮罩1245。在一些實施例中，遮罩製造1234包括基於IC設計佈局1222執行一或多個光微影曝光。在一些實施例中，基於經修改的IC設計佈局1222，使用電子束（e-beam）或具有多個電子束的機構在遮罩（光遮罩或光罩）1245上形成圖案。遮罩1245可用各種技術形成。在一些實施例中，使用二元技術形成遮罩1245。在一些實施例中，遮罩圖案包括不透明區及透明區。用於曝光已經塗佈在晶圓上的影像敏感材料層（例如，光致抗蝕劑）的輻射束（諸如紫外線（UV）束）被不透明區阻擋且透過透明區。在一個實例中，遮罩1245的二元版本包括透明基板（例如，熔融石英）及塗佈在二元遮罩的不透明區中的不透明材料（例如，鉻）。在另一實例中，使用相移技術形成遮罩1245。在遮罩1245的相移遮罩（PSM）版本中，在遮罩上形成的圖案中的各種特徵被組態成具有適當的相位差以增強解析度及成像品質。在各種實例中，相移遮罩可為衰減的PSM或交替的PSM。由遮罩製造1234產生的遮罩用於各種製程中。舉例而言，在離子注入製程中使用此類遮罩，以在半導體晶圓中形成各種摻雜區，在蝕刻製程中使用此類遮罩，以在半導體晶圓中形成各種蝕刻區，及/或在其他合適的製程中使用此類遮罩。

IC晶圓廠1240為IC製造實體，其包括一或多個製造設施，用於製造各種不同的IC產品。在一些實施例中，IC晶圓廠1240為半導體鑄造廠。舉例而言，可能存在一個製造設施用於複數個IC產品的前端製造（製程前端（front-end-of-line，FEOL）製造），而第二製造設施可為互連及封裝IC產品提供後端製造（製程後端（back-end-of-line，BEOL）製造），且第三製造設施可為鑄造實體提供其他服務。

IC晶圓廠1240包括用以對半導體晶圓1242執行各種製造操作，從而根據遮罩（例如遮罩1245）來製造IC裝置1260的晶圓製造工具1252（以下稱為「製造工具1252」）。在各種實施例中，製造工具1252包括以下各者中的一或多者：晶圓步進器、離子注入機、光致抗蝕劑塗佈機、處理腔室（例如CVD腔室或LPCVD爐）、CMP系統、電漿蝕刻系統、晶圓清潔系統或能夠執行如本文所論述的一或多個合適製造過程的其他製造設備。

IC晶圓廠1240使用由遮罩室1230製造的遮罩1245來製造IC裝置1260。因此，IC晶圓廠1240至少間接地使用IC設計佈局1222來製造IC裝置1260。在一些實施例中，藉由IC晶圓廠1240使用遮罩1245製造半導體晶圓1242以形成IC裝置1260。在一些實施例中，IC製造包括至少間接地基於IC設計佈局1222執行一或多次光微影曝光。半導體晶圓1242包括矽基板或上文形成有材料層的其他合適基板。半導體晶圓1242進一步包括各種摻雜區、電特徵、多層互連等（在隨後的製造步驟中形成）中的一或多者。

系統1200展示為具有設計室1220、遮罩室1230或IC晶圓廠1240作為單獨的組件或實體。然而，應理解，設計室1220、遮罩室1230或IC晶圓廠1240中的一或多者為相同組件或實體的部分。

關於積體電路（integrated circuit，IC）製造系統（例如，第12圖的系統1200）及與之相關聯的IC製造流程的細節可在例如以下各項中找到：2016年2月9日授予的美國專利第9,256,709號、2015年10月1日公開的美國預授權公開案第20150278429號、2014年2月6日公開的美國預授權公開案第20100040838號及2007年8月21日授予的美國專利第7,260,442號，其中的每一者的全部內容特此以引用的方式併入。

本揭露的一個態樣係關於一種積體電路。在一些實施例中，該積體電路包括第一電力軌、第二電力軌、第一導線、第一主動區、第二主動區及第二導線。在一些實施例中，第一電力軌在第一方向上延伸、用以提供第一供應電壓且在基板的背側的第一層位上。在一些實施例中，第二電力軌在第一方向上延伸、用以提供與第一供應電壓不同的第二供應電壓。在一些實施例中，第二電力軌在第一層位上且在不同於第一方向的第二方向上與第一電力軌分離。在一些實施例中，第一導線在第一方向上延伸、在第一層位上，且在第二方向上與第一電力軌及第二電力軌分離。在一些實施例中，第一主動區在第一方向上延伸，且在基板的與背側相對的前側的第二層位上。在一些實施例中，第二層位不同於第一層位，且第一主動區與第一電力軌重疊。在一些實施例中，第二主動區在第一方向上延伸、在第二層位上、在第二方向上與第一主動區分離，且與第二電力軌及第一導線重疊。在一些實施例中，第二導線在第二方向上延伸、在基板的背側的第三層位上。在一些實施例中，第三層位不同於第一層位及第二層位，且與第一主動區及第二主動區重疊。

本揭露的另一態樣係關於一種積體電路。在一些實施例中，該積體電路包括第一主動區、第二主動區、第三主動區、第一導線、第二導線及第三導線。在一些實施例中，第一主動區在第一方向上延伸，且在基板的前側的第一層位上。在一些實施例中，第二主動區在第一方向上延伸，且在第一層位上。在一些實施例中，第三主動區在第一方向上延伸、在第一層位上，且在不同於第一方向的第二方向上與第一主動區分離。在一些實施例中，第二主動區在第一主動區與第三主動區之間。在一些實施例中，第一導線在第一方向上延伸、在基板的與前側相對的背側的第二層位上，且在第一主動區與第二主動區之間。在一些實施例中，第二導線在第一方向上延伸、在第二層位上，且在第二主動區與第三主動區之間。在一些實施例中，第三導線在第二方向上延伸、在基板的背側的第三層位上。在一些實施例中，第三層位不同於第一層位及第二層位。在一些實施例中，第三導線與第一導線及第二導線重疊，且將第一主動區電耦接至第三主動區。

本揭露的另一態樣係關於一種製造積體電路的方法。在一些實施例中，方法包括：在基板的前側中製造電晶體集合；在基板的與前側相對的背側中製造第一通孔集合；在第一層位上在基板的背側上沈積第一導電結構集合；在第二層位上在基板的背側上沈積第二導電結構集合，藉此形成電力軌集合；在基板的背側中製造第二通孔集合；在不同於第一層位及第二層位的第三層位上在基板的背側上沈積第三導電結構集合。在一些實施例中，第二層位不同於第一層位。在一些實施例中，第一通孔集合電耦接至電晶體集合。在一些實施例中，第一導電結構集合中的至少第一結構電耦接至第一通孔集合中的第一通孔。在一些實施例中，第二通孔集合電耦接至第三導電結構集合及第一導電結構集合。

前述概述了若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，其可容易地將本揭露用作設計或修改其他過程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或達成相同的優點。熟習此項技術者亦應認識到，此類等效組態不脫離本揭露的精神及範圍，且在不背離本揭露的精神及範圍的情況下，可對其進行各種改變、替換及更改。

100:佈局設計 100A~100B:部分 101a:單元邊界 101b:單元邊界 101c:中點 102:電力軌圖案集合 102a:電力軌佈局圖案/圖案 102b:電力軌佈局圖案/圖案 102c:電力軌佈局圖案/圖案 104:導電圖案集合 104a:導電圖案 104b:導電圖案 106:導電圖案集合 106a:導電圖案 106b:導電圖案 108:通孔圖案集合 108a:通孔圖案 108b:通孔圖案 108c:通孔圖案 108d:通孔圖案 110:主動區圖案集合 110a:主動區圖案 110b:主動區圖案 110c:主動區圖案 112:通孔圖案集合 112a:通孔圖案 112b:通孔圖案 112c:通孔圖案 112d:通孔圖案 112e:通孔圖案 114:通孔圖案集合 114a:通孔圖案 114b:通孔圖案 114c:通孔圖案 114d:通孔圖案 114e:通孔圖案 116:通孔圖案集合 116a:通孔圖案 116b:通孔圖案 116c:通孔圖案 118:閘極圖案集合 118a:閘極圖案 118b:閘極圖案 118c:閘極圖案 118d:閘極圖案 200:積體電路 200B:部分 200C:部分 201a:單元邊界 201b:單元邊界 201c:中點 202:電力軌集合 202a:電力軌 202b:電力軌 202c:電力軌 203:絕緣區 204:導體集合 204a:導體 204b:導體 204c:導體 206:導體集合 206a:導體 206b:導體 208:通孔集合 208a:通孔 208b:通孔 208c:通孔 208d:通孔 210:主動區集合 210a:主動區 210a1:主動區 210a2:主動區 210b:主動區 210b1:主動區 210b2:主動區 210c:主動區 210c1:主動區 210c2:主動區 212:通孔集合 212a:通孔 212b:通孔 212c:通孔 212d:通孔 212e:通孔 214:通孔集合 214a:通孔 214b:通孔 214c:通孔 214d:通孔 214e:通孔 216:通孔集合 216a:通孔 216b:通孔 216c:通孔 218:閘極集合 218a:閘極 218b:閘極 218c:閘極 218d:閘極 220:基板 220a:背側 220b:前側 222:硬式遮罩集合 222a:硬式遮罩 222b:硬式遮罩 230:保形絕緣層 230a:保形絕緣層部分 230b:保形絕緣層部分 230c:保形絕緣層部分 230d:保形絕緣層部分 250:區 260:中心軸線 300:佈局設計 300A~300B:部分 302:導電圖案集合 302a:導電圖案 302b:導電圖案 302c:導電圖案 302d:導電圖案 302e:導電圖案 304a:導電圖案 304b:導電圖案 304c:導電圖案 305:導電圖案集合 305a:導電圖案 305b:導電圖案 305c:導電圖案 306:導電圖案集合 306a:導電圖案 306b:導電圖案 306c:導電圖案 306d:導電圖案 330:通孔圖案集合 330a:通孔圖案 330b:通孔圖案 330c:通孔圖案 330d:通孔圖案 330e:通孔圖案 330f:通孔圖案 330g:通孔圖案 400:積體電路 400B:部分 400C:部分 402:導體集合 402a:導體 402b:導體 402c:導體 402d:導體 402e:導體 404a:導體 404b:導體 404c:導體 405:導體集合 405a:導體 405b:導體 405c:導體 406:導體集合 406a:導體 406b:導體 406c:導體 406d:導體 410a1:主動區 410a2:主動區 410c1:主動區 410c2:主動區 430:通孔集合 430a:通孔 430b:通孔 430c:通孔 430d:通孔 430e:通孔 430f:通孔 430g:通孔 500:佈局設計 500A~500B:部分 502:導電圖案集合 502b:導電圖案 502b1:導電圖案部分 502b2:導電圖案部分 504:導電圖案集合 505:導電圖案集合 505a:導電圖案 512:通孔圖案集合 514:通孔圖案集合 516:通孔圖案集合 516a:通孔圖案 516b:通孔圖案 530:通孔圖案集合 530c:通孔圖案 530e:通孔圖案 600:積體電路 600B:部分 600C:部分 602:導體集合 602b:導體 602b1:導體部分 602b2:導體部分 604:導體集合 605:導體集合 605a:導體 610a1:主動區 610b:導體 610b1:主動區 610c1:主動區 612:通孔集合 614:通孔集合 616:通孔集合 616a:通孔 616b:通孔 630:通孔集合 630c:通孔 630e:通孔 650:區 700A:方法 700B:方法 702:操作 704:操作 706:操作 708:操作 710:操作 712:操作 714:操作 720:製程 722:製程 724:製程 726:製程 728:製程 730:製程 800:積體電路 810:隔離材料 812:表面 820n:虛設接觸結構 820p:虛設接觸結構 822n:所選部分 830n:硬式遮罩 830p:硬式遮罩 840,842,844,846:保形隔離材料 850:光致抗蝕劑層 855:窗口區域 860n:源極/汲極區 860p:源極/汲極區 862:背側佈線軌跡 862n:表面 880n:背側通孔連接器 864:背側佈線軌跡 866:背側佈線軌跡 872:隔離材料層 875:金屬層 900:方法 902:操作 904:操作 1000:方法 1002:操作 1004:操作 1006:操作 1008:操作 1010:操作 1012:操作 1100:系統 1102:處理器 1104:儲存媒體 1106:電腦程式碼 1108:匯流排 1110:I/O介面 1112:網路介面 1114:網路 1116:佈局設計 1118:使用者介面 1120:製造單元 1200:系統 1220:設計室 1222:設計佈局 1230:遮罩室 1232:資料準備 1234:遮罩製造 1240:晶圓廠 1242:晶圓 1245:遮罩 1252:製造工具 1260:IC裝置 H1a:高度 H1b:高度 H2a:高度 L1a:長度 L2a:長度 P1a:間距 P1b:間距 W1a~W8a:寬度 W1b~W8b:寬度

當與附圖一起閱讀時，根據以下詳細描述可最佳地理解本揭露的態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了論述的清楚起見，可任意地增大或減小各種特徵的尺寸。 第1A圖至第1B圖為根據一些實施例的積體電路的佈局設計的圖。 第2A圖至第2C圖為根據一些實施例的積體電路的圖。 第3A圖至第3B圖為根據一些實施例的積體電路的佈局設計的圖。 第4A圖至第4C圖為根據一些實施例的積體電路的圖。 第5A圖至第5B圖為根據一些實施例的積體電路的佈局設計的圖。 第6A圖至第6C圖為根據一些實施例的積體電路的圖。 第7A圖為根據一些實施例的形成或製造積體電路的方法的流程圖。 第7B圖為根據一些實施例的製造背側佈線軌跡及背側通孔連接器的方法的流程圖。 第8A圖至第8E圖為根據一些實施例的積體電路的中間版本的圖。 第9圖為根據一些實施例的製造IC裝置的方法的流程圖。第10圖為根據一些實施例的產生積體電路的佈局設計的方法的流程圖。 第11圖為根據一些實施例的用於設計IC佈局設計及製造IC電路的系統的示意圖。 第12圖為根據本揭露的至少一個實施例的IC製造系統及與其相關聯的IC製造流程的方塊圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

700A:方法

702:操作

704:操作

706:操作

708:操作

710:操作

712:操作

714:操作

Claims (20)

1. 一種積體電路，包含： 一第一電力軌，該第一電力軌在一第一方向上延伸、用以提供一第一供應電壓且在一基板的一背側的一第一層位上； 一第二電力軌，該第二電力軌在該第一方向上延伸、用以提供與該第一供應電壓不同的一第二供應電壓，且該第二電力軌在該第一層位上且在與該第一方向不同的一第二方向上與該第一電力軌分離； 一第一導線，該第一導線在該第一方向上延伸、在該第一層位上，且在該第二方向上與該第一電力軌及該第二電力軌分離； 一第一主動區，該第一主動區在該第一方向上延伸，且在該基板的與該背側相對的一前側的一第二層位上，該第二層位不同於該第一層位，且該第一主動區與該第一電力軌重疊； 一第二主動區，該第二主動區在該第一方向上延伸、在該第二層位上、在該第二方向上與該第一主動區分離，且與該第二電力軌及該第一導線重疊；以及 一第二導線，該第二導線在該第二方向上延伸、在該基板的該背側的一第三層位上，該第三層位不同於該第一層位及該第二層位，且該第二導線與該第一主動區及該第二主動區重疊。
2. 如請求項1所述之積體電路，進一步包含： 一第三電力軌，該第三電力軌在該第一方向上延伸、用以提供該第一供應電壓、在該第一層位上，且在該第二方向上與該第一電力軌及該第二電力軌分離， 其中該第一導線在該第二電力軌與該第三電力軌之間。
3. 如請求項2所述之積體電路，進一步包含： 一第三主動區，該第三主動區在該第一方向上延伸、在該基板的該前側的該第二層位上、在該第二方向上與該第一主動區及該第二主動區分離，且與該第三電力軌及該第二導線重疊， 其中該第二主動區在該第一主動區與該第三主動區之間。
4. 如請求項3所述之積體電路，進一步包含： 一第一導電結構，該第一導電結構至少在該第一方向或該第二方向上延伸、在該第三層位上、與該第二主動區重疊， 其中該第一導電結構及該第二導線為同一連續導電結構的部分。
5. 如請求項4所述之積體電路，進一步包含： 在該第一主動區與該第二導線之間的一第一通孔，該第一通孔將該第一主動區電耦接至該第二導線； 在該第三主動區與該第二導線之間的一第二通孔，該第二通孔將該第三主動區電耦接至該第二導線；以及 在該第二主動區與該第一導電結構之間的一第三通孔，該第三通孔將該第二主動區電耦接至該第一導電結構。
6. 如請求項5所述之積體電路，進一步包含： 在該第一導線與該第一導電結構或該第二導線中的一者之間的一第四通孔，該第四通孔將該第一導電結構電耦接至該第一導線。
7. 如請求項3所述之積體電路，其中 該第一主動區包括具有一第一摻雜劑類型的一第一電晶體集合； 該第二主動區包括具有不同於該第一摻雜劑類型的一第二摻雜劑類型的一第二電晶體集合；以及 該第三主動區包括具有該第一摻雜劑類型的第三電晶體集合。
8. 如請求項3所述之積體電路，其中 該第一主動區在該第二方向上具有一第一寬度； 該第二主動區在該第二方向上具有一第二寬度； 該第三主動區在該第二方向上具有一第三寬度；以及 該第二寬度不同於該第一寬度或該第三寬度。
9. 如請求項1所述之積體電路，進一步包含： 一第一導電結構，該第一導電結構在該第三層位上且在該第一主動區上方； 在該第一主動區與該第一導電結構之間的一第一通孔，該第一通孔將該第一主動區電耦接至該第一導電結構； 一第二導電結構，該第二導電結構在該第三層位上且在該第二主動區上方；以及 在該第二主動區與該第二導電結構之間的一第二通孔，該第二通孔將該第二主動區電耦接至該第二導電結構。
10. 一種積體電路，包含： 一第一主動區，該第一主動區在一第一方向上延伸，且在一基板的一前側的一第一層位上； 一第二主動區，該第二主動區在該第一方向上延伸，且在該第一層位上； 一第三主動區，該第三主動區在該第一方向上延伸、在該第一層位上、在不同於該第一方向的一第二方向上與該第一主動區分離，該第二主動區在該第一主動區與該第三主動區之間； 一第一導線，該第一導線在該第一方向上延伸、在該基板的與該前側相對的一背側的一第二層位上，且在該第一主動區與該第二主動區之間； 一第二導線，該第二導線在該第一方向上延伸、在該第二層位上，且在該第二主動區與該第三主動區之間；以及 一第三導線，該第三導線在該第二方向上延伸、在該基板的該背側的一第三層位上，該第三層位不同於該第一層位及該第二層位，該第三導線與該第一導線及該第二導線重疊，且將該第一主動區電耦接至該第三主動區。
11. 如請求項10所述之積體電路，進一步包含： 在該第三導線與該第一導線之間的一第一通孔，該第一通孔將該第三導線與該第一導線電耦接在一起；以及 在該第三導線與該第二導線之間的一第二通孔，該第一通孔將該第三導線與該第二導線電耦接在一起。
12. 如請求項11所述之積體電路，進一步包含： 一第三通孔，該第三通孔在該第一主動區上方，且將該第一主動區電耦接至該第一導線；以及 一第四通孔，該第四通孔在該第三主動區上方，且將該第三主動區電耦接至該第二導線。
13. 如請求項12所述之積體電路，其中 該第一通孔在不同於該第一方向及該第二方向的一第三方向上具有一第一高度；該第二通孔在該第三方向上具有一第一高度； 該第三通孔在該第三方向上具有一第二高度，該第二高度小於該第一高度；以及 該第四通孔在該第三方向上具有該第二高度。
14. 如請求項12所述之積體電路，進一步包含： 一第一電力軌，該第一電力軌在該第一方向上延伸、用以提供一第一供應電壓，且在該基板的該背側的一第四層位上，該第四層位不同於該第一層位、該第二層位及該第三層位，該第一電力軌與該第一主動區及該第三通孔重疊； 一第二電力軌，該第二電力軌在該第一方向上延伸、用以提供不同於該第一供應電壓的一第二供應電壓，該第二電力軌在該第四層位上、在該第二方向上與該第一電力軌分離，且與該第二主動區重疊；以及 一第三電力軌，該第三電力軌在該第一方向上延伸、用以提供該第一供應電壓、在該第四層位上，且在該第二方向上與該第一電力軌及該第二電力軌分離，該第一電力軌與該第三主動區及該第四通孔重疊。
15. 如請求項14所述之積體電路，進一步包含： 一第一絕緣區，該第一絕緣區在該第三通孔上，且使該第三通孔與該第一電力軌電絕緣；以及 一第二絕緣區，該第二絕緣區在該第四通孔上，且使該第四通孔與該第三電力軌電絕緣。
16. 如請求項14所述之積體電路，其中 該第一電力軌在該第二方向上具有一第一寬度；該第二電力軌在該第二方向上具有一第二寬度； 該第三電力軌在該第二方向上具有一第三寬度；以及 該第二寬度至少大於該第一寬度或該第三寬度。
17. 如請求項14所述之積體電路，進一步包含： 在該第一主動區與該第一電力軌之間的一第五通孔，該第五通孔將該第一主動區電耦接至該第一電力軌； 在該第二主動區與該第二電力軌之間的一第六通孔，該第六通孔將該第二主動區電耦接至該第二電力軌；以及 在該第三主動區與該第三電力軌之間的一第七通孔，該第七通孔將該第三主動區電耦接至該第三電力軌。
18. 一種製造積體電路的方法，該方法包含： 在一基板的一前側中製造一電晶體集合； 在該基板的與該前側相對的一背側中製造第一通孔集合，該第一通孔集合電耦接至該電晶體集合； 在該基板的該背側上在一第一層位上沈積第一導電結構集合，該第一導電結構集合中的至少一第一結構電耦接至該第一通孔集合中的一第一通孔； 在該基板的該背側上在一第二層位上沈積第二導電結構集合，藉此形成電力軌集合，該第二層位不同於該第一層位； 在該基板的該背側中製造第二通孔集合；以及 在該基板的該背側上在不同於該第一層位及該第二層位的一第三層位上沈積第三導電結構集合，該第二通孔集合電耦接至該第三導電結構集合及該第一導電結構集合。
19. 如請求項18所述之方法，其中在該基板的該背側上沈積該第三導電結構集合之步驟包含： 藉由該第二通孔集合將該第三導電結構集合電耦接至該第一導電結構集合。
20. 如請求項18所述之方法，進一步包含： 在該基板的與該前側相對的該背側上執行薄化。

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