TW202307963A - 積體電路 - Google Patents

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賴知佑
陳志良
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台灣積體電路製造股份有限公司
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Abstract

一種積體電路，包含一組電晶體，該組電晶體包含一組主動區、一組電軌、一第一組導體以及一第一導體。該組主動區沿著一第一方向延伸，且位於一第一層。該組電軌沿著該第一方向延伸，且位於一第二層。該組電軌具有一第一寬度。該第一組導體沿著該第一方向延伸，且位於該第二層，並與該組主動區重疊。該第一組導體具有一第二寬度。該第一導體沿著該第一方向延伸，且位於該第二層，並位於該組第一組導體之間。該第一導體具有該第一寬度，且將該組電晶體的一第一電晶體電性耦合到該組電晶體的一第二電晶體。

Description

積體電路以及其形成方法
無。
現今趨勢的積體電路（integrated circuits , ICs）小型化促使了設備除了要體積更小、功耗更低之外，還要能以更高的速度提供更多的功能。小型化的製程也導致了更嚴苛的設計與製造規格，以及對於可靠度的挑戰。各種電子設計自動化（electronic design automation , EDA）工具的出現，除了用來生成、最佳化及驗證機體電路的標準元件佈局設計，同時也能確保標準元件佈局設計和製造規格有被滿足。
無。
以下揭示內容提供許多不同實施例或實例，以便實施所提供的標的之不同特徵。下文描述部件及佈置之特定實例以簡化本案。當然，這些僅為實例且不欲為限制性。舉例而言，在下文的描述中，第一特徵形成於第二特徵上方或第二特徵上可包括以直接接觸形成第一特徵與第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不處於直接接觸的實施例。另外，本案可在各實例中重複元件符號及/或字母。此重複係出於簡化與清楚目的，且本身並不指示所論述的各實施例及/或配置之間的關係。
此外，為了便於描述，本文可使用空間相對性術語（諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者）來描述諸圖中所圖示一個元件或特徵與另一元件（或多個元件）或特徵（或多個特徵）的關係。除了諸圖所描繪的定向外，空間相對性術語意欲包含使用或操作中元件的不同定向。設備可經其他方式定向（旋轉90度或處於其他定向上）且因此可類似解讀本文所使用的空間相對性描述詞。
在一些實施例中，積體電路包含一個電晶體組、一個電軌組、一個第一導體組以及一個第一導體。
在一些實施例中，電晶體組包含一個主動區組。在一些實施例中，主動區組沿著一個第一方向延伸，且位於一個基板的一個第一層上。
在一些實施例中，電軌組沿著第一方向延伸，且位於異於第一層的一個第二層上。在一些實施例中，電軌組用以提供一個第一供應電壓或是一個第二供應電壓至電晶體組。在一些實施例中，電軌組位於異於第一層的一個第二層上。在一些實施例中，電軌組具有一個第一寬度。
在一些實施例中，第一導體組沿著第一方向延伸，且位於第二層上。在一些實施例中，第一導體組與主動區組重疊，且在異於第一方向的一個第二方向上與電軌組分離。在一些實施例中，第一導體組具有異於第一寬度的一個第二寬度。
在一些實施例中，第一導體沿著第一方向延伸，且位於第二層上。在一些實施例中，第一導體位於第一導體組之間。
在一些實施例中，第一導體具有第一寬度。在一些實施例中，因為第一導體具有異於第二寬度的第一寬度，第一導體可以將電晶體組的一個第一電晶體電性耦合至電晶體組的一個第二電晶體，且本揭示文件中的積體電路因此提供了更多的佈線靈活性以及更多的通孔設置點，進一步與其他方法相比增加了佈線資源。
第1圖根據一些實施例繪示積體電路100的電路圖。在一些實施例中，積體電路100為一個2-2及或非邏輯（AND OR INVERT, AOI）電路。本揭示文件中的2-2AOI電路用於說明，其他類型的電路，包含其他類型的AOI電路均在本揭示文件的範圍內。
積體電路100包含p型金屬氧化物半導體（p-type metal oxide semiconductor, PMOS）電晶體P1-1、P1-2、P1-3以及P1-4，耦合至n型金屬氧化物半導體（n-type metal oxide semiconductor, NMOS）電晶體N1-1、N1-2、N1-3以及N1-4。
PMOS電晶體P1-1的閘極端與NMOS電晶體N1-1的閘極端耦合在一起，並被配置為輸入節點B2。PMOS電晶體P1-2的閘極端與NMOS電晶體N1-2的閘極端耦合在一起，並被配置為輸入節點B1。PMOS電晶體P1-3的閘極端與NMOS電晶體N1-3的閘極端耦合在一起，並被配置為輸入節點A1。PMOS電晶體P1-4的閘極端與NMOS電晶體N1-4的閘極端耦合在一起，並被配置為輸入節點A2。
PMOS電晶體P1-1的源極端與NMOS電晶體N1-2的源極端耦合至電壓源VDD。NMOS電晶體N1-1的源極端與NMOS電晶體N1-4的源極端耦合至參考電壓源VSS。
NMOS電晶體N1-2的源極端與NMOS電晶體N1-1的汲極端耦合在一起。NMOS電晶體N1-3的源極端與NMOS電晶體N1-4的汲極端耦合在一起。
PMOS電晶體P1-4的源極端、PMOS電晶體P1-3的源極端、PMOS電晶體P1-2的汲極端以及PMOS電晶體P1-1的汲極端耦合至彼此。
PMOS電晶體P1-4的汲極端、PMOS電晶體P1-3的汲極端、NMOS電晶體N1-2的汲極端以及NMOS電晶體N1-3的汲極端耦合至彼此，並被配置為輸出節點ZN。如第3A圖所示，PMOS電晶體P1-3、P1-4的汲極端以及NMOS電晶體N1-2、N1-3的汲極端藉由至少一個導體308c1（於第3A圖以及第3D~3F圖描述）耦合在一起。在一些實施例中，一個或多個汲極或源極與另一者調換。
積體電路100中的其他配置、安排或其他電路也在本揭示文件的範圍內。
第2A~2C圖根據一些實施例繪示積體電路的佈局設計200的圖表。佈局設計200是第3A~3F圖中的積體電路300的佈局圖。
第2A圖是佈局設計200的對應部位200A的圖表，為了便於說明而簡化。
第2B圖是佈局設計200的對應部位200B的圖表，為了便於說明而簡化。
第2C圖是佈局設計200的對應部位200C的圖表，為了便於說明而簡化。
為了便於說明，位於第2A~2C圖、第3A~3F圖、第4A~4C圖、第6圖、第8圖、第10圖、第12圖、第14圖或第16圖當中之一圖或多個圖中的一些標記元件未在第2A~2C圖、第3A~3F圖、第4A~4C圖、第6圖、第8圖、第10圖、第12圖、第14圖或第16圖當中之一圖或多個圖中標記出來。在一些實施例中，佈局設計200包含沒有在第2A~2C圖中示出的額外元件。
部位200A包含佈局設計200當中的一個或多個特徵，例如氧化物擴散（oxide diffusion, OD）層、主動層、閘極（POLY）層、金屬過擴散（metal over diffusion, MD）層、金屬0（metal 0,M0）層、通孔過閘極（via over gate, VG）層、通孔過擴散（via over diffusion, VD）層或金屬1（metal 1,M1）層。
部位200B包含佈局設計200當中的一個或多個金屬0（M0）層的特徵。部位200B包含佈局設計200當中的一個或多個金屬1（M1）層的特徵。
佈局設計200可以用於製造第1圖中的積體電路100。佈局設計200可以用於製造第3A~3F圖中的積體電路300。
佈局設計200對應於單元201。單元201包含沿著一個第一方向X延伸的單元邊界201a以及201b。單元201對應於第1圖中積體電路100的一個標準單元。在一些實施例中，佈局設計200沿著單元邊界201a以及201b與其他單元佈局設計（未示出）鄰接，亦沿著在一個第二方向Y上延伸的單元邊界（未示出）與其他單元佈局設計鄰接。在一些實施例中，第二方向Y與第一方向X相異。在一些實施例中，佈局設計200是一個單一高度標準單元。
佈局設計200包含一個或多個沿著第一方向X延伸的主動區佈局圖案202a或202b（統稱為主動區圖案組202）。
本揭示文件的實施例所使用的術語“佈局圖案”，為了簡潔起見，在本揭示文件的其他部分中也稱為“圖案”。
主動區圖案組202的主動區佈局圖案202a以及202b在第二方向Y上彼此分離。主動區圖案組202可以用於製造積體電路300、600、800、1000、1200、1400或1600的一個對應的主動區組302或1602（第3A~3F圖、第6圖、第8圖、第10圖、第12圖、第14圖或第16圖）。
在一些實施例中，主動區組302位於積體電路300、600、800、1000、1200、1400或1600的一個正面。在一些實施例中，主動區圖案組202的主動區佈局圖案202a以及202b可以用於製造積體電路300、600、800、1000、1200、1400或1600中對應的主動區組302的主動區302a以及302b。在一些實施例中，主動區圖案組202的主動區佈局圖案202a以及202b可以用於製造積體電路1600中對應的主動區組1602的主動區1602a以及1602b。
在一些實施例中，主動區圖案組202被稱為氧化物擴散區，其定義了至少積體電路300、600、800、1000、1200、1400或1600的源極擴散區或汲極擴散區。
在一些實施例中，主動區圖案組202的主動區佈局圖案202a可以用於製造積體電路300、600、800、1000、1200、1400或1600中的p型金屬氧化物半導體（p-type metal oxide semiconductor, PMOS）電晶體之源極區以及汲極區，且主動區圖案組202的主動區佈局圖案202b可以用於製造積體電路300、600、800、1000、1200、1400或1600中的n型金屬氧化物半導體（n-type metal oxide semiconductor, NMOS）電晶體之源極區以及汲極區。在一些實施例中，主動區圖案組202的主動區佈局圖案202b可以用於製造積體電路300、600、800、1000、1200、1400或1600中的PMOS電晶體之源極區以及汲極區，且主動區圖案組202的主動區佈局圖案202a可以用於製造積體電路300、600、800、1000、1200、1400或1600中的NMOS電晶體之源極區以及汲極區。
在一些實施例中，主動區圖案組202位於一個第一佈局層。在一些實施例中，第一佈局層對應於佈局設計200或積體電路300、600、800、1000、1200、1400或1600當中之一或是多個的主動層或氧化物擴散層。
在一些實施例中，主動區佈局圖案202a可以用於製造p型鰭式場效電晶體、p型奈米片電晶體或p型奈米線電晶體當中之一或是多個的源極區以及汲極區，而主動區佈局圖案202b可以用於製造n型鰭式場效電晶體、n型奈米片電晶體或n型奈米線電晶體當中之一或是多個的源極區以及汲極區。
在一些實施例中，主動區佈局圖案202a可以用於製造n型鰭式場效電晶體、n型奈米片電晶體或n型奈米線電晶體當中之一或是多個的源極區以及汲極區，而主動區佈局圖案202b可以用於製造p型鰭式場效電晶體、p型奈米片電晶體或p型奈米線電晶體當中之一或是多個的源極區以及汲極區。
主動區圖案組202的其他寬度或主動區圖案組202中的其他數量的主動區圖案也在本揭示文件的範圍內。
主動區圖案組202中的其他佈局層的其他配置、安排，或主動區圖案組202中的其他圖案數量均在本揭示文件的範圍內。
佈局設計200進一步包含一個或多個沿著第二方向Y延伸的閘極圖案204a、204b、204c或204d（統稱為閘極圖案組204）。閘極圖案組204的閘極圖案各自與相鄰的閘極圖案組204的閘極圖案在第一方向X上彼此分離（未示出）。
閘極圖案組204可以用於製造積體電路300、600、800、1000、1200、1400或1600的一個對應的閘極組304。
在一些實施例中，閘極圖案組204的閘極圖案204a、204b、204c以及204d可以用於製造積體電路300、600、800、1000、1200、1400或1600的對應的閘極304a、304b、304c以及304d。
在一些實施例中，閘極圖案組204中的每個閘極圖案，在第2A~2C圖中以標籤P1-1至P1-4以及N1-1至N1-4標示，並以此確定了根據第2A圖中對應的閘極圖案製造的第1圖以及第3A~3F圖中對應的電晶體。
在一些實施例中，閘極圖案組204的閘極圖案204a、204b、204c或204d的至少一部位可以用於製造積體電路300、600、800、1000、1200、1400或1600的NMOS電晶體的閘極，且閘極圖案組204的閘極圖案204a、204b、204c或204d的至少一部位可以用於製造積體電路300、600、800、1000、1200、1400或1600的PMOS電晶體的閘極。
閘極圖案組204位於主動區圖案組202之上。閘極圖案組204位於異於第一佈局層的一個第二佈局層。在一些實施例中，第二佈局層異於第一佈局層。在一些實施例中，第二佈局層對應於佈局設計200或積體電路300、600、800、1000、1200、1400或1600當中之一或是多個的閘極層。在一些實施例中，閘極層位於氧化物擴散層之上。
閘極圖案組204中的其他佈局層的其他配置、安排，或閘極圖案組204中的其他圖案數量均在本揭示文件的範圍內。
佈局設計200進一步包含一個或多個沿著第二方向Y延伸的閘極圖案205a或205b（統稱為偽閘極圖案組205）。
偽閘極圖案組205可以用於製造積體電路300、600、800、1000、1200、1400或1600的一個對應的偽閘極組305。在一些實施例中，偽閘極圖案205a以及205b可以用於製造積體電路300、600、800、1000、1200、1400或1600的偽閘極組305的對應的偽閘極305a以及305b。在一些實施例中，偽閘極是一個沒有功用的電晶體的閘極。
偽閘極圖案組205位於第二佈局層。偽閘極圖案組205中的其他佈局層的其他配置、安排，或偽閘極圖案組205中的其他圖案數量均在本揭示文件的範圍內。
佈局設計200進一步包含一個或多個沿著第二方向Y延伸的接點圖案206a、206b、206c、…、206j（統稱為接點圖案組206）。
接點圖案組206的接點圖案各自與相鄰的接點圖案組206的接點圖案在至少第一方向X或第二方向Y上彼此分離。接點圖案206c與接點圖案206h彼此以距離D1a分離。
接點圖案組206可以用於製造積體電路300、600、800、1000、1200、1400或1600的一個對應的接點組306。在一些實施例中，接點圖案組206的接點圖案206a、206b、206c、…、206j可以用於製造接點組306的對應的接點306a、306b、306c、…、306j。在一些實施例中，接點圖案組206也被稱為金屬過擴散（MD）圖案組。
在一些實施例中，接點圖案組206當中之一或是多個接點圖案206a、206b、206c、…、206j可以用於製造積體電路300、600、800、1000、1200、1400或1600的一個NMOS或一個PMOS的源極端或汲極端。
在一些實施例中，接點圖案組206與主動區圖案組202重疊。接點圖案組位於一個第三佈局層。在一些實施例中，第三佈局層對應於佈局設計200或積體電路300、600、800、1000、1200、1400或1600當中之一或是多個的接點層或金屬過擴散（MD）層。在一些實施例中，第三佈局層與第二佈局層相同。在一些實施例中，第三佈局層異於第一佈局層。
接點圖案組206中的其他佈局層的其他配置、安排，或接點圖案組206中的其他圖案數量均在本揭示文件的範圍內。
佈局設計200進一步包含一個或多個沿著至少第二方向Y或第一方向X延伸的導電特徵圖案208a、208b或208c（統稱為導電特徵圖案組208）。
導電特徵圖案組208的導電特徵圖案各自與相鄰的導電特徵圖案組208的導電特徵圖案在至少第二方向Y或第一方向X上彼此分離。
導電特徵圖案208c包含導電特徵圖案208c1以及208c2。雖然導電特徵圖案208c在圖中以不連續的圖案所呈現，但在一些實施例中，多個導電特徵圖案208c的部位會組合以形成連續圖案。
在一些實施例中，導電特徵圖案208a以及208b會被稱為電軌圖案組208。在一些實施例中，導電特徵圖案208a或208b被稱為對應的電軌圖案208a或208b。
導電特徵圖案組208可以用於製造積體電路300、600、800、1000、1200、1400或1600的對應的導體組308。在一些實施例中，導體308a以及308b被稱為電軌組308。在一些實施例中，導電特徵圖案208a、208b或208c可以用於製造積體電路300、600、800、1000、1200、1400或1600的對應的導體組308的導體308a、308b或308c。在一些實施例中，導體308a或308b被稱為對應的電軌308a或308b。在一些實施例中，導體組308位於積體電路300的正面（未標示）。
導電特徵圖案組208與閘極圖案組204以及主動區圖案組202重疊。在一些實施例中，導電特徵圖案組208位於一個第四佈局層。在一些實施例中，第四佈局層異於第一佈局層、第二佈局層以及第三佈局層。在一些實施例中，第四佈局層對應於佈局設計200或積體電路300、600、800、1000、1200、1400或1600當中之一或是多個的金屬0（M0）層。在一些實施例中，金屬0（M0）層位於氧化物擴散層、閘極層、金屬過擴散（MD）層、通孔過閘極（VG）層以及通孔過擴散（VD）層之上。
導電特徵圖案組208中的其他佈局層的其他配置、安排，或導電特徵圖案組208中的其他圖案數量均在本揭示文件的範圍內。
佈局設計200進一步包含一個或多個沿著第一方向X延伸的導電特徵圖案210a或210b（統稱為導電特徵圖案組210），且位於第四佈局層。
導電特徵圖案組210可以用於製造積體電路200的對應的導體組310（第3A~3F圖）。導電特徵圖案210a以及210b可以用於製造對應的導體310a以及310b。
導電特徵圖案210c包含導電特徵圖案210c1、210c2以及210c3。
雖然導電特徵圖案210a在圖中以連續的圖案呈現，但在一些實施例中，導電特徵圖案210a被分割成兩個或多個不連續的圖案。
雖然導電特徵圖案210c在圖中以不連續的圖案所呈現，但在一些實施例中，多個導電特徵圖案210c的部位會組合以形成連續圖案。
導電特徵圖案組210與至少閘極圖案組204、主動區圖案組202以及接點圖案組206重疊。在一些實施例中，導電特徵圖案組210與佈局設計200的其他佈局層的其他底層圖案（為了便於說明未示出）重疊。
導電特徵圖案組208中的每個導電特徵圖案在第二方向Y上各自與相鄰的導電特徵圖案組208中的導電特徵圖案以一個間距P1a分離。
導電特徵圖案組210中的每個導電特徵圖案在第二方向Y上各自與相鄰的導電特徵圖案組210中的導電特徵圖案以一個間距P2a分離。在一些實施例中，間距P1a等於間距P2a。在一些實施例中，間距P1a異於間距P2a。
如第2B圖所示，在一些實施例中，導電特徵圖案組208以及210具有一個對應的顏色A以及B。顏色A或B表示在一個多層遮罩組的同一遮罩上形成一個相同顏色的導電特徵圖案208，而在多層遮罩組的不同遮罩上形成相異顏色B的導電特徵圖案210。第2B圖中繪示了兩種顏色A以及B作為示例。在一些實施例中，多於或少於兩個顏色存在於佈局設計200。
導電特徵圖案組208中的每個導電特徵圖案與相鄰的導電特徵圖案組210中導電特徵圖案在第二方向Y上以距離D2a分離。在一些實施例中，距離D2a大於或等於寬度W2a/2（於下文描述）。其他距離D2a的數值均在本揭示文件的範圍內。
在一些實施例中，若距離D2a不至少大於或等於寬度W2a/2，則導電特徵圖案組208中的導電結構沒有在第二方向Y上充分與導電特徵圖案組210中的導電結構分離，無法確保一致的製造產量。
至少導電特徵圖案208a、208b或208c在第二方向Y上具有寬度W1a。在一些實施例中，至少導電特徵圖案208a、208b或208c其中之一在第二方向Y上具有一個寬度，此寬度異於導電特徵圖案208a、208b或208c中另一者的寬度。
至少導電特徵圖案210a以及210b在第二方向Y上具有寬度W2a。
在一些實施例中，寬度W1a大於寬度W2a。在一些實施例中，寬度W1a至少是寬度W2a的1.5倍。在一些實施例中，寬度W1a為寬度W2a的3倍。在一些實施例中，若寬度W1a在第二方向Y上不到寬度W2a的1.5倍，則導電特徵圖案組208中的電阻會增加，進而影響佈局設計200的性能。
在一些實施例中，導電特徵圖案208c被稱為厚金屬0（M0）圖案，因為第二方向Y上的寬度W1a大於導電特徵圖案210的寬度W2a（稱為薄金屬0（M0）圖案）。在一些實施例中，藉由增加導電特徵圖案208c的寬度，導電特徵圖案208c與下方的接點圖案組206的更多區域重疊，進而增加了導電特徵圖案208c與接點圖案組206之間的通孔放置點，進而增加了在至少金屬0（M0）層中的佈線資源。在一些實施例中，藉由增加在至少金屬0（M0）層中的佈線資源，與其他方法相比，增加了上金屬層（例如金屬1（M1）層等）中的佈線資源，進而減少了佈局設計200的單元面積。
在一些實施例中，對應的導電特徵圖案208a、210a、208c、210b以及208b的寬度在第二方向Y上隨著厚度輪流交替。舉例而言，如第2B圖所示，導電特徵圖案210a位於導電特徵圖案208a以及208c之間，且導電特徵圖案208a的寬度W1a在第二方向Y上在厚（例如寬度W1a）與薄（例如寬度W2a）之間輪流交替。舉例而言，如第2B圖所示，對應的導電特徵圖案208a、208c以及208b的寬度具有一個厚寬度（例如寬度W1a），其與具有一個薄寬度（例如寬度W2a）的對應的導電特徵圖案210a以及210b的寬度輪流交替。
在一些實施例中，藉由讓導電特徵圖案208c具有寬度W1a，且寬度W1a等同於導電特徵圖案208a以及208b的寬度，間距P1a會與間距P2a相等，因此導電特徵圖案組208以及210在第二方向Y上會是一致的，進而產生比其他方法更加前後一致或規律的佈局設計200。
其他導電特徵圖案組208以及210的寬度均在本揭示文件的範圍內。
在一些實施例中，導電特徵圖案210a、208c、以及210c對應於佈局設計200中的三個金屬0（M0）佈線軌。其他金屬0（M0）佈線軌的數量均在本揭示文件的範圍內。
導電特徵圖案組208或210中的其他佈局層的其他配置、安排，或導電特徵圖案組208或210中的其他圖案數量均在本揭示文件的範圍內。
佈局設計200進一步包含一個網格線組214。網格線組214沿著第一方向X延伸。網格線組214包含至少網格線214a、214b、214c、214d或214e。網格線組214的網格線各自與相鄰的網格線組214的網格線在第二方向Y上以一個間距（例如P1a/2或P2a/2）彼此分離。
在一些實施例中，網格線組214的網格線214a、214b、214c、214d以及214e各自定義了對應的導電特徵圖案208a、210a、208c、210b以及208b位於的區域。在一些實施例中，網格線214a或214e與對應的單元邊界201a或201b對齊。在一些實施例中，網格線組214也被稱為金屬0（M0）佈線軌組。
佈局設計200進一步包含一個或多個通孔圖案220a、220b、…、220e（統稱為通孔圖案組220）或一個或多個通孔圖案222a、222b、222c（統稱為通孔圖案組222）。
通孔圖案組220可以用於製造積體電路300、600、800、1000、1200、1400或1600的對應的通孔組320。通孔圖案組222可以用於製造積體電路300、600、800、1000、1200、1400或1600的對應的通孔組322。
在一些實施例中，通孔圖案組220的通孔圖案220a、220b、…、220e可以用於製造積體電路300、600、800、1000、1200、1400或1600的對應的通孔320a、320b、…、320e。
在一些實施例中，通孔圖案組222的通孔圖案222a、222b以及222c可以用於製造積體電路300、600、800、1000、1200、1400或1600的對應的通孔322a、322b以及322c。
通孔圖案組220或222位於佈局設計200或積體電路300、600、800、1000、1200、1400或1600當中之一或是多個的通孔過擴散（VD）層。在一些實施例中，通孔過擴散（VD）層位於金屬過擴散（MD）層以及氧化物擴散層之上。在一些實施例中，通孔過擴散（VD）層位於金屬過擴散（MD）層以及金屬0（M0）層之間。在一些實施例中，通孔過擴散（VD）層位於第三佈局層以及第四佈局層之間。其他佈局層均在本揭示文件的範圍內。
在一些實施例中，通孔圖案組220位於接點圖案組206以及導電特徵圖案組208之間。在一些實施例中，通孔圖案組222位於接點圖案組206以及導電特徵圖案組210之間。
如第2A圖所示，在一些實施例中，通孔圖案組220以及222具有對應的顏色VD2或VD1。顏色VD2表示在一個多層遮罩組的同一遮罩上形成一個相同顏色的通孔圖案組220之通孔圖案，而在多層遮罩組的不同遮罩上形成相異顏色VD1的通孔圖案組222之通孔圖案。第2B圖中繪示了兩種顏色VD1以及VD2作為示例。在一些實施例中，多於或少於兩個顏色存在於佈局設計200。
在一些實施例中，在佈局設計200的通孔過擴散（VD）層中，位於導電特徵圖案208c（例如厚金屬0（M0））之下的每個通孔圖案為通孔圖案組220的一部分，且具有顏色VD2。舉例而言，通孔圖案220b以及220d在導電特徵圖案208c下方（例如厚金屬0（M0）），因此是通孔圖案組220的一部分且具有顏色VD2。
在一些實施例中，在佈局設計200的通孔過擴散（VD）層中，位於導電特徵圖案210a以及210b（例如薄金屬0（M0））之下的每個通孔圖案為通孔圖案組222的一部分，且具有顏色VD1。
在一些實施例中，通孔圖案組220以及222是使用了不同的遮罩所形成的，以確保達到一致的製造良率，因為通孔圖案組220中的一個或多個通孔圖案與通孔圖案組222中相鄰的通孔圖案所分開的距離或間隔可能會違反設計規則。在一些實施例中，相鄰元件包含直接位於彼此隔壁的元件。舉例而言，如第2A圖所示，通孔圖案222b以及220d位於相鄰的金屬0（M0）軌下方，且以距離D3a分離。在一些實施例中，距離D3a不滿足最小間距設計規則，因此使用不同的遮罩來形成通孔圖案222b以及220d。在一些實施例中，使用通孔圖案220b以及220d不會導致遮罩數量的增加，因為在電軌圖案下方的通孔圖案組220中的通孔圖案使用了與形成通孔圖案組220的遮罩不同的遮罩來形成。因此，藉由利用本揭示文件的特徵，與其他方法相比，即使達成了額外的佈線資源，形成積體電路300、600、800、1000、1200、1400或1600的通孔過擴散（VD）遮罩的數量也不會增加。
在一些實施例中，與其他方法相比，可以藉由增加通孔圖案組220中的一個或多個通孔圖案的尺寸，進而降低電阻。
至少通孔圖案組220或222中的其他佈局層的其他配置、安排，或通孔圖案組220或222中的其他圖案數量均在本揭示文件的範圍內。
佈局設計200進一步包含一個或多個通孔圖案230a、230b、…、230d（統稱為通孔圖案組230）。
通孔圖案組230可以用於製造積體電路300、600、800、1000、1200、1400或1600的對應的通孔組330。
在一些實施例中，通孔圖案組230的通孔圖案230a、230b、…、230d可以用於製造積體電路300、600、800、1000、1200、1400或1600的對應的通孔330a、330b、…、330d。
在一些實施例中，通孔圖案組230位於閘極圖案組204以及導電特徵圖案組208之間。
通孔圖案組230位於佈局設計200或積體電路300、600、800、1000、1200、1400或1600當中之一或是多個的通孔過閘極（VG）層。在一些實施例中，通孔過閘極（VG）層位於氧化物擴散層、金屬過擴散（MD）層以及閘極層之上。在一些實施例中，通孔過閘極（VG）層位於閘極層以及金屬0（M0）層之間。在一些實施例中，通孔過閘極（VG）層位於第二佈局層以及第四佈局層之間。其他佈局層均在本揭示文件的範圍內。
至少通孔圖案組230中的其他佈局層的其他配置、安排，或通孔圖案組230中的其他圖案數量均在本揭示文件的範圍內。
佈局設計200進一步包含一個或多個沿著至少第二方向Y延伸的導電特徵圖案240a、240b、…、240e（統稱為導電特徵圖案組240）。
導電特徵圖案組240可以用於製造積體電路300、600、800、1000、1200、1400或1600的對應的導體組340。導電特徵圖案組240的導電特徵圖案240a、240b、…、240e可以用於製造積體電路300、600、800、1000、1200、1400或1600的對應的導體340a、340b、…、340e。
在一些實施例中，通孔圖案組240與導電特徵圖案組208以及210重疊。在一些實施例中，通孔圖案組240位於一個第五佈局層。在一些實施例中。第五佈局層異於第一佈局層、第二佈局層、第三佈局層以及第四佈局層。在一些實施例中第五佈局層對應於佈局設計200或積體電路300、600、800、1000、1200、1400或1600當中之一或是多個的金屬1（M1）層。在一些實施例中，金屬1（M1）層位於金屬0（M0）層、氧化物擴散層、金屬過擴散（MD）層以及閘極層之上。
導電特徵圖案組240中的其他佈局層的其他配置、安排，或導電特徵圖案組240中的其他圖案數量均在本揭示文件的範圍內。
佈局設計200進一步包含位於佈局設計200或積體電路300、600、800、1000、1200、1400或1600當中之一或是多個的通孔過金屬0（via over metal 0, V0）層上的通孔圖案組中的一個或多個通孔圖案（未於第2A圖示出）。在一些實施例中，通孔過金屬0（M0）層位於氧化物擴散層、金屬過擴散（MD）層、閘極層以及金屬0（M0）層之上。在一些實施例中，通孔過金屬0（M0）層位於金屬1（M1）層之下。在一些實施例中，通孔過金屬0（M0）層位於第四佈局層以及第五佈局層之間。其他佈局層均在本揭示文件的範圍內。
位於通孔過金屬0（M0）層的通孔圖案組可以用於製造積體電路400A~400C對應的通孔410、412、430、432、440或積體電路1600對應的通孔組1630。
至少位於通孔過金屬0（M0）層的通孔圖案組中的其他佈局層的其他配置、安排，或通孔圖案組中的其他圖案數量均在本揭示文件的範圍內。
第3A~3F圖根據一些實施例繪示積體電路300的圖表。
第3A圖是積體電路300的對應部位300A的圖表，為了便於說明而簡化。第3B圖是積體電路300的對應部位300B的圖表，為了便於說明而簡化。第3C圖是積體電路300的對應部位300C的圖表，為了便於說明而簡化。
第3D~3F圖根據一些實施例繪示積體電路300對應的截面圖。第3D圖根據一些實施例繪示積體電路300與平面A-A’相交的截面圖。第3E圖根據一些實施例繪示積體電路300與平面B-B’相交的截面圖。第3F圖根據一些實施例繪示積體電路300與平面C-C’相交的截面圖。
與第1圖、第2A~2C圖、第3A~3F圖、第4A~4C圖以及第5~16圖（如下所示）當中之一或多個中的元件相同或相似的元件以相同的標號標記，因此省略詳細描述。
積體電路300是第1圖的積體電路100的實施例。積體電路300是以佈局設計200所製造。積體電路300的結構關係（包含對齊、距離、長度以及寬度）、配置以及層，皆與第2A~2C圖的佈局設計200的結構關係、配置以及層相似，且為了簡潔起見，在至少第3A~3F圖中將不再進行類似的詳細描述。
舉例而言，在一些實施例中，佈局設計200的至少寬度W1a、W2a或距離D1a、D2a、D3a或間距P1a、P2a相似於積體電路300的對應的寬度W1b、W2b或對應的距離D1b、D2b、D3b或對應的間距P1b、P2b，為了簡潔起見，省略類似的詳細描述。舉例而言，在一些實施例中，佈局設計200的寬度、距離或間距當中至少一個或多個相似於積體電路300的對應的寬度、距離或間距，且為了簡潔起見，省略類似的詳細描述。舉例而言，在一些實施例中，佈局設計200的單元邊界201a或201b相似於積體電路300的對應的單元邊界301a或301b，且為了簡潔起見，省略類似的詳細描述。
積體電路300包含至少主動區組302、閘極組304、絕緣區域303、偽閘極組305、接點組306、導體組308、導體組310、通孔組320、通孔組322、通孔組330或導體組340。
主動區組302包含一個或多個嵌入在基板390的主動區302a或302b。
基板具有一個正面以及一個與正面相反的背面（未標示出）。在一些實施例中，至少主動區組302、閘極組304、接點組306、導體組308或導體組310在基板290的正面形成。
在一些實施例中，主動區組302對應於奈米片電晶體的奈米片結構（未標示出）。在一些實施例中，主動區組302包含透過磊晶成長製程所生成的汲極區以及源極區。在一些實施例中，主動區組302包含在對應的汲極區以及源極區使用磊晶材料所生成的汲極區以及源極區。
其他電晶體類型均在本揭示文件的範圍內。舉例而言，在一些實施例中，主動區組302對應於奈米線電晶體的奈米線結構（未示出）。在一些實施例中，主動區組302對應於平面電晶體的平面結構（未示出）。在一些實施例中，主動區組302對應於互補場效電晶體（complementary FETs, CFETs）的結構（未示出）。
在一些實施例中，主動區302a對應於積體電路300、600、800、1000、1200、1400或1600的PMOS電晶體的源極區或汲極區，且主動區302b對應於積體電路300、600、800、1000、1200、1400或1600的NMOS電晶體的源極區或汲極區。
在一些實施例中，主動區302a對應於積體電路300、600、800、1000、1200、1400或1600的NMOS電晶體的源極區或汲極區，且主動區302b對應於積體電路300、600、800、1000、1200、1400或1600的PMOS電晶體的源極區或汲極區。
在一些實施例中，至少主動區302a為一個p型摻雜源/汲極區，且主動區302b為一個嵌入在基板290的介電材料中的n型摻雜源/汲極區。在一些實施例中，至少主動區302a為一個n型摻雜源/汲極區，且主動區302b為一個嵌入在基板290的介電材料中的p型摻雜源/汲極區。
主動區302a對應於第1圖中的PMOS電晶體P1-1至P1-4的源極區以及汲極區，且主動區302b對應於第1圖中的NMOS電晶體N1-1至N1-4的源極區以及汲極區。
主動區組302的其他佈局層的其他配置、安排，或主動區組302中的其他結構數量均在本揭示文件的範圍內。
閘極組304包含一個或多個閘極304a、304b、304c或304d。在一些實施例中，至少閘極304a、304b、304c或304d的一部份為積體電路300、600、800、1000、1200、1400或1600的NMOS電晶體的閘極，且至少閘極304a、304b、304c或304d的一部份為積體電路300、600、800、1000、1200、1400或1600的PMOS電晶體的閘極。
閘極304a對應於PMOS電晶體P1-1以及NMOS電晶體N1-1的閘極。
閘極304b對應於PMOS電晶體P1-2以及NMOS電晶體N1-2的閘極。
閘極304c對應於PMOS電晶體P1-3以及NMOS電晶體N1-3的閘極。
閘極304d對應於PMOS電晶體P1-4以及NMOS電晶體N1-4的閘極。
閘極組305包含一個或多個閘極305a或305b。在一些實施例中，至少閘極305a或305b對應於一個偽閘極。在一些實施例中，偽閘極是一個沒有功用的電晶體的閘極。在一些實施例中，至少閘極305a或305b對應於一個氧化物擴散邊緣的連續多晶矽（continuous poly on OD edge, CPODE）區域或是氧化物擴散邊緣的多晶矽（poly on OD edge, PODE）區域。
閘極組304或305的其他佈局層的其他配置、安排，或閘極組304或305中的其他閘極數量均在本揭示文件的範圍內。
絕緣區域303用於將主動區組302、閘極組304、偽閘極組305、接點組306、導體組308、導體組310、通孔組320、通孔組322、通孔組330或導體組340當中之一或是多個元件與另一者電性隔離。
在一些實施例中，絕緣區域303包含在方法1700（第17圖）期間，在各自不同時間沉積的多個絕緣區域。在一些實施例中，絕緣區域為介電材料。在一些實施例中，介電材料包含二氧化矽、氮氧化矽等。
絕緣區域303的其他佈局層的其他配置、安排，或絕緣區域303中的其他部位數量均在本揭示文件的範圍內。
接點組306包含至少接點306a、…、306i或306j。
接點組306中的每個接點對應於積體電路100的電晶體P1-1至P1-4或電晶體N1-1至N1-4的一個或多個汲極端或源極端。
在一些實施例中，接點組306中的一個或多個接點與主動區組302中的一對主動區重疊，因此將主動區組302的一對主動區與對應的電晶體的源極或汲極電性耦合。
接點306a對應於PMOS電晶體P1-1的汲極端。
接點306b對應於PMOS電晶體P1-1以及P1-2的源極端，且將PMOS電晶體P1-1以及P1-2的源極電性耦合。
接點306c對應於PMOS電晶體P1-2的汲極端以及PMOS電晶體P1-3的源極端，且將PMOS電晶體P1-2的汲極與PMOS電晶體P1-3的源極電性耦合。
接點306d對應於PMOS電晶體P1-3以及P1-4的汲極端，且將PMOS電晶體P1-3以及P1-4的汲極電性耦合。
接點306e對應於PMOS電晶體P1-4的源極端。
接點306f對應於NMOS電晶體N1-1的源極端。
接點306g對應於NMOS電晶體N1-1的汲極端以及NMOS電晶體N1-2的源極端，且將NMOS電晶體N1-1的汲極以及NMOS電晶體N1-2的源極電性耦合。
接點306h對應於NMOS電晶體N1-2以及N1-3的汲極端，且將NMOS電晶體N1-2以及N1-3的汲極電性耦合。
接點306i對應於NMOS電晶體N1-4的汲極端以及NMOS電晶體N1-3的源極端，且將NMOS電晶體N1-4的汲極以及NMOS電晶體N1-3的源極電性耦合。
接點306j對應於NMOS電晶體N1-4的源極端。
接點組306的其他長度或寬度均在本揭示文件的範圍內。接點組306的其他佈局層的其他配置、安排，或接點組306中的其他接點數量均在本揭示文件的範圍內。
導體組308包含一個或多個導體308a、308b或308c。
導體308c包含導體308c1以及308c2。
導體組310包含一個或多個導體310a或310b。
導體310b包含導體310b1、310b2以及310b3。
導體組308或310的其他長度或寬度均在本揭示文件的範圍內。導體組308或310的其他佈局層的其他配置、安排，或是導體組308或310中的其他導體數量均在本揭示文件的範圍內。
通孔組320包含一個或多個通孔320a、320b、320c、320d或320e。在一些實施例中，通孔組320位於接點組306以及導體組308之間。通孔組320被嵌入於絕緣區域303。通孔組320位於接點組306與導體組308重疊的位置。
在一些實施例中，通孔組320用於將接點組306中的一個對應的接點與導體組308電性耦合。
通孔組322包含一個或多個通孔322a、322b或322c。在一些實施例中，通孔組322位於接點組306以及導體組310之間。通孔組322被嵌入於絕緣區域303。通孔組322位於接點組306與導體組310重疊的位置。
在一些實施例中，通孔組322用於將接點組306中的一個對應的接點與導體組310電性耦合。
通孔組330包含一個或多個通孔330a、330b、330c或330d。在一些實施例中，通孔組330位於閘極組304以及導體組308或310之間。通孔組330被嵌入於絕緣區域303。通孔組330位於閘極組304與導體組308或310重疊的位置。
在一些實施例中，通孔組330用於將閘極組304中的一個對應的閘極與導體組308或310電性耦合。
在一些實施例中，通孔組320、322或330當中之一或多個具有一個正方形、長方形、圓形或是多邊形的形狀。通孔組320、322或330當中之一或多個的其他長度、寬度以及形狀均在本揭示文件的範圍內。
通孔組320、322或330的其他佈局層的其他配置、安排，或是通孔組320、322或330中的其他通孔數量均在本揭示文件的範圍內。
導體組340包含一個或多個導體340a、340b、340c、340d或340e。導體組340與閘極組304或305中的至少一個閘極重疊。
導體組340的其他佈局層的其他配置、安排，或是導體組340的其他導電特徵數量均在本揭示文件的範圍內。
在一些實施例中，閘極組304或305的至少一個閘極區域是由有摻雜的多晶矽或是非摻雜的多晶矽所形成。在一些實施例中，閘極組304或305的至少一個閘極區域包含一種金屬，例如鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、其他適合的導電材料或其組合。
在一些實施例中，接點組306的至少一個接點、導體組308或310的至少一個導體、導體組340的至少一個導體、通孔組320的至少一個通孔、通孔組322的至少一個通孔、通孔組330的至少一個通孔或通孔過金屬0（V0）層（如第4A~4C圖及第16圖所示）中的至少一個通孔，包含一個或多個層的導電材料、金屬、金屬化合物或雜質半導體。在一些實施例中，導電材料包含鎢、鈷、釕、銅等或其組合。在一些實施例中，金屬包含至少銅、鈷、鎢、釕、鋁等。在一些實施例中，金屬化合物包含至少銅鋁合金、鈦鎢氮化物、矽化鈦、矽化鎳、氮化鈦、氮化鉭等。在一些實施例中，雜質半導體包含至少摻雜矽等。
導體308a以及308b（亦被稱為電軌）用於從積體電路300的正面提供電力至主動區組302。
在一些實施例中，導體308a用於向積體電路300提供電壓源VDD的一個第一電源電壓，而導體308b用於向積體電路300提供參考電壓源VSS的一個第二電源電壓。在一些實施例中，第一電源電壓異於第二電源電壓。
在一些實施例中，導體308a用於向積體電路300提供參考電壓源VSS的第二電源電壓，而導體308b用於向積體電路300提供電壓源VDD的第一電源電壓。
通孔330a、330b、330c、330d位於對應的導體308c2、310b3、310b2、310b1以及對應的閘極304a、304b、304c、304d之間。通孔330a、330b、330c、330d用於將對應的導體308c2、310b3、310b2、310b1與對應的閘極304a、304b、304c、304d電性耦合在一起。
通孔320a位於導體308a以及接點306b之間，並將兩者電性耦合在一起。
通孔320c、320e位於導體308b以及對應的接點306f、306j之間，並各自將兩者電性耦合在一起。
通孔320b、320d位於導體308c1以及對應的接點306d、306h之間。通孔320b、320d用於將導體308c1與對應的接點306d、306h電性耦合在一起。換句話說，導體308c1藉由對應的通孔320b以及320d，電性耦合至接點306d以及306h。因此，導體308c1藉由對應的接點306d、306h以及對應的通孔320b、320d，將PMOS電晶體P1-3以及P1-4的汲極區302a3電性耦合至NMOS電晶體N1-3以及N1-2的源極區302b2，進而形成積體電路100或300的輸出節點（例如在第1圖以及第3A圖中標記為ZN）。因此，即使接點306d以及306h在第二方向Y上沒有對齊，透過增加導體308c1的寬度W1b，會導致導體 308c1與接點306d以及306h重疊，進而在導體308c1與接點306d以及306h之間產生更多的通孔放置點。在一些實施例中，由於在導體308c1與接點306d以及306h之間具有更多的通孔放置點，通孔320b以及320d會位於導體308c1與對應的接點306d以及306h之間，進而導致導體308c1與對應的接點306d以及306h之間電性連接。在一些實施例中，由於在導體308c1與接點306d以及306h之間具有電性連接，積體電路300的正面的其他金屬0（M0）資源以及金屬1（M1）資源會被釋放，導致與其他方法相比，具有更多的佈線靈活性以及額外的佈線資源。
在一些實施例中，至少導體308c1或308c2用於耦合積體電路100的其他區域。舉例而言，在一些實施例中，至少導體308c1或308c2用於將積體電路100的閘極組308的一個或多個閘極耦合至積體電路100的接點組306的一個或多個接點。舉例而言，在一些實施例中，如果閘極組304a中，NMOS電晶體的一個或多個閘極與PMOS電晶體的一個或多個閘極在第二方向Y上沒有彼此對齊，則至少導體308c1或308c2會用於將積體電路100中沒有對齊的NMOS電晶體的閘極以及PMOS電晶體的閘極進行耦合。
通孔322a、322b、322c位於導體310a以及對應的接點306a、306c、306e之間。通孔322a、322b、322c用於將導體310a與對應的接點306a、306c、306e電性耦合在一起。換句話說，導體310a藉由對應的通孔322a、322b、322c，電性耦合至接點306a、306c、306e。因此，導體310a將PMOS電晶體P1-4的源極區、PMOS電晶體P1-1的汲極區、PMOS電晶體P1-3的源極區以及PMOS電晶體P1-2的汲極區耦合在一起。
在一些實施例中，導體308c被稱為厚金屬0（M0），因為在第二方向Y上的寬度W1b大於導體組310（被稱為薄金屬0（M0））的寬度W2b。在一些實施例中，藉由增加導體308c的寬度W1b，導體308c會與接點組306中更多的下方區域重疊，進而增加了導體308c與接點組306之間的通孔放置點，進而增加了至少金屬0（M0）層中的佈線資源。在一些實施例中，藉由增加至少金屬0（M0）層中的佈線資源，上方金屬層（例如金屬1（M1）等）中的佈線資源也會增加，與其他方法相比，進而減少了積體電路300的單元面積。
積體電路300的其他佈局層的其他配置、安排，或是積體電路300中的其他元件數量均在本揭示文件的範圍內。
第4A~4C圖根據一些實施例繪示對應的積體電路400A~400C的圖表。
第4A圖為積體電路400A的圖表，為了便於說明而簡化。
積體電路400A包含第3A~3E圖的積體電路300的部分金屬0（M0）層。
積體電路400A包含導體402、404以及通孔410、412。
通孔410以及412位於對應的導體402以及404之上。通孔410以及412位於積體電路400A~400C或1600的通孔0（V0）層。雖然位於通孔0（V0）層的通孔未在第3A~3E圖、第6圖、第8圖、第10圖、第12圖或第14圖中示出，應理解，第3A~3E圖、第6圖、第8圖、第10圖、第12圖或第14圖中的積體電路300、600、800、1000、1200或1400在通孔0（V0）層進一步包含一個或多個通孔。
通孔410與412之間以通孔0（V0）間距P4b1彼此分離。通孔410以距離D4b與導體402的一個邊緣分離。在一些實施例中，藉由增加導體402的寬度W1b，通孔0（V0）之間的間距P4b1與其他方法相比有所增加，因此增加了通孔410以及412之間的距離，進而使得通孔410以及412可以使用一個遮罩形成，而不違反一個或多個設計規則，與其他方法相比，減少了遮罩的使用。
第4B圖為積體電路400B的圖表，為了便於說明而簡化。
積體電路400B包含第3A~3E圖的積體電路300的部分金屬0（M0）層。舉例而言，積體電路400B包含導體422、424以及426，類似於第3A圖中的對應的導體310a、308c1以及310b，因此省略類似的詳細描述。
積體電路400B包含導體422、424、426以及通孔430、432。
通孔430以及432類似於通孔410以及412，因此省略類似的詳細描述。
通孔430以及432位於對應的導體422以及426之上。通孔430與432之間以通孔0（V0）間距P4b2彼此分離。在一些實施例中，藉由增加導體424的寬度W1b，通孔0（V0）之間的間距P4b2與其他方法相比有所增加，因此增加了通孔430以及432之間的距離，進而使得通孔430以及432可以使用一個遮罩形成，而不違反一個或多個設計規則，與其他方法相比，減少了遮罩的使用。
第4C圖為積體電路400C的圖表，為了便於說明而簡化。
積體電路400C包含第3A~3E圖的積體電路300的部分金屬0（M0）層。積體電路400C是積體電路400B的變體，因此省略類似的詳細描述。與積體電路400B相比，通孔440代替了通孔430以及432，因此省略類似的詳細描述。
積體電路400C包含導體422、424、426以及通孔440。
通孔440位於導體424之上。通孔440具有與寬度W1b相同的長度以及寬度。在一些實施例中，藉由增加導體424的寬度W1b，通孔440在第一方向X以及第二方向Y的長度與寬度會增加，導致通孔0（V0）層中的通孔440或其他通孔的電阻下降，與其他方法相比，進而減少了單元延遲。
第5圖根據一些實施例繪示積體電路500的電路圖。在一些實施例中，積體電路500為一個互補式金屬氧化物半導體（complementary metal oxide semiconductor, CMOS）反相電路。本揭示文件中的CMOS反相電路用於說明，其他類型的電路均在本揭示文件的範圍內。
積體電路500包含一個PMOS電晶體P5-1以及與其耦合的一個NMOS電晶體N5-1。
PMOS電晶體P5-1的閘極端與NMOS電晶體N5-1的閘極端耦合在一起，並被稱為輸入節點IN5。PMOS電晶體P5-1的汲極端與NMOS電晶體N5-1的汲極端耦合在一起，並被稱為輸出節點OUT5。PMOS電晶體P5-1的源極端耦合至電壓源VDD。NMOS電晶體N5-1的源極端耦合至參考電壓源VSS。
第6圖根據一些實施例繪示積體電路600的俯視圖。
積體電路600為第5圖的積體電路500之實施例。積體電路600是以類似對應於積體電路300的佈局設計所製造。為了簡潔起見，第6圖、第8圖、第10圖、第12圖、第14圖以及第16圖被描述為對應的積體電路600、800、1000、1200、1400以及1600，但是在一些實施例中，第6圖、第8圖、第10圖、第12圖、第14圖以及第16圖也對應於類似於佈局設計200的佈局設計，積體電路600、800、1000、1200、1400以及1600的結構元件也對應於佈局圖案，且對應的佈局設計的積體電路600、800、1000、1200、1400以及1600的結構關係（包含對齊、長度以及寬度）、配置以及層，會類似於積體電路600、800、1000、1200、1400以及1600的結構關係、配置以及層，為簡潔起見，類似的詳細描述不再贅述。
積體電路600包含至少主動區組302、閘極組604、絕緣區域303、偽閘極組305、接點組606、導體組608、導體組610、通孔組620、通孔組622、通孔組630。
積體電路600是積體電路300的變體，因此省略類似的詳細描述。
閘極組604代替了第3A~3F圖中的閘極組304，因此省略類似的詳細描述。閘極組604包含閘極604a。
閘極604a對應於PMOS電晶體P5-1的閘極以及NMOS電晶體N5-1的閘極。
接點組606代替了第3A~3F圖中的接點組306，因此省略類似的詳細描述。接點組606包含至少接點606a、606b或606c。
接點606a對應於PMOS電晶體P5-1的源極端。
接點606b對應於PMOS電晶體P5-1的汲極端以及NMOS電晶體N5-1的汲極端。接點606b電性耦合PMOS電晶體P5-1的汲極端以及NMOS電晶體N5-1的汲極端。
接點606c對應於NMOS電晶體N5-1的源極端。
導體組608、610代替了第3A~3F圖中的導體組308、310，因此省略類似的詳細描述。
導體組608包含一個或多個導體308a、308b或608c。
導體組610包含一個或多個導體610a或610b。
通孔組620、622、630代替了第3A~3F圖中的通孔組320、322、330，因此省略類似的詳細描述。
通孔組620包含至少通孔620a或620b。
通孔組622包含至少通孔622a。
通孔組630包含至少通孔630a。
通孔630a位於導體608c以及閘極604a之間。導體608c對應於積體電路500以及600的輸入節點IN5。導體608c在第二方向Y上具有增加的寬度W1b（未標示出）。在一些實施例中，因為積體電路600包含了增加寬度W1b的導體608c，積體電路600實現了上述第1~4C圖中所討論的一個或多個優點。
通孔620a位於導體308a以及接點606a之間，並將兩者電性耦合在一起。
通孔620c位於導體308b以及接點606c之間，並將兩者電性耦合在一起。
通孔622a位於導體610b以及接點606b之間，並將兩者電性耦合在一起。導體610b對應於積體電路500以及600的輸出節點OUT5。
積體電路600的其他佈局層的其他配置、安排，或是積體電路600中的其他元件數量均在本揭示文件的範圍內。
第7圖根據一些實施例繪示積體電路700的電路圖。在一些實施例中，積體電路700為一個反及（NAND）閘。本揭示文件中的反及閘用於說明，其他類型的電路均在本揭示文件的範圍內。
積體電路700包含PMOS電晶體P7-1以及P7-2，耦合至NMOS電晶體N7-1以及N7-2。
PMOS電晶體P7-1的閘極端與NMOS電晶體N7-1的閘極端耦合在一起，並被稱為輸入節點A2。PMOS電晶體P7-2的閘極端與NMOS電晶體N7-2的閘極端耦合在一起，並被稱為輸入節點A1。
PMOS電晶體P7-1的源極端以及PMOS電晶體P7-2的源極端耦合至電壓源VDD。NMOS電晶體N7-1的源極端耦合至參考電壓源VSS。NMOS電晶體N7-2的源極端與NMOS電晶體N7-1的汲極端耦合在一起。
PMOS電晶體P7-1的汲極端、PMOS電晶體P7-2的汲極端以及NMOS電晶體N7-2的汲極端耦合至彼此，並被稱為輸出節點OUT6。如第8圖所示，PMOS電晶體P7-1以及P7-2的汲極端藉由至少導體808c（於第8圖所描述）電性耦合NMOS電晶體N7-2的汲極端。在一些實施例中，一個或多個汲極或源極與另一者交換。
第8圖根據一些實施例繪示積體電路800的俯視圖。
積體電路800為第7圖的積體電路700之實施例。積體電路800是以類似對應於積體電路300的佈局設計所製造。
積體電路800包含至少主動區組302、閘極組804、絕緣區域303、偽閘極組305、接點組806、導體組808、導體組810、通孔組820或通孔組830。
積體電路800是積體電路300的變體，因此省略類似的詳細描述。
閘極組804代替了第3A~3F圖中的閘極組304，因此省略類似的詳細描述。閘極組804包含至少閘極804a或804b。
閘極804a對應於PMOS電晶體P7-2的閘極以及NMOS電晶體N7-2的閘極。
閘極804b對應於PMOS電晶體P7-1的閘極以及NMOS電晶體N7-1的閘極。
接點組806代替了第3A~3F圖中的接點組306，因此省略類似的詳細描述。接點組806包含至少接點806a、806b、806c、806d、806e或806f。
接點806a對應於PMOS電晶體P7-2的源極端。
接點806b對應於PMOS電晶體P7-1以及P7-2的汲極端。接點806b將PMOS電晶體P7-1以及P7-2的汲極端電性耦合。
接點806c對應於PMOS電晶體P7-1的源極端。
接點806d對應於NMOS電晶體N7-2的汲極端。
接點806e對應於NMOS電晶體N7-1的汲極端以及NMOS電晶體N7-2的源極端。接點806e將NMOS電晶體N7-1的汲極端以及NMOS電晶體N7-2的源極端電性耦合。
接點806f對應於NMOS電晶體N7-1的源極端。
導體組808、810代替了第3A~3F圖中的導體組308、310，因此省略類似的詳細描述。
導體組808包含一個或多個導體808a、808b或808c。
導體組810包含一個或多個導體810a或810b。導體810a包含導體810a1以及810a2。
通孔組820、830代替了第3A~3F圖中的通孔組320、330，因此省略類似的詳細描述。
通孔組820包含至少通孔820a、820b、820c、820d或820e。
通孔組830包含至少通孔830a或830b。
通孔830a位於導體810a2以及閘極804a之間，並將兩者電性耦合在一起。導體810a2為第7圖的輸入節點A1。
通孔830b位於導體810a1以及閘極804b之間，並將兩者電性耦合在一起。導體810a1為第7圖的輸入節點A2。
通孔820a位於導體308a以及接點806a之間，並將兩者電性耦合在一起。
通孔820b位於導體808c以及接點806b之間，並將兩者電性耦合在一起。
通孔820c位於導體308a以及接點806c之間，並將兩者電性耦合在一起。
通孔820d位於導體808c以及接點806d之間，並將兩者電性耦合在一起。
通孔820e位於導體308b以及接點806f之間，並將兩者電性耦合在一起。
導體808c藉由對應的通孔820b、820d與導體806b以及806d電性耦合。因此，導體808c藉由對應的接點806b、806d以及對應的通孔820b、820d，將PMOS電晶體P7-1、P7-2的汲極區與NMOS電晶體N7-2的汲極區電性耦合，進而形成積體電路700以及800的輸出節點OUT6。
導體808c在第二方向Y上具有增加的寬度W1b（未標示出）。在一些實施例中，因為積體電路800包含了增加寬度W1b的導體808c，積體電路800實現了上述第1~4C圖中所討論的一個或多個優點。
在一些實施例中，至少導體808c用於將積體電路800的其他區域耦合在一起。
積體電路800的其他佈局層的其他配置、安排，或是積體電路800中的其他元件數量均在本揭示文件的範圍內。
第9圖根據一些實施例繪示積體電路900的電路圖。在一些實施例中，積體電路900為一個及（AND）閘。本揭示文件中的及閘用於說明，其他類型的電路均在本揭示文件的範圍內。
積體電路900包含PMOS電晶體P7-1、P7-2以及P9-1，耦合至NMOS電晶體N7-1、N7-2以及N9-1。
積體電路900是積體電路700的變體，因此省略類似的詳細描述。與積體電路700相比，積體電路900進一步包含耦合至輸出節點OUT6的PMOS電晶體P9-1以及NMOS電晶體N9-1。PMOS電晶體P9-1以及NMOS電晶體N9-1組合為反相器902。
PMOS電晶體P9-1的閘極端以及NMOS電晶體N9-1的閘極端耦合在一起，並被稱為一個輸入節點（標示為OUT6）。PMOS電晶體P9-1的汲極端以及NMOS電晶體N9-1的汲極端耦合在一起，並被稱為輸出節點OUT7。PMOS電晶體P9-1的源極端耦合至電壓源VDD。NMOS電晶體N9-1的源極端耦合至參考電壓源VSS。
第10圖根據一些實施例繪示積體電路1000的俯視圖。
積體電路1000為第9圖的積體電路900之實施例。積體電路1000是以類似對應於積體電路300或800的佈局設計所製造。
積體電路1000包含至少主動區組302、閘極組1004、絕緣區域303、偽閘極組305、接點組1006、導體組1008、導體組1010、通孔組820、通孔組1022或通孔組1030。
積體電路1000是積體電路300或800的變體，因此省略類似的詳細描述。舉例而言，積體電路1000中的區域1001類似於積體電路800，因此省略類似的詳細描述。
閘極組1004代替了第8圖中的閘極組804，因此省略類似的詳細描述。閘極組1004包含至少閘極804a、804b或1004c。
閘極1004c對應於PMOS電晶體P9-1的閘極以及NMOS電晶體N9-1的閘極。
接點組1006代替了第8圖中的接點組806，因此省略類似的詳細描述。接點組1006包含至少接點806a、806b、806c、806d、806e、806f或1006a。
接點1006a對應於PMOS電晶體P9-1的汲極端以及NMOS電晶體N9-1的汲極端。接點1006a將PMOS電晶體P9-1的汲極端以及NMOS電晶體N9-1的汲極端電性耦合。
第10圖中的接點806c對應於PMOS電晶體P7-1的源極端以及PMOS電晶體P9-1的源極端。第10圖中的接點806c將PMOS電晶體P7-1的源極端以及PMOS電晶體P9-1的源極端電性耦合。
第10圖中的接點806f對應於NMOS電晶體N7-1的源極端以及NMOS電晶體N9-1的源極端。第10圖中的接點806f將NMOS電晶體N7-1的源極端以及NMOS電晶體N9-1的源極端電性耦合。
導體組1008、1010代替了第8圖中的導體組808、810，因此省略類似的詳細描述。
導體組1008包含一個或多個導體308a、308b或1008c。
導體組1010包含一個或多個導體1010a或1010b。導體1010a包含導體1010a1以及810a2。
第10圖中的導體1010b代替了第8圖中的導體810b，因此省略類似的詳細描述。與第8圖中的導體810b相比，導體1010b包含導體1010b1以及1010b2，因此省略類似的詳細描述。
通孔組1030代替了第8圖中的通孔組830，因此省略類似的詳細描述。
通孔組1030包含至少通孔830a、830b或1030c。
與第8圖中的積體電路800相比，積體電路1000進一步包含通孔組1022。通孔組1022包含至少通孔1022a。
第10圖中的通孔830b位於導體1010b1以及閘極804b之間，並將兩者電性耦合在一起。導體1010b1為第9圖的輸入節點A2。
通孔1030c位於導體1008c以及閘極1004c之間，並將兩者電性耦合在一起。導體1008c為第9圖的輸入節點OUT6。
通孔1022a位於導體1010a1以及接點1006a之間，並將兩者電性耦合在一起。導體1010a1為輸出節點OUT7。
導體1008c藉由對應的通孔820b、820d與導體806b以及806d電性耦合，並藉由通孔1030c與閘極1004c電性耦合。因此，導體1008c將PMOS電晶體P7-1、P7-2的汲極區、NMOS電晶體N7-2的汲極區、PMOS電晶體P9-1的閘極以及NMOS電晶體N9-1的閘極電性耦合在一起，進而形成積體電路900以及1000的輸出節點OUT7。
導體1008c在第二方向Y上具有增加的寬度W1b（未標示出）。在一些實施例中，因為積體電路1000包含了增加寬度W1b的導體1008c，積體電路1000實現了上述第1~4C圖中所討論的一個或多個優點。
在一些實施例中，至少導體1008c用於將積體電路1000的其他區域耦合在一起。
積體電路1000的其他佈局層的其他配置、安排，或是積體電路1000中的其他元件數量均在本揭示文件的範圍內。
第11圖根據一些實施例繪示積體電路1100的電路圖。在一些實施例中，積體電路1100為一個反及（NAND）閘。其他類型的電路均在本揭示文件的範圍內。
積體電路1100包含PMOS電晶體P7-1、P7-2以及P9-1，耦合至NMOS電晶體N7-1、N7-2以及N9-1。
積體電路1100是第9圖中的積體電路900的變體，因此省略類似的詳細描述。
與第9圖中的積體電路900相比，反相器902耦合至積體電路700的輸入端。換句話說，PMOS電晶體P9-1以及NMOS電晶體N9-1耦合至積體電路700的輸入端。
與第9圖中的積體電路900相比，PMOS電晶體P7-2的閘極端、NMOS電晶體N7-2的閘極端、PMOS電晶體P9-1的汲極端以及NMOS電晶體N9-1的汲極端各自耦合在一起，並被稱為節點A1。
積體電路1100具有輸出節點OUT8。PMOS電晶體P7-1的汲極端、PMOS電晶體P7-2的汲極端以及NMOS電晶體N7-2的汲極端電性耦合至彼此，並被稱為節點輸出節點OUT8。
如第12圖所示，PMOS電晶體P7-1以及P7-2的汲極端藉由至少導體808c（於第12圖所描述）電性耦合NMOS電晶體N7-2的汲極端。在一些實施例中，一個或多個汲極或源極與另一者交換。
第12圖根據一些實施例繪示積體電路1200的俯視圖。
積體電路1200為第11圖的積體電路1100之實施例。積體電路1200是以類似對應於積體電路1000的佈局設計所製造。
積體電路1200包含至少主動區組302、閘極組1004、絕緣區域303、偽閘極組305、接點組1006、導體組1208、導體組1210、通孔組820、通孔組1022或通孔組1030。
積體電路1200是積體電路1000的變體，因此省略類似的詳細描述。舉例而言，與第10圖中的積體電路1000相比，積體電路1200是積體電路1000在沿著Y軸的線1201的鏡像，因此省略類似的詳細描述。
與第10圖中的積體電路1000相比，第12圖中的導體組1208、1210代替了第10圖中的導體組1008、1010，因此省略類似的詳細描述。
導體組1208包含一個或多個導體308a、308b、808c或1208d。
導體組1210包含一個或多個導體1210a或1210b。
第12圖中的導體1210a代替了第10圖中的導體1010a，因此省略類似的詳細描述。導體1210a包含導體1210a1、1210a2以及1210a3。
第12圖中的導體1210b代替了第10圖中的導體1010b，因此省略類似的詳細描述。
第12圖中的通孔830a位於導體1210b以及閘極804a之間，並將兩者電性耦合在一起。導體1210b為第11圖的輸入節點A1。
第12圖中的通孔830b位於導體1210a2以及閘極804b之間，並將兩者電性耦合在一起。導體1210a2為第11圖的輸入節點A2。
第12圖中的通孔1030c位於導體1208d以及閘極1004c之間，並將兩者電性耦合在一起。導體1208d為第11圖的輸入節點B1。導體1208d藉由通孔1030c電性耦合至閘極1004c。
第12圖中的通孔1022a位於導體1210b以及接點1006a之間，並將兩者電性耦合在一起。導體1210b藉由通孔1022a與接點1006a電性耦合，並藉由通孔830a與閘極804a電性耦合。因此，導體1210b將PMOS電晶體P7-2的閘極、NMOS電晶體N7-2的閘極、PMOS電晶體P9-1的汲極區以及NMOS電晶體N9-1的汲極區電性耦合在一起。
導體808c藉由對應的通孔820b、820d與導體806b以及806d電性耦合。因此，導體808c藉由對應的接點806b、806d以及對應的通孔820b、820d，將PMOS電晶體P7-1、P7-2的汲極區電性耦合至NMOS電晶體N7-2的汲極區，進而形成積體電路1100以及1200的輸出節點OUT8。
導體808c在第二方向Y上具有增加的寬度W1b（未標示出）。在一些實施例中，因為積體電路1200包含了增加寬度W1b的導體808c，積體電路1200實現了上述第1~4C圖中所討論的一個或多個優點。
在一些實施例中，至少導體808c或1008c用於將積體電路1200的其他區域耦合在一起。
積體電路1200的其他佈局層的其他配置、安排，或是積體電路1200中的其他元件數量均在本揭示文件的範圍內。
第13圖根據一些實施例繪示積體電路1300的電路圖。在一些實施例中，積體電路1300為一個反或（NOR）閘。本揭示文件中的反或閘用於說明，其他類型的電路包含其他類型的反或邏輯電路均在本揭示文件的範圍內。
積體電路1300包含PMOS電晶體P13-1以及P13-2，耦合至NMOS電晶體N13-1以及N13-2。
PMOS電晶體P13-1的閘極端以及NMOS電晶體N13-1的閘極端耦合在一起，並被稱為輸入節點A2。PMOS電晶體P13-2的閘極端以及NMOS電晶體N13-2的閘極端耦合在一起，並被稱為輸入節點A1。
PMOS電晶體P13-1的源極端耦合至電壓源VDD。
NMOS電晶體N13-1的源極端以及NMOS電晶體N13-2的源極端耦合至參考電壓源VSS。
PMOS電晶體P13-1的汲極端與PMOS電晶體P13-2的源極端耦合至彼此。
PMOS電晶體P13-2的汲極端、NMOS電晶體N13-1的汲極端以及NMOS電晶體N13-2的汲極端各自耦合在一起，並被稱為輸出節點OUT9。如第14圖所示，PMOS電晶體P13-2的汲極端、NMOS電晶體N13-1的汲極端以及NMOS電晶體N13-2的汲極端藉由至少導體1408c（於第14圖所描述）電性耦合在一起。在一些實施例中，一個或多個汲極或源極與另一者交換。
積體電路1300的其他佈局層的其他配置、安排均在本揭示文件的範圍內。
第14圖根據一些實施例繪示積體電路1400的俯視圖。
積體電路1400為第13圖的積體電路1300之實施例。積體電路1400是以類似對應於積體電路300或800的佈局設計所製造。
積體電路1400包含至少主動區組302、閘極組1404、絕緣區域303、偽閘極組305、接點組1406、導體組1408、導體組1410、通孔組1420或通孔組1430。
積體電路1400是積體電路300以及800的變體，因此省略類似的詳細描述。
閘極組1404代替了第3A~3F圖中的閘極組304，因此省略類似的詳細描述。閘極組1404包含至少閘極1404a或1404b。
閘極1404a對應於PMOS電晶體P13-2的閘極以及NMOS電晶體N13-2的閘極。
閘極1404b對應於PMOS電晶體P13-1的閘極以及NMOS電晶體N13-1的閘極。
接點組1406代替了第3A~3F圖中的接點組306，因此省略類似的詳細描述。接點組1406包含至少接點1406a、1406b、1406c、1406d、1406e或1406f。
接點1406a對應於PMOS電晶體P13-2的汲極端。
接點1406b對應於PMOS電晶體P13-2的源極端以及PMOS電晶體P13-1的汲極端。接點1406b將PMOS電晶體P13-2的源極端以及PMOS電晶體P13-1的汲極端電性耦合。
接點1406c對應於PMOS電晶體P13-1的源極端。
接點1406d對應於NMOS電晶體N13-1的源極端。
接點1406e對應於NMOS電晶體N13-1的汲極端以及NMOS電晶體N13-2的汲極端。接點1406e將NMOS電晶體N13-1的汲極端以及NMOS電晶體N13-2的汲極端電性耦合。
接點1406f對應於NMOS電晶體N13-2的源極端。
導體組1408、1410代替了第3A~3F圖中的導體組308、310，因此省略類似的詳細描述。
導體組1408包含一個或多個導體308a、308b或1408c。
導體組1410包含一個或多個導體1410a或1410b。
第14圖中的導體1410b代替了第8圖中的導體810b，因此省略類似的詳細描述。與第8圖中的導體810b相比，導體1410b包含導體1410b1以及1410b2，因此省略類似的詳細描述。
通孔組1420、1430代替了第3A~3F圖中對應的通孔組320、330，因此省略類似的詳細描述。
通孔組1420包含至少通孔1420a、1420b、1420c、1420d或1420e。
通孔組1430包含至少通孔1430a或1430b。
通孔1430a位於導體1410b2以及閘極1404a之間，並將兩者電性耦合在一起。導體1410b2為第13圖的輸入節點A1。
通孔1430b位於導體1410b1以及閘極1404b之間，並將兩者電性耦合在一起。導體1410b1為第13圖的輸入節點A2。
通孔1420a位於導體1408c以及接點1406a之間，並將兩者電性耦合在一起。
通孔1420b位於導體1408c以及接點1406e之間，並將兩者電性耦合在一起。
通孔1420c位於導體308a以及接點1406c之間，並將兩者電性耦合在一起。
通孔1420d位於導體308b以及接點1406d之間，並將兩者電性耦合在一起。
通孔1420e位於導體308b以及接點1406f之間，並將兩者電性耦合在一起。
導體1408c藉由對應的通孔1420a、1420b與接點1406a以及1406e電性耦合。因此，導體1408c藉由對應的接點1406a、1406e以及對應的通孔1420a、1420b，將PMOS電晶體P13-2的汲極區電性耦合至NMOS電晶體N13-2以及N13-1的汲極區，進而形成積體電路1300以及1400的輸出節點OUT9。
導體1408c在第二方向Y上具有增加的寬度W1b（未標示出）。在一些實施例中，因為積體電路1400包含了增加寬度W1b的導體1408c，積體電路1400實現了上述第1~4C圖中所討論的一個或多個優點。
在一些實施例中，至少導體1408c用於將積體電路1400的其他區域耦合在一起。
積體電路1400的其他佈局層的其他配置、安排，或是積體電路1400中的其他元件數量均在本揭示文件的範圍內。
第15圖根據一些實施例繪示積體電路1500的電路圖。
在一些實施例中，積體電路1500為一個正反器電路。在一些實施例中，積體電路1500為一個多位元正反器（multi-bit-flip-flop, MBFF）電路。
積體電路1500為一個正反器電路。積體電路1500用以接收至少一資料信號D或一掃描信號SI，並輸出一輸出信號Q。在一些實施例中，資料信號D為一個資料輸入信號。在一些實施例中，掃描信號SI為一個掃描輸入信號。在一些實施例中，輸出信號Q為一種資料信號D或掃描信號SI的儲存狀態。本揭示文件中的正反器電路用於說明，其他類型的電路均在本揭示文件的範圍內。
積體電路1500包含多工器1502a、鎖存器1504、鎖存器1506、輸出電路1508、反相器1510、反相器1512以及反相器1514。
多工器1502a包含第一輸入端、第二輸入端、第三輸入端以及第四輸入端。第一輸入端用以接收資料信號D，第二輸入端用以接收掃描信號SI，第三輸入端用以接收掃描啟動信號SE，第四輸入端用以接收反相掃描啟動信號SEB。在一些實施例中，掃描啟動信號SE為多工器1502a的選擇信號，而反相掃描啟動信號SEB為多工器1502a的反相選擇信號。多工器1502a的輸出端耦合至鎖存器1504的輸入端。多工器1502a用以輸出信號mx1以及mx2至鎖存器1504。在一些實施例中，多工器1502a耦合至反相器1510，且用以接收反相掃描啟動信號SEB。
鎖存器1504耦合至多工器1502a以及鎖存器1506。鎖存器1504的輸入端用以接收來自多工器1502a的信號mx1以及mx2。鎖存器1504的輸出端耦合至鎖存器1506的輸入端。鎖存器1504用以透過其輸出端，輸出信號mx_ax至鎖存器1506。
在一些實施例中，鎖存器1504耦合至反相器1512，用以接收時脈信號CLKB。在一些實施例中，鎖存器1504耦合至反相器1514，用以接收時脈信號CLKBB。
鎖存器1506耦合至鎖存器1504以及輸出電路1508。鎖存器1506的輸入端用以接收來自鎖存器1504的信號mx_ax。鎖存器1506的輸出端耦合至輸出電路1508的輸入端。鎖存器1506用以透過其輸出端，輸出信號sl_a至輸出電路1508。在一些實施例中，鎖存器1506耦合至反相器1512，用以接收時脈信號CLKB。在一些實施例中，鎖存器1506耦合至反相器1514，用以接收時脈信號CLKBB。
輸出電路1508耦合至鎖存器1506。輸出電路1508的輸入端用以接收來自鎖存器1506的信號sl_a。輸出電路1508的輸出端用以輸出輸出信號Q。
反相器1510的輸入端用以接收掃描啟動信號SE。在一些實施例中，反相器1510的輸入端耦合至多工器1502a的第三輸入端。反相器1510的輸出端用以輸出反相掃描啟動信號SEB。在一些實施例中，反相器1510的輸出端耦合至多工器1502a的第四輸入端。
反相器1512的輸入端用以接收時脈信號CP。反相器1512的輸出端用以輸出時脈信號CLKB到至少反相器1514的輸入端。
反相器1514的輸入端耦合到至少反相器1512的輸出端，用以接收時脈信號CLKB。反相器1514的輸出端用以輸出時脈信號CLKBB。
多工器1502a包含電晶體T1~T8。在一些實施例中，電晶體T1、T2、T3以及T4各自為一PMOS電晶體。在一些實施例中，電晶體T5、T6、T7以及T8各自為一NMOS電晶體。
電晶體T1的閘極端用以接收掃描信號SI。電晶體T6的閘極端用以接收掃描信號SI。在一些實施例中，電晶體T1的閘極端耦合至電晶體T6的閘極端。
電晶體T2的閘極端用以接收反相掃描啟動信號SEB。電晶體T1的源極端耦合至電壓源VDD。電晶體T1的汲極端耦合至電晶體T2的源極端。
電晶體T3的閘極端用以接收掃描啟動信號SE。電晶體T3的源極端耦合至電壓源VDD。電晶體T3的汲極端耦合至電晶體T4的源極端。
電晶體T4的閘極端用以接收資料信號D。電晶體T7的閘極端用以接收資料信號D。在一些實施例中，電晶體T4的閘極端耦合至電晶體T7的閘極端。
電晶體T6的源極端耦合至參考電壓源VSS。電晶體T6的汲極端耦合至電晶體T5的源極端。電晶體T5的閘極端用以接收掃描啟動信號SE。在一些實施例中，電晶體T5的閘極端耦合至電晶體T3的閘極端。
電晶體T8的閘極端用以接收反相掃描啟動信號SEB。在一些實施例中，電晶體T8的閘極端耦合至電晶體T2的閘極端。電晶體T8的源極端耦合至參考電壓源VSS。電晶體T8的汲極端耦合至電晶體T7的源極端。
鎖存器1504包含電晶體T9~T14。在一些實施例中，電晶體T9、T11以及T12各自為一PMOS電晶體。在一些實施例中，電晶體T10、T13以及T14各自為一NMOS電晶體。
電晶體T9的源極端、電晶體T2的汲極端以及電晶體T4的汲極端耦合在一起。信號mx1為至少電晶體T9的源極端、電晶體T2的汲極端或電晶體T4的汲極端的信號。
電晶體T10的源極端、電晶體T5的汲極端以及電晶體T7的汲極端耦合在一起。信號mx2為至少電晶體T10的源極端、電晶體T5的汲極端或電晶體T7的汲極端的信號。
電晶體T9的閘極端用以接收時脈信號CLKBB。電晶體T10的閘極端用以接收時脈信號CLKB。在一些實施例中，時脈信號CLKBB為時脈信號CLKB的反相信號，而反之亦然。在一些實施例中，時脈信號CLKB為時脈信號CP的反相信號，而反之亦然。
電晶體T9的汲極端、電晶體T10的汲極端、電晶體T13的汲極端、電晶體T12的汲極端、電晶體T15的閘極端以及電晶體T16的閘極端耦合在一起。信號mx_ax為至少電晶體T9的汲極端、電晶體T10的汲極端、電晶體T13的汲極端、電晶體T12的汲極端、電晶體T15的閘極端或電晶體T16的閘極端的信號。
電晶體T11的閘極端與電晶體T14的閘極端耦合在一起，且進一步耦合至鎖存器1506。
電晶體T11的源極端耦合至電壓源VDD。電晶體T11的汲極端耦合至電晶體T12的源極端。
電晶體T12的閘極端用以接收時脈信號CLKB。在一些實施例中，電晶體T12的閘極端耦合到至少反相器1512的輸出端。
電晶體T13的閘極端用以接收時脈信號CLKBB。在一些實施例中，電晶體T13的閘極端耦合到至少反相器1514的輸出端。
電晶體T13的源極端耦合至電晶體T14的汲極端。電晶體T14的源極端耦合至參考電壓源VSS。
鎖存器1506包含電晶體T15~T22。在一些實施例中，電晶體T15、T17、T19以及T20各自為一PMOS電晶體。在一些實施例中，電晶體T16、T18、T21以及T22各自為一NMOS電晶體。
電晶體T15以及T16用以作為一反相器，以接收信號mx_ax並產生信號ml_b。電晶體T15以及T16的閘極端用以接收信號mx_ax。電晶體T15的源極端耦合至電壓源VDD。電晶體T16的源極端耦合至參考電壓源VSS。
電晶體T15的源極端、電晶體T16的源極端、電晶體T17的源/汲極端、電晶體T18的源/汲極端、電晶體T11的閘極端以及電晶體T14的閘極端耦合在一起。
電晶體T17以及T18用以作為一傳輸閘（未標示出）。電晶體T17的閘極端用以接收時脈信號CLKB。電晶體T18的閘極端用以接收時脈信號CLKBB。
電晶體T17的源/汲極端、電晶體T18的源/汲極端、電晶體T23的閘極端、電晶體T24的閘極端、電晶體T20的汲極端以及電晶體T21的汲極端耦合在一起。信號sl_a為至少電晶體T17的源/汲極端、電晶體T18的源/汲極端、電晶體T23的閘極端、電晶體T24的閘極端、電晶體T20的汲極端或電晶體T21的汲極端的信號。
電晶體T19的閘極端、電晶體T22的閘極端、電晶體T23的汲極端、電晶體T24的汲極端、電晶體T25的閘極端以及電晶體T26的閘極端耦合在一起。電晶體T19的閘極端以及電晶體T22的閘極端用以接收來自電晶體T23的汲極端以及電晶體T24的汲極端的信號sl_bx。
電晶體T19的源極端耦合至電壓源VDD。電晶體T19的汲極端耦合至電晶體T20的源極端。
電晶體T20的閘極端用以接收時脈信號CLKBB。在一些實施例中，電晶體T20的閘極端耦合到至少反相器1514的輸出端。
電晶體T21的閘極端用以接收時脈信號CLKB。在一些實施例中，電晶體T21的閘極端耦合到至少反相器1512的輸出端。
電晶體T21的源極端耦合至電晶體T22的汲極端。電晶體T22的源極端耦合至參考電壓源VSS。
輸出電路1508包含電晶體T23~T26。在一些實施例中，電晶體T23以及T25各自為一PMOS電晶體。在一些實施例中，電晶體T24以及T26各自為一NMOS電晶體。
電晶體T23以及T24用以作為一反相器（未標示出），以接收信號sl_a並產生信號sl_bx。電晶體T23以及T24的閘極端用以接收信號sl_a。電晶體T23的源極端耦合至電壓源VDD。電晶體T24的源極端耦合至參考電壓源VSS。電晶體T23以及T24的汲極端用以輸出信號sl_bx。
電晶體T25以及T26用以作為一反相器（未標示出），以接收信號sl_bx並產生信號Q。電晶體T25以及T26的閘極端耦合在一起，用以接收信號sl_bx。電晶體T25的源極端耦合至電壓源VDD。電晶體T26的源極端耦合至參考電壓源VSS。電晶體T25以及T26的汲極端耦合在一起，用以輸出信號Q。
反相器1510包含電晶體T31~T32。在一些實施例中，電晶體T31為PMOS電晶體。在一些實施例中，電晶體T32為NMOS電晶體。
電晶體T31的閘極端以及電晶體T32的閘極端用以接收掃描啟動信號SE。電晶體T31的閘極端以及電晶體T32的閘極端耦合在一起。電晶體T31的源極端耦合至電壓源VDD。電晶體T31的汲極端以及電晶體T32的汲極端耦合在一起，用以輸出反相掃描啟動信號SEB。電晶體T32的源極端耦合至參考電壓源VSS。
反相器1512包含電晶體T27~T28。在一些實施例中，電晶體T27為PMOS電晶體。在一些實施例中，電晶體T28為NMOS電晶體。
電晶體T27的閘極端以及電晶體T28的閘極端用以接收時脈信號CP。電晶體T27的閘極端以及電晶體T28的閘極端耦合在一起。電晶體T27的源極端耦合至電壓源VDD。電晶體T27的汲極端以及電晶體T28的汲極端耦合在一起，用以輸出反相時脈信號CLKB。電晶體T28的源極端耦合至參考電壓源VSS。
反相器1514包含電晶體T29~T30。在一些實施例中，電晶體T29為PMOS電晶體。在一些實施例中，電晶體T30為NMOS電晶體。
電晶體T27的汲極端、電晶體T28的汲極端、電晶體T29的閘極端以及電晶體T30的閘極端耦合在一起。電晶體T29的閘極端以及電晶體T30的閘極端用以接收時脈信號CLKB。電晶體T29的源極端耦合至電壓源VDD。電晶體T29的汲極端以及電晶體T30的汲極端耦合在一起，用以輸出反相時脈信號CLKBB。電晶體T30的源極端耦合至參考電壓源VSS。
在一些實施例中，一或多個NMOS電晶體被替換為一或多個PMOS電晶體，且反之亦然。在一些實施例中，一個或多個汲極或源極與另一者交換。
積體電路1500的其他配置、安排，或是其他電路均在本揭示文件的範圍內。
第16圖根據一些實施例繪示積體電路1600的俯視圖。
積體電路1600為第15圖的積體電路1500之實施例。積體電路1600是以類似對應於積體電路300的佈局設計所製造。
積體電路1600包含至少主動區組1602、閘極組1604、絕緣區域303、偽閘極組305、接點組1606、接點組1607、導體組1608、導體組1610、通孔組1620、通孔組1622、通孔組1630、導體組1640或通孔組1650。
為了便於說明，未標出第16圖的積體電路1600中的所有元件。
積體電路1600是積體電路300、800、1000、1200或1400的變體，因此省略類似的詳細描述。
主動區組1602代替了第3A~3F圖中的主動區組302，因此省略類似的詳細描述。主動區組1602包含至少主動區1602a、1602b、1602c或1602d。
閘極組1604代替了第3A~3F圖中的閘極組304，因此省略類似的詳細描述。閘極組1604包含至少閘極1604a、1604b、…、1604i或1604j。
在一些實施例中，閘極組1604中的每個閘極在第16圖以“T1~T32”標示，以確定第15圖中對應的電晶體在第16圖中具有對應的閘極，並且為了簡潔而省略說明。
接點組1606代替了第3A~3F圖中的接點組306，因此省略類似的詳細描述。接點組1606包含至少接點1606a、1606b、…、1606n或1606m。
接點組1607代替了第3A~3F圖中的接點組306，因此省略類似的詳細描述。接點組1607包含至少接點1607a、1607b、…、1607q或1607r。
導體組1608、1610代替了第3A~3F圖中的導體組308、310，因此省略類似的詳細描述。
導體組1608包含一或多個導體308a、308b、1608c、1608d或1608e。
第16圖中的導體1608c代替了第8圖中的導體808c，因此省略類似的詳細描述。與第8圖中的導體808c相比，導體1608c包含導體1608c1、…、1608c5，因此省略類似的詳細描述。
導體1608d是第8圖中的導體808c的變體，因此省略類似的詳細描述。與第8圖中的導體808c相比，導體1608d包含導體1608d1、…、1608d5，因此省略類似的詳細描述。
導體1608e是第3A~3F圖中的導體308b的變體，因此省略類似的詳細描述。導體1608e為使用於參考電壓源VSS的電軌。
導體組1610包含一或多個導體1610a、1610b、1610c或1610d。
第16圖中的導體1610a代替了第8圖中的導體810a，因此省略類似的詳細描述。與第8圖中的導體810a相比，導體1610a包含導體1610a1、…、1610a6，因此省略類似的詳細描述。
第16圖中的導體1610b代替了第8圖中的導體810a，因此省略類似的詳細描述。與第8圖中的導體810a相比，導體1610b包含導體1610b1、…、1610b5，因此省略類似的詳細描述。
第16圖中的導體1610c代替了第8圖中的導體810a，因此省略類似的詳細描述。與第8圖中的導體810a相比，導體1610c包含導體1610c1、…、1610c5，因此省略類似的詳細描述。
第16圖中的導體1610d代替了第8圖中的導體810a，因此省略類似的詳細描述。與第8圖中的導體810a相比，導體1610d包含導體1610d1、…、1610d4，因此省略類似的詳細描述。
通孔組1620、1622、1630代替了第3A~3F圖中的通孔組320、322、330，因此省略類似的詳細描述。
通孔組1620包含至少通孔1620a、1620b、…、1620o或1620p。
通孔組1622包含至少通孔1622a、1622b、…、1622e或1622f。
通孔組1630包含至少通孔1630a、1630b、…、1630r或1630s。
導體組1640類似於第3A~3F圖中的導體組340，因此省略類似的詳細描述。導體組1640包含至少導體1640a、1640b、…、1640g或1640h。
通孔組1650類似於第4A~4C圖中的通孔410、412、430、432或440，因此省略類似的詳細描述。通孔組1650包含至少通孔1650a、1650b、…、1650p或1650q。
通孔1650a位於導體1640a以及導體1608c1之間，並將兩者電性耦合在一起。通孔1620a位於導體1608c1以及接點1606a之間，並將兩者電性耦合在一起。
通孔1650b位於導體1640a以及導體1608d1之間，並將兩者電性耦合在一起。通孔1622a位於導體1608d1以及接點1607a之間，並將兩者電性耦合在一起。
導體1640a藉由對應的通孔1650a以及1650b電性耦合至導體1608c1以及1608d1，且導體1608c1以及1608d1藉由對應的通孔1650a以及1650b電性耦合至接點1606a以及1607a，因此，NMOS電晶體T7的汲極、NMOS電晶體T10的源極以及NMOS電晶體T5的汲極會耦合在一起。
通孔1650c位於導體1640c以及導體1608c3之間，並將兩者電性耦合在一起。通孔1620b位於導體1608c3以及接點1606b之間，並將兩者電性耦合在一起。
通孔1650d位於導體1640c以及導體1608d3之間，並將兩者電性耦合在一起。通孔1630a位於導體1608d3以及閘極1604f之間，並將兩者電性耦合在一起。
導體1640c藉由對應的通孔1650c以及1650d電性耦合至導體1608c3以及1608d3，導體1608c3藉由通孔1620b電性耦合至接點1606b，且導體1608d3藉由通孔1630a電性耦合至閘極1604f，因此，NMOS電晶體T16的汲極、PMOS電晶體T15的汲極、NMOS電晶體T14的閘極以及PMOS電晶體T11的閘極會耦合在一起。
通孔1650e位於導體1640d以及導體1608c4之間，並將兩者電性耦合在一起。通孔1620c位於導體1608c4以及接點1606c之間，並將兩者電性耦合在一起。
通孔1650f位於導體1640d以及導體1610d4之間，並將兩者電性耦合在一起。通孔1630s位於導體1610d4以及閘極1604j之間，並將兩者電性耦合在一起。
導體1640d藉由對應的通孔1650e以及1650f電性耦合至導體1608c4以及1610d4，且導體1610d4藉由通孔1630s電性耦合至閘極1604j，因此，NMOS電晶體T17的汲/源極、PMOS電晶體T18的汲/源極、NMOS電晶體T20的汲極、PMOS電晶體T21的汲極、NMOS電晶體T23的閘極以及PMOS電晶體T24的閘極會耦合在一起。
至少導體1608c1、1608d1、1608c3、1608d3或1608c4在第二方向Y上具有增加的寬度W1b（未標示出）。在一些實施例中，因為積體電路1600包含了增加寬度W1b的導體導體1608c1、1608d1、1608c3、1608d3或1608c4，積體電路1600實現了上述第1~4C圖中所討論的一個或多個優點。
在一些實施例中，至少導體1608c1、1608d1、1608c3、1608d3或1608c4用於將積體電路1600的其他區域耦合在一起。
積體電路1600的其他佈局層的其他配置、安排，或是積體電路1600中的其他元件數量均在本揭示文件的範圍內。
第17圖根據一些實施例繪示積體電路的製造方法1700之流程圖。應理解，可以在第17圖中所描繪的方法1700之前、期間及/或之後執行額外的操作，且其他過程可以在本揭示文件中僅作簡要描述。
在一些實施例中，方法1700的其他順序的操作均在本揭示文件的範圍內。方法1700包含示例性操作，但這些操作不一定按照所示的順序執行。根據本揭示文件的實施例之精神以及範圍，可以適當地添加、替換、改變順序及/或刪除操作。在一些實施例中，至少方法1700、1800或1900中的一或多個操作沒有被執行。
在一些實施例中，方法1700為方法1800的操作1804的實施例。在一些實施例中，方法1700可以用於製造至少積體電路100或300~1600，或具有與至少佈局設計200類似的特徵的積體電路。
在方法1700的操作1702中，一電晶體組被製造於半導體晶圓或基板390的正面。在一些實施例中，方法1700的電晶體組包含位於主動區組302或1602的一或多個電晶體。在一些實施例中，方法1700的電晶體組包含一或多個本揭示文件中所描述的電晶體。
在一些實施例中，操作1702進一步包含至少操作1702a、1704或1706。
在一些實施例中，操作1702a（未示出）包含在第一阱中製造電晶體組的源極區以及汲極區。在一些實施例中，第一阱包含p型摻雜物。在一些實施例中，p型摻雜物包含硼、鋁或其他適合的p型摻雜物。在一些實施例中，第一阱包含生成於基板上的磊晶層。在一些實施例中，在磊晶程序，透過添加摻雜物，對磊晶層進行摻雜。在一些實施例中，在磊晶層形成之後，透過離子植入，對磊晶層進行摻雜。在一些實施例中，第一阱透過將基板摻雜而形成。在一些實施例中，摻雜是透過離子植入來實行。在一些實施例中，第一阱具有一摻雜濃度，此摻雜濃度的範圍從1x10 12原子/公分 3到1x10 14原子/公分 3。其他摻雜濃度均在本揭示文件的範圍內。
在一些實施例中，第一阱包含n型摻雜物。在一些實施例中，n型摻雜物包含磷、砷或其他適合的n型摻雜物。在一些實施例中，n型摻雜物的摻雜濃度的範圍從1x10 12原子/公分 3到1x10 14原子/公分 3。其他摻雜濃度均在本揭示文件的範圍內。
在一些實施例中，源/汲極特徵的形成包含：移除部分基板以在間隔物的邊緣形成凹槽，以及透過填充基板中的凹槽來執行填充程序。在一些實施例中，在去除墊氧化層或犧牲氧化層之後，對凹槽進行蝕刻（例如濕蝕刻或乾蝕刻）。在一些實施例中，透過進行蝕刻程序，以移除與隔離區（例如淺槽隔離（shallow trench isolation, STI）區）相鄰的主動區的頂面部分。在一些實施例中，填充程序以磊晶的方式或是磊晶程序執行。在一些實施例中，使用與蝕刻程序同時進行的生長程序來填充凹槽，其中生長程序的生長速度大於蝕刻程序的蝕刻速度。在一些實施例中，透過使用生長程序以及蝕刻程序以填充凹槽。舉例而言，在凹槽中生長一層材料，然後對生長的材料進行蝕刻程序，以去除部分材料。接著對蝕刻的材料進行後續的生長程序，直到凹槽中的材料達到所需的厚度。在一些實施例中，生長程序持續進行直到材料的頂面到達基板的頂面之上。在一些實施例中，生長程序持續進行直到材料的頂面到達與基板的頂面同高。在一些實施例中，透過同向性蝕刻程序或非等向蝕刻程序，去除第一阱的一部分。蝕刻程序選擇性地蝕刻第一阱，而不蝕刻閘極結構以及任何間隔物。在一些實施例中，透過使用反應離子蝕刻（reactive ion etch, RIE）、濕蝕刻或其他適合的技術，來執行蝕刻程序。在一些實施例中，半導體材料沉積在凹槽中，以形成源/汲極特徵。在一些實施例中，執行磊晶程序，以在凹槽中沉積半導體材料。在一些實施例中，磊晶程序包含選擇性磊晶生長（selective epitaxy growth, SEG）程序、化學氣相沉積（chemical vapor deposition, CVD）程序、分子束磊晶（molecular beam epitaxy, MBE）、其他適合的程序及/或其組合。磊晶程序使用了氣態及/或液態的前驅物，與基板的合成物相互作用。在一些實施例中，源/汲極特徵包含磊晶生長的矽（epi Si）、碳化矽或矽鍺。在某些情況下，在磊晶程序期間，與閘極結構相關的積體電路裝置的源/汲極特徵是原位摻雜或未摻雜的。當源/汲極特徵在磊晶程序期間未摻雜時，在某些情況下，源/汲極特徵會在後續的程序期間進行摻雜。後續的摻雜程序透過離子植入、電漿浸沒離子植入、氣體及/或固體源極擴散、其他適合的程序及/或其組合來實現。在一些實施例中，源/汲極特徵在形成源/汲極特徵及/或後續的摻雜程序之後，進一步暴露於退火程序。
在一些實施例中，操作1702進一步包含操作1704。在一些實施例中，操作1704包含在電晶體組的源/汲極區上方沉積第一導電材料，以形成電晶體的接點組。在一些實施例中，方法1700中的第一層包含金屬過擴散層或閘極層。
在一些實施例中，方法1700中的電晶體組的源/汲極區包含主動區組302或1602的一或多個電晶體之源/汲極區。
在一些實施例中，方法1700中的接點組包含接點組306、606、806、1006、1406或1606。
在一些實施例中，操作1702進一步包含操作1706。在一些實施例中，操作1706包含形成電晶體組的閘極區。在一些實施例中，方法1700中的閘極區包含閘極組304、305、604、804、1004、1204、1404或1604。
在一些實施例中，閘極區位於汲極區以及源極區之間。在一些實施例中，閘極區位於第一阱以及基板的上方。在一些實施例中，操作1706中的閘極區的製造流程包含執行一或多個沉積程序，以形成一或多個介電材料層。在一些實施例中，沉積程序包含化學氣相沉積、電漿增強化學氣相沉積（plasma enhanced chemical vapor deposition, PECVD）、原子層沉積（atomic layer deposition, ALD）或其他適合用於沉積一或多個材料層的程序。在一些實施例中，閘極區的製造流程包含執行一或多個沉積程序，以形成一或多個導電材料層。在一些實施例中，製造閘極區的流程包含形成閘極電極或偽閘極電極。在一些實施例中，製造閘極區的流程包含沉積或生長至少一介電層，例如閘極介電層。在一些實施例中，閘極區使用了摻雜或非摻雜的多晶矽來形成。在一些實施例中，閘極區包含金屬，例如例如鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、其他適合的導電材料或其組合。
在方法1700的操作1708中，形成第一通孔組於第一層之上。在一些實施例中，方法1700中的第一通孔組具有顏色VD1或VD2，或位於通孔過閘極層。
在一些實施例中，方法1700中的第一通孔組包含通孔組320、620、820、1420或1620。在一些實施例中，方法1700中的第一通孔組包含通孔組322、622、1022或1622。在一些實施例中，方法1700中的第一通孔組包含通孔組330、630、830、1430或1630。
在一些實施例中，操作1706包含在晶圓正面上方的絕緣層中形成第一自對準接點（self-aligned contacts, SACs）組。在一些實施例中，第一通孔組電性耦合至至少電晶體組。
在方法1700的操作1710中，將第二導電材料沉積於第二層，進而形成第一導體組。在一些實施例中，方法1700中的第二層包含金屬0層。在一些實施例中，操作1710包含在積體電路的正面上方沉積第一導體組。
在一些實施例中，方法1700中的第一導體組包含導體組308、608、808、1008、1208、1408或1608的一或多個部分。在一些實施例中，方法1700中的第一導體組包含一或多個相似於導體402或424的導體。
在一些實施例中，方法1700中的第一導體組包含導體組310、610、810、1010、1210、1410或1610的一或多個部分。在一些實施例中，方法1700中的第一導體組包含一或多個相似於導體404、422或426的導體。
在一些實施例中，操作1708由至少兩個或多個金屬0遮罩所執行。
在方法1700的操作1712中，在第二層之上形成第二通孔組。在一些實施例中，方法1700中的第二通孔組位於通孔0層。在一些實施例中，方法1700中的第二通孔組包含通孔組1650或至少通孔410、412、430、432或440。在一些實施例中，方法1700中的第二通孔組包含一或多個相似於位於通孔0層的通孔的通孔。
在一些實施例中，操作1712包含在晶圓正面上方的絕緣層中形成第二自對準接點組。在一些實施例中，第二通孔組電性耦合至至少電晶體組。
在方法1700的操作1714中，將第三導電材料沉積於第三層，進而形成第二導體組。在一些實施例中，方法1700中的第三層包含金屬1層。在一些實施例中，操作1710包含在積體電路的正面上方沉積第二導體組。
在一些實施例中，方法1700中的第二導體組包含導體組340或1640的一或多個部分。在一些實施例中，方法1700中的第二導體組包含一或多個相似於位於金屬1層的導體的導體。
在一些實施例中，方法1700中的一或多個操作1704、1706、1708、1710、1712或1714包含使用光蝕刻以及材料去除程序的組合，在基板上方形成絕緣層（未示出）的開口。在一些實施例中，光蝕刻程序包含規劃一光阻劑，例如正光阻劑或是負光阻劑。在一些實施例中，光蝕刻程序包含形成硬遮罩、抗反射結構或其他適合的光蝕刻結構。在一些實施例中，材料去除程序包含濕蝕刻程序、乾蝕刻程序、離子蝕刻程序、雷射鑽孔或其他適合的蝕刻程序。開口接著會填上導電材料，例如銅、鋁、鈦、鎳、鎢或其他適合的導電材料。在一些實施例中，開口藉由化學氣相沉積、物理氣相沉積、濺射、原子層沉積或其他適合的形成程序來填補。
在一些實施例中，方法1700中的至少一或多個操作由第21圖的系統2100所執行。在一些實施例中，至少一種方法（例如上述的方法1700）會由至少一製造系統（包含系統2100）完整地或部分地執行。方法1700中的一或多個操作由第21圖的積體電路製造廠2400所執行，以製造積體電路裝置2160。在一些實施例中，方法1700中的一或多個操作由製造工具2152所執行，以製造晶圓2142。
在一些實施例中，導電材料包含銅、鋁、鈦、鎳、鎢或其他適合的導電材料。在一些實施例中，開口以及溝藉由化學氣相沉積、物理氣相沉積、濺射、原子層沉積或其他適合的形成程序來填補。在一些實施例中，在一或多個操作1704、1706、1708、1710、1712或1714中，當沉積導電材料之後，導電材料會被平面化，以提供一層平面給後續的步驟。
在一些實施例中，方法1700、1800或1900中的一或多個操作沒有被執行。
方法1800~1900中的一或多個操作由一個處理裝置所執行，此處理裝置用以執行製造積體電路（例如積體電路100或300~1600）的指令。在一些實施例中，方法1800~1900中的一或多個操作由一個處理裝置所執行，此處理裝置等同於執行方法1800~1900中不同的一或多個操作的處理裝置。在一些實施例中，方法1800~1900中的一或多個操作由一個處理裝置所執行，此處理裝置不同於執行方法1800~1900中不同的一或多個操作的處理裝置。在一些實施例中，方法1700、1800或1900中的操作的其他順序均在本揭示文件的範圍內。方法1700、1800或1900包含示例性操作，但這些操作不一定按照所示順序執行。根據本揭示文件的實施例之精神以及範圍，可以適當地添加、替換、改變順序及/或刪除操作。
第18圖根據一些實施例繪示積體電路裝置的製造方法1800之流程圖。應理解，可以在第18圖中所描繪的方法1800之前、期間及/或之後執行額外的操作，且其他過程可以在本揭示文件中僅作簡要描述。在一些實施例中，方法1800可以用以形成積體電路，例如至少積體電路100或300~1600。在一些實施例中，方法1800可以用以形成積體電路，此積體電路具有與一或多個佈局設計200相似的特徵以及相似的結構關係。
在方法1800的操作1802中，產生積體電路的佈局設計。操作1802由一個處理裝置（例如第20圖的處理器2002）所執行，此處理裝置用以執行產生佈局設計的指令。在一些實施例中，方法1800中的佈局設計包含佈局設計200中的一或多個圖案，或積體電路100或300~1600中的一或多個特徵。在一些實施例中，本揭示文件的佈局設計使用圖形資料庫系統（graphic database system, GDSII）文件格式。
在方法1800的操作1804中，基於佈局設計製造積體電路。在一些實施例中，方法1800中的操作1804包含：基於佈局設計製造至少一個遮罩，以及基於至少一個遮罩製造積體電路。
第19圖根據一些實施例繪示積體電路的佈局設計的產生方法1900之流程圖。應理解，可以在第19圖中所描繪的方法1900之前、期間及/或之後執行額外的操作，且其他過程可以在本揭示文件中僅作簡要描述。在一些實施例中，方法1900為方法1800中的操作1802之實施例。在一些實施例中，方法1900可以用以產生佈局設計200中的一或多個佈局圖案，或相似於積體電路100或300~1600中的一或多個特徵。
在一些實施例中，方法1900可以用以產生一或多個佈局圖案，這些佈局圖案具有佈局設計200的結構關係（包含對齊、距離、長度以及寬度）、配置以及層，或相似於積體電路100或300~1600中的一或多個特徵，且為了簡潔起見，在第19圖中將不再進行類似的詳細描述。
在方法1900的操作1902中，在佈局設計上產生或放置主動區圖案組。在一些實施例中，方法1900中的主動區圖案組包含至少部份的主動區圖案組202中的一或多個圖案。在一些實施例中，方法1900中的主動區圖案組包含一或多個相似於主動區組302或1602的主動區。
在方法1900的操作1904中，在佈局設計上產生或放置閘極圖案組。在一些實施例中，方法1900中的閘極圖案組包含閘極圖案組204或205的一或多個圖案中的至少一部份。在一些實施例中，方法1900中的閘極圖案組包含一或多個相似於閘極組304、305、604、804、1004、1204、1404或1604的閘極。
在方法1900的操作1906中，在佈局設計上產生或放置接點圖案組。在一些實施例中，方法1900中的接點圖案組包含接點圖案組206的一或多個圖案中的至少一部份。
在一些實施例中，方法1900中的接點圖案組包含一或多個相似於接點組306、606、806、1006、1406或1606的接點。在一些實施例中，方法1900中的接點圖案組包含一或多個相似於金屬過擴散層中的接點的接點。
在方法1900的操作1908中，在佈局設計上產生或放置第一通孔圖案組。在一些實施例中，方法1900中的第一通孔圖案組包含通孔圖案組220的一或多個圖案中的至少一部份。在一些實施例中，方法1900中的第一通孔圖案組包含一或多個相似於通孔組320、620、820、1420或1620的通孔。
在一些實施例中，方法1900中的第一通孔圖案組包含一或多個相似於具有顏色VD2的通孔的通孔。
在方法1900的操作1910中，在佈局設計上產生或放置第二通孔圖案組。在一些實施例中，方法1900中的第二通孔圖案組包含通孔圖案組222的一或多個圖案中的至少一部份。在一些實施例中，方法1900中的第二通孔圖案組包含一或多個相似於通孔組322、622、1022或1622的通孔。
在一些實施例中，方法1900中的第二通孔圖案組包含一或多個相似於具有顏色VD1的通孔的通孔。
在方法1900的操作1912中，在佈局設計上產生或放置第三通孔圖案組。在一些實施例中，方法1900中的第三通孔圖案組包含通孔圖案組230的一或多個圖案中的至少一部份。在一些實施例中，方法1900中的第三通孔圖案組包含一或多個相似於通孔組330、630、830、1030、1430或1630的通孔。
在一些實施例中，方法1900中的第三通孔圖案組包含一或多個相似於位於金屬過閘極層的通孔的通孔。
在方法1900的操作1914中，在佈局設計上產生或放置第一導體圖案組。在一些實施例中，方法1900中的第一導體圖案組包含導體圖案組208的一或多個圖案中的至少一部份。
在一些實施例中，方法1900中的第一導體圖案組包含一或多個相似於導體組308、608、808、1008、1208、1408或1608的導體。在一些實施例中，方法1900中的第一導體圖案組包含一或多個相似於導體402或424的導體。
在一些實施例中，方法1900中的第一導體圖案組包含一或多個相似於位於金屬0層或金屬0A層的導體的導體。
在方法1900的操作1916中，在佈局設計上產生或放置第二導體圖案組。在一些實施例中，方法1900中的第二導體圖案組包含導體圖案組210的一或多個圖案中的至少一部份。
在一些實施例中，方法1900中的第二導體圖案組包含一或多個相似於導體組310、610、810、1010、1210、1410或1610的導體。在一些實施例中，方法1900中的第二導體圖案組包含一或多個相似於導體404、422或426的導體。
在一些實施例中，方法1900中的第二導體圖案組包含一或多個相似於位於金屬0層或金屬0B層的導體的導體。
在方法1900的操作1918中，在佈局設計上產生或放置第四通孔圖案組。在一些實施例中，方法1900中的第四通孔圖案組包含位於通孔0層的通孔圖案組的一或多個圖案中的至少一部份。在一些實施例中，方法1900中的第四通孔圖案組包含一或多個相似於通孔組1650的通孔或至少通孔410、412、430、432或440。
在一些實施例中，方法1900中的第四通孔圖案組包含一或多個相似於位於通孔0層的通孔的通孔。
在方法1900的操作1920中，在佈局設計上產生或放置第三導體圖案組。在一些實施例中，方法1900中的第三導體圖案組包含導體圖案組240的一或多個圖案中的至少一部份。
在一些實施例中，方法1900中的第三導體圖案組包含一或多個相似於導體組340或1640的導體。
在一些實施例中，方法1900中的第三導體圖案組包含一或多個相似於位於金屬1層的導體的導體。
第20圖根據一些實施例繪示用於設計積體電路佈局設計以及製造積體電路的系統2000之示意圖。
在一些實施例中，系統2000產生或放置一或多個本揭示文件中所描述的積體電路佈局設計。系統2000包含硬體處理器2002以及以電腦程式碼2006（例如執行指令組2006）編碼的非暫態電腦可讀取性儲存媒體2004（例如記憶體2004）。電腦可讀取性儲存媒體2004用以與製造機器連接，以製造積體電路。處理器2002藉由匯流排2008電性耦合至電腦可讀取性儲存媒體2004。處理器2002也藉由匯流排2008電性耦合至輸入/輸出介面2010。網路介面2012也藉由匯流排電性耦合至處理器2002。網路介面2012連接至網路2014，因此處理器2002以及電腦可讀取性儲存媒體2004可以藉由網路2014連接至外部物件。處理器2002用以執行編碼至電腦可讀取性儲存媒體2004的電腦程式碼2006，使得系統2000可以執行部分或所有在方法1800~1900中所描述的操作。
在一些實施例中，處理器2002為中央處理單元（central processing unit, CPU）、多處理器、分散式處理系統、特殊應用積體電路（application specific integrated circuit, ASIC）及/或適合的處理單元。
在一些實施例中，電腦可讀取性儲存媒體2004為為電子、磁、光、電磁、紅外線及/或半導體系統（或裝置或設備）。舉例而言，電腦可讀取性儲存媒體2004包含半導體或固態記憶體、磁帶、磁碟片、隨機存取記憶體（random access memory, RAM）、唯讀記憶體（read-only memory, ROM）、硬碟及/或光碟片。在一些使用光碟片的實施例中，電腦可讀取性儲存媒體2004包含唯讀光碟片（compact disk-read only memory, CD-ROM）、可讀寫光碟片（compact disk-read /write, CD-R/W）及/或數位多功能光碟片（digital video disc, DVD）。
在一些實施例中，電腦可讀取性儲存媒體2004儲存電腦程式碼2006，用以使系統2000執行方法1800~1900。在一些實施例中，電腦可讀取性儲存媒體2004也儲存執行方法1800~1900所需要的資訊以及在執行方法1800~1900期間所產生的資訊，例如佈局設計2016、使用者介面2018、製造單元2020及/或用於執行方法1800~1900之操作的執行指令組。在一些實施例中，佈局設計2016包含至少佈局設計200中的一或多個佈局圖案，或相似於至少積體電路100或300~1600的特徵。
在一些實施例中，電腦可讀取性儲存媒體2004儲存用於連接製造機器的指令（例如電腦程式碼2006）。指令（例如電腦程式碼2006）使處理器2002產生可以讓製造機器讀取的製造指令，以在製造程序期間有效地實施方法1800~1900。
系統2000包含輸入/輸出介面2010。輸入/輸出介面2010耦合至外部電路。在一些實施例中，輸入/輸出介面2010包含鍵盤、小型鍵盤、滑鼠、軌跡球、軌跡版及/或游標鍵，用於傳遞資訊與指令至處理器2002。
系統2000也包含耦合至處理器202的網路介面2012。網路介面2012使系統2000可以與網路2014通訊，網路2014可以與一或多個其他電腦系統連接。網路介面2012包含無線網路介面，例如藍牙（Bluetooth）、無線網路（WIFI）、全球互通微波存取（Worldwide interoperability for microwave access, WIMAX）、通用封包無線服務（General packet radio service, GPRS）或寬帶分碼多工存取（Wideband code division multiple access, WCDMA），或是有線網路介面，例如乙太網路（Ethernet）、通用序列匯流排（Universal serial bus, USB）或IEEE-2094。在一些實施例中，方法1800~1900在兩個或多個系統2000中實施，且訊息（例如佈局設計、使用者介面）透過網路2014在不同系統2000之間彼此交換。
系統2000用以從輸入/輸出介面2010或網路介面2012接收與佈局設計相關的資訊。這些資訊會經由匯流排2008傳送至處理器2002，以決定製造至少積體電路100或300~1600所使用的佈局設計。此佈局設計接著會儲存於電腦可讀取性儲存媒體2004中，作為佈局設計2016。系統2000用以從輸入/輸出介面2010或網路介面2012接收與使用者介面相關的資訊。此資訊儲存於電腦可讀取性儲存媒體2004中，作為使用者介面2018。系統2000用以從輸入/輸出介面2010或網路介面2012接收與製造單元相關的資訊。此資訊儲存於電腦可讀取性儲存媒體2004中，作為製造單元2020。在一些實施例中，製造單元2020包含系統2000使用的製造資訊。在一些實施例中，製造單元2020對應於第22圖中的遮罩製造2234。
在一些實施例中，方法1800~1900被實現為由處理器執行的獨立應用軟體。在一些實施例中，方法1800~1900被實現為應用軟體，此應用軟體為額外應用軟體的一部份。在一些實施例中，方法1800~1900被實現為應用軟體的外掛程式。在一些實施例中，方法1800~1900被實現為應用軟體，此應用軟體為電子設計自動化工具的一部份。方法1800~1900被實現為應用軟體，此應用軟體被電子設計自動化工具所使用。在一些實施例中，此電子設計自動化工具用於產生積體電路裝置的佈局。在一些實施例中，此佈局儲存於非暫態電腦可讀取性媒體。在一些實施例中，此佈局是使用工具（例如VIRTUOSO®）或是其他適合的佈局產生工具所產生。在一些實施例中，此佈局是根據網表所產生的，而此網表是基於構想設計所創造出來的。在一些實施例中，方法1800~1900由製造裝置實施，以使用基於系統2000產生的一或多個佈局設計所製造的遮罩組來製造積體電路。在一些實施例中，系統2000為製造裝置，用以使用基於本揭示文件中的一或多個佈局設計所製造的遮罩組來製造積體電路。在一些實施例中，第20圖中的系統2000產生比其他方法更小的積體電路的佈局設計。在一些實施例中，第20圖中的系統2000產生比其他方法占用更小的面積以及提供更好的繞線資源的積體電路的佈局設計。
第21圖根據本揭示文件的至少一個實施例繪示積體電路製造系統2010以及與其相關的積體電路製造流程的方塊圖。在一些實施例中，基於一布置圖，一或多個半導體遮罩，或半導體積體電路中的一層的至少一個元件藉由使用製造系統2100所製造。
在第21圖，積體電路製造系統2100（以下簡稱為系統2100）包含多個實體單位，例如設計廠2120、遮罩廠2130以及積體電路製造廠2140，三者在與製造積體電路裝置2160相關的設計、開發以及製造週期及/或服務中彼此關聯。系統2100中的多個實體單位由一個通訊網路所連接。在一些實施例中，此通訊網路是一個單一網路。在一些實施例中，此通訊網路是各種不同的網路，例如內部網路以及網際網路。此通訊網路包含有線及/或無線的通訊頻道。每個實體單位可以與一個或多個其他實體單位互動，並向一個或多個其他實體單位提供服務，及/或從一個或多個其他實體單位接受服務。在一些實施例中，設計廠2120、遮罩廠2130以及積體電路製造廠2140中的兩個或更多個實體單位由一個公司所擁有。在一些實施例中，設計廠2120、遮罩廠2130以及積體電路製造廠2140中的兩個或更多個實體單位共存於一個公共設施中並使用公共資源。
設計廠（或設計團隊）2120產生一個積體電路設計佈局2122。積體電路設計佈局2122包含各種為積體電路裝置2160所設計的幾何圖案。幾何圖案對應於構成製造的積體電路裝置2160的各種元件的金屬、氧化物或半導體層的圖案。透過結合各種層，以形成各種積體電路的特徵。舉例而言，積體電路設計佈局2122的一部分包含各種積體電路特徵，例如主動區、閘極電極、源極電極、汲極電極、層間互連的金屬線或矽通孔，以及焊片的開口，以形成在半導體基板（例如矽晶圓）以及設置在半導體基板上的各種材料層。設計廠2120實行適當的設計程序以形成積體電路設計佈局2122。設計程序包含邏輯設計、物理設計或佈局佈線中的一項或多項。積體電路設計佈局2122以一個或多個資料文件呈現，這些資料文件具有幾何圖案的訊息。舉例而言，積體電路設計佈局2122可以用圖形資料庫系統文件格式或DFII文件格式來表示。
遮罩廠2130包含遮罩資料準備2132以及遮罩製造2134。遮罩廠2130使用積體電路設計佈局2122來製造一或多個遮罩2145，再根據積體電路設計佈局2122，將遮罩用於製造積體電路裝置2160的各個層。遮罩廠2130執行遮罩資料準備2132，其中積體電路設計佈局2122被轉換成代表資料文件（representative data file, RDF）。遮罩資料準備2132將代表資料文件提供給遮罩製造2134。遮罩製造2134包含遮罩寫入器。遮罩寫入器將代表資料文件轉換為基板上的圖像，例如遮罩2145或半導體晶圓2142。設計佈局2122由遮罩資料準備2132操縱，以符合遮罩寫入器的特定特性及/或積體電路製造廠2140的要求。在第21圖中，遮罩資料準備2132以及遮罩製造2134被繪示為分開的元件。在一些實施例中，遮罩資料準備2132以及遮罩製造2134可以統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備2132包含光學鄰近效應修正（optical proximity correction, OPC），其使用微影增強技術來補償圖像誤差，例如可能由繞射、干涉、其他製程效應等引起的圖像誤差。光學鄰近效應修正調整積體電路設計佈局2122。在一些實施例中，遮罩資料準備2132包含進一步的解析度增強技術（resolution enhancement technique, RET），例如離軸照明、亞解析度輔助特徵、相轉移遮罩、其他適合的技術或其組合。在一些實施例中，反向式微影技術（inverse lithography technology, ILT）也有被使用，其將光學鄰近效應修正視為逆成像問題。
在一些實施例中，遮罩資料準備2132包含遮罩規則檢查器（mask rule checker, MRC），遮罩規則檢查器使用遮罩創建規則，檢查在光學鄰近效應修正中經過處理的積體電路設計佈局，此組遮罩創建規則包含多個幾何及/或連通性限制以確保足夠的邊界範圍，以考慮半導體製程的變化性等。在一些實施例中，遮罩規則檢查器修改積體電路設計佈局，以補償遮罩製造2134期間的限制，此動作可以取消由光學鄰近效應修正所執行的部分修改，以滿足遮罩創建規則。
在一些實施例中，遮罩資料準備2132包含微影製程檢查（lithography process checking, LPC），微影製程檢查會模擬由積體電路製造廠2140實施以製造積體電路裝置2160的流程。微影製程檢查以積體電路設計佈局2122為基準模擬此流程，以創造模擬製造的裝置，例如積體電路裝置2160。微影製程檢查模擬中的製程參數可以包含與積體電路製造週期中各種製程相關的參數、與用於製造積體電路的工具相關的參數及/或製造流程的其他態樣。微影製程檢查會考量各種參數，例如空間影像對比度、焦深（depth of focus, DOF）、遮罩誤差增強參數（mask error enhancement factor, MEEF）以及其他適合的參數或其組合。在一些實施例中，在微影製程檢查創造模擬製造的裝置之後，如果模擬裝置的形狀不夠接近設計規則，則可以重複使用光學鄰近效應修正及/或遮罩規則檢查器以進一步細化積體電路設計佈局2122。
應理解，為了清楚起見，上述關於遮罩資料準備2132的描述已經經過簡化。在一些實施例中，遮罩資料準備2132包含額外的特徵，例如根據製造規則修改積體電路設計佈局2122的邏輯操作（logic operation, LOP）。此外，在遮罩資料準備2132期間，應用於積體電路設計佈局2122的流程可以以各種不同的順序執行。
在遮罩資料準備2132之後以及在遮罩製造2134期間，基於修改過的積體電路設計佈局2122，製造一個遮罩2145或一個遮罩組2145。在一些實施例中，遮罩製造2134包含基於積體電路設計佈局2122，執行一或多次的微影曝光。在一些實施例中，基於修改過的積體電路設計佈局2122，使用電子束（electron-beam）或多個電子束的機構，在遮罩（光罩或倍縮光罩）2145上形成圖案。遮罩2145可以使用各種技術形成。在一些實施例中，使用二元技術形成遮罩2145。在一些實施例中，遮罩圖案包含不透明區域以及透明區域。用於對覆蓋在晶片上的圖像敏感材料層（例如光阻劑）進行曝光的輻射線，例如紫外（ultraviolet, UV）線，被不透明區域阻擋並透射穿過透明區域。在一個示例中，一個二元遮罩版本的遮罩2145包含一個透明基板（例如熔融石英）以及覆蓋在二元遮罩的不透明區域中的不透明材料（例如鉻）。在另一個示例中，使用了相位偏移技術來形成遮罩2145。在相位偏移遮罩（phase shift mask, PSM）版本的遮罩2145中，在相位偏移遮罩上形成的圖案中的各種特徵具有適當的相位差，以提高解析度以及成像品質。在各種示例中，相位偏移遮罩可以是衰減相位偏移遮罩或交替相位偏移遮罩。遮罩製造2134產生的遮罩用於多種流程中。舉例而言，遮罩用於離子植入流程中，以在半導體晶圓中形成各種摻雜區，用於蝕刻流程中，以在半導體晶圓中形成各種蝕刻區域，及/或用在其他適合的流程中。
積體電路製造廠2140是積體電路製造實體單位，包含一或多個用於製造各種不同積體電路產品的製造設施。在一些實施例中，積體電路製造廠2140是半導體代工廠。舉例而言，可能存在一個製造設施，用於多個積體電路產品的前段製造（前段（front-end-of-line，FEOL）製程），第二個製造設施可能提供用於積體電路產品的後段製造的內接以及封裝（後段（back-end-of-line, BEOL）製程），而第三個製造設施可以為代工廠實體單位提供其他服務。
積體電路製造廠2140包含晶圓製造工具2152（以下簡稱為製造工具2152），製造工具2152用於在半導體晶圓2142上執行各種製造操作，使得積體電路裝置2160能根據遮罩（例如遮罩2145）製造。在各種實施例中，製造工具2152包含一或多個晶圓曝光機、離子植入器、光阻覆蓋器、處理室（例如化學氣相沉積室或低壓化學氣相沉積爐）、化學機械研磨系統、電漿蝕刻系統、晶圓清潔或其他能夠執行本揭示文件所討論的一種或多種合適的製程的製造裝置。
積體電路製造廠2140使用由遮罩廠2130製造的遮罩2145來製造積體電路裝置2160。因此，積體電路製造廠2140至少間接地使用了積體電路設計佈局2122來製造積體電路裝置2160。在一些實施例中，積體電路製造包含間接地以積體電路設計佈局2122為基準，執行一或多次的微影曝光。半導體晶圓2142包含其上形成的矽基板或其他具有材料層的適合的基板。半導體晶圓2142進一步包含一或多個摻雜區、介電特徵、多級互連等（在後續製造步驟中形成）。
本揭示文件示出的系統2100所具有的設計廠2120、遮罩廠2130或積體電路製造廠2140為單獨的組件或實體。但是，應理解，設計廠2120、遮罩廠2130或積體電路製造廠2140當中之一或多個為相同組件或實體的一部份。
關於積體電路製造系統（例如第21圖的系統2100）以及與其相關聯的積體電路製造流程的詳細資訊可在例如2016年2月9日授權的美國專利第9256709號、2015年10月1日公佈的美國專利第20150278429號、2014年2月6日公佈的美國專利第20100040838號以及2007年8月21日授權的美國專利第7260442號中找到，其全文透過引用併入本揭示文件。
本揭示文件提供一種積體電路。在一些實施例中，積體電路包含一個電晶體組、一個電軌組、一個第一導體組以及一個第一導體。在一些實施例中，電晶體組包含一個主動區組。在一些實施例中，主動區組沿著一個第一方向延伸，且位於基板的第一層。在一些實施例中，電軌組沿著第一方向延伸，用以提供第一供應電壓或第二供應電壓至電晶體組，且位於相異於第一層的一個第二層。在一些實施例中，電軌組具有一個第一寬度。在一些實施例中，第一導體組沿著第一方向延伸，位於第二層，在異於第一方向的一個第二方向上與電軌組分離，且與主動區組重疊。在一些實施例中，第一導體組具有相異於第一寬度的第二寬度。在一些實施例中，第一導體沿著第一方向延伸，位於第二層且位於第一導體組之間。在一些實施例中，第一導體具有第一寬度。在一些實施例中，第一導體將電晶體組的第一電晶體電性耦合到電晶體組的第二電晶體。
本揭示文件提供另一種積體電路。在一些實施例中，積體電路包含一個第一主動區、一個第二主動區、一個電軌組、一個第一導體、一個第二導體以及一個第三導體。在一些實施例中，第一主動區沿著一個第一方向延伸，且位於基板的第一層。在一些實施例中，第二主動區沿著第一方向延伸，位於基板的第一層，且在異於第一方向的一個第二方向上與第一主動區分離。在一些實施例中，電軌組沿著第一方向延伸，用以提供第一供應電壓或第二供應電壓，且位於異於第一層的一個第二層。在一些實施例中，第一導體沿著第一方向延伸，與第一主動區重疊，位於電軌組之間，且具有一個第一寬度。在一些實施例中，第二導體沿著第一方向延伸，與第二主動區重疊，位於電軌組之間，且具有第一寬度。在一些實施例中，第三導體沿著第一方向延伸，位於第二層且位於第一導體與第二導體之間。在一些實施例中，第三導體具有異於第一寬度的一個第二寬度，且第三導體將第一主動區的第一區域與第二主動區的第一區域電性耦合。
本揭示文件提供一種積體電路的製造方法。在一些實施例中，製造方法包含：在基板的正面製造電晶體組。在第一層上的電晶體組上沉積第一導電材料，形成用於電晶體組的接點組。在電晶體組上製造第一通孔組。在第二層上的接點組上沉積第二導電材料，形成電軌組，此電軌組具有第一寬度，且第二層位於第一層的上方。在第二層上的接點組上沉積第三導電材料，形成第二導體組，第二導體組具有第一寬度，第二導體組與接點組重疊，且第二導體組透過第一通孔組與接點組電性耦合。在第二層上的接點組上沉積第四導電材料，形成第三導體組，此第三導體組具有異於第一寬度的一個第二寬度。
前文概述了數個實施例的特徵，使得熟習此項技術者可更好地理解本案的態樣。熟習此項技術者應瞭解，可易於使用本案作為設計或修改其他製程及結構的基礎以便實施本文所介紹的實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本案的精神及範疇，並且可在不脫離本案的精神及範疇的情況下在本文中實施各種變化、取代及修改。
100:積體電路 200:佈局設計 200A~200C:部位 201:單元 201a,201b:單元邊界 202:主動區圖案組 202a,202b:主動區佈局圖案 204:閘極圖案組 204a~204d:閘極圖案 205:偽閘極圖案組 205a,205b:偽閘極圖案 206:接點圖案組 206a~206j:接點圖案 208,210:導電特徵圖案組 208a~208c,208c1,208c2:導電特徵圖案 210a,210b,210b1~210b3:導電特徵圖案 214:網格線組 214a~214e:網格線 220,222,230:通孔圖案組 220a~220e,222a~222c,230a~230d:通孔圖案 240:導電特徵圖案組 240a~240e:導電特徵圖案 300:積體電路 300A~300F:部位 301:單元 301a,301b:單元邊界 302:主動區組 302a,302a1~302a3:主動區 302b,302b1~302b3:主動區 304,305:閘極組 304a~304d:閘極 305a,305b:偽閘極 306:接點組 306a~306j:接點 308,310:導體組 308a~308c,308c1,308c2:導體 310a,310b,310b1~310b3:導體 314:網格線組 314a~314e:網格線 320,322,330:通孔組 320a~320e,322a~322c,330a~330d:通孔 340:導體組 340a~340e:導體 390:基板 400A~400C:積體電路 402,404,422,424,426:導體 410,412,430,432,440:通孔 500,600:積體電路 604:閘極組 604a:閘極 606:接點組 606a~606c:接點 608,610:導體組 608c,610a,610b:導體 620,622,630:通孔組 620a,620b,622a,630a:通孔 700,800:積體電路 804:閘極組 804a,804b:閘極 806:接點組 806a~806f:接點 810:導體組 808c,810a1,810a2,810b:導體 820,830:通孔組 820a~820e,830a~830b:通孔 900:積體電路 902:反相器 1000,1001:積體電路 1004:閘極組 1004c:閘極 1006:接點組 1006a:接點 1008,1010:導體組 1008c,1010a1,1010b1,1010b2:導體 1022,1030:通孔組 1022a,1030c:通孔 1100,1200:積體電路 1201:線 1208,1210:導體組 1208d,1210a1~1210a3,1210b:導體 1300,1400:積體電路 1404:閘極組 1404a,1404b:閘極 1406:接點組 1406a~1406f:接點 1408,1410:導體組 1408c,1410a,1410b1,1410b2:導體 1420,1430:通孔組 1420a~1420e,1430a~1430b:通孔 1500:積體電路 1502a:多工器 1504,1506:鎖存器 1508:輸出電路 1510,1512,1514:反相器 1600:積體電路 1604f,1604j:閘極 1606,1607:接點組 1606a,1606b,1607a,1607b:接點 1608:導體組 1608c1,1608c3,1608c4,1608d1,1608d3:導體 1608d5,1608e:導體 1610d4:導體 1620,1622:通孔組 1620a,1620c,1620d,1622a:通孔 1630a,1630b,1630s:通孔 1640:導體組 1640a~1640d:導體 1650:通孔組 1650a~1650f:通孔 1700:積體電路的製造方法 1702~1714:操作 1800:積體電路裝置的製造方法 1802,1804:操作 1900:積體電路的佈局設計的產生方法 1902~1920:操作 2000:設計積體電路佈局設計以及製造積體電路的系統 2002:處理器 2004:非暫態電腦可讀取性儲存媒體 2006:電腦程式碼 2008:匯流排 2010:輸入/輸出介面 2012:網路介面 2014:網路 2016:佈局設計 2018:使用者介面 2020:製造單元 2100:積體電路製造系統 2120:設計廠 2122:積體電路設計佈局 2130:遮罩廠 2132:遮罩資料準備 2134:遮罩製造 2140:積體電路製造廠 2142:晶圓 2145:遮罩 2152:製造工具 2160:積體電路裝置 A1,A2,B1,B2:輸入節點 A-A’,B-B’,C-C’:平面 CP,clkb,clkbb:時脈信號 D:資料信號 D1a,D2a,D3a:距離 D1b,D2b,D3b:距離 IN5:輸入節點 M0:金屬0層 M0A:厚金屬0層 M0B:薄金屬0層 M1~M14:節點 MD:金屬過擴散層 mx_ax,ml_b,sl_a,sl_bx:信號 N1-1~N13-2:NMOS電晶體 OD:氧化物擴散層 OUT5~9:輸出節點 P1a,P2a,P3a:間距 P1b,P2b,P3b,P4b1,P4b2:間距 P1-1~P13-2:PMOS電晶體 Q,mx1~mx3:輸出信號 SE:掃描啟動信號 SEB:反相掃描啟動信號 SI:掃描信號 T1~T32:電晶體 VBB,VPP:電壓 VD1,VD2:通孔過擴散層 VDD:電壓源 VSS:參考電壓源 W1a,W2a:寬度 W1b,W2b:寬度 ZN:輸出節點
當結合隨附圖式閱讀時，將自下文的詳細描述最佳地理解本案的態樣。應注意，根據工業中的標準實務，並未按比例繪製各特徵。事實上，為了論述清楚，可任意增加或減小各特徵的尺寸。 第1圖根據一些實施例繪示積體電路的電路圖； 第2A~2C圖根據一些實施例繪示積體電路的佈局設計圖； 第3A~3F圖根據一些實施例繪示積體電路的圖表； 第4A~4C圖根據一些實施例繪示對應的積體電路的圖表； 第5圖根據一些實施例繪示積體電路的電路圖； 第6圖根據一些實施例繪示積體電路的俯視圖； 第7圖根據一些實施例繪示積體電路的電路圖； 第8圖根據一些實施例繪示積體電路的俯視圖； 第9圖根據一些實施例繪示積體電路的電路圖； 第10圖根據一些實施例繪示積體電路的俯視圖； 第11圖根據一些實施例繪示積體電路的電路圖； 第12圖根據一些實施例繪示積體電路的俯視圖； 第13圖根據一些實施例繪示積體電路的電路圖； 第14圖根據一些實施例繪示積體電路的俯視圖； 第15圖根據一些實施例繪示積體電路的電路圖； 第16圖根據一些實施例繪示積體電路的俯視圖； 第17圖根據一些實施例繪示積體電路的形成或製造方法之流程圖； 第18圖根據一些實施例繪示積體電路裝置的製造方法之流程圖； 第19圖根據一些實施例繪示積體電路的佈局設計的產生方法之流程圖； 第20圖根據一些實施例繪示用於設計積體電路佈局設計以及製造積體電路的系統之示意圖；以及 第21圖根據本揭示文件的至少一個實施例繪示積體電路製造系統以及與其相關的積體電路製造流程的方塊圖。
200:佈局設計
200A,200B:部位
201:單元
201a,201b:單元邊界
202:主動區圖案組
202a,202b:主動區佈局圖案
204:閘極圖案組
204a~204d:閘極圖案
205:偽閘極圖案組
205a,205b:偽閘極圖案
206:接點圖案組
206a~206j:接點圖案
208,210:導電特徵圖案組
208a~208c,208c1,208c2:導電特徵圖案
210a,210b,210b1~210b3:導電特徵圖案
220,222,230:通孔圖案組
220a~220e,222a~222c,230a~230d:通孔圖案
A1,A2,B1,B2:輸入節點
D1a,D3a:距離
N1-1~N1-4:NMOS電晶體
P1-1~P1-4:PMOS電晶體
VDD:電壓源
VSS:參考電壓源
ZN:輸出節點

Claims (20)

  1. 一種積體電路，包含： 一電晶體組，包含一主動區組，該主動區組沿著一第一方向延伸，且位於一基板的一第一層； 一電軌組，沿著該第一方向延伸，用以提供一第一供應電壓或一第二供應電壓至該電晶體組，位於相異於該第一層的一第二層，且該電軌組具有一第一寬度； 一第一導體組，沿著該第一方向延伸，位於該第二層，在異於該第一方向的一第二方向上與該電軌組分離，與該主動區組重疊，且該第一導體組具有相異於該第一寬度的一第二寬度；以及 一第一導體，沿著該第一方向延伸，位於該第二層且位於該第一導體組之間，該第一導體具有該第一寬度，且將該電晶體組的一第一電晶體電性耦合到該電晶體組的一第二電晶體。
  2. 如請求項1所述之積體電路，其中該主動區組包含： 一第一主動區，沿著該第一方向延伸，該第一主動區對應於該電晶體組的該第一電晶體的一第一汲/源極；以及 一第二主動區，沿著該第一方向延伸，且在該第二方向上與該第一主動區分離，該第二主動區對應於該電晶體組的該第二電晶體的一第二汲/源極。
  3. 如請求項2所述之積體電路，其中該電軌組包含： 一第一電軌，沿著該第一方向延伸，用於將該第一供應電壓提供至該第一主動區；以及 一第二電軌，沿著該第一方向延伸，用於將該第二供應電壓提供至該第二主動區，且該第二電軌在該第二方向上與該第一電軌分離。
  4. 如請求項2所述之積體電路，其中該第一導體組包含： 一第一導體部位，沿著該第一方向延伸，且與該第一主動區重疊；以及 一第二導體部位，沿著該第一方向延伸，且與該第二主動區重疊。
  5. 如請求項2所述之積體電路，進一步包含： 該第一汲/源極的一第一接點，該第一接點沿著該第二方向延伸，位於異於該第一層以及該第二層的一第三層，且與該第一主動區重疊；以及 該第二汲/源極的一第二接點，該第二接點沿著該第二方向延伸，位於該第三層，且與該第二主動區重疊。
  6. 如請求項5所述之積體電路，進一步包含： 一第一通孔，位於該第一接點以及該第一導體之間，該第一通孔將該第一接點與該第一導體電性耦合；以及 一第二通孔，位於該第二接點以及該第一導體之間，該第二通孔將該第二接點與該第一導體電性耦合。
  7. 如請求項6所述之積體電路，其中該第一接點以及該第二接點在該第二方向上沒有對齊。
  8. 如請求項6所述之積體電路，其中該第一導體與該第一接點以及該第二接點重疊。
  9. 如請求項6所述之積體電路，進一步包含： 該電晶體組的至少一第三電晶體的一第一閘極結構，該第一閘極結構位於異於該第一層以及該第二層的一第四層，且該第一閘極結構與該第一主動區以及該第二主動區重疊。
  10. 如請求項9所述之積體電路，進一步包含： 一第三通孔，位於該第一閘極結構以及該第一導體之間，該第三通孔將該第一閘極結構與該第一導體電性耦合。
  11. 一種積體電路，包含： 一第一主動區，沿著一第一方向延伸，且位於一基板的一第一層； 一第二主動區，沿著該第一方向延伸，位於該基板的該第一層，且在異於該第一方向的一第二方向上與該第一主動區分離； 一電軌組，沿著該第一方向延伸，用以提供一第一供應電壓或一第二供應電壓，且位於異於該第一層的一第二層； 一第一導體，沿著該第一方向延伸，與該第一主動區重疊，位於該電軌組之間，且具有一第一寬度； 一第二導體，沿著該第一方向延伸，與該第二主動區重疊，位於該電軌組之間，且具有該第一寬度；以及 一第三導體，沿著該第一方向延伸，位於該第二層且位於該第一導體以及該第二導體之間，該第三導體具有異於該第一寬度的一第二寬度，且該第三導體將該第一主動區的一第一區域與該第二主動區的一第一區域電性耦合。
  12. 如請求項11所述之積體電路，其中該電軌組包含： 一第一電軌，沿著該第一方向延伸，用於將該第一供應電壓提供至該第一主動區，該第一電軌具有異於該第一寬度的一第三寬度；以及 一第二電軌，沿著該第一方向延伸，用於將該第二供應電壓提供至該第二主動區，該第二電軌在該第二方向上與該第一電軌分離，且該第二電軌具有該第三寬度。
  13. 如請求項11所述之積體電路，進一步包含： 一閘極組，沿著該第二方向延伸，位於異於該第一層以及該第二層的一第三層，該閘極組與該第一主動區以及該第二主動區重疊。
  14. 如請求項13所述之積體電路，進一步包含： 一第一導體組，沿著該第二方向延伸，位於異於該第一層、該第二層以及該第三層的一第四層，該第一導體組與該閘極組以及該第三導體重疊。
  15. 如請求項14所述之積體電路，進一步包含： 該第一主動區的一第一汲/源極與該第二主動區的一第二的汲/源極之間的一第一接點，該第一接點沿著該第二方向延伸，位於異於該第一層、該第二層以及該第四層的一第五層，且與該第一主動區以及該第二主動區重疊；以及 一第一通孔，位於該第一接點以及該第三導體之間，該第一通孔將該第一接點與該第三導體電性耦合。
  16. 如請求項15所述之積體電路，進一步包含： 該第一導體組的一第一導體，與該閘極組之一第一閘極、該閘極組之一第二閘極以及該第三導體重疊；以及 一第二通孔，位於該第一導體組的該第一導體以及該第三導體之間，該第二通孔將該第一導體組的該第一導體與該第三導體電性耦合。
  17. 如請求項16所述之積體電路，進一步包含： 一第四導體，沿著該第一方向延伸，位於該第二層，與該閘極組的該第二閘極重疊，且具有該第二寬度； 一第三通孔，位於該第一導體組的該第一導體以及該第四導體之間，該第三通孔將該第一導體組的該第一導體與該第四導體電性耦合；以及 一第四通孔，位於該第四導體以及該閘極組的該第二閘極之間，該第四通孔將該第四導體與該閘極組的該第二閘極電性耦合。
  18. 如請求項14所述之積體電路，進一步包含： 該第一主動區的一第一汲/源極的一第一接點，該第一接點沿著該第二方向延伸，位於異於該第一層、該第二層以及該第四層的一第五層，且與該第一主動區重疊；以及 該第二主動區的一第二汲/源極的一第二接點，該第二接點沿著該第二方向延伸，位於該第五層，且與該第二主動區重疊。
  19. 如請求項18所述之積體電路，進一步包含： 一第一通孔，位於該第一接點以及該第三導體之間，該第一通孔將該第一接點與該第三導體電性耦合；以及 一第二通孔，位於該第二接點以及該第三導體之間，該第二通孔將該第二接點與該第三導體電性耦合。
  20. 一種積體電路的製造方法，該製造方法包含： 在一基板的一正面製造一電晶體組； 在一第一層上的該電晶體組上沉積一第一導電材料，形成用於該電晶體組的一接點組； 在該電晶體組上製造一第一通孔組； 在一第二層上的該接點組上沉積一第二導電材料，形成一電軌組，該電軌組具有一第一寬度，該第二層位於該第一層的上方； 在該第二層上的該接點組上沉積一第三導電材料，形成一第二導體組，該第二導體組具有該第一寬度，該第二導體組與該接點組重疊，且該第二導體組透過該第一通孔組與該接點組電性耦合；以及 在該第二層上的該接點組上沉積一第四導電材料，形成一第三導體組，該第三導體組具有異於該第一寬度的一第二寬度。
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