CN115472625A - 集成电路及其制造方法 - Google Patents

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CN115472625A
CN115472625A CN202210455846.9A CN202210455846A CN115472625A CN 115472625 A CN115472625 A CN 115472625A CN 202210455846 A CN202210455846 A CN 202210455846A CN 115472625 A CN115472625 A CN 115472625A
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China
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integrated circuit
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transistor
gate
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赖知佑
陈志良
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Abstract

本揭示文件提供一种集成电路及其制造方法，包含一组晶体管，该组晶体管包含一组主动区、一组电轨、一第一组导体以及一第一导体。该组主动区沿着一第一方向延伸，且位于一第一层。该组电轨沿着该第一方向延伸，且位于一第二层。该组电轨具有一第一宽度。该第一组导体沿着该第一方向延伸，且位于该第二层，并与该组主动区重叠。该第一组导体具有一第二宽度。该第一导体沿着该第一方向延伸，且位于该第二层，并位于该组第一组导体之间。该第一导体具有该第一宽度，且将该组晶体管的一第一晶体管电性耦合到该组晶体管的一第二晶体管。

Description

集成电路及其制造方法
技术领域
本揭示文件是关于一种集成电路及其制造方法，特别是关于一种具有一晶 体管组、一电轨组、多个导体组以及多个导体的集成电路及其制造方法。
背景技术
现今趋势的集成电路(integrated circuits,ICs)小型化促使了设备除了要 体积更小、功耗更低之外，还要能以更高的速度提供更多的功能。小型化的制 程也导致了更严苛的设计与制造规格，以及对于可靠度的挑战。各种电子设计 自动化(electronicdesign automation,EDA)工具的出现，除了用来生成、最 佳化及验证机体电路的标准元件布局设计，同时也能确保标准元件布局设计和 制造规格有被满足。
发明内容
本揭示文件提供一种集成电路。在一些实施例中，集成电路包含一个晶体 管组、一个电轨组、一个第一导体组以及一个第一导体。在一些实施例中，晶 体管组包含一个主动区组。在一些实施例中，主动区组沿着一个第一方向延伸， 且位于基板的第一层。在一些实施例中，电轨组沿着第一方向延伸，用以提供 第一供应电压或第二供应电压至晶体管组，且位于相异于第一层的一个第二层。 在一些实施例中，电轨组具有一个第一宽度。在一些实施例中，第一导体组沿 着第一方向延伸，位于第二层，在异于第一方向的一个第二方向上与电轨组分 离，且与主动区组重叠。在一些实施例中，第一导体组具有相异于第一宽度的 第二宽度。在一些实施例中，第一导体沿着第一方向延伸，位于第二层且位于 第一导体组之间。在一些实施例中，第一导体具有第一宽度。在一些实施例中， 第一导体将晶体管组的第一晶体管电性耦合到晶体管组的第二晶体管。
本揭示文件更提供另一种集成电路。在一些实施例中，集成电路包含一个 第一主动区、一个第二主动区、一个电轨组、一个第一导体、一个第二导体以 及一个第三导体。在一些实施例中，第一主动区沿着一个第一方向延伸，且位 于基板的第一层。在一些实施例中，第二主动区沿着第一方向延伸，位于基板 的第一层，且在异于第一方向的一个第二方向上与第一主动区分离。在一些实 施例中，电轨组沿着第一方向延伸，用以提供第一供应电压或第二供应电压， 且位于异于第一层的一个第二层。在一些实施例中，第一导体沿着第一方向延 伸，与第一主动区重叠，位于电轨组之间，且具有一个第一宽度。在一些实施例中，第二导体沿着第一方向延伸，与第二主动区重叠，位于电轨组之间，且 具有第一宽度。在一些实施例中，第三导体沿着第一方向延伸，位于第二层且 位于第一导体与第二导体之间。在一些实施例中，第三导体具有异于第一宽度 的一个第二宽度，且第三导体将第一主动区的第一区域与第二主动区的第一区 域电性耦合。
本揭示文件提供一种集成电路的制造方法。在一些实施例中，制造方法包 含：在基板的正面制造晶体管组。在第一层上的晶体管组上沉积第一导电材料， 形成用于晶体管组的接点组。在晶体管组上制造第一通孔组。在第二层上的接 点组上沉积第二导电材料，形成电轨组，此电轨组具有第一宽度，且第二层位 于第一层的上方。在第二层上的接点组上沉积第三导电材料，形成第二导体组， 第二导体组具有第一宽度，第二导体组与接点组重叠，且第二导体组透过第一 通孔组与接点组电性耦合。在第二层上的接点组上沉积第四导电材料，形成第 三导体组，此第三导体组具有异于第一宽度的一个第二宽度。
附图说明
当结合随附附图阅读时，将自下文的详细描述最佳地理解本案的态样。应 注意，根据工业中的标准实务，并未按比例绘制各特征。事实上，为了论述清 楚，可任意增加或减小各特征的尺寸。
图1根据一些实施例绘示集成电路的电路图；
图2A～2C根据一些实施例绘示集成电路的布局设计图；
图3A～3F根据一些实施例绘示集成电路的图表；
图4A～4C根据一些实施例绘示对应的集成电路的图表；
图5根据一些实施例绘示集成电路的电路图；
图6根据一些实施例绘示集成电路的俯视图；
图7根据一些实施例绘示集成电路的电路图；
图8根据一些实施例绘示集成电路的俯视图；
图9根据一些实施例绘示集成电路的电路图；
图10根据一些实施例绘示集成电路的俯视图；
图11根据一些实施例绘示集成电路的电路图；
图12根据一些实施例绘示集成电路的俯视图；
图13根据一些实施例绘示集成电路的电路图；
图14根据一些实施例绘示集成电路的俯视图；
图15根据一些实施例绘示集成电路的电路图；
图16根据一些实施例绘示集成电路的俯视图；
图17根据一些实施例绘示集成电路的形成或制造方法的流程图；
图18根据一些实施例绘示集成电路装置的制造方法的流程图；
图19根据一些实施例绘示集成电路的布局设计的产生方法的流程图；
图20根据一些实施例绘示用于设计集成电路布局设计以及制造集成电路 的系统的示意图；以及
图21根据本揭示文件的至少一个实施例绘示集成电路制造系统以及与其 相关的集成电路制造流程的方块图。
【符号说明】
100:集成电路
200:布局设计
200A～200C:部位
201:单元
201a,201b:单元边界
202:主动区图案组
202a,202b:主动区布局图案
204:栅极图案组
204a～204d:栅极图案
205:伪栅极图案组
205a,205b:伪栅极图案
206:接点图案组
206a～206j:接点图案
208,210:导电特征图案组
208a～208c,208c1,208c2:导电特征图案
210a,210b,210b1～210b3:导电特征图案
214:网格线组
214a～214e:网格线
220,222,230:通孔图案组
220a～220e,222a～222c,230a～230d:通孔图案
240:导电特征图案组
240a～240e:导电特征图案
300:集成电路
300A～300F:部位
301:单元
301a,301b:单元边界
302:主动区组
302a,302a1～302a3:主动区
302b,302b1～302b3:主动区
304,305:栅极组
304a～304d:栅极
305a,305b:伪栅极
306:接点组
306a～306j:接点
308,310:导体组
308a～308c,308c1,308c2:导体
310a,310b,310b1～310b3:导体
314:网格线组
314a～314e:网格线
320,322,330:通孔组
320a～320e,322a～322c,330a～330d:通孔
340:导体组
340a～340e:导体
390:基板
400A～400C:集成电路
402,404,422,424,426:导体
410,412,430,432,440:通孔
500,600:集成电路
604:栅极组
604a:栅极
606:接点组
606a～606c:接点
608,610:导体组
608c,610a,610b:导体
620,622,630:通孔组
620a,620b,622a,630a:通孔
700,800:集成电路
804:栅极组
804a,804b:栅极
806:接点组
806a～806f:接点
810:导体组
808c,810a1,810a2,810b:导体
820,830:通孔组
820a～820e,830a～830b:通孔
900:集成电路
902:反相器
1000,1001:集成电路
1004:栅极组
1004c:栅极
1006:接点组
1006a:接点
1008,1010:导体组
1008c,1010a1,1010b1,1010b2:导体
1022,1030:通孔组
1022a,1030c:通孔
1100,1200:集成电路
1201:线
1208,1210:导体组
1208d,1210a1～1210a3,1210b:导体
1300,1400:集成电路
1404:栅极组
1404a,1404b:栅极
1406:接点组
1406a～1406f:接点
1408,1410:导体组
1408c,1410a,1410b1,1410b2:导体
1420,1430:通孔组
1420a～1420e,1430a～1430b:通孔
1500:集成电路
1502a:多工器
1504,1506:锁存器
1508:输出电路
1510,1512,1514:反相器
1600:集成电路
1604f,1604j:栅极
1606,1607:接点组
1606a,1606b,1607a,1607b:接点
1608:导体组
1608c1,1608c3,1608c4,1608d1,1608d3:导体
1608d5,1608e:导体
1610d4:导体
1620,1622:通孔组
1620a,1620c,1620d,1622a:通孔
1630a,1630b,1630s:通孔
1640:导体组
1640a～1640d:导体
1650:通孔组
1650a～1650f:通孔
1700:集成电路的制造方法
1702～1714:操作
1800:集成电路装置的制造方法
1802,1804:操作
1900:集成电路的布局设计的产生方法
1902～1920:操作
2000:设计集成电路布局设计以及制造集成电路的系统
2002:处理器
2004:非暂态计算机可读取性储存媒体
2006:计算机程序码
2008:总线
2010:输入/输出接口
2012:网络接口
2014:网络
2016:布局设计
2018:使用者界面
2020:制造单元
2100:集成电路制造系统
2120:设计厂
2122:集成电路设计布局
2130:遮罩厂
2132:遮罩数据准备
2134:遮罩制造
2140:集成电路制造厂
2142:晶圆
2145:遮罩
2152:制造工具
2160:集成电路装置
A1,A2,B1,B2:输入节点
A-A’,B-B’,C-C’:平面
CP,clkb,clkbb:时脉信号
D:数据信号
D1a,D2a,D3a:距离
D1b,D2b,D3b:距离
IN5:输入节点
M0:金属0层
M0A:厚金属0层
M0B:薄金属0层
M1～M14:节点
MD:金属过扩散层
mx_ax,ml_b,sl_a,sl_bx:信号
N1-1～N13-2:NMOS晶体管
OD:氧化物扩散层
OUT5～9:输出节点
P1a,P2a,P3a:间距
P1b,P2b,P3b,P4b1,P4b2:间距
P1-1～P13-2:PMOS晶体管
Q,mx1～mx3:输出信号
SE:扫描启动信号
SEB:反相扫描启动信号
SI:扫描信号
T1～T32:晶体管
VBB,VPP:电压
VD1,VD2:通孔过扩散层
VDD:电压源
VSS:参考电压源
W1a,W2a:宽度
W1b,W2b:宽度
ZN:输出节点
具体实施方式
以下揭示内容提供许多不同实施例或实例，以便实施所提供的标的的不同 特征。下文描述部件及布置的特定实例以简化本案。当然，这些仅为实例且不 欲为限制性。举例而言，在下文的描述中，第一特征形成于第二特征上方或第 二特征上可包括以直接接触形成第一特征与第二特征的实施例，且亦可包括可 在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可不处 于直接接触的实施例。另外，本案可在各实例中重复元件符号及/或字母。此 重复是出于简化与清楚目的，且本身并不指示所论述的各实施例及/或配置之 间的关系。
此外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下 方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所图示一个元 件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图 所描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。设 备可经其他方式定向(旋转90度或处于其他定向上)且因此可类似解读本文 所使用的空间相对性描述词。
在一些实施例中，集成电路包含一个晶体管组、一个电轨组、一个第一导 体组以及一个第一导体。
在一些实施例中，晶体管组包含一个主动区组。在一些实施例中，主动区 组沿着一个第一方向延伸，且位于一个基板的一个第一层上。
在一些实施例中，电轨组沿着第一方向延伸，且位于异于第一层的一个第 二层上。在一些实施例中，电轨组用以提供一个第一供应电压或是一个第二供 应电压至晶体管组。在一些实施例中，电轨组位于异于第一层的一个第二层上。 在一些实施例中，电轨组具有一个第一宽度。
在一些实施例中，第一导体组沿着第一方向延伸，且位于第二层上。在一 些实施例中，第一导体组与主动区组重叠，且在异于第一方向的一个第二方向 上与电轨组分离。在一些实施例中，第一导体组具有异于第一宽度的一个第二 宽度。
在一些实施例中，第一导体沿着第一方向延伸，且位于第二层上。在一些 实施例中，第一导体位于第一导体组之间。
在一些实施例中，第一导体具有第一宽度。在一些实施例中，因为第一导 体具有异于第二宽度的第一宽度，第一导体可以将晶体管组的一个第一晶体管 电性耦合至晶体管组的一个第二晶体管，且本揭示文件中的集成电路因此提供 了更多的布线灵活性以及更多的通孔设置点，进一步与其他方法相比增加了布 线资源。
图1根据一些实施例绘示集成电路100的电路图。在一些实施例中，集成 电路100为一个2-2及或非逻辑(AND OR INVERT,AOI)电路。本揭示文件 中的2-2AOI电路用于说明，其他类型的电路，包含其他类型的AOI电路均在 本揭示文件的范围内。
集成电路100包含p型金属氧化物半导体(p-type metal oxide semiconductor,PMOS)晶体管P1-1、P1-2、P1-3以及P1-4，耦合至n型金属 氧化物半导体(n-type metaloxide semiconductor,NMOS)晶体管N1-1、N1-2、 N1-3以及N1-4。
PMOS晶体管P1-1的栅极端与NMOS晶体管N1-1的栅极端耦合在一起， 并被配置为输入节点B2。PMOS晶体管P1-2的栅极端与NMOS晶体管N1-2 的栅极端耦合在一起，并被配置为输入节点B1。PMOS晶体管P1-3的栅极端 与NMOS晶体管N1-3的栅极端耦合在一起，并被配置为输入节点A1。PMOS 晶体管P1-4的栅极端与NMOS晶体管N1-4的栅极端耦合在一起，并被配置 为输入节点A2。
PMOS晶体管P1-1的源极端与NMOS晶体管N1-2的源极端耦合至电压 源VDD。NMOS晶体管N1-1的源极端与NMOS晶体管N1-4的源极端耦合至 参考电压源VSS。
NMOS晶体管N1-2的源极端与NMOS晶体管N1-1的漏极端耦合在一起。 NMOS晶体管N1-3的源极端与NMOS晶体管N1-4的漏极端耦合在一起。
PMOS晶体管P1-4的源极端、PMOS晶体管P1-3的源极端、PMOS晶体 管P1-2的漏极端以及PMOS晶体管P1-1的漏极端耦合至彼此。
PMOS晶体管P1-4的漏极端、PMOS晶体管P1-3的漏极端、NMOS晶体 管N1-2的漏极端以及NMOS晶体管N1-3的漏极端耦合至彼此，并被配置为 输出节点ZN。如图3A所示，PMOS晶体管P1-3、P1-4的漏极端以及NMOS 晶体管N1-2、N1-3的漏极端通过至少一个导体308c1(于图3A以及图3D～3F 描述)耦合在一起。在一些实施例中，一个或多个漏极或源极与另一者调换。
集成电路100中的其他配置、安排或其他电路也在本揭示文件的范围内。
图2A～2C根据一些实施例绘示集成电路的布局设计200的图表。布局设 计200是图3A～3F中的集成电路300的布局图。
图2A是布局设计200的对应部位200A的图表，为了便于说明而简化。
图2B是布局设计200的对应部位200B的图表，为了便于说明而简化。
图2C是布局设计200的对应部位200C的图表，为了便于说明而简化。
为了便于说明，位于图2A～2C、图3A～3F、图4A～4C、图6、图8、图 10、图12、图14或图16当中的一图或多个图中的一些标记元件未在图2A～2C、 图3A～3F、图4A～4C、图6、图8、图10、图12、图14或图16当中的一图 或多个图中标记出来。在一些实施例中，布局设计200包含没有在图2A～2C 中示出的额外元件。
部位200A包含布局设计200当中的一个或多个特征，例如氧化物扩散 (oxidediffusion,OD)层、主动层、栅极(POLY)层、金属过扩散(metal over diffusion,MD)层、金属0(metal 0,M0)层、通孔过栅极(via over gate,VG) 层、通孔过扩散(via overdiffusion,VD)层或金属1(metal 1,M1)层。
部位200B包含布局设计200当中的一个或多个金属0(M0)层的特征。 部位200B包含布局设计200当中的一个或多个金属1(M1)层的特征。
布局设计200可以用于制造图1中的集成电路100。布局设计200可以用 于制造图3A～3F中的集成电路300。
布局设计200对应于单元201。单元201包含沿着一个第一方向X延伸的 单元边界201a以及201b。单元201对应于图1中集成电路100的一个标准单 元。在一些实施例中，布局设计200沿着单元边界201a以及201b与其他单元 布局设计(未示出)邻接，亦沿着在一个第二方向Y上延伸的单元边界(未 示出)与其他单元布局设计邻接。在一些实施例中，第二方向Y与第一方向X 相异。在一些实施例中，布局设计200是一个单一高度标准单元。
布局设计200包含一个或多个沿着第一方向X延伸的主动区布局图案 202a或202b(统称为主动区图案组202)。
本揭示文件的实施例所使用的术语“布局图案”，为了简洁起见，在本揭 示文件的其他部分中也称为“图案”。
主动区图案组202的主动区布局图案202a以及202b在第二方向Y上彼 此分离。主动区图案组202可以用于制造集成电路300、600、800、1000、1200、 1400或1600的一个对应的主动区组302或1602(图3A～3F、图6、图8、图 10、图12、图14或图16)。
在一些实施例中，主动区组302位于集成电路300、600、800、1000、1200、 1400或1600的一个正面。在一些实施例中，主动区图案组202的主动区布局 图案202a以及202b可以用于制造集成电路300、600、800、1000、1200、1400 或1600中对应的主动区组302的主动区302a以及302b。在一些实施例中， 主动区图案组202的主动区布局图案202a以及202b可以用于制造集成电路 1600中对应的主动区组1602的主动区1602a以及1602b。
在一些实施例中，主动区图案组202被称为氧化物扩散区，其定义了至少 集成电路300、600、800、1000、1200、1400或1600的源极扩散区或漏极扩 散区。
在一些实施例中，主动区图案组202的主动区布局图案202a可以用于制 造集成电路300、600、800、1000、1200、1400或1600中的p型金属氧化物 半导体(p-type metal oxidesemiconductor,PMOS)晶体管的源极区以及漏极区， 且主动区图案组202的主动区布局图案202b可以用于制造集成电路300、600、 800、1000、1200、1400或1600中的n型金属氧化物半导体(n-type metal oxide semiconductor,NMOS)晶体管的源极区以及漏极区。在一些实施例中，主动 区图案组202的主动区布局图案202b可以用于制造集成电路300、600、800、1000、1200、1400或1600中的PMOS晶体管的源极区以及漏极区，且主动区 图案组202的主动区布局图案202a可以用于制造集成电路300、600、800、 1000、1200、1400或1600中的NMOS晶体管的源极区以及漏极区。
在一些实施例中，主动区图案组202位于一个第一布局层。在一些实施例 中，第一布局层对应于布局设计200或集成电路300、600、800、1000、1200、 1400或1600当中的一或是多个的主动层或氧化物扩散层。
在一些实施例中，主动区布局图案202a可以用于制造p型鳍式场效晶体 管、p型纳米片晶体管或p型纳米线晶体管当中的一或是多个的源极区以及漏 极区，而主动区布局图案202b可以用于制造n型鳍式场效晶体管、n型纳米 片晶体管或n型纳米线晶体管当中的一或是多个的源极区以及漏极区。
在一些实施例中，主动区布局图案202a可以用于制造n型鳍式场效晶体 管、n型纳米片晶体管或n型纳米线晶体管当中的一或是多个的源极区以及漏 极区，而主动区布局图案202b可以用于制造p型鳍式场效晶体管、p型纳米 片晶体管或p型纳米线晶体管当中的一或是多个的源极区以及漏极区。
主动区图案组202的其他宽度或主动区图案组202中的其他数量的主动区 图案也在本揭示文件的范围内。
主动区图案组202中的其他布局层的其他配置、安排，或主动区图案组 202中的其他图案数量均在本揭示文件的范围内。
布局设计200进一步包含一个或多个沿着第二方向Y延伸的栅极图案 204a、204b、204c或204d(统称为栅极图案组204)。栅极图案组204的栅 极图案各自与相邻的栅极图案组204的栅极图案在第一方向X上彼此分离(未 示出)。
栅极图案组204可以用于制造集成电路300、600、800、1000、1200、1400 或1600的一个对应的栅极组304。
在一些实施例中，栅极图案组204的栅极图案204a、204b、204c以及204d 可以用于制造集成电路300、600、800、1000、1200、1400或1600的对应的 栅极304a、304b、304c以及304d。
在一些实施例中，栅极图案组204中的每个栅极图案，在图2A～2C中以 标签P1-1至P1-4以及N1-1至N1-4标示，并以此确定了根据图2A中对应的 栅极图案制造的图1以及图3A～3F中对应的晶体管。
在一些实施例中，栅极图案组204的栅极图案204a、204b、204c或204d 的至少一部位可以用于制造集成电路300、600、800、1000、1200、1400或 1600的NMOS晶体管的栅极，且栅极图案组204的栅极图案204a、204b、204c 或204d的至少一部位可以用于制造集成电路300、600、800、1000、1200、1400或1600的PMOS晶体管的栅极。
栅极图案组204位于主动区图案组202之上。栅极图案组204位于异于第 一布局层的一个第二布局层。在一些实施例中，第二布局层异于第一布局层。 在一些实施例中，第二布局层对应于布局设计200或集成电路300、600、800、 1000、1200、1400或1600当中的一或是多个的栅极层。在一些实施例中，栅 极层位于氧化物扩散层之上。
栅极图案组204中的其他布局层的其他配置、安排，或栅极图案组204 中的其他图案数量均在本揭示文件的范围内。
布局设计200进一步包含一个或多个沿着第二方向Y延伸的栅极图案 205a或205b(统称为伪栅极图案组205)。
伪栅极图案组205可以用于制造集成电路300、600、800、1000、1200、 1400或1600的一个对应的伪栅极组305。在一些实施例中，伪栅极图案205a 以及205b可以用于制造集成电路300、600、800、1000、1200、1400或1600 的伪栅极组305的对应的伪栅极305a以及305b。在一些实施例中，伪栅极是 一个没有功用的晶体管的栅极。
伪栅极图案组205位于第二布局层。伪栅极图案组205中的其他布局层的 其他配置、安排，或伪栅极图案组205中的其他图案数量均在本揭示文件的范 围内。
布局设计200进一步包含一个或多个沿着第二方向Y延伸的接点图案 206a、206b、206c、…、206j(统称为接点图案组206)。
接点图案组206的接点图案各自与相邻的接点图案组206的接点图案在至 少第一方向X或第二方向Y上彼此分离。接点图案206c与接点图案206h彼 此以距离D1a分离。
接点图案组206可以用于制造集成电路300、600、800、1000、1200、1400 或1600的一个对应的接点组306。在一些实施例中，接点图案组206的接点 图案206a、206b、206c、…、206j可以用于制造接点组306的对应的接点306a、 306b、306c、…、306j。在一些实施例中，接点图案组206也被称为金属过扩 散(MD)图案组。
在一些实施例中，接点图案组206当中的一或是多个接点图案206a、206b、206c、…、206j可以用于制造集成电路300、600、800、1000、1200、1400或1600的一个NMOS或一个PMOS的源极端或漏极端。
在一些实施例中，接点图案组206与主动区图案组202重叠。接点图案组 位于一个第三布局层。在一些实施例中，第三布局层对应于布局设计200或集 成电路300、600、800、1000、1200、1400或1600当中的一或是多个的接点 层或金属过扩散(MD)层。在一些实施例中，第三布局层与第二布局层相同。 在一些实施例中，第三布局层异于第一布局层。
接点图案组206中的其他布局层的其他配置、安排，或接点图案组206 中的其他图案数量均在本揭示文件的范围内。
布局设计200进一步包含一个或多个沿着至少第二方向Y或第一方向X 延伸的导电特征图案208a、208b或208c(统称为导电特征图案组208)。
导电特征图案组208的导电特征图案各自与相邻的导电特征图案组208 的导电特征图案在至少第二方向Y或第一方向X上彼此分离。
导电特征图案208c包含导电特征图案208c1以及208c2。虽然导电特征图 案208c在图中以不连续的图案所呈现，但在一些实施例中，多个导电特征图 案208c的部位会组合以形成连续图案。
在一些实施例中，导电特征图案208a以及208b会被称为电轨图案组208。 在一些实施例中，导电特征图案208a或208b被称为对应的电轨图案208a或 208b。
导电特征图案组208可以用于制造集成电路300、600、800、1000、1200、 1400或1600的对应的导体组308。在一些实施例中，导体308a以及308b被 称为电轨组308。在一些实施例中，导电特征图案208a、208b或208c可以用 于制造集成电路300、600、800、1000、1200、1400或1600的对应的导体组 308的导体308a、308b或308c。在一些实施例中，导体308a或308b被称为 对应的电轨308a或308b。在一些实施例中，导体组308位于集成电路300的 正面(未标示)。
导电特征图案组208与栅极图案组204以及主动区图案组202重叠。在一 些实施例中，导电特征图案组208位于一个第四布局层。在一些实施例中，第 四布局层异于第一布局层、第二布局层以及第三布局层。在一些实施例中，第 四布局层对应于布局设计200或集成电路300、600、800、1000、1200、1400 或1600当中的一或是多个的金属0(M0)层。在一些实施例中，金属0(M0) 层位于氧化物扩散层、栅极层、金属过扩散(MD)层、通孔过栅极(VG)层 以及通孔过扩散(VD)层之上。
导电特征图案组208中的其他布局层的其他配置、安排，或导电特征图案 组208中的其他图案数量均在本揭示文件的范围内。
布局设计200进一步包含一个或多个沿着第一方向X延伸的导电特征图 案210a或210b(统称为导电特征图案组210)，且位于第四布局层。
导电特征图案组210可以用于制造集成电路200的对应的导体组310(图 3A～3F)。导电特征图案210a以及210b可以用于制造对应的导体310a以及 310b。
导电特征图案210c包含导电特征图案210c1、210c2以及210c3。
虽然导电特征图案210a在图中以连续的图案呈现，但在一些实施例中， 导电特征图案210a被分割成两个或多个不连续的图案。
虽然导电特征图案210c在图中以不连续的图案所呈现，但在一些实施例 中，多个导电特征图案210c的部位会组合以形成连续图案。
导电特征图案组210与至少栅极图案组204、主动区图案组202以及接点 图案组206重叠。在一些实施例中，导电特征图案组210与布局设计200的其 他布局层的其他底层图案(为了便于说明未示出)重叠。
导电特征图案组208中的每个导电特征图案在第二方向Y上各自与相邻 的导电特征图案组208中的导电特征图案以一个间距P1a分离。
导电特征图案组210中的每个导电特征图案在第二方向Y上各自与相邻 的导电特征图案组210中的导电特征图案以一个间距P2a分离。在一些实施例 中，间距P1a等于间距P2a。在一些实施例中，间距P1a异于间距P2a。
如图2B所示，在一些实施例中，导电特征图案组208以及210具有一个 对应的颜色A以及B。颜色A或B表示在一个多层遮罩组的同一遮罩上形成 一个相同颜色的导电特征图案208，而在多层遮罩组的不同遮罩上形成相异颜 色B的导电特征图案210。图2B中绘示了两种颜色A以及B作为示例。在一 些实施例中，多于或少于两个颜色存在于布局设计200。
导电特征图案组208中的每个导电特征图案与相邻的导电特征图案组210 中导电特征图案在第二方向Y上以距离D2a分离。在一些实施例中，距离D2a 大于或等于宽度W2a/2(于下文描述)。其他距离D2a的数值均在本揭示文件 的范围内。
在一些实施例中，若距离D2a不至少大于或等于宽度W2a/2，则导电特征 图案组208中的导电结构没有在第二方向Y上充分与导电特征图案组210中 的导电结构分离，无法确保一致的制造产量。
至少导电特征图案208a、208b或208c在第二方向Y上具有宽度W1a。 在一些实施例中，至少导电特征图案208a、208b或208c其中的一在第二方向 Y上具有一个宽度，此宽度异于导电特征图案208a、208b或208c中另一者的 宽度。
至少导电特征图案210a以及210b在第二方向Y上具有宽度W2a。
在一些实施例中，宽度W1a大于宽度W2a。在一些实施例中，宽度W1a 至少是宽度W2a的1.5倍。在一些实施例中，宽度W1a为宽度W2a的3倍。 在一些实施例中，若宽度W1a在第二方向Y上不到宽度W2a的1.5倍，则导 电特征图案组208中的电阻会增加，进而影响布局设计200的性能。
在一些实施例中，导电特征图案208c被称为厚金属0(M0)图案，因为 第二方向Y上的宽度W1a大于导电特征图案210的宽度W2a(称为薄金属0 (M0)图案)。在一些实施例中，通过增加导电特征图案208c的宽度，导电 特征图案208c与下方的接点图案组206的更多区域重叠，进而增加了导电特 征图案208c与接点图案组206之间的通孔放置点，进而增加了在至少金属0 (M0)层中的布线资源。在一些实施例中，通过增加在至少金属0(M0)层 中的布线资源，与其他方法相比，增加了上金属层(例如金属1(M1)层等) 中的布线资源，进而减少了布局设计200的单元面积。
在一些实施例中，对应的导电特征图案208a、210a、208c、210b以及208b 的宽度在第二方向Y上随着厚度轮流交替。举例而言，如图2B所示，导电特 征图案210a位于导电特征图案208a以及208c之间，且导电特征图案208a的 宽度W1a在第二方向Y上在厚(例如宽度W1a)与薄(例如宽度W2a)之间 轮流交替。举例而言，如图2B所示，对应的导电特征图案208a、208c以及 208b的宽度具有一个厚宽度(例如宽度W1a)，其与具有一个薄宽度(例如宽度W2a)的对应的导电特征图案210a以及210b的宽度轮流交替。
在一些实施例中，通过让导电特征图案208c具有宽度W1a，且宽度W1a 等同于导电特征图案208a以及208b的宽度，间距P1a会与间距P2a相等，因 此导电特征图案组208以及210在第二方向Y上会是一致的，进而产生比其 他方法更加前后一致或规律的布局设计200。
其他导电特征图案组208以及210的宽度均在本揭示文件的范围内。
在一些实施例中，导电特征图案210a、208c、以及210c对应于布局设计 200中的三个金属0(M0)布线轨。其他金属0(M0)布线轨的数量均在本揭 示文件的范围内。
导电特征图案组208或210中的其他布局层的其他配置、安排，或导电特 征图案组208或210中的其他图案数量均在本揭示文件的范围内。
布局设计200进一步包含一个网格线组214。网格线组214沿着第一方向 X延伸。网格线组214包含至少网格线214a、214b、214c、214d或214e。网 格线组214的网格线各自与相邻的网格线组214的网格线在第二方向Y上以 一个间距(例如P1a/2或P2a/2)彼此分离。
在一些实施例中，网格线组214的网格线214a、214b、214c、214d以及 214e各自定义了对应的导电特征图案208a、210a、208c、210b以及208b位于 的区域。在一些实施例中，网格线214a或214e与对应的单元边界201a或201b 对齐。在一些实施例中，网格线组214也被称为金属0(M0)布线轨组。
布局设计200进一步包含一个或多个通孔图案220a、220b、…、220e(统 称为通孔图案组220)或一个或多个通孔图案222a、222b、222c(统称为通孔 图案组222)。
通孔图案组220可以用于制造集成电路300、600、800、1000、1200、1400 或1600的对应的通孔组320。通孔图案组222可以用于制造集成电路300、600、 800、1000、1200、1400或1600的对应的通孔组322。
在一些实施例中，通孔图案组220的通孔图案220a、220b、…、220e可 以用于制造集成电路300、600、800、1000、1200、1400或1600的对应的通 孔320a、320b、…、320e。
在一些实施例中，通孔图案组222的通孔图案222a、222b以及222c可以 用于制造集成电路300、600、800、1000、1200、1400或1600的对应的通孔 322a、322b以及322c。
通孔图案组220或222位于布局设计200或集成电路300、600、800、1000、 1200、1400或1600当中的一或是多个的通孔过扩散(VD)层。在一些实施 例中，通孔过扩散(VD)层位于金属过扩散(MD)层以及氧化物扩散层之上。 在一些实施例中，通孔过扩散(VD)层位于金属过扩散(MD)层以及金属0 (M0)层之间。在一些实施例中，通孔过扩散(VD)层位于第三布局层以及 第四布局层之间。其他布局层均在本揭示文件的范围内。
在一些实施例中，通孔图案组220位于接点图案组206以及导电特征图案 组208之间。在一些实施例中，通孔图案组222位于接点图案组206以及导电 特征图案组210之间。
如图2A所示，在一些实施例中，通孔图案组220以及222具有对应的颜 色VD2或VD1。颜色VD2表示在一个多层遮罩组的同一遮罩上形成一个相同 颜色的通孔图案组220的通孔图案，而在多层遮罩组的不同遮罩上形成相异颜 色VD1的通孔图案组222的通孔图案。图2B中绘示了两种颜色VD1以及VD2 作为示例。在一些实施例中，多于或少于两个颜色存在于布局设计200。
在一些实施例中，在布局设计200的通孔过扩散(VD)层中，位于导电 特征图案208c(例如厚金属0(M0))之下的每个通孔图案为通孔图案组220 的一部分，且具有颜色VD2。举例而言，通孔图案220b以及220d在导电特 征图案208c下方(例如厚金属0(M0))，因此是通孔图案组220的一部分 且具有颜色VD2。
在一些实施例中，在布局设计200的通孔过扩散(VD)层中，位于导电 特征图案210a以及210b(例如薄金属0(M0))之下的每个通孔图案为通孔 图案组222的一部分，且具有颜色VD1。
在一些实施例中，通孔图案组220以及222是使用了不同的遮罩所形成的， 以确保达到一致的制造良率，因为通孔图案组220中的一个或多个通孔图案与 通孔图案组222中相邻的通孔图案所分开的距离或间隔可能会违反设计规则。 在一些实施例中，相邻元件包含直接位于彼此隔壁的元件。举例而言，如图 2A所示，通孔图案222b以及220d位于相邻的金属0(M0)轨下方，且以距 离D3a分离。在一些实施例中，距离D3a不满足最小间距设计规则，因此使 用不同的遮罩来形成通孔图案222b以及220d。在一些实施例中，使用通孔图 案220b以及220d不会导致遮罩数量的增加，因为在电轨图案下方的通孔图案 组220中的通孔图案使用了与形成通孔图案组220的遮罩不同的遮罩来形成。 因此，通过利用本揭示文件的特征，与其他方法相比，即使达成了额外的布线 资源，形成集成电路300、600、800、1000、1200、1400或1600的通孔过扩 散(VD)遮罩的数量也不会增加。
在一些实施例中，与其他方法相比，可以通过增加通孔图案组220中的一 个或多个通孔图案的尺寸，进而降低电阻。
至少通孔图案组220或222中的其他布局层的其他配置、安排，或通孔图 案组220或222中的其他图案数量均在本揭示文件的范围内。
布局设计200进一步包含一个或多个通孔图案230a、230b、…、230d(统 称为通孔图案组230)。
通孔图案组230可以用于制造集成电路300、600、800、1000、1200、1400 或1600的对应的通孔组330。
在一些实施例中，通孔图案组230的通孔图案230a、230b、…、230d可 以用于制造集成电路300、600、800、1000、1200、1400或1600的对应的通 孔330a、330b、…、330d。
在一些实施例中，通孔图案组230位于栅极图案组204以及导电特征图案 组208之间。
通孔图案组230位于布局设计200或集成电路300、600、800、1000、1200、 1400或1600当中的一或是多个的通孔过栅极(VG)层。在一些实施例中， 通孔过栅极(VG)层位于氧化物扩散层、金属过扩散(MD)层以及栅极层之 上。在一些实施例中，通孔过栅极(VG)层位于栅极层以及金属0(M0)层 之间。在一些实施例中，通孔过栅极(VG)层位于第二布局层以及第四布局 层之间。其他布局层均在本揭示文件的范围内。
至少通孔图案组230中的其他布局层的其他配置、安排，或通孔图案组 230中的其他图案数量均在本揭示文件的范围内。
布局设计200进一步包含一个或多个沿着至少第二方向Y延伸的导电特 征图案240a、240b、…、240e(统称为导电特征图案组240)。
导电特征图案组240可以用于制造集成电路300、600、800、1000、1200、 1400或1600的对应的导体组340。导电特征图案组240的导电特征图案240a、 240b、…、240e可以用于制造集成电路300、600、800、1000、1200、1400 或1600的对应的导体340a、340b、…、340e。
在一些实施例中，通孔图案组240与导电特征图案组208以及210重叠。 在一些实施例中，通孔图案组240位于一个第五布局层。在一些实施例中。第 五布局层异于第一布局层、第二布局层、第三布局层以及第四布局层。在一些 实施例中第五布局层对应于布局设计200或集成电路300、600、800、1000、 1200、1400或1600当中的一或是多个的金属1(M1)层。在一些实施例中， 金属1(M1)层位于金属0(M0)层、氧化物扩散层、金属过扩散(MD)层以及栅极层之上。
导电特征图案组240中的其他布局层的其他配置、安排，或导电特征图案 组240中的其他图案数量均在本揭示文件的范围内。
布局设计200进一步包含位于布局设计200或集成电路300、600、800、 1000、1200、1400或1600当中的一或是多个的通孔过金属0(via over metal 0, V0)层上的通孔图案组中的一个或多个通孔图案(未于图2A示出)。在一些 实施例中，通孔过金属0(M0)层位于氧化物扩散层、金属过扩散(MD)层、 栅极层以及金属0(M0)层之上。在一些实施例中，通孔过金属0(M0)层 位于金属1(M1)层之下。在一些实施例中，通孔过金属0(M0)层位于第 四布局层以及第五布局层之间。其他布局层均在本揭示文件的范围内。
位于通孔过金属0(M0)层的通孔图案组可以用于制造集成电路 400A～400C对应的通孔410、412、430、432、440或集成电路1600对应的通 孔组1630。
至少位于通孔过金属0(M0)层的通孔图案组中的其他布局层的其他配 置、安排，或通孔图案组中的其他图案数量均在本揭示文件的范围内。
图3A～3F根据一些实施例绘示集成电路300的图表。
图3A是集成电路300的对应部位300A的图表，为了便于说明而简化。 图3B是集成电路300的对应部位300B的图表，为了便于说明而简化。图3C 是集成电路300的对应部位300C的图表，为了便于说明而简化。
图3D～3F根据一些实施例绘示集成电路300对应的截面图。图3D根据一 些实施例绘示集成电路300与平面A-A’相交的截面图。图3E根据一些实施例 绘示集成电路300与平面B-B’相交的截面图。图3F根据一些实施例绘示集成 电路300与平面C-C’相交的截面图。
与图1、图2A～2C、图3A～3F、图4A～4C以及图5～16(如下所示)当中 的一或多个中的元件相同或相似的元件以相同的标号标记，因此省略详细描述。
集成电路300是图1的集成电路100的实施例。集成电路300是以布局设 计200所制造。集成电路300的结构关系(包含对齐、距离、长度以及宽度)、 配置以及层，皆与图2A～2C的布局设计200的结构关系、配置以及层相似， 且为了简洁起见，在至少图3A～3F中将不再进行类似的详细描述。
举例而言，在一些实施例中，布局设计200的至少宽度W1a、W2a或距 离D1a、D2a、D3a或间距P1a、P2a相似于集成电路300的对应的宽度W1b、 W2b或对应的距离D1b、D2b、D3b或对应的间距P1b、P2b，为了简洁起见， 省略类似的详细描述。举例而言，在一些实施例中，布局设计200的宽度、距 离或间距当中至少一个或多个相似于集成电路300的对应的宽度、距离或间距， 且为了简洁起见，省略类似的详细描述。举例而言，在一些实施例中，布局设计200的单元边界201a或201b相似于集成电路300的对应的单元边界301a 或301b，且为了简洁起见，省略类似的详细描述。
集成电路300包含至少主动区组302、栅极组304、绝缘区域303、伪栅 极组305、接点组306、导体组308、导体组310、通孔组320、通孔组322、 通孔组330或导体组340。
主动区组302包含一个或多个嵌入在基板390的主动区302a或302b。
基板具有一个正面以及一个与正面相反的背面(未标示出)。在一些实施 例中，至少主动区组302、栅极组304、接点组306、导体组308或导体组310 在基板290的正面形成。
在一些实施例中，主动区组302对应于纳米片晶体管的纳米片结构(未标 示出)。在一些实施例中，主动区组302包含透过磊晶成长制程所生成的漏极 区以及源极区。在一些实施例中，主动区组302包含在对应的漏极区以及源极 区使用磊晶材料所生成的漏极区以及源极区。
其他晶体管类型均在本揭示文件的范围内。举例而言，在一些实施例中， 主动区组302对应于纳米线晶体管的纳米线结构(未示出)。在一些实施例中， 主动区组302对应于平面晶体管的平面结构(未示出)。在一些实施例中，主 动区组302对应于互补场效晶体管(complementary FETs,CFETs)的结构(未 示出)。
在一些实施例中，主动区302a对应于集成电路300、600、800、1000、 1200、1400或1600的PMOS晶体管的源极区或漏极区，且主动区302b对应 于集成电路300、600、800、1000、1200、1400或1600的NMOS晶体管的源 极区或漏极区。
在一些实施例中，主动区302a对应于集成电路300、600、800、1000、 1200、1400或1600的NMOS晶体管的源极区或漏极区，且主动区302b对应 于集成电路300、600、800、1000、1200、1400或1600的PMOS晶体管的源 极区或漏极区。
在一些实施例中，至少主动区302a为一个p型掺杂源/漏极区，且主动区 302b为一个嵌入在基板290的介电材料中的n型掺杂源/漏极区。在一些实施 例中，至少主动区302a为一个n型掺杂源/漏极区，且主动区302b为一个嵌 入在基板290的介电材料中的p型掺杂源/漏极区。
主动区302a对应于图1中的PMOS晶体管P1-1至P1-4的源极区以及漏 极区，且主动区302b对应于图1中的NMOS晶体管N1-1至N1-4的源极区以 及漏极区。
主动区组302的其他布局层的其他配置、安排，或主动区组302中的其他 结构数量均在本揭示文件的范围内。
栅极组304包含一个或多个栅极304a、304b、304c或304d。在一些实施 例中，至少栅极304a、304b、304c或304d的一部分为集成电路300、600、 800、1000、1200、1400或1600的NMOS晶体管的栅极，且至少栅极304a、 304b、304c或304d的一部分为集成电路300、600、800、1000、1200、1400 或1600的PMOS晶体管的栅极。
栅极304a对应于PMOS晶体管P1-1以及NMOS晶体管N1-1的栅极。
栅极304b对应于PMOS晶体管P1-2以及NMOS晶体管N1-2的栅极。
栅极304c对应于PMOS晶体管P1-3以及NMOS晶体管N1-3的栅极。
栅极304d对应于PMOS晶体管P1-4以及NMOS晶体管N1-4的栅极。
栅极组305包含一个或多个栅极305a或305b。在一些实施例中，至少栅 极305a或305b对应于一个伪栅极。在一些实施例中，伪栅极是一个没有功用 的晶体管的栅极。在一些实施例中，至少栅极305a或305b对应于一个氧化物 扩散边缘的连续多晶硅(continuouspoly on OD edge,CPODE)区域或是氧化 物扩散边缘的多晶硅(poly on OD edge,PODE)区域。
栅极组304或305的其他布局层的其他配置、安排，或栅极组304或305 中的其他栅极数量均在本揭示文件的范围内。
绝缘区域303用于将主动区组302、栅极组304、伪栅极组305、接点组 306、导体组308、导体组310、通孔组320、通孔组322、通孔组330或导体 组340当中的一或是多个元件与另一者电性隔离。
在一些实施例中，绝缘区域303包含在方法1700(图17)期间，在各自 不同时间沉积的多个绝缘区域。在一些实施例中，绝缘区域为介电材料。在一 些实施例中，介电材料包含二氧化硅、氮氧化硅等。
绝缘区域303的其他布局层的其他配置、安排，或绝缘区域303中的其他 部位数量均在本揭示文件的范围内。
接点组306包含至少接点306a、…、306i或306j。
接点组306中的每个接点对应于集成电路100的晶体管P1-1至P1-4或晶 体管N1-1至N1-4的一个或多个漏极端或源极端。
在一些实施例中，接点组306中的一个或多个接点与主动区组302中的一 对主动区重叠，因此将主动区组302的一对主动区与对应的晶体管的源极或漏 极电性耦合。
接点306a对应于PMOS晶体管P1-1的漏极端。
接点306b对应于PMOS晶体管P1-1以及P1-2的源极端，且将PMOS晶 体管P1-1以及P1-2的源极电性耦合。
接点306c对应于PMOS晶体管P1-2的漏极端以及PMOS晶体管P1-3的 源极端，且将PMOS晶体管P1-2的漏极与PMOS晶体管P1-3的源极电性耦 合。
接点306d对应于PMOS晶体管P1-3以及P1-4的漏极端，且将PMOS晶 体管P1-3以及P1-4的漏极电性耦合。
接点306e对应于PMOS晶体管P1-4的源极端。
接点306f对应于NMOS晶体管N1-1的源极端。
接点306g对应于NMOS晶体管N1-1的漏极端以及NMOS晶体管N1-2 的源极端，且将NMOS晶体管N1-1的漏极以及NMOS晶体管N1-2的源极电 性耦合。
接点306h对应于NMOS晶体管N1-2以及N1-3的漏极端，且将NMOS 晶体管N1-2以及N1-3的漏极电性耦合。
接点306i对应于NMOS晶体管N1-4的漏极端以及NMOS晶体管N1-3 的源极端，且将NMOS晶体管N1-4的漏极以及NMOS晶体管N1-3的源极电 性耦合。
接点306j对应于NMOS晶体管N1-4的源极端。
接点组306的其他长度或宽度均在本揭示文件的范围内。接点组306的其 他布局层的其他配置、安排，或接点组306中的其他接点数量均在本揭示文件 的范围内。
导体组308包含一个或多个导体308a、308b或308c。
导体308c包含导体308c1以及308c2。
导体组310包含一个或多个导体310a或310b。
导体310b包含导体310b1、310b2以及310b3。
导体组308或310的其他长度或宽度均在本揭示文件的范围内。导体组 308或310的其他布局层的其他配置、安排，或是导体组308或310中的其他 导体数量均在本揭示文件的范围内。
通孔组320包含一个或多个通孔320a、320b、320c、320d或320e。在一 些实施例中，通孔组320位于接点组306以及导体组308之间。通孔组320 被嵌入于绝缘区域303。通孔组320位于接点组306与导体组308重叠的位置。
在一些实施例中，通孔组320用于将接点组306中的一个对应的接点与导 体组308电性耦合。
通孔组322包含一个或多个通孔322a、322b或322c。在一些实施例中， 通孔组322位于接点组306以及导体组310之间。通孔组322被嵌入于绝缘区 域303。通孔组322位于接点组306与导体组310重叠的位置。
在一些实施例中，通孔组322用于将接点组306中的一个对应的接点与导 体组310电性耦合。
通孔组330包含一个或多个通孔330a、330b、330c或330d。在一些实施 例中，通孔组330位于栅极组304以及导体组308或310之间。通孔组330 被嵌入于绝缘区域303。通孔组330位于栅极组304与导体组308或310重叠 的位置。
在一些实施例中，通孔组330用于将栅极组304中的一个对应的栅极与导 体组308或310电性耦合。
在一些实施例中，通孔组320、322或330当中的一或多个具有一个正方 形、长方形、圆形或是多边形的形状。通孔组320、322或330当中的一或多 个的其他长度、宽度以及形状均在本揭示文件的范围内。
通孔组320、322或330的其他布局层的其他配置、安排，或是通孔组320、 322或330中的其他通孔数量均在本揭示文件的范围内。
导体组340包含一个或多个导体340a、340b、340c、340d或340e。导体 组340与栅极组304或305中的至少一个栅极重叠。
导体组340的其他布局层的其他配置、安排，或是导体组340的其他导电 特征数量均在本揭示文件的范围内。
在一些实施例中，栅极组304或305的至少一个栅极区域是由有掺杂的多 晶硅或是非掺杂的多晶硅所形成。在一些实施例中，栅极组304或305的至少 一个栅极区域包含一种金属，例如铝、铜、钨、钛、钽、氮化钛、氮化钽、硅 化镍、硅化钴、其他适合的导电材料或其组合。
在一些实施例中，接点组306的至少一个接点、导体组308或310的至少 一个导体、导体组340的至少一个导体、通孔组320的至少一个通孔、通孔组 322的至少一个通孔、通孔组330的至少一个通孔或通孔过金属0(V0)层(如 图4A～4C及图16所示)中的至少一个通孔，包含一个或多个层的导电材料、 金属、金属化合物或杂质半导体。在一些实施例中，导电材料包含钨、钴、钌、 铜等或其组合。在一些实施例中，金属包含至少铜、钴、钨、钌、铝等。在一 些实施例中，金属化合物包含至少铜铝合金、钛钨氮化物、硅化钛、硅化镍、 氮化钛、氮化钽等。在一些实施例中，杂质半导体包含至少掺杂硅等。
导体308a以及308b(亦被称为电轨)用于从集成电路300的正面提供电 力至主动区组302。
在一些实施例中，导体308a用于向集成电路300提供电压源VDD的一 个第一电源电压，而导体308b用于向集成电路300提供参考电压源VSS的一 个第二电源电压。在一些实施例中，第一电源电压异于第二电源电压。
在一些实施例中，导体308a用于向集成电路300提供参考电压源VSS的 第二电源电压，而导体308b用于向集成电路300提供电压源VDD的第一电 源电压。
通孔330a、330b、330c、330d位于对应的导体308c2、310b3、310b2、310b1 以及对应的栅极304a、304b、304c、304d之间。通孔330a、330b、330c、330d 用于将对应的导体308c2、310b3、310b2、310b1与对应的栅极304a、304b、 304c、304d电性耦合在一起。
通孔320a位于导体308a以及接点306b之间，并将两者电性耦合在一起。
通孔320c、320e位于导体308b以及对应的接点306f、306j之间，并各自 将两者电性耦合在一起。
通孔320b、320d位于导体308c1以及对应的接点306d、306h之间。通孔 320b、320d用于将导体308c1与对应的接点306d、306h电性耦合在一起。换 句话说，导体308c1通过对应的通孔320b以及320d，电性耦合至接点306d 以及306h。因此，导体308c1通过对应的接点306d、306h以及对应的通孔320b、 320d，将PMOS晶体管P1-3以及P1-4的漏极区302a3电性耦合至NMOS晶 体管N1-3以及N1-2的源极区302b2，进而形成集成电路100或300的输出节 点(例如在图1以及图3A中标记为ZN)。因此，即使接点306d以及306h 在第二方向Y上没有对齐，透过增加导体308c1的宽度W1b，会导致导体 308c1与接点306d以及306h重叠，进而在导体308c1与接点306d以及306h 之间产生更多的通孔放置点。在一些实施例中，由于在导体308c1与接点306d 以及306h之间具有更多的通孔放置点，通孔320b以及320d会位于导体308c1 与对应的接点306d以及306h之间，进而导致导体308c1与对应的接点306d 以及306h之间电性连接。在一些实施例中，由于在导体308c1与接点306d以 及306h之间具有电性连接，集成电路300的正面的其他金属0(M0)资源以 及金属1(M1)资源会被释放，导致与其他方法相比，具有更多的布线灵活 性以及额外的布线资源。
在一些实施例中，至少导体308c1或308c2用于耦合集成电路100的其他 区域。举例而言，在一些实施例中，至少导体308c1或308c2用于将集成电路 100的栅极组308的一个或多个栅极耦合至集成电路100的接点组306的一个 或多个接点。举例而言，在一些实施例中，如果栅极组304a中，NMOS晶体 管的一个或多个栅极与PMOS晶体管的一个或多个栅极在第二方向Y上没有 彼此对齐，则至少导体308c1或308c2会用于将集成电路100中没有对齐的 NMOS晶体管的栅极以及PMOS晶体管的栅极进行耦合。
通孔322a、322b、322c位于导体310a以及对应的接点306a、306c、306e 之间。通孔322a、322b、322c用于将导体310a与对应的接点306a、306c、306e 电性耦合在一起。换句话说，导体310a通过对应的通孔322a、322b、322c， 电性耦合至接点306a、306c、306e。因此，导体310a将PMOS晶体管P1-4 的源极区、PMOS晶体管P1-1的漏极区、PMOS晶体管P1-3的源极区以及 PMOS晶体管P1-2的漏极区耦合在一起。
在一些实施例中，导体308c被称为厚金属0(M0)，因为在第二方向Y 上的宽度W1b大于导体组310(被称为薄金属0(M0))的宽度W2b。在一 些实施例中，通过增加导体308c的宽度W1b，导体308c会与接点组306中更 多的下方区域重叠，进而增加了导体308c与接点组306之间的通孔放置点， 进而增加了至少金属0(M0)层中的布线资源。在一些实施例中，通过增加 至少金属0(M0)层中的布线资源，上方金属层(例如金属1(M1)等)中 的布线资源也会增加，与其他方法相比，进而减少了集成电路300的单元面积。
集成电路300的其他布局层的其他配置、安排，或是集成电路300中的其 他元件数量均在本揭示文件的范围内。
图4A～4C根据一些实施例绘示对应的集成电路400A～400C的图表。
图4A为集成电路400A的图表，为了便于说明而简化。
集成电路400A包含图3A～3E的集成电路300的部分金属0(M0)层。
集成电路400A包含导体402、404以及通孔410、412。
通孔410以及412位于对应的导体402以及404之上。通孔410以及412 位于集成电路400A～400C或1600的通孔0(V0)层。虽然位于通孔0(V0) 层的通孔未在图3A～3E、图6、图8、图10、图12或图14中示出，应理解， 图3A～3E、图6、图8、图10、图12或图14中的集成电路300、600、800、 1000、1200或1400在通孔0(V0)层进一步包含一个或多个通孔。
通孔410与412之间以通孔0(V0)间距P4b1彼此分离。通孔410以距 离D4b与导体402的一个边缘分离。在一些实施例中，通过增加导体402的 宽度W1b，通孔0(V0)之间的间距P4b1与其他方法相比有所增加，因此增 加了通孔410以及412之间的距离，进而使得通孔410以及412可以使用一个 遮罩形成，而不违反一个或多个设计规则，与其他方法相比，减少了遮罩的使 用。
图4B为集成电路400B的图表，为了便于说明而简化。
集成电路400B包含图3A～3E的集成电路300的部分金属0(M0)层。 举例而言，集成电路400B包含导体422、424以及426，类似于图3A中的对 应的导体310a、308c1以及310b，因此省略类似的详细描述。
集成电路400B包含导体422、424、426以及通孔430、432。
通孔430以及432类似于通孔410以及412，因此省略类似的详细描述。
通孔430以及432位于对应的导体422以及426之上。通孔430与432 之间以通孔0(V0)间距P4b2彼此分离。在一些实施例中，通过增加导体424 的宽度W1b，通孔0(V0)之间的间距P4b2与其他方法相比有所增加，因此 增加了通孔430以及432之间的距离，进而使得通孔430以及432可以使用一 个遮罩形成，而不违反一个或多个设计规则，与其他方法相比，减少了遮罩的 使用。
图4C为集成电路400C的图表，为了便于说明而简化。
集成电路400C包含图3A～3E的集成电路300的部分金属0(M0)层。 集成电路400C是集成电路400B的变体，因此省略类似的详细描述。与集成 电路400B相比，通孔440代替了通孔430以及432，因此省略类似的详细描 述。
集成电路400C包含导体422、424、426以及通孔440。
通孔440位于导体424之上。通孔440具有与宽度W1b相同的长度以及 宽度。在一些实施例中，通过增加导体424的宽度W1b，通孔440在第一方 向X以及第二方向Y的长度与宽度会增加，导致通孔0(V0)层中的通孔440 或其他通孔的电阻下降，与其他方法相比，进而减少了单元延迟。
图5根据一些实施例绘示集成电路500的电路图。在一些实施例中，集成 电路500为一个互补式金属氧化物半导体(complementary metal oxide semiconductor,CMOS)反相电路。本揭示文件中的CMOS反相电路用于说明， 其他类型的电路均在本揭示文件的范围内。
集成电路500包含一个PMOS晶体管P5-1以及与其耦合的一个NMOS 晶体管N5-1。
PMOS晶体管P5-1的栅极端与NMOS晶体管N5-1的栅极端耦合在一起， 并被称为输入节点IN5。PMOS晶体管P5-1的漏极端与NMOS晶体管N5-1 的漏极端耦合在一起，并被称为输出节点OUT5。PMOS晶体管P5-1的源极 端耦合至电压源VDD。NMOS晶体管N5-1的源极端耦合至参考电压源VSS。
图6根据一些实施例绘示集成电路600的俯视图。
集成电路600为图5的集成电路500的实施例。集成电路600是以类似对 应于集成电路300的布局设计所制造。为了简洁起见，图6、图8、图10、图 12、图14以及图16被描述为对应的集成电路600、800、1000、1200、1400 以及1600，但是在一些实施例中，图6、图8、图10、图12、图14以及图16 也对应于类似于布局设计200的布局设计，集成电路600、800、1000、1200、 1400以及1600的结构元件也对应于布局图案，且对应的布局设计的集成电路600、800、1000、1200、1400以及1600的结构关系(包含对齐、长度以及宽 度)、配置以及层，会类似于集成电路600、800、1000、1200、1400以及1600 的结构关系、配置以及层，为简洁起见，类似的详细描述不再赘述。
集成电路600包含至少主动区组302、栅极组604、绝缘区域303、伪栅 极组305、接点组606、导体组608、导体组610、通孔组620、通孔组622、 通孔组630。
集成电路600是集成电路300的变体，因此省略类似的详细描述。
栅极组604代替了图3A～3F中的栅极组304，因此省略类似的详细描述。 栅极组604包含栅极604a。
栅极604a对应于PMOS晶体管P5-1的栅极以及NMOS晶体管N5-1的栅 极。
接点组606代替了图3A～3F中的接点组306，因此省略类似的详细描述。 接点组606包含至少接点606a、606b或606c。
接点606a对应于PMOS晶体管P5-1的源极端。
接点606b对应于PMOS晶体管P5-1的漏极端以及NMOS晶体管N5-1 的漏极端。接点606b电性耦合PMOS晶体管P5-1的漏极端以及NMOS晶体 管N5-1的漏极端。
接点606c对应于NMOS晶体管N5-1的源极端。
导体组608、610代替了图3A～3F中的导体组308、310，因此省略类似的 详细描述。
导体组608包含一个或多个导体308a、308b或608c。
导体组610包含一个或多个导体610a或610b。
通孔组620、622、630代替了图3A～3F中的通孔组320、322、330，因此 省略类似的详细描述。
通孔组620包含至少通孔620a或620b。
通孔组622包含至少通孔622a。
通孔组630包含至少通孔630a。
通孔630a位于导体608c以及栅极604a之间。导体608c对应于集成电路 500以及600的输入节点IN5。导体608c在第二方向Y上具有增加的宽度W1b (未标示出)。在一些实施例中，因为集成电路600包含了增加宽度W1b的 导体608c，集成电路600实现了上述图1～4C中所讨论的一个或多个优点。
通孔620a位于导体308a以及接点606a之间，并将两者电性耦合在一起。
通孔620c位于导体308b以及接点606c之间，并将两者电性耦合在一起。
通孔622a位于导体610b以及接点606b之间，并将两者电性耦合在一起。 导体610b对应于集成电路500以及600的输出节点OUT5。
集成电路600的其他布局层的其他配置、安排，或是集成电路600中的其 他元件数量均在本揭示文件的范围内。
图7根据一些实施例绘示集成电路700的电路图。在一些实施例中，集成 电路700为一个与非(NAND)门。本揭示文件中的与非门用于说明，其他类 型的电路均在本揭示文件的范围内。
集成电路700包含PMOS晶体管P7-1以及P7-2，耦合至NMOS晶体管 N7-1以及N7-2。
PMOS晶体管P7-1的栅极端与NMOS晶体管N7-1的栅极端耦合在一起， 并被称为输入节点A2。PMOS晶体管P7-2的栅极端与NMOS晶体管N7-2的 栅极端耦合在一起，并被称为输入节点A1。
PMOS晶体管P7-1的源极端以及PMOS晶体管P7-2的源极端耦合至电压 源VDD。NMOS晶体管N7-1的源极端耦合至参考电压源VSS。NMOS晶体 管N7-2的源极端与NMOS晶体管N7-1的漏极端耦合在一起。
PMOS晶体管P7-1的漏极端、PMOS晶体管P7-2的漏极端以及NMOS 晶体管N7-2的漏极端耦合至彼此，并被称为输出节点OUT6。如图8所示， PMOS晶体管P7-1以及P7-2的漏极端通过至少导体808c(于图8所描述)电 性耦合NMOS晶体管N7-2的漏极端。在一些实施例中，一个或多个漏极或源 极与另一者交换。
图8根据一些实施例绘示集成电路800的俯视图。
集成电路800为图7的集成电路700的实施例。集成电路800是以类似对 应于集成电路300的布局设计所制造。
集成电路800包含至少主动区组302、栅极组804、绝缘区域303、伪栅 极组305、接点组806、导体组808、导体组810、通孔组820或通孔组830。
集成电路800是集成电路300的变体，因此省略类似的详细描述。
栅极组804代替了图3A～3F中的栅极组304，因此省略类似的详细描述。 栅极组804包含至少栅极804a或804b。
栅极804a对应于PMOS晶体管P7-2的栅极以及NMOS晶体管N7-2的栅 极。
栅极804b对应于PMOS晶体管P7-1的栅极以及NMOS晶体管N7-1的栅 极。
接点组806代替了图3A～3F中的接点组306，因此省略类似的详细描述。 接点组806包含至少接点806a、806b、806c、806d、806e或806f。
接点806a对应于PMOS晶体管P7-2的源极端。
接点806b对应于PMOS晶体管P7-1以及P7-2的漏极端。接点806b将 PMOS晶体管P7-1以及P7-2的漏极端电性耦合。
接点806c对应于PMOS晶体管P7-1的源极端。
接点806d对应于NMOS晶体管N7-2的漏极端。
接点806e对应于NMOS晶体管N7-1的漏极端以及NMOS晶体管N7-2 的源极端。接点806e将NMOS晶体管N7-1的漏极端以及NMOS晶体管N7-2 的源极端电性耦合。
接点806f对应于NMOS晶体管N7-1的源极端。
导体组808、810代替了图3A～3F中的导体组308、310，因此省略类似的 详细描述。
导体组808包含一个或多个导体808a、808b或808c。
导体组810包含一个或多个导体810a或810b。导体810a包含导体810a1 以及810a2。
通孔组820、830代替了图3A～3F中的通孔组320、330，因此省略类似的 详细描述。
通孔组820包含至少通孔820a、820b、820c、820d或820e。
通孔组830包含至少通孔830a或830b。
通孔830a位于导体810a2以及栅极804a之间，并将两者电性耦合在一起。 导体810a2为图7的输入节点A1。
通孔830b位于导体810a1以及栅极804b之间，并将两者电性耦合在一起。 导体810a1为图7的输入节点A2。
通孔820a位于导体308a以及接点806a之间，并将两者电性耦合在一起。
通孔820b位于导体808c以及接点806b之间，并将两者电性耦合在一起。
通孔820c位于导体308a以及接点806c之间，并将两者电性耦合在一起。
通孔820d位于导体808c以及接点806d之间，并将两者电性耦合在一起。
通孔820e位于导体308b以及接点806f之间，并将两者电性耦合在一起。
导体808c通过对应的通孔820b、820d与导体806b以及806d电性耦合。 因此，导体808c通过对应的接点806b、806d以及对应的通孔820b、820d， 将PMOS晶体管P7-1、P7-2的漏极区与NMOS晶体管N7-2的漏极区电性耦 合，进而形成集成电路700以及800的输出节点OUT6。
导体808c在第二方向Y上具有增加的宽度W1b(未标示出)。在一些实 施例中，因为集成电路800包含了增加宽度W1b的导体808c，集成电路800 实现了上述图1～4C中所讨论的一个或多个优点。
在一些实施例中，至少导体808c用于将集成电路800的其他区域耦合在 一起。
集成电路800的其他布局层的其他配置、安排，或是集成电路800中的其 他元件数量均在本揭示文件的范围内。
图9根据一些实施例绘示集成电路900的电路图。在一些实施例中，集成 电路900为一个及(AND)门。本揭示文件中的与门用于说明，其他类型的 电路均在本揭示文件的范围内。
集成电路900包含PMOS晶体管P7-1、P7-2以及P9-1，耦合至NMOS 晶体管N7-1、N7-2以及N9-1。
集成电路900是集成电路700的变体，因此省略类似的详细描述。与集成 电路700相比，集成电路900进一步包含耦合至输出节点OUT6的PMOS晶 体管P9-1以及NMOS晶体管N9-1。PMOS晶体管P9-1以及NMOS晶体管 N9-1组合为反相器902。
PMOS晶体管P9-1的栅极端以及NMOS晶体管N9-1的栅极端耦合在一 起，并被称为一个输入节点(标示为OUT6)。PMOS晶体管P9-1的漏极端 以及NMOS晶体管N9-1的漏极端耦合在一起，并被称为输出节点OUT7。 PMOS晶体管P9-1的源极端耦合至电压源VDD。NMOS晶体管N9-1的源极 端耦合至参考电压源VSS。
图10根据一些实施例绘示集成电路1000的俯视图。
集成电路1000为图9的集成电路900的实施例。集成电路1000是以类似 对应于集成电路300或800的布局设计所制造。
集成电路1000包含至少主动区组302、栅极组1004、绝缘区域303、伪 栅极组305、接点组1006、导体组1008、导体组1010、通孔组820、通孔组 1022或通孔组1030。
集成电路1000是集成电路300或800的变体，因此省略类似的详细描述。 举例而言，集成电路1000中的区域1001类似于集成电路800，因此省略类似 的详细描述。
栅极组1004代替了图8中的栅极组804，因此省略类似的详细描述。栅 极组1004包含至少栅极804a、804b或1004c。
栅极1004c对应于PMOS晶体管P9-1的栅极以及NMOS晶体管N9-1的 栅极。
接点组1006代替了图8中的接点组806，因此省略类似的详细描述。接 点组1006包含至少接点806a、806b、806c、806d、806e、806f或1006a。
接点1006a对应于PMOS晶体管P9-1的漏极端以及NMOS晶体管N9-1 的漏极端。接点1006a将PMOS晶体管P9-1的漏极端以及NMOS晶体管N9-1 的漏极端电性耦合。
图10中的接点806c对应于PMOS晶体管P7-1的源极端以及PMOS晶体 管P9-1的源极端。图10中的接点806c将PMOS晶体管P7-1的源极端以及 PMOS晶体管P9-1的源极端电性耦合。
图10中的接点806f对应于NMOS晶体管N7-1的源极端以及NMOS晶 体管N9-1的源极端。图10中的接点806f将NMOS晶体管N7-1的源极端以 及NMOS晶体管N9-1的源极端电性耦合。
导体组1008、1010代替了图8中的导体组808、810，因此省略类似的详 细描述。
导体组1008包含一个或多个导体308a、308b或1008c。
导体组1010包含一个或多个导体1010a或1010b。导体1010a包含导体 1010a1以及810a2。
图10中的导体1010b代替了图8中的导体810b，因此省略类似的详细描 述。与图8中的导体810b相比，导体1010b包含导体1010b1以及1010b2， 因此省略类似的详细描述。
通孔组1030代替了图8中的通孔组830，因此省略类似的详细描述。
通孔组1030包含至少通孔830a、830b或1030c。
与图8中的集成电路800相比，集成电路1000进一步包含通孔组1022。 通孔组1022包含至少通孔1022a。
图10中的通孔830b位于导体1010b1以及栅极804b之间，并将两者电性 耦合在一起。导体1010b1为图9的输入节点A2。
通孔1030c位于导体1008c以及栅极1004c之间，并将两者电性耦合在一 起。导体1008c为图9的输入节点OUT6。
通孔1022a位于导体1010a1以及接点1006a之间，并将两者电性耦合在 一起。导体1010a1为输出节点OUT7。
导体1008c通过对应的通孔820b、820d与导体806b以及806d电性耦合， 并通过通孔1030c与栅极1004c电性耦合。因此，导体1008c将PMOS晶体管 P7-1、P7-2的漏极区、NMOS晶体管N7-2的漏极区、PMOS晶体管P9-1的栅 极以及NMOS晶体管N9-1的栅极电性耦合在一起，进而形成集成电路900以 及1000的输出节点OUT7。
导体1008c在第二方向Y上具有增加的宽度W1b(未标示出)。在一些 实施例中，因为集成电路1000包含了增加宽度W1b的导体1008c，集成电路 1000实现了上述图1～4C中所讨论的一个或多个优点。
在一些实施例中，至少导体1008c用于将集成电路1000的其他区域耦合 在一起。
集成电路1000的其他布局层的其他配置、安排，或是集成电路1000中的 其他元件数量均在本揭示文件的范围内。
图11根据一些实施例绘示集成电路1100的电路图。在一些实施例中，集 成电路1100为一个与门(NAND)门。其他类型的电路均在本揭示文件的范 围内。
集成电路1100包含PMOS晶体管P7-1、P7-2以及P9-1，耦合至NMOS 晶体管N7-1、N7-2以及N9-1。
集成电路1100是图9中的集成电路900的变体，因此省略类似的详细描 述。
与图9中的集成电路900相比，反相器902耦合至集成电路700的输入端。 换句话说，PMOS晶体管P9-1以及NMOS晶体管N9-1耦合至集成电路700 的输入端。
与图9中的集成电路900相比，PMOS晶体管P7-2的栅极端、NMOS晶 体管N7-2的栅极端、PMOS晶体管P9-1的漏极端以及NMOS晶体管N9-1的 漏极端各自耦合在一起，并被称为节点A1。
集成电路1100具有输出节点OUT8。PMOS晶体管P7-1的漏极端、PMOS 晶体管P7-2的漏极端以及NMOS晶体管N7-2的漏极端电性耦合至彼此，并 被称为节点输出节点OUT8。
如图12所示，PMOS晶体管P7-1以及P7-2的漏极端通过至少导体808c (于图12所描述)电性耦合NMOS晶体管N7-2的漏极端。在一些实施例中， 一个或多个漏极或源极与另一者交换。
图12根据一些实施例绘示集成电路1200的俯视图。
集成电路1200为图11的集成电路1100的实施例。集成电路1200是以类 似对应于集成电路1000的布局设计所制造。
集成电路1200包含至少主动区组302、栅极组1004、绝缘区域303、伪 栅极组305、接点组1006、导体组1208、导体组1210、通孔组820、通孔组 1022或通孔组1030。
集成电路1200是集成电路1000的变体，因此省略类似的详细描述。举例 而言，与图10中的集成电路1000相比，集成电路1200是集成电路1000在沿 着Y轴的线1201的镜像，因此省略类似的详细描述。
与图10中的集成电路1000相比，图12中的导体组1208、1210代替了图10中的导体组1008、1010，因此省略类似的详细描述。
导体组1208包含一个或多个导体308a、308b、808c或1208d。
导体组1210包含一个或多个导体1210a或1210b。
图12中的导体1210a代替了图10中的导体1010a，因此省略类似的详细 描述。导体1210a包含导体1210a1、1210a2以及1210a3。
图12中的导体1210b代替了图10中的导体1010b，因此省略类似的详细 描述。
图12中的通孔830a位于导体1210b以及栅极804a之间，并将两者电性 耦合在一起。导体1210b为图11的输入节点A1。
图12中的通孔830b位于导体1210a2以及栅极804b之间，并将两者电性 耦合在一起。导体1210a2为图11的输入节点A2。
图12中的通孔1030c位于导体1208d以及栅极1004c之间，并将两者电 性耦合在一起。导体1208d为图11的输入节点B1。导体1208d通过通孔1030c 电性耦合至栅极1004c。
图12中的通孔1022a位于导体1210b以及接点1006a之间，并将两者电 性耦合在一起。导体1210b通过通孔1022a与接点1006a电性耦合，并通过通 孔830a与栅极804a电性耦合。因此，导体1210b将PMOS晶体管P7-2的栅 极、NMOS晶体管N7-2的栅极、PMOS晶体管P9-1的漏极区以及NMOS晶 体管N9-1的漏极区电性耦合在一起。
导体808c通过对应的通孔820b、820d与导体806b以及806d电性耦合。 因此，导体808c通过对应的接点806b、806d以及对应的通孔820b、820d， 将PMOS晶体管P7-1、P7-2的漏极区电性耦合至NMOS晶体管N7-2的漏极 区，进而形成集成电路1100以及1200的输出节点OUT8。
导体808c在第二方向Y上具有增加的宽度W1b(未标示出)。在一些实 施例中，因为集成电路1200包含了增加宽度W1b的导体808c，集成电路1200 实现了上述图1～4C中所讨论的一个或多个优点。
在一些实施例中，至少导体808c或1008c用于将集成电路1200的其他区 域耦合在一起。
集成电路1200的其他布局层的其他配置、安排，或是集成电路1200中的 其他元件数量均在本揭示文件的范围内。
图13根据一些实施例绘示集成电路1300的电路图。在一些实施例中，集 成电路1300为一个或非(NOR)门。本揭示文件中的或非门用于说明，其他 类型的电路包含其他类型的反或逻辑电路均在本揭示文件的范围内。
集成电路1300包含PMOS晶体管P13-1以及P13-2，耦合至NMOS晶体 管N13-1以及N13-2。
PMOS晶体管P13-1的栅极端以及NMOS晶体管N13-1的栅极端耦合在 一起，并被称为输入节点A2。PMOS晶体管P13-2的栅极端以及NMOS晶体 管N13-2的栅极端耦合在一起，并被称为输入节点A1。
PMOS晶体管P13-1的源极端耦合至电压源VDD。
NMOS晶体管N13-1的源极端以及NMOS晶体管N13-2的源极端耦合至 参考电压源VSS。
PMOS晶体管P13-1的漏极端与PMOS晶体管P13-2的源极端耦合至彼此。
PMOS晶体管P13-2的漏极端、NMOS晶体管N13-1的漏极端以及NMOS 晶体管N13-2的漏极端各自耦合在一起，并被称为输出节点OUT9。如图14 所示，PMOS晶体管P13-2的漏极端、NMOS晶体管N13-1的漏极端以及NMOS 晶体管N13-2的漏极端通过至少导体1408c(于图14所描述)电性耦合在一 起。在一些实施例中，一个或多个漏极或源极与另一者交换。
集成电路1300的其他布局层的其他配置、安排均在本揭示文件的范围内。
图14根据一些实施例绘示集成电路1400的俯视图。
集成电路1400为图13的集成电路1300的实施例。集成电路1400是以类 似对应于集成电路300或800的布局设计所制造。
集成电路1400包含至少主动区组302、栅极组1404、绝缘区域303、伪 栅极组305、接点组1406、导体组1408、导体组1410、通孔组1420或通孔组 1430。
集成电路1400是集成电路300以及800的变体，因此省略类似的详细描 述。
栅极组1404代替了图3A～3F中的栅极组304，因此省略类似的详细描述。 栅极组1404包含至少栅极1404a或1404b。
栅极1404a对应于PMOS晶体管P13-2的栅极以及NMOS晶体管N13-2 的栅极。
栅极1404b对应于PMOS晶体管P13-1的栅极以及NMOS晶体管N13-1 的栅极。
接点组1406代替了图3A～3F中的接点组306，因此省略类似的详细描述。 接点组1406包含至少接点1406a、1406b、1406c、1406d、1406e或1406f。
接点1406a对应于PMOS晶体管P13-2的漏极端。
接点1406b对应于PMOS晶体管P13-2的源极端以及PMOS晶体管P13-1 的漏极端。接点1406b将PMOS晶体管P13-2的源极端以及PMOS晶体管P13-1 的漏极端电性耦合。
接点1406c对应于PMOS晶体管P13-1的源极端。
接点1406d对应于NMOS晶体管N13-1的源极端。
接点1406e对应于NMOS晶体管N13-1的漏极端以及NMOS晶体管N13-2 的漏极端。接点1406e将NMOS晶体管N13-1的漏极端以及NMOS晶体管 N13-2的漏极端电性耦合。
接点1406f对应于NMOS晶体管N13-2的源极端。
导体组1408、1410代替了图3A～3F中的导体组308、310，因此省略类似 的详细描述。
导体组1408包含一个或多个导体308a、308b或1408c。
导体组1410包含一个或多个导体1410a或1410b。
图14中的导体1410b代替了图8中的导体810b，因此省略类似的详细描 述。与图8中的导体810b相比，导体1410b包含导体1410b1以及1410b2， 因此省略类似的详细描述。
通孔组1420、1430代替了图3A～3F中对应的通孔组320、330，因此省略 类似的详细描述。
通孔组1420包含至少通孔1420a、1420b、1420c、1420d或1420e。
通孔组1430包含至少通孔1430a或1430b。
通孔1430a位于导体1410b2以及栅极1404a之间，并将两者电性耦合在 一起。导体1410b2为图13的输入节点A1。
通孔1430b位于导体1410b1以及栅极1404b之间，并将两者电性耦合在 一起。导体1410b1为图13的输入节点A2。
通孔1420a位于导体1408c以及接点1406a之间，并将两者电性耦合在一 起。
通孔1420b位于导体1408c以及接点1406e之间，并将两者电性耦合在一 起。
通孔1420c位于导体308a以及接点1406c之间，并将两者电性耦合在一 起。
通孔1420d位于导体308b以及接点1406d之间，并将两者电性耦合在一 起。
通孔1420e位于导体308b以及接点1406f之间，并将两者电性耦合在一 起。
导体1408c通过对应的通孔1420a、1420b与接点1406a以及1406e电性 耦合。因此，导体1408c通过对应的接点1406a、1406e以及对应的通孔1420a、 1420b，将PMOS晶体管P13-2的漏极区电性耦合至NMOS晶体管N13-2以及 N13-1的漏极区，进而形成集成电路1300以及1400的输出节点OUT9。
导体1408c在第二方向Y上具有增加的宽度W1b(未标示出)。在一些 实施例中，因为集成电路1400包含了增加宽度W1b的导体1408c，集成电路 1400实现了上述图1～4C中所讨论的一个或多个优点。
在一些实施例中，至少导体1408c用于将集成电路1400的其他区域耦合 在一起。
集成电路1400的其他布局层的其他配置、安排，或是集成电路1400中的 其他元件数量均在本揭示文件的范围内。
图15根据一些实施例绘示集成电路1500的电路图。
在一些实施例中，集成电路1500为一个正反器电路。在一些实施例中， 集成电路1500为一个多位元正反器(multi-bit-flip-flop,MBFF)电路。
集成电路1500为一个正反器电路。集成电路1500用以接收至少一数据信 号D或一扫描信号SI，并输出一输出信号Q。在一些实施例中，数据信号D 为一个数据输入信号。在一些实施例中，扫描信号SI为一个扫描输入信号。 在一些实施例中，输出信号Q为一种数据信号D或扫描信号SI的储存状态。 本揭示文件中的正反器电路用于说明，其他类型的电路均在本揭示文件的范围 内。
集成电路1500包含多工器1502a、锁存器1504、锁存器1506、输出电路1508、反相器1510、反相器1512以及反相器1514。
多工器1502a包含第一输入端、第二输入端、第三输入端以及第四输入端。 第一输入端用以接收数据信号D，第二输入端用以接收扫描信号SI，第三输入 端用以接收扫描启动信号SE，第四输入端用以接收反相扫描启动信号SEB。 在一些实施例中，扫描启动信号SE为多工器1502a的选择信号，而反相扫描 启动信号SEB为多工器1502a的反相选择信号。多工器1502a的输出端耦合 至锁存器1504的输入端。多工器1502a用以输出信号mx1以及mx2至锁存器 1504。在一些实施例中，多工器1502a耦合至反相器1510，且用以接收反相 扫描启动信号SEB。
锁存器1504耦合至多工器1502a以及锁存器1506。锁存器1504的输入 端用以接收来自多工器1502a的信号mx1以及mx2。锁存器1504的输出端耦 合至锁存器1506的输入端。锁存器1504用以透过其输出端，输出信号mx_ax 至锁存器1506。
在一些实施例中，锁存器1504耦合至反相器1512，用以接收时脉信号 CLKB。在一些实施例中，锁存器1504耦合至反相器1514，用以接收时脉信 号CLKBB。
锁存器1506耦合至锁存器1504以及输出电路1508。锁存器1506的输入 端用以接收来自锁存器1504的信号mx_ax。锁存器1506的输出端耦合至输出 电路1508的输入端。锁存器1506用以透过其输出端，输出信号sl_a至输出电 路1508。在一些实施例中，锁存器1506耦合至反相器1512，用以接收时脉信 号CLKB。在一些实施例中，锁存器1506耦合至反相器1514，用以接收时脉 信号CLKBB。
输出电路1508耦合至锁存器1506。输出电路1508的输入端用以接收来 自锁存器1506的信号sl_a。输出电路1508的输出端用以输出输出信号Q。
反相器1510的输入端用以接收扫描启动信号SE。在一些实施例中，反相 器1510的输入端耦合至多工器1502a的第三输入端。反相器1510的输出端用 以输出反相扫描启动信号SEB。在一些实施例中，反相器1510的输出端耦合 至多工器1502a的第四输入端。
反相器1512的输入端用以接收时脉信号CP。反相器1512的输出端用以 输出时脉信号CLKB到至少反相器1514的输入端。
反相器1514的输入端耦合到至少反相器1512的输出端，用以接收时脉信 号CLKB。反相器1514的输出端用以输出时脉信号CLKBB。
多工器1502a包含晶体管T1～T8。在一些实施例中，晶体管T1、T2、T3 以及T4各自为一PMOS晶体管。在一些实施例中，晶体管T5、T6、T7以及 T8各自为一NMOS晶体管。
晶体管T1的栅极端用以接收扫描信号SI。晶体管T6的栅极端用以接收 扫描信号SI。在一些实施例中，晶体管T1的栅极端耦合至晶体管T6的栅极 端。
晶体管T2的栅极端用以接收反相扫描启动信号SEB。晶体管T1的源极 端耦合至电压源VDD。晶体管T1的漏极端耦合至晶体管T2的源极端。
晶体管T3的栅极端用以接收扫描启动信号SE。晶体管T3的源极端耦合 至电压源VDD。晶体管T3的漏极端耦合至晶体管T4的源极端。
晶体管T4的栅极端用以接收数据信号D。晶体管T7的栅极端用以接收 数据信号D。在一些实施例中，晶体管T4的栅极端耦合至晶体管T7的栅极 端。
晶体管T6的源极端耦合至参考电压源VSS。晶体管T6的漏极端耦合至 晶体管T5的源极端。晶体管T5的栅极端用以接收扫描启动信号SE。在一些 实施例中，晶体管T5的栅极端耦合至晶体管T3的栅极端。
晶体管T8的栅极端用以接收反相扫描启动信号SEB。在一些实施例中， 晶体管T8的栅极端耦合至晶体管T2的栅极端。晶体管T8的源极端耦合至参 考电压源VSS。晶体管T8的漏极端耦合至晶体管T7的源极端。
锁存器1504包含晶体管T9～T14。在一些实施例中，晶体管T9、T11以 及T12各自为一PMOS晶体管。在一些实施例中，晶体管T10、T13以及T14 各自为一NMOS晶体管。
晶体管T9的源极端、晶体管T2的漏极端以及晶体管T4的漏极端耦合在 一起。信号mx1为至少晶体管T9的源极端、晶体管T2的漏极端或晶体管T4 的漏极端的信号。
晶体管T10的源极端、晶体管T5的漏极端以及晶体管T7的漏极端耦合 在一起。信号mx2为至少晶体管T10的源极端、晶体管T5的漏极端或晶体管 T7的漏极端的信号。
晶体管T9的栅极端用以接收时脉信号CLKBB。晶体管T10的栅极端用 以接收时脉信号CLKB。在一些实施例中，时脉信号CLKBB为时脉信号CLKB 的反相信号，而反之亦然。在一些实施例中，时脉信号CLKB为时脉信号CP 的反相信号，而反之亦然。
晶体管T9的漏极端、晶体管T10的漏极端、晶体管T13的漏极端、晶体 管T12的漏极端、晶体管T15的栅极端以及晶体管T16的栅极端耦合在一起。 信号mx_ax为至少晶体管T9的漏极端、晶体管T10的漏极端、晶体管T13 的漏极端、晶体管T12的漏极端、晶体管T15的栅极端或晶体管T16的栅极 端的信号。
晶体管T11的栅极端与晶体管T14的栅极端耦合在一起，且进一步耦合 至锁存器1506。
晶体管T11的源极端耦合至电压源VDD。晶体管T11的漏极端耦合至晶 体管T12的源极端。
晶体管T12的栅极端用以接收时脉信号CLKB。在一些实施例中，晶体管 T12的栅极端耦合到至少反相器1512的输出端。
晶体管T13的栅极端用以接收时脉信号CLKBB。在一些实施例中，晶体 管T13的栅极端耦合到至少反相器1514的输出端。
晶体管T13的源极端耦合至晶体管T14的漏极端。晶体管T14的源极端 耦合至参考电压源VSS。
锁存器1506包含晶体管T15～T22。在一些实施例中，晶体管T15、T17、 T19以及T20各自为一PMOS晶体管。在一些实施例中，晶体管T16、T18、 T21以及T22各自为一NMOS晶体管。
晶体管T15以及T16用以作为一反相器，以接收信号mx_ax并产生信号 ml_b。晶体管T15以及T16的栅极端用以接收信号mx_ax。晶体管T15的源 极端耦合至电压源VDD。晶体管T16的源极端耦合至参考电压源VSS。
晶体管T15的源极端、晶体管T16的源极端、晶体管T17的源/漏极端、 晶体管T18的源/漏极端、晶体管T11的栅极端以及晶体管T14的栅极端耦合 在一起。
晶体管T17以及T18用以作为一传输闸(未标示出)。晶体管T17的栅 极端用以接收时脉信号CLKB。晶体管T18的栅极端用以接收时脉信号CLKBB。
晶体管T17的源/漏极端、晶体管T18的源/漏极端、晶体管T23的栅极端、 晶体管T24的栅极端、晶体管T20的漏极端以及晶体管T21的漏极端耦合在 一起。信号sl_a为至少晶体管T17的源/漏极端、晶体管T18的源/漏极端、晶 体管T23的栅极端、晶体管T24的栅极端、晶体管T20的漏极端或晶体管T21 的漏极端的信号。
晶体管T19的栅极端、晶体管T22的栅极端、晶体管T23的漏极端、晶 体管T24的漏极端、晶体管T25的栅极端以及晶体管T26的栅极端耦合在一 起。晶体管T19的栅极端以及晶体管T22的栅极端用以接收来自晶体管T23 的漏极端以及晶体管T24的漏极端的信号sl_bx。
晶体管T19的源极端耦合至电压源VDD。晶体管T19的漏极端耦合至晶 体管T20的源极端。
晶体管T20的栅极端用以接收时脉信号CLKBB。在一些实施例中，晶体 管T20的栅极端耦合到至少反相器1514的输出端。
晶体管T21的栅极端用以接收时脉信号CLKB。在一些实施例中，晶体管 T21的栅极端耦合到至少反相器1512的输出端。
晶体管T21的源极端耦合至晶体管T22的漏极端。晶体管T22的源极端 耦合至参考电压源VSS。
输出电路1508包含晶体管T23～T26。在一些实施例中，晶体管T23以及 T25各自为一PMOS晶体管。在一些实施例中，晶体管T24以及T26各自为 一NMOS晶体管。
晶体管T23以及T24用以作为一反相器(未标示出)，以接收信号sl_a 并产生信号sl_bx。晶体管T23以及T24的栅极端用以接收信号sl_a。晶体管 T23的源极端耦合至电压源VDD。晶体管T24的源极端耦合至参考电压源VSS。 晶体管T23以及T24的漏极端用以输出信号sl_bx。
晶体管T25以及T26用以作为一反相器(未标示出)，以接收信号sl_bx 并产生信号Q。晶体管T25以及T26的栅极端耦合在一起，用以接收信号sl_bx。 晶体管T25的源极端耦合至电压源VDD。晶体管T26的源极端耦合至参考电 压源VSS。晶体管T25以及T26的漏极端耦合在一起，用以输出信号Q。
反相器1510包含晶体管T31～T32。在一些实施例中，晶体管T31为PMOS 晶体管。在一些实施例中，晶体管T32为NMOS晶体管。
晶体管T31的栅极端以及晶体管T32的栅极端用以接收扫描启动信号SE。 晶体管T31的栅极端以及晶体管T32的栅极端耦合在一起。晶体管T31的源 极端耦合至电压源VDD。晶体管T31的漏极端以及晶体管T32的漏极端耦合 在一起，用以输出反相扫描启动信号SEB。晶体管T32的源极端耦合至参考 电压源VSS。
反相器1512包含晶体管T27～T28。在一些实施例中，晶体管T27为PMOS 晶体管。在一些实施例中，晶体管T28为NMOS晶体管。
晶体管T27的栅极端以及晶体管T28的栅极端用以接收时脉信号CP。晶 体管T27的栅极端以及晶体管T28的栅极端耦合在一起。晶体管T27的源极 端耦合至电压源VDD。晶体管T27的漏极端以及晶体管T28的漏极端耦合在 一起，用以输出反相时脉信号CLKB。晶体管T28的源极端耦合至参考电压源 VSS。
反相器1514包含晶体管T29～T30。在一些实施例中，晶体管T29为PMOS 晶体管。在一些实施例中，晶体管T30为NMOS晶体管。
晶体管T27的漏极端、晶体管T28的漏极端、晶体管T29的栅极端以及 晶体管T30的栅极端耦合在一起。晶体管T29的栅极端以及晶体管T30的栅 极端用以接收时脉信号CLKB。晶体管T29的源极端耦合至电压源VDD。晶 体管T29的漏极端以及晶体管T30的漏极端耦合在一起，用以输出反相时脉 信号CLKBB。晶体管T30的源极端耦合至参考电压源VSS。
在一些实施例中，一或多个NMOS晶体管被替换为一或多个PMOS晶体 管，且反之亦然。在一些实施例中，一个或多个漏极或源极与另一者交换。
集成电路1500的其他配置、安排，或是其他电路均在本揭示文件的范围 内。
图16根据一些实施例绘示集成电路1600的俯视图。
集成电路1600为图15的集成电路1500的实施例。集成电路1600是以类 似对应于集成电路300的布局设计所制造。
集成电路1600包含至少主动区组1602、栅极组1604、绝缘区域303、伪 栅极组305、接点组1606、接点组1607、导体组1608、导体组1610、通孔组 1620、通孔组1622、通孔组1630、导体组1640或通孔组1650。
为了便于说明，未标出图16的集成电路1600中的所有元件。
集成电路1600是集成电路300、800、1000、1200或1400的变体，因此 省略类似的详细描述。
主动区组1602代替了图3A～3F中的主动区组302，因此省略类似的详细 描述。主动区组1602包含至少主动区1602a、1602b、1602c或1602d。
栅极组1604代替了图3A～3F中的栅极组304，因此省略类似的详细描述。 栅极组1604包含至少栅极1604a、1604b、…、1604i或1604j。
在一些实施例中，栅极组1604中的每个栅极在图16以“T1～T32”标示， 以确定图15中对应的晶体管在图16中具有对应的栅极，并且为了简洁而省略 说明。
接点组1606代替了图3A～3F中的接点组306，因此省略类似的详细描述。 接点组1606包含至少接点1606a、1606b、…、1606n或1606m。
接点组1607代替了图3A～3F中的接点组306，因此省略类似的详细描述。 接点组1607包含至少接点1607a、1607b、…、1607q或1607r。
导体组1608、1610代替了图3A～3F中的导体组308、310，因此省略类似 的详细描述。
导体组1608包含一或多个导体308a、308b、1608c、1608d或1608e。
图16中的导体1608c代替了图8中的导体808c，因此省略类似的详细描 述。与图8中的导体808c相比，导体1608c包含导体1608c1、…、1608c5， 因此省略类似的详细描述。
导体1608d是图8中的导体808c的变体，因此省略类似的详细描述。与 图8中的导体808c相比，导体1608d包含导体1608d1、…、1608d5，因此省 略类似的详细描述。
导体1608e是图3A～3F中的导体308b的变体，因此省略类似的详细描述。 导体1608e为使用于参考电压源VSS的电轨。
导体组1610包含一或多个导体1610a、1610b、1610c或1610d。
图16中的导体1610a代替了图8中的导体810a，因此省略类似的详细描 述。与图8中的导体810a相比，导体1610a包含导体1610a1、…、1610a6， 因此省略类似的详细描述。
图16中的导体1610b代替了图8中的导体810a，因此省略类似的详细描 述。与图8中的导体810a相比，导体1610b包含导体1610b1、…、1610b5， 因此省略类似的详细描述。
图16中的导体1610c代替了图8中的导体810a，因此省略类似的详细描 述。与图8中的导体810a相比，导体1610c包含导体1610c1、…、1610c5， 因此省略类似的详细描述。
图16中的导体1610d代替了图8中的导体810a，因此省略类似的详细描 述。与图8中的导体810a相比，导体1610d包含导体1610d1、…、1610d4， 因此省略类似的详细描述。
通孔组1620、1622、1630代替了图3A～3F中的通孔组320、322、330， 因此省略类似的详细描述。
通孔组1620包含至少通孔1620a、1620b、…、1620o或1620p。
通孔组1622包含至少通孔1622a、1622b、…、1622e或1622f。
通孔组1630包含至少通孔1630a、1630b、…、1630r或1630s。
导体组1640类似于图3A～3F中的导体组340，因此省略类似的详细描述。 导体组1640包含至少导体1640a、1640b、…、1640g或1640h。
通孔组1650类似于图4A～4C中的通孔410、412、430、432或440，因 此省略类似的详细描述。通孔组1650包含至少通孔1650a、1650b、…、1650p 或1650q。
通孔1650a位于导体1640a以及导体1608c1之间，并将两者电性耦合在 一起。通孔1620a位于导体1608c1以及接点1606a之间，并将两者电性耦合 在一起。
通孔1650b位于导体1640a以及导体1608d1之间，并将两者电性耦合在 一起。通孔1622a位于导体1608d1以及接点1607a之间，并将两者电性耦合 在一起。
导体1640a通过对应的通孔1650a以及1650b电性耦合至导体1608c1以 及1608d1，且导体1608c1以及1608d1通过对应的通孔1650a以及1650b电 性耦合至接点1606a以及1607a，因此，NMOS晶体管T7的漏极、NMOS晶 体管T10的源极以及NMOS晶体管T5的漏极会耦合在一起。
通孔1650c位于导体1640c以及导体1608c3之间，并将两者电性耦合在 一起。通孔1620b位于导体1608c3以及接点1606b之间，并将两者电性耦合 在一起。
通孔1650d位于导体1640c以及导体1608d3之间，并将两者电性耦合在 一起。通孔1630a位于导体1608d3以及栅极1604f之间，并将两者电性耦合 在一起。
导体1640c通过对应的通孔1650c以及1650d电性耦合至导体1608c3以 及1608d3，导体1608c3通过通孔1620b电性耦合至接点1606b，且导体1608d3 通过通孔1630a电性耦合至栅极1604f，因此，NMOS晶体管T16的漏极、PMOS 晶体管T15的漏极、NMOS晶体管T14的栅极以及PMOS晶体管T11的栅极 会耦合在一起。
通孔1650e位于导体1640d以及导体1608c4之间，并将两者电性耦合在 一起。通孔1620c位于导体1608c4以及接点1606c之间，并将两者电性耦合 在一起。
通孔1650f位于导体1640d以及导体1610d4之间，并将两者电性耦合在 一起。通孔1630s位于导体1610d4以及栅极1604j之间，并将两者电性耦合 在一起。
导体1640d通过对应的通孔1650e以及1650f电性耦合至导体1608c4以 及1610d4，且导体1610d4通过通孔1630s电性耦合至栅极1604j，因此，NMOS 晶体管T17的漏/源极、PMOS晶体管T18的漏/源极、NMOS晶体管T20的漏 极、PMOS晶体管T21的漏极、NMOS晶体管T23的栅极以及PMOS晶体管 T24的栅极会耦合在一起。
至少导体1608c1、1608d1、1608c3、1608d3或1608c4在第二方向Y上具 有增加的宽度W1b(未标示出)。在一些实施例中，因为集成电路1600包含 了增加宽度W1b的导体导体1608c1、1608d1、1608c3、1608d3或1608c4，集 成电路1600实现了上述图1～4C中所讨论的一个或多个优点。
在一些实施例中，至少导体1608c1、1608d1、1608c3、1608d3或1608c4 用于将集成电路1600的其他区域耦合在一起。
集成电路1600的其他布局层的其他配置、安排，或是集成电路1600中的 其他元件数量均在本揭示文件的范围内。
图17根据一些实施例绘示集成电路的制造方法1700的流程图。应理解， 可以在图17中所描绘的方法1700之前、期间及/或之后执行额外的操作，且 其他过程可以在本揭示文件中仅作简要描述。
在一些实施例中，方法1700的其他顺序的操作均在本揭示文件的范围内。 方法1700包含示例性操作，但这些操作不一定按照所示的顺序执行。根据本 揭示文件的实施例的精神以及范围，可以适当地添加、替换、改变顺序及/或 删除操作。在一些实施例中，至少方法1700、1800或1900中的一或多个操作 没有被执行。
在一些实施例中，方法1700为方法1800的操作1804的实施例。在一些 实施例中，方法1700可以用于制造至少集成电路100或300～1600，或具有与 至少布局设计200类似的特征的集成电路。
在方法1700的操作1702中，一晶体管组被制造于半导体晶圆或基板390 的正面。在一些实施例中，方法1700的晶体管组包含位于主动区组302或1602 的一或多个晶体管。在一些实施例中，方法1700的晶体管组包含一或多个本 揭示文件中所描述的晶体管。
在一些实施例中，操作1702进一步包含至少操作1702a、1704或1706。
在一些实施例中，操作1702a(未示出)包含在第一阱中制造晶体管组的 源极区以及漏极区。在一些实施例中，第一阱包含p型掺杂物。在一些实施例 中，p型掺杂物包含硼、铝或其他适合的p型掺杂物。在一些实施例中，第一 阱包含生成于基板上的磊晶层。在一些实施例中，在磊晶程序，透过添加掺杂 物，对磊晶层进行掺杂。在一些实施例中，在磊晶层形成之后，透过离子植入， 对磊晶层进行掺杂。在一些实施例中，第一阱透过将基板掺杂而形成。在一些 实施例中，掺杂是透过离子植入来实行。在一些实施例中，第一阱具有一掺杂浓度，此掺杂浓度的范围从1x1012原子/厘米3到1x1014原子/厘米3。其他掺杂 浓度均在本揭示文件的范围内。
在一些实施例中，第一阱包含n型掺杂物。在一些实施例中，n型掺杂物 包含磷、砷或其他适合的n型掺杂物。在一些实施例中，n型掺杂物的掺杂浓 度的范围从1x1012原子/厘米3到1x1014原子/厘米3。其他掺杂浓度均在本揭示 文件的范围内。
在一些实施例中，源/漏极特征的形成包含：移除部分基板以在间隔物的 边缘形成凹槽，以及透过填充基板中的凹槽来执行填充程序。在一些实施例中， 在去除垫氧化层或牺牲氧化层之后，对凹槽进行蚀刻(例如湿蚀刻或干蚀刻)。 在一些实施例中，透过进行蚀刻程序，以移除与隔离区(例如浅槽隔离(shallow trench isolation,STI)区)相邻的主动区的顶面部分。在一些实施例中，填充 程序以磊晶的方式或是磊晶程序执行。在一些实施例中，使用与蚀刻程序同时 进行的生长程序来填充凹槽，其中生长程序的生长速度大于蚀刻程序的蚀刻速 度。在一些实施例中，透过使用生长程序以及蚀刻程序以填充凹槽。举例而言， 在凹槽中生长一层材料，然后对生长的材料进行蚀刻程序，以去除部分材料。 接着对蚀刻的材料进行后续的生长程序，直到凹槽中的材料达到所需的厚度。 在一些实施例中，生长程序持续进行直到材料的顶面到达基板的顶面之上。在 一些实施例中，生长程序持续进行直到材料的顶面到达与基板的顶面同高。在 一些实施例中，透过同向性蚀刻程序或非等向蚀刻程序，去除第一阱的一部分。 蚀刻程序选择性地蚀刻第一阱，而不蚀刻栅极结构以及任何间隔物。在一些实 施例中，透过使用反应离子蚀刻(reactive ion etch,RIE)、湿蚀刻或其他适合 的技术，来执行蚀刻程序。在一些实施例中，半导体材料沉积在凹槽中，以形 成源/漏极特征。在一些实施例中，执行磊晶程序，以在凹槽中沉积半导体材料。在一些实施例中，磊晶程序包含选择性磊晶生长(selective epitaxy growth, SEG)程序、化学气相沉积(chemical vapor deposition,CVD)程序、分子束磊 晶(molecular beamepitaxy,MBE)、其他适合的程序及/或其组合。磊晶程序 使用了气态及/或液态的前驱物，与基板的合成物相互作用。在一些实施例中， 源/漏极特征包含磊晶生长的硅(epi Si)、碳化硅或硅锗。在某些情况下，在 磊晶程序期间，与栅极结构相关的集成电路装置的源/漏极特征是原位掺杂或 未掺杂的。当源/漏极特征在磊晶程序期间未掺杂时，在某些情况下，源/漏极 特征会在后续的程序期间进行掺杂。后续的掺杂程序透过离子植入、电浆浸没 离子植入、气体及/或固体源极扩散、其他适合的程序及/或其组合来实现。在 一些实施例中，源/漏极特征在形成源/漏极特征及/或后续的掺杂程序之后，进 一步暴露于退火程序。
在一些实施例中，操作1702进一步包含操作1704。在一些实施例中，操 作1704包含在晶体管组的源/漏极区上方沉积第一导电材料，以形成晶体管的 接点组。在一些实施例中，方法1700中的第一层包含金属过扩散层或栅极层。
在一些实施例中，方法1700中的晶体管组的源/漏极区包含主动区组302 或1602的一或多个晶体管的源/漏极区。
在一些实施例中，方法1700中的接点组包含接点组306、606、806、1006、1406或1606。
在一些实施例中，操作1702进一步包含操作1706。在一些实施例中，操 作1706包含形成晶体管组的栅极区。在一些实施例中，方法1700中的栅极区 包含栅极组304、305、604、804、1004、1204、1404或1604。
在一些实施例中，栅极区位于漏极区以及源极区之间。在一些实施例中， 栅极区位于第一阱以及基板的上方。在一些实施例中，操作1706中的栅极区 的制造流程包含执行一或多个沉积程序，以形成一或多个介电材料层。在一些 实施例中，沉积程序包含化学气相沉积、电浆增强化学气相沉积(plasma enhanced chemical vapor deposition,PECVD)、原子层沉积(atomic layer deposition,ALD)或其他适合用于沉积一或多个材料层的程序。在一些实施例 中，栅极区的制造流程包含执行一或多个沉积程序，以形成一或多个导电材料 层。在一些实施例中，制造栅极区的流程包含形成栅极电极或伪栅极电极。在 一些实施例中，制造栅极区的流程包含沉积或生长至少一介电层，例如栅极介 电层。在一些实施例中，栅极区使用了掺杂或非掺杂的多晶硅来形成。在一些 实施例中，栅极区包含金属，例如例如铝、铜、钨、钛、钽、氮化钛、氮化钽、 硅化镍、硅化钴、其他适合的导电材料或其组合。
在方法1700的操作1708中，形成第一通孔组于第一层之上。在一些实施 例中，方法1700中的第一通孔组具有颜色VD1或VD2，或位于通孔过栅极 层。
在一些实施例中，方法1700中的第一通孔组包含通孔组320、620、820、 1420或1620。在一些实施例中，方法1700中的第一通孔组包含通孔组322、 622、1022或1622。在一些实施例中，方法1700中的第一通孔组包含通孔组 330、630、830、1430或1630。
在一些实施例中，操作1706包含在晶圆正面上方的绝缘层中形成第一自 对准接点(self-aligned contacts,SACs)组。在一些实施例中，第一通孔组电性 耦合至至少晶体管组。
在方法1700的操作1710中，将第二导电材料沉积于第二层，进而形成第 一导体组。在一些实施例中，方法1700中的第二层包含金属0层。在一些实 施例中，操作1710包含在集成电路的正面上方沉积第一导体组。
在一些实施例中，方法1700中的第一导体组包含导体组308、608、808、1008、1208、1408或1608的一或多个部分。在一些实施例中，方法1700中 的第一导体组包含一或多个相似于导体402或424的导体。
在一些实施例中，方法1700中的第一导体组包含导体组310、610、810、 1010、1210、1410或1610的一或多个部分。在一些实施例中，方法1700中 的第一导体组包含一或多个相似于导体404、422或426的导体。
在一些实施例中，操作1708由至少两个或多个金属0遮罩所执行。
在方法1700的操作1712中，在第二层之上形成第二通孔组。在一些实施 例中，方法1700中的第二通孔组位于通孔0层。在一些实施例中，方法1700 中的第二通孔组包含通孔组1650或至少通孔410、412、430、432或440。在 一些实施例中，方法1700中的第二通孔组包含一或多个相似于位于通孔0层 的通孔的通孔。
在一些实施例中，操作1712包含在晶圆正面上方的绝缘层中形成第二自 对准接点组。在一些实施例中，第二通孔组电性耦合至至少晶体管组。
在方法1700的操作1714中，将第三导电材料沉积于第三层，进而形成第 二导体组。在一些实施例中，方法1700中的第三层包含金属1层。在一些实 施例中，操作1710包含在集成电路的正面上方沉积第二导体组。
在一些实施例中，方法1700中的第二导体组包含导体组340或1640的一 或多个部分。在一些实施例中，方法1700中的第二导体组包含一或多个相似 于位于金属1层的导体的导体。
在一些实施例中，方法1700中的一或多个操作1704、1706、1708、1710、 1712或1714包含使用光蚀刻以及材料去除程序的组合，在基板上方形成绝缘 层(未示出)的开口。在一些实施例中，光蚀刻程序包含规划一光阻剂，例如 正光阻剂或是负光阻剂。在一些实施例中，光蚀刻程序包含形成硬遮罩、抗反 射结构或其他适合的光蚀刻结构。在一些实施例中，材料去除程序包含湿蚀刻 程序、干蚀刻程序、离子蚀刻程序、激光钻孔或其他适合的蚀刻程序。开口接 着会填上导电材料，例如铜、铝、钛、镍、钨或其他适合的导电材料。在一些 实施例中，开口通过化学气相沉积、物理气相沉积、溅射、原子层沉积或其他 适合的形成程序来填补。
在一些实施例中，方法1700中的至少一或多个操作由图21的系统2100 所执行。在一些实施例中，至少一种方法(例如上述的方法1700)会由至少 一制造系统(包含系统2100)完整地或部分地执行。方法1700中的一或多个 操作由图21的集成电路制造厂2400所执行，以制造集成电路装置2160。在 一些实施例中，方法1700中的一或多个操作由制造工具2152所执行，以制造 晶圆2142。
在一些实施例中，导电材料包含铜、铝、钛、镍、钨或其他适合的导电材 料。在一些实施例中，开口以及沟通过化学气相沉积、物理气相沉积、溅射、 原子层沉积或其他适合的形成程序来填补。在一些实施例中，在一或多个操作 1704、1706、1708、1710、1712或1714中，当沉积导电材料之后，导电材料 会被平面化，以提供一层平面给后续的步骤。
在一些实施例中，方法1700、1800或1900中的一或多个操作没有被执行。
方法1800～1900中的一或多个操作由一个处理装置所执行，此处理装置用 以执行制造集成电路(例如集成电路100或300～1600)的指令。在一些实施 例中，方法1800～1900中的一或多个操作由一个处理装置所执行，此处理装置 等同于执行方法1800～1900中不同的一或多个操作的处理装置。在一些实施例 中，方法1800～1900中的一或多个操作由一个处理装置所执行，此处理装置不 同于执行方法1800～1900中不同的一或多个操作的处理装置。在一些实施例中， 方法1700、1800或1900中的操作的其他顺序均在本揭示文件的范围内。方法 1700、1800或1900包含示例性操作，但这些操作不一定按照所示顺序执行。 根据本揭示文件的实施例的精神以及范围，可以适当地添加、替换、改变顺序 及/或删除操作。
图18根据一些实施例绘示集成电路装置的制造方法1800的流程图。应理 解，可以在图18中所描绘的方法1800之前、期间及/或之后执行额外的操作， 且其他过程可以在本揭示文件中仅作简要描述。在一些实施例中，方法1800 可以用以形成集成电路，例如至少集成电路100或300～1600。在一些实施例 中，方法1800可以用以形成集成电路，此集成电路具有与一或多个布局设计 200相似的特征以及相似的结构关系。
在方法1800的操作1802中，产生集成电路的布局设计。操作1802由一 个处理装置(例如图20的处理器2002)所执行，此处理装置用以执行产生布 局设计的指令。在一些实施例中，方法1800中的布局设计包含布局设计200 中的一或多个图案，或集成电路100或300～1600中的一或多个特征。在一些 实施例中，本揭示文件的布局设计使用图形数据库系统(graphic database system,GDSII)文件格式。
在方法1800的操作1804中，基于布局设计制造集成电路。在一些实施例 中，方法1800中的操作1804包含：基于布局设计制造至少一个遮罩，以及基 于至少一个遮罩制造集成电路。
图19根据一些实施例绘示集成电路的布局设计的产生方法1900的流程图。 应理解，可以在图19中所描绘的方法1900之前、期间及/或之后执行额外的 操作，且其他过程可以在本揭示文件中仅作简要描述。在一些实施例中，方法 1900为方法1800中的操作1802的实施例。在一些实施例中，方法1900可以 用以产生布局设计200中的一或多个布局图案，或相似于集成电路100或 300～1600中的一或多个特征。
在一些实施例中，方法1900可以用以产生一或多个布局图案，这些布局 图案具有布局设计200的结构关系(包含对齐、距离、长度以及宽度)、配置 以及层，或相似于集成电路100或300～1600中的一或多个特征，且为了简洁 起见，在图19中将不再进行类似的详细描述。
在方法1900的操作1902中，在布局设计上产生或放置主动区图案组。在 一些实施例中，方法1900中的主动区图案组包含至少部分的主动区图案组202 中的一或多个图案。在一些实施例中，方法1900中的主动区图案组包含一或 多个相似于主动区组302或1602的主动区。
在方法1900的操作1904中，在布局设计上产生或放置栅极图案组。在一 些实施例中，方法1900中的栅极图案组包含栅极图案组204或205的一或多 个图案中的至少一部分。在一些实施例中，方法1900中的栅极图案组包含一 或多个相似于栅极组304、305、604、804、1004、1204、1404或1604的栅极。
在方法1900的操作1906中，在布局设计上产生或放置接点图案组。在一 些实施例中，方法1900中的接点图案组包含接点图案组206的一或多个图案 中的至少一部分。
在一些实施例中，方法1900中的接点图案组包含一或多个相似于接点组 306、606、806、1006、1406或1606的接点。在一些实施例中，方法1900中 的接点图案组包含一或多个相似于金属过扩散层中的接点的接点。
在方法1900的操作1908中，在布局设计上产生或放置第一通孔图案组。 在一些实施例中，方法1900中的第一通孔图案组包含通孔图案组220的一或 多个图案中的至少一部分。在一些实施例中，方法1900中的第一通孔图案组 包含一或多个相似于通孔组320、620、820、1420或1620的通孔。
在一些实施例中，方法1900中的第一通孔图案组包含一或多个相似于具 有颜色VD2的通孔的通孔。
在方法1900的操作1910中，在布局设计上产生或放置第二通孔图案组。 在一些实施例中，方法1900中的第二通孔图案组包含通孔图案组222的一或 多个图案中的至少一部分。在一些实施例中，方法1900中的第二通孔图案组 包含一或多个相似于通孔组322、622、1022或1622的通孔。
在一些实施例中，方法1900中的第二通孔图案组包含一或多个相似于具 有颜色VD1的通孔的通孔。
在方法1900的操作1912中，在布局设计上产生或放置第三通孔图案组。 在一些实施例中，方法1900中的第三通孔图案组包含通孔图案组230的一或 多个图案中的至少一部分。在一些实施例中，方法1900中的第三通孔图案组 包含一或多个相似于通孔组330、630、830、1030、1430或1630的通孔。
在一些实施例中，方法1900中的第三通孔图案组包含一或多个相似于位 于金属过栅极层的通孔的通孔。
在方法1900的操作1914中，在布局设计上产生或放置第一导体图案组。 在一些实施例中，方法1900中的第一导体图案组包含导体图案组208的一或 多个图案中的至少一部分。
在一些实施例中，方法1900中的第一导体图案组包含一或多个相似于导 体组308、608、808、1008、1208、1408或1608的导体。在一些实施例中， 方法1900中的第一导体图案组包含一或多个相似于导体402或424的导体。
在一些实施例中，方法1900中的第一导体图案组包含一或多个相似于位 于金属0层或金属0A层的导体的导体。
在方法1900的操作1916中，在布局设计上产生或放置第二导体图案组。 在一些实施例中，方法1900中的第二导体图案组包含导体图案组210的一或 多个图案中的至少一部分。
在一些实施例中，方法1900中的第二导体图案组包含一或多个相似于导 体组310、610、810、1010、1210、1410或1610的导体。在一些实施例中， 方法1900中的第二导体图案组包含一或多个相似于导体404、422或426的导 体。
在一些实施例中，方法1900中的第二导体图案组包含一或多个相似于位 于金属0层或金属0B层的导体的导体。
在方法1900的操作1918中，在布局设计上产生或放置第四通孔图案组。 在一些实施例中，方法1900中的第四通孔图案组包含位于通孔0层的通孔图 案组的一或多个图案中的至少一部分。在一些实施例中，方法1900中的第四 通孔图案组包含一或多个相似于通孔组1650的通孔或至少通孔410、412、430、 432或440。
在一些实施例中，方法1900中的第四通孔图案组包含一或多个相似于位 于通孔0层的通孔的通孔。
在方法1900的操作1920中，在布局设计上产生或放置第三导体图案组。 在一些实施例中，方法1900中的第三导体图案组包含导体图案组240的一或 多个图案中的至少一部分。
在一些实施例中，方法1900中的第三导体图案组包含一或多个相似于导 体组340或1640的导体。
在一些实施例中，方法1900中的第三导体图案组包含一或多个相似于位 于金属1层的导体的导体。
图20根据一些实施例绘示用于设计集成电路布局设计以及制造集成电路 的系统2000的示意图。
在一些实施例中，系统2000产生或放置一或多个本揭示文件中所描述的 集成电路布局设计。系统2000包含硬件处理器2002以及以计算机程序码2006 (例如执行指令组2006)编码的非暂态计算机可读取性储存媒体2004(例如 记忆体2004)。计算机可读取性储存媒体2004用以与制造机器连接，以制造 集成电路。处理器2002通过总线2008电性耦合至计算机可读取性储存媒体 2004。处理器2002也通过总线2008电性耦合至输入/输出接口2010。网络接 口2012也通过总线电性耦合至处理器2002。网络接口2012连接至网络2014，因此处理器2002以及计算机可读取性储存媒体2004可以通过网络2014连接 至外部物件。处理器2002用以执行编码至计算机可读取性储存媒体2004的计 算机程序码2006，使得系统2000可以执行部分或所有在方法1800～1900中所 描述的操作。
在一些实施例中，处理器2002为中央处理单元(central processing unit,CPU)、多处理器、分散式处理系统、特殊应用集成电路(application specific integratedcircuit,ASIC)及/或适合的处理单元。
在一些实施例中，计算机可读取性储存媒体2004为为电子、磁、光、电 磁、红外线及/或半导体系统(或装置或设备)。举例而言，计算机可读取性 储存媒体2004包含半导体或固态记忆体、磁带、磁盘片、随机存取记忆体 (random access memory,RAM)、只读记忆体(read-only memory,ROM)、 硬盘及/或光盘片。在一些使用光盘片的实施例中，计算机可读取性储存媒体 2004包含只读光盘片(compact disk-read only memory,CD-ROM)、可读写光 盘片(compact disk-read/write,CD-R/W)及/或数字多功能光盘片(digital videodisc,DVD)。
在一些实施例中，计算机可读取性储存媒体2004储存计算机程序码2006， 用以使系统2000执行方法1800～1900。在一些实施例中，计算机可读取性储 存媒体2004也储存执行方法1800～1900所需要的信息以及在执行方法 1800～1900期间所产生的信息，例如布局设计2016、使用者界面2018、制造 单元2020及/或用于执行方法1800～1900的操作的执行指令组。在一些实施例 中，布局设计2016包含至少布局设计200中的一或多个布局图案，或相似于 至少集成电路100或300～1600的特征。
在一些实施例中，计算机可读取性储存媒体2004储存用于连接制造机器 的指令(例如计算机程序码2006)。指令(例如计算机程序码2006)使处理 器2002产生可以让制造机器读取的制造指令，以在制造程序期间有效地实施 方法1800～1900。
系统2000包含输入/输出接口2010。输入/输出接口2010耦合至外部电路。 在一些实施例中，输入/输出接口2010包含键盘、小型键盘、鼠标、轨迹球、 轨迹版及/或游标键，用于传递信息与指令至处理器2002。
系统2000也包含耦合至处理器202的网络接口2012。网络接口2012使 系统2000可以与网络2014通讯，网络2014可以与一或多个其他计算机系统 连接。网络接口2012包含无线网络接口，例如蓝牙(Bluetooth)、无线网络 (WIFI)、全球互通微波存取(Worldwideinteroperability for microwave access, WIMAX)、通用封包无线服务(General packetradio service,GPRS)或宽带分 码多工存取(Wideband code division multipleaccess,WCDMA)，或是有线网 络接口，例如乙太网络(Ethernet)、通用序列总线(Universalserial bus,USB) 或IEEE-2094。在一些实施例中，方法1800～1900在两个或多个系统2000中 实施，且讯息(例如布局设计、使用者界面)透过网络2014在不同系统2000 之间彼此交换。
系统2000用以从输入/输出接口2010或网络接口2012接收与布局设计相 关的信息。这些信息会经由总线2008传送至处理器2002，以决定制造至少集 成电路100或300～1600所使用的布局设计。此布局设计接着会储存于计算机 可读取性储存媒体2004中，作为布局设计2016。系统2000用以从输入/输出 接口2010或网络接口2012接收与使用者界面相关的信息。此信息储存于计算 机可读取性储存媒体2004中，作为使用者界面2018。系统2000用以从输入/ 输出接口2010或网络接口2012接收与制造单元相关的信息。此信息储存于计 算机可读取性储存媒体2004中，作为制造单元2020。在一些实施例中，制造 单元2020包含系统2000使用的制造信息。在一些实施例中，制造单元2020 对应于图21中的遮罩制造2134。
在一些实施例中，方法1800～1900被实现为由处理器执行的独立应用软件。 在一些实施例中，方法1800～1900被实现为应用软件，此应用软件为额外应用 软件的一部分。在一些实施例中，方法1800～1900被实现为应用软件的外挂程 序。在一些实施例中，方法1800～1900被实现为应用软件，此应用软件为电子 设计自动化工具的一部分。方法1800～1900被实现为应用软件，此应用软件被 电子设计自动化工具所使用。在一些实施例中，此电子设计自动化工具用于产 生集成电路装置的布局。在一些实施例中，此布局储存于非暂态计算机可读取 性媒体。在一些实施例中，此布局是使用工具(例如
Figure BDA0003618695020000581
)或是其他 适合的布局产生工具所产生。在一些实施例中，此布局是根据网表所产生的， 而此网表是基于构想设计所创造出来的。在一些实施例中，方法1800～1900 由制造装置实施，以使用基于系统2000产生的一或多个布局设计所制造的遮 罩组来制造集成电路。在一些实施例中，系统2000为制造装置，用以使用基 于本揭示文件中的一或多个布局设计所制造的遮罩组来制造集成电路。在一些 实施例中，图20中的系统2000产生比其他方法更小的集成电路的布局设计。 在一些实施例中，图20中的系统2000产生比其他方法占用更小的面积以及提 供更好的绕线资源的集成电路的布局设计。
图21根据本揭示文件的至少一个实施例绘示集成电路制造系统2010以及 与其相关的集成电路制造流程的方块图。在一些实施例中，基于一布置图，一 或多个半导体遮罩，或半导体集成电路中的一层的至少一个元件通过使用制造 系统2100所制造。
在图21，集成电路制造系统2100(以下简称为系统2100)包含多个实体 单位，例如设计厂2120、遮罩厂2130以及集成电路制造厂2140，三者在与制 造集成电路装置2160相关的设计、开发以及制造周期及/或服务中彼此关联。 系统2100中的多个实体单位由一个通讯网络所连接。在一些实施例中，此通 讯网络是一个单一网络。在一些实施例中，此通讯网络是各种不同的网络，例 如内部网络以及网际网络。此通讯网络包含有线及/或无线的通讯频道。每个 实体单位可以与一个或多个其他实体单位互动，并向一个或多个其他实体单位 提供服务，及/或从一个或多个其他实体单位接受服务。在一些实施例中，设 计厂2120、遮罩厂2130以及集成电路制造厂2140中的两个或更多个实体单 位由一个公司所拥有。在一些实施例中，设计厂2120、遮罩厂2130以及集成 电路制造厂2140中的两个或更多个实体单位共存于一个公共设施中并使用公 共资源。
设计厂(或设计团队)2120产生一个集成电路设计布局2122。集成电路 设计布局2122包含各种为集成电路装置2160所设计的几何图案。几何图案对 应于构成制造的集成电路装置2160的各种元件的金属、氧化物或半导体层的 图案。透过结合各种层，以形成各种集成电路的特征。举例而言，集成电路设 计布局2122的一部分包含各种集成电路特征，例如主动区、栅极电极、源极 电极、漏极电极、层间互连的金属线或硅通孔，以及焊片的开口，以形成在半 导体基板(例如硅晶圆)以及设置在半导体基板上的各种材料层。设计厂2120 实行适当的设计程序以形成集成电路设计布局2122。设计程序包含逻辑设计、 物理设计或布局布线中的一项或多项。集成电路设计布局2122以一个或多个 数据文件呈现，这些数据文件具有几何图案的讯息。举例而言，集成电路设计 布局2122可以用图形数据库系统文件格式或DFII文件格式来表示。
遮罩厂2130包含遮罩数据准备2132以及遮罩制造2134。遮罩厂2130使 用集成电路设计布局2122来制造一或多个遮罩2145，再根据集成电路设计布 局2122，将遮罩用于制造集成电路装置2160的各个层。遮罩厂2130执行遮 罩数据准备2132，其中集成电路设计布局2122被转换成代表数据文件 (representative data file,RDF)。遮罩数据准备2132将代表数据文件提供给遮 罩制造2134。遮罩制造2134包含遮罩写入器。遮罩写入器将代表数据文件转 换为基板上的图像，例如遮罩2145或半导体晶圆2142。设计布局2122由遮 罩数据准备2132操纵，以符合遮罩写入器的特定特性及/或集成电路制造厂 2140的要求。在图21中，遮罩数据准备2132以及遮罩制造2134被绘示为分 开的元件。在一些实施例中，遮罩数据准备2132以及遮罩制造2134可以统称 为遮罩数据准备。
在一些实施例中，遮罩数据准备2132包含光学邻近效应修正(optical proximitycorrection,OPC)，其使用微影增强技术来补偿图像误差，例如可能 由绕射、干涉、其他制程效应等引起的图像误差。光学邻近效应修正调整集成 电路设计布局2122。在一些实施例中，遮罩数据准备2132包含进一步的解析 度增强技术(resolution enhancementtechnique,RET)，例如离轴照明、亚解析 度辅助特征、相转移遮罩、其他适合的技术或其组合。在一些实施例中，反向 式微影技术(inverse lithography technology,ILT)也有被使用，其将光学邻近 效应修正视为逆成像问题。
在一些实施例中，遮罩数据准备2132包含遮罩规则检查器(mask rule checker,MRC)，遮罩规则检查器使用遮罩创建规则，检查在光学邻近效应修 正中经过处理的集成电路设计布局，此组遮罩创建规则包含多个几何及/或连 通性限制以确保足够的边界范围，以考虑半导体制程的变化性等。在一些实施 例中，遮罩规则检查器修改集成电路设计布局，以补偿遮罩制造2134期间的 限制，此动作可以取消由光学邻近效应修正所执行的部分修改，以满足遮罩创 建规则。
在一些实施例中，遮罩数据准备2132包含微影制程检查(lithography processchecking,LPC)，微影制程检查会模拟由集成电路制造厂2140实施以 制造集成电路装置2160的流程。微影制程检查以集成电路设计布局2122为基 准模拟此流程，以创造模拟制造的装置，例如集成电路装置2160。微影制程 检查模拟中的制程参数可以包含与集成电路制造周期中各种制程相关的参数、 与用于制造集成电路的工具相关的参数及/或制造流程的其他态样。微影制程 检查会考量各种参数，例如空间影像对比度、焦深(depth of focus,DOF)、 遮罩误差增强参数(mask error enhancement factor,MEEF)以及其他适合的参 数或其组合。在一些实施例中，在微影制程检查创造模拟制造的装置之后，如 果模拟装置的形状不够接近设计规则，则可以重复使用光学邻近效应修正及/ 或遮罩规则检查器以进一步细化集成电路设计布局2122。
应理解，为了清楚起见，上述关于遮罩数据准备2132的描述已经经过简 化。在一些实施例中，遮罩数据准备2132包含额外的特征，例如根据制造规 则修改集成电路设计布局2122的逻辑操作(logic operation,LOP)。此外，在 遮罩数据准备2132期间，应用于集成电路设计布局2122的流程可以以各种不 同的顺序执行。
在遮罩数据准备2132之后以及在遮罩制造2134期间，基于修改过的集成 电路设计布局2122，制造一个遮罩2145或一个遮罩组2145。在一些实施例中， 遮罩制造2134包含基于集成电路设计布局2122，执行一或多次的微影曝光。 在一些实施例中，基于修改过的集成电路设计布局2122，使用电子束 (electron-beam)或多个电子束的机构，在遮罩(光罩或倍缩光罩)2145上形 成图案。遮罩2145可以使用各种技术形成。在一些实施例中，使用二元技术 形成遮罩2145。在一些实施例中，遮罩图案包含不透明区域以及透明区域。 用于对覆盖在晶片上的图像敏感材料层(例如光阻剂)进行曝光的辐射线，例 如紫外(ultraviolet,UV)线，被不透明区域阻挡并透射穿过透明区域。在一个 示例中，一个二元遮罩版本的遮罩2145包含一个透明基板(例如熔融石英) 以及覆盖在二元遮罩的不透明区域中的不透明材料(例如铬)。在另一个示例 中，使用了相位偏移技术来形成遮罩2145。在相位偏移遮罩(phase shift mask, PSM)版本的遮罩2145中，在相位偏移遮罩上形成的图案中的各种特征具有 适当的相位差，以提高解析度以及成像品质。在各种示例中，相位偏移遮罩可 以是衰减相位偏移遮罩或交替相位偏移遮罩。遮罩制造2134产生的遮罩用于 多种流程中。举例而言，遮罩用于离子植入流程中，以在半导体晶圆中形成各 种掺杂区，用于蚀刻流程中，以在半导体晶圆中形成各种蚀刻区域，及/或用 在其他适合的流程中。
集成电路制造厂2140是集成电路制造实体单位，包含一或多个用于制造 各种不同集成电路产品的制造设施。在一些实施例中，集成电路制造厂2140 是半导体代工厂。举例而言，可能存在一个制造设施，用于多个集成电路产品 的前段制造(前段(front-end-of-line，FEOL)制程)，第二个制造设施可能 提供用于集成电路产品的后段制造的内接以及封装(后段(back-end-of-line, BEOL)制程)，而第三个制造设施可以为代工厂实体单位提供其他服务。
集成电路制造厂2140包含晶圆制造工具2152(以下简称为制造工具2152)， 制造工具2152用于在半导体晶圆2142上执行各种制造操作，使得集成电路装 置2160能根据遮罩(例如遮罩2145)制造。在各种实施例中，制造工具2152 包含一或多个晶圆曝光机、离子植入器、光阻覆盖器、处理室(例如化学气相 沉积室或低压化学气相沉积炉)、化学机械研磨系统、电浆蚀刻系统、晶圆清 洁或其他能够执行本揭示文件所讨论的一种或多种合适的制程的制造装置。
集成电路制造厂2140使用由遮罩厂2130制造的遮罩2145来制造集成电 路装置2160。因此，集成电路制造厂2140至少间接地使用了集成电路设计布 局2122来制造集成电路装置2160。在一些实施例中，集成电路制造包含间接 地以集成电路设计布局2122为基准，执行一或多次的微影曝光。半导体晶圆 2142包含其上形成的硅基板或其他具有材料层的适合的基板。半导体晶圆 2142进一步包含一或多个掺杂区、介电特征、多级互连等(在后续制造步骤 中形成)。
本揭示文件示出的系统2100所具有的设计厂2120、遮罩厂2130或集成 电路制造厂2140为单独的组件或实体。但是，应理解，设计厂2120、遮罩厂 2130或集成电路制造厂2140当中的一或多个为相同组件或实体的一部分。
关于集成电路制造系统(例如图21的系统2100)以及与其相关联的集成 电路制造流程的详细信息可在例如2016年2月9日授权的美国专利第9256709 号、2015年10月1日公布的美国专利第20150278429号、2014年2月6日公 布的美国专利第20100040838号以及2007年8月21日授权的美国专利第 7260442号中找到，其全文透过引用并入本揭示文件。
本揭示文件提供一种集成电路。在一些实施例中，集成电路包含一个晶体 管组、一个电轨组、一个第一导体组以及一个第一导体。在一些实施例中，晶 体管组包含一个主动区组。在一些实施例中，主动区组沿着一个第一方向延伸， 且位于基板的第一层。在一些实施例中，电轨组沿着第一方向延伸，用以提供 第一供应电压或第二供应电压至晶体管组，且位于相异于第一层的一个第二层。 在一些实施例中，电轨组具有一个第一宽度。在一些实施例中，第一导体组沿 着第一方向延伸，位于第二层，在异于第一方向的一个第二方向上与电轨组分 离，且与主动区组重叠。在一些实施例中，第一导体组具有相异于第一宽度的 第二宽度。在一些实施例中，第一导体沿着第一方向延伸，位于第二层且位于 第一导体组之间。在一些实施例中，第一导体具有第一宽度。在一些实施例中， 第一导体将晶体管组的第一晶体管电性耦合到晶体管组的第二晶体管。
在一些实施例中，主动区组包含一个第一主动区以及一个第二主动区。第 一主动区沿着第一方向延伸，对应于晶体管组的第一晶体管的第一漏/源极。 第二主动区沿着第一方向延伸，且在第二方向上与第一主动区分离，第二主动 区对应于晶体管组的第二晶体管的第二漏/源极。
在一些实施例中，电轨组包含一个第一电轨以及一个第二电轨。第一电轨 沿着第一方向延伸，用于将第一供应电压提供至第一主动区。第二电轨沿着第 一方向延伸，用于将第二供应电压提供至第二主动区，且第二电轨在第二方向 上与第一电轨分离。
在一些实施例中，第一导体组包含第一导体部位以及第二导体部位。第一 导体部位沿着第一方向延伸，且与第一主动区重叠。第二导体部位沿着第一方 向延伸，且与第二主动区重叠。
在一些实施例中，集成电路进一步包含第一漏/源极的第一接点以及第二 漏/源极的第二接点。第一接点沿着第二方向延伸，位于异于第一层以及第二 层的一个第三层，且与第一主动区重叠。第二接点沿着第二方向延伸，位于第 三层，且与第二主动区重叠。
在一些实施例中，集成电路进一步包含第一通孔以及第二通孔。第一通孔 位于第一接点以及第一导体之间，第一通孔将第一接点与第一导体电性耦合。 第二通孔位于第二接点以及第一导体之间，第二通孔将第二接点与第一导体电 性耦合。
在一些实施例中，第一接点以及第二接点在第二方向上没有对齐。
在一些实施例中，第一导体与第一接点以及第二接点重叠。
在一些实施例中，集成电路进一步包含晶体管组的至少一个第三晶体管的 第一栅极结构。第一栅极结构位于异于第一层以及第二层的第四层，且第一栅 极结构与第一主动区以及第二主动区重叠。
在一些实施例中，集成电路进一步包含第三通孔。第三通孔位于第一栅极 结构以及第一导体之间，并将第一栅极结构与第一导体电性耦合。
本揭示文件提供另一种集成电路。在一些实施例中，集成电路包含一个第 一主动区、一个第二主动区、一个电轨组、一个第一导体、一个第二导体以及 一个第三导体。在一些实施例中，第一主动区沿着一个第一方向延伸，且位于 基板的第一层。在一些实施例中，第二主动区沿着第一方向延伸，位于基板的 第一层，且在异于第一方向的一个第二方向上与第一主动区分离。在一些实施 例中，电轨组沿着第一方向延伸，用以提供第一供应电压或第二供应电压，且 位于异于第一层的一个第二层。在一些实施例中，第一导体沿着第一方向延伸， 与第一主动区重叠，位于电轨组之间，且具有一个第一宽度。在一些实施例中，第二导体沿着第一方向延伸，与第二主动区重叠，位于电轨组之间，且具有第 一宽度。在一些实施例中，第三导体沿着第一方向延伸，位于第二层且位于第 一导体与第二导体之间。在一些实施例中，第三导体具有异于第一宽度的一个 第二宽度，且第三导体将第一主动区的第一区域与第二主动区的第一区域电性 耦合。
在一些实施例中，电轨组包含第一电轨以及第二电轨。第一电轨沿着第一 方向延伸，用于将第一供应电压提供至第一主动区，第一电轨具有异于第一宽 度的第三宽度。第二电轨沿着第一方向延伸，用于将第二供应电压提供至第二 主动区，第二电轨在第二方向上与第一电轨分离，且第二电轨具有第三宽度。
在一些实施例中，集成电路进一步包含一个栅极组。栅极组沿着第二方向 延伸，位于异于第一层以及第二层的一个第三层，栅极组与第一主动区以及第 二主动区重叠。
在一些实施例中，集成电路进一步包含一个第一导体组。第一导体组沿着 第二方向延伸，位于异于第一层、第二层以及第三层的一个第四层，第一导体 组与栅极组以及第三导体重叠。
在一些实施例中，集成电路进一步包含第一主动区的第一漏/源极与第二 主动区的第二的漏/源极之间的第一接点以及一个第一通孔。第一接点沿着第 二方向延伸，位于异于第一层、第二层以及第四层的一个第五层，且与第一主 动区以及第二主动区重叠。第一通孔位于第一接点以及第三导体之间，第一通 孔将第一接点与第三导体电性耦合。
在一些实施例中，集成电路进一步包含第一导体组的第一导体以及第二通 孔。第一导体与栅极组的第一栅极、栅极组的第二栅极以及第三导体重叠。第 二通孔位于第一导体组的第一导体以及第三导体之间，第二通孔将第一导体组 的第一导体与第三导体电性耦合。
在一些实施例中，集成电路进一步包含第四导体、第三通孔以及第四通孔。 第四导体沿着第一方向延伸，位于第二层，与栅极组的第二栅极重叠，且具有 第二宽度。第三通孔位于第一导体组的第一导体以及第四导体之间，第三通孔 将第一导体组的第一导体与第四导体电性耦合。第四通孔位于第四导体以及栅 极组的第二栅极之间，第四通孔将第四导体与栅极组的第二栅极电性耦合。
在一些实施例中，集成电路进一步包含第一主动区的第一漏/源极的第一 接点以及第二主动区的第二漏/源极的第二接点。第一接点沿着第二方向延伸， 位于异于第一层、第二层以及第四层的一个第五层，且与第一主动区重叠。第 二接点沿着第二方向延伸，位于第五层，且与第二主动区重叠。
在一些实施例中，集成电路进一步包含第一通孔以及第二通孔。第一通孔 位于第一接点以及第三导体之间，第一通孔将第一接点与第三导体电性耦合。 第二通孔位于第二接点以及第三导体之间，第二通孔将第二接点与第三导体电 性耦合。
本揭示文件提供一种集成电路的制造方法。在一些实施例中，制造方法包 含：在基板的正面制造晶体管组。在第一层上的晶体管组上沉积第一导电材料， 形成用于晶体管组的接点组。在晶体管组上制造第一通孔组。在第二层上的接 点组上沉积第二导电材料，形成电轨组，此电轨组具有第一宽度，且第二层位 于第一层的上方。在第二层上的接点组上沉积第三导电材料，形成第二导体组， 第二导体组具有第一宽度，第二导体组与接点组重叠，且第二导体组透过第一 通孔组与接点组电性耦合。在第二层上的接点组上沉积第四导电材料，形成第 三导体组，此第三导体组具有异于第一宽度的一个第二宽度。
前文概述了数个实施例的特征，使得熟悉此项技术者可更好地理解本案的 态样。熟悉此项技术者应了解，可易于使用本案作为设计或修改其他制程及结 构的基础以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟悉 此项技术者亦应认识到，此类等效结构并未脱离本案的精神及范畴，并且可在 不脱离本案的精神及范畴的情况下在本文中实施各种变化、取代及修改。

Claims (10)

1.一种集成电路，其特征在于，包含：
一晶体管组，包含一主动区组，该主动区组沿着一第一方向延伸，且位于一基板的一第一层；
一电轨组，沿着该第一方向延伸，用以提供一第一供应电压或一第二供应电压至该晶体管组，位于相异于该第一层的一第二层，且该电轨组具有一第一宽度；
一第一导体组，沿着该第一方向延伸，位于该第二层，在异于该第一方向的一第二方向上与该电轨组分离，与该主动区组重叠，且该第一导体组具有相异于该第一宽度的一第二宽度；以及
一第一导体，沿着该第一方向延伸，位于该第二层且位于该第一导体组之间，该第一导体具有该第一宽度，且将该晶体管组的一第一晶体管电性耦合到该晶体管组的一第二晶体管。
2.如权利要求1所述的集成电路，其特征在于，该主动区组包含：
一第一主动区，沿着该第一方向延伸，该第一主动区对应于该晶体管组的该第一晶体管的一第一漏/源极；以及
一第二主动区，沿着该第一方向延伸，且在该第二方向上与该第一主动区分离，该第二主动区对应于该晶体管组的该第二晶体管的一第二漏/源极。
3.如权利要求2所述的集成电路，其特征在于，该电轨组包含：
一第一电轨，沿着该第一方向延伸，用于将该第一供应电压提供至该第一主动区；以及
一第二电轨，沿着该第一方向延伸，用于将该第二供应电压提供至该第二主动区，且该第二电轨在该第二方向上与该第一电轨分离。
4.如权利要求2所述的集成电路，其特征在于，进一步包含：
该第一漏/源极的一第一接点，该第一接点沿着该第二方向延伸，位于异于该第一层以及该第二层的一第三层，且与该第一主动区重叠；以及
该第二漏/源极的一第二接点，该第二接点沿着该第二方向延伸，位于该第三层，且与该第二主动区重叠。
5.如权利要求4所述的集成电路，其特征在于，进一步包含：
一第一通孔，位于该第一接点以及该第一导体之间，该第一通孔将该第一接点与该第一导体电性耦合；以及
一第二通孔，位于该第二接点以及该第一导体之间，该第二通孔将该第二接点与该第一导体电性耦合。
6.一种集成电路，其特征在于，包含：
一第一主动区，沿着一第一方向延伸，且位于一基板的一第一层；
一第二主动区，沿着该第一方向延伸，位于该基板的该第一层，且在异于该第一方向的一第二方向上与该第一主动区分离；
一电轨组，沿着该第一方向延伸，用以提供一第一供应电压或一第二供应电压，且位于异于该第一层的一第二层；
一第一导体，沿着该第一方向延伸，与该第一主动区重叠，位于该电轨组之间，且具有一第一宽度；
一第二导体，沿着该第一方向延伸，与该第二主动区重叠，位于该电轨组之间，且具有该第一宽度；以及
一第三导体，沿着该第一方向延伸，位于该第二层且位于该第一导体以及该第二导体之间，该第三导体具有异于该第一宽度的一第二宽度，且该第三导体将该第一主动区的一第一区域与该第二主动区的一第一区域电性耦合。
7.如权利要求6所述的集成电路，其特征在于，该电轨组包含：
一第一电轨，沿着该第一方向延伸，用于将该第一供应电压提供至该第一主动区，该第一电轨具有异于该第一宽度的一第三宽度；以及
一第二电轨，沿着该第一方向延伸，用于将该第二供应电压提供至该第二主动区，该第二电轨在该第二方向上与该第一电轨分离，且该第二电轨具有该第三宽度。
8.如权利要求6所述的集成电路，其特征在于，进一步包含：
一栅极组，沿着该第二方向延伸，位于异于该第一层以及该第二层的一第三层，该栅极组与该第一主动区以及该第二主动区重叠。
9.如权利要求8所述的集成电路，其特征在于，进一步包含：
一第一导体组，沿着该第二方向延伸，位于异于该第一层、该第二层以及该第三层的一第四层，该第一导体组与该栅极组以及该第三导体重叠。
10.一种集成电路的制造方法，其特征在于，该制造方法包含：
在一基板的一正面制造一晶体管组；
在一第一层上的该晶体管组上沉积一第一导电材料，形成用于该晶体管组的一接点组；
在该晶体管组上制造一第一通孔组；
在一第二层上的该接点组上沉积一第二导电材料，形成一电轨组，该电轨组具有一第一宽度，该第二层位于该第一层的上方；
在该第二层上的该接点组上沉积一第三导电材料，形成一第二导体组，该第二导体组具有该第一宽度，该第二导体组与该接点组重叠，且该第二导体组透过该第一通孔组与该接点组电性耦合；以及
在该第二层上的该接点组上沉积一第四导电材料，形成一第三导体组，该第三导体组具有异于该第一宽度的一第二宽度。
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