TWI789016B - 積體電路及其製造方法 - Google Patents

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彭士瑋
蕭志民
曾健庭
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台灣積體電路製造股份有限公司
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Abstract

一種積體電路包括電源軌組、主動區組、第一導電線組以及第一及第二通孔組。電源軌組用以供應第一或第二供應電壓，且電源軌組在基板的背面的第一層級上。主動區組為基板正面的第二層級。第一導電線組在第二方向上延伸且與主動區組重疊。第一通孔組在主動區組與第一導電線組之間且將主動區組與第一導電線組電耦合在一起。第二通孔組在第一導電線組與電源軌組之間且將第一導電線組與電源軌組電耦合在一起。

Description

積體電路及其製造方法
本揭露有關於積體電路及其製造方法。
小型化積體電路(Integrated Circuit，IC)的最新趨勢已導致較小的裝置消耗較低的功率然而以更高的速度提供更多的功能性。小型化過程亦導致了更嚴格的設計及製造規範以及可靠性挑戰。各種電子設計自動化(electronic design automation，EDA)工具產生、優化及驗證積體電路的標準單元佈局設計，同時確保滿足標準單元佈局設計及製造規範。
本說明書的一個態樣係關於積體電路。在一些實施例中，積體電路包括電源軌組、主動區組、第一導電線組以及第一通孔組及第二通孔組。在一些實施例中，電源軌組在第一方向上延伸，用以提供第一供應電壓或第二供應 電壓，且位於基板背面的第一層級上。在一些實施例中，主動區組在第一方向上延伸，且位於與背面相對的基板的正面的第二層級上，第二層級不同於第一層級，且主動區組由電源軌組重疊。在一些實施例中，在不同於第一方向的第二方向上延伸的第一導電線組位於基板背面的第三層級上，第三層級不同於第一層級及第二層級，且與主動區組重疊。在一些實施例中，第一通孔組在主動區組與第一導電線組之間，第一通孔組將主動區組電耦合至第一導電線組。在一些實施例中，第二通孔組在第一導體組與電源軌組之間，第二通孔組電耦合第一導電線組與電源軌組。
本說明書的另一態樣係關於積體電路。在一些實施例中，積體電路包括第一電源軌、第二電源軌、第一信號線、第一主動區、第二主動區、及第一導電線。在一些實施例中，第一電源軌在第一方向上延伸，用以提供第一供應電壓，且位於基板背面的第一層級上。在一些實施例中，第二電源軌在第一方向上延伸，用以提供不同於第一供應電壓的第二供應電壓，且第二電源軌在第一層級上且在不同於第一方向的第二方向上與第一電源軌分開。在一些實施例中，第一信號線在第一方向上延伸，位於第一層級上，且在第一電源軌與第二電源軌之間。在一些實施例中，第一主動區在第一方向上延伸，且位於與背面相對的基板的正面的第二層級上，第二層級不同於第一層級，且第一主動區由第一電源軌重疊且電耦合至第一電源軌。在一些實施例中，第二主動區在第一方向上延伸，位於第二層級上， 在第二方向上與第一主動區分開，且由第二電源軌重疊且電耦合至第二電源軌。在一些實施例中，第一導電線在第二方向上延伸，位於基板背面的第三層上，與第一主動區及第二主動區重疊，且將第一主動區及第二主動區電耦合至第一信號線。第三層級不同於第一層級及第二層級。
本說明書的另一態樣係關於製造積體電路的方法。在一些實施例中，方法包括在基板的正面製造電晶體組及虛設通孔，在與正面相對的基板的背面上執行減薄，在經減薄基板的背面的第一層級上製造第一通孔組及第一導體組，第一導體組藉由第一通孔組電耦合至電晶體組，在經減薄基板的背面上製造第二通孔組，且在經減薄基板的背面上的第二層級上沉積導電材料，從而形成第二導體組，第二導體組藉由第二通孔組電耦合至第一導體組。
100:佈局設計
100A:部分
101a,101b:單元邊界
101c:中點
102:主動區圖案組
102a,102b:主動區圖案
104:閘極圖案組
104a~104f:閘極圖案
106:導電特徵圖案組
106a,106b,106c:導電特徵圖案
108:導電特徵圖案組/通孔圖案組
108a,108b,108c:通孔圖案
110:導電特徵圖案組
110a:導電特徵圖案
112:通孔圖案組
112a,112b:通孔圖案
120:導體組/導電特徵圖案組/電源軌圖案組
120a,120b:導體/導電特徵圖案/電源軌圖案
130:通孔圖案組
130a,130b,130c:通孔圖案
160:導電特徵圖案組
160a~160e:導電特徵圖案
200:積體電路
200B:部分
201a,201b:單元邊界
201c:中點
202:主動區組
202a.202b:主動區
203a:正面
203b:背面
204:閘極組
204a~204f:閘極
205:絕緣區
206:導體組
206a,206b,206c:導體
208:通孔組
208a,208b,208c:通孔
210:導體組
210a:導體
212:通孔組
212a,212b:通孔
220:導電特徵組/導體組/電源軌組
220a,220b:導電特徵/導體/電源軌
230:通孔組
230a,230b,230c:通孔
260:導體組/導電結構組/導電特徵組
260a~260e:導電結構/特徵
290:基板
300A~300F:積體電路
302:區域
302a,302b:單元
304:區域
306:區域
308:區域
310:導體組
310a,310b:導體
312:導體組
312a,312b:導體
314:導體組
314a,314b:導體
316:導體組
316a,316b:導體
320:導體組
320a~320j:導體
400:佈局設計
400A:部分
420:導電特徵圖案組
420a,420b:導電特徵圖案
420a1,420a2:導電特徵圖案
420b1,420b2,420b3:導電特徵圖案
420c:導電特徵圖案/信號線圖案
500:積體電路
500B:部分
520:導體組/電源軌組
520a,520b:導體
502a1,502a2:導體
520b1,520b2,520b3:導體
520c:導體/信號線
600:佈局設計
600A:部分
620:導電特徵圖案組
620a,620b:導電特徵圖案
700:積體電路
700B:部分
720:導體組/電源軌組/導電特徵組
720a,720b:導體
800:積體電路
820:導體組
822:導體
822a:導體
822a1~822a6:延伸導體部分
822b1~822b5:延伸導體部分
824:導體
824a:導體
824a1~824a6:延伸導體部分
824b1~824b6:延伸導體部分
826:導體
900:積體電路
1000:積體電路
1000B,1000C:部分
1004:閘極組
1004a,1004b,1004c:閘極
1006:導體組
1006a,1006b:導體
1008:通孔組
1008a,1008b:通孔
1020:導體組
1020a,1020b,1020c:導體
1030:通孔組
1030a,1030b:通孔
1040:觸點組
1040a,1040b,1040c:觸點
1060:導體組
1060a~1060e:導體
1100:積體電路
1200:積體電路
1200B,1200C:部分
1204:閘極組
1204a~1204d:閘極
1206:導體組
1206a~1206c:導體
1208:通孔組
1208a,1208d:通孔
1220:導體組
1220a~1220c:導體
1230:通孔組
1230a,1230b:通孔
1240:觸點組
1240a~1240e:觸點
1260:導體組
1260a~1260e:導體
1270:通孔組
1270a,1270b:通孔
1300:積體電路
1400:積體電路
1400B~1400C:部分
1404:閘極組
1404a~1404f:閘極
1406:導體組
1406a~1406c:導體
1408:通孔組
1408a~1408c:通孔
1410:導體組
1410a:導體
1412:通孔組
1412a~1412b:通孔
1420:導體組
1420a~1420c:導體
1430:通孔組
1430a~1430c:通孔
1440:觸點組
1440a~1440j:觸點
1460:導體組
1460a~1460h:導體
1470:通孔組
1470a~1470c:通孔
1500:積體電路
1600:積體電路
1600A~1600C:部分
1604:閘極組
1604a~1604j:閘極
1606:閘極組
1606a~1606h:閘極
1610:導體組
1610a~1610n:導體
1612:通孔組
1612a~1612n:通孔
1620:導體組
1620a~1620e:導體
1630:通孔組
1630a~1630n:通孔
1640:觸點組
1640a,1640b,1640r:觸點
1642:觸點組
1642a,1642n:觸點
1660:導體組
1660a,1660u:導體
1670:通孔組
1670a,1670b,1670j:通孔
1672:通孔組
1672a:通孔
1680:導體組
1680a~1680k:導體
1682:導體組
1682a,1682b,1682t:通孔
1700A,1700B:方法
1702:操作
1704:操作
1706:操作
1708:操作
1710:操作
1720:操作
1722:操作
1724:操作
1726:操作
1800:積體電路
1802a:源極區/主動區
1802a1:頂表面
1802b:汲極區
1804:閘極區
1804a~1804c:閘極結構
1810:導體組
1812:通孔組
1840:絕緣層
1844:溝槽
1846:開口
1850:絕緣層
1852:硬式罩幕
1890:基板
1890a~1890b:部分
1894:虛設通孔結構
1894a:頂表面
1900:方法
1902:操作
1904:操作
2000:方法
2002:操作
2004:操作
2006:操作
2008:操作
2010:操作
2012:操作
2014:操作
2100:系統
2102:處理器
2104:儲存媒體/記憶體
2106:電腦程式碼/指令
2108:匯流排
2110:I/O介面
2112:網路介面
2114:網路
2116:佈局設計
2118:使用者介面
2120:製造單元
2200:系統
2220:設計室
2222:IC設計佈局
2230:罩幕室
2232:資料準備
2234:罩幕製造
2240:IC晶圓廠
2242:晶圓
2245:罩幕
2252:製造工具
2260:IC裝置
A-A’,A1-A1’,A2-A2’,B-B’,C-C’,D-D’,E-E’:平面
BM0,BM0_b,BM1,M0,MD,OD,PO,VB0,VBP/VBS,VBSP,VD,VG:層級
BM0ES1,BM0ES1a,BM0ES1b,BM0S1,BM0ES1a,BM1S1a,BM1S1b:距離
BM0HW1a,BM0HW1b,BM1W1a,BM1W1b，BM1PW1a,BM1PW1b,BM1PW2a,BM1PW2b,BV0W1a,BV0W1b,BVBw1b,W1,W1a,W2:寬度
CH1a,CH1b,CH2a,CH2b:單元高度
CLKB,CLKBB,CP:時脈信號
D:資料信號
I15-1~I15-6:反向器
IN,IN1,IN1a,IN1b,IN2a,IN2b,IN3b,IN4b:輸入節點
L1,L2a:長度
Ml_ax,Ml_b:信號
mx1,mx2,mx3,mx4,mx5:節點
N9-1,N11-1,N11-2,N13-1~N13-14,N15-1~N15-10:NMOS電晶體
OUT,OUT1,OUT2:輸出節點
P9-1,P11-1,P11-2,P13-1~P13-4,P15-1~P15-10:PMOS電晶體
Q:輸出信號
SE:掃描使能信號
SEB:反向掃描使能信號
SI:掃入信號
Sl_a,Sl_bx:信號
TG2:傳輸閘極
VDD:電壓供應
VSS:參考電壓供應
X,Y,Z:方向
本揭露的態樣將在結合附圖閱讀時自以下詳細描述最佳地瞭解。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。
第1A圖至第1B圖係根據一些實施例的積體電路的佈局設計的圖。
第2A圖至第2C圖係根據一些實施例的積體電路的圖。
第3A圖至第3F圖係根據一些實施例的相應積體電路的 圖。
第4A圖至第4B圖係根據一些實施例的積體電路的佈局設計的圖。
第5A圖至第5E圖係根據一些實施例的積體電路的圖。
第6A圖至第6B圖係根據一些實施例的積體電路的佈局設計的圖。
第7A圖至第7C圖係根據一些實施例的積體電路的圖。
第8A圖至第8B圖係根據一些實施例的相應積體電路的圖。
第9圖係根據一些實施例的積體電路的電路圖。
第10A圖至第10C圖係根據一些實施例的積體電路的相應部分的俯視圖。
第11圖係根據一些實施例的積體電路的電路圖。
第12A圖至第12C圖係根據一些實施例的積體電路的相應部分的俯視圖。
第13圖係根據一些實施例的積體電路的電路圖。
第14A圖至第14C圖係根據一些實施例的積體電路的相應部分的俯視圖。
第15圖係根據一些實施例的積體電路的電路圖。
第16A圖至第16C圖係根據一些實施例的積體電路的相應部分的俯視圖。
第17A圖係根據一些實施例的形成或製造積體電路的方法的流程圖。
第17B圖係根據一些實施例的製造背面佈線軌道及背面通 孔連接器的方法的流程圖。
第18A圖至第18F圖係根據一些實施例的積體電路的中間版本的圖。
第19圖係根據一些實施例的製造IC裝置的方法的流程圖。
第20圖係根據一些實施例的產生積體電路的佈局設計的方法的流程圖。
第21圖係根據一些實施例的用於設計IC佈局設計及製造IC電路的系統的示意圖。
第22圖係根據本揭露的至少一個實施例的IC製造系統及與其相關聯的IC製造流程的方塊圖。
以下揭示內容提供用於實施所提供標的物的特徵的不同實施例、或實例。下文描述組件、材料、值、步驟、配置、或類似者的特定實例以簡化本揭露。當然，這些僅為實例且並非意欲為限制性的。考慮其它組件、材料、值、步驟、配置、或類似者。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
此外，為了方便用於描述如諸圖中圖示的一個元件或特徵與另一(多個)元件或(多個)特徵的關係的描述，在本文中可使用空間相對術語，諸如「在......下面」、「在......之下」、「下部」、「在......之上」、「上部」及類似者。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。裝置可另外定向(舉例而言，旋轉90度或處於其他定向)，且本文中所使用的空間相對描述符可類似地加以相應解釋。
根據一些實施例，積體電路包括第一電源軌、第二電源軌、第一信號線、第一主動區、第二主動區、及第一導電線。
在一些實施例中，第一電源軌及第二電源軌在第一方向上延伸，且在基板的背面的第一層級上。在一些實施例中，第一電源軌用以供應第一供應電壓，且第二電源軌用以供應不同於第一供應電壓的第二供應電壓。
一些實施例中，第一信號線在第一方向上延伸且亦在基板背面的第一層級上。在一些實施例中，第一信號線在第一電源軌與第二電源軌之間。
在一些實施例中，第一主動區及第二主動區在與背面相對的基板的正面的第二層級上。
在一些實施例中，第一導電線在第二方向上延伸，且在基板背面的第三層級上。在一些實施例中，第一導電線將第一主動區及第二主動區電耦合至第一信號線。
在一些實施例中，藉由將第一主動區及第二主動區 電耦合至第一信號線，本揭露的積體電路提供了更大的佈線彈性(routing flexiblity)及更多的通孔著陸點，從而與其他方法相比增加了佈線資源。
第1A圖至第1B圖係根據一些實施例的積體電路的佈局設計100的圖。佈局設計100係第2A圖至第2C圖的積體電路200的佈局圖。
第1A圖係第1B圖的佈局設計100的相應部分100A的圖，為便於說明而進行了簡化。第1B圖係佈局設計100的圖且包括部分100A，為便於說明而進行了簡化。
為了便於說明，在第1A圖至第1B圖、第2A圖至第2C圖、第3A圖至第3E圖、第4A圖至第4B圖、第5A圖至第5E圖、第6A圖至第6B圖、第7A圖至第7C圖、第8A圖至第8B圖、第9圖、第10A圖至第10C圖、第11圖、第12A圖至第12C圖、第13圖、第14A圖至第14C圖、第15圖、第16A圖至第16C圖及第18A圖至第18F圖中的一或多者的一些標記的元件在以下各者中的一或多者中沒有標記：第1A圖至第1B圖、第2A圖至第2C圖、第3A圖至第3E圖、第4A圖至第4B圖、第5A圖至第5E圖、第6A圖至第6B圖、第7A圖至第7C圖、第8A圖至第8B圖、第9圖、第10A圖至第10C圖、第11圖、第12A圖至第12C圖、第13圖、第14A圖至第14C圖、第15圖、第16A圖至第16C圖及第18A圖至第18F圖。在一些實施例中，佈局設計100包括未在 第1A圖至第1B圖中示出的額外元件。
部分100A包括佈局設計100的氧化物擴散(oxide diffusion，OD)層級或主動層級、閘極(POLY)層級、背面金屬0(backside metal 0，BM0)層級、背面金屬1(backside metal 1，BM1)層級、通孔背面0(via backside 0，VB0)層級及通孔背面信號/功率(via backside signal/power，VBS/P)層級中的第1B圖的佈局設計100的一或多個特徵。
佈局設計100包括佈局設計100的OD層級、POLY層級、BM0層級、BM1層級、VB0層級、VBS/P層級及金屬0(metal 0，M0)層級中的一或多個特徵。
佈局設計100可用於製造第2A圖至第2C圖的積體電路200。
佈局設計100具有在第一方向X上延伸的單元邊界101a、單元邊界101b及中點101c。中點101c與單元邊界101a及單元邊界101b等距。佈局設計100在自單元邊界101b至單元邊界101a的第二方向Y上具有高度CH1a。在一些實施例中，第二方向Y不同於第一方向X。在一些實施例中，佈局設計100沿著單元邊界101a及101b、且沿著在第二方向Y上延伸的單元邊界(未標記)鄰接其他單元佈局設計(未示出)。在一些實施例中，佈局設計100係單一高度標準單元。
在一些實施例中，至少佈局設計100、400(第4A圖至第4B圖)或600(第6A圖至第6B圖)為標準 單元佈局設計。在一些實施例中，佈局設計100、400(第4A圖至第4B圖)或600(第6A圖至第6B圖)中的一或多者係邏輯閘單元的佈局設計。在一些實施例中，邏輯閘單元包括及(AND)、或(OR)、反及(NAND)、反或(NOR)、互斥或(XOR)、反向器(INV)、及或反向器(AND-OR-Invert，AOI)、或及反向器(OR-AND-Invert，OAI)、多工器(MUX)、正反器(Flip-flop)、緩衝器(BUFF)、鎖存器(Latch)、延遲、或時脈單元。在一些實施例中，佈局設計100、400(第4A圖至第4B圖)或600(第6A圖至第6B圖)中的一或多者係記憶體單元的佈局設計。在一些實施例中，記憶體單元包括靜態隨機存取記憶體(static random access memory，SRAM)、動態RAM(dynamic RAM，DRAM)、電阻式RAM(resistive RAM，RRAM)、磁阻式RAM(magnetoresistive RAM，MRAM)或唯讀記憶體(read only memory，ROM)。在一些實施例中，佈局設計100、400(第4A圖至第4B圖)或600(第6A圖至第6B圖)中的一或多者包括一或多個主動或被動元件的佈局設計。主動元件的實例包括但不限於電晶體及二極體。電晶體的實例包括但不限於金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)、互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電晶體、雙極結型電晶體(bipolar junction transistor，BJT)、高電壓電晶體、高頻率電晶體、p通道及/或n通道場效電晶體(p-channel and/or n-channel field effect transistor，PFET/NFET)、或類似者)，FinFET、奈米片電晶體、奈米導線電晶體、互補FET(complementary FET，CFET)及源極/汲極升高的平面MOS電晶體。被動元件的實例包括但不限於電容器、電感器、熔絲、及電阻器。
佈局設計100包括在第一方向X上延伸的一或多個主動區佈局圖案102a或102b(統稱為「主動區圖案組102」)。
本揭露的實施例使用術語「佈局圖案」，為了簡潔起見，在本揭露的其餘部分中，該術語在下文中亦稱為「圖案」。
主動區圖案組102的主動區圖案102a、102b在第二方向Y上彼此分開。主動區圖案組102可用於製造積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800(第2A圖至第2C圖、第3A圖至第3F圖、第5A圖至第5E圖、第7A圖至第7C圖、第8A圖至第8B圖、第10A圖至第10C圖、第12A圖至第12C圖、第14A圖至第14C圖、第16A圖至第16C圖或第18A圖至第18F圖)的相應主動區組202或1602。
在一些實施例中，主動區組202位於積體電路200、300A~300F、500、700、800、1000、1200、 1400、1600或1800的正面203a上。在一些實施例中，主動區圖案組102的主動區圖案102a、102b可用於製造積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800的主動區組202的相應主動區202a、202b。
在一些實施例中，主動區圖案組102被稱為氧化物擴散(OD)區，其至少界定積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800或佈局設計100、400(第4A圖至第4B圖)或600(第6A圖至第6B圖)的源極或汲極擴散區。
在一些實施例中，主動區圖案組102的主動區圖案102a可用於製造積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800的n型金屬氧化物半導體(n-type metal oxide semiconductor，NMOS)電晶體的源極及汲極區，且主動區圖案組102的主動區圖案102b可用於製造積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800的p型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)電晶體的源極及汲極區。
在一些實施例中，主動區圖案組102的主動區圖案102a可用於製造積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800的PMOS電晶體的源極及汲極區，且主動區圖案組102的主動區圖 案102b可用於製造積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800的NMOS電晶體的源極及汲極區。
在一些實施例中，主動區圖案組102位於第一佈局層級上。在一些實施例中，第一佈局層級對應於佈局設計100、400或600(第1A圖至第1B圖、第4A圖至第4B圖或第6A圖至第6B圖)或積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800中的一或多者的主動層級或OD層級。在一些實施例中，OD層級在BM1層級及BM0層級之上。
在一些實施例中，主動區圖案102a可用於製造一或多個n型finFET電晶體、n型奈米片電晶體或n型奈米導線電晶體的源極及汲極區，且主動區佈局圖案102b可用於製造一或多個p型finFET電晶體、p型奈米片電晶體或p型奈米導線電晶體的源極及汲極區。
在一些實施例中，主動區圖案102a可用於製造一或多個p型finFET電晶體、p型奈米片電晶體或p型奈米導線電晶體的源極及汲極區，且主動區佈局圖案102b可用於製造一或多個n型finFET電晶體、n型奈米片電晶體或n型奈米導線電晶體的源極及汲極區。
主動區圖案組102的其它寬度或主動區圖案組102中的其它數目的主動區圖案在本揭露的範疇內。
主動區圖案組102中的其他組態、其他佈局層級上的配置或圖案數量在本揭露的範疇內。
佈局設計100進一步包括在第二方向Y上延伸的一或多個閘極圖案104a、104b、104c、104d、104e或104f(統稱為「閘極圖案組104」)。閘極圖案組104的閘極圖案中的各者在第一方向X上藉由第一節距(未示出)與閘極圖案組104的相鄰閘極圖案分開。
閘極圖案組104可用於製造積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800(第2A圖至第2C圖、第3A圖至第3F圖、第5A圖至第5E圖、第7A圖至第7C圖、第8A圖至第8B圖、第10A圖至第10C圖、第12A圖至第12C圖、第14A圖至第14C圖、第16A圖至第16C圖或第18A圖至第18F圖)的相應閘極組204。
在一些實施例中，閘極圖案組104的閘極圖案104a、104b、104c、104d、104e、104f可用於製造積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800(第2A圖至第2C圖、第3A圖至第3F圖、第5A圖至第5E圖、第7A圖至第7C圖、第8A圖至第8B圖、第10A圖至第10C圖、第12A圖至第12C圖、第14A圖至第14C圖、第16A圖至第16C圖或第18A圖至第18F圖)的閘極組204的相應閘極204a、204b、204c、204d、204e、204f。
在一些實施例中，閘極圖案組104的閘極圖案104a、104b、104c、104d、104e或104f中的至少一部分可用於製造積體電路1000、1200、1400或1600 及積體電路1800的NMOS電晶體的閘極，且閘極圖案組104的閘極圖案104a、104b、104c、104d、104e或104f中的至少一部分可用於製造積體電路1000、1200、1400或1600及積體電路1800的PMOS電晶體的閘極。
閘極圖案組104在主動區圖案組102、導電特徵圖案組106、導電特徵圖案組110及導電特徵圖案組120之上。閘極圖案組104位於不同於第一佈局層級的第二佈局層級上。在一些實施例中，第二佈局層級不同於第一佈局層級。在一些實施例中，第二佈局層級對應於佈局設計100、400或600(第1A圖至第1B圖、第4A圖至第4B圖或第6A圖至第6B圖)或積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800中的一或多者的POLY層級。在一些實施例中，POLY層級在OD層級、BM1層級及BM0層級之上。
閘極圖案組104中的其它組態、其它佈局層級上的配置或圖案數量在本揭露的範疇內。
佈局設計100進一步包括在第二方向Y上延伸且位於第三佈局層級上的一或多個導電特徵圖案106a、106b或106c(統稱為「導電特徵圖案組106」)。在一些實施例中，第三佈局層級不同於第一佈局層級及第二佈局層級。
在一些實施例中，第三佈局層級對應於佈局設計 100、400或600(第1A圖至第1B圖、第4A圖至第4B圖或第6A圖至第6B圖)或積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800中的一或多者的背面金屬0(BM0)層級。在一些實施例中，BM0層級在BM1層級之上，且在POLY層級及OD層級之下。
導電特徵圖案組106可用於製造積體電路200(第2A圖至第2C圖)或積體電路300A~300F、500、700、800、1000、1200、1400、1600或1800(第2A圖至第2C圖、第3A圖至第3F圖、第5A圖至第5E圖、第7A圖至第7C圖、第8A圖至第8B圖、第10A圖至第10C圖、第12A圖至第12C圖、第14A圖至第14C圖、第16A圖至第16C圖或第18A圖至第18F圖)的相應導體組206。
在一些實施例中，導電特徵圖案106a、106b或106c可用於製造積體電路200的導體組206(第2A圖至第2C圖)的相應導體206a、206b或206c。在一些實施例中，導體組206位於積體電路200的背面203b上。導電特徵圖案組106由閘極圖案組104及主動區圖案組102重疊。
導電特徵圖案組106的導電特徵圖案106a、106b及106c中的各者在第一方向X上彼此分開。
在一些實施例中，至少導電特徵圖案組106的導電特徵圖案106a、106b或106c在第二方向Y上的長度 (未標記)大於主動區圖案組102在第二方向Y上的寬度。在一些實施例中，至少導電特徵圖案組106的導電特徵圖案106a、106b或106c在第二方向Y上的長度(未標記)與主動區圖案組102在第二方向Y上的寬度相同。
導電特徵圖案組106的其他長度或寬度或導電特徵圖案組106中的其他數目的導電特徵圖案在本揭露的範疇內。在一些實施例中，導電特徵圖案106a、106b或106c中的至少一者的寬度不同於導電特徵圖案106a、106b或106c中的另一者的寬度。
導電特徵圖案組106中的其它組態、其它佈局層級上的配置或圖案數量在本揭露的範疇內。
佈局設計100至少進一步包括至少在第一方向或第二方向Y上延伸且位於第三佈局層級上的導電特徵圖案110a(統稱為「導電特徵圖案組110」)。
導電特徵圖案組110可用於製造積體電路200(第2A圖至第2C圖)或積體電路300A~300F、500、700、800、1000、1200、1400、1600或1800(第2A圖至第2C圖、第3A圖至第3F圖、第5A圖至第5E圖、第7A圖至第7C圖、第8A圖至第8B圖、第10A圖至第10C圖、第12A圖至第12C圖、第14A圖至第14C圖、第16A圖至第16C圖或第18A圖至第18F圖)的相應導體組210。
在一些實施例中，導電特徵圖案110a可用於製造積體電路200的導體組210(第2A圖至第2C圖)中的 相應導體210a。在一些實施例中，導體組210位於積體電路200的背面203b上。導電特徵圖案組110由閘極圖案組104及主動區圖案組102重疊。
在一些實施例中，至少導電特徵圖案組110在第一方向X上的寬度(未標記)或在第二方向Y上的長度大於導電特徵圖案組106的長度(在第二方向Y上)或寬度(在第一方向X上)。
導電特徵圖案組110的其他寬度或導電特徵圖案組110中的其他數目的導電特徵圖案在本揭露的範疇內。
導電特徵圖案組110中的其它組態、其它佈局層級上的配置或圖案數量在本揭露的範疇內。
佈局設計100進一步包括一或多個通孔圖案108a、108b或108c(統稱為「通孔圖案組108」)或一或多個通孔圖案112a或112b(統稱為「通孔圖案組112」)。
通孔圖案組108可用於製造相應通孔組208(第2A圖至第2C圖)。在一些實施例中，通孔圖案組108的通孔圖案108a、108b或108c可用於製造通孔組208的相應通孔208a、208b或208c(第2A圖至第2C圖)。
通孔圖案組112可用於製造相應通孔組212(第2A圖至第2C圖)。在一些實施例中，通孔圖案組112的通孔圖案112a或112b可用於製造通孔組212的相應通孔212a或212b(第2A圖至第2C圖)。
在一些實施例中，通孔圖案組108在主動區圖案 組102與導電特徵圖案組106之間。
在一些實施例中，通孔圖案組112在主動區圖案組102與導電特徵圖案組110之間。
至少通孔圖案組108或通孔圖案組112被定位於佈局設計100、400或600(第1A圖至第1B圖、第4A圖至第4B圖或第6A圖至第6B圖)或積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800中的一或多者的通孔背面信號/功率(VBS/P)層級處。在一些實施例中，VB0層級在BM0層級與OD層級之間。在一些實施例中，VB0層級在第一佈局層級與第三佈局層級之間。其他佈局層級在本揭露的範疇內。
至少通孔圖案108a或108c在主動區圖案102b與相應導電特徵圖案106a或106c之間。通孔圖案108b在主動區圖案102a與導電特徵圖案106b之間。在一些實施例中，通孔圖案組108中的各個通孔圖案被定位在藉由佈局設計100製造的NMOS或PMOS電晶體的相應源極或汲極區被定位的位置。
通孔圖案112a在主動區圖案102b與導電特徵圖案110a之間。通孔圖案112b在主動區圖案102a與導電特徵圖案110a之間。在一些實施例中，通孔圖案組108中的各個通孔圖案被定位在藉由佈局設計100製造的NMOS或PMOS電晶體的相應源極或汲極區被定位的位置。
在一些實施例中，至少通孔圖案108a、108c或112a由主動區圖案102b重疊。在一些實施例中，至少通孔圖案108b或112b由主動區圖案102b重疊。
在一些實施例中，通孔圖案組108中的各個通孔圖案在第一方向X上藉由節距(未標記)與通孔圖案組108中的相鄰通孔圖案分開。在一些實施例中，通孔圖案組112中的各個通孔圖案在第一方向X上藉由節距(未標記)與通孔圖案組112中的相鄰通孔圖案分開。
至少通孔圖案組108或112中的其他組態、其他佈局層級上的配置或圖案數量在本揭露的範疇內。
佈局設計100包括在第一方向X上延伸且位於第四佈局層級上的一或多個導電特徵佈局圖案120a或120b(統稱為「導電特徵圖案組120」)。在一些實施例中，第四佈局層級不同於第一佈局層級、第二佈局層級及第三佈局層級。
在一些實施例中，第四佈局層級對應於佈局設計100、400或600(第1A圖至第1B圖、第4A圖至第4B圖或第6A圖至第6B圖)或積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800中的一或多者的背面金屬1(BM1)層級。在一些實施例中，BM1層級在BM0層級、POLY層級及OD層級之下。
在一些實施例中，導電特徵圖案組120被稱為「電源軌圖案組120」。在一些實施例中，導電特徵圖案120a 或120b被稱為相應電源軌圖案120a或120b。
導電特徵圖案組120可用於製造積體電路200的相應導電特徵組220(第2A圖至第2C圖)。在一些實施例中，導電特徵組220位於積體電路200的背面203b上。在一些實施例中，導電特徵圖案組120的導電特徵圖案120a、120b可用於製造積體電路200的導電特徵組220的相應導電特徵220a、220b(第2A圖至第2C圖)。
導電特徵圖案組120的導電特徵圖案120a及120b在第二方向Y上彼此分開。
在一些實施例中，當自佈局設計100的底部/背面(例如，正Z方向)觀察時，導電特徵圖案組120的導電特徵圖案120a及120b與佈局設計100的相應主動區圖案102a及102b重疊，且因此被稱為「入站電源軌」設計。
在一些實施例中，導電特徵圖案120a及120b在第一方向X上的中心與第一方向X上的相應主動區圖案102a及102b的第一方向X上的相應中心對準。
至少導電特徵圖案120a或120b在第二方向Y上具有寬度BM1PW1a。在一些實施例中，寬度BM1PW1a與導電特徵圖案組106的第二方向Y上的寬度(未標記)相同。在一些實施例中，寬度BM1PW1a不同於導電特徵圖案組106的第二方向Y上的寬度(未標記)。
導電特徵圖案組120的其他寬度或導電特徵圖案組120中的其他數目的導電特徵圖案在本揭露的範疇內。 在一些實施例中，至少導電特徵圖案120a具有不同於導電特徵圖案120b的寬度。
導電特徵圖案組120中的其他組態、其他佈局層級上的配置或圖案數量在本揭露的範疇內。
佈局設計100進一步包括一或多個通孔圖案130a、130b或130c(統稱為「通孔圖案組130」)。
通孔圖案組130可用於製造相應通孔組230(第2A圖至第2C圖)。在一些實施例中，通孔圖案組130的通孔圖案130a、130b或130c可用於製造通孔組230的相應通孔230a、230b或230c(第2A圖至第2C圖)。
至少通孔圖案組130被定位於佈局設計100、400或600(第1A圖至第1B圖、第4A圖至第4B圖或第6A圖至第6B圖)或積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800中的一或多者的通孔背面金屬0(VB0)層級處。在一些實施例中，VB0層級在第三佈局層級與第四佈局層級之間。其他佈局層級在本揭露的範疇內。
一些實施例中，通孔圖案組130在導電特徵圖案組106與導電特徵圖案組120之間。在一些實施例中，至少通孔圖案130a、130b或130c由相應導電特徵圖案106a、106b或106c重疊。
至少通孔圖案130a或130c在相應導電特徵圖案106a或106c與導電特徵圖案120b之間。通孔圖案130b在導電特徵圖案106b與導電特徵圖案120a之間。在一 些實施例中，通孔圖案組130中的各個通孔圖案被定位在藉由佈局設計100製造的NMOS或PMOS電晶體的相應源極或汲極區被定位的位置。
在一些實施例中，通孔圖案組130中的各個通孔圖案在第一方向X上藉由節距(未標記)與通孔圖案組130中的相鄰通孔圖案分開。
至少通孔圖案組130中的其他組態、其他佈局層級上的配置或圖案數量在本揭露的範疇內。
佈局設計100進一步包括在第一方向X上延伸且位於第五佈局層級上的一或多個導電特徵圖案160a、160b、160c、160d或160e(統稱為「導電特徵圖案組160」)。在一些實施例中，第五佈局層級不同於第一佈局層級、第二佈局層級、第三佈局層級及第四佈局層級。在一些實施例中，第五佈局層級對應於佈局設計100、400或600(第1A圖至第1B圖、第4A圖至第4B圖或第6A圖至第6B圖)或積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800中的一或多者的金屬0(M0)層級。在一些實施例中，M0層級在OD層級、POLY層級、MD層級、VG層級，VD層級、BM1層級及BM0層級之上。
導電特徵圖案組160可用於製造積體電路200的相應導電結構組260(第2A圖至第2C圖)。導電特徵圖案160a、160b、160c、160d、160e可用於製造相應導電結構260a、260b、260c、260d、260e(第2A 圖至第2B圖、第5A圖至第5C圖、第7A圖至第7C圖、第10A圖、第12A圖、第14A圖及第16A圖)。
儘管導電特徵圖案160a、160b、160c、160d或160e中的各者被示為一個連續圖案，但在一些實施例中，導電特徵圖案160a、160b、160c、160d或160e中的一或多者被分成一或多個不連續圖案。
導電特徵圖案組160至少重疊閘極圖案組104、主動區圖案組102、導電特徵圖案組106、導電特徵圖案組110或導電特徵圖案組120。在一些實施例中，導電特徵圖案組160與佈局設計100的其他佈局層級的其他下伏圖案(為了便於說明而未示出)重疊。舉例而言，為了便於說明，佈局設計不顯示位於導電特徵圖案組160與觸點圖案組(未標記)之間的通孔圖案(例如，擴散區上通孔(via over diffusion，VD)或閘極上通孔(via over gate，VG))，但在第10A圖至第10B圖、第12A圖至第12B圖、第14A圖至第14B圖及第16A圖至第16B圖中示出了VD、VG及MD。
至少導電特徵圖案組160的圖案160a、160b、160c、160d或160e在第二方向Y上具有寬度(未標記)。導電特徵圖案組160的其他寬度在本揭露的範疇內。在一些實施例中，導電特徵圖案組160中的至少一個導電特徵圖案在第二方向Y上的寬度不同於導電特徵圖案組160中的至少另一導電特徵圖案的另一寬度。
在一些實施例中，導電特徵圖案組160的導電特 徵圖案160a、160b、160c、160d、160e對應於佈局設計100中的5個M0佈線軌道。M0佈線軌道的其他數目在本揭露的範疇內。
導電特徵圖案組160中的其他組態、其他佈局層級上的配置或圖案數量在本揭露的範疇內。
第2A圖至第2C圖係根據一些實施例的積體電路200的圖。
第2A圖係根據一些實施例的積體電路200的俯視圖。第2B圖係第2A圖的積體電路200的相應部分200B的圖，為便於說明而進行了簡化。第2A圖係積體電路200的圖且包括部分200B，為便於說明而進行了簡化。
第2B圖至第2C圖係根據一些實施例的積體電路200的相應橫截面圖。第2B圖係根據一些實施例的與平面A-A'相交的積體電路200的橫截面圖。第2C圖係根據一些實施例的與平面B-B'相交的積體電路200的橫截面圖。與第2A圖至第2C圖、第3A圖至第3E圖、第4A圖至第4B圖、第5A圖至第5E圖、第6A圖至第6B圖、第7A圖至第7C圖、第8A圖至第8B圖、第9圖、第10A圖至第10C圖、第11圖、第12A圖至第12C圖、第13圖、第14A圖至第14C圖、第15圖、第16A圖至第16C圖、及第18A圖至第18F圖(如下所示)中的一或多者中的組件相同或相似的組件給出了相同的參考號碼，且因此省略了其詳細描述。
積體電路200藉由佈局設計100製造。積體電路200的結構關係(包括對準、長度及寬度)、以及組態及層相似於第1A圖至第1B圖的佈局設計100的結構關係及組態及層，且為了簡潔起見，類似的詳細描述將至少不在第2A圖至第2C圖中描述。舉例而言，在一些實施例中，佈局設計100的至少寬度BM1PW1a或單元高度CH1a類似於積體電路200的相應寬度BM1PW1b或單元高度CH1b，且為了簡潔起見省略了類似的詳細描述。舉例而言，在一些實施例中，佈局設計100的至少一或多個寬度、長度或節距類似於積體電路200的相應寬度、長度或節距，且為了簡潔起見省略了類似的詳細描述。舉例而言，在一些實施例中，佈局設計100的至少單元邊界101a或101b或中點101c至少類似於積體電路200的相應單元邊界201a或201b或中點201c，且為了簡潔起見省略了類似的詳細描述。
積體電路200至少包括主動區組202、閘極組204、絕緣區205、導體組206、導體組210、通孔組208、通孔組212、導體組220(亦稱為電源軌組220)、通孔組230、及導體組260。
主動區組202包括嵌入基板290中的主動區202a或202b中的一或多者。
基板具有正面203a及與正面203a相對的背面203b。在一些實施例中，至少主動區組202、閘極組204或導體組260形成在基板290的正面203a中。
一些實施例中，主動區組202對應於奈米片(nanosheet)電晶體的奈米片結構(未標記)。在一些實施例中，主動區組202包括藉由磊晶生長製程生長的汲極區及源極區。在一些實施例中，主動區組202包括在相應汲極區及源極區處用磊晶材料生長的汲極區及源極區。
其他電晶體類型在本揭露的範疇內。舉例而言，在一些實施例中，主動區組202對應於奈米導線電晶體的奈米導線結構(未示出)。在一些實施例中，主動區組202對應於平面電晶體的平面結構(未示出)。在一些實施例中，主動區組202對應於finFET的鰭式結構(未示出)。
在一些實施例中，主動區202a對應於積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800的NMOS電晶體的源極及汲極區，且主動區202b對應於積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800的PMOS電晶體的源極及汲極區。
在一些實施例中，主動區202a對應於積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800的PMOS電晶體的源極及汲極區，且主動區202b對應於積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800的NMOS電晶體的源極及汲極區。
在一些實施例中，至少主動區202a係N型摻雜S/D區，且主動區202b係嵌入在基板290的介電材料中 的P型摻雜S/D區。在一些實施例中，至少主動區202a係P型摻雜S/D區，且主動區202b係嵌入在基板290的介電材料中的N型摻雜S/D區。
主動區組202中的其他組態、其他佈局層級上的配置或結構數量在本揭露的範疇內。
閘極組204包括閘極204a、204b、204c、204d、204e或204f中的一或多者。在一些實施例中，閘極204a、204b、204c、204d、204e或204f的至少一部分係積體電路1000、1200、1400或1600及積體電路1800的NMOS電晶體的閘極，且閘極204a、204b、204c、204d、204e或204f的至少一部分係積體電路1000、1200、1400或1600及積體電路1800的PMOS電晶體的閘極。
在一些實施例中，至少閘極204a或204b對應於虛設閘極。在一些實施例中，虛設閘極係非功能電晶體的閘極。在一些實施例中，至少閘極204a或204b對應於OD邊緣上的連續多晶矽(continuous poly on OD edge，CPODE)區或OD邊緣上的多晶矽(poly on OD edge，PODE)區。
閘極組204中的其他組態、其他佈局層級上的配置或閘極數量在本揭露的範疇內。
絕緣區205用以將主動區組202、閘極組204、導體組206、導體組210、通孔組208、通孔組212、導體組220、通孔組230、或導體組260中的一或多個元件 彼此電隔離。在一些實施例中，絕緣區205包括在方法1700A或1700B期間彼此在不同時間沉積的多個絕緣區(第17A圖或第17B圖)。在一些實施例中，絕緣區係介電材料。在一些實施例中，介電材料包括二氧化矽、氧氮化矽、或類似者。
絕緣區205中的其他組態、其他佈局層級上的配置或其他部分數目在本揭露的範疇內。
導體組206包括導體206a、206b或206c中的一或多者。導體組206位於積體電路200的背面203b上。
在一些實施例中，當自積體電路200的頂部/正面203a(例如，在正Z方向)觀察時，導體組206由閘極組204及主動區組202重疊。在一些實施例中，當自積體電路200的底部/背面203b(例如，在正Z方向上)觀察時，導體206a及206c與主動區202b重疊，且導體206b與主動區202a重疊。
導體組206的其他長度或寬度在本揭露的範疇內。導體組206中的其它組態、其它佈局層級上的配置或導體數量在本揭露的範疇內。
通孔組208包括通孔208a、208b或208c中的一或多者。在一些實施例中，通孔組208在主動區組202與導體組206之間。通孔組208嵌入在絕緣區205中。通孔組208位於主動區組202與導體組206重疊的位置。
至少通孔208a或208c用以將主動區202b與相應導體206a或206c電耦合在一起。通孔208b用以將主動區202a與導體206b電耦合在一起。
在一些實施例中，通孔組208用以將主動區組202的相應源極或汲極區電耦合至導體組206。
通孔組208中的其他組態、其他佈局層級上的配置或通孔數量在本揭露的範疇內。
導體組210包括導體210a。導體組210嵌入在絕緣區205中。導體組210中的其它結構數量在本揭露的範疇內。
導體組210用以提供下部層之間的信號佈線。舉例而言，在一些實施例中，導體組210用以在主動區組202的主動區之間提供信號佈線。
在一些實施例中，導體210a用以將PMOS或NMOS電晶體的汲極或源極與另一PMOS或NMOS電晶體的汲極或源極電耦合在一起。
在一些實施例中，導體組210及通孔組212用以電耦合積體電路200的主動區組202，與其他方法相比導致額外的佈線資源。在一些實施例中，導體組210用以電耦合積體電路200的閘極組204，與其他方法相比導致額外的佈線資源。在一些實施例中，導體組210用以將主動區組202與閘極組204彼此電耦合，與其他方法相比導致額外的佈線資源。
在一些實施例中，導體組210對應於導電結構組。 在一些實施例中，當自積體電路200的頂部/正面203a(例如，在正Z方向)觀察時，導體組210由閘極組204及主動區組202重疊。在一些實施例中，當自積體電路200的底部/背面203b(例如，在正Z方向)觀察時，導體組210與主動區組202及閘極組204中的至少一個閘極重疊。導體組210在閘極組204中的一對閘極之間。
在一些實施例中，導體210a的底表面在導體組230的頂表面之上。在一些實施例中，導體210a的頂表面在至少主動區組202或基板290的背面203b的底表面之下。
導體組210中的其他組態、其他佈局層級上的配置或結構數量在本揭露的範疇內。
通孔組212包括通孔212a或212b中的一或多者。通孔組212嵌入在絕緣區205中。在一些實施例中，通孔組212在主動區組202與導體組210之間。在一些實施例中，通孔組212用以將主動區組202的相應源極或汲極區電耦合至導體組210。通孔組212位於主動區組202與導體組210重疊的位置。
通孔212a用以電耦合主動區202b與導體210a。通孔212b用以電耦合主動區202a與導體210a。
在一些實施例中，主動區202b(例如，NMOS/PMOS電晶體的汲極/源極)藉由通孔212a與導體210a電耦合，且導體210a藉由通孔212b與主動區202a(例如，PMOS/NMOS電晶體的汲極/源極)電耦 合。
通孔組212的其他長度或寬度在本揭露的範疇內。通孔組212中的其他組態、其他佈局層級上的配置或通孔數量在本揭露的範疇內。
導體組220(亦稱為「電源軌220」)包括導體(亦稱為「電源軌」)220a或220b中的一或多者。至少導體220a或220b在第二方向Y上具有寬度BM1PW1b。在一些實施例中，導體組220對應於導電結構組。導體組220嵌入在絕緣區205中。
在一些實施例中，當自積體電路200的底部/背面(例如，在正Z方向)觀察時，導體220a及220b重疊相應主動區202a及202b，且因此被稱為「入站電源軌」。
在一些實施例中，導體組220用以自積體電路200的背面203b提供電源至主動區組202。在一些實施例中，導體組220用以提供電壓供應VDD的第一供應電壓或參考電壓供應VSS的第二供應電壓至積體電路(諸如積體電路200)。在一些實施例中，第一供應電壓不同於第二供應電壓。
一些實施例中，至少導體220b用以提供參考電壓供應VSS的第二供應電壓至相應主動區202b，且導體220a用以提供電壓供應VDD的第一供應電壓至主動區202a。
在一些實施例中，至少導體220b用以提供電壓供應VDD的第一供應電壓至相應主動區202b，且導體 220a用以提供參考電壓供應VSS的第二供應電壓至主動區202a。
導體組220用以自積體電路200的背面203b供電至形成在積體電路200的正面203a上的一或多個裝置。在一些實施例中，導體組220電耦合至積體電路200的主動區組202，從而自積體電路200的背面203b供電至主動區組202，由此釋放積體電路200的正面203a上的資源，與其他方法相比導致更大的佈線彈性及額外的佈線資源。
在一些實施例中，導體220b藉由相應通孔230a及230c電耦合至導體206a及206c，且導體206a及206c藉由相應通孔208a及208c進一步電耦合至主動區202b，從而提供電壓供應VDD的第一供應電壓或參考電壓供應VSS的第二供應電壓至相應主動區202b的源極或汲極。
一些實施例中，導體220a藉由通孔230b電耦合至導體206b，且導體206b藉由通孔208b進一步電耦合至主動區202a，從而提供電壓供應VDD的第一供應電壓或參考電壓供應VSS的第二供應電壓至相應主動區202a的源極或汲極。
導體組220中的其他組態、其他佈局層級上的配置或結構數量在本揭露的範疇內。
通孔組230包括通孔230a、230b或230c中的一或多者。在一些實施例中，通孔組230在導體組206與 導體組220之間。通孔組230位於導體組206與導體組220重疊的位置。
在一些實施例中，通孔組230用以將導體組206與導體組220電耦合在一起。
在一些實施例中，至少通孔組230的通孔用以將導體組206的相應導體電耦合至導體組220的相應導體。
通孔230a或230c用以將導體220b與相應導體206a或206c電耦合在一起。通孔230b用以將導體220a與導體206b電耦合在一起。
在一些實施例中，通孔組208、212或230中的一或多個通孔具有方形、矩形、圓形或多邊形。通孔組208、212或230中的一或多個通孔的其他長度、寬度及形狀在本揭露的範疇內。
通孔組230中的其他組態、其他佈局層級上的配置或通孔數量在本揭露的範疇內。
導電特徵組260包括導電特徵260a、260b、260c、260d或260e中的一或多者。導電特徵組260與閘極組204中的至少一個閘極或主動區組202中的至少一個主動區重疊。
在一些實施例中，導電特徵組260與積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800的其他佈局層級的其他下伏特征(為了便於說明而未示出)重疊。舉例而言，為了便於說明，積體電路200不顯示位於導電特徵組260與至少閘極組 204或觸點組(未示出)之間的通孔(例如，VD或VG)。
導電特徵組260中的其他組態、其他佈局層級上的配置或導電特徵數量在本揭露的範疇內。
在一些實施例中，使用摻雜或非摻雜多晶矽(或聚合矽)形成閘極組204的至少一個閘極區。在一些實施例中，閘極組204的至少一個閘極區包括金屬，諸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他適合的導電材料、或其組合。
在一些實施例中，導體組206的至少一個導體、導體組210的至少一個導體、導體組220的至少一個導體、通孔組208的至少一個通孔、通孔組212的至少一個通孔、通孔組230的至少一個通孔，或導體組260的至少一個導體包括一或多層的導電材料、金屬、金屬化合物或摻雜半導體。在一些實施例中，導電材料包括鎢、鈷、釕、銅、或類似者或其組合。在一些實施例中，金屬至少包括Cu(銅)、Co、W、Ru、Al、或類似者。在一些實施例中，金屬化合物至少包括AlCu、W-TiN、TiSix、NiSix、TiN、TaN、或類似者。在一些實施例中，摻雜半導體至少包括摻雜矽、或類似者。
在一些實施例中，導體組206、導體組210、導體組220、及通孔組208、212及230位於積體電路200的基板290的背面203b上。
在一些實施例中，主動區組202、閘極組204及導體組260位於積體電路200、300A~300F、500、700、 800、1000、1200、1400、1600或1800的基板290的正面203a上。積體電路200的正面203a在第二方向Y上與積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800的背面203b相對。在一些實施例中，藉由將導體組206、導體組210、導體組220、及通孔組208、212及230定位在積體電路200、300A~300F、500、700、800、1000、1200、1400、1600或1800的背面203b上，導致與其他方法相比積體電路200、300A~300F、500、700、800、1000、1200、1400，1600或1800佔用更小的面積。
第3A圖至第3F圖係根據一些實施例的相應積體電路300A~300F的相應俯視圖。
第3C圖係根據一些實施例的積體電路300A的導體組310的放大部分300C的俯視圖。
第3D圖係根據一些實施例的積體電路300A的導體組312的放大部分300D的俯視圖。
第3E圖係根據一些實施例的積體電路300A的導體組314的放大部分300E的俯視圖。
第3F圖係根據一些實施例的積體電路300B的導體組316的放大部分300F的俯視圖。
積體電路300A包括排列成5列及至少3行的單元302a陣列。其他列數目及行數目在本揭露的範疇內。在一些實施例中，單元302a陣列中的各個單元對應於藉由佈局設計100製造的單元。在一些實施例中，單元302a 陣列及單元302b陣列(第3B圖)中的各個單元對應於積體電路200的一部分，為了便於說明而進行了簡化。舉例而言，為了便於說明，第3A圖至第3E圖中未顯示VB0層級、VBS/P層級、OD層級、POLY層級及M0層級。
積體電路300A~300B進一步包括導體組320。在一些實施例中，積體電路300A~300B中的導體組320類似於積體電路200的導體組220，且為了簡潔起見省略了類似的詳細說明。
導體組320包括導體320a、320b、......、320i或320j中的一或多者。導體組320與單元302a陣列重疊且係入站電源軌。導體組320中的一對導體與單元302a陣列中的各列重疊，且用以供電至相應經重疊列。舉例而言，在一些實施例中，導體320a及320b與單元302a陣列的列1(row 1)重疊，且提供電源(VDD/VSS)至列1(row 1)中的單元，但不提供電源(VDD/VSS)至列2(row 2)~列5(row 5)中的單元。類似地，在一些實施例中，導體320c及320d與單元302a陣列的列2(row 2)重疊，且提供電源(VDD/VSS)至列2(row 2)中的單元，但不提供電源(VDD/VSS)至列1(row 1)及列3(row 3)~列5(row 5)中的單元。
積體電路300A進一步包括區域302、區域304及區域306。
區域302包括導體310a及310b(統稱為「導體組310」)及其他導體(未標記，但在索引中標識為 BM0_b的部分)。導體310a與310b彼此相鄰。在一些實施例中，相鄰元件係直接位於彼此旁邊的元件。導體310a及310b在第二方向Y上自一個單元至另一單元彼此分開。
導體310a及310b在第二方向Y上具有長度L1。導體310a及310b在第一方向X上具有寬度W1。導體310a及310b在第二方向Y上藉由距離BM0ES1彼此分開。
區域304包括導體312a及312b(統稱為「導體組312」)及其他導體(未標記，但示出為BM0_b的一部分)。導體312a與312b彼此相鄰。導體312a及312b在第二方向Y上自一個單元至另一單元彼此分開。
導體312a及312b在第二方向Y上具有長度L1。導體312a在第一方向X上具有寬度W1。導體312b在第一方向X上具有寬度W2。導體312a及312b在第二方向Y上藉由距離BM0ES1彼此分開。
區域306包括導體314a及314b(統稱為「導體組314」)及其他導體(未標記，但示出為BM0_b的一部分)。導體314a與314b彼此相鄰。導體314a及314b在第二方向Y上自一個單元至另一單元彼此分開。
導體314a及314b在第二方向Y上具有長度L1。導體314a及314b在第一方向X上具有寬度W2。導體314a及314b在第二方向Y上藉由距離BM0ES1彼此分開。
在一些實施例中，導體組310、312或314中的各個導體類似於積體電路200的導體組210，且省略了類似的詳細描述。在一些實施例中，導體組310、312或314中的各個導體用以為一或多個電晶體攜帶信號。
在一些實施例中，BM0_b導體類似於積體電路200的導體組206，且省略了類似的詳細描述。在一些實施例中，導體組320電耦合至且用以供電至BM0_b導體。BM0_b導體中的其他組態、其他佈局層級上的配置或導體數量在本揭露的範疇內。
在一些實施例中，導體310a、310b及312a具有相同的形狀。
在一些實施例中，導體312a及312b具有不同的形狀。舉例而言，與導體312a相比，導體312b在第一方向X上具有減小的寬度。
在一些實施例中，導體312b、314a及314b中的至少兩者具有相同的形狀。在一些實施例中，至少導體312b、314a及314b係類似的，且省略了類似的詳細描述。
導體組310、312、314、316或320中的其他組態、其他佈局層級上的配置或導體數量在本揭露的範疇內。
第3B圖係根據一些實施例的積體電路300B的俯視圖。
積體電路300B包括單元302b陣列、導體組320 及區域308。單元302b陣列排列成5列及至少2行。其他列數目及行數目在本揭露的範疇內。在一些實施例中，第3B圖中的單元302b陣列類似於第3A圖的單元302a陣列，且為了簡潔起見省略了類似的詳細描述。
區域308包括導體316a及316b(統稱為「導體組316」)及其他導體(未標記，但在索引中識別為BM0_b的部分)。導體316a及316b彼此相鄰。導體316a及316b在第一方向X上自一個單元至另一者彼此分開。在一些實施例中，導體組316中的各個導體類似於導體組210、310、312或314，且省略了類似的詳細描述。
在一些實施例中，至少導體316a或316b至少類似於導體312b、314a或314b，且省略了類似的詳細描述。在一些實施例中，導體316a及316b具有彼此相同的形狀。在一些實施例中，至少導體316a或316b具有至少與導體312b、314a或314b相同的形狀。
導體316a及316b在第二個方向Y上具有長度L1。導體316a及316b在第一方向X上具有寬度W2。導體316a及316b在第一方向X上藉由距離BM0S1彼此分開。
BM0_b導體中的其他組態、其他佈局層級上的配置或導體數量在本揭露的範疇內。
導體組316中的其他組態、其他佈局層級上的配置或導體數量在本揭露的範疇內。
第4A圖至第4B圖係根據一些實施例的積體電路的佈局設計400的圖。佈局設計400係第5A圖至第5E圖的積體電路500的佈局圖。
第4A圖係第4B圖的佈局設計400的相應部分400A的圖，為了便於說明而進行了簡化。部分400A係第1A圖的部分100A的變體，且因此省略了類似的詳細描述。
第4B圖係佈局設計400的圖且包括了部分400A，為了便於說明而進行了簡化。在一些實施例中，佈局設計400包括未在第4A圖至第4B圖中示出的額外元件。佈局設計400包括部分400A及M0層級。
佈局設計400可用於製造第5A圖至第5E圖的積體電路500。
佈局設計400係佈局設計100(第1A圖至第1B圖)的變體。舉例而言，佈局設計400圖示其中導電特徵圖案組420用於額外佈線資源以電耦合藉由主動區圖案組102製造的至少一對主動區的實例。
與第1A圖至第1B圖的佈局設計100相比，佈局設計400的導電特徵圖案組420替換了導電特徵圖案組120，且因此省略了類似的詳細描述。
佈局設計400包括主動區圖案組102、閘極圖案組104、導電特徵圖案組106、通孔圖案組108、導電特徵圖案組110、通孔圖案組112、導電特徵圖案組420及通孔圖案組130。
導電特徵圖案組420包括一或多個導電特徵圖案420a、420b或420c。
與第1A圖至第1B圖的佈局設計100相比，佈局設計400的導電特徵圖案420a及420b替換了相應導電特徵圖案120a及120b，且因此省略了類似的詳細描述。與第1A圖至第1B圖的佈局設計100相比，佈局設計400的導電特徵圖案420c類似於導電特徵圖案120a及120b，且因此省略了類似的詳細描述。
導電特徵圖案組420可用於製造積體電路500的相應的導體組520(第5A圖至第5E圖)。在一些實施例中，導體組520位於積體電路500的背面203b上。在一些實施例中，導電特徵圖案組420的導電特徵圖案420a、420b、420c可用於製造積體電路500的導體組520的相應導體520a、520b、520c(第5A圖至第5E圖)。
導電特徵圖案420c在第一方向X上延伸，且被定位於導電特徵圖案420a與420b之間。在一些實施例中，導電特徵圖案420c亦被稱為「信號線圖案420c」。舉例而言，在一些實施例中，導電特徵圖案420c可用於製造導體520c，且導體520c可用於為主動區組202的NMOS或PMOS電晶體佈線一或多個信號。
導電特徵圖案組420的導電特徵圖案420a、420b及420c中的各者在第二方向Y上彼此分開。
在一些實施例中，當自佈局設計400的底部/背面(例如，在正Z方向)觀察時，導電特徵圖案420a及420b 與佈局設計400的相應單元邊界101a及101b重疊，且導電特徵圖案420c與佈局設計400的中點101c重疊。
導電特徵圖案420a及420b具有鋸齒形或相對於彼此的交錯定向。舉例而言，導電特徵圖案420a包括耦合在一起的導電特徵圖案420a1及420a2，且導電特徵圖案420a包括耦合在一起的導電特徵圖案420b1、420b2及420b3。
導電特徵圖案420a2耦合至且對應於導電特徵圖案420a1的延伸區域，且導電特徵圖案420b2及420b3耦合至且對應於導電特徵圖案420b1的延伸區域。
導電特徵圖案420a2在第一方向X上至少自導電特徵圖案420b2或420b3偏移或錯開，且反之亦然。
在一些實施例中，當自佈局設計400的底部/背面(例如，在正Z方向)觀察時，藉由使導電特徵圖案420a2成為導電特徵圖案420a的延伸區域，且導電特徵圖案420b2及420b3成為導電特徵圖案420b的相應延伸區域，導致由下伏圖案(例如，通孔圖案組108及導電特徵圖案組110)的導電特徵圖案420a2、420b2及420b3的更多重疊，從而增加通孔圖案組130的通孔著陸點。
在一些實施例中，導電特徵圖案420a1及420b1在第一方向X上的中心與第一方向X上的相應單元邊界101a及101b對準。在一些實施例中，導電特徵圖案420c在第一方向X上的中心與第一方向X上的中點101c對準。
至少導電特徵圖案420a1或420b1在第二方向Y上具有寬度BM1PW2a。至少導電特徵圖案420a2、420b2或420b3在第二方向Y上具有寬度W1a。在一些實施例中，寬度BM1PW2a不同於寬度W1a。
至少導電特徵圖案420c在第二方向Y上具有寬度BM1W1a。導電特徵圖案組106中的各個導電特徵圖案在第二方向Y上具有類似於第3C圖至第3F圖的長度L1的寬度BM0HW1a。通孔圖案組130中的各個通孔圖案在第二方向Y上具有寬度BV0W1a。
導電特徵圖案組106中的各個導電特徵圖案在第二方向Y上藉由距離BM0ES1a彼此分開。各個導電特徵圖案420a1或420b1在第二方向Y上藉由距離BM1S1a與導電特徵圖案420c分開。
佈局設計400在第二方向上具有單元高度CH2a。在一些實施例中，單元高度CH2a不同於單元高度CH1a。在一些實施例中，單元高度CH2a與單元高度CH1a相同。
在一些實施例中，佈局設計400不滿足基於公式2(如下所示)的第一組設計規則。舉例而言，在一些實施例中，當佈局設計400不滿足第一組設計規則時，使用類似於導電特徵圖案組420的交錯電力輸送佈局。在一些實施例中，第一組設計規則與佈局設計400的單元高度CH2a相關。
在一些實施例中，佈局設計400的單元高度CH2a 根據公式1判定，且表示為：CH2a=BM1PW2a+2* BM1S1a+BM1W1a=2* BM0HW1a+2* BM0ES1a (1)其中BM1PW2a係至少導電特徵圖案420a1或420b1的寬度，BM1S1a係導電特徵圖案420c與至少導電特徵圖案420a1或420b1在第二方向Y上的距離或間距，BM1W1a係導電特徵圖案420c在第二方向Y上的寬度，BM0HW1a係導電特徵圖案組106中的各個導電特徵圖案在第二方向Y上的寬度，且BM0ES1a係導電特徵圖案組106中的各個導電特徵圖案在第二方向Y上彼此分開的距離。
在一些實施例中，第一組設計規則包括佈局設計400的通孔圖案組130中的各個通孔圖案的寬度BV0W1a是否滿足公式2。
舉例而言，公式2表示為：BV0W1a<0.5* BM1PW2a-0.5* BM0ES1a (2)
在一些實施例中，當佈局設計400的通孔圖案組130中的各個通孔圖案的寬度BV0W1a小於公式2時，使用類似於導電特徵圖案組420的交錯電力輸送網路佈局。在一些實施例中，當佈局設計400的通孔圖案組130中的各個通孔圖案的寬度BV0W1a大於或等於公式2時，不使用類似於導電特徵圖案組420的交錯電力輸送網路佈局。在一些實施例中，若不使用類似於導電特徵圖案組420的交錯電力輸送網路佈局，則使用類似於導電特徵圖案組 620的電力輸送網路佈局(第6A圖至第6B圖)。
導電特徵圖案組420的其他寬度或導電特徵圖案組420中的其他數目的導電特徵圖案在本揭露的範疇內。在一些實施例中，至少導電特徵圖案420a具有不同於導電特徵圖案420b的寬度。
導電特徵圖案組420中的其它組態、其它佈局層級上的配置或圖案數量在本揭露的範疇內。
一些實施例中，至少將導電特徵圖案組103的信號線圖案及電源軌自佈局設計400或600的正面移動至佈局設計400或600的背面，導致佈局設計400或600使用導電特徵圖案組160中的至少一個較小上部金屬層軌道，與其他方法相比導致佈局設計具有更小的高度、更小的面積、更大的佈線彈性及額外的佈線資源。
第5A圖至第5E圖係根據一些實施例的積體電路500的圖。
第5A圖係根據一些實施例的積體電路500的俯視圖。第5B圖係第5A圖的積體電路500的相應部分500B的俯視圖，為了便於說明而進行了簡化。第5B圖係積體電路500的圖且包括部分500B，為了便於說明而進行了簡化。積體電路500包括部分500B及M0層級。
第5C圖至第5D圖係根據一些實施例的積體電路500的相應橫截面圖。第5C圖係根據一些實施例的與平面C-C'相交的積體電路500的橫截面圖。第5D圖係根據一些實施例的與平面D-D'相交的積體電路500的橫截 面圖。
積體電路500係藉由佈局設計400製造。積體電路500的結構關係(包括對準、長度及寬度)以及組態及層相似於第4A圖至第4B圖的佈局設計400的結構關係及組態及層，且為了簡潔起見，類似的詳細描述將至少不在第5A圖至第5E圖中描述。
積體電路500係積體電路200(第2A圖至第2C圖)的變體。舉例而言，積體電路500圖示其中將導體組520用於額外佈線資源以電耦合由主動區組202製造的至少一對主動區的實例。
與第2A圖至第2C圖的積體電路200相比，積體電路500的導體組520替換了導體組220，且因此省略了類似的詳細描述。
積體電路500至少包括主動區組202、閘極組204、絕緣區205、導體組206、導體組210、通孔組208、通孔組212、導體組520(亦稱為電源軌組520)、通孔組230、及導體組260。
導體組520至少包括導體520a、520b或520c。在一些實施例中，導體組520位於積體電路500的背面203b上。
導體520c在第一方向X上延伸，且被定位於導體520a與520b之間。在一些實施例中，導體520c亦被稱為「信號線520c」。舉例而言，在一些實施例中，導體520c可用於為主動區組202的NMOS或PMOS電晶 體佈線一或多個信號。在一些實施例中，藉由在導體520a與520b之間包括導體520c，當與導體220a及220b相比時，使導體520a及520b在第二方向Y上彼此移位以容納導體520c。因此，在一些實施例中，當自積體電路500的底部/背面(例如，在正Z方向)觀察時，導體520a及520b與積體電路500的相應單元邊界201a及201b重疊，且導體520c與積體電路500的中點201c重疊。
在一些實施例中，導體520a1及520b1在第一方向X上的中心與第一方向X上的相應單元邊界201a及201b對準。在一些實施例中，導體520c在第一方向X上的中心與第一方向X上的中點201c對準。
導體520a及520b具有鋸齒形或相對於彼此的交錯定向。舉例而言，導體520a包括耦合在一起的導體520a1及520a2，且導體520b包括耦合在一起的導體520b1、520b2及520b3。導體520a2在第一方向X上至少自導體520b2或520b3偏移或錯開，且反之亦然。
導體520a2耦合至且對應於導體520a1的延伸區域，且導體520b2及520b3耦合至且對應於導體520b1的延伸區域。
在一些實施例中，當自積體電路500的底部/背面(例如，在正Z方向)觀察時，藉由使導體520a2成為導體520a的延伸區域，且導體520b2及520b3成為導體520b的相應延伸區域，導致由下伏結構(例如，通孔組208及導體組210)的導體520a2、520b2及520b3的更多 重疊，從而與第2A圖至第2C圖的導體220a及220b相比，儘管導體520a及520b已彼此移位，仍然增加了通孔組230的通孔著陸點。
至少導體520a1或520b1在第二方向Y上具有寬度BM1PW2b。至少導體520a2、520b2或520b3在第二方向Y上具有寬度W1b。在一些實施例中，寬度BM1PW2b不同於寬度W1b。至少導體520a2、520b2或520b3在第一方向X上具有長度L2a。
至少導體520c在第二方向Y上具有寬度BM1W1b。導體組206中的各個導體在第二方向Y上具有對應於第3C圖至第3F圖的長度L1的寬度BM0HW1b。通孔組230中的各個通孔在第二方向Y上具有寬度BV0W1b。
導體組206中的各個導體在第二方向Y上藉由距離BM0ES1b彼此分開。各個導體520a1或520b1在第二方向Y上藉由距離BM1S1b與導體520c分開。
積體電路500在第二方向上具有單元高度CH2a。
在一些實施例中，積體電路500不滿足基於公式4(如下所示)的第二組設計規則。舉例而言，在一些實施例中，當積體電路500不滿足第二組設計規則時，使用類似於導體組520的交錯電力輸送網路。在一些實施例中，第二組設計規則與積體電路500的單元高度CH2b相關。
在一些實施例中，積體電路500的單元高度CH2b 根據公式3判定，且表示為：CH2b=BM1PW2b+2* BM1S1b+BM1W1b=2* BM0HW1b+2* BM0ES1b (3)其中BM1PW2b係至少導體520a1或520b1的寬度，BM1S1b係導體520c與至少導體520a1或520b1在第二方向Y上的距離或間距，BM1W1b係導體520c在第二方向Y上的寬度，BM0HW1b係導體組206中的各個導體在第二方向Y上的寬度，且BM0ES1b係導體組206中的各個導體在第二方向Y上彼此分開的距離。
在一些實施例中，第二組設計規則包括積體電路500的通孔組230的各個通孔的寬度BV0W1b是否滿足公式4。
舉例而言，公式4表示為：BV0W1b<0.5* BM1PW2b-0.5* BM0ES1b (4)
在一些實施例中，當積體電路500的通孔組230中的各個通孔的寬度BV0W1b小於公式4時，使用類似於導體組520的交錯電力輸送網路。在一些實施例中，當積體電路500的通孔組230中的各個通孔的寬度BV0W1b大於或等於公式4時，不使用類似於導體組520的交錯電力輸送網路。在一些實施例中，若不使用類似於導體組520的交錯電力輸送網路，則使用類似於導體組720(第7A圖至第7C圖)的電力輸送網路。
導體組520的其他寬度或長度或導體組520中的其他導體數目在本揭露的範疇內。在一些實施例中，至少 導體520a具有不同於導體520b的寬度。
導體組520中的其他組態、其他層級上的配置或結構數量在本揭露的範疇內。
在一些實施例中，導體520b藉由相應通孔230a及230c電耦合至導體206a及206c，且導體206a及206c藉由相應通孔208a及208c進一步電耦合至主動區202b，從而將電壓供應VDD的第一供應電壓或參考電壓供應VSS的第二供應電壓提供至相應主動區202b的源極或汲極。
在一些實施例中，導體520a藉由通孔230b電耦合至導體206b，且導體206b藉由通孔208b進一步電耦合至主動區202a，從而將電壓供應VDD的第一供應電壓或參考電壓供應VSS的第二供應電壓提供至相應主動區202a的源極或汲極。
在一些實施例中，藉由將導體組520的至少一信號線及電源軌自積體電路500或700的正面203a移動至積體電路500或700的背面203b，導致積體電路500或700使用導體組260中的至少一個較小上部金屬層軌道，與其他方法相比導致積體電路具有更小的高度、更小的面積、更大的佈線彈性及額外的佈線資源。
第6A圖至第6B圖係根據一些實施例的積體電路的佈局設計600的圖。佈局設計600係第7A圖至第7C圖的積體電路700的佈局圖。
第6A圖係第6B圖的佈局設計600的相應部分 600A的示意圖，為便於說明而進行了簡化。
第6B圖係佈局設計600的示意圖且包括部分600A，為了便於說明而進行了簡化。舉例而言，第6B圖中的佈局設計600進一步包括M0。換言之，第6A圖的部分600A不包括M0，以便於說明。在一些實施例中，佈局設計600包括未在第6A圖至第6B圖中示出的額外元件。佈局設計600包括部分600A及M0層級。
佈局設計600可用於製造第7A圖至第7C圖的積體電路700。
佈局設計600係佈局設計400的變體(第4A圖至第4B圖)。部分600A係第4A圖的部分400A的變體，且因此省略了類似的詳細描述。舉例而言，佈局設計600圖示其中導電特徵圖案組620不具有鋸齒形的實例。換言之，導電特徵圖案組620不包括相對於彼此呈交錯定向的延伸區域520a2、520b2或520b3。
與第1A圖至第1B圖的佈局設計100相比，佈局設計600的導電特徵圖案組620替換了導電特徵圖案組120，且因此省略了類似的詳細描述。
佈局設計600包括主動區圖案組102、閘極圖案組104、導電特徵圖案組106、通孔圖案組108、導電特徵圖案組110、通孔圖案組112，導電特徵圖案組620及通孔圖案組130。導電特徵圖案組620包括一或多個導電特徵圖案620a、620b或420c。
與第4A圖至第4B圖的佈局設計400相比，佈 局設計600的導電特徵圖案620a及620b替換了相應導電特徵圖案420a及420b，且因此省略了類似的詳細描述。
導電特徵圖案組620可用於製造積體電路700的相應導體組720(第7A圖至第7C圖)。在一些實施例中，導電特徵圖案組620的導電特徵圖案620a、620b、420c可用於製造積體電路700的導電特徵組720(第7A圖至第7C圖)的相應導體720a、720b、520c。
與第4A圖至第4B圖的導電特徵圖案420a及420b相比，導電特徵圖案620a及620b不具有鋸齒形或相對於彼此的交錯定向。舉例而言，導電特徵圖案620a不包括導電特徵圖案420a2，且導電特徵圖案620b不包括導電特徵圖案420b2及420b3。
至少導電特徵圖案620a或620b在第二方向Y上具有寬度BM1PW2a。各個導電特徵圖案620a或620b在第二方向Y上藉由距離BM1S1a與導電特徵圖案420c分開。佈局設計600在第二方向上具有單元高度CH2a。在一些實施例中，佈局設計600的單元高度大於佈局設計400的單元高度，且因此導電特徵圖案420c與導電特徵圖案620a及620b之間的間距BM1S1b足以不使用鋸齒形。
在一些實施例中，佈局設計600滿足第一組設計規則。舉例而言，在一些實施例中，當佈局設計(例如，佈局設計600)滿足第一組設計規則時，使用類似於導電 特徵圖案組620的非交錯電力輸送佈局。在一些實施例中，第一組設計規則與佈局設計600的單元高度CH2a相關。
在一些實施例中，佈局設計600的單元高度CH2a根據公式1(如上所述)判定。在一些實施例中，第一組設計規則包括佈局設計600的通孔圖案組130中的各個通孔圖案的寬度BV0W1a是否滿足公式2(如上所述)。
一些實施例中，當佈局設計600的通孔圖案組130中的各個通孔圖案的寬度BV0W1a大於或等於公式2時，使用類似於導電特徵圖案組620的非交錯電力輸送網路佈局。換言之，若佈局設計(例如，佈局設計600)的通孔圖案組130中的各個通孔圖案的寬度BV0W1a等於或大於公式2的值，則滿足第一組設計規則，且不滿足公式2。在一些實施例中，若不滿足公式2，則使用類似於導電特徵圖案組420(第4A圖至第4B圖)的電力輸送網路佈局。
導電特徵圖案組620的其他寬度或導電特徵圖案組620中的其他導電特徵圖案數目在本揭露的範疇內。在一些實施例中，至少導電特徵圖案620a具有不同於導電特徵圖案620b的寬度。
導電特徵圖案組620的其它組態、其它佈局層級上的配置或圖案數量在本揭露的範疇內。
在一些實施例中，藉由包括導電特徵圖案組620的佈局設計600，佈局設計600達成了以上在第1A圖至第5E圖中討論的益處中的一或多者。
第7A圖至第7C圖係根據一些實施例的積體電路700的圖。
第7A圖係根據一些實施例的積體電路700的俯視圖。第7B圖係第7A圖的積體電路700的相應部分700B的俯視圖，為了便於說明而進行了簡化。第7B圖係積體電路700的圖且包括部分700B，為了便於說明而進行了簡化。積體電路700包括部分700B及M0層級。
第7C圖係根據一些實施例的與平面E-E'相交的積體電路700的橫截面圖。
積體電路700藉由佈局設計600製造。積體電路700的結構關係(包括對齊、長度及寬度)、以及組態及層類似於第6A圖至第6B圖中的佈局設計600的結構關係及組態及層，且為了簡潔起見，類似的詳細描述將至少不在第7A圖至第7C圖中描述。
積體電路700係積體電路500的變體(第5A圖至第5C圖)，且因此省略了類似的詳細描述。舉例而言，積體電路700示出了其中導體組720不具有鋸齒形的實例。換言之，導體組720不包括相對於彼此呈交錯定向的延伸區域720a2、720b2或720b3。
與第5A圖至第5B圖的積體電路500相比，積體電路700的導體組720替換了導體組520，因此省略類似的詳細描述。
積體電路700至少包括主動區組202、閘極組204、絕緣區205、導體組206、導體組210、通孔組208、 通孔組212、導體組720(亦稱為電源軌組720)、通孔組230、及導體組260。
導體組720包括一或多個導體720a、720b或520c。
與第5A圖至第5B圖的積體電路500相比，積體電路700的導體720a及720b替換了相應導體520a及520b，且因此省略了類似的詳細說明。
導電特徵圖案組620可用於製造積體電路700(第7A圖至第7C圖)的相應導體組720。在一些實施例中，導電特徵圖案組620的導電特徵圖案620a、620b、420c可用於製造積體電路700的導體組720(第7A圖至第7C圖)的相應導體720a、720b、520c。
與第5A圖至第5C圖的導體520a及520b相比，導體720a及720b不具有鋸齒形或相對於彼此的交錯定向。舉例而言，導體720a不包括導體520a2，且導體720b不包括導體720b2及720b3。
至少導體720a或720b在第二方向Y上具有寬度BM1PW2b。各個導體720a或720b在第二方向Y上藉由距離BM1S1b與導體520c分開。積體電路700在第二方向Y上具有單元高度CH2b。在一些實施例中，積體電路700的單元高度大於積體電路500的單元高度，且因此導體520c與導體720a及720b之間的間隔BM1S1b足以不使用鋸齒形。
在一些實施例中，積體電路700滿足第二組設計 規則。舉例而言，在一些實施例中，當積體電路(例如，積體電路700)滿足第二組設計規則時，使用類似於導體組720的非交錯電力輸送。在一些實施例中，第二組設計規則與積體電路700的單元高度CH2b有關。
在一些實施例中，根據公式1判定積體電路700的單元高度CH2b(如上所述)。在一些實施例中，第二組設計規則包括積體電路700的通孔組230中的各個通孔的寬度BV0W1b是否滿足公式2(如上所述)。
在一些實施例中，當積體電路500的通孔組230中的各個通孔的寬度BV0W1b大於或等於公式2時，使用類似於導體組720的非交錯電力輸送網路。換言之，若積體電路(例如，積體電路700)的通孔組230中的各個通孔的寬度BV0W1b等於或大於公式2的值，則滿足第二組設計規則，且不滿足公式2。在一些實施例中，若不滿足公式2，則使用類似於導體組520(第5A圖至第5B圖)的電力輸送網路。
導體組720的其他寬度或導體組720中的其他導體數目在本揭露的範疇內。在一些實施例中，至少導體720a具有不同於導體720b的寬度。
導體組720中的其他組態、其他層級上的配置或導體數量在本揭露的範疇內。
在一些實施例中，藉由積體電路700包括導體組720，積體電路700達成了以上在第1A圖至第5E圖中討論的益處中的一或多者。
第8A圖至第8B圖係根據一些實施例的相應積體電路800的圖。
第8A圖係根據一些實施例的積體電路800的俯視圖。
第8B圖係根據一些實施例的積體電路800的導體組820的部分積體電路的俯視圖。
積體電路800係積體電路300A(第3A圖)的變體，且因此省略了類似的詳細描述。舉例而言，積體電路800示出了其中導體組820替換了第3A圖的導體組320的實例，且因此省略了類似的詳細描述。換言之，導體組820具有鋸齒形，且進一步包括信號線(例如，導體826)。
積體電路800包括排列成3列及至少2行的第3A圖的單元302a陣列。其他列數目及行數目在本揭露的範疇內。在一些實施例中，單元302a陣列中的各個單元對應於藉由佈局設計400製造的單元。在一些實施例中，單元302a陣列中的各個單元對應於積體電路500的一部分，為了便於說明而進行了簡化。
導體組820包括導體822、824或826中的一或多者。在一些實施例中，導體組820包括多於導體822、824及826(類似於第3A圖至第3B圖)的導體，但為了便於說明而進行了簡化。在一些實施例中，各單元列由類似於導體822、824或826中的各者的3個導體重疊。
在一些實施例中，積體電路800中的導體組820 類似於積體電路500中的導體組520，且為了簡潔起見省略了類似的詳細描述。
在一些實施例中，導體822及824係非入站(inbound)電源軌。在一些實施例中，單元陣列中的各個單元與相鄰的單元列共享VSS電源軌(例如，導體824)，且與另一相鄰的單元列共享VDD電源軌(例如，導體822)。舉例而言，在一些實施例中，單元302與列1(row 1)中的單元共享VSS電源軌(例如，導體824)，且與列3(row 3)中的單元共享VDD電源軌(例如，導體822)。
導體822與單元302a陣列中的列2(row 2)~列3(row 3)重疊，且提供電壓VDD至列2(row 2)~列3(row 3)中的單元。導體824與單元302a陣列中的列1(row 1)~列2(row 2)重疊，且提供參考電壓VSS至列1(row 1)~列2(row 2)中的單元。
導體822包括耦合至延伸導體部分822a1、822a2、......、822a6及延伸導體部分822b1、822b2、......、822b5的導體822a。導體822a及延伸導體部分822a1、822a2、......、822a6及延伸導體部分822b1、822b2、......、822b5類似於導體520a1及520a2以及導體520b1、520b2及520b3，且省略了類似的詳細描述。
導體824包括耦合至延伸導體部分824a1、824a2、......、824a6及延伸導體部分824b1、824b2、......、824b6的導體824a。導體824a及延伸 導體部分824a1、824a2、......、824a6及延伸導體部分824b1、824b2、......、824b6類似於導體520a1及520a2以及導體520b1、520b2及520b3，且省略了類似的詳細描述。
在一些實施例中，當自積體電路800的底部/背面(例如，在正Z方向)觀察時，各個延伸導體部分822a1、822a2、......、822a6，各個延伸導體部分822b1、822b2、......、822b5，各個延伸導體部分824a1、824a2、......、824a6，及各個延伸導體部分824b1、824b2、......、824b6藉由VB0層中的通孔與BM0_b導體重疊以提供電源(VDD/VSS)。
在一些實施例中，藉由積體電路800包括導體組820，積體電路800達成了以上在第1A圖至第5E圖中討論的益處中的一或多者。
積體電路800中的其他組態、其他層級上的配置或導體數量在本揭露的範疇內。
第9圖係根據一些實施例的積體電路900的電路圖。在一些實施例中，積體電路900係互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)反向器電路。CMOS反向器電路係用於說明，其他類型的電路在本揭露的範疇內。
積體電路900包括耦合至N型金屬氧化物半導體(N-type metal oxide semiconductor，NMOS)電晶體N9-1的P型金屬氧化物半導體(P-type metal oxide semiconductor，PMOS)電晶體P9-1。
PMOS電晶體P9-1的閘極端子與NMOS電晶體N9-1的閘極端子耦合在一起，且經組態為輸入節點IN。PMOS電晶體P9-1的汲極端子與NMOS電晶體N9-1的汲極端子耦合在一起，且經組態為輸出節點OUT。PMOS電晶體P9-1的源極端子耦合至電壓供應VDD。NMOS電晶體N9-1的源極端子耦合至參考電壓供應VSS。
第10A圖至第10C圖係根據一些實施例的積體電路1000的相應部分1000A~1000C的俯視圖。
積體電路1000藉由類似於積體電路1000的相應佈局設計來製造。為了簡潔起見，第10A圖至第10C圖、第12A圖至第12C圖、第14A圖至第14C圖及第16A圖至第16C圖被描述為相應積體電路1000、1200、1400及1600，但在一些實施例中，第10A圖至第10C圖、第12A圖至第12C圖，第14A圖至第14C圖及第16A圖至第16C圖亦對應於類似於佈局設計100、400及600的佈局設計，積體電路1000、1200、1400及1600的結構元件亦對應於佈局圖案，且積體電路1000、1200、1400及1600的相應佈局設計的結構關係(包括對準、長度及寬度)、以及組態及層類似於積體電路1000、1200、1400及1600的結構關係及組態及層，且為了簡潔起見將不描述類似的詳細描述。
積體電路1000係積體電路900的實施例。
第10A圖係積體電路1000的部分1000A的俯視圖，為了便於說明而進行了簡化。部分1000A包括積體電路1000的OD層級、POLY(PO)層級、擴散區上金屬(metal over diffusion，MD)層級、M0層級、閘極上通孔(VG)層級及擴散區上通孔(VD)層級的積體電路1000的一或多個特徵。
第10B圖係積體電路1000的部分1000B的俯視圖，為了便於說明而進行了簡化。部分1000B包括積體電路1000的OD層級、POLY層級、MD層級、BM0層級及VBS/P層級的積體電路1000的一或多個特徵。
第10C圖係積體電路1000的部分1000C的俯視圖，為了便於說明而進行了簡化。部分1000C包括積體電路1000的POLY層級、BM0層級、BM1層級及VB0層級的積體電路1000的一或多個特徵。
在一些實施例中，積體電路1000、1200、1400及1600包括未在第10A圖至第10C圖、第12A圖至第12C圖、第14A圖至第14C圖及第16A圖至第16C圖中示出的額外元件。
積體電路1000係積體電路500的變體(第5A圖至第5E圖)，且因此省略了類似的詳細描述。舉例而言，積體電路1000圖示用第5A圖至第5E圖的積體電路500的細節實施的第9圖的積體電路900的CMOS反向器的實例。
積體電路1000至少包括主動區組202、閘極組 1004、導體組1006、通孔組1008、導體組1020、通孔組1030、觸點組1040、導體組1060及VG層中的通孔以及VD層中的通孔。在一些實施例中，為了簡潔起見，不描述觸點組1040與導體組1060之間的VD層中的通孔、及閘極組1004與導體組1060之間的VG層中的通孔，但在第10A圖至第10C圖中示出了。
與第5A圖至第5E圖的積體電路500相比，閘極組1004替換了閘極組204，導體組1006替換了導體組206，通孔組1008替換了通孔組208，導體組1020替換了導體組520，通孔組1030替換了通孔組230，且導體組1060替換了導體組260，且因此省略了對各個組及各相應組內的各單獨構件的類似詳細描述。
在第10A圖至第10C圖中，主動區202a對應於PMOS電晶體P9-1的主動區(例如，源極/汲極)，且主動區202b對應於NMOS電晶體N9-1的主動區(例如，源極/汲極)。
閘極組1004至少包括閘極1004a、1004b或1004c。在第10A圖至第10C圖中，閘極1004b對應於PMOS電晶體P9-1及NMOS電晶體N9-1的閘極。在一些實施例中，閘極1004a及1004c是虛設閘極。
觸點組1040包括一或多個觸點1040a、1040b或1040c。在一些實施例中，觸點組位於積體電路1000的MD層級上。在一些實施例中，MD層級在OD層級與M0層級之間。
在一些實施例中，觸點1040a對應於PMOS電晶體P9-1及NMOS電晶體N9-1的汲極端子，且將PMOS電晶體P9-1與NMOS電晶體N9-1的汲極電耦合在一起。在一些實施例中，觸點1040b對應於PMOS電晶體P9-1的源極端子且電耦合至PMOS電晶體P9-1的源極。在一些實施例中，觸點1040c對應於NMOS電晶體N9-1的源極端子且電耦合至NMOS電晶體N9-1的源極。
導體組1006至少包括導體1006a或1006b。
通孔組1008至少包括通孔1008a或1008b。
導體組1020至少包括導體1020a、1020b或1020c。導體1020a是VDD電源軌，且導體1020b是VSS電源軌。
通孔組1030至少包括通孔1030a或1030b。
導體1020a電耦合至且用以提供電壓VDD至PMOS電晶體P9-1的源極。舉例而言，導體1020a藉由通孔1030a電耦合至導體1006a，且導體1006a藉由通孔1008a電耦合至PMOS電晶體P9-1的源極。
導體1020b電耦合至且用以提供參考電壓VSS至NMOS電晶體N9-1的源極。舉例而言，導體1020b藉由通孔1030b電耦合至導體1006b，且導體1006b藉由通孔1008b電耦合至NMOS電晶體N9-1的源極。
導體組1060至少包括導體1060a、1060b、1060c、1060d或1060e。在一些實施例中，導體組1060 經組態為積體電路900的輸入節點IN及輸出節點OUT。舉例而言，在一些實施例中，導體1060b是輸入節點IN，且導體1060d是輸出節點OUT。在一些實施例中，積體電路1000達成了以上在第1A圖至第5E圖中討論的益處中的一或多者。在一些實施例中，汲極或源極中的一或多者彼此翻轉。
積體電路1000中的其他組態、其他層級上的配置或導體數量在本揭露的範疇內。
第11圖係根據一些實施例的積體電路1100的電路圖。在一些實施例中，積體電路1100係NAND閘。NAND閘係用於說明，其他類型的電路在本揭露的範疇內。
積體電路1100包括耦合至NMOS電晶體N11-1及N11-2的PMOS電晶體P11-1及P11-2。
PMOS電晶體P11-1與NMOS電晶體N11-1的閘極端子耦合在一起，且經組態為輸入節點IN1a。PMOS電晶體P11-2與NMOS電晶體N11-2的閘極端子耦合在一起，且經組態為輸入節點IN2a。
PMOS電晶體P11-1的源極端子及PMOS電晶體P11-2的源極端子耦合至電壓供應VDD。NMOS電晶體N11-1的源極端子耦合至參考電壓供應VSS。NMOS電晶體N11-2的源極端子與NMOS電晶體N11-1的汲極端子彼此耦合。
PMOS電晶體P11-1的汲極端子、PMOS電晶 體P11-2的汲極端子、及NMOS電晶體N11-2的汲極端子彼此耦合，且經組態為輸出節點OUT1。如第11圖中所示，PMOS電晶體P11-2的汲極端子與NMOS電晶體N11-2的汲極端子至少藉由導體1206c(如第12A圖至第12C圖中所述)電耦合。在一些實施例中，汲極或源極中的一或多者彼此翻轉。
第12A圖至第12C圖係根據一些實施例的積體電路1200的相應部分1200A~1200C的俯視圖。
積體電路1200藉由類似於積體電路1200的相應佈局設計製造。
積體電路1200係積體電路1100的實施例。
第12A圖係積體電路1200的一部分1200A的俯視圖，為了便於說明而進行了簡化。部分1200A包括積體電路1200的OD層級、POLY層級、MD層級、M0層級、VG層級及VD層級的積體電路1200的一或多個特徵。
第12B圖係積體電路1200的一部分1200B的俯視圖，為了便於說明而進行了簡化。部分1200B包括積體電路1200的OD層級、POLY層級、MD層級、BM0層級及VBS/P層級的積體電路1200的一或多個特徵。
第12C圖係積體電路1200的一部分1200C的俯視圖，為了便於說明而進行了簡化。部分1200C包括積體電路1200的POLY層級、BM0層級、BM1層級及VB0層級的積體電路1200的一或多個特徵。
積體電路1200係積體電路500(第5A圖至第5E圖)或積體電路1000(第10A圖至第10C圖)的變體，且因此省略了類似的詳細描述。舉例而言，積體電路1200圖示了用積體電路500或1000的細節實施的第11圖的積體電路1100的NAND閘的實例。
積體電路1200至少包括主動區組202、閘極組1204、導體組1206、通孔組1208、導體組1220、通孔組1230、觸點組1240、導體組1260及VG層中的通孔以及VD層中的通孔組1270。在一些實施例中，為了簡潔起見，不描述觸點組1240與導體組1260之間的VD層中的通孔、及閘極組1204與導體組1260之間的VG層中的通孔，但在第12A圖至第12C圖中示出了。
與第5A圖至第5E圖的積體電路500相比，閘極組1204替換了閘極組204，導體組1206替換了導體組206，通孔組1208替換了通孔組208，導體組1220替換了導體組520，通孔組1230替換了通孔組230，且導體組1260替換了導體組260，且因此省略了對各個組及各相應組內的各單獨構件的類似詳細描述。
在第12A圖至第12C圖中，主動區202a對應於PMOS電晶體P11-1及P11-2的主動區(例如，源極/汲極)，且主動區202b對應於NMOS電晶體N11-1及N11-2的主動區(例如，源極/汲極)。
閘極組1204至少包括閘極1204a、1204b、1204c或1204d。在第12A圖至第12C圖中，閘極1204b 對應於PMOS電晶體P11-1及NMOS電晶體N11-1的閘極。在第12A圖至第12C圖中，閘極1204c對應於PMOS電晶體P11-2及NMOS電晶體N11-2的閘極。在一些實施例中，閘極1204a及1204d是虛設閘極。
觸點組1240包括一或多個觸點1240a、1240b、1240c、1240d或1240e。在一些實施例中，觸點組1240位於積體電路1200的MD層級上。
在一些實施例中，觸點1240a對應於PMOS電晶體P11-2及NMOS電晶體N11-2的汲極端子，且將PMOS電晶體P11-2與NMOS電晶體N11-2的汲極電耦合在一起。
在一些實施例中，觸點1240b對應於PMOS電晶體P11-1的源極端子或PMOS電晶體P11-2的源極端子，且電耦合至PMOS電晶體P11-1的源極及PMOS電晶體P11-2的源極。
在一些實施例中，觸點1240c對應於NMOS電晶體N11-1的汲極端子或NMOS電晶體N11-2的源極端子，且電耦合至NMOS電晶體N11-1的汲極及NMOS電晶體N11-2的源極。
在一些實施例中，觸點1240d對應於PMOS電晶體P11-1的汲極端子，且電耦合至PMOS電晶體P11-1的汲極。
在一些實施例中，觸點1240e對應於NMOS電晶體N11-1的源極端子，且電耦合至NMOS電晶體 N11-1的源極。
導體組1206至少包括導體1206a、1206b或1206c。
通孔組1208至少包括通孔1208a、1208b、1208c或1208d。
導體組1220至少包括導體1220a、1220b或1220c。導體1220a是VDD電源軌，且導體1220b是係VSS電源軌。
通孔組1230至少包括通孔1230a或1230b。
導體1220a電耦合至且用以提供電壓VDD至PMOS電晶體P11-1及P11-2的源極。舉例而言，導體1220a藉由通孔1230a電耦合至導體1206a，且導體1206a藉由通孔1208a電耦合至PMOS電晶體P11-1及P11-2的源極。
導體1220b電耦合且用以提供參考電壓VSS至NMOS電晶體N11-1的源極。舉例而言，導體1220b藉由通孔1230b電耦合至導體1206b，且導體1206b藉由通孔1208b電耦合至NMOS電晶體N11-1的源極。
導體1206c將PMOS電晶體P11-2的汲極與NMOS電晶體N11-2的汲極電耦合在一起。舉例而言，PMOS電晶體P11-2的汲極藉由通孔1208c電耦合至導體1206c，且導體1206c藉由通孔1208d電耦合至NMOS電晶體N11-2的汲極。
導體組1260至少包括導體1260a、1260b、 1260c、1260d或1260e。在一些實施例中，導體組1260經組態為積體電路1200的輸入節點IN1a、輸入節點IN2a及輸出節點OUT1。舉例而言，在一些實施例中，導體1260b是輸出節點OUT1，導體1260c是輸入節點IN1a，且導體1260d是輸入節點IN2a。
導體1260b將PMOS電晶體P11-1的汲極與PMOS電晶體P11-2的汲極電耦合在一起。舉例而言，PMOS電晶體P11-1的汲極電耦合至觸點1240d，觸點1240d藉由通孔1270a電耦合至導體1206c，導體1206c藉由通孔1270b電耦合至觸點1240a，且觸點1240a電耦合至PMOS電晶體P11-2的汲極。
通孔1270a及通孔1270b是通孔組1270的部分。通孔組1270類似於通孔組1208，但是在VD層級上，且因此省略了類似的詳細描述。在一些實施例中，汲極或源極中的一或多者彼此翻轉。
在一些實施例中，積體電路1200達成了以上在第1A圖至第5E圖中討論的益處中的一或多者。
積體電路1200中的其他組態、其他層級上的配置或導體數量在本揭露的範疇內。
第13圖係根據一些實施例的積體電路1300的電路圖。在一些實施例中，積體電路1300係2-2及或反向器(AOI)電路。2-2AOI電路係用於說明，包括其他類型的AOI電路的其他類型的電路在本揭露的範疇內。
積體電路1300包括耦合至NMOS電晶體N13-1、 N13-2、N13-3及N13-4的PMOS電晶體P13-1、P13-2、P13-3及P13-4。
PMOS電晶體P13-1的閘極端子與NMOS電晶體N13-1的閘極端子耦合在一起，且經組態為輸入節點IN1b。PMOS電晶體P13-2的閘極端子與NMOS電晶體N13-2的閘極端子耦合在一起，且經組態為輸入節點IN2b。PMOS電晶體P13-3的閘極端子與NMOS電晶體N13-3的閘極端子耦合在一起，且經組態為輸入節點IN3b。PMOS電晶體的閘極端子P13-4與NMOS電晶體N13-4的閘極端子耦合在一起，且經組態為輸入節點IN4b。
PMOS電晶體P13-1的源極端子及PMOS電晶體P13-2的源極端子耦合至電壓供應VDD。NMOS電晶體N13-1的源極端子及NMOS電晶體N13-4的源極端子各耦合至參考電壓供應VSS。
NMOS電晶體N13-2的源極端子與NMOS電晶體N13-1的汲極端子彼此耦合。NMOS電晶體N13-3的源極端子與NMOS電晶體N13-4的汲極端子彼此耦合。
PMOS電晶體P13-4的源極端子、PMOS電晶體P13-3的源極端子、PMOS電晶體P13-2的汲極端子及PMOS電晶體P13-1的汲極端子彼此耦合。
PMOS電晶體P13-4的汲極端子、PMOS電晶體P13-3的汲極端子、NMOS電晶體N13-2的汲極端子及NMOS電晶體N13-3的汲極端子彼此耦合，且經組態 為輸出節點OUT2。如第14A圖至第14C圖中所示，PMOS電晶體P13-3及P13-4的汲極端子與NMOS電晶體N13-2及N13-3的汲極端子藉由至少一個導體1410a電耦合在一起(如第14A圖至第14C圖中所描述)。在一些實施例中，汲極或源極中的一或多者彼此翻轉。
積體電路1300中的其他組態、配置或其他電路在本揭露的範疇內。
第14A圖至第14C圖係根據一些實施例的積體電路1400的相應部分1400A~1400C的俯視圖。
積體電路1400藉由類似於積體電路1400的相應佈局設計製造。積體電路1400係積體電路1100的實施例。
第14A圖係積體電路1400的部分1400A的俯視圖，為了便於說明而進行了簡化。部分1400A包括積體電路1400的OD層級、POLY層級、MD層級、M0層級、VG層級及VD層級的積體電路1400的一或多個特徵。
第14B圖係積體電路1400的部分1400B的俯視圖，為了便於說明而進行了簡化。部分1400B包括積體電路1400的OD層級、POLY層級、MD層級、BM0層級及VBS/P層級的積體電路1400的一或多個特徵。
第14C圖係積體電路1400的部分1400C的俯視圖，為了便於說明而進行了簡化。部分1400C包括積體電路1400的POLY層級、BM0層級、BM1層級及VB0 層級的積體電路1400的一或多個特徵。
積體電路1400係積體電路500(第5A圖至第5E圖)、積體電路1000(第10A圖至第10C圖)或積體電路1200(第12A圖至第12C圖)的變體，且因此省略了類似的詳細描述。舉例而言，積體電路1400圖示了用積體電路500或1000的細節實施的第13圖的積體電路1300的AOI邏輯閘的實例。
積體電路1400至少包括主動區組202、閘極組1404、導體組1406、通孔組1408、導體組1410、通孔組1412、導體組1420、通孔組1430、觸點組1440、導體組1460及VG層中的通孔以及VD層中的通孔組1470。在一些實施例中，為了簡潔起見，不描述觸點組1440與導體組1460之間的VD層中的通孔、及閘極組1404與導體組1460之間的VG層中的通孔，但在第14A圖至第14C圖中示出了。
與第5A圖至第5E圖的積體電路500相比，閘極組1404替換了閘極組204，導體組1406替換了導體組206，通孔組1408替換了通孔組208，導體組1410替換了導體組210，通孔組1408替換了通孔組212，導體組1420替換了導體組520，通孔組1430替換了通孔組230，及導體組1460替換了導體組260，且因此省略了對各個組及各相應組內的各單獨構件的類似詳細描述。
在第14A圖至第14C圖中，主動區202a對應於PMOS電晶體P13-1、P13-2、P13-3及P13-4的主動 區(例如，源極/汲極)，且主動區202b對應於NMOS電晶體N13-1、N13-2、N13-3及N13-4的主動區(例如，源極/汲極)。
閘極組1404至少包括閘極1404a、1404b、......、1404e或1404f。在第14A圖至第14C圖中，閘極1404b對應於PMOS電晶體P13-1及NMOS電晶體N13-1的閘極。在第14A圖至第14C圖中，閘極1404c對應於PMOS電晶體P13-2及NMOS電晶體N13-2的閘極。在第14A圖至第14C圖中，閘極1404d對應於PMOS電晶體P13-3及NMOS電晶體N13-3的閘極。在第14A圖至第14C圖中，閘極1404e對應於PMOS電晶體P13-4及NMOS電晶體N13-4的閘極。在一些實施例中，閘極1404a及1404f是虛設閘極。
觸點組1440包括一或多個觸點1440a、1440b、1440c、......、1440i或1440j。在一些實施例中，觸點組1440位於積體電路1400的MD層級上。
在一些實施例中，觸點1440a對應於PMOS電晶體P13-4的源極端子，且電耦合至PMOS電晶體P13-4的源極。
在一些實施例中，觸點1440b對應於PMOS電晶體P13-4的汲極端子或PMOS電晶體P13-3的汲極端子，且電耦合至PMOS電晶體P13-4的汲極及PMOS電晶體P13-3的汲極。
在一些實施例中，觸點1440c對應於PMOS電 晶體P13-3的源極端子或PMOS電晶體P13-2的汲極端子，且電耦合至PMOS電晶體P13-3的源極及PMOS電晶體P13-2的汲極。
在一些實施例中，觸點1440d對應於PMOS電晶體P13-2的源極端子或PMOS電晶體P13-1的源極端子，且電耦合至PMOS電晶體P13-2的源極及PMOS電晶體P13-1的源極。
在一些實施例中，觸點1440e對應於PMOS電晶體N13-1的汲極端子，且電耦合至PMOS電晶體N13-1的汲極。
在一些實施例中，觸點1440f對應於NMOS電晶體N13-1的源極端子，且電耦合至NMOS電晶體N13-1的源極。
在一些實施例中，觸點1440g對應於NMOS電晶體N13-1的汲極端子或NMOS電晶體N13-2的源極端子，且電耦合至NMOS電晶體N13-1的汲極及NMOS電晶體N13-2的源極。
在一些實施例中，觸點1440h對應於NMOS電晶體N13-2的汲極端子或NMOS電晶體N13-3的汲極端子，且電耦合至NMOS電晶體N13-2的汲極及NMOS電晶體N13-3的汲極。
在一些實施例中，觸點1440i對應於NMOS電晶體N13-3的源極端子或NMOS電晶體N13-4的汲極端子，且電耦合至NMOS電晶體N13-3的源極及NMOS 電晶體N13-4的汲極。
在一些實施例中，觸點1440j對應於NMOS電晶體N13-4的源極端子，且電耦合至NMOS電晶體N13-4的源極。
導體組1406至少包括導體1406a、1406b或1406c。
通孔組1408至少包括通孔1408a、1408b或1408c。
導體組1410至少包括導體1410a。
通孔組1412至少包括通孔1412a或1412b。
導體組1420至少包括導體1420a、1420b或1420c。導體1420a是VDD電源軌，且導體1420b是VSS電源軌。
通孔組1430至少包括通孔1430a、1430b或1430c。
導體1420a電耦合至且用以提供電壓VDD至PMOS電晶體P13-1及P13-2的源極。舉例而言，導體1420a藉由通孔1430a電耦合至導體1406a，且導體1406a藉由通孔1408a電耦合至PMOS電晶體P13-1及P13-2的源極。
導體1420b電耦合至且用以提供參考電壓VSS至NMOS電晶體N13-1的源極及NMOS電晶體N13-4的源極。舉例而言，導體1420b藉由通孔1430b電耦合至導體1406b，且導體1406b藉由通孔1408b電耦合至 NMOS電晶體N13-1的源極。此外，導體1420b藉由通孔1430c電耦合至導體1406c，且導體1406c藉由通孔1408c電耦合至NMOS電晶體N13-4的源極。
導體1410a將PMOS電晶體P13-3及P13-4的汲極與NMOS電晶體N13-2及N13-3的汲極電耦合在一起。舉例而言，PMOS電晶體P13-3的汲極及PMOS電晶體P13-4的汲極藉由通孔1412a電耦合至導體1410a，且導體1410a藉由通孔1412b電耦合至NMOS電晶體N13-2的汲極及NMOS電晶體N13-3的汲極。
導體組1460至少包括導體1460a、1460b、1460c、1460d、1460e、1460f、1460g或1460h。在一些實施例中，導體組1460經組態為積體電路1400的輸入節點IN1b、輸入節點IN2b、輸入節點IN1c、輸入節點IN2d及輸出節點OUT2。舉例而言，在一些實施例中，導體1460c是輸入節點IN3b，導體1460d是輸入節點IN4b，導體1460f是輸入節點IN2b，導體1460g是輸入節點IN1b，且導體1460h是輸出節點OUT2。
導體1460b將PMOS電晶體P13-1的汲極、PMOS電晶體P13-2的汲極、PMOS電晶體P13-3的源極及PMOS電晶體P13-4的源極電耦合在一起。舉例而言，導體1460b藉由相應通孔1470a、1470b、1470c電耦合至觸點1440e、1440c、1440a。觸點1440a電耦合至PMOS電晶體P13-4的汲極。觸點1440c電耦合至PMOS電晶體P13-2的汲極及PMOS電晶體P13-3 的源極。觸點1440e電耦合至PMOS電晶體P13-1的源極。
通孔1470a、1470b及1470c係通孔組1470的部分。通孔組1470類似於通孔組1408，但在VD層級上，且因此省略了類似的詳細描述。在一些實施例中，汲極或源極中的一或多者彼此翻轉。
在一些實施例中，積體電路1400達成了以上在1A圖至第5E圖中討論的益處中的一或多者。
積體電路1400中的其他組態、其他層級上的配置或導體數量在本揭露的範疇內。
第15圖係根據一些實施例的積體電路1500的電路圖。
在一些實施例中，積體電路1500係正反器電路。在一些實施例中，積體電路1500係多位正反器(multi-bit flip-flop，MBFF)電路。
積體電路1500用以至少接收資料信號D或掃入信號SI，且用以輸出輸出信號Q。在一些實施例中，資料信號D係資料輸入信號。在一些實施例中，掃入信號SI係掃描輸入信號。在一些實施例中，輸出信號Q係至少資料信號D或掃入信號SI的儲存狀態。正反器電路係用於說明，其他類型的電路在本揭露的範疇內。
積體電路1500包括PMOS電晶體P15-1、P15-2、P15-3、P15-4、P15-5、P15-6、P15-7、P15-8、P15-9及P15-10，NMOS電晶體N15-1、N15-2、 N15-3、N15-4、N15-5、N15-6、N15-7、N15-8、N15-9及N15-10，以及反向器I15-1、I15-2、I15-3、I15-4、I15-5及I15-6。
在一些實施例中，信號sl_a係信號SI或Ml_ax的鎖存器版本(latched version)。
在一些實施例中，NMOS電晶體N15-1、PMOS電晶體P15-1、NMOS電晶體N15-2及N15-3以及PMOS電晶體P15-2及P15-3形成第一鎖存器(未標記)。
PMOS電晶體P15-1的閘極端子用以接收時脈信號CLKBB。NMOS電晶體N15-1的閘極端子用以接收時脈信號CLKB。
PMOS電晶體P15-1的源極端子、PMOS電晶體P15-7的汲極端子、PMOS電晶體P15-9的汲極端子及節點mx1中的各者耦合在一起。
NMOS電晶體N15-1的源極端子、NMOS電晶體N15-7的汲極端子、NMOS電晶體N15-9的汲極端子及節點mx2中的各者耦合在一起。
PMOS電晶體P15-1的汲極端子、NMOS電晶體N15-1的汲極端子、NMOS電晶體N15-3的汲極端子、PMOS電晶體P15-3的汲極端子、及反向器I15-1的輸入端子中的各者耦合在一起。
PMOS電晶體P15-2的閘極端子及NMOS電晶體N15-2的閘極端子耦合在一起，且進一步耦合至至少節 點mx3。
PMOS電晶體P15-2的源極端子耦合至電壓供應VDD。PMOS電晶體P15-2的汲極端子耦合至PMOS電晶體P15-3的源極端子。
PMOS電晶體P15-3的閘極端子用以接收時脈信號CLKB。在一些實施例中，PMOS電晶體P15-3的閘極端子耦合至反向器I15-5的至少一個輸出端子。
NMOS電晶體N15-3的閘極端子用以接收時脈信號CLKBB。在一些實施例中，NMOS電晶體N15-3的閘極端子耦合至反向器I15-6的至少一個輸出端子。
NMOS電晶體N15-3的源極端子耦合至NMOS電晶體N15-2的汲極端子。電晶體N15-2的源極端子耦合至參考電壓供應VSS。
在一些實施例中，反向器I15-1、傳輸閘極TG2、NMOS電晶體N15-5及N15-6以及PMOS電晶體P15-5及P15-6形成第二鎖存器(未標記)。
反向器I15-1的輸入端子用以接收信號Ml_ax。反向器I15-1的輸出端子至少耦合至節點mx3，且用以輸出信號M1_b至PMOS電晶體P15-2的閘極、NMOS電晶體N15-2的閘極及傳輸閘極TG2。
傳輸閘極TG2耦合在節點mx3與節點mx4之間。傳輸閘極TG2用以接收信號Ml_b、時脈信號CLKB及時脈信號CLKBB。傳輸閘極TG2用以輸出信號Sl_a至反向器I15-2、PMOS電晶體P15-5及NMOS電晶體 N15-5。傳輸閘極TG2包括耦合在一起的NMOS電晶體N15-4及PMOS電晶體P15-4。
PMOS電晶體P15-4的閘極端子用以接收時脈信號CLKB。NMOS電晶體N15-4的閘極端子用以接收時脈信號CLKBB。
將PMOS電晶體P15-4的源極端子、NMOS電晶體N15-4的源極端子、節點mx3、反向器I15-1的輸出端子、PMOS電晶體P15-2的閘極端子及NMOS電晶體N15-2的閘極端子中的各者耦合在一起。在一些實施例中，PMOS電晶體P15-4的汲極端子及NMOS電晶體N15-4的汲極端子耦合至節點mx3、反向器I15-1的輸出端子、PMOS電晶體P15-2的閘極端子及NMOS電晶體N15-2的閘極端子。
將PMOS電晶體P15-4的汲極端子、NMOS電晶體N15-4的汲極端子、節點mx4、反向器I15-2的輸入端子、NMOS電晶體N15-5的汲極端子及PMOS電晶體P15-5的汲極端子中的各者耦合在一起。在一些實施例中，PMOS電晶體P15-4的源極端子及NMOS電晶體N15-4的源極端子耦合至節點mx4、反向器I15-2的輸入端子、NMOS電晶體N15-5的汲極端子及PMOS電晶體P15-5的汲極端子。
PMOS電晶體P15-6的閘極端子及NMOS電晶體N15-6的閘極端子耦合在一起，且進一步耦合至至少節點mx5。
PMOS電晶體P15-6的源極端子耦合至電壓供應VDD。PMOS電晶體P15-6的汲極端子耦合至PMOS電晶體P15-5的源極端子。
PMOS電晶體P15-5的閘極端子用以接收時脈信號CLKBB。在一些實施例中，PMOS電晶體P15-5的閘極端子耦合至反向器I15-6的至少一個輸出端子。PMOS電晶體P15-5的汲極端子及NMOS電晶體N15-5的汲極端子中的各者彼此耦合，且進一步耦合至至少節點mx4。
NMOS電晶體N15-5的閘極端子用以接收時脈信號CLKB。在一些實施例中，NMOS電晶體N15-5的閘極端子耦合至反向器I15-5的至少一個輸出端子。
NMOS電晶體N15-5的源極端子耦合至NMOS電晶體N15-6的汲極端子。電晶體N15-6的源極端子耦合至參考電壓供應VSS。
反向器I15-2的輸入端子耦合至至少節點mx4，且用以接收信號Sl_a。反向器I15-2的輸出端子耦合至且用以輸出信號Sl_bx至反向器I15-3的至少一個輸入端子、PMOS電晶體P15-6的閘極、NMOS電晶體N15-6的閘極或節點mx5。
反向器I15-3的輸入端子耦合至至少節點mx5，且用以自反向器I15-2接收信號Sl_bx。反向器I15-3的輸出端子用以輸出輸出信號Q。
反向器I15-4的輸入端子用以接收掃描使能信號SE。反向器I15-4的輸出端子用以輸出反向掃描使能信號 SEB。在一些實施例中，反向器I15-4的輸出端子至少耦合至PMOS電晶體P15-8的閘極端子或NMOS電晶體N15-9的閘極端子。
反向器I15-5的輸入端子用以接收時脈信號CP。反向器I15-5的輸出端子用以將時脈信號CLKB至少輸出至反向器I15-6的輸入端子。在一些實施例中，反向器I15-5的輸出端子至少耦合至PMOS電晶體P15-3的閘極端子、NMOS電晶體N15-5的閘極端子、PMOS電晶體P15-4的閘極端子或NMOS電晶體N15-1的閘極端子。
反向器I15-6的輸入端子至少耦合至反向器I15-5的輸出端子，且用以接收時脈信號CLKB。反向器I15-6的輸出端子用以輸出時脈信號CLKBB。在一些實施例中，反向器I15-6的輸出端子至少耦合至且輸出時脈信號CLKBB至PMOS電晶體P15-5的閘極端子、NMOS電晶體N15-3的閘極端子、PMOS電晶體P15-1的閘極端子或NMOS電晶體N15-4的閘極端子。
在一些實施例中，NMOS電晶體N15-7、N15-8、N15-9及N15-10，以及PMOS電晶體P15-7、P15-8、P15-9及P15-10形成多工器(未標記)。在一些實施例中，PMOS電晶體P15-8及信號SEB的位置與PMOS電晶體P15-7及信號SI的位置互換，且反之亦然。在一些實施例中，NMOS電晶體N15-8及信號SE的位置與NMOS電晶體N15-7及信號SI的位置互換，且反之亦 然。
PMOS電晶體P15-7的閘極端子用以接收掃入信號SI。NMOS電晶體N15-7的閘極端子用以接收掃入信號SI。在一些實施例中，PMOS電晶體P15-7的閘極端子耦合至NMOS電晶體N15-7的閘極端子。
PMOS電晶體P15-8的源極端子耦合至電壓供應VDD。PMOS電晶體P15-8的汲極端子耦合至PMOS電晶體P15-7的源極端子。
PMOS電晶體P15-8的閘極端子用以接收反向掃描使能信號(inverted scan enable signal)SEB。
PMOS電晶體P15-9的閘極端子用以接收掃描使能信號SE。PMOS電晶體P15-9的源極端子耦合至PMOS電晶體P15-10的汲極端子。
PMOS電晶體P15-10的源極端子耦合至電壓供應VDD。PMOS電晶體P15-10的閘極端子用以接收資料信號D。NMOS電晶體N15-10的閘極端子用以接收資料信號D。在一些實施例中，PMOS電晶體P15-10的閘極端子耦合至NMOS電晶體N15-10的閘極端子。
NMOS電晶體N15-8的源極端子耦合至參考電壓供應VSS。NMOS電晶體N15-8的汲極端子耦合至NMOS電晶體N15-7的源極端子。
NMOS電晶體N15-8的閘極端子用以接收掃描使能信號SE。在一些實施例中，NMOS電晶體N15-8的閘極端子耦合至PMOS電晶體P15-9的閘極端子。
NMOS電晶體N15-9的閘極端子用以接收反向掃描使能信號SEB。在一些實施例中，NMOS電晶體N15-9的閘極端子耦合至PMOS電晶體P15-8的閘極端子。NMOS電晶體N15-9的源極端子耦合至NMOS電晶體N15-10的汲極端子。
NMOS電晶體N15-10的源極端子耦合至參考電壓供應VSS。
在一些實施例中，反向器I15-1包括NMOS電晶體N15-11及PMOS電晶體P15-11(未在第15圖中示出)。反向器I15-2包括NMOS電晶體N15-12及PMOS電晶體P15-12(未在第15圖中示出)。反向器I15-3包括NMOS電晶體N15-13及PMOS電晶體P15-13(未在第15圖中示出)。反向器I15-5包括NMOS電晶體N15-14及PMOS電晶體P15-14(未在第15圖中示出)。反向器I15-6包括NMOS電晶體N15-15及PMOS電晶體P15-15(未在第15圖中示出)。反向器I15-4包括NMOS電晶體N15-16及PMOS電晶體P15-16(未在第15圖中示出)。在一些實施例中，汲極或源極中的一或多者彼此翻轉。
積體電路1500中的其他組態、配置或其他電路在本揭露的範疇內。
第16A圖至第16C圖係根據一些實施例的積體電路1600的相應部分1600A~1600C的俯視圖。
積體電路1600藉由類似於積體電路1600的相應 佈局設計製造。積體電路1600係積體電路1500的實施例。
第16A圖係積體電路1600的部分1600A的俯視圖，為了便於說明而進行了簡化。部分1600A包括積體電路1600的POLY層級、MD層級、M0層級、VG層級及VD層級的積體電路1600的一或多個特徵。
第16B圖係積體電路1600的部分1600B的俯視圖，為了便於說明而進行了簡化。部分1600B包括積體電路1600的OD層級、POLY層級、BM0層級、BM1層級及VB0層級、以及VBS/P層級的積體電路1600的一或多個特徵。
第16C圖係積體電路1600的部分1600C的俯視圖，為了便於說明而進行了簡化。部分1600C包括積體電路1600的OD層級、POLY層級、金屬1(M1)層級及通孔0(V0)層級的積體電路1600的一或多個特徵。在一些實施例中，V0層級在M1層級與M0層級之間。
積體電路1600係積體電路500(第5A圖至第5E圖)、或積體電路1000(第10A圖至第10C圖)、積體電路1200(第12A圖至第12C圖)或積體電路1400(第14A圖至第14C圖)的變體，且因此省略了類似的詳細描述。舉例而言，積體電路1600圖示了用積體電路500的細節實施的第15圖的積體電路1500的正反器的實例。
積體電路1600至少包括主動區組202及1602、 閘極組1604及1606、導體組1610、通孔組1612、導體組1620、通孔組1630、觸點組1640及1642、導體組1660、通孔組1670、通孔組1672、導體組1680、及導體組1682。積體電路1600類似於積體電路1500，且因此省略了類似的詳細描述。在一些實施例中，為了簡潔起見，不描述如積體電路1400中的類似層中的項目。
在第16A圖至第16C圖中，主動區202a對應於PMOS電晶體P15-1、P15-2、P15-3、P15-7、P15-8、P15-9、P15-10及反向器I15-6的主動區(例如，源極/汲極)，主動區202b對應於NMOS電晶體N15-1、N15-2、N15-3、N15-7、N15-8、N15-9、N15-10及反向器I15-6的主動區(例如，源極/汲極)，主動區組1602的主動區1602a對應於PMOS電晶體P15-4、P15-5及P15-6以及反向器I15-1、I15-2、I15-3、I15-4及I15-5的主動區(例如，源極/汲極)，主動區組1602的主動區1602b對應於NMOS電晶體N15-4、N15-5及N15-6、以及反向器I15-1、I15-2、I15-3、I15-4及I15-5的主動區(例如，源極/汲極)。
閘極組1604包括閘極1604a、......、1604j中的一或多者。閘極組1606包括閘極1606a、......、1606h中的一或多者。在一些實施例中，閘極組1604、1606位於積體電路1600的POLY層級上。
導體組1610至少包括導體1610a、1610b、......、1610n。在一些實施例中，導體組1610位於積體電路 1600的BM0層級上。
通孔組1612包括通孔1612a、......、1612n中的一或多者。在一些實施例中，通孔組1612位於積體電路1600的VBSP層級上。
導體組1620至少包括導體1620a、1620b、......、1620e。在一些實施例中，導體組1610位於積體電路1600的BM1層級上。
通孔組1630包括通孔1630a、......、1630n中的一或多者。在一些實施例中，通孔組1630位於積體電路1600的VB0層級上。
觸點組1640包括一或多個觸點1640a、......、1640r。觸點組1642包括一或多個觸點1642a、......、1642n。在一些實施例中，觸點組1640或1642位於積體電路1600的MD層級上。
導體組1660包括1660a、1660b、......、1660u中的一或多者。在一些實施例中，導體組1660位於積體電路1600的M0層級上。
通孔組1670包括通孔1670a、......、1670j中的一或多者。在一些實施例中，通孔組1670位於積體電路1600的VD層級上。在一些實施例中，通孔組1670用以將導體組1660中的一或多個導體電耦合至觸點組1640或1642，且反之亦然。
通孔組1672包括通孔1672a、......、1672s中的一或多者。在一些實施例中，通孔組1672位於積體電 路1600的VG層級上。在一些實施例中，通孔組1672用以將導體組1660中的一或多個導體電耦合至閘極組1604或1606，且反之亦然。
導體組1680包括導體1680a、1680b、......、1680k中的一或多者。在一些實施例中，導體組1680位於積體電路1600的M1層級上。導體組1680係在第二方向Y上延伸的M1佈線軌道。在一些實施例中，導體組1680係其它金屬層中的佈線軌道。在一些實施例中，導體組1680中的一或多個導體係用以接收相應信號的輸入接腳(例如，如在第16C圖中所標記的)。
通孔組1682包括通孔1682a、......、1682t中的一或多者。在一些實施例中，通孔組1682位於積體電路1600的V0層級上。通孔組1682用以將導體組1680中的一或多個導體電耦合至導體組1660，且反之亦然。通孔組1682在導體組1680與導體組1660之間。
閘極組1604及1606對應於積體電路1500的PMOS電晶體P15-1至P15-10、NMOS電晶體N15-1至N15-10、及反向器I15-1至I15-6中的一或多個閘極。在一些實施例中，第16A圖至第16C圖中示出了閘極組1604及1606中的各閘極，且具有相應標記，這些標記識別了第15圖中具有第16A圖至第16C圖中的相應閘極的相應電晶體，且為了簡潔起見進行了省略。
導體1620a及1620d是VDD電源軌，且導體1620b是VSS電源軌。導體1620c及1620e是信號線。
導體1620a電耦合至且用以提供電壓VDD至PMOS電晶體P15-10、P15-8、P15-2的源極及反向器I15-6的PMOS電晶體的源極。舉例而言，導體1620a藉由相應通孔1630c、1630d、1630e電耦合至導體1610c、1610d、1610e。導體1610c、1610d藉由相應通孔1612c、1612d耦合至PMOS電晶體P15-10及P15-8的相應源極。導體1610e藉由通孔1612e耦合至PMOS電晶體P15-2的源極及反向器I15-6的PMOS電晶體的源極。
導體1620b電耦合至且用以提供電壓VSS至NMOS電晶體N15-10、N15-8、N15-2的源極、反向器I15-6的NMOS電晶體的源極、反向器I15-3及I15-2的NMOS電晶體的源極、反向器I15-4的NMOS電晶體的源極及NMOS電晶體N15-6的源極，以及反向器I15-1及I15-5的NMOS電晶體的源極。舉例而言，導體1620b藉由相應通孔1630f、1630g、1630h、1630i、1610j、1610k電耦合至導體1610f、1610g、1610h、1630i、1630j、1630k。導體1610f及1610g藉由相應通孔1630f及1630g耦合至NMOS電晶體N15-10及N15-8的相應源極。導體1610h藉由通孔1612h耦合至NMOS電晶體N15-2的源極及反向器I15-6的NMOS電晶體的源極。導體1610i經由通孔1612i耦合至反向器I15-3的NMOS電晶體的源極及反向器I15-2的NMOS電晶體的源極。導體1610j藉由通孔1612j耦 合至反向器I15-4的NMOS電晶體的源極及NMOS電晶體N15-6的源極。導體1610k藉由通孔1612k耦合至反向器I15-1的NMOS電晶體的源極及反向器I15-5的NMOS電晶體的源極。
導體1620d電耦合至且用以提供電壓VDD至反向器I15-3、I15-2、I15-4、I15-1、I15-5的PMOS電晶體的源極及PMOS電晶體P15-6的源極。舉例而言，導體1620d藉由相應通孔1630l、1630m、1630n電耦合至導體1610l、1610m、1610n。導體1610l藉由通孔1612l耦合至反向器I15-3的PMOS電晶體的源極及反向器I15-2的PMOS電晶體的源極。導體1610m藉由通孔1612m耦合至反向器I15-4的PMOS電晶體的源極及PMOS電晶體P15-6的源極。導體1610n經由通孔1612n耦合至反向器I15-1的PMOS電晶體的源極及反向器I15-5的PMOS電晶體的源極。
導體1620e將PMOS電晶體P15-7及P15-9的汲極與PMOS電晶體P15-1的源極電耦合在一起。舉例而言，PMOS電晶體P15-7的汲極及PMOS電晶體P15-9的汲極藉由通孔1612a電耦合至導體1610a，且導體1610a藉由通孔1630a電耦合至導體1620e，且導體1620e藉由通孔1630b電耦合至導體1610b，且導體1610b藉由通孔1612b電耦合至PMOS電晶體P15-1的源極。
導體1660a將NMOS電晶體N15-1的源極、 NMOS電晶體N15-7的汲極及NMOS電晶體N15-9的汲極電耦合在一起。舉例而言，導體1660a藉由相應通孔1670a、1670b電耦合至觸點1640a、1640b。觸點1640a電耦合至NMOS電晶體N15-7的汲極及NMOS電晶體N15-9的汲極。觸點1640b電耦合至NMOS電晶體N15-1的源極。
在一些實施例中，積體電路1600達成了以上第1A圖至第5E圖中討論的益處中的一或多者。
積體電路1600中的其他組態、其他層級上的配置或導體數量在本揭露的範疇內。
第17A圖係根據一些實施例的製造IC裝置的方法的功能流程圖。應理解，額外操作可在第17A圖中描繪的方法1700A之前、期間及/或之後執行，且一些其它過程可在此僅簡要描述。
在一些實施例中，方法1700A~1700B的其他操作次序在本揭露的範疇內。方法1700A~1700B包括示例性操作，但操作不一定按照所示次序執行。根據所揭示的實施例的精神及範疇，操作可經適當地添加、替換、改變次序、及/或消除。在一些實施例中，至少不執行方法1700A、1700B、1900或2000中的一或多個操作。
在一些實施例中，方法1700A~1700B係方法1900的操作1904的實施例。在一些實施例中，方法1700A~1700B可用於至少製造或製作積體電路200、300A~300F、500、700~1600或1800、或至少與佈 局設計100、400或600具有類似特徵的積體電路。在一些實施例中，方法1700A~1700B的操作的其他次序在本揭露的範疇內。方法1700A~1700B包括示例性操作，但操作不一定按照所示次序執行。根據所揭示的實施例的精神及範疇，操作可經適當地添加、替換、改變次序及/或消除。
第18A圖至第18F圖係根據一些實施例的在製造背面佈線軌道及背面通孔連接器(用於連接背面佈線軌道與電晶體的源極/汲極端子)時獲得的中間裝置結構的橫截面圖。在一些實施例中，第18A圖至第18E圖係積體電路200的中間裝置結構的橫截面圖。
第18A圖至第18C圖中的裝置結構對應於沿第2A圖的線A1-A1'的積體電路200的中間版本。第18D圖至第18F圖中的裝置結構對應於沿第2A圖的線A2-A2'的積體電路200的中間版本。
在方法1700A的操作1702中，在半導體晶圓或基板的正面203a上製造電晶體組及虛設通孔。在一些實施例中，方法1700A的電晶體組包括主動區組202、1602或1802中的一或多個電晶體。
在一些實施例中，在操作1702處製備的裝置結構包括第18A圖的裝置結構。
在一些實施例中，操作1702包括在第一井中製造電晶體組的源極及汲極區。在一些實施例中，第一井包含p型摻雜劑。在一些實施例中，p-摻雜劑包括硼、鋁或其他 適合的p型摻雜劑。在一些實施例中，第一井包含在基板上方生長的磊晶層。在一些實施例中，藉由在磊晶製程中添加摻雜劑來摻雜磊晶層。在一些實施例中，在形成磊晶層之後藉由離子植入來摻雜磊晶層。在一些實施例中，藉由摻雜基板來形成第一井。在一些實施例中，摻雜係藉由離子植入來執行。在一些實施例中，第一井具有自1 x 1012原子/立方公分至1x1014原子/立方公分範圍的摻雜濃度。
在一些實施例中，第一井包含n型摻雜劑。在一些實施例中，n型摻雜劑包括磷、砷或其他適合的n型摻雜劑。在一些實施例中，n型摻雜濃度範圍為約1 x 1012原子/立方公分至約1 x 1014原子/立方公分。
在一些實施例中，源極/汲極特徵的形成包括，移除基板的一部分以在間隔物的邊緣處形成凹槽，且接著執行藉由填充基板中的凹槽的充填製程。在一些實施例中，在移除襯墊氧化層或犧牲氧化層之後，凹槽經蝕刻，舉例而言，濕式蝕刻或乾式蝕刻。在一些實施例中，執行蝕刻製程以移除與隔離區(諸如STI區)相鄰的主動區的頂表面部分。在一些實施例中，充填製程藉由磊晶或磊晶(epitaxial，epi)製程來執行。在一些實施例中，使用與蝕刻製程同時進行的生長製程來填充凹槽，其中生長製程的生長速率大於蝕刻製程的蝕刻速率。在一些實施例中，使用生長製程及蝕刻製程的組合來填充凹槽。舉例而言，在凹槽中生長材料層，且接著對生長的材料進行蝕刻製程 以移除材料的一部分。接著在蝕刻材料上執行後續生長製程，直至在凹槽中達成期望的材料厚度。在一些實施例中，繼續生長製程直至材料的頂表面在基板的頂表面之上。在一些實施例中，繼續生長製程直至材料的頂表面與基板的頂表面共面。在一些實施例中，藉由各向同性或各向異性蝕刻製程移除第一井的一部分。蝕刻製程選擇性地蝕刻第一井而不蝕刻閘極結構及任何間隔物。在一些實施例中，使用活性離子蝕刻(reactive ion etch，RIE)、濕式蝕刻、或其他適合的技術來執行蝕刻製程。在一些實施例中，半導體材料沉積在凹槽中以形成源極/汲極特徵。在一些實施例中，執行epi製程以將半導體材料沉積在凹槽中。在一些實施例中，epi製程包括選擇性磊晶生長(selective epitaxy growth，SEG)製程、CVD製程、分子束磊晶(molecular beam epitaxy，MBE)、其他適合的製程、及/或其組合。epi製程使用氣體及/或液體前驅物，它們與基板的組成相互作用。在一些實施例中，源極/汲極特徵包括磊晶生長矽(epitaxially grown silicon，epi-Si)、碳化矽、或矽鍺。在一些情況下，與閘極結構相關聯的IC裝置的源極/汲極特徵在epi製程中係原位摻雜或非摻雜的。當源極/汲極特徵在epi製程中未經摻雜時，在某些情況下，源極/汲極特徵在後續製程中經摻雜。後續摻雜製程藉由離子植入、電漿浸沒離子植入、氣態及/或固態源擴散、其它適合的製程、及/或其組合來達成。在一些實施例中，源極/汲極特徵在形成源極/汲極特徵及/或在後續摻雜製 程之後進一步於退火製程曝露。
在一些實施例中，操作1702進一步包括形成電晶體組的觸點(例如，觸點組1040、1240、1440或1640)。在一些實施例中，操作1702進一步包括形成電晶體組的閘極區1804。在一些實施例中，閘極區在汲極區與源極區之間。在一些實施例中，閘極區在第一井及基板之上。在一些實施例中，操作1702的製造閘極區包括執行一或多個沉積製程以形成一或多個介電材料層。在一些實施例中，沉積製程包括化學氣相沉積(chemical vapor deposition，CVD)、電漿增強CVD(plasma enhanced CVD，PECVD)、原子層沉積(atomic layer deposition，ALD)、或適合於沉積一或多個材料層的其它製程。在一些實施例中，製造閘極區包括執行一或多個沉積製程以形成一或多個導電材料層。在一些實施例中，製造閘極區包括形成閘電極或虛設閘電極。在一些實施例中，製造閘極區包括沉積或生長至少一個介電層，例如，閘極介電質。在一些實施例中，使用摻雜或非摻雜多晶矽(或聚合矽)形成閘極區。在一些實施例中，閘極區包括金屬，諸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他適合的導電材料、或其組合。
在第18A圖的橫截面圖中，源極區1802a及汲極區1802b是n型或p型電晶體的主動區1802的部分，且形成在基板1890的正面203a上。基板1890的正面203a在基板1890的部分1890b之上。虛設通孔1894 結構形成在主動區1802之下的基板1890的部分1890b中。閘極結構1804a，1804b及1804c形成在基板1890的正面203a上的主動區1802之上。在一些實施例中，虛設通孔1894係絕緣層。在一些實施例中，虛設通孔1894係光阻劑，且在旋塗製程中沉積在晶圓的凹槽中。
在方法1700A的操作1704中，在晶圓或基板1890的背面203b上執行減薄。在一些實施例中，操作1704包括在半導體晶圓或基板1890的背面203b上執行減薄製程。在一些實施例中，減薄製程包括研磨操作及拋光操作(諸如化學機械拋光(chemical mechanical polishing，CMP))或其他適合的製程。在一些實施例中，在減薄製程之後，執行濕式蝕刻操作以移除在半導體晶圓或基板1890的背面203b上形成的缺陷。
在第18B圖的橫截面圖中，藉由減薄操作1704移除部分1890a，從而曝露虛設通孔1894的頂表面1894a。在第18C圖的橫截面圖中，藉由減薄操作1704移除部分1890b，從而曝露晶圓或基板1890的背面。
在方法1700A的操作1706中，第一導體組及第一通孔組形成在第一層級(例如，BM0)上的晶圓或基板的背面203b上。在一些實施例中，操作1706至少包括在積體電路的背面上方沉積第一導電區組。在一些實施例中，方法1700B係操作1706的實施例。
在一些實施例中，方法1700A的第一導體組至少包括導體組206、210、310、312、314、316、1006、 1206、1406、1410、1610或1810中的一或多個部分。在一些實施例中，方法1700A的第一通孔組至少包括通孔組208、212、1008、1208、1408、1412、1612、或1812中的一或多個部分。在一些實施例中，操作1706包括在晶圓背面203b上方的絕緣層中形成第一自對準觸點(self-aligned contact，SAC)組。
在方法1700A的操作1708中，在晶圓或基板的與正面203a相對的背面203b上製造第二通孔組。在一些實施例中，方法1700A的第二通孔組至少包括一或多個通孔230、1030、1230、1430或1630的部分。在一些實施例中，操作1708包括在晶圓背面上方的絕緣層中形成第二SAC組。
在方法1700A的操作1710中，導電材料沉積在積體電路的第二層級(例如，BM1)上的晶圓或基板的背面203b上，從而形成第二導電結構組。在一些實施例中，操作1710至少進一步包括形成電源軌組及形成信號線組。
在一些實施例中，方法1700A的第二導電結構組至少包括導體組120、420、320、620、820、1020、1220、1420或1620中的一或多者的部分。
在一些實施例中，方法1700A的操作1706、1708或1710中的一或多者包括使用光學微影術及材料移除製程的組合來在基板上方的絕緣層(未示出)中形成開口。在一些實施例中，光學微影術製程包括圖案化光阻 劑，諸如正光阻或負光阻。在一些實施例中，光學微影術製程包括形成硬式罩幕、抗反射結構、或另一適合的光學微影術結構。在一些實施例中，材料移除製程包括濕式蝕刻製程、乾式蝕刻製程、RIE製程、雷射鑽孔或另一適合的蝕刻製程。接著用導電材料(例如，銅、鋁、鈦、鎳、鎢、或其他適合的導電材料)填充開口。在一些實施例中，使用CVD、PVD、濺鍍、ALD或其他適合的形成製程來填充開口。
在一些實施例中，方法1700A或1700B的至少一或多個操作藉由第22圖的系統2200執行。在一些實施例中，至少一(多)個方法(諸如以上討論的方法1700A或以下討論的方法1700B)全部或部分地由至少一個製造系統執行，包括系統2200。方法1700A或1700B的操作中的一或多者由IC晶圓廠2240(第22圖)執行以製造IC裝置2260。在一些實施例中，方法1700A的操作中的一或多者由製造工具2252執行以製造晶圓2242。
第17B圖係示出根據一些實施例的在積體電路的背面上製造第一導體組及第一通孔組的方法1700B的流程圖。
在一些實施例中，方法1700A的第一導體組至少包括導體組206、210、310、312、314、316、1006、1206、1406、1410、1610或1810中的一或多個部分。在一些實施例中，方法1700A的第一通孔組至少包括通孔組208、212、1008、1208、1408、1412、1612或 1812中的一或多個部分。
在一些實施例中，方法1700B係方法1700A的操作1706的實施例。
在方法1700B的操作1720中，在晶圓或基板的背面203b上沉積絕緣層1840。在一些實施例中，絕緣層1840將下伏層自在至少操作1708、1710、1722、1724或1726中的一或多者中沉積的一或多個上部層電隔離開。在一些實施例中，絕緣層1840覆蓋基板的背面203b，但曝露虛設通孔1894的頂表面1894a。
在一些實施例中，絕緣層1840係介電材料。在一些實施例中，介電材料包括二氧化矽、氧氮化矽、或類似者。
在第18C圖的橫截面圖中，絕緣層1840覆蓋晶圓或基板1890的背面203b，但曝露虛設通孔1894的頂表面1894a。
在方法1700B的操作1722中，硬式罩幕1852沉積在絕緣層1840上。在一些實施例中，操作1722進一步包括移除虛設通孔1894，從而在硬式罩幕1852及絕緣層1840中形成溝槽1844。在一些實施例中，硬式罩幕1852將下伏層自在至少操作1708、1710或1726中的一或多者中沉積的一或多個上部層電隔離開。
在一些實施例中，硬式罩幕1852包括非晶碳或矽。在一些實施例中，硬式罩幕1852包括碳化矽、氮化矽、氧氮化矽、或類似者。在一些實施例中，硬式罩幕1852 由CVD或與方法1700B相容的其他沉積技術沉積。與方法1700A~1700B相容的其他硬式罩幕材料亦包括在本揭露範疇內。在一些實施例中，硬式罩幕形成後，背面203b經平坦化以提供用於後續步驟的水平面。
第18D圖的橫截面圖中，溝槽1844形成在硬式罩幕1852及絕緣層1840中，且主動區1802a的頂表面1802a1被曝露。
在方法1700B的操作1724中，藉由定向蝕刻移除硬式罩幕1852的側向部分。在一些實施例中，操作1724使硬式罩幕1852具有開口1846，開口1846在第二方向Y上大於形成在絕緣層1850中的溝槽1844。在一些實施例中，操作1724的定向蝕刻包括電漿蝕刻製程，該電漿蝕刻製程包括諸如氯、氟或類似者的蝕刻劑氣體。
在第18D圖的橫截面圖中，在硬式罩幕1852中形成的開口1846在第二方向Y上具有長度L1或寬度BM0HW1b。在第18D圖的橫截面圖中，在絕緣層1850中形成的溝槽1844在第二方向Y上具有寬度BVBW1b。
在方法1700B的操作1726中，導電材料沉積在絕緣層1850內的溝槽中及硬式罩幕1852內的開口1846中。在一些實施例中，導電材料包括銅、鋁、鈦、鎳、鎢、或其他適合的導電材料。在一些實施例中，開口及溝槽使用CVD、PVD、濺鍍、ALD或其他適合的形成製程來填充。在一些實施例中，在操作1726中沉積導電材料之後，導電材料經平坦化以提供用於後續步驟的水平面。
在一些實施例中，不執行方法1700A、1700B、1900或2000的操作中的一或多者。
方法1900~2000的操作中的一或多者藉由用以執行積體電路(諸如至少積體電路200、300A~300F、500、700~1600或1800)製造指令的處理裝置執行。在一些實施例中，方法1900~2000中的一或多個操作使用與方法1900~2000中的一或多個不同操作中使用的處理裝置相同的處理裝置執行。在一些實施例中，使用不同於用於執行方法1900~2000中的一或多個不同操作的處理裝置的處理裝置執行方法1900~2000中的一或多個操作。在一些實施例中，方法1700A、1700B、1900或2000的其他操作次序在本揭露的範疇內。方法1700A、1700B、1900或2000包括示例性操作，但操作不一定按照所示次序執行。根據所揭示的實施例的精神及範疇，方法1700A、1700B、1900或2000中的操作可經適當地添加、替換、改變次序、及/或消除。
第19圖係根據一些實施例的形成或製造積體電路的方法1900的流程圖。應理解，可在第19圖中描繪的方法1900之前、期間及/或之後執行額外操作，且本文僅簡要描述一些其他操作。在一些實施例中，方法1900可用於形成積體電路，諸如至少積體電路200、300A~300F、500、700~1600或1800。在一些實施例中，方法1900可用於形成具有與佈局設計100、400或600中的一或多者具有類似特徵及類似結構關係的積體電路。
在方法1900的操作1902中，產生積體電路的佈局設計。操作1902藉由用以執行用於產生佈局設計的指令的處理裝置(例如，處理器2102(第21圖))執行。在一些實施例中，方法1900的佈局設計包括至少佈局設計100、400或600中的一或多個圖案，或類似於至少積體電路200、300A~300F、500、700-1600或1800的一或多個特徵。在一些實施例中，本申請案的佈局設計係圖形資料庫系統(graphic database system，GDSII)檔案格式。
在方法1900的操作1904中，基於佈局設計製造積體電路。在一些實施例中，方法1900的操作1904包含基於佈局設計製造至少一個罩幕，及基於該至少一個罩幕製造積體電路。
第20圖係根據一些實施例的產生積體電路的佈局設計的方法2000的流程圖。應理解，可在第20圖中描繪的方法2000之前、期間及/或之後執行額外操作，且本文僅簡要描述一些其它製程。在一些實施例中，方法2000係方法1900的操作1902的實施例。在一些實施例中，方法2000可用於產生至少佈局設計100、400或600中的一或多個佈局圖案、或類似於至少積體電路200、300A~300F、500、700~1600或1800的一或多個特徵。
在一些實施例中，方法2000可用於產生一或多個佈局圖案，佈局圖案具有包括對準、長度及寬度的結構關 係、以及至少佈局設計100、400或600的組態及層、或類似於至少積體電路200、300A~300F、500、700~1600或1800的一或多個特徵，且為了簡潔起見，類似的詳細描述將不在第20圖中描述。
在方法2000的操作2002中，在佈局設計上產生或置放主動區圖案組。在一些實施例中，方法2000的主動區圖案組至少包括主動區圖案組102中的一或多個圖案的部分。在一些實施例中，方法2000的主動區圖案組包括類似於主動區組1602的一或多個區。
在方法2000的操作2004中，在佈局設計上產生或置放第一閘極圖案組。在一些實施例中，方法2000的第一閘極圖案組至少包括閘極圖案組104中的一或多個圖案的部分。在一些實施例中，方法2000的第一閘極圖案組包括類似於至少閘極組1004、1204、1404或1604的一或多個閘極。
在方法2000的操作2006中，在佈局設計上產生或置放第一導電圖案組。在一些實施例中，方法2000的第一導電圖案組至少包括至少導電圖案組106或110中的一或多個圖案的部分。
在一些實施例中，方法2000的第一導電圖案組包括類似於至少導體組310、312、314、316、1006、1206、1406、1410或1610的一或多個導體。在一些實施例中，方法2000的第一導電圖案組包括至少類似於BM0層中的導體的一或多個導體。
在一些實施例中，方法2000的第一導電圖案組至少包括至少導電圖案組160中的一或多個圖案的部分。在一些實施例中，方法2000的第一導電圖案組包括至少類似於導體組1060、1260、1460或1660的一或多個導體。
在一些實施例中，方法2000的第一導電圖案組包括至少類似於觸點組1040、1240、1440或1640的一或多個觸點。在一些實施例中，方法2000的第一導電圖案組包括至少類似於MD層中的導體的一或多個觸點。
在方法2000的操作2008中，在佈局設計上產生或置放第一通孔圖案組。在一些實施例中，方法2000的第一通孔圖案組至少包括通孔圖案組108或112中的一或多個圖案的部分。在一些實施例中，方法2000的第一通孔圖案組包括至少類似於通孔組1008、1208、1408、1412或1612的一或多個圖案。
在一些實施例中，方法2000的第一通孔圖案組包括至少類似於通孔組1270、1470或1670的一或多個圖案。在一些實施例中，方法2000的第一通孔圖案組包括至少類似於VG層或VD層中的通孔的一或多個通孔。
在方法2000的操作2010中，在佈局設計上產生或置放電源軌圖案組。
在一些實施例中，方法2000的電源軌圖案組至少包括導電特徵圖案組120、420或620中的一或多個圖案的部分。在一些實施例中，方法2000的電源軌圖案組至 少包括導電特徵圖案120a、120b、420a、420b、620a或620b中的一或多個圖案的部分。
在一些實施例中，方法2000的電源軌圖案組包括至少類似於導體組320、820、1020、1220、1420或1620的一或多個圖案。在一些實施例中，方法2000的電源軌圖案組包括至少類似於導體組320a、320b、822、824、1020a、1020b、1220a、1220b、1420a、1420b、1620a或1620b的一或多個圖案。
在方法2000的操作2012中，在佈局設計上產生或置放信號線圖案組。在一些實施例中，方法2000的信號線圖案組至少包括導電特徵圖案組120、420或620中的一或多個圖案的部分。在一些實施例中，方法2000的信號線圖案組至少包括導電特徵圖案420c、620c的一或多個圖案的部分。
在一些實施例中，方法2000的信號線圖案組包括至少類似於導體組320、1020、1220、1420或1620的一或多個圖案。在一些實施例中，方法2000的信號線圖案組包括至少類似於導體320c、826、1020c、1220c、1420c、1620c或1620e的一或多個圖案。
在方法2000的操作2010中，在佈局設計上產生或置放第二通孔圖案組。在一些實施例中，方法2000的第二通孔圖案組至少包括通孔圖案組130中的一或多個圖案的部分。
在一些實施例中，方法2000的第二通孔圖案組包 括至少類似於通孔組1030、1230、1430或1630的一或多個圖案。在一些實施例中，方法2000的第二通孔圖案組包括至少類似於VB0層中的通孔的一或多個通孔。
第21圖係根據一些實施例的用於設計IC佈局設計及製造IC電路的系統2100的示意圖。
在一些實施例中，系統2100產生或置放本文所述的一或多個IC佈局設計。系統2100包括硬體處理器2102及非暫時性電腦可讀取儲存媒體2104(例如，記憶體2104)，該儲存媒體2104用電腦程式碼2106(即，一組可執行指令2106)編碼，即，儲存電腦程式碼2106。電腦可讀取儲存媒體2104用以與用於生產積體電路的製造機器介面。處理器2102經由匯流排2108電耦合至電腦可讀取儲存媒體2104。處理器2102亦經由匯流排2108電耦合至I/O介面2110。網路介面2112亦經由匯流排2108電連接至處理器2102。網路介面2112連接至網路2114，使得處理器2102及電腦可讀取儲存媒體2104能夠經由網路2114連接至外部元件。處理器2102用以執行在電腦可讀取儲存媒體2104中編碼的電腦程式碼2106，以便使系統2100可用於執行如方法1900~2000中描述的操作中的一部分或全部。
在一些實施例中，處理器2102係中央處理單元(central processing unit，CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit，ASIC)、及/或適合的處理單元。
在一些實施例中，電腦可讀取儲存媒體2104係電子、磁性、光學、電磁、紅外、及/或半導體系統(或設備或裝置)。舉例而言，電腦可讀取儲存媒體2104包括半導體或固態記憶體、磁帶、可卸除式電腦磁盤、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁碟、及/或光碟。在使用光碟的一些實施例中，電腦可讀取儲存媒體2104包括緊湊型光碟唯讀記憶體(compact disk-read only memory，CD-ROM)、緊湊型光碟-讀取/寫入(compact disk-read/write，CD-R/W)、及/或數位視訊光碟(digital video disc，DVD)。
在一些實施例中，儲存媒體2104儲存用以使系統2100執行方法1900~2000的電腦程式碼2106。在一些實施例中，儲存媒體2104亦儲存執行方法1900~2000所需的資訊以及在執行方法1900~2000期間產生的資訊，諸如佈局設計2116、使用者介面2118及製造單元2120、及/或執行方法1900~2000的操作的一組可執行指令。在一些實施例中，佈局設計2116包含至少佈局設計100、400或600的佈局圖案中的一或多者，或類似於至少積體電路200、300A~300F、500、700~1600或1800的特徵。
在一些實施例中，儲存媒體2104儲存用於與製造機器介面的指令(例如，電腦程式碼2106)。指令(例如，電腦程式碼2106)使得處理器2102能夠產生製造機器可 讀的製造指令，以在製造製程期間有效地實現方法1900~2000。
系統2100包括I/O介面2110。I/O介面2110耦合至外部電路。在一些實施例中，I/O介面2110包括鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊、及/或標方向鍵，用於將資訊及命令傳達至處理器2102。
系統2100亦包括耦合至處理器2102的網路介面2112。網路介面2112允許系統2100與一或多個其他計算機系統連接至的網路2114通信。網路介面2112包括無線網路介面，諸如藍芽、WIFI、WIMAX、GPRS、或WCDMA；或有線網路介面，諸如ETHERNET、USB、或IEEE-2094。在一些實施例中，方法1900~2000在兩個或兩個以上系統2100中實施，且諸如佈局設計、及使用者介面的資訊藉由網路2114在不同系統2100之間交換。
系統2100用以經由I/O介面2110或網路介面2112接收與佈局設計相關的資訊。資訊藉由匯流排2108傳輸至處理器2102，以判定用於至少產生積體電路200、300A~300F、500、700~1600或1800的佈局設計。該佈局設計接著作為佈局設計2116儲存在電腦可讀取媒體2104中。系統2100用以經由I/O介面2110或網路介面2112接收與使用者介面相關的資訊。該資訊作為使用者介面2118儲存在電腦可讀取媒體2104中。系統2100用以經由I/O介面2110或網路介面2112接收與 製造單元2120相關的資訊。該資訊作為製造單元2120儲存在電腦可讀取媒體2104中。在一些實施例中，製造單元2120包括由系統2100利用的製造資訊。在一些實施例中，製造單元2120對應於第22圖的罩幕製造2234。
在一些實施例中，方法1900~2000被實施為獨立的軟體應用程式，由處理器執行。在一些實施例中，方法1900~2000被實施為作為額外軟體應用程式的一部分的軟體應用程式。在一些實施例中，方法1900~2000被實施為軟體應用程式的外掛程式。在一些實施例中，方法1900~2000被實施為作為EDA工具的一部分的軟體應用程式。在一些實施例中，方法1900~2000被實施為由EDA工具使用的軟體應用程式。在一些實施例中，EDA工具用於產生積體電路裝置的佈局。在一些實施例中，佈局儲存在非暫時性電腦可讀取媒體上。在一些實施例中，可使用諸如可自CADENCE DESIGN SYSTEMS,Inc.獲取的VIRTUOSO®、或其他適合的佈局產生工具產生佈局。在一些實施例中，佈局係基於網路連線表產生，網路連線表係基於示意設計而產生。在一些實施例中，方法1900~2000由製造裝置實施，以使用基於系統2100產生的一或多個佈局設計製造的一組罩幕來製造積體電路。在一些實施例中，系統2100係用以使用基於本揭露的一或多個佈局設計製造的一組罩幕來製造積體電路的製造裝置。在一些實施例中，第21圖的系統2100與其他方法相 比產生更小的積體電路的佈局設計。在一些實施例中，第21圖的系統2100與其他方法相比，產生的積體電路結構的佈局設計佔用更小的面積且提供更佳的佈線資源。
第22圖係根據本揭露的至少一個實施例的積體電路(IC)製造系統2200、及與之相關的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統2200製造以下各者中的至少一者：(A)一或多個半導體罩幕或(B)半導體積體電路的一層中的至少一個組件。
在第22圖中，積體電路製造系統2200(以下稱「系統2200」)包括諸如設計室2220、罩幕室2230、及IC製造商/晶圓廠(「fab」)2240的實體，這些實體在設計、開發、及製造週期及/或與製造IC裝置2260相關的服務中彼此互動。系統2200中的實體藉由通信網路連接。在一些實施例中，通信網路係單一網路。在一些實施例中，通信網路係各種不同的網路，諸如乙太網及網際網路。通信網路包括有線及/或無線通信通道。各實體與其他實體中的一或多者互動，且提供服務至其他實體中的一或多者及/或自其他實體中的一或多者接收服務。在一些實施例中，設計室2220、罩幕室2230、及IC晶圓廠2240中的一或多者由單一較大公司擁有。在一些實施例中，設計室2220、罩幕室2230、及IC晶圓廠2240中的一或多者共存於共同設施中且使用共同資源。
設計室(或設計團隊)2220產生IC設計佈局2222。IC設計佈局2222包括為IC裝置2260設計的各 種幾何圖案。幾何圖案對應於構成待製造的IC裝置2260的各種組件的金屬、氧化物、或半導體層的圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局2222的一部分包括各種IC特徵，諸如待形成於半導體基板(諸如矽晶圓)中及安置於半導體基板上的各種材料層中的主動區、閘電極、源極及汲極、層間互連的金屬線或通孔、及用於接合墊的開口。設計室2220實施恰當的設計程序以形成IC設計佈局2222。設計程序包括邏輯設計、實體設計或置放及佈線中的一或多者。IC設計佈局2222在具有幾何圖案的資訊的一或多個資料檔案中呈現。舉例而言，IC設計佈局2222可以GDSII檔案格式或DFII檔案格式表達。
罩幕室2230包括資料準備2232及罩幕製造2234。罩幕室2230使用IC設計佈局2222來製造一或多個罩幕2245，用於根據IC設計佈局2222來製造IC裝置2260的各種層。罩幕室2230執行罩幕資料準備2232，其中IC設計佈局2222轉譯成代表性資料檔案(representative data file，RDF)。罩幕資料準備2232提供RDF至罩幕製造2234。罩幕製造2234包括罩幕書寫器。罩幕書寫器將RDF轉換為基板(諸如罩幕(主光罩)2245或半導體晶圓2242)上的影像。設計佈局2222由罩幕資料準備2232操控以符合罩幕書寫器的特定特性及/或IC晶圓廠2240的要求。在第22圖中，罩幕資料準備2232及罩幕製造2234經圖示為分開的元件。 在一些實施例中，罩幕資料準備2232及罩幕製造2234可被統稱為罩幕資料準備。
在一些實施例中，罩幕資料準備2232包括光學近接性校正(optical proximity correction，OPC)，其使用微影術增強技術來補償影像誤差，諸如可產生自繞射、干涉、其他製程效應及類似者的影像誤差。OPC調整IC設計佈局2222。在一些實施例中，罩幕資料準備2232包括進一步的解析度增強技術(resolution enhancement techniques，RET)，諸如離軸照明、子解析度輔助特徵、相轉移罩幕、其他適合的技術、及類似者或其組合。在一些實施例中，亦使用反向微影技術(inverse lithography technology，ILT)，其將OPC作為反向成像問題處置。
在一些實施例中，罩幕資料準備2232包括檢查IC設計佈局的罩幕規則檢查器(mask rule checker，MRC)，罩幕規則檢查器已經歷了運用一組罩幕產生規則的OPC中的製程，該組罩幕產生規則含有某些幾何及/或連接性約束以確保足夠餘裕、考慮半導體製造製程中的可變性、及類似者。在一些實施例中，MRC修改IC設計佈局以在罩幕製造2234期間補償限制，這可撤銷由OPC執行的修改的部分以滿足罩幕產生規則。
在一些實施例中，罩幕資料準備2232包括微影術製程檢查(lithography process checking，LPC)，其模擬將由IC晶圓廠2240實施以製造IC裝置2260的 處理。LPC基於IC設計佈局2222模擬這個處理以產生經模擬製造的裝置，諸如IC裝置2260。LPC模擬中的處理參數可包括與IC製造週期的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數、及/或製造製程的其他態樣。LPC考慮各種因數，諸如虛像對比度、焦深(depth of focus，DOF)、罩幕誤差增強因數(mask error enhancement factor，MEEF)、其他適合的因數等、及類似者或其組合。在一些實施例中，在經模擬製造的裝置已藉由LPC產生之後，若經模擬裝置的形狀上並未足夠逼近以滿足設計規則，則OPC及/或MRC經重複以進一步精細化IC設計佈局2222。
應理解，罩幕資料準備2232的以上描述已已出於清楚目的予以了簡化。在一些實施例中，資料準備2232包括額外特徵，諸如邏輯運算(logic operation，LOP)以根據製造規則修改IC設計佈局。另外，在資料準備2232期間應用至IC設計佈局2222的製程可以各種不同次序執行。
在罩幕資料準備2232之後且在罩幕製造2234期間，罩幕2245或罩幕2245群組基於經修改的IC設計佈局2222來製造。在一些實施例中，罩幕製造2234包括基於IC設計佈局2222執行一或多個微影術曝光。在一些實施例中，電子束(electron-beam、e-beam)或多個電子束的機構用以基於經修改的IC設計佈局2222在罩幕(光罩或主光罩)2245上形成圖案。罩幕2245可以各種 技術形成。在一些實施例中，罩幕2245使用二元技術形成。在一些實施例中，罩幕圖案包括不透明區及透明區。用於曝光已塗佈於晶圓上的影像敏感材料層(例如，光阻劑層)的諸如紫外(ultraviolet，UV)光束的輻射束藉由不透明區阻斷，且透射通過透明區。在一個實例中，罩幕2245的二元罩幕版本包括二元罩幕的透明基板(例如，熔融石英)及不透明區中塗佈的不透明材料(例如，鉻)。在另一實例中，罩幕2245使用相轉移技術形成。在罩幕2245的相轉移罩幕(phase shift mask，PSM)版本中，形成於相轉移罩幕上的圖案中的各種特徵用以具有恰當相位差以增強解析度及成像品質。在各種實例中，相轉移罩幕可係經衰減PSM或交變PSM。由罩幕製造2234產生的罩幕(多個)用於各種製程中。舉例而言，這類罩幕(多個)用於離子植入製程中以在半導體晶圓中形成各種摻雜區，用於蝕刻製程中以在半導體晶圓中形成各種蝕刻區，及/或用於其他適合的製程中。
IC晶圓廠2240係IC製造實體，其包括用於製造各種不同的IC產品的一或多個製造設施。在一些實施例中，IC晶圓廠2240為半導體代工。舉例而言，可存在用於複數種IC產品的前工序製造(前工序(front-end-of-line，FEOL)製造)，而第二製造設施可提供用於IC產品的互連及封裝的後工序製造(後工序(back-end-of-line；BEOL)製造)，且第三製造設施可提供用於代工業務的其他服務。
IC晶圓廠2240包括晶圓製造工具2252(以下稱「製造工具2252」)，用以在半導體晶圓2242上執行各種製造操作，使得IC裝置2260根據罩幕(多個)(例如，罩幕2245)製造。在各種實施例中，製造工具2252包括以下各者中的一或多者：晶圓步進器、離子植入器、光阻劑塗佈器、製程腔室(例如，CVD腔室或LPCVD爐)、CMP系統、電漿蝕刻系統、晶圓清除系統、或其他能夠執行本文討論的一或多個適合的製造製程的製造設備。
IC晶圓廠2240使用由罩幕室2230製造的罩幕2245來製造IC裝置2260。因此，IC晶圓廠2240至少間接地使用IC設計佈局2222來製造IC裝置2260。在一些實施例中，藉由IC晶圓廠2240使用罩幕2245製造半導體晶圓2242以形成IC裝置2260。在一些實施例中，IC製造包括至少間接地基於IC設計佈局2222執行一或多個微影術曝光。半導體晶圓2242包括矽基板或具有在其上形成材料層的其他適當基板。半導體晶圓2242進一步包括各種摻雜區、介電特徵、多層級互連、及類似者(在後續製造步驟中形成的)中的一或多者。
系統2200被示出為具有設計室2220、罩幕室2230或IC晶圓廠2240作為分開的組件或實體。然而應理解，設計室2220、罩幕室2230或IC晶圓廠2240中的一或多者係相同組件或實體的部分。
關於積體電路(IC)製造系統(例如，第22圖的系統2200)及與之相關聯的IC製造流程的詳細資訊可參見， 例如，2016年2月9日授權的美國專利第9,256,709號、2015年10月1日公開的美國早期公開第20150278429號、2014年2月6日公開的美國早期公開第20100040838號、2007年8月21日授權的美國專利第7,260,442號，其中各者的全文以引用之方式併入本文中。
本說明書的一個態樣係關於積體電路。在一些實施例中，積體電路包括電源軌組、主動區組、第一導電線組以及第一通孔組及第二通孔組。在一些實施例中，電源軌組在第一方向上延伸，用以提供第一供應電壓或第二供應電壓，且位於基板背面的第一層級上。在一些實施例中，主動區組在第一方向上延伸，且位於與背面相對的基板的正面的第二層級上，第二層級不同於第一層級，且主動區組由電源軌組重疊。在一些實施例中，在不同於第一方向的第二方向上延伸的第一導電線組位於基板背面的第三層級上，第三層級不同於第一層級及第二層級，且與主動區組重疊。在一些實施例中，第一通孔組在主動區組與第一導電線組之間，第一通孔組將主動區組電耦合至第一導電線組。在一些實施例中，第二通孔組在第一導體組與電源軌組之間，第二通孔組電耦合第一導電線組與電源軌組。在一些實施例中，主動區組包含在第一方向上延伸的第一主動區以及在第一方向上延伸的第二主動區。第二主動區在第二方向上與第一主動區分開。在一些實施例中，電源軌組包含在第一方向上延伸的第一電源軌以及在第一方向 上延伸的第二電源軌。第一電源軌用以供應第一供應電壓至第一主動區，且重疊第一主動區。第二電源軌用以供應第二供應電壓至第二主動區，重疊第二主動區，且在第二方向上與第一電源軌分開。在一些實施例中，第一導電線組包含在第二方向上延伸的第一導電線以及在第二方向上延伸的第二導電線。第一導電線重疊第一主動區，且由第一電源軌重疊。第二導電線重疊第二主動區，且由第二電源軌重疊。在一些實施例中，第一通孔組包含在第一主動區與第一導電線之間的第一通孔以及在第二主動區與第二導電線之間的第二通孔。第一通孔將第一主動區電耦合至第一導電線。第二通孔將第二主動區電耦合至第二導電線。在一些實施例中，第二通孔組包含在第一導電線與第一電源軌之間的第三通孔以及在第二導電線與第二電源軌之間的第四通孔。第三通孔將第一導電線電耦合至第一電源軌。第四通孔將第二導電線電耦合至第二電源軌。在一些實施例中，積體電路進一步包含至少在第一方向或第二方向上延伸的第一導體。第一導體位於基板的背面的第三層級上，重疊第一主動區及第二主動區。在一些實施例中，積體電路進一步包含在第一主動區的第一汲極/源極與第一導體之間的第三通孔以及在第二主動區的第二汲極/源極與第一導體之間的第四通孔。第三通孔將第一主動區的第一汲極/源極電耦合至第一導體。第四通孔將第二主動區的第二汲極/源極電耦合至第一導體。在一些實施例中，積體電路進一步包含在第二方向上延伸的閘極組。閘極組位於基板 的正面的第四層級上，且由主動區組重疊。第四層級不同於第一層級、第二層級及第三層級。
本說明書的另一態樣係關於積體電路。在一些實施例中，積體電路包括第一電源軌、第二電源軌、第一信號線、第一主動區、第二主動區、及第一導電線。在一些實施例中，第一電源軌在第一方向上延伸，用以提供第一供應電壓，且位於基板背面的第一層級上。在一些實施例中，第二電源軌在第一方向上延伸，用以提供不同於第一供應電壓的第二供應電壓，且第二電源軌在第一層級上且在不同於第一方向的第二方向上與第一電源軌分開。在一些實施例中，第一信號線在第一方向上延伸，位於第一層級上，且在第一電源軌與第二電源軌之間。在一些實施例中，第一主動區在第一方向上延伸，且位於與背面相對的基板的正面的第二層級上，第二層級不同於第一層級，且第一主動區由第一電源軌重疊且電耦合至第一電源軌。在一些實施例中，第二主動區在第一方向上延伸，位於第二層級上，在第二方向上與第一主動區分開，且由第二電源軌重疊且電耦合至第二電源軌。在一些實施例中，第一導電線在第二方向上延伸，位於基板背面的第三層上，與第一主動區及第二主動區重疊，且將第一主動區及第二主動區電耦合至第一信號線。第三層級不同於第一層級及第二層級。在一些實施例中，積體電路進一步包含在第二方向上延伸的第二導電線。第二導電線位於第三層級上，重疊第一主動區及第二主動區，在第一方向上與第一導電線分開，且進 一步將第一主動區及第二主動區電耦合至第一信號線。在一些實施例中，積體電路進一步包含在第一主動區的第一汲極/源極與第一導電線之間的第一通孔以及在第一主動區的第二汲極/源極與第二導電線之間的第二通孔。第一通孔將第一主動區的第一汲極/源極電耦合至第一導電線。第二通孔將第二主動區的第二汲極/源極電耦合至第二導電線。在一些實施例中，積體電路進一步包含在第一導電線與第一信號線之間的第三通孔以及在第二導電線與第一信號線之間的第四通孔。第三通孔將第一導電線電耦合至第一信號線。第四通孔將第二導電線電耦合至第一信號線。在一些實施例中，積體電路進一步包含至少在第一方向或第二方向上延伸的第一導體。第一導體位於基板的背面的第三層級上，重疊第一主動區及第二主動區。在一些實施例中，積體電路進一步包含在第一主動區的第一汲極/源極與第一導體之間的第一通孔以及在第二主動區的第二汲極/源極與第一導體之間的第二通孔。第一通孔將第一主動區的第一汲極/源極電耦合至第一導體。第二通孔將第二主動區的第二汲極/源極電耦合至第一導體。在一些實施例中，積體電路進一步包含在第二方向上延伸的第二導電線以及在第二方向上延伸的第三導電線。第二導電線位於第三層級上，重疊第一主動區，且在第一方向上與第一導電線分開。第三導電線位於第三層級上，重疊第二主動區，且在第一方向上與第一導電線分開。在一些實施例中，積體電路進一步包含在第一主動區與第二導電線之間的第一通孔、 在第二主動區與第三導電線之間的第二通孔、在第二導電線與第一電源軌之間的第三通孔以及在第三導電線與第二電源軌之間的第四通孔。第一通孔將第一主動區電耦合至第二導電線。第二通孔將第二主動區電耦合至第三導電線。第三通孔將第二導電線電耦合至第一電源軌。第四通孔將第三導電線電耦合至第二電源軌。在一些實施例中，第一電源軌或第二電源軌包含中央導體、第一導電部分組以及第二導電部分組。中央導體在第一方向上延伸且具有第一面及與第一面相對的第二面。第一導電部分組耦合至中央導體的第一面的，在第二方向上延伸，且第一導電部分組中的各導電部分在第一方向上彼此分開。第二導電部分組耦合至中央導體的第二面，第二導電部分組在第二方向上延伸，且第二導電部分組中的各導電部分在第一方向上彼此分開。第一導電部分組在第一方向上與第二導電部分組交替。
本說明書的另一態樣係關於製造積體電路的方法。在一些實施例中，方法包括在基板的正面製造電晶體組及虛設通孔，在與正面相對的基板的背面上執行減薄，在經減薄基板的背面的第一層級上製造第一通孔組及第一導體組，第一導體組藉由第一通孔組電耦合至電晶體組，在經減薄基板的背面上製造第二通孔組，且在經減薄基板的背面上的第二層級上沉積導電材料，從而形成第二導體組，第二導體組藉由第二通孔組電耦合至第一導體組。在一些實施例中，製造第一通孔組及第一導體組包含在經減薄基 板的背面上沉積絕緣層，在絕緣層上沉積硬式罩幕，且移除虛設通孔從而在硬式罩幕及絕緣層中形成溝槽，藉由定向蝕刻移除硬式罩幕的側向部分，從而在硬式罩幕中形成額外開口，以及在絕緣層內的溝槽中及硬式罩幕內的額外開口中沉積導電材料。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本揭露的精神及範疇。
1700A:方法
1702:操作
1704:操作
1706:操作
1708:操作
1710:操作

Claims (10)

  1. 一種積體電路，其包含：一電源軌組，該電源軌組在一第一方向上延伸，該電源軌組用以供應一第一供應電壓或一第二供應電壓，且位於一基板的一背面的一第一層級上，其中該電源軌組包含一第一電源軌與一第二電源軌；一主動區組，該主動區組在該第一方向上延伸，且位於與該背面相對的該基板的一正面的一第二層級上，該第二層級不同於該第一層級，且該主動區組由該電源軌組重疊；一第一導電線組，該第一導電線組在不同於該第一方向的一第二方向上延伸，位於該基板的該背面的一第三層級上，該第三層級不同於該第一層級及該第二層級，且該第一導電線組重疊該主動區組，其中該第一導電線組包含一第一導電線與一第二導電線，該第一導電線重疊該第一電源軌，該第二導電線重疊該第二電源軌，該第一導電線與該第二導電線沿該第二方向排列，且該第一導電線與該第二導電線在該第二方向上彼此分開；一第一通孔組，該第一通孔組在該主動區組與該第一導電線組之間，該第一通孔組將該主動區組電耦合至該第一導電線組；以及一第二通孔組，該第二通孔組在該第一導電線組與該電源軌組之間，該第二通孔組電耦合該第一導電線組與該電源軌組。
  2. 如請求項1所述之積體電路，其中該主動區組包含：在該第一方向上延伸的一第一主動區；以及在該第一方向上延伸的一第二主動區，且該第二主動區在該第二方向上與該第一主動區分開。
  3. 如請求項2所述之積體電路，其中：該第一電源軌在該第一方向上延伸，用以供應該第一供應電壓至該第一主動區，且重疊該第一主動區；以及該第二電源軌在該第一方向上延伸，用以供應該第二供應電壓至該第二主動區，重疊該第二主動區，且在該第二方向上與該第一電源軌分開。
  4. 如請求項1所述之積體電路，其進一步包含：在該第二方向上延伸的一閘極組，位於該基板的該正面的一第四層級上，且由該主動區組重疊，該第四層級不同於該第一層級、該第二層級及該第三層級。
  5. 一種積體電路，其包含：在一第一方向上延伸的一第一電源軌，用以供應一第一供應電壓且位於一基板的一背面的一第一層級上；在該第一方向上延伸的一第二電源軌，用以供應不同於該第一供應電壓的一第二供應電壓，且該第二電源軌位於 該第一層級上且在不同於該第一方向的一第二方向上與該第一電源軌分開，該第一電源軌具有背對該第二電源軌的一第一側壁，該第二電源軌具有背對該第一電源軌的一第二側壁；在該第一方向上延伸的一第一信號線，位於該第一層級上，且位於該第一電源軌與該第二電源軌之間；一第一主動區，在該第一方向上延伸且位於與該背面相對的該基板的一正面的一第二層級上，該第二層級不同於該第一層級，且該第一主動區由該第一電源軌重疊且電耦合至該第一電源軌；在該第一方向上延伸的一第二主動區，位於該第二層級上，在該第二方向上與該第一主動區分開，且由該第二電源軌重疊且電耦合至該第二電源軌；以及在該第二方向上延伸的一第一導電線，位於該基板的該背面的一第三層級上，重疊該第一主動區及該第二主動區，且將該第一主動區及該第二主動區電耦合至該第一信號線，該第三層級不同於該第一層級及該第二層級，其中該第一導電線高於該第一電源軌、該第二電源軌與該第一信號線，從俯視觀之，該第一導電線全部位於該第一側壁與該第二側壁之間。
  6. 如請求項5所述之積體電路，其進一步包含：在該第二方向上延伸的一第二導電線，位於該第三層級上，重疊該第一主動區及該第二主動區，在該第一方向上 與該第一導電線分開，且進一步將該第一主動區及該第二主動區電耦合至該第一信號線。
  7. 如請求項5所述之積體電路，其進一步包含：在該第二方向上延伸的一第二導電線，位於該第三層級上，重疊該第一主動區，且在該第一方向上與該第一導電線分開；以及在該第二方向上延伸的一第三導電線，位於該第三層級上，重疊該第二主動區，且在該第一方向上與該第一導電線分開。
  8. 如請求項5所述之積體電路，其中該第一電源軌或該第二電源軌包含：一導體，在該第一方向上延伸且具有一第一側及與該第一側相對的一第二側；耦合至該導體的該第一側的一第一延伸導體部分組，該第一延伸導體部分組在該第二方向上延伸，且該第一延伸導體部分組中的複數個延伸導體部分在該第一方向上彼此分開；以及耦合至該導體的該第二側的一第二延伸導體部分組，該第二延伸導體部分組在該第二方向上延伸，且該第二導體部分組中的複數個延伸導體部分在該第一方向上彼此分開，其中該第一延伸導體部分組的該些延伸導體部分在該第 一方向上與該第二延伸導體部分組的該些延伸導體部分交替排列。
  9. 一種製造一積體電路的方法，該方法包含：在一基板的一正面中製造一電晶體組及一虛設通孔；在與該正面相對的該基板的一背面上執行減薄；在該經減薄基板的該背面上的一第一層級上製造一第一通孔組及一第一導電線組，該第一導電線組藉由該第一通孔組電耦合至該電晶體組，其中該第一導電線組包含一第一導電線與一第二導電線；在該經減薄基板的該背面上製造一第二通孔組；以及在該經減薄基板的該背面上的一第二層級上沉積一導電材料，從而形成一電源軌組，該電源軌組藉由該第二通孔組電耦合至該第一導電線組，其中該電源軌組包含一第一電源軌與一第二電源軌，該第一導電線重疊該第一電源軌，該第二導電線重疊該第二電源軌，該第一導電線與該第二導電線沿一第一方向排列，且該第一導電線與該第二導電線在該第一方向上彼此分開。
  10. 如請求項9所述之方法，其中製造該第一通孔組及該第一導電線組包含：在該經減薄基板的該背面上沉積一絕緣層；在該絕緣層上沉積一硬式罩幕，且移除該虛設通孔從而在該硬式罩幕及該絕緣層中形成一溝槽； 藉由定向蝕刻移除該硬式罩幕的側向部分，從而在該硬式罩幕中形成一額外開口；以及在該絕緣層內的該溝槽中及該硬式罩幕內的該額外開口中沉積一導電材料。
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