CN115394747A - 半导体装置及其制造方法及系统 - Google Patents

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CN115394747A CN202210877879.2A CN202210877879A CN115394747A CN 115394747 A CN115394747 A CN 115394747A CN 202210877879 A CN202210877879 A CN 202210877879A CN 115394747 A CN115394747 A CN 115394747A
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蔡维欣
庄惠中
陈志良
田丽钧
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置及其制造方法及系统，半导体装置包括第一金属层、第二金属层、及至少一导电通孔。第一金属层具有沿第一方向延伸的第一导体及沿第一方向延伸的第二导体，其中第二导体直接相邻于第一导体。第二金属层具有沿第二方向延伸的第三导体，其中第二方向相交于第一方向。该至少一导电通孔经由第三导体连接第一导体与第二导体。

Description

半导体装置及其制造方法及系统
技术领域
本揭示是关于一种半导体装置。
背景技术
集成电路(integrated circuit，IC)包括一或多个半导体装置。表示半导体装置的一方式是使用称为布局图的平面图。布局图在设计规则的背景中产生。设计规则的集合对布局图中相应图案的置放施加约束，例如，地理/空间限制、连接性限制、或类似者。通常，设计规则的集合包括与相邻或抵接单元中图案之间的间距及其他交互有关的设计规则的子集，其中图案表示金属化层中的导体。布线及置放是装置中不同装置经连接的地方。布局中布线及置放的目标之一是减少所需的布线量，从而改善半导体装置所消耗的功率及空间。
发明内容
本揭示的一实施例提供一种半导体装置，包含一第一金属层、一第二金属层以及至少一导电通孔。第一金属层包含在一第一方向上延伸的一第一导体以及在该第一方向上延伸的一第二导体，其中该第二导体直接相邻于该第一导体。第二金属层包含在一第二方向上延伸的一第三导体，其中该第二方向相交于该第一方向。至少一导电通孔经由该第三导体连接该第一导体与该第二导体。
本揭示的另一实施例提供一种制造一半导体装置的方法，包含以下步骤：沉积且图案化一第一金属层，以获得在一第一方向上延伸的多个导体，其中所述多个导体在一第二方向上以一节距间隔开，且其中所述多个导体包含一第一导体及一第二导体，该第一导体与该第二导体在该第二方向上以该节距彼此间隔开；在该第一导体及该第二导体上方蚀刻且沉积至少一导电通孔且与该第一导体及该第二导体电接触；且沉积且图案化一第二金属层，以获得在该第二方向上延伸的一第三导体，其中该第二方向相交于该第一方向，且其中该第三导体在该至少一导电通孔上方且与该至少一导电通孔电接触，以电连接该第一导体与该第二导体。
本揭示的另一实施例提供一种用于制造半导体装置的系统，包含至少一处理器及至少一记忆体。该记忆体储存用于一或多个程序的计算机程序码。其中当该至少一处理器执行储存于该至少一记忆体中的该计算机程序码时，该计算机程序码及该至少一处理器用以使得该系统产生一半导体装置的一布局图，该布局图储存于一非暂时性计算机可读媒体上。该产生布局图包含以下步骤：在一M0层中产生在一第一方向上延伸的一第一导体区域，及在该第一方向上延伸的一第二导体区域，其中该第二导体区域直接相邻于该第一导体区域；在一M1层中产生在一第二方向上延伸的一第三导体区域，其中该第二方向相交于该第一方向；及在一VIA0层中产生将该第一导体区域连接至该第三导体区域的一第一导电通孔区域；及将该第二导体区域连接至该第三导体区域的一第二导电通孔区域。
附图说明
本揭露的一实施例的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
图1是根据至少一实施例的半导体装置的方块图；
图2A是根据一些实施例的电路区域的布局图的示意图；
图2B是根据一些实施例的另一电路区域的布局图的示意图；
图2C是根据一些实施例的沿图2A中的线C-C截取的半导体装置的示意性横截面图；
图2D是根据一些实施例的沿图2A中的线D-D截取的半导体装置的示意性横截面图；
图2E是根据一些实施例的沿图2B中的线E-E截取的半导体装置的示意性横截面图；
图3A是根据一些实施例的电路区域的布局图的示意图；
图3B是根据一些实施例的另一电路区域的布局图的示意图；
图4A是根据一些实施例的电路区域的布局图的示意图；
图4B是根据一些实施例的另一电路区域的布局图的示意图；
图5A是根据一些实施例的电路区域的布局图的示意图；
图5B是根据一些实施例的另一电路区域的布局图的示意图；
图6A是根据一些实施例的电路区域的布局图的示意图；
图6B是根据一些实施例的另一电路区域的布局图的示意图；
图7是根据一些实施例的制造半导体装置的方法的流程图；
图8A是根据一些实施例的产生布局图的方法的流程图；；
图8B是根据一些实施例的基于布局图制造半导体装置的方法；
图9是根据一些实施例的电子设计自动化(electronic design automation，EDA)系统的方块图；
图10是根据一些实施例的半导体装置制造系统、及与其相关联的IC制造流程的方块图。
【符号说明】
100:半导体装置
102:巨集
104:区域
200:电路区域
202:基板
203:P井
204:第一主动区
205:P井
206:第二主动区
207:栅极介电层
209:栅极介电层
210～215:栅电极
225～226:漏极/源极区
227～228:漏极/源极区
230:漏极/源极触点
232:漏极/源极触点
233:漏极/源极触点
235:漏极/源极触点
251～258:导体
261:互连结构
270:导体
272:边界
282:导电触点
284:导电触点
286:导电触点
288:导电通孔
290:导电通孔
291:半导体装置
294:长形导电通孔
300:电路区域
302:半导体基板
304:第一主动区
306:第二主动区
307:CPO部分
310:栅电极
311A:第一栅电极部分
311B:第二栅电极部分
330:漏极/源极触点
332:漏极/源极触点
351～5:导体
370:导体
372:边界
382:导电触点
384:导电触点
386:导电触点
388:导电通孔
390:导电通孔
394:长形导电槽通孔
400:电路区域
404:第一主动区
406:第二主动区
407:CPO部分
410～416:栅电极
411A:第一栅电极部分
411B:第二栅电极部分
430:漏极/源极触点
432:漏极/源极触点
451～460:导体
470:导体
472:边界
474:导体
475:导电触点
476:导电触点
477:导电触点
478:导电触点
480:导电触点
481:导体
482:导电触点
488:导电通孔
490:导电通孔
494:长形导电槽通孔
500:电路区域
502:半导体基板
504:第一主动区
506:第二主动区
507:CPO部分
510～513:栅电极
511A:第一栅电极部分
511B:第二栅电极部分
530:漏极/源极触点
532:漏极/源极触点
551～555:导体
570:导体
572:边界
575:导电触点
576:导电触点
588:导电通孔
590:导电通孔
594:长形导电槽通孔
600:电路区域
602:半导体基板
604:第一主动区
606:第二主动区
607:CPO部分
610～612:栅电极
611A:第一栅电极部分
611B:第二栅电极部分
630:漏极/源极触点
632:漏极/源极触点
651～660:导体
672:边界
674:导电触点
675:导电触点
676:导电触点
688:导电通孔
690:导电通孔
700:方法
702:方块
704:方块
800:方法
802:方块
804:方块
806:方块
808:方法
810:方块
812:方块
814:方块
900:EDA系统
902:硬件处理器
904:计算机可读储存媒体
906:计算机程序码
907:标准单元库
908:总线
910:I/O接口
912:网络接口
914:网络
942:使用者界面
1000:IC制造系统
1020:设计室
1022:IC设计布局图
1030:遮罩室
1032:数据准备
1044:遮罩制造
1045:遮罩
1050:IC晶圆厂
1052:制造工具
1053:半导体晶圆
1060:IC装置
C-C:线
D-D:线
E-E:线
P:节距
T:晶体管
具体实施方式
以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施例、或实例。下文描述组件、材料、值、步骤、配置、或类似者的特定实例以简化本揭露的一实施例。当然，这些仅为实例且非意欲为限制性的。考虑其他组件、材料、值、步骤、配置、或类似者。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一特征与第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征与第二特征可不直接接触的实施例。此外，本揭露在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身且不指明所论述的各种实施例及/或组态之间的关系。
此外，为了便于描述，在本文中可使用空间相对术语，诸如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”及类似者，来描述诸图中图示的一个元件或特征与另一(多个)元件或特征的关系。空间相对术语意欲涵盖除了诸图中所描绘的定向以外的装置在使用或操作时的不同定向。设备可另外定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述符可类似地加以相应解释。
在一些实施例中，半导体装置在金属层中提供导体，全部导体在第一方向上延伸。在一实例中，半导体装置的M0金属层中的导体全部形成为界定在平行于X轴的方向上延伸的长轴。为了连接这些导体的相邻对，在相交于第一方向的第二方向上形成第二金属层中的另一导体。在一实例中，在平行于Y轴的方向上延伸的半导体的M1金属层中形成一导体。至少一导电通孔用于将导体的相邻对连接至第二金属层中的该导体。在一实例中，一导电通孔将M0金属层中相邻导体中的一者与M1金属层中的该导体连接，且另一导电通孔将M0金属层中另一相邻导体与M1金属层中的该导体连接。在另一实例中，长形槽通孔将M0金属层中导体的相邻对与M1金属层中的导体连接。在至少一实施例中，这提供了用于连接相邻导体的空间有效技术。因此，这可减小电路中面积、功率、或电容中的至少一者。
图1是根据至少一实施例的半导体装置100的方块图。
在图1中，半导体装置100包括巨集102。在一些实施例中，巨集102是记忆体、电网、一或多个单元、反向器、锁存器、缓冲器及/或可在元件库中以数字表示的任何其他类型的电路配置。在一些实施例中，电路巨集102是在与模块程序设计的架构阶层类似的上下文中理解的，其中由主程序(或由其他副程序)调用副程序/程序以执行给定的计算功能。在这个上下文中，半导体装置100使用电路巨集/模块102来执行一或多个给定功能。因此，在这个上下文中，且就架构阶层而言，半导体装置100类似于主程序，且巨集(以下简称巨集)102类似于副程序/程序。在一些实施例中，巨集102是软件巨集。在一些实施例中，巨集102是硬件巨集。在一些实施例中，巨集102是以暂存器转移层(register-transfer level，RTL)码进行数字描述/表达的软件巨集。在一些实施例中，尚未对巨集102执行合成、置放及布线，使得软件巨集可针对多种制程节点进行合成、置放及布线。在一些实施例中，巨集102是以二进制文件格式(例如，图形数据库系统II(Graphic Database System II，GDSII)流格式)进行数字描述/表达的硬件巨集，其中二进制文件格式以阶层形式表示巨集102的一或多个布局图的平面几何形状、本文标记、其他信息及类似者。在一些实施例中，已对巨集102执行合成、置放及布线，使得硬件巨集特定于特定制制程节点。
巨集102包括区域104，区域104具有直接相邻的导体，这些导体由另一导体及至少一导电通孔连接。在一些实施例中，区域104包括具有在第一方向(例如，平行于X轴)延伸的主动区的半导体基板。此外，在半导体基板之上及/或之下，区域104可具有各种金属层，这些金属层堆叠于绝缘层上方及/或下方，以形成后段制程(Back End of Line，BEOL)。BEOL为半导体装置提供布线，包括巨集102及区域104。在一些实施例中，提供金属层以形成在第一方向上或在相交于第一方向的第二方向(例如，平行于Y轴)上延伸的导体。在一些实施例中，第一方向正交于第二方向。此外，在一些实施例中，各个金属层可形成仅在第一方向上延伸(即，具有在第一方向上延伸的长轴)或第二方向上延伸(即，具有在第二方向上延伸的长轴)的导体。直接相邻于彼此的导体之间的最小间距可由节距界定，节距是相邻导体之间的最小中心间距(相对于长轴)。区域104包括至少一金属层内的至少一导体的直接相邻对，该至少一相邻对由至少一导电通孔连接。
图2A是根据一些实施例的电路区域200的布局图的示意图。在至少一实施例中，区域200是图1中区域104的实例。在图2A中所示的实例中，区域200包括半导体基板202、第一主动区204、第二主动区206、栅电极210、211、212、213、214、215、漏极/源极触点230、232、形成于第一金属层中的导体251、252、253、254、255、256、257、258、形成于第二金属层中的导体270、及边界272。第一主动区204及第二主动区206配置于边界272之内，且沿第一方向(即，平行于X轴)延伸。主动区作为氧化层定义(oxide-definition，OD)区提供，且有时被称为氧化层定义(oxide-definition，OD)区。平行于X轴的方向有时被称为OD方向。第一主动区204及第二主动区206包括P型掺杂及/或N型掺杂，以形成一或多个电路元件或装置。在这个实例实施例中，第一主动区204包括P型掺杂，且第二主动区206包括N型掺杂。主动区204、206形成于半导体基板202内。可形成的电路元件实例包括但不限于晶体管及二极管。晶体管的实例包括但不限于金属氧化物半导体场效晶体管(metal oxide semiconductorfield effect transistors，MOSFET)、互补金属氧化物半导体(complementary metaloxide semiconductor，CMOS)晶体管、双极性接面晶体管(bipolar junctiontransistors，BJT)、高压晶体管、高频晶体管、P通道及/或N通道场效晶体管(P-channeland/or N-channel field effect transistor，PFET/NFET)、FinFET、具有凸起源极/漏极的平面MOS晶体管、纳米片FET、纳米线FET、或类似者。注意，主动区204、206不相连，且由第二方向上的位移分离开。因此，在至少一实施例中，由这些区域形成的电路不需要虚设二极管或晶体管。
栅电极210、211、212、213、214、215各具有在相交于第一方向的第二方向(即，平行于Y轴)上延伸的长轴。在至少一实施例中，第一方向正交于第二方向。在这个实例实施例中，在提供漏极/源极区的p型金氧半导体(p-type metal oxide semiconductor，PMOS)主动区204的部分上形成五个漏极/源极触点230，且在形成漏极/源极区的n型金氧半导体(n-type metal oxide semiconductor，NMOS)主动区206的部分上形成五个漏极/源极触点232。漏极/源极触点230、232由直接在主动区204、206之上的MD金属层形成。PMOS主动区204用以形成四个PMOS晶体管。第一PMOS晶体管包括栅电极211及一对漏极/源极触点230，该对漏极/源极触点230相对于第一方向直接相邻于栅电极211且在栅电极211的相对设置侧上。关于第一PMOS晶体管，第一PMOS晶体管包括一对漏极/源极区225、226，该对漏极/源极区225、226直接相邻于栅电极211且在栅电极211的相对设置侧上。漏极/源极区225、226由栅极211的相对设置侧上的主动区204形成。本揭露的一实施例中的其他PMOS晶体管，其漏极/源极区相对于其栅电极(或栅极部分，见下文)及形成PMOS晶体管的主动区具有相同的配置。另外，第二PMOS晶体管包括栅电极212及一对漏极/源极触点230，该对漏极/源极触点230相对于第一方向直接相邻于栅电极212且在栅极212的相对设置侧上。此外，第三PMOS晶体管包括栅电极213及一对漏极/源极触点230，该对漏极/源极触点230相对于第一方向直接相邻于栅电极213且在栅电极213的相对设置侧上。最后，第四PMOS晶体管包括栅电极214及一对漏极/源极触点230，该对漏极/源极触点230相对于第一方向直接相邻于栅极214且在栅电极214的相对设置侧上。
NMOS主动区206用以形成四个NMOS晶体管。第一NMOS晶体管，其包括栅电极211及一对漏极/源极触点232，该对漏极/源极触点232相对于第一方向直接相邻于栅电极211且在栅电极211的相对设置侧上。关于第一NMOS晶体管，第一NMOS晶体管包括一对漏极/源极区227、228，该对漏极/源极区227、228直接相邻于栅电极211且在栅电极211的相对设置侧上。漏极/源极区227、228由栅电极211的相对设置侧上的主动区206形成。与漏极/源极区225、226相比，漏极/源极区227、228亦具有相反的掺杂类型。本揭露的一实施例中的其他NMOS晶体管，其漏极/源极区相对于其栅电极(或栅电极部分，见下文)及形成PMOS晶体管的主动区具有相同的配置。另外，第二NMOS晶体管，其包括栅电极212及一对漏极/源极触点232，该对漏极/源极触点232相对于第一方向直接相邻于栅电极212且在栅电极212的相对设置侧上。第三NMOS晶体管包括栅电极213及一对漏极/源极触点232，该对漏极/源极触点232相对于第一方向直接相邻于栅电极213且在栅电极213的相对设置侧上。最后，第四NMOS晶体管，其包括栅电极214及一对漏极/源极触点232，该对漏极/源极触点232相对于第一方向直接相邻于栅电极214且在栅电极214的相对设置侧上。栅电极210、215各相对设置于区域200的边界272的相对设置的Y延伸边缘处。在这个实例实施例中，PMOS主动区204及NMOS主动区206不相连，且由基板202的一段分开。
在这个实例实施例中，导体251、252、253、254、255、256、257、258的全部各界定在第一方向上延伸且设置于M0金属层中的一长轴。M0金属层是BEOL中的最下金属层。导体251、252、253、254、255、256、257、258在第二方向上均通过一节距P彼此间隔开。此外，相邻导体251、252、253、254、255、256、257、258按照相对于第二方向的节距P(为了清楚起见，节距P在图2A中只显示了一次)间隔开。因此，导体253在第一方向上延伸，且导体255在第一方向上延伸。导体253及导体255直接相邻于彼此，因此在第二方向上以节距P间隔开。在第二方向上，M0金属层中没有其他导体配置于导体253与导体255之间。
导体253及导体255连接于彼此。更具体而言，第二金属层包括用于连接导体253及导体255的导体270。在这个实例中，第二金属层是形成于M0金属层上方的M1金属层。M1金属层是BEOL中第二最下金属层，因此直接在M0金属层之上。导体270界定在第二方向上延伸的长轴。在这个实例实施例中，导体270形成于M1金属层中。导体270在导体的相邻对253、255上方延伸。在这个实例中，导体253在漏极/源极触点230上方延伸，该漏极/源极触点230相邻于第二PMOS晶体管的栅电极212且在其左方。导电通孔层VD中的导电触点282将漏极/源极触点230(相邻于第二PMOS晶体管的栅电极212且在其左方)连接至导体253。导电通孔层VD设置于M0层下面及MD层之上，因此导电通孔层VD在漏极/源极触点230、232之上。导电通孔层VG中的导电触点284将第三PMOS晶体管的栅电极213连接至导体255，且导电通孔层VG中的导电触点286将第四PMOS晶体管的栅电极214连接至导体255。导电通孔层VG设置于M0层下面及PO(多晶硅)层之上，其中栅电极210、211、212、213、214、215全部形成于PO层中。PO层设置于M0层之下及主动区230、232之上。平行于Y方向的方向有时被称为Poly方向。
为了将相邻于第二PMOS晶体管的栅电极212且在其左方的漏极/源极触点230连接至第三PMOS晶体管的栅电极213及第四PMOS晶体管的栅电极214，导电通孔288将导体253连接至导体270，且导电通孔290将导体255连接至导体270。导电通孔288及导电通孔290均设置于导电通孔层VIA0中，导电通孔层VIA0在金属层M0之上且在金属层M1之下。因此，用于连接的布线是：相邻于栅电极212且在其左方的漏极/源极触点230、导电通孔层VD中的导电触点282、M0金属层中的导体253、导电通孔层VIA0中的导电通孔288、金属层M1中的导体270、导电通孔层VIA0中的导电通孔290、金属层M0中的导体255、及VG层中的导电触点284至PO层中的栅电极213；或VG层中的导电触点286至PO层中的栅电极214。因此，在至少一实施例中，通过以所描述的方式连接导体的相邻对253、255，不同的组件是可连接的，而不需要如在其他方法中那样的迂回布线。在这种情况下，相邻于第二PMOS晶体管的栅电极212且在其左方的漏极/源极触点230连接至第三PMOS晶体管的栅电极213及第四PMOS晶体管的栅电极214，而无需过度迂回布线。在至少一实施例中，这允许区域200具有更佳的功率效能、更小的面积、或增加的布线弹性中的至少一者。
图2B是根据一些实施例的另一电路区域292的布局图的示意图。除了电路区域292不包括导电通孔288及导电通孔290以外，电路区域292与图2A中的电路区域200相同(类似的元件号是指类似的组件)。相反，在这个实例实施例中，电路区域292在将导体253及导体255连接至导体270的导电通孔层VIA0中具有长形导电通孔(在此亦称为“导电槽通孔”)294。在一些实施例中，长形导电通孔294为矩形，且具有在第二方向上延伸至一距离的长轴，该距离至少等于导体253与导体255之间的间距。以这种方式，长形导电通孔294界定了将导体253、255连接至导体270的一长轴。在这个特定实施例中，长形导电通孔294具有等于间距P加上导体253宽度的一半加上导体255宽度的一半的长轴。在这个特定实施例中，长形导电通孔294亦在第一方向上界定了一短轴，该短轴等于导体270的宽度。以这种方式，长形导电通孔294最小化了导体253、255、270之间的接触电阻。在一些实施例中，长形导电通孔的长轴可以任何其他适合距离设置，且短轴可以任何其他适合距离设置。
图2C是根据一些实施例的沿图2A中的线C-C截取的对应于电路区域200的半导体装置291的示意性横截面图。图2C显示了半导体装置291的一部分，该部分对应于电路区域200中栅电极212周围的区域。图2A中的横截面线C-C沿X轴延伸。图2A及图2C中的对应组件由相同的参考数字表示。在至少一实施例中，半导体装置291对应于半导体装置100。
如图2C中所示，半导体装置291包含基板202，在其上形成对应于电路区域200的电路系统。将N型掺杂及/或P型掺杂添加至基板202以相应地形成N井及/或P井。举例而言，P井203、205如图2C中所示。在一些实施例中，在相邻井之间形成隔离结构。为了简单起见，图2C中省略了若干特征，诸如N井及隔离结构。在至少一实施例中，P井203、205界定晶体管T的漏极/源极区，且在此称为漏极/源极区203、205。晶体管T的栅极区包含栅极介电层207、209的堆叠及栅电极212。在至少一实施例中，晶体管T包含一栅极介电层而非多个栅极介电质。栅极介电层或多个层的实例材料包括HfO2、ZrO2、或类似物。栅电极212的实例材料包括多晶硅、金属、或类似物。晶体管T是半导体装置291中的电路元件的实例。用于将晶体管T电耦合至半导体装置291中的其他电路元件的接触结构包含漏极/源极触点233、235，其相应地在漏极/源极区203、205上方且与漏极/源极触点233、235电接触，以及在栅电极212上方且与的电接触的导电通孔(未显示)。漏极/源极触点233、235亦称为金属至装置(metal-to-device，MD)触点。图2C中的漏极/源极触点233、235对应于图2A中栅电极212左右两侧的漏极/源极触点230。导电通孔层VD(通孔至装置)中的导电触点282在漏极/源极触点235上方且与之电接触。互连结构261在导电通孔层VD上方，且包含多个金属层M0、M1、……，及多个通孔层VIA0(图2C中指示为V0)、VIA1(图2C中指示为V1)、……，这些层在基板202的厚度方向上(即，沿Z轴)交替配置。互连结构261进一步包含各种层间介电(interlayerdielectric，ILD)层(未显示)，金属层及通孔层嵌入ILD层中。互连结构261的金属层及通孔层用以使半导体装置291的各种元件或电路彼此电耦合、且与外部电路电耦合。举例而言，晶体管T的漏极/源极区205经由漏极/源极触点235及导电触点282电耦合至M0层中的导体253。V0层中的导电通孔288在导体253上方且与之电接触。M1层中的导体270在导电通孔288上方且与之电接触。
图2D是根据一些实施例的沿图2A中的线D-D截取的对应于电路区域200的半导体装置291的示意性横截面图。图2D显示了半导体装置291的一部分，该部分对应于电路区域200中导体253、255周围的区域。图2A中的横截面线D-D沿Y轴延伸。图2A及图2D中的相应组件由相同的参考数字表示。
如图2D中所示，导体270在导电通孔290上方且与之电接触，导电通孔290依次在M0层中的导体255上方且与之电接触。结果，M1层中的导体270通过V0层中相应的导电通孔288、290电连接M0层中的导体253、255，如图2A所述。在至少一实施例中，互连结构261包含在M1层之上的一或多个相应金属层及/或通孔层中的一或多个进一步的导体及/或导电通孔，以使半导体装置291的各种元件或电路彼此电连接、且与外部电路系统电连接。所描述的结构是一实例。其他组态在各种实施例的范畴内。
图2E是根据一些实施例的沿图2B中的线E-E截取的对应于电路区域292的半导体装置293的示意性横截面图。图2E显示了半导体装置293的一部分，该部分对应于电路区域292中的栅电极212周围的区域。沿图2B中的线C-C截取的半导体装置293的示意性横截面图类似于图2C。图2B中的横截面线E-E沿Y轴延伸。图2B、图2D及图2E中的相应组件由相同的参考数字表示。在至少一实施例中，半导体装置293对应于半导体装置100。
图2E中的半导体装置293与图2D中的半导体装置291相似。不同之处在于，图2D中的半导体装置291中的导电通孔288、290由图2E中的半导体装置293中的长形导电通孔294替换。长形导电通孔294在导体253、255上方且与两者电接触。导体270在长形导电通孔294上方且与之电接触。因此，经由V0层中的长形导电通孔294，M1层中的导体270与M0层中的导体253、255电连接，如图2B所述。所描述的结构是一实例。其他组态在各种实施例的范畴内。
在一些实施例中，M0层中的各个导体沿Y轴具有宽度y，V0层中的各个导电通孔沿Y轴及沿X轴具有尺寸y，且V0层中直接相邻导电通孔之间或M0层中直接相邻导体之间沿Y轴的间距为x。在至少一实施例中，比率x:y为1:0.5至1:2。举例而言，在图2A中，导体253、255中的各者沿Y轴具有宽度y，导电通孔288、290中的各者沿Y轴及沿X轴具有尺寸y，且直接相邻导电通孔288、290之间沿Y轴的间距为x。在一些实施例中，导电通孔288、290之间的间距x为10nm，且导电通孔288、290中的各者沿X轴及沿Y轴的尺寸为5nm至20nm。对于一进一步实例，在图2B中，长形导电通孔294沿X轴具有宽度y，且沿y轴具有长度(x+2y)、或2x至5x。具有面积xy的长形导电通孔294的中间部分将落在导体253、255之间的浅沟隔离(ShallowTrench Isolation，STI)或ILD上。在一些实施例中，导体253、255之间的间距x为10nm，且沿Y轴的长形导电通孔294的长度为20nm至50nm。所描述的特定尺寸是实例。其他组态在各种实施例的范畴内。
图3A是根据一些实施例的电路区域300的布局图的示意图。在至少一实施例中，电路区域300是图1中区域104的实例。在图3A的实例中，区域300包括半导体基板302、第一主动区304、第二主动区306、栅电极310、311、312、漏极/源极触点330、332、形成于第一金属层中的导体351、352、353、354、355、形成于第二金属层中的导体370及边界372。第一主动区304及第二主动区306配置于边界372之内，且沿第一方向(即，平行于X轴)延伸。主动区304、306是半导体基板302中的氧化层定义(oxide-definition，OD)区。第一主动区304及第二主动区306包括P型掺杂及/或N型掺杂，以形成一或多个电路元件或装置。在这个实例实施例中，第一主动区304包括P型掺杂，且第二主动区306包括N型掺杂。主动区304、306形成于半导体基板302内。注意，主动区304、306不相连，且由第二方向上的位移分离开。注意，在这个实例实施例中，提供切割多晶硅(cut polysilicon，CPO)部分307以将栅电极311分离成第一栅电极部分311A及第二栅电极部分311B。因此，用这些区域形成电路不需要虚设二极管或晶体管。
栅电极310、311、312各有一长轴，该长轴沿相交于第一方向的第二方向(即，平行于Y轴)延伸。在至少一实施例中，第一方向正交于第二方向。在这个实例实施例中，在PMOS主动区304上形成两个漏极/源极触点330，且在NMOS主动区306上形成两个漏极/源极触点332。PMOS主动区304用以形成一PMOS晶体管，该PMOS晶体管包括第一栅电极部分311A及一对漏极/源极触点330，该对漏极/源极触点330相对于第一方向直接相邻于第一栅电极部分311A且在第一栅电极部分311A的相对设置侧上。NMOS主动区306用以形成NMOS晶体管，该NMOS晶体管包括第二栅电极部分311B及一对漏极/源极触点332，该对漏极/源极触点332相对于第一方向直接相邻于第二栅电极部分311B且在第二栅电极部分311B的相对设置侧上。因此，CPO部分307在PMOS晶体管与NMOS晶体管之间提供隔离。栅电极310、312各相对设置于区域300的边界372的相对设置的Y延伸边缘处。在这个实例实施例中，PMOS主动区304及NMOS主动区306不相连，且由基板302的一段分离开。
在这个实例实施例中，导体351、352、353、354、355的全部各界定了沿第一方向延伸且设置于M0金属层中的长轴。导体351、352、353、354、355在第二方向上均通过一节距P彼此间隔开。因此，相邻导体351、352、353、354、355按照相对于第二方向的节距P(为了清楚起见，节距P在图3A中仅显示了一次)间隔开。因此，导体354在第一方向上延伸，且导体355在第一方向上延伸。导体354及导体355两者直接相邻于彼此，因此在第二方向上以节距P间隔开。在第二方向上，M0金属层中没有其他导体配置于导体354与导体355之间。
导体354与导体355连接于彼此。更具体而言，第二金属层包括连接导体354与导体355的导体370。在这个实例中，第二金属层是形成于M0金属层上方的M1金属层。导体370界定在第二方向上延伸的长轴。在这个实例实施例中，导体370形成于M1金属层中。导体370在导体的相邻对353、355上方延伸。在这个实例中，导体354在漏极/源极触点332上方延伸，该漏极/源极触点332相邻于NMOS晶体管的第一栅电极311B且在其左方。导电通孔层VD中的导电触点382将漏极/源极触点332(相邻于NMOS晶体管的第二栅电极部分311B且在其左方)连接至导体355。导电通孔层VD中的另一导电触点384将另一漏极/源极触点332(相邻于NMOS晶体管的第二栅电极部分311B且在其右方)连接至导体355。导电通孔层VD设置于M0层下面及形成漏极/源极触点330、332的MD层之上。导电通孔层VG中的导电触点386将NMOS晶体管的第二栅电极部分311B连接至导体354。导电通孔层VG设置于M0层下面及PO层上方，其中栅电极310、311、312全部形成于PO层中。PO层设置于M0层之下及主动区330、332之上。
为了连接漏极/源极触点332与NMOS晶体管的第二栅电极部分311B，导电通孔388将导体354连接至导体370，且导电通孔390将导体355连接至导体370。导电通孔388及导电通孔390均设置于导电通孔层VIA0中，导电通孔层VIA0在金属层M0上方且在金属层M1之下。因此，用于连接的布线是：第二栅电极部分311B、导电通孔层VG中的导电触点386、M0金属层中的导体354、导电通孔层VIA0中的导电通孔、M1金属层中的导体370、导电通孔层VIA0中的导电通孔390、导体355、及导电通孔层384中的导电触点382至左方漏极/源极触点332；或导电通孔层384中的导电触点384至右方漏极/源极触点332。因此，在至少一实施例中，通过以所述方式连接导体的相邻对354、355，不同的组件是可连接的，而不需要如在其他方法中那样的迂回布线。在这种情况下，相邻于第二PMOS晶体管的第二栅电极311B且在其左方及右方的漏极/源极触点332直接连接至NMOS晶体管的第二栅电极部分311。这允许区域300在至少一些实施例中具有更佳的功率效能。此外，在至少一些实施例中，不需要如其他方法中那样的用于迂回布线的额外间距，从而允许区域300更紧凑。
图3B是根据一些实施例的另一电路区域392的布局图的示意图。除了电路区域392不包括导电通孔388及导电通孔390以外，电路区域392与图3A中的电路区域300相同(类似的元件号是指类似的组件)。相反，在这个实例实施例中，电路区域392在导电通孔层VIA0中具有长形导电槽通孔394，其将导体354及导体355连接至导体370。在一些实施例中，长形导电通孔394为矩形，且具有一长轴，该长轴在第二方向上延伸至至少等于导体354与导体355之间的间距的距离。以这种方式，长形导电通孔394界定了将导体353、355连接至导体370的长轴。在这个特定实施例中，长形导电通孔394具有一长轴，该长轴等于间距P加上导体354宽度的一半加上导体355宽度的一半。在这个特定实施例中，长形导电通孔394亦在第一方向上界定了一短轴，该短轴等于导体370的宽度。以这种方式，长形导电通孔394最小化了导体354、355、370之间的接触电阻。在一些实施例中，长形导电通孔的长轴可以任何其他适合距离设置，且短轴可以任何其他适合距离设置。
图4A是根据一些实施例的电路区域400的布局图的示意图。在至少一实施例中，电路区域400是图1中区域104的实例。在图4A中所示的实例中，区域400包括半导体基板402、第一主动区404、第二主动区406、栅电极410、411、412、413、414、415、416、漏极/源极触点430、432、形成于第一金属层中的导体451、452、453、454、455、456、457、458、459、460、形成于第二金属层中的导体470、474、476及边界472。第一主动区404及第二主动区406配置于边界472之内，且沿第一方向(即，平行于X轴)延伸。主动区404、406作为氧化层定义(oxide-definition，OD)区提供。第一主动区404及第二主动区406包括P型掺杂及/或N型掺杂，以形成一或多个电路元件或装置。在这个实例实施例中，第一主动区404包括P型掺杂，且第二主动区406包括N型掺杂。主动区404、406形成于半导体基板402内。可形成的电路元件的实例包括但不限于晶体管及二极管。注意，主动区404、406不相连，且由第二方向上的位移分离开。此外，注意，在这个实例实施例中，提供CPO部分407以将栅电极411分离成第一栅电极部分411A及第二栅电极部分411B。在这个实例实施例中，CPO部分407与导电通孔488、导体456、及导体470重叠且在其下面。
栅电极410、411、412、413、414、415、416各具有在相交于第一方向的第二方向(即，Y方向)上延伸的长轴。在至少一实施例中，第一方向正交于第二方向。在这个实例实施例中，总共有七个漏极/源极触点430形成于PMOS主动区404内，以及七个漏极/源极触点432形成于NMOS主动区内。PMOS主动区404用以形成六个PMOS晶体管。第一PMOS晶体管包括栅电极410及一对漏极/源极触点430，该对漏极/源极触点430相对于第一方向直接相邻于栅电极410且在栅电极410的相对设置侧上。此外，第二PMOS晶体管包括第一栅电极部分411A及一对漏极/源极触点430，该对漏极/源极触点430相对于第一方向直接相邻于栅电极411且在栅电极411的相对设置侧上。此外，第三PMOS晶体管包括栅电极412及一对漏极/源极触点430，该对漏极/源极触点430相对于第一方向直接相邻于栅电极412且在栅电极412的相对设置侧上。另外，第四PMOS晶体管包括栅电极413及一对漏极/源极触点430，该对漏极/源极触点430相对于第一方向直接相邻于栅电极413且在栅电极413的相对设置侧上。此外，第五PMOS晶体管包括栅电极414及一对漏极/源极触点430，该对漏极/源极触点430相对于第一方向直接相邻于栅电极414且在栅电极414的相对设置侧上。最后，第六PMOS晶体管，其包括栅电极415及一对漏极/源极触点430，该对漏极/源极触点430相对于第一方向直接相邻于栅电极415且在栅电极415的相对设置侧上。NMOS主动区406用以形成六个NMOS晶体管。第一NMOS晶体管包括栅电极410及一对漏极/源极触点432，该对漏极/源极触点432相对于第一方向直接相邻于栅电极410且在栅电极410的相对设置侧上。此外，第二NMOS晶体管包括第一栅电极部分411B及一对漏极/源极触点432，该对漏极/源极触点432相对于第一方向直接相邻于栅电极411且在栅电极411的相对设置侧上。此外，第三NMOS晶体管包括栅电极412及一对漏极/源极触点432，该对漏极/源极触点432相对于第一方向直接相邻于栅电极412且在栅电极412的相对设置侧上。另外，第四NMOS晶体管包括栅电极413及一对漏极/源极触点432，该对漏极/源极触点432相对于第一方向直接相邻于栅电极413且在栅电极413的相对设置侧上。此外，第五NMOS晶体管包括栅电极414及一对漏极/源极触点432，该对漏极/源极触点432相对于第一方向直接相邻于栅电极414且在栅电极414的相对设置侧上。最后，第六NMOS晶体管包括栅电极415及一对漏极/源极触点432，该对漏极/源极触点432相对于第一方向直接相邻于栅电极415且在栅电极415的相对设置侧上。栅电极416提供区域400的边界472的右方Y延伸边缘。
在这个实例实施例中，PMOS主动区404及NMOS主动区406不相连，且由基板402的一段分离开。然而，第一漏极/源极触点430与第一漏极/源极触点432(相对于X轴自左至右看第一个)相连，且第五漏极/源极触点430与第五漏极/源极触点432(相对于X轴自左至右看第五个)相连。第二、第三、第四及第七漏极/源极触点430及第二、第三、第四及第七漏极/源极触点432(相对于X轴自左至右看第二、第三、第四及第七个)不相连。
在这个实例实施例中，导体451、452、453、454、455、456、457、458、459、460的全部各界定了沿第一方向延伸且设置于M0金属层中的一长轴。导体451、452、453、454、455、456、457、458、459、460在第二方向上均通过节距P彼此间隔开。此外，相邻导体451、452、453、454、455、456、457、458、459、460按照相对于第二方向的节距P(为了清楚起见，图4A中仅显示一次节距P)间隔开。因此，导体456在第一方向上延伸，且导体457在第一方向上延伸。导体456及导体457两者直接相邻于彼此，因此在第二方向上以节距P间隔开。在第二方向上，M0金属层中没有其他导体配置于导体456与导体457之间。
导体456与导体457连接于彼此。更具体而言，第二金属层包括连接导体456与导体457的导体470。在这个实例中，第二金属层是形成于M0金属层上方的M1金属层。导体470界定在第二方向上延伸的长轴。在这个实例实施例中，导体470形成于M1金属层中。导体470在导体的相邻对456、457上方延伸。在这个实例中，导体456延伸至漏极/源极触点430，该漏极/源极触点430相邻于第二PMOS晶体管的栅电极412且在其左方。导电通孔层VG中的导电触点475将第三PMOS晶体管及第三NMOS晶体管的栅电极部分412连接至导体456，导电通孔层VG中的导电触点476将第四PMOS晶体管及第四NMOS晶体管的栅电极部分413连接至导体456，导电通孔层VG中的导电触点477将第五PMOS晶体管及第五NMOS晶体管的栅电极部分414连接至导体456，且导电通孔层VG中的导电触点478将第六PMOS晶体管及第六NMOS晶体管的栅电极部分415连接至导体456。导电通孔层VG设置于M0层下面及PO层之上，其中栅电极410、411、412、413、414、415，416均形成于PO层中。导电通孔层VD中的导电触点480将漏极/源极区432(相邻于第一NMOS晶体管的栅电极410且在其左方)连接至导体457，以及导电触点482，其将第二NMOS晶体管的第二栅电极部分411B连接至导体457。导电通孔层VD设置于M0层下方及形成漏极/源极触点430、432的MD层上方。PO层设置于M0层下面及主动区430、432之上。
为了将相邻于第一NMOS晶体管的栅电极410且在其左方的漏极/源极触点432及第一栅电极部分411B连接至第三PMOS/NMOS晶体管的栅电极412、第四PMOS/NMOS晶体管的栅电极413、第五PMOS/NMOS晶体管的栅电极414且连接至第六PMOS/NMOS晶体管的栅电极415，导电通孔488将导体456连接至导体470，且导电通孔490将导体457连接至导体470。导电通孔488及导电通孔490两者均设置于导电通孔层VIA0中，导电通孔层VIA0在金属层M0之上及金属层M1之下。因此，用于连接的路径是：自第一NMOS晶体管的漏极/源极触点432处开始，且到达导电通孔层VG中的导电触点480；或自第一栅电极部分411B处开始，且到达导电通孔层VD中的导电触点482。该布线继续至导电通孔层VIA0中的导电通孔490，接着至M1金属层中的导体470，接着至导电通孔层VIA0中的导电通孔488，且接着至M0金属层中的导体456。最后，该布线经由导电通孔层VG中的导电触点475至栅电极412结束；经由导电通孔层VG中的导电触点476至栅电极413结束；经由导电通孔层VG中的导电触点477至栅电极414结束；或经由导电通孔层VG中的导电触点478至栅电极415结束。因此，在至少一实施例中，通过以所述方式连接导体的相邻对456、457，不同的组件可连接，而不需要如其他方法中那样的迂回布线。此外，如图4A中所示，各个漏极连接至导体460。这种配置允许至栅电极411、412、413、414、415的连接与至漏极(连接至导体460)的连接分离，而不增加导体451、452、453、454、455、456、457、458、459、460之间的节距P。因此，在不增加导体451、452、453、454、455、456、457、458、459、460之间的节距P的情况下，区域400的寄生电容减小。
图4B是根据一些实施例的另一电路区域492的布局图的示意图。除了电路区域492不包括导电通孔488及导电通孔490以外，电路区域492与图4A中的电路区域400相同(类似的元件号是指类似的组件)。相反，在这个实例实施例中，电路区域492在导电通孔层VIA0中具有长形导电槽通孔494，其将导体456及导体457连接至导体470。在一些实施例中，长形导电通孔494为矩形，且具有一长轴，该长轴在第二方向上延伸至至少等于导体456与导体457之间间隔的距离。以这种方式，长形导电通孔494界定了将导体456、457连接至导体470的长轴。在这个特定实施例中，长形导电通孔494具有一长轴，该长轴等于节距P加上导体456宽度的一半加上导体457宽度的一半。在这个特定实施例中，长形导电通孔494亦在第一方向上界定了一短轴，该短轴等于导体470的宽度。以这种方式，长形导电通孔494界定了将导体456、457连接至导体470的长轴。在这个特定实施例中，长形导电通孔494具有一长轴，该长轴等于节距P加上导体456宽度的一半加上导体457宽度的一半。在这个特定实施例中，长形导电通孔294亦在第一方向上界定了一短轴，该短轴等于导体470的宽度。以这种方式，长形导电通孔294最小化了导体456、457、470之间的接触电阻。在一些实施例中，长形导电通孔的长轴可以任何其他适合距离设置，且短轴可以任何其他适合距离设置。
图5A是根据一些实施例的电路区域500的布局图的示意图。在至少一实施例中，电路区域500是图1中区域104的实例。在图5A中所示的实例中，区域500包括半导体基板502、第一主动区504、第二主动区506、栅电极510、511、512、513、漏极/源极触点530、532、形成于第一金属层中的导体551、552、553、554、555、556、形成于第二金属层中的导体570及边界572。第一主动区504及第二主动区506配置于边界572之内，且沿第一方向(即，平行于X轴)延伸。主动区504、506被提供为OD区域。第一主动区504及第二主动区506包括P型掺杂及/或N型掺杂，以形成一或多个电路元件或装置。在这个实例实施例中，第一主动区504包括P型掺杂，且第二主动区506包括N型掺杂。主动区504、506形成于半导体基板502内。注意，主动区504、506不相连，且由第二方向上的位移分离开。此外，注意，在这个实例实施例中，提供CPO部分507以将栅电极511分离成第一栅电极部分511A及第二栅电极部分511B。在这个实例实施例中，CPO部分507与导电通孔590、导体551、及导体554重叠且在其下面。
栅电极510、511、512、513各具有一长轴，该长轴在相交于第一方向的第二方向(即，Y方向)上延伸。在至少一实施例中，第一方向正交于第二方向。在这个实例实施例中，总共有三个漏极/源极触点530形成于PMOS主动区504内，以及三个漏极/源极触点532形成于NMOS主动区内。PMOS主动区504用以形成四个PMOS晶体管。第一PMOS晶体管包括栅电极510。此外，第二PMOS晶体管包括第一栅电极部分511A及一对漏极/源极触点530，该对漏极/源极触点530相对于第一方向直接相邻于第一栅电极部分511A且在第一栅电极部分511A的相对设置侧上。此外，第三PMOS晶体管包括栅电极512及一对漏极/源极触点530，该对漏极/源极触点530相对于第一方向直接相邻于栅电极512且在栅电极512的相对设置侧上。最后，第四PMOS晶体管包括栅电极513。NMOS主动区506用以形成四个NMOS晶体管。第一NMOS晶体管包括栅电极510。此外，第二NMOS晶体管包括第二栅电极部分511B及一对漏极/源极触点532，该对漏极/源极触点532相对于第一方向直接相邻于第二栅电极部分511B且在第二栅电极部分511B的相对设置侧上。此外，第三NMOS晶体管包括栅电极512及一对漏极/源极触点532，该对漏极/源极触点532相对于第一方向直接相邻于栅电极512且在栅电极512的相对设置侧上。最后，第四NMOS晶体管包括栅电极513。
在这个实例实施例中，PMOS主动区504及NMOS主动区506不相连，且由基板502的一段分离开。然而，第一漏极/源极触点530与第一漏极/源极触点532(相对于X轴自左至右看第一个)相连，且第二漏极/源极触点530与第二漏极/源极触点532(相对于X轴自左至右看第二个)相连。第三漏极/源极触点530与第三漏极/源极触点532(相对于X轴自左至右看第三个)不相连。
在这个实例实施例中，导体551、552、553、554、555、556的全部各界定了沿第一方向延伸且设置于M0金属层中的长轴。导体551、552、553、554、555、556在第二方向上通过节距P彼此间隔开。此外，相邻导体551、552、553、554、555、556按照相对于第二方向的节距P(为了清楚起见，图5A中仅显示一次节距P)间隔开。因此，导体554在第一方向上延伸，且导体555在第一方向上延伸。导体554与导体555直接相邻于彼此，因此在第二方向上以节距P间隔开。在第二方向上，M0金属层中没有其他导体配置于导体554与导体555之间。
导体554与导体555连接于彼此。更具体而言，第二金属层包括连接导体554与导体555的导体570。在这个实例中，第二金属层是形成于M0金属层上方的M1金属层。导体570界定在第二方向上延伸的长轴。在这个实例实施例中，导体570形成于M1金属层中。导体570在导体的相邻对554、555上方延伸。在这个实例中，导体555在第二NMOS晶体管的栅电极511上方延伸。导电通孔层VG中的导电触点575将第二NMOS晶体管的第二栅电极部分511B连接至导体555，且导电通孔层VG中的导电触点576将第四NMOS晶体管及第四NMOS晶体管的栅电极513连接至导体554。导电通孔层VG设置于M0层下面及PO层之上，其中栅电极510、511、512、513均形成于PO层中。注意，栅电极512在栅电极511与栅电极513之间，且是直接相邻于栅电极511及栅电极513的栅电极。导电通孔层VD设置于M0层下面及形成漏极/源极触点530、532的MD层之上。PO层设置于M0层之下及主动区530、532之上。
为了连接第二NMOS晶体管的栅电极511及第四NMOS晶体管的栅电极513，导电通孔588将导体555连接至导体570，且导电通孔590将导体556连接至导体570。导电通孔588及导电通孔590两者均设置于导电通孔层VIA0中，导电通孔层VIA0在金属层M0之上及金属层M1之下。因此，用于连接的布线是：开始于第二NMOS晶体管的栅电极511，且到达导电通孔层VG中的导电触点575。该路径继续至导电通孔层VIA0中的导电通孔588，接着至M1金属层中的导体570，接着至导电通孔层VIA0中的导电通孔590，且接着至M0金属层中的导体554。最后，该布线经由导电通孔层VG中的导电触点576至栅电极513结束。因此，在至少一实施例中，通过以所述方式连接导体的相邻对554、555，不同组件可连接，而不需要如在其他方法中那样的迂回布线。因此，这种配置节省了布线资源，且由于较短的路径而降低了功耗。
图5B是根据一些实施例的另一电路区域592的布局图的示意图。除了电路区域592不包括导电通孔588及导电通孔590以外，电路区域592与图5A中的电路区域500相同(类似的元件号是指类似的组件)。相反，在这个实例实施例中，电路区域592在导电通孔层VIA0中具有长形导电槽通孔594，其将导体554及导体555连接至导体570。在一些实施例中，长形导电通孔594为矩形且具有一长轴，该长轴在第二方向上延伸至至少等于导体554与导体555之间的间隔的距离。以这种方式，长形导电通孔594界定了将导体554、555连接至导体570的长轴。在这个特定实施例中，长形导电通孔594具有一长轴，该长轴等于节距P加上导体554宽度的一半加上导体555宽度的一半。在这个特定实施例中，长形导电通孔594亦在第一方向上界定了一短轴，该短轴等于导体570的宽度。以这种方式，长形导电通孔594界定了将导体554、555连接至导体570的长轴。在这个特定实施例中，长形导电通孔594具有一长轴，该长轴等于节距P加上导体554宽度的一半加上导体555宽度的一半。在这个特定实施例中，长形导电通孔594亦在第一方向上界定了一短轴，该短轴等于导体570的宽度。以这种方式，长形导电通孔594最小化了导体555、556、570之间的接触电阻。在一些实施例中，长形导电通孔的长轴可以任何其他适合距离设置，且短轴可以任何其他适合距离设置。
图6A是根据一些实施例的电路区域600的布局图的示意图。在至少一实施例中，电路区域600是图1中区域104的实例。在图6A中所示的实例中，区域600包括半导体基板602、第一主动区604、第二主动区606、栅电极610、611、612、漏极/源极触点630、632、形成于第一金属层中的导体651、652、653、654、655、656、657、658、659、660、形成于第二金属层中的导体670及边界672。第一主动区604及第二主动区606配置于边界672之内，且沿第一方向(即，平行于X轴)延伸。主动区604、606被提供为OD区域。第一主动区604及第二主动区606包括P型掺杂及/或N型掺杂，以形成一或多个电路元件或装置。在这个实例实施例中，第一主动区604包括P型掺杂，且第二主动区606包括N型掺杂。主动区604、606形成于半导体基板602内。注意，主动区604、606不相连，且由第二方向上的位移分离开。此外，注意，在这个实例实施例中，提供CPO部分607以帮助提供隔离。在这个实例实施例中，CPO部分607将栅电极611分成第一栅电极部分611A及第二栅电极部分611B。此外，CPO部分407与导电通孔690及导体656重叠且在其下面。
栅电极610、611、612、613，各具有沿相交于第一方向的第二方向(即，Y方向)延伸的长轴。在至少一实施例中，第一方向正交于第二方向。在这个实例实施例中，在PMOS主动区604内形成四个漏极/源极触点630，且在NMOS主动区606内形成四个漏极/源极触点632。PMOS主动区604用以形成三个PMOS晶体管。第一PMOS晶体管，其包括栅电极610及一对漏极/源极触点630，该对漏极/源极触点630相对于第一方向直接相邻于栅电极611且在栅电极611的相对设置侧上。此外，第二PMOS晶体管包括第一栅电极部分611B及一对漏极/源极触点630，该对漏极/源极触点630相对于第一方向直接相邻于第一栅电极部分611B且在电极部分611B的相对设置侧上。最后，第三PMOS晶体管包括栅电极612及一对漏极/源极触点630，该对漏极/源极触点630相对于第一方向直接相邻于栅电极612且在栅电极612的相对设置侧上。NMOS主动区606用以形成三个NMOS晶体管。第一NMOS晶体管包括栅电极610及一对漏极/源极触点632，该对漏极/源极触点632相对于第一方向直接相邻于栅电极610且在栅电极610的相对设置侧上。此外，第二NMOS晶体管包括第二栅电极部分611B及一对漏极/源极触点632，该对漏极/源极触点632相对于第一方向直接相邻于第二栅电极部分611B且在栅电极部分611B的相对设置侧上。最后，第三NMOS晶体管包括栅电极612及一对漏极/源极触点632，该对漏极/源极触点632相对于第一方向直接相邻于栅电极612且在栅电极612的相对设置侧上。
在这个实例实施例中，PMOS主动区604及NMOS主动区606不相连，且由基板602的一段分离开。然而，第一漏极/源极触点630是相连的。第二漏极/源极触点630与第二漏极/源极触点632、第三漏极/源极触点630与第三漏极/源极触点632(相对于X轴自左至右看第三个)、及第四漏极/源极触点630与第四漏极/源极触点632(相对于X轴自左至右看第四个)不相连。
在这个实例实施例中，导体651、652、653、654、655、656、657、658、659、660的全部各界定了沿第一方向延伸且设置于M0金属层中的长轴。导体651、652、653、654、655、656、657、658、659、660在第二方向上通过节距P彼此间隔开。此外，相邻导体651、652、653、654、655、656、657、658、659、660按照相对于第二方向的节距P(为了清楚起见，图6A中仅显示一次节距P)间隔开。因此，导体656在第一方向上延伸，且导体657在第一方向上延伸。导体656与导体657两者直接相邻于彼此，因此在第二方向上以节距P间隔开。在第二方向上，M0金属层中没有其他导体配置于导体656与导体657之间。
导体657与导体656连接于彼此。更具体而言，第二金属层包括连接导体657与导体656的导体670。在这个实例中，第二金属层是形成于M0金属层上方的M1金属层。导体670界定在第二方向上延伸的长轴。在这个实例实施例中，导体670形成于M1金属层中。导体670在导体的相邻对656、657上方延伸。在这个实例中，导体657在第二NMOS晶体管的第二栅电极部分611B上方延伸，且漏极/源极触点632在栅电极610左方且直接相邻于栅电极610。导电通孔层VD中的导电触点674将漏极/源极触点632连接至在栅电极610左方且直接相邻于栅电极610的导体655，导电通孔层VG中的导电触点675将第二NMOS晶体管的第二栅电极部分611B连接至导体657，且导电通孔层VG中的导电触点676将栅电极612连接至导体656。导电通孔层VG设置于M0层下面及PO层之上，其中栅电极610、611、612均形成于PO层中。注意，栅电极611在栅电极610与栅电极612之间，且是直接相邻于栅电极610及栅电极612的栅电极。导电通孔层VD设置于M0层下面及形成漏极/源极触点630、632的MD层之上。PO层设置于M0层之下及主动区630、632之上。
为了连接第二NMOS晶体管的第二栅电极部分611B、在栅电极610左方且直接相邻于栅电极610的漏极/源极触点674、及栅电极612，导电通孔688将导体657连接至导体670，且导电通孔690将导体656连接至导体670。导电通孔688及导电通孔690两者均设置于导电通孔层VIA0中，该导电通孔层VIA0在金属层M0之上及金属层M1之下。因此，用于连接的路径是：开始于直接在栅电极610的左方且相邻于栅电极610的漏极/源极触点632处，且到达导电触点674；或开始于第一NMOS晶体管的第二栅电极部分611B处，且到达导电通孔层VG中的导电触点675。该路径继续至导电通孔层VIA0中的导电通孔688，接着至M1金属层中的导体670，接着至导电通孔层VIA0中的导电通孔690，且接着至M0金属层中的导体656。最后，该路径经由导电通孔层VG中的导电触点676至栅电极612结束。因此，在至少一实施例中，通过以所述方式连接导体的相邻对657、660，不同的组件可连接，而不需要如其他方法一样的迂回布线。因此，这种配置节省了布线资源，且由于较短的路径而降低了功耗。
图6B是根据一些实施例的另一电路区域692的布局图的示意图。除了电路区域692不包括导电通孔688及导电通孔690以外，电路区域692与图6A中的电路区域600相同(类似的元件号是指类似的组件)。相反，在这个实例实施例中，电路区域692在导电通孔层VIA0中具有长形导电槽通孔694，其将导体657及导体660连接至导体670。在一些实施例中，长形导电通孔694为矩形且具有一长轴，该长轴在第二方向上延伸至至少等于导体657与导体660之间的间隔的距离。以这种方式，长形导电通孔694界定了将导体657、660连接至导体670的长轴。在这个特定实施例中，长形导电通孔694具有一长轴，该长轴等于节距P加上导体657宽度的一半加上导体660宽度的一半。在这个特定实施例中，长形导电通孔694亦在第一方向上界定了一短轴，该短轴等于导体670的宽度。以这种方式，长形导电通孔694界定了将导体657、660连接至导体670的长轴。在这个特定实施例中，长形导电通孔694具有一长轴，该长轴等于节距P加上导体657宽度的一半加上导体660宽度的一半。在这个特定实施例中，长形导电通孔694亦在第一方向上界定了等于导体670的宽度的短轴。以这种方式，长形导电通孔694最小化了导体657、660、670之间的接触电阻。在一些实施例中，长形导电通孔的长轴可以任何其他适合距离设置，且短轴可以任何其他适合距离设置。
图7是根据一些实施例的产生布局图的方法700的流程图。
根据一些实施例，方法700是可实施的，举例而言，使用EDA系统700(图9，下面讨论)及集成电路(integrated circuit，IC)制造系统800(图10，下面讨论)。关于方法700，布局图的实例包括本文所揭示的布局图、或类似者。可根据方法700制造的半导体装置的实例包括图1中的半导体装置100。
在图7中，方法700包括方块702～704。在方块702处，产生布局图，其中包括表示一或多个电路区域的图案，如以上图1至图6B所揭示。对应于由方块702产生的布局图的半导体装置的实例包括图1的半导体装置100。下面将参考图8A更详细地讨论方块702。流程自方块702进行至方块704。
在方块704处，根据布局图，进行以下各者中的至少一者：(A)进行一或多个光学微影术曝光，或(b)制造一或多个半导体遮罩，或(C)制造半导体装置层的一或多个组件。见以下图9的讨论。
图8A是根据一些实施例的产生布局图的方法800的流程图。
更具体而言，图8A的流程图显示了额外方块，这些方块展示了根据一或多个实施例的可在图7的方块702中实施的程序的一实例。
在图8A中，方块702包括方块802～806。在方块802处，在布局图中产生M0层，M0层包括在第一方向上延伸的第一导体区域及在第一方向上延伸的第二导体区域，其中第二导体直接相邻于第一导体。在一些实施例中，第一导体区域及第二导体区域对应于布局图中表示图2A、图2B中的导体253及导体255、图3A、图3B中的导体355及导体356、图4A、图4B中的导体456及导体457、图5A、图5B中的导体554及导体555、图6A、图6B中的导体656及导体657的区域。
在方块804处，产生M1层，M1层包括在第二方向上延伸的第三导体区域，其中第二方向相交于第一方向。在一些实施例中，第三导体区域对应于布局图中表示图2A、图2B中的导体270、图3A、图3B中的导体370、图4A、图4B中的导体470、图5A、图5B中的导体570、图6A、图6B中的导体670的区域。
在方块806处，产生VIA0层，VIA0层包括将第一导体区域连接至第三导体区域的第一导电通孔区域及将第二导体区域连接至第三导体区域的第二导电通孔区域。在一些实施例中，第一导电通孔区域及第二导电通孔区域对应于布局图中表示图2A中的导电通孔288及导电通孔290、图3A中的导电通孔388及导电通孔390、图4A中的导电通孔488及导电通孔490、图5A中的导电通孔588及导电通孔590、图6A中的导电通孔688及导电通孔690的区域。
图8B是根据一些实施例的基于布局图制造半导体装置的一或多个组件的方法808的流程图。
更具体而言，图8B的流程图显示了额外方块，这些方块展示根据一或多个实施例的可在图7的方块704中实施的程序的一实例。
在图8B中，方块704包括方块810、812、814。在方块810处，沉积且图案化第一金属层，以获得在第一方向上延伸的多个导体，其中这些导体在第二方向上以一节距间隔开，且其中这些导体包含一第一导体及一第二导体，该第一导体及该第二导体在第二方向上以该节距彼此间隔开。在一些实施例中，第一导体及第二导体对应于图2A、图2B中的导体253及导体255、图3A、图3B中的导体355及导体356、图4A、图4B中的导体456及导体457、图5A、图5B中的导体554及导体555、图6A、图6B中的导体656及导体657。
实例制造制程开始于基板，诸如关于图2C至图2E所述的基板202。在至少一实施例中，基板包含硅、硅锗(SiGe)、砷化镓、或其他适合的半导体材料。使用对应于本文描述的布局图中的一或多个主动区的一或多个遮罩，在基板中或基板上方形成主动区。在基板上方沉积栅极介电材料层。栅极介电材料层的实例材料包括但不限于高k介电层、界面层及/或其组合。在一些实施例中，栅极介电材料层通过原子层沉积(atomic layer deposition，ALD)或其他适合技术沉积于基板上方。栅电极层沉积于栅极介电材料层上方。栅电极层的实例材料包括但不限于多晶硅、金属、Al、AlTi、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN、及/或其他适合的导电材料。在一些实施例中，栅电极层通过化学气相沉积(chemical vapordeposition，CVD)、物理气相沉积(PVD或溅射)、电镀、原子层沉积(atomic layerdeposition，ALD)、及/或其他适合制程来沉积。接着，使用对应于本文描述的布局图中的一或多个栅电极的一或多个遮罩来执行图案化制程。结果，栅极介电材料层经图案化为一或多个栅极介电层，诸如栅极介电层207、209，且栅电极层经图案化为一或多个栅电极，诸如关于图2C描述的栅电极212。在至少一实施例中，通过沉积及图案化在各个栅电极的相对侧上形成间隔物。间隔物的实例材料包括但不限于氮化硅、氧氮化物、碳化硅及其他适合材料。实例沉积制程包括但不限于电浆增强化学气相沉积(plasma enhanced chemicalvapor deposition，PECVD)、低压化学气相沉积(low-pressure chemical vapordeposition，LPCVD)、次大气压化学气相沉积(sub-atmospheric chemical vapordeposition，SACVD)、原子层沉积(atomic layer deposition，ALD)、或类似者。实例图案化制程包括但不限于湿式蚀刻制程、干式蚀刻制程、或其组合。漏极/源极区，诸如关于图2C描述的漏极/源极区203、205，形成于基板的主动区中。在至少一实施例中，通过使用栅电极及间隔物作为遮罩来形成漏极/源极区。举例而言，漏极/源极区的形成通过离子布植或扩散制程来执行。取决于装置或晶体管的类型，漏极/源极区掺杂有p型掺杂(诸如硼或BF2)、n型掺杂(诸如磷或砷)、及/或其组合物。导电层(例如，金属)沉积于基板上方，从而形成电连接至漏极/源极区。执行平坦化制程以平坦化导电层，导致漏极/源极触点(诸如关于图2C描述的漏极/源极触点233、235)与下伏漏极/源极区电接触。平坦化制程包含例如化学机械研磨(chemical mechanical polish，CMP)制程。介电层沉积于基板上方，其上形成漏极/源极触点。介电层经蚀刻，且经蚀刻部分填充有导电材料(诸如金属)，以获得一或多个导电触点，诸如关于图2C描述的导电触点282。执行平坦化制程。包括导电材料(诸如金属)的M0层沉积于经平坦化结构上方且经图案化以获得各种导体，诸如关于图2C至图2D描述的导体253、255。
在方块812处，执行沉积及蚀刻以获得至少一导电通孔，该至少一导电通孔在第一导体及第二导体上方且与第一导体及第二导体电接触。在一些实施例中，该至少一导电通孔对应于图2A中的导电通孔288及导电通孔290以及图2B中的导电通孔294、图3A中的导电通孔388及导电通孔390以及图3B中的导电通孔394、图4A中的导电通孔488及导电通孔490以及图4B中的导电通孔494、图5A中的导电通孔588及导电通孔590以及图5B中的导电通孔594、图6A中的导电通孔688及导电通孔690以及图6B中的导电通孔694。
在实例制程中，在经图案化M0层上方沉积介电层。介电层经蚀刻，且经蚀刻部分填充有导电材料(诸如金属)，以在V0层中获得一或多个导电通孔。举例而言，V0层包含关于图2C至图2D所述的导电通孔288、290，或关于图2E所述的长形导电通孔294。接着执行平坦化制程。
在方块814处，沉积且图案化第二金属层且以获得在第二方向上延伸的第三导体，其中第二方向相交于第一方向。第三导体在该至少一导电通孔上方且与的电接触，以电连接第一导体与第二导体。在一些实施例中，第三导体区域对应于图2A、图2B中的导体270、图3A、图3B中的导体370、图4A、图4B中的导体470、图5A、图5B中的导体570、图6A、图6B中的导体670。
在实例制程中，在V0层中一或多个导电通孔的形成结束时获得的经平坦化结构上方沉积包括导电材料(诸如金属)的M1层。M1层经图案化以获得各种导体，诸如关于图2C至图2E描述的导体270。导体270经由如关于图2D所述的导电通孔288、290或经由如关于图2E所述的长形导电通孔294电连接导体253、255。
所述方法包括实例操作，但不一定要求按照所示次序执行。根据本揭露的实施例的精神及范畴，可适当地添加、替换、改变次序、及/或消除操作。组合不同特征及/或不同实施例的实施例在本揭露的范畴内，且在阅读本揭露的一实施例之后对于本领域普通技术人员将是显而易见的。
在一些实施例中，上述至少一方法(多种)全部或部分由至少一EDA系统执行。在一些实施例中，EAD系统可用作下文讨论的IC制造系统的设计室的部分。
图9是根据一些实施例的电子设计自动化(electronic design automation，EDA)EDA系统900的方块图。EDA系统900用以产生如上文关于图8A所述的布局图。
在一些实施例中，EDA系统900包括APR系统。本文描述的设计布局图的方法表示根据一或多个实施例的布线配置，可例如使用根据一些实施例的EDA系统900实施。
在一些实施例中，EDA系统900系包括至少一硬件处理器902及非暂时性、计算机可读储存媒体904的通用计算装置。储存媒体904编码有(即，储存)计算机程序码906(即，一组计算机可执行指令)。由硬件处理器902执行指令906表示(至少部分)EDA工具，EDA工具根据一或多个实施例(下文的所提及制程及/或方法)实施本文所述方法的一部分或全部。
处理器902通过总线908电耦合至计算机可读储存媒体904。处理器902亦通过总线908电耦合至I/O接口910。网络接口912亦通过总线908电连接至处理器902。网络接口912连接至网络914，使得处理器902及计算机可读储存媒体904能够通过网络914连接至外部元件。处理器902用以执行编码于计算机可读储存媒体904中的计算机程序码906，以便使得系统900可用于执行所提及制程及/或方法的一部分或全部。在一或多个实施例中，处理器902为中央处理单元(central processing unit，CPU)、多处理器、分散式处理系统、特殊应用集成电路(application specific integrated circuit，ASIC)、及/或适合处理单元。
在一或多个实施例中，计算机可读储存媒体904为电子、磁性、光学、电磁、红外、及/或半导体系统(或设备或装置)。举例而言，计算机可读储存媒体904包括半导体或固态记忆体、磁带、可卸除式计算机磁盘、随机存取记忆体(random access memory，RAM)、只读记忆体(read-only memory，ROM)、硬磁盘、及/或光盘。在使用光盘的一或多个实施例中，计算机可读储存媒体904包括光盘只读记忆体(compact disk-read only memory，CD-ROM)、光盘-读取/写入(compact disk-read/write，CD-R/W)、及/或数字视频光盘(digitalvideo disc，DVD)。
在一或多个实施例中，储存媒体904储存计算机程序码906，该计算机程序代码906用以使得EDA系统900(其中该执行表示(至少部分)EDA工具)可用于执行所提及制程及/或方法的一部分或全部。在一或多个实施例中，储存媒体904亦储存信息，该信息促进执行所提及制程及/或方法的一部分或全部。在一或多个实施例中，储存媒体904储存标准单元库907，这些标准单元包括如本文中所揭示的此类标准单元。
EDA系统900包括I/O接口910。I/O接口910耦合至外部电路。在一或多个实施例中，I/O接口910包括键盘、小键盘、鼠标、轨迹球、轨迹垫、触控式屏幕、及/或用于传达信息及命令至处理器902的标方向键。
EDA系统900亦包括耦合至处理器902的网络接口912。网络接口912允许EDA系统900与网络914通讯，一或多个其他计算机系统连接至该网络914。网络接口912包括无线网络接口，诸如蓝牙、WIFI、WIMAX、GPRS、或WCDMA；或有线网络接口，诸如ETHERNET、USB、或IEEE-1364。在一或多个实施例中，所提及制程及/或方法的一部分或全部实施于两个或两个以上系统900中。
EDA系统900用以经由I/O接口910接收信息。经由I/O接口910接收的信息包括以下各者中的一或多者：指令、数据、设计规则、标准单元库、及/或供处理器902处理的其他参数。信息经由总线908传送至处理器902。EDA系统900用以经由I/O接口910接收与UI相关的信息。信息作为使用者界面(user interface，UI)942储存于计算机可读媒体904中。
在一些实施例中，所提及制程及/或方法的一部分或全部实施为独立软件应用程序，以供处理器执行。在一些实施例中，所提及制程及/或方法的一部分或全部实施为是额外软件应用程序的一部分的软件应用程序。在一些实施例中，所提及制程及/或方法的一部分或全部实施为对软件应用程序的插件。在一些实施例中，所述制程及/或方法中的至少一者被实施为作为EDA工具的一部分的软件应用。在一些实施例中，所提及制程及/或方法的一部分或全部实施为由EDA系统900使用的软件应用程序。在一些实施例中，包括标准单元的布局图使用诸如购自CADENCE DESIGN SYSTEMS，Inc.的
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的工具或另一适合布局产生工具来产生。
在一些实施例中，制程实施为储存于非暂时性计算机可读记录媒体中的程序的功能。非暂时性计算机可读记录媒体的实例包括但不限于外部/可卸除式及/或内部/嵌入式储存器或记忆体单元，例如以下各者中的一或多者：光盘，诸如DVD；磁盘，诸如硬盘；半导体记忆体，诸如ROM、RAM、记忆体卡、及类似者。
图10为根据一些实施例的集成电路(integrated circuit，IC)制造系统1000及与其相关联的IC制造流程的方块图。制造系统1000用以制造上述半导体装置100(见图1)。
在一些实施例中，基于布局图，例如，使用制造系统1000制造以下各者中的至少一者：(A)一或多个半导体遮罩或(b)半导体集成电路层中的至少一组件。
在图10中，IC制造系统1000包括实体，诸如设计室1020、遮罩室1030、及IC制造商/晶圆厂(“fab”)1050，这些实体在设计、开发、及制造循环及/或与制造IC装置1060相关的服务中彼此互动。系统1000中的实体通过通讯网络连接。在一些实施例中，通讯网络为单一网络。在一些实施例中，通讯网络为多种不同网络，诸如以太网络及网际网络。通讯网络包括有线及/或无线通讯通道。各个实体与其他实体中的一或多者互动，且提供服务至其他实体中的一或多者及/或自其他实体中的一或多者接收服务。在一些实施例中，设计室1020、遮罩室1030、及IC晶圆厂1050中的两者或两者以上通过单一较大公司拥有。在一些实施例中，设计室1020、遮罩室1030、及IC晶圆厂1050中的两者或两者以上共存于共同设施中且使用共同资源。
设计室(或设计团队)1020产生IC设计布局图1022。IC设计布局图1022包括针对IC装置1060设计的各种几何图案。几何图案对应于构成待制造的IC装置1060的各种组件的金属、氧化物、或半导体层图案。各种层组合以形成各种IC特征。举例而言，IC设计布局图1022的一部分包括各种IC特征，诸如待形成于半导体基板(诸如硅晶圆)中及设置于半导体基板上的各种材料层中的主动区、栅电极、源极及漏极、层间互连的金属接线或通孔、及用于接合衬垫的开口。设计室1020实施适当的设计程序以形成IC设计布局图1022。设计程序列包括逻辑设计、实体设计或置放及布线中的一或多者。IC设计布局图1022在具有几何图案的信息的一或多个数据文件中呈现。举例而言，IC设计布局图1022可以GDSII文件格式或DFII文件格式表达。
遮罩室1030包括数据准备1032及遮罩制造1044。遮罩室1030使用IC设计布局图1022来制造一或多个遮罩1045，用于根据IC设计布局图1022来制造IC装置1060的各种层。遮罩室1030执行遮罩数据准备1032，其中IC设计布局图1022转译成代表性数据文件(“representative data file，RDF”)。遮罩数据准备1032提供RDF至遮罩制造1044。遮罩制造1044包括遮罩书写器。遮罩书写器将RDF转换为基板，诸如遮罩(主光罩)1045或半导体晶圆1053上的影像。设计布局图1022由遮罩数据准备1032操控，以符合遮罩书写器的特定特性及/或IC晶圆厂1050的要求。在图10中，遮罩数据准备1032及遮罩制造1044被示出为分离元件。在一些实施例中，遮罩数据准备1032及遮罩制造1044可统称为遮罩数据准备。
在一些实施例中，遮罩数据准备1032包括光学邻近校正(optical proximitycorrection，OPC)，其使用微影术增强技术来补偿影像误差，诸如可产生自绕射、干涉、其他制程效应及类似者的影像误差。OPC调整IC设计布局图1022。在一些实施例中，遮罩数据准备1032包括进一步的解析度增强技术(resolution enhancement techniques，RET)，诸如离轴照明、子解析度辅助特征、相转移遮罩、其他适合的技术、及类似者或其组合。在一些实施例中，反向微影技术(inverse lithography technology，ILT)亦经使用，该技术将OPC作为反向成像问题处置。
在一些实施例中，遮罩数据准备1032包括检查IC设计布局图1022的遮罩规则检查器(mask rule checker，MRC)，该遮罩规则检查器已经历了运用一组遮罩产生规则的OPC中的制程，该组遮罩产生规则含有某些几何及/或连接性约束以确保足够余裕、考虑半导体制造制程中的可变性及类似者。在一些实施例中，MRC修改IC设计布局图1022以在遮罩制造1044期间补偿限制，该遮罩制造可撤销通过OPC执行的修改的部分以便满足遮罩产生规则。
在一些实施例中，遮罩数据制备1032包括微影术制程检查(lithography processchecking，LPC)，其模拟将由IC晶圆厂1050实施以制造IC装置1060的处理。LPC基于IC设计布局图1022模拟该处理以产生经模拟制造的装置，诸如IC装置1060。LPC模拟中的处理参数可包括与IC制造循环的各种制程相关联的参数、与用于制造IC的工具相关联的参数、及/或制造制程的其他态样。LPC考虑各种因素，诸如虚像对比度、焦深(“depth of focus，DOF”)、遮罩误差增强因素(“mask error enhancement factor，MEEF”)、其他适合因素、及类似者或其组合。在一些实施例中，在经模拟制造装置已通过LPC产生之后，若经模拟装置形状上并未足够逼近而不能满足设计规则，则OPC及/或MRC经重复以进一步精细化IC设计布局图1022。
应理解，遮罩数据准备1032之上述描述已出于清楚目的予以了简化。在一些实施例中，数据准备1032包括额外特征，诸如逻辑运算(logic operation，LOP)以根据制造规则来修改IC设计布局图1022。另外，在数据准备1032期间施加至IC设计布局图1022的制程可按多种不同次序执行。
在遮罩数据准备1032之后且在遮罩制造1044期间，遮罩1045或遮罩1045群组基于经修改的IC设计布局图1022来制造。在一些实施例中，遮罩制造1044包括基于IC设计布局图1022执行一或多个微影术曝光。在一些实施例中，电子束(electron-beam，e-beam)或多个电子束的机构用以基于经修改的IC设计布局图1022在遮罩(光罩或主光罩)1045上形成图案。遮罩1045可以各种技术形成。在一些实施例中，遮罩1045使用二元技术形成。在一些实施例中，遮罩图案包括不透明区及透明区。用以曝光已涂布于晶圆上的影像敏感材料层(例如，光阻剂层)的诸如紫外(ultraviolet；UV)光束的辐射束通过不透明区阻断，且透射穿过透明区。在一实例中，遮罩1045的二元遮罩版本包括二元遮罩的透明基板(例如，熔融石英)及不透明区中涂布的不透明材料(例如，铬)。在另一实例中，遮罩1045使用相转移技术形成。在遮罩1045的相转移遮罩(phase shift mask，PSM)版本中，形成于相转移遮罩上的图案中的各种特征用以具有适当的相位差以增强解析度及成像品质。在各种实例中，相转移遮罩可为经衰减PSM或交变PSM。通过遮罩制造1044产生的遮罩用于多种制程中。举例而言，此类遮罩用于离子布植制程中以在半导体晶圆1053中形成各种掺杂区、用于蚀刻制程中以在半导体晶圆1053中形成各种蚀刻区、及/或在其他适合制程中。
IC晶圆厂1050为IC制造业务，该IC制造业务包括用于制造多种不同IC产品的一或多个制造设施。在一些实施例中，IC晶圆厂1050为半导体代工。举例而言，可存在用于多种IC产品的前段制造(前段制程(front-end-of-line，FEOL)制造)的制造设施，而第二制造设施可提供用于IC产品的互连及封装的后段制造(后段制程(back-end-of-line，BEOL)制造)，且第三制造设施可提供用于代工业务的其他服务。
IC晶圆厂1050包括制造工具1052，其用以在半导体晶圆1053上执行各种制造操作，从而根据遮罩(例如，遮罩1045)制造IC装置1060。在各种实施例中，制造工具1052包括晶圆步进机、离子布植器、光阻剂涂布器、制程室(例如，CVD室或LPCVD炉)、CMP系统、电浆蚀刻系统、晶圆清洁系统、或能够执行本文所讨论的一或多个适合制造制程的其他制造装置。
IC晶圆厂1050使用通过遮罩室1030制造的遮罩1045以制造IC装置1060。因此，IC晶圆厂1050至少间接地使用IC设计布局图1022来制造IC装置1060。在一些实施例中，半导体晶圆1053通过IC晶圆厂1050使用遮罩1045制造以形成IC装置1060。在一些实施例中，IC制造包括至少间接基于IC设计布局图1022执行一或多个微影术曝光。半导体晶圆1053包括硅基板、或上面形成有材料层的其他适当基板。半导体晶圆1053进一步包括各种掺杂区、介电特征、多位准互连、及类似者(形成于后续制造步骤)中的一或多者。
关于集成电路(integrated circuit，IC)制造系统(例如，图10的系统1000)、及与其相关联的IC制造流程的详细信息，如2016年2月9日授予的美国专利第9,256,709号、2015年10月1日发布的美国授权前公开第20150278429号、2014年2月6日发布的美国授权前公开第20140040838号、2007年8月21日授予的美国专利第7,260,442号，以上各者全文以引用的方式并入本文中。
在一实施例中，半导体装置包含第一金属层，该第一金属层包括：沿第一方向延伸的第一导体；沿第一方向延伸的第二导体，其中第二导体与第一导体直接相邻；第二金属层，该第二金属层包含沿第二方向延伸的第三导体，其中第二方向相交于第一方向；及至少一导电通孔，该至少一导电通孔经由第三导体连接第一导体与第二导体。
在一实施例中，一种制造半导体装置的方法包含沉积且图案化第一金属层，以获得沿第一方向延伸的多个导体。这些导体在第二方向上以一节距间隔开，且这些导体包括第一导体及第二导体，该第一导体及该第二导体在第二方向上以该节距彼此间隔开。该方法进一步包含蚀刻且沉积至少一导电通孔，该至少一导电通孔在第一导体及第二导体上方且与第一导体及第二导体电接触。该方法进一步包含沉积且图案化第二金属层以获得在第二方向上延伸的第三导体。第二方向相交于第一方向。第三导体在该至少一导电通孔上方且与其电接触，以电连接第一导体与第二导体。
在一实施例中，系统包含：至少一处理器；及至少一记忆体，该至少一记忆体储存用于一或多个程序的计算机程序码；其中当该至少一处理器执行储存于该至少一记忆体中的计算机程序码时，该计算机程序码及该至少一处理器用以使系统产生半导体装置的一布局图，该布局图储存于非暂时性计算机可读媒体上，产生布局图包括：在M0层区域中产生在第一方向上延伸的第一导体区域；在第一方向上延伸的第二导体区域，其中第二导体区域直接相邻于第一导体区域；在M1层区域中产生在第二方向上延伸的第三导体区域，其中第二方向相交于第一方向；及在VIA0层区域中产生将第一导体区域连接至第三导体区域的第一导电通孔区域；及将第二导体区域连接至第三导体区域的第二导电通孔区域。
前述内容概述若干实施例的特征，使得熟悉此项技术者可更佳地理解本揭露的一实施例的态样。熟悉此项技术者应了解，其可易于使用本揭露的一实施例作为用于设计或修改用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭露的一实施例的精神及范畴，且此类等效构造可在本文中进行各种改变、取代及替代而不偏离本揭露的一实施例的精神及范畴。
本揭示的一实施例提供一种半导体装置，包含一第一金属层、一第二金属层以及至少一导电通孔。第一金属层包含在一第一方向上延伸的一第一导体以及在该第一方向上延伸的一第二导体，其中该第二导体直接相邻于该第一导体。第二金属层包含在一第二方向上延伸的一第三导体，其中该第二方向相交于该第一方向。至少一导电通孔经由该第三导体连接该第一导体与该第二导体。
在一实施例中，该第二金属层在该第一金属层上方。
在一实施例中，该第一金属层为一M0层，且该第二金属层为一M1层。
在一实施例中，该至少一导电通孔包含将该第三导体连接至该第一导体的一第一导电通孔以及将该第三导体连接至该第二导体的一第二导电通孔。
在一实施例中，该至少一导电通孔包含一导电槽通孔，该导电槽通孔在该第二方向上拉长，且将该第三导体连接至该第一导体及该第二导体两者。
在一实施例中，该第一金属层包含在该第一方向上延伸且在该第二方向上以一节距彼此间隔开的多个导体，及这些导体包含该第一导体及该第二导体，该第一导体与该第二导体在该第二方向上以该节距彼此间隔开。
在一实施例中，该第一金属层包含在该第一方向上延伸且在该第二方向上彼此间隔开的多个导体，及在该第二方向上，该第一金属层中的这些导体中没有其他导体配置于该第一导体与该第二导体之间。
在一实施例中，半导体装置进一步包含一第一晶体管、一第二晶体管以及一第三晶体管。第一晶体管包含在该第二方向上延伸的一第一栅电极。第二晶体管包含在该第二方向上延伸的一第二栅电极。第三晶体管包含在该第二方向上延伸的一第三栅电极及一漏极/源极区。其中该第一导体连接至该第一栅电极及该第二栅电极，且该第二导体连接至该漏极/源极区。
在一实施例中，半导体装置进一步包含一第一晶体管以及一第二晶体管。第一晶体管包含在该第二方向上延伸的一第一栅电极。第二晶体管包含在该第二方向上延伸的一第二栅电极及在该第一方向上直接相邻于该第二栅电极的一漏极/源极区。其中该第一导体连接至该第一栅电极，且该第二导体连接至该漏极/源极区。
在一实施例中，半导体装置进一步包含一第一晶体管。第一晶体管包含一第一栅电极、直接相邻于该第一栅电极的一第一侧的一第一漏极/源极区、以及直接相邻于该第一栅电极的一第二侧的一第二漏极/源极区。其中该第一栅电极在该第二方向上延伸。其中该第一侧相对于该第一栅电极相对设置于该第二侧。其中该第一导体连接至该第一栅电极，且该第二导体连接至该第一漏极/源极区及该第二漏极/源极区。
在一实施例中，半导体装置进一步包含一第三漏极/源极区以及一第四漏极/源极区。第三漏极/源极区在该第二方向上与该第一漏极/源极区对准但与该第一漏极/源极区分离，其中该第三漏极/源极区具有与该第一漏极/源极区相反的一掺杂类型。第四漏极/源极区在该第二方向上与该第二漏极/源极区对准但与该第二漏极/源极区分离，其中该第四漏极/源极区具有与该第二漏极/源极区相反的一掺杂类型。
在一实施例中，半导体装置进一步包含一第一晶体管、一第二晶体管以及一第三晶体管。第一晶体管包含在该第二方向上延伸的一第一栅电极。第二晶体管包含在该第二方向上延伸的一第二栅电极。第三晶体管包含在该第二方向上延伸的一第三栅电极。其中该第二栅电极在该第一方向上在该第一栅电极与该第三栅电极之间且直接相邻于该第一栅电极及该第三栅电极。其中该第一导体连接至该第一栅电极，且该第二导体连接至该第二栅电极及该第三栅电极。
在一实施例中，该第一金属层进一步包含在该第一方向上延伸的一第四导体。该第一晶体管进一步包含在该第一方向上直接相邻于该第一栅电极的一第一漏极/源极区。该第三晶体管进一步包含在该第一方向上直接相邻于该第三栅电极的一第二漏极/源极区。该第四导体连接至该第一漏极/源极区及该第二漏极/源极区。
在一实施例中，半导体装置进一步包含一第一晶体管、一第二晶体管以及一第三晶体管。第一晶体管包含在该第二方向上延伸的一第一栅电极。第二晶体管包含在该第二方向上延伸的一第二栅电极。第三晶体管包含在该第二方向上延伸的一第三栅电极。其中该第二栅电极在该第一栅电极与该第三栅电极之间。其中该第一导体连接至该第一栅电极，且该第二导体连接至该第三栅电极。
在一实施例中，半导体装置进一步包含一第一晶体管、一第二晶体管以及一第三晶体管。第一晶体管包含在该第二方向上延伸的一第一栅电极，及直接相邻于该第一栅电极的一第一漏极/源极区。第二晶体管包含在该第二方向上延伸的一第二栅电极。第三晶体管包含在该第二方向上延伸的一第三栅电极。其中该第二栅电极在该第一栅电极与该第三栅电极之间。其中该第一导体连接至该第一漏极/源极区及该第二栅电极。其中该第二导体连接至该第三栅电极。
本揭示的另一实施例提供一种制造一半导体装置的方法，包含以下步骤：沉积且图案化一第一金属层，以获得在一第一方向上延伸的多个导体，其中这些导体在一第二方向上以一节距间隔开，且其中这些导体包含一第一导体及一第二导体，该第一导体与该第二导体在该第二方向上以该节距彼此间隔开；在该第一导体及该第二导体上方蚀刻且沉积至少一导电通孔且与该第一导体及该第二导体电接触；且沉积且图案化一第二金属层，以获得在该第二方向上延伸的一第三导体，其中该第二方向相交于该第一方向，且其中该第三导体在该至少一导电通孔上方且与该至少一导电通孔电接触，以电连接该第一导体与该第二导体。
在一实施例中，该第一方向正交于该第二方向。
在一实施例中，该至少一导电通孔包含一导电槽通孔，该导电槽通孔在该第二方向上拉长，且将该第三导体连接至该第一导体及该第二导体两者。
本揭示的另一实施例提供一种系统，包含至少一处理器以及至少一记忆体。该记忆体储存用于一或多个程序的计算机程序码。其中当该至少一处理器执行储存于该至少一记忆体中的该计算机程序码时，该计算机程序码及该至少一处理器用以使得该系统产生一半导体装置的一布局图，该布局图储存于一非暂时性计算机可读媒体上，该产生布局图包含以下步骤：在一M0层中产生，在一第一方向上延伸的一第一导体区域；及在该第一方向上延伸的一第二导体区域，其中该第二导体区域直接相邻于该第一导体区域；在一M1层中产生在一第二方向上延伸的一第三导体区域，其中该第二方向相交于该第一方向；及在一VIA0层中产生，将该第一导体区域连接至该第三导体区域的一第一导电通孔区域；及将该第二导体区域连接至该第三导体区域的一第二导电通孔区域。
在一实施例中，该产生布局图进一步包含以下步骤：产生一第一栅电极区，其中该第一栅极区在该第二方向上延伸；产生一第二栅电极区，其中该第二栅极区在该第二方向上延伸；产生相邻于该第一栅极区及该第二栅电极区中的至少一者的一漏极/源极区；产生将该第一导体区域连接至该第一栅电极区的一第三导电通孔区域；及产生将该第二导体区域连接至该第二栅电极区或该漏极/源电极区域的一第四导电通孔。

Claims (10)

1.一种半导体装置，其特征在于，包含：
一第一金属层，包含：
在一第一方向上延伸的一第一导体；以及
在该第一方向上延伸的一第二导体，其中该第二导体直接相邻于该第一导体；
一第二金属层，包含在一第二方向上延伸的一第三导体，其中该第二方向相交于该第一方向；以及
至少一导电通孔，经由该第三导体连接该第一导体与该第二导体。
2.根据权利要求1所述的半导体装置，其特征在于，该第二金属层在该第一金属层上方。
3.根据权利要求1所述的半导体装置，其特征在于，该第一金属层为一M0层，且该第二金属层为一M1层。
4.根据权利要求1所述的半导体装置，其特征在于，该至少一导电通孔包含：
将该第三导体连接至该第一导体的一第一导电通孔；及
将该第三导体连接至该第二导体的一第二导电通孔。
5.根据权利要求1所述的半导体装置，其特征在于，该至少一导电通孔包含一导电槽通孔，该导电槽通孔在该第二方向上拉长，且将该第三导体连接至该第一导体及该第二导体两者。
6.根据权利要求1所述的半导体装置，其特征在于：
该第一金属层包含在该第一方向上延伸且在该第二方向上以一节距彼此间隔开的多个导体，及
所述多个导体包含该第一导体及该第二导体，该第一导体与该第二导体在该第二方向上以该节距彼此间隔开。
7.根据权利要求1所述的半导体装置，其特征在于，
该第一金属层包含在该第一方向上延伸且在该第二方向上彼此间隔开的多个导体，及
在该第二方向上，该第一金属层中的所述多个导体中没有其他导体配置于该第一导体与该第二导体之间。
8.根据权利要求1所述的半导体装置，其特征在于，进一步包含：
一第一晶体管，包含在该第二方向上延伸的一第一栅电极；
一第二晶体管，包含在该第二方向上延伸的一第二栅电极；及
一第三晶体管，包含在该第二方向上延伸的一第三栅电极及一漏极/源极区；
其中该第一导体连接至该第一栅电极及该第二栅电极，且该第二导体连接至该漏极/源极区。
9.一种制造一半导体装置的方法，其特征在于，包含以下步骤：
沉积且图案化一第一金属层，以获得在一第一方向上延伸的多个导体，其中所述多个导体在一第二方向上以一节距间隔开，且其中所述多个导体包含一第一导体及一第二导体，该第一导体与该第二导体在该第二方向上以该节距彼此间隔开；
在该第一导体及该第二导体上方蚀刻且沉积至少一导电通孔且与该第一导体及该第二导体电接触；且
沉积且图案化一第二金属层，以获得在该第二方向上延伸的一第三导体，其中该第二方向相交于该第一方向，且其中该第三导体在该至少一导电通孔上方且与该至少一导电通孔电接触，以电连接该第一导体与该第二导体。
10.一种用于制造半导体装置的系统，其特征在于，包含：
至少一处理器；及
至少一记忆体，该记忆体储存用于一或多个程序的计算机程序码；
其中当该至少一处理器执行储存于该至少一记忆体中的该计算机程序码时，该计算机程序码及该至少一处理器用以使得该系统产生一半导体装置的一布局图，该布局图储存于一非暂时性计算机可读媒体上，该产生布局图包含以下步骤：
在一M0层中产生，
在一第一方向上延伸的一第一导体区域；及
在该第一方向上延伸的一第二导体区域，其中该第二导体区域直接相邻于该第一导体区域；
在一M1层中产生在一第二方向上延伸的一第三导体区域，其中该第二方向相交于该第一方向；及
在一VIA0层中产生，
将该第一导体区域连接至该第三导体区域的一第一导电通孔区域；及
将该第二导体区域连接至该第三导体区域的一第二导电通孔区域。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
US10483343B2 (en) * 2017-06-16 2019-11-19 Huawei Technologies Co., Ltd. Inductors for chip to chip near field communication
US11055469B2 (en) * 2018-07-31 2021-07-06 Taiwan Semiconductor Manufacturing Company Ltd. Power structure with power pick-up cell connecting to buried power rail

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