TWI842377B - 積體電路及其製造方法 - Google Patents

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TWI842377B
TWI842377B TW112104356A TW112104356A TWI842377B TW I842377 B TWI842377 B TW I842377B TW 112104356 A TW112104356 A TW 112104356A TW 112104356 A TW112104356 A TW 112104356A TW I842377 B TWI842377 B TW I842377B
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蕭志民
吳佳典
賴建文
曾健庭
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台灣積體電路製造股份有限公司
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Abstract

一種積體電路，包括第一主動區、第一接觸件、第一閘極、第一導線、第一導體和第一通孔。在一些實施例中，第一主動區在第一方向上延伸。在一些實施例中，第一接觸件在第二方向上延伸，且至少與第一主動區重疊。在一些實施例中，第一閘極在第二方向上延伸，且與第一主動區重疊。在一些實施例中，第一導線在第一方向上延伸，且與第一閘極重疊。在一些實施例中，第一導體與第一接觸件、第一閘極和第一導線重疊，且在第一方向和第二方向上延伸。在一些實施例中，第一通孔位於第一導體和第一導線之間，且將第一導體和第一導線電連接在一起。

Description

積體電路及其製造方法
本揭示內容是關於一種積體電路及積體電路的製造方法。
積體電路(integrated circuit，IC)小型化的最新趨勢已導致更小的裝置消耗更少的功率，但以更高的速度提供更多功能。小型化過程也導致了更嚴格的設計和製造規範以及可靠性挑戰。各種電子設計自動化(electronic design automation，EDA)工具生成、優化和驗證標準單元佈局設計，同時確保滿足標準單元佈局設計和製造規範。
本揭示內容的一些實施例包括一種積體電路。在一些實施例中，積體電路包括在第一方向上延伸且位於基板的第一層上的第一主動區。在一些實施例中，所述積體電路還包括第一接觸件，所述第一接觸件在不同於所述第一方向的第二方向上延伸，位於不同於所述第一層的第二層上，並且至少與所述第一主動區重疊。在一些實施例中， 積體電路還包括第一閘極，第一閘極在第二方向上延伸，與第一主動區重疊，並且位於與第一層不同的第三層上。在一些實施例中，積體電路還包括第一導線，第一導線在第一方向上延伸，與第一閘極重疊，並且位於不同於第一層、第二層和第三層的第四層上。在一些實施例中，積體電路還包括在第一方向和第二方向上延伸的第一導體，與第一接觸件、第一閘極和第一導線重疊，並且在不同於第一層、第二層、第三層和第四層的第五層上。在一些實施例中，積體電路還包括在第一導體與第一導線之間的第一通孔，第一通孔將第一導體和第一導線電連接在一起。
本揭示內容的一些實施例包括一種積體電路。在一些實施例中，積體電路包括在第一方向上延伸且位於基板的第一層上的第一主動區。在一些實施例中，積體電路還包括第二主動區，第二主動區在第一方向上延伸，位於第一層上，並且在不同於第一方向的第二方向上與第一主動區分隔。在一些實施例中，積體電路還包括第一接觸件，第一接觸件在第二方向上延伸，位於與第一層不同的第二層上，並且與第二主動區重疊。在一些實施例中，積體電路還包括第一閘極，第一閘極在第二方向上延伸，與第一主動區和第二主動區重疊，並且位於與第一層不同的第三層上。在一些實施例中，積體電路還包括第一導線，第一導線在第一方向上延伸，並與第一閘極重疊，並且位於不同於第一層、第二層和第三層的第四層上。在一些實施例中，所述積體電路還包括第一導體，所述第一導體在所述 第一方向和所述第二方向上延伸，與所述第一主動區、所述第一閘極和所述第一導線重疊，並且位於與第一層、第二層、第三層和第四層不同的第五層上。在一些實施例中，積體電路還包括位於第一導體與第一導線之間的第一通孔，第一通孔將第一導體和第一導線電連接在一起。在一些實施例中，積體電路還包括在第一方向和第二方向上延伸的第二導體，第二導體與第二主動區和第一接觸件重疊，在第一方向上與第一導體分隔，並且至少藉由第一接觸件電連接至第二主動區中的第一區域，並且位於第五層上。
本揭示內容的一些實施例包括一種製造積體電路的方法。在一些實施例中，該方法包括在第一層上的主動區組上方沉積第一導電材料，從而形成接觸件組，主動區組在第一方向上延伸，接觸件組包括第一接觸件，接觸件組在不同於第一方向的第二方向上延伸，並且至少與主動區組的第一主動區重疊。在一些實施例中，該方法還包括在第二層上且在主動區組上方製造閘極組，閘極組在第二方向上延伸，閘極組包括第一閘極，並且閘極組與主動區組重疊。在一些實施例中，該方法還包括在接觸件組上方製造第一通孔組，以及在閘極組上方製造第二通孔組，第二通孔組包括在第一閘極上方的第一通孔。在一些實施例中，該方法還包括在第三層上且在至少接觸件組上方沉積第二導電材料，從而形成第一導線組，第三層在第一層和第二層之上，第一導線組包括第一導線，第一導線在第一方向上延伸，與第一閘極重疊，並且藉由第一通孔電連接 第一閘極。在一些實施例中，該方法還包括在第一導線組上方製造第三通孔組，第三通孔組包括在第一導線上方的第二通孔。在一些實施例中，該方法還包括在第四層上且在至少第一導線組上方沉積第三導電材料，從而形成導體組，第四層在第一層、第二層和第三層之上，導體組包括在第一方向和第二方向上延伸的第一導體，第一導體與第一閘極重疊，並且藉由第二通孔電連接至第一導線。
100:佈局設計
100A~100D:部分、設計
101、302a~302d、304a~304d:單元
101a~101d、201a~201d:單元邊界
102:主動區圖案組
102a、102b、104a~104f、108a~108d、110a~110e、112a~112d、120a~120c、122a、122b、130a~130e、130c1、130c2、130d1~130d3、132a、132b:圖案
104:閘極圖案組
105:切割特徵圖案組
105a:切割特徵圖案
106:接觸件圖案組
106a~106j:接觸件圖案
108:切割特徵圖案組
110、112、120、122、130、132:組
120:導電特徵圖案組
190:放大部分
200、200A~200D、300A~300D、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1900A~1900F:積體電路
202:主動區組
202a、202b:主動區
203:絕緣區
204、504、704、904、1104、1304、1504、1704:閘極組
204a~204f、204c1、204c2:結構
206、506、706、906、1106、1306、1506、1706:接觸件組
206a~206j、506a~506g、706a~706j、906a~906j、 1106a~1106j、1306a~1306i、1506a~1506n、1706a~1706g:接觸件
205、205a、208、208a~208d、306a2、306a3、306b2、306c2、306c3、306d2、306d3:部分
210、212、232、510、512、532、710、712、732、910、912、932、1110、1112、1132、1310、1312、1332、1510、1512、1532、1710、1712、1732:通孔組
210a~210e、212a~212d、232a、232b、510a~510f、512a~512c、532a~532d、710a~710h、712a~712d、732a~732e、910a~910h、912a~912d、932a~932e、1110a~1110h、1112a~1112d、1132a~1132e、1310a~1310g、1312a~1312d、1332a~1332e、1510a~1510g、1512a~1512e、1532a~1532f、1632d1、1632d2、1710a~1710f、1712a、1712b、1732a、1732b:通孔
220、222、230、520、530、720、730、920、930、1120、1130、1320、1330、1520、1522、1530、1720、1722、1730:導體組
220a~220c、220c1~220c3、222a、222b、230a~230e、230c1、230c2、230d1~230d3、306a~306d、306a1、306b1、306c1、520a~520e、530a~530d、720a~720h、730a~730e、920a~920h、930a~930e、1120a~1120f、1130a~1130e、1320a~1320f、1330a~1330e、 1520a~1520f、1522c、1530a~1530f、1630d、1720a~1720d、1730a、1730b:導體
290:基板
1580、1582、1780、1782:單元區
1800A、1800B、2000、2100:方法
1802、1804、1806、1808、1810、1812、1814、1816、1818、1820、1822、1824、1826、1828、1830、1832、2002、2004、2006、2102、2104、2106、2108、2110、2112、2114、2116、2118:操作
1902a:導電層
1904a:絕緣層
1906a:第一絕緣層
1908a:硬遮罩
1910a:光刻底層
1912a:光刻中層
1920a:光刻膠層
1928:導電材料
1930:導體
1932:通孔
1944:第一開口
1946:第二開口
1948:圖案化區域
1950:部分
1952:第三開口
2200、2300:系統
2202:處理器
2204:媒體
2206:代碼、指令
2208:匯流排
2210:I/O介面
2212:網路介面
2214:網路
2216:佈局設計
2218:使用者介面
2220:製造工具
2320:設計室
2322:設計佈局
2330:遮罩室
2332:資料準備
2334:遮罩製造
2345:遮造
2340:IC代工廠
2342:晶圓
2352:製造工具
2360:IC裝置
在結合圖式閱讀時，可以從下面的具體實施方式最佳地理解本揭示內容的各方面。注意，根據行業的標準做法，各種特徵不是按比例繪製的。事實上，為了討論的清楚起見，各種特徵的尺寸可被任意增大或減小。
第1A圖到第1D圖是根據一些實施例的積體電路的佈局設計圖。
第2A圖到第2E圖是根據一些實施例的積體電路的示意圖。
第3A圖到第3D圖是根據一些實施例的對應積體電路的對應頂視圖。
第4圖是根據一些實施例的積體電路的電路圖。
第5圖是根據一些實施例的積體電路的頂視圖。
第6圖是根據一些實施例的積體電路的電路圖。
第7圖是根據一些實施例的積體電路的頂視圖。
第8圖是根據一些實施例的積體電路的電路圖。
第9圖是根據一些實施例的積體電路的頂視圖。
第10圖是根據一些實施例的積體電路的電路圖。
第11圖是根據一些實施例的積體電路的頂視圖。
第12圖是根據一些實施例的積體電路的電路圖。
第13圖是根據一些實施例的積體電路的頂視圖。
第14圖是根據一些實施例的積體電路的電路圖。
第15圖是根據一些實施例的積體電路的頂視圖。
第16圖是根據一些實施例的積體電路的電路圖。
第17圖是根據一些實施例的積體電路的頂視圖。
第18A圖是根據一些實施例的形成或製造積體電路的方法的流程圖。
第18B圖是根據一些實施例的形成或製造積體電路的方法的流程圖。
第19A圖到第19F圖是根據一些實施例的對應中間裝置結構的截面圖。
第20圖是根據一些實施例的製造IC裝置的方法的流程圖。
第21圖是根據一些實施例的生成積體電路的佈局設計的方法的流程圖。
第22圖是根據一些實施例的用於設計IC佈局設計和製造IC電路的系統的示意圖。
第23圖是根據本發明的至少一個實施例的IC製造系統以及與其相關聯的IC製造流程的方塊圖。
以下公開了用於實現本主題的不同特徵的許多不同實施例或示例。下文中描述了元件、材料、值、步驟或佈置等的示例以簡化本揭示內容的一些實施例。當然，這些僅僅是示例性的而非限制性的。也可以考慮其他元件、材料、值、步驟或佈置等。例如，在隨後的描述中，第一特徵形成在第二特徵之上或上包括其中第一特徵和第二特徵形成為直接接觸的實施例，並且還包括其中在第一特徵和第二特徵之間形成附加特徵以使得第一特徵和第二特徵間接接觸的實施例。此外，本揭示內容的一些實施例在各個示例中重複附圖標記數位和/或字母。這種重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
此外，在此使用的空間相關的術語，例如「在…之下」，「在…下」，「在…下方」，「在…之上」，「在…上」等，是為了便於描述，以描述如圖所示的一個元素或特徵與另一個(另一些)元素或特徵的關係。除了圖中所示的朝向之外，這些空間相關術語旨在包括裝置在使用或操作中的不同朝向。裝置可以其他方式定向(旋轉90度或其他定向)，且本文中所使用的空間相關描述符相應地應類似地進行解釋。
根據一些實施例，一種積體電路包括第一主動區、第一接觸件、第一閘極、第一導線、第一導體和第一通孔。
在一些實施例中，第一主動區在第一方向上延伸， 並且位於基板的第一層上。
在一些實施例中，第一接觸件在不同於第一方向的第二方向上延伸。在一些實施例中，第一接觸件在與第一層不同的第二層上。在一些實施例中，第一接觸件至少與第一主動區重疊。
在一些實施例中，第一閘極在第二方向上延伸，與第一主動區重疊，並且位於與第一層不同的第三層上。
在一些實施例中，第一導線在第一方向上延伸，並且與第一閘極重疊。在一些實施例中，第一導線位於不同於第一層、第二層和第三層的第四層上。
在一些實施例中，第一導體與第一接觸件、第一閘極和第一導線重疊。在一些實施例中，第一導體在不同於第一層、第二層、第三層和第四層的第五層上。
在一些實施例中，第一通孔位於第一導體和第一導線之間。在一些實施例中，第一通孔將第一導體和第一導線電連接在一起。
在一些實施例中，第一導體在第一方向和第二方向上延伸。在一些實施例中，藉由在第一方向和第二方向(例如，兩個方向)上延伸第一導體並且藉由將第一導體定位為至少與第一接觸件、第一閘極和第一導線重疊，第一導體提供積體電路中在第一方向或在第二方向上的額外佈線資源，因此與其他方法相比，積體電路至少具有更小的面積或更小的標準單元、更大的佈線靈活性、更低的功率或改善的性能。
第1A圖到第1D圖是根據一些實施例的積體電路的佈局設計100的示意圖。佈局設計100是第2A圖到第2E圖的積體電路200的佈局圖。
第1A圖是佈局設計100的對應部分100A的示意圖，為了便於說明而進行了簡化。第1B圖是佈局設計100的對應部分100B的示意圖，為了便於說明而進行了簡化。第1C圖是佈局設計100的對應部分100C的示意圖，為了便於說明而進行了簡化。第1D圖是佈局設計100的對應部分100D的示意圖，為了便於說明而進行了簡化。
為了便於說明，第1A圖到第1B圖、第2A圖到第2D圖和第3A圖到第7圖中的一個或多個圖的一些標記元件未在第1A圖到第1B圖、第2A圖到第2E圖和第3A圖到第19F圖中的一個或多個圖中標記。在一些實施例中，佈局設計100包括第1A圖到第1D圖中未示出的附加元件。
部分100A包括氧化物擴散(oxide diffusion，OD)層或主動層和擴散區上金屬(metal over diffusion，MD)層的一個或多個特徵。
部分100B包括閘極(POLY)層、閘極上通孔(VG)層、擴散區上通孔(VD)層、金屬0(M0)層、金屬1(M1)層和通孔0(V0)層的一個或多個特徵。
部分100C包括POLY層、VG層、M0層、M1層和V0層的一個或多個特徵。部分100C包括第1B圖的 部分100B的放大部分190。
部分100D包括M1層的一個或多個特徵。部分100D包括第1B圖的部分100B的導電特徵圖案130c和130d。
佈局設計100可用於製造第2A圖到第2E圖的積體電路200。
佈局設計100包括單元101。單元101具有在第一方向X上延伸的單元邊界101a和101b，以及在第二方向Y上延伸的單元邊界101c和101d。在一些實施例中，第二方向Y不同於第一方向X。在一些實施例中，佈局設計100沿單元邊界101c和101d鄰接其他單元佈局設計(未示出)。在一些實施例中，佈局設計100沿著在第一方向X延伸的單元邊界101a和101b鄰接其他單元佈局設計(未示出)。在一些實施例中，佈局設計100是單高度標準單元。
在一些實施例中，單元101是標準單元，並且佈局設計100對應於由單元邊界101a、101b、101c和101d定義的標準單元的佈局。在一些實施例中，單元101是佈局設計100的預定部分，包括一個或多個電晶體和被配置為執行一個或多個電路功能的電連接。在一些實施例中，單元101由單元邊界101a、101b、101c和101d界定，並且因此對應於作為標準單元的部分的功能電路部件或裝置的區域。
在一些實施例中，例如在下文討論的第1A圖到第 19F圖中描繪的實施例中，給定單元具有與對應的閘極佈局圖案104a和104f/結構204a和204f重疊的單元邊界101c和101d/201c和201d。例如，在一些實施例中，單元101的單元邊界101c和101d由閘極佈局圖案104a和104f識別。
單元由此被配置為標準單元、定制單元、工程變更指令(ECO)單元、邏輯閘單元、記憶體單元、定制單元、物理裝置單元、其他單元類型或能夠定義在IC佈局圖(例如IC佈局設計100)的單元組合中的一個或多個。在一些實施例中，單元101是邏輯閘單元的標準單元。在一些實施例中，邏輯閘單元包括AND、OR、NAND、NOR、XOR、INV、與或非(AOI)、或與非(OAI)、MUX、正反器(Flip-flop)、緩衝器(BUFF)、鎖存器(Latch)、延遲或時鐘單元。在一些實施例中，佈局設計100是記憶體單元的佈局設計。在一些實施例中，記憶體單元包括靜態隨機存取記憶體(SRAM)、動態RAM(DRAM)、電阻式RAM(RRAM)、磁阻式RAM(MRAM)或唯讀記憶體(ROM)。在一些實施例中，佈局設計100包括一個或多個主動或被動元件的佈局設計。主動元件的實例包括但不限於電晶體和二極體。電晶體的實例包括但不限於金屬氧化物半導體場效應電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、雙極結晶體管(BJT)、高壓電晶體、高頻電晶體、p通道和/或n通道場效應電晶體(PFET/NFET)等、FinFET、奈米片電晶體、奈米 線電晶體、互補FET(CFET)和具有升高的源極/汲極的平面MOS電晶體。被動元件的實例包括但不限於電容器、電感器、保險絲和電阻器。在一些實施例中，佈局設計100是標準單元佈局設計。在一些實施例中，佈局設計100是邏輯閘單元的佈局設計。
佈局設計100還包括在第一方向X上延伸的一個或多個主動區佈局圖案102a或102b(統稱為「主動區圖案組102」)。
本發明實施例使用術語「佈局圖案」，為了簡潔起見，其在隨後本發明實施例的其餘部分中也將被稱為「圖案」。
主動區圖案組102的主動區圖案102a、102b在第二方向Y上彼此分隔。主動區圖案組102可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的對應主動區組202。
在一些實施例中，主動區組202位於至少積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的正面(未標記)上。在一些實施例中，主動區圖案組102的主動區圖案102a、102b可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的主動區組202的對應主動區202a和202b。
在一些實施例中，主動區圖案組102被稱為氧化 物擴散(OD)區，其定義至少積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F或佈局設計100、100B的源極或汲極擴散區。
在一些實施例中，主動區圖案組102的主動區圖案102a可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700和1900A~1900F的n型金屬氧化物半導體(NMOS)電晶體的源極和汲極區，以及主動區圖案組102的主動區圖案102b可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700和1900A~1900F的p型金屬氧化物半導體(PMOS)電晶體的源極和汲極區。
在一些實施例中，主動區圖案組102的主動區圖案102a可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700和1900A~1900F的PMOS電晶體的源極和汲極區，並且主動區圖案組102的主動區圖案102b可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700和1900A~1900F的NMOS電晶體的源極和汲極區。
在一些實施例中，主動區圖案組102位於第一佈局層上。在一些實施例中，第一佈局層對應於佈局設計100或積體電路200、300A~300D、500、700、900、1100、1300、1500、1700和1900A~1900F中的一個或多個 的主動層或OD層。
在一些實施例中，主動區圖案102a可用於製造一個或多個n型finFET電晶體、n型奈米片電晶體或n型奈米線電晶體的源極和汲極區，並且主動區圖案102b可用於製造一個或多個p型finFET電晶體、p型奈米片電晶體或p型奈米線電晶體的源極和汲極區。
在一些實施例中，主動區圖案102a可用於製造一個或多個p-型finFET電晶體、p-型奈米片電晶體或p-型奈米線電晶體的源極和汲極區，並且主動區圖案102b可用於製造一個或多個n型finFET電晶體、n型奈米片電晶體或n型奈米線電晶體的源極和汲極區。
主動區圖案組102的其他數量的主動區圖案在本發明實施例的範圍內。
主動區圖案組102中的其他佈局層上的其他配置、佈置或圖案數量在本發明實施例的範圍內。
佈局設計100還包括在第二方向Y上延伸的一個或多個閘極圖案104a、...、104e或104f(統稱為「閘極圖案組104」)。閘極圖案組104中的每一個閘極圖案與閘極圖案組104中的相鄰閘極圖案在第一方向X上以第一節距(未標示)隔開。
閘極圖案組104可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的對應閘極組204。
在一些實施例中，閘極圖案組104的閘極圖案 104a、...、104e或104f可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的閘極組204的對應閘極204a、...、204e或204f。
在一些實施例中，閘極圖案組104的閘極圖案104a、…、104e或104f的至少部分可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的NMOS電晶體的閘極，以及閘極圖案組104的閘極圖案104a、104e或104f的至少部分可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的PMOS電晶體的閘極。
閘極圖案組104的每個閘極圖案在第二方向Y上與閘極圖案組104中的相鄰閘極圖案隔開節距P1a。在一些實施例中，從閘極圖案組104中的閘極圖案的中心到閘極圖案組104中的相鄰閘極圖案的中心測得節距P1a。
閘極圖案組104在主動區圖案組102上方。閘極圖案組104位於不同於第一佈局層的第二佈局層上。在一些實施例中，第二佈局層不同於第一佈局層。在一些實施例中，第二佈局層對應於佈局設計100或積體電路200、300A~300D、500、700、900、1100、1300、1500、1700和1900A~1900F中的一個或多個中的POLY層。
在一些實施例中，POLY層高於OD層。
閘極圖案組104中的其他佈局層上的其他配置、 佈置或圖案數量在本發明實施例的範圍內。
佈局設計100還包括多晶矽切割特徵圖案組105。切割特徵圖案組105至少包括多晶矽切割特徵圖案105a。多晶矽切割特徵圖案組105在第一方向X上延伸。多晶矽切割特徵圖案105a與閘極圖案組104重疊。在一些實施例中，多晶矽切割特徵圖案105a在佈局設計100的中間部分與閘極圖案組104重疊。
多晶矽切割特徵圖案105a與閘極圖案組104中的一個或多個閘極圖案重疊。在一些實施例中，多晶矽切割特徵圖案組105中的每個切割特徵圖案105a與另一個切割特徵圖案(未示出)分隔在第一方向X上的多切割特徵圖案組105。
多晶矽切割特徵圖案組105在第二方向Y上具有閘極圖案寬度(未標記)，在第一方向X上具有閘極圖案長度(未標記)。在一些實施例中，多晶切割特徵圖案105a可用於識別在方法2000(第20圖)的操作2006期間被去除的積體電路200的對應閘極結構204c的去除部分205a的對應位置。
在一些實施例中，閘極圖案寬度(未標記)對應於閘極結構204c1和204c2中的一個或多個的閘極切割寬度(未標記)。在一些實施例中，閘極圖案長度(未標記)對應於閘極結構204c1和204c2中的一個或多個的閘極切割長度(未標記)。在一些實施例中，閘極佈局圖案組104或多晶矽切割特徵圖案組105中的至少一個位於第二 佈局層或POLY層上。多晶矽切割特徵圖案105中的其他配置或圖案數量在本發明實施例的範圍內。
佈局設計100還包括在第二方向Y上延伸的一個或多個接觸件圖案106a、...、106i或106j(統稱為「接觸件圖案組106」)。
接觸件圖案組106的每個接觸件圖案至少在第一方向X或第二方向Y上與接觸件圖案組106的相鄰接觸件圖案分隔。
接觸件圖案組106可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的相應接觸件組206。在一些實施例中，接觸件圖案組106中的接觸件圖案106a、…、106i或106j可用於製造接觸件組206中對應的接觸件206a、…、206i或206j。在一些實施例中，接觸件圖案組106也稱為擴散區上金屬(MD)圖案組。
在一些實施例中，接觸件圖案組106中的接觸件圖案106a、…、106i和106j的至少一個可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的NMOS和PMOS電晶體之一的源極或汲極端。
在一些實施例中，接觸件圖案組106與主動區圖案組102重疊。接觸件圖案組106位於第三佈局層上。在一些實施例中，第三佈局層對應於接觸件層或佈局設計100和積體電路200、300A~300D、500、700、900、 1100、1300、1500、1700或1900A~1900F中的一個或多個的MD層。在一些實施例中，第三佈局層與第二佈局層相同。在一些實施例中，第三佈局層不同於第一佈局層。
接觸件圖案組106中其他佈局層上的其他配置、佈置或圖案數量在本發明實施例的範圍內。
佈局設計100還包括至少在第一方向X上延伸的一個或多個導電特徵圖案120a、120b或120c(統稱為「導電特徵圖案組120」)。
導電特徵圖案組120中的導電特徵圖案120a、120b或120c的每個至少在第二方向Y上彼此分隔。
在一些實施例中，雖然導電特徵圖案120a、120b或120c中的每個被示為連續圖案，但導電特徵圖案120a、120b或120c中的一個或多個被分隔以形成不連續圖案。
導電特徵圖案組120可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的相應導體組220。在一些實施例中，導電特徵圖案120a、120b或120c可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的導體組220的對應導體220a、220b或220c。在一些實施例中，導體組220位於積體電路200的正面(未標記)。
在一些實施例中，導電特徵圖案120a、120b或120c被稱為「信號線圖案」。在一些實施例中，導體220a、 220b或220c被稱為「信號線」。
導電特徵圖案組120與閘極圖案組104、主動區圖案組102和接觸件圖案組106重疊。在一些實施例中，導電特徵圖案組120在第四佈局層上。在一些實施例中，第四佈局層不同於第一佈局層、第二佈局層和第三佈局層。在一些實施例中，第四佈局層對應於佈局設計100或積體電路200、300A~300D、500、700、900、1100、1300、1500、1700和1900A~1900F中的一個或多個中的M0層。在一些實施例中，M0層在OD層、POLY層、MD層、VG層和VD層之上。在一些實施例中，導電特徵圖案組120位於其他金屬層(例如，金屬1(M1)、金屬2(M2)等)上。
在一些實施例中，導電特徵圖案組120對應於佈局設計100中的3個M0佈線軌道。其他數量的M0佈線軌道在本發明實施例的範圍內。
導電特徵圖案組120中的其他佈局層上的其他配置、佈置或圖案數量在本發明實施例的範圍內。
佈局設計100還包括在第一方向X上延伸並且位於第四佈局層上的一個或多個導電特徵圖案122a或122b(統稱為「導電特徵圖案組122」)。
在一些實施例中，導電特徵圖案組122被稱為「電源軌圖案組122」。在一些實施例中，導電特徵圖案122a或122b被稱為對應的電源軌圖案122a或122b。
導電特徵圖案組122可用於製造積體電路200 (第2A圖到第2E圖)的相應導體組220。在一些實施例中，導體組220位於積體電路200的正面。在一些實施例中，導電特徵圖案組122的導電特徵圖案122a、122b可用於製造積體電路200的導體組222(第2A圖到第2E圖)的相應導體222a、222b。
導電特徵圖案組122的導電特徵圖案122a和122b在第二方向Y上彼此分隔。
導電特徵圖案組122的其他寬度或導電特徵圖案組122中的其他數量的導電特徵圖案均在本發明實施例的範圍內。在一些實施例中，至少導電特徵圖案122a具有不同於導電特徵圖案122b的寬度。
導電特徵圖案122組中的其他佈局層上的其他配置、佈置或圖案數量在本發明實施例的範圍內。
佈局設計100還包括切割特徵圖案組108。
切割特徵圖案組108在第二方向Y上延伸。切割特徵圖案組108至少包括切割特徵佈局圖案108a、108b、108c或108d。在一些實施例中，切割特徵圖案組108中的每個切割特徵佈局圖案108a、108b、108c或108d在第一方向X上與相鄰的切割特徵佈局圖案分隔。切割特徵圖案組108位於第四佈局層。
在一些實施例中，切割特徵圖案組108與導電特徵圖案組120的導電特徵圖案的至少部分重疊。在一些實施例中，切割特徵圖案組108與佈局設計100的其他佈局層(例如，主動(Active)、MD、POLY等)的其他底 層佈局圖案重疊。
在一些實施例中，切割特徵圖案108a或108d識別在方法2000(第20圖)的操作2006中去除的對應導體220a、220b或220c的對應部分208a或208d的對應位置。
在一些實施例中，切割特徵圖案108b或108c識別在方法2000(第20圖)的操作2006中去除的導體206b的對應部分208b或208c的對應位置。部分208a~208d統稱為「部分208」。
切割特徵圖案108a與導電特徵圖案120a、120b和120c重疊。切割特徵圖案108b與導電特徵圖案120b重疊。切割特徵圖案108c與導電特徵圖案120c重疊。切割特徵圖案108d與導電特徵圖案120a、120b和120c重疊。
切割特徵圖案組108中的其他位置、配置或圖案數量在本發明實施例的範圍內。
佈局設計100還包括一個或多個通孔圖案110a、110b、...、110d或110e(統稱為「通孔圖案組110」)。
通孔圖案組110可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的相應通孔組210。在一些實施例中，通孔圖案組110的通孔圖案110a、110b、110d或110e可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F 的通孔組210的對應通孔210a、210b、...、210d或210e。
通孔圖案組110位於佈局設計100或積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F中的一個或多個的擴散區上通孔(VD)層處。在一些實施例中，VD層在MD和OD層之上。在一些實施例中，VD層在MD層和M0層之間。在一些實施例中，VD層在第三佈局層和第四佈局層之間。其他佈局層在本發明實施例的範圍內。
在一些實施例中，通孔組110位於接觸件圖案組106與導體組120重疊的位置處。在一些實施例中，通孔圖案組110位於接觸件圖案組106和導電特徵圖案組120之間。在一些實施例中，可以增加通孔圖案組110中的一個或多個通孔圖案的尺寸，從而與其他方法相比降低電阻。
在一些實施例中，通孔圖案組110中位於相鄰M0佈線軌道下方的通孔圖案彼此分隔節距P1a。
至少通孔圖案組110中的其他佈局層上的其他配置、佈置或圖案的數量在本發明實施例的範圍內。
佈局設計100還包括一個或多個通孔圖案112a、112b、112c或112d(統稱為「通孔圖案組112」)。
通孔圖案組112可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的相應通孔組212。在一些實施 例中，通孔圖案組112的通孔圖案112a、112b、112c或112d可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的通孔組212的對應通孔212a、212b、212c或212d。
通孔圖案組112位於佈局設計100或積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F中的一個或多個的閘極上通孔(VG)層處。在一些實施例中，VG層在POLY層和M0層之間。在一些實施例中，VG層在第二佈局層和第四佈局層之間。其他佈局層在本發明實施例的範圍內。
在一些實施例中，通孔組112位於閘極圖案組104與導電特徵圖案組120重疊的位置處。在一些實施例中，通孔圖案組112位於閘極圖案組104與導電特徵圖案組120之間。在一些實施例中，可以增加通孔圖案組112中的一個或多個通孔圖案的尺寸，從而與其他方法相比降低電阻。
至少通孔圖案組112中的其他佈局層上的其他配置、佈置或圖案數量在本發明實施例的範圍內。
佈局設計100還包括至少在第一方向X或第二方向Y上延伸的一個或多個導電特徵圖案130a、130b、130c、130d或130e(統稱為「導電特徵圖案組130」)。
在一些實施例中，導電特徵圖案組130的一個或多個導電特徵圖案在第一方向X和第二方向Y上延伸。在一些實施例中，導電特徵圖案組130的一個或多個導電特 徵圖案被稱為二維(2D)佈局圖案。
在一些實施例中，導電特徵圖案組130中的一個或多個導電特徵圖案具有L形。例如，導電特徵圖案130c具有L形，也稱為「斧形」。
在一些實施例中，導電特徵圖案組130中的一個或多個導電特徵圖案具有T形。例如，導電特徵圖案130d具有T形或倒T形(也稱為「十字形」)。
導電特徵圖案組130中的其他形狀在本發明實施例的範圍內。
導電特徵圖案130c包括導電特徵圖案130c1和導電特徵圖案130c2。導電特徵圖案130c1在第二方向Y上延伸。導電特徵圖案130c2在第一方向X上延伸。在一些實施例中，導電特徵圖案130c1和130c2是同一連續圖案(例如，導電特徵圖案130c)的部分。
導電特徵佈局圖案130d包括導電特徵圖案130d1、導電特徵圖案130d2和導電特徵圖案130d3。導電特徵圖案130d1在第二方向Y上延伸。導電特徵圖案130d2和130d3在第一方向X上延伸。在一些實施例中，導電特徵圖案130d1、130d2和130d3是同一連續圖案(例如，導電特徵圖案130d)的部分。
導電特徵圖案組130中在第一方向X和第二方向Y上延伸的其他數量的導電特徵圖案在本發明實施例的範圍內。
導電特徵圖案130c1在第一方向X上具有寬度 W1a。
導電特徵圖案130c2在第一方向X上具有長度L1a。
長度L1a是導電特徵佈局圖案130c2在導電特徵佈局圖案130c2的一側到通孔圖案112c的一側之間的延伸長度。
長度L2a1是導電特徵圖案130c1的第一端到導電特徵圖案130c2的第一端在第二方向Y上的長度。長度L2a2是導電特徵圖案130c1的第二端到導電特徵圖案130c2的第二端在第二方向Y上的長度。
導電特徵圖案130c1在第二方向Y上具有線跡(stich)長度L2a。在一些實施例中，線跡長度L2a等於長度L2a1和長度L2a2之和。在一些實施例中，線跡長度L2a等於導電特徵圖案130c1的長度(未標記)與導電特徵圖案120c的寬度W2a之間的差。
導電特徵圖案130d1在第一方向X上具有寬度W1a。
導電特徵圖案130d2和130d3在第一方向X上具有長度L3a。
長度L3a是導電特徵佈局圖案130d2和130d3的延伸長度。
長度L4a1是導電特徵圖案130d1的第一端到導電特徵圖案130d2或130d3的第一端在第二方向Y上的長度。長度L4a2是導電特徵圖案130d1的第二端到導電 特徵圖案130d2或130d3的第二端在第二方向Y上的長度。
導電特徵圖案130d1在第二方向Y上具有線跡長度L4a。在一些實施例中，線跡長度L4a等於長度L4a1和長度L4a2之和。在一些實施例中，線跡長度L4a等於導電特徵圖案130d1的長度(未標記)與導電特徵圖案120c的寬度W2a之間的差。
在一些實施例中，線跡長度L2a和L4a中的至少一個大於或等於寬度W1a。線跡長度L2a或L4a的其他範圍或數值在本發明實施例的範圍內。
在一些實施例中，長度L1a和L3a中的至少一個大於或等於第一範圍。在一些實施例中，第一範圍是半多晶矽節距(例如，0.5×P1a)。長度L1a或L3a的其他範圍或值在本發明實施例的範圍內。
在一些實施例中，如果長度L1a和L3a中的至少一個大於或等於第一範圍，與其他方法相比，則導電特徵圖案組130中的一個或多個導電特徵圖案在通孔圖案組132中一個或多個通孔圖案或導電特徵圖案120組中的導電特徵圖案上的重疊量足以由此增大通孔著陸點且降低來自由相應的通孔圖案組132或導電特徵圖案組120製造的通孔組232中的一個或多個通孔或導體組220的導體的電阻。
在一些實施例中，如果長度L1a和L3a中的至少一個小於第一範圍，與其他方法相比，則導電特徵圖案組 130中的一個或多個導電特徵圖案在通孔圖案組132中的一個或多個通孔圖案或導電特徵圖案組120中的導電特徵圖案上的重疊量不足，從而導致通孔著陸點減小以及來自由相應的通孔圖案組132或導電特徵圖案組120製造的通孔組232中的一個或多個通孔或導體組220中的導體的電阻增大。
導電特徵圖案組130中的每個導電特徵圖案130a、130b、130c、130d或130e至少在第一方向X上彼此分隔至少距離D1a。例如，如第1C圖所示，導電特徵圖案130c至少在第一方向X上與導電特徵圖案130d分隔距離D1a。
在一些實施例中，距離D1a大於或等於第二範圍。在一些實施例中，第二範圍是四分之一多晶矽節距(例如，0.25×P1a)。距離D1a的其他範圍或值在本發明實施例的範圍內。
在一些實施例中，如果距離D1a大於或等於第二範圍，與其他方法相比，則距離D1a足以在導電特徵圖案組130中的各導電特徵圖案之間產生足夠的間隔，從而增大由導電特徵圖案組130製造的導體組230的製造良率。在一些實施例中，如果距離D1a小於第二範圍，則距離D1a不足以在導電特徵圖案組130中的各導電特徵圖案之間產生足夠的分隔，從而與其他方法相比，降低由導電特徵圖案組130製造的導體組230的製造良率。
在一些實施例中，雖然導電特徵圖案130a、130b、 130c、130d或130e中的每一個被示為連續圖案，但導電特徵圖案130a、130b、130c、130d或130e中的一個或多個被分隔以形成不連續圖案。
導電特徵圖案組130可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的相應導體組220。在一些實施例中，導電特徵圖案130a、130b、130c、130d或130e可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的導體組220的對應導體230a、230b、230c、230d或230e。在一些實施例中，導電特徵圖案130c1、130c2、130d1、130d2或130d3可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的導體組220的對應導體230c1、230c2、230d1、230d2或230d3。在一些實施例中，導體組220位於積體電路200的正面(未標記)。
在一些實施例中，導電特徵圖案130a、130b、130c、130d或130e被稱為「引腳圖案」。在一些實施例中，導體230a、230b、230c、230d或230e被稱為「引腳」。
導電特徵圖案組130與主動區圖案組102、接觸件圖案組106、導電特徵圖案組120和通孔圖案組132重疊。
導電特徵圖案130c與主動區圖案組102、接觸 件圖案組106、導電特徵圖案組120、通孔圖案組132和閘極圖案組104的至少一個閘極圖案104d中的一個或多個重疊。
在一些實施例中，導電特徵圖案130d與主動區圖案組102、接觸件圖案組106、導電特徵圖案組120、通孔圖案組132和閘極圖案組104的至少一個閘極圖案中的一個或多個重疊。
在一些實施例中，導電特徵圖案組130處於第五佈局層。在一些實施例中，第五佈局層不同於第一佈局層、第二佈局層、第三佈局層和第四佈局層。在一些實施例中，第五佈局層對應於佈局設計100或積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的一個或多個中的M1層。在一些實施例中，M1層在OD層、POLY層、MD層、VG層、VD層、M0層和V0層之上。在一些實施例中，導電特徵圖案組130位於其他金屬層(例如，M0、金屬-2(M2)、金屬-2(M3)等)上。
在一些實施例中，導電特徵圖案組130對應於佈局設計100中的5個M1佈線軌道。其他數量的M1佈線軌道在本發明實施例的範圍內。
導電特徵圖案組130中的其他佈局層上的其他配置、佈置或圖案數量在本發明實施例的範圍內。
佈局設計100還包括一個或多個通孔圖案132a或132b(統稱為「通孔圖案組132」)。
通孔圖案組132可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的相應通孔組232。在一些實施例中，通孔圖案組132的通孔圖案132a或132b可用於製造積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的通孔組232的相應通孔232a或232b。
通孔圖案組132位於佈局設計100或積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的一個或多個中的通孔0(V0)處。在一些實施例中，V0層在M0層和M1層之間。在一些實施例中，V0層在第四佈局層和第五佈局層之間。其他佈局層在本發明實施例的範圍內。
在一些實施例中，通孔組132位於導電特徵圖案組120與導電特徵圖案組130重疊的位置處。在一些實施例中，通孔圖案組132位於導電特徵圖案組120與導電特徵圖案組130之間。在一些實施例中，可以增大通孔圖案組132中的一個或多個通孔圖案的尺寸，從而與其他方法相比降低電阻。
至少通孔圖案組132中的其他佈局層上的其他配置、佈置或圖案數量在本發明實施例的範圍內。
在一些實施例中，藉由在第一方向X和第二方向Y(例如，兩個方向)上延伸導電特徵圖案組130並且藉由將導電特徵圖案組130定位為與通孔圖案組132、導電 特徵圖案組120、接觸件圖案組106、閘極圖案組104和主動區圖案組102中的至少一個重疊，導電特徵圖案組130在佈局設計100中的第一方向X或第二方向Y上提供額外的佈線資源。在一些實施例中，相比於其他方法，藉由在佈局設計100中提供額外的佈線資源導致佈局設計100至少具有更小面積或更小的標準單元，更大的佈線靈活性、降低的功率或改進的性能。
在一些實施例中，藉由在第一方向X和第二方向Y(例如，兩個方向)上延伸導電特徵圖案組130並且藉由將導電特徵圖案組130定位為與通孔圖案組132、導電特徵圖案組120、接觸件圖案組106、閘極圖案組104和主動區圖案組102的至少一個重疊，佈局設計100具有更靈活的設計，其中，佈局設計100可以在第一方向X或第二方向Y上翻轉，與因為第四佈局層中的一個或多個導電特徵圖案從單元邊界101c或101d突出，所以佈局設計不能在第一方向X或第二方向Y上翻轉的其他方法相比。
佈局設計100中的其他佈局層上的其他配置、佈置或元件數量在本發明實施例的範圍內。
第2A圖到第2E圖是根據一些實施例的積體電路200的示意圖。
第2A圖是根據一些實施例的積體電路200的對應部分200A的頂視圖。
第2B圖是根據一些實施例的積體電路200的對應部分200B的頂視圖。
第2C圖是積體電路200的對應部分200C的頂視圖，為了便於說明而進行了簡化。
第2D圖是積體電路200的對應部分200D的頂視圖，為了便於說明而進行了簡化。
第2E圖是根據一些實施例的積體電路200與平面A-A'相交得到的截面圖。
在一些實施例中，部分200A、200B、200C或200D包括與對應部分100A、100B、100C或100D相同的特徵或層，因此省略其詳細描述。
與第1A圖到第1B圖、第2A圖到第2E圖和第3A圖到第19F圖(如下所示)中的一個或多個中的元件相同或相似的元件被賦予相同的圖式標記，因此省略其詳細描述。
積體電路200由佈局設計100製造。包括對準、長度和寬度的結構關係以及積體電路200的配置和各層類似於第1A圖到第1D圖的佈局設計100的結構關係以及配置和層，因此為了簡潔起見，將至少在第2A圖到第2E圖中不進行類似的詳細描述。例如，在一些實施例中，佈局設計100的節距P1a或距離D1a至少與對應的積體電路200的相應節距P1b或距離D1b相似，因此為簡潔起見省略類似的詳細描述。
例如，在一些實施例中，佈局設計100的至少一個或多個寬度W1a或W2a或長度L1a、L2a、L2a1、L2a2、L3a、L4a、L4a1、L4a2或L5a類似於對應積 體電路200的對應的寬度W1b或W2b或長度L1b、L2b、L2b1、L2b2、L3b、L4b、L4b1、L4b2或L5b，因此為簡潔起見省略類似的詳細描述。
例如，在一些實施例中，佈局設計100的至少單元邊界101a、101b、101c、101d或中點(未標記)至少與對應積體電路200的對應單元邊界201a、201b、201c、201d或者中點(未標記)相似，因此為簡潔起見省略類似的詳細描述。
積體電路200至少包括主動區組202、絕緣區203、閘極組204、接觸件組206、通孔組210、通孔組212、導體組220、導體組222、導體組230、通孔組232和基板290。
主動區組202包括嵌入在基板290中的一個或多個主動區202a或202b。基板具有正面(未標記)和與正面相反的背面(未標記)。在一些實施例中，至少主動區組202、閘極組204、接觸件組206、通孔組210、通孔組212、導體組220、導體組222、導體組230和通孔組232形成在基板290的正面。
在一些實施例中，主動區組202對應於奈米片電晶體的奈米片結構(未標記)。在一些實施例中，主動區組202包括藉由外延生長製程生長的汲極區和源極區。在一些實施例中，主動區組202包括在對應的汲極區和源極區處生長有外延材料的汲極區和源極區。
其他電晶體類型在本發明實施例的範圍內。例如， 在一些實施例中，主動區組202對應於奈米線電晶體的奈米線結構(未示出)。在一些實施例中，主動區組202對應於平面電晶體的平面結構(未示出)。在一些實施例中，主動區組202對應於finFET的鰭結構(未示出)。在一些實施例中，主動區組202對應於互補FET(CFET)的結構(未示出)。
在一些實施例中，主動區202a對應於積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的NMOS電晶體的源極和汲極區，以及主動區202b對應於積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的PMOS電晶體的源極和汲極區。
在一些實施例中，主動區202a對應於積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的PMOS電晶體的源極和汲極區，以及主動區202b對應於積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的NMOS電晶體的源極和汲極區。
在一些實施例中，至少主動區202a是嵌入在基板290的介電材料中的N型摻雜的S/D區，而主動區202b是P型摻雜的S/D區。在一些實施例中，至少主動區202a是嵌入在基板290的介電材料中的P型摻雜S/D區，而 主動區202b是N型摻雜S/D區。
主動區組202中的其他佈局層上的其他配置、佈置或結構數量在本發明實施例的範圍內。
絕緣區203被配置為將主動區組202、閘極組204、接觸件組206、通孔組210、通孔組212、導體組220、導體組222、導體組230和通孔組232中的一個或多個彼此電隔離。在一些實施例中，絕緣區203包括在方法1800A(第18A圖)期間在彼此不同的時間沉積的多個絕緣區。在一些實施例中，絕緣區是介電材料。在一些實施例中，介電材料包括二氧化矽、氮氧化矽等。
絕緣區203中的其他佈局層上的其他配置、佈置或其他數量的部分在本發明實施例的範圍內。
閘極組204包括閘極204a、…、204e和204f中的一個或多個。
在一些實施例中，閘極組204中的一個或多個閘極被分成兩個或更多個不連續的閘極部分，並且包括去除的閘極部分。在一些實施例中，去除的閘極部分在第20圖的操作2006期間被去除(如下所述)。
在一些實施例中，閘極204a、…、204e或204f的至少部分是積體電路200、300A~300D、500、700、900、1100、1300、1500、1700和1900A~1900F的NMOS電晶體的閘極，並且閘極204a、…、204e和204f的至少部分是積體電路200、300A~300D、500、700、900、1100、1300、1500、1700和1900A~1900F 的PMOS電晶體的閘極。
在一些實施例中，至少閘極204a、…、204e或204f對應於虛設閘極。在一些實施例中，虛設閘極是非功能電晶體的閘極。
閘極組204中的其他佈局層上的其他配置、佈置或閘極數量在本發明實施例的範圍內。
接觸件組206包括接觸件206a、…、206i或206j中的一個或多個。接觸件組206位於積體電路200的正面。接觸件組206與主動區組202重疊。
接觸件組206中的每個接觸件對應於積體電路200的PMOS或NMOS電晶體的一個或多個汲極端或源極端。
在一些實施例中，接觸件206a、…、206e中的一個或多個是積體電路200、300A~300D、500、700、900、1100、1300、1500、1700和1900A~1900F的NMOS電晶體的源極/汲極端，並且接觸件206f、…、206j中的一個或多個是積體電路200、300A~300D、500、700、900、1100、1300、1500、1700和1900A~1900F的PMOS電晶體的源極/汲極端。
在一些實施例中，接觸件206a、…、206e中的一個或多個是積體電路200、300A~300D、500、700、900、1100、1300、1500、1700和1900A~1900F的PMOS電晶體的源極/汲極端，並且接觸件206f、…、206j中的一個或多個是積體電路200、300A~300D、 500、700、900、1100、1300、1500、1700和1900A~1900F的NMOS電晶體的源極/汲極端。
在一些實施例中，接觸件組206中的一個或多個接觸件與主動區組202的一對主動區重疊，從而電連接主動區組202的該對主動區和相應電晶體的源極或汲極。
接觸件組206的其他長度或寬度在本發明實施例的範圍內。接觸件組206中的其他佈局層上的其他配置、佈置或導體數量在本發明實施例的範圍內。
通孔組210包括通孔210a、210b、…、210d或210e中的一個或多個。在一些實施例中，通孔組210位於接觸件組206和導體組220之間。通孔組210嵌入在絕緣區203中。
通孔組210位於接觸件組206與導體組220重疊的位置處。通孔組210被配置為將接觸件組206和導體組220電連接在一起。
在一些實施例中，通孔組210中位於相鄰M0佈線軌道下方的各通孔彼此分隔節距P1b。
通孔組210被配置為藉由接觸件組206將主動區組202和導體組220電連接在一起。在一些實施例中，通孔組210被配置為將主動區組202的對應的源極或汲極區電連接至導體組220。
通孔組210中通孔在其他佈局層上的其他配置、佈置或數量在本發明實施例的範圍內。
通孔組212包括通孔212a、212b、212c或212d 中的一個或多個。在一些實施例中，通孔組212位於閘極組204與導體組220之間。通孔組212嵌入在絕緣區203中。
通孔組212位於閘極組204與導體組220重疊的位置處。通孔212a位於閘極204b與導體220b重疊的位置處。通孔212b、212c或212d位於對應的閘極204c、204d或204e與導體220c重疊的位置處。
通孔組212被配置為將閘極組204和導體組220電連接在一起。通孔212a被配置為將閘極204b和導體220b電連接在一起。至少通孔212b、212c或212d被配置為將對應的閘極204c、204d或204e與導體220c電連接在一起。
通孔組212中通孔在其他佈局層上的其他配置、佈置或數量在本發明實施例的範圍內。
導體組220包括導體220a、220b或220c中的一個或多個。在一些實施例中，導體組220對應於導電結構組。導體組220嵌入在絕緣區203中。
導體組220與接觸件組206和閘極組204重疊。導體220a與主動區202a重疊。導體220c與主動區202b重疊。
導體220c包括導體220c1、220c2和220c3。導體220c1藉由去除的導體部分208c與導體220c2分隔。導體220c3藉由去除的導體部分208b與導體220c2分隔。在一些實施例中，導體220c2在第一方向X上的寬 度等於節距Plb減去切割特徵圖案108b或108c的切割寬度(例如，Plb-Wcut)。在一些實施例中，去除的導體部分208c或208d在第20圖的操作2006期間被去除(如下所述)。
在一些實施例中，導體組220對應於積體電路200中的3個M0佈線軌道。其他數量的M0佈線軌道在本發明實施例的範圍內。
在一些實施例中，導體組220被配置為將閘極組204和接觸件組206電連接在一起。在一些實施例中，導體組220被配置為提供信號的佈線，並且被稱為「信號線」。
導體組220中導體的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
導體組222包括一個或多個導體222a或222b。在一些實施例中，導體組222對應於導電結構組。導體組222嵌入在絕緣區203中。
導體組222與單元邊界201a和201b重疊。
在一些實施例中，導體組222中的至少一個導體222a或222b被配置為向主動區組202或閘極組204提供電源，因此導體222a或222b被稱為「電源軌」。
在一些實施例中，導體組222被配置為向積體電路(例如積體電路200)提供電壓源VDD的第一供電電壓或參考電壓源VSS的第二供電電壓。在一些實施例中，第一供電電壓不同於第二供電電壓。
在一些實施例中，導體222a被配置為向主動區202a的源極/汲極提供電壓源VDD的第一供電電壓，並且導體222b被配置為向主動區202b的源極/汲極提供參考電壓源VSS的第二供電電壓。
在一些實施例中，導體222b被配置為向主動區202b的源極/汲極提供電壓源VDD的第一供電電壓，並且導體222a被配置為向主動區202a的源極/汲極提供參考電壓源VSS的第二供電電壓。
導體組222中導體的其他佈局層或導體數量的其他配置、佈置在本發明實施例的範圍內。
積體電路200還包括導體230a、230b、230c、230d和230e中的一個或多個。
在一些實施例中，導體組230中的一個或多個導體在第一方向X和第二方向Y上延伸。在一些實施例中，導體組230中的一個或多個導體被稱為2D結構。
在一些實施例中，導體組230中的一個或多個導體具有L形。例如，導體230c具有L形，也稱為「斧形」。
在一些實施例中，導體組230中的一個或多個導體具有T形。例如，導體230d具有T形或倒T形，也稱為「十字形」。
導體組230中的其他形狀在本發明實施例的範圍內。
導體230c包括導體230c1和導體230c2。導體230c1在第二方向Y上延伸。導體230c2在第一方向X 上延伸。在一些實施例中，導體230c1和230c2是同一連續結構(例如，導體230c)的部分。
導體230d包括導體230d1、導體230d2和導體230d3。導體230d1在第二方向Y上延伸。導體230d2和230d3在第一方向X上延伸。在一些實施例中，導體230d1、230d2和230d3是同一連續結構(例如，導體230d)的部分。
導體組230中在第一方向X和第二方向Y上延伸的其他數量的導體在本發明實施例的範圍內。
導體230c藉由通孔232a電連接至導體220c2。導體220c藉由通孔212c電連接至閘極204d。因此，導體230c電連接至閘極204d。
導體230d藉由通孔232b電連接至導體220b。導體220b藉由通孔212a電連接至閘極204b，藉由通孔210d電連接至接觸件206h，並且藉由通孔210e電連接至接觸件206d。因此，導體230d電連接至閘極204b、接觸件206h和接觸件206d。
導體230c1在第一方向X上具有寬度W1b。
導體230c2在第一方向X上具有長度L1b。
長度L1b是導體230c2在導體230c2的一側至通孔圖案112c的一側之間的延伸長度。
長度L2b1是在第二方向Y上導體230c1的第一端到導體230c2的第一端的長度。長度L2b2是在第二方向Y上導體230c1的第二端到導體230c2的第二端的長 度。
導體230c1在第二方向Y上具有線跡長度L2b。在一些實施例中，線跡長度L2b等於長度L2b1與長度L2b2之和。在一些實施例中，線跡長度L2b等於導體230c1的長度(未標記)與導體220c的寬度W2b之間的差。
導體230d1在第一方向X上具有寬度W1b。
導體230d2和230d3在第一方向X上具有長度L3b。
長度L3b是導體230d2和230d3的延伸長度。
長度L4b1是在第二方向Y上導體230d1的第一端到導體230d2或230d3的第一端的長度。長度L4b2是在第二方向Y上導體230d1的第二端到導體230d2或230d3的第二端的長度。
導體230d1在第二方向Y上具有線跡長度L4b。在一些實施例中，線跡長度L4b等於長度L4b1與長度L4b2之和。在一些實施例中，線跡長度L4b等於導體230d1的長度(未標記)與導體220c的寬度W2b之間的差。
在一些實施例中，線跡長度L2b和L4b中的至少一個大於或等於寬度W1b。線跡長度L2b或L4b的其他範圍或值在本發明實施例的範圍內。
在一些實施例中，長度L1b和L3b中的至少一個大於或等於第三範圍。在一些實施例中，第三範圍是半多 晶節距(例如，0.5×P1b)。長度L1b或L3b的其他範圍或值在本發明實施例的範圍內。
在一些實施例中，如果長度L1b和L3b中的至少一個大於或等於第三範圍，則與其他方法相比，導體組230中的一個或多個導體在通孔組232中的一個或多個通孔上方或在導體組220中的導體上方的重疊量足以由此增大通孔著陸點且降低來自通孔組232中的一個或多個通孔或導體組220中的導體的電阻。
在一些實施例中，如果長度L1b和L3b中的至少一個小於第三範圍，則與其他方法相比，導體組230中的一個或多個導體在通孔組232中的一個或多個通孔上方或在導體組220中的導體上方的重疊量不足，從而導致通孔著陸點減小和來自通孔組232中的一個或多個通孔或導體組220中的導體的電阻增大。
導體組230中的每個導體230a、230b、230c、230d或230e至少在第一方向X上彼此分隔至少距離D1b。例如，如第2C圖所示，導體230c至少在第一方向X上與導體230d分隔距離D1b。
在一些實施例中，距離D1b大於或等於第四範圍。在一些實施例中，第四範圍是四分之一的多晶矽節距(例如，0.25×P1a)。距離D1b的其他範圍或值在本發明實施例的範圍內。
在一些實施例中，如果距離D1b大於或等於第四範圍，則與其他方法相比，距離D1b足以在導體組230 中的各導體之間產生足夠的間隔，從而提高導體組230的製造良率。在一些實施例中，如果距離D1b小於第四範圍，則與其他方法相，距離D1b不足以在導體組230中的各導體之間產生足夠的間隔，從而比降低了導體組230的製造良率。
在一些實施例中，雖然導體230a、230b、230c、230d或230e中的每一個被示為連續結構，但導體230a、230b、230c、230d或230e中的一個或多個被分隔以形成不連續結構。
在一些實施例中，導體組230對應於積體電路200中的5個M1佈線軌道。其他數量的M1佈線軌道在本發明實施例的範圍內。
導體組230中的其他佈局層或圖案數量的其他配置、佈置在本發明實施例的範圍內。
通孔組232包括通孔232a和232b中的一個或多個。
通孔組232位於導體組220與導體組230之間。通孔組232嵌入在絕緣區203中。
通孔組232位於導體組220與導體組230重疊的位置處。通孔232a位於導體220c與導體230c重疊的位置處。通孔232b位於導體220b與導體230d重疊的位置處。通孔232a位於導體220c2與導體230c2重疊的位置處。
通孔組232被配置為將導體組220和導體組230 電連接在一起。通孔232a被配置為將導體220c和導體230c電連接在一起。通孔232b被配置為將導體220b和導體230d電連接在一起。
通孔組232中通孔的其他佈局層或數量的其它配置、佈置在本發明實施例的範圍內。
在一些實施例中，閘極組204的至少一個閘極區使用摻雜或未摻雜的多晶矽(或多晶矽)形成。在一些實施例中，閘極組204的至少一個閘極區包括金屬，例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他合適的導電材料或它們的組合。
在一些實施例中，接觸件組206中的至少一個導體、導體組220中的至少一個導體、導體組222中的至少一個導體、導體組230中的至少一個導體、通孔組210中的至少一個通孔、通孔組212中的至少一個通孔或通孔組232中的至少一個通孔包括導電材料、金屬、金屬化合物或摻雜的半導體的一層或多層。在一些實施例中，導電材料包括鎢、鈷、釕、銅等或它們的組合。在一些實施例中，金屬至少包括Cu(銅)、Co、W、Ru、Al等。在一些實施例中，金屬化合物至少包括AlCu、W-TiN、TiSix、NiSix、TiN、TaN等。在一些實施例中，摻雜半導體至少包括摻雜矽等。
在一些實施例中，藉由在第一方向X和第二方向Y(例如，兩個方向)上延伸導體組230並且藉由將導體組230定位為與通孔組232、導體組220、接觸件組206、 閘極組204和主動區組202中的至少一個重疊，導體組230在積體電路200中提供在第一方向X或第二方向Y上的額外佈線資源。在一些實施例中，藉由在積體電路200中提供額外的佈線資源，導致積體電路200與其他方法相比具有至少更小的面積或更小的標準單元、更大的佈線靈活性、降低的功率或改進的性能。
在一些實施例中，藉由在第一方向X和第二方向Y(例如，兩個方向)上延伸導體組230並且藉由將導體組230定位為與通孔組232、導體組220、接觸件組206、閘極組204和主動區組202中的至少一個重疊，積體電路200與其他方法相比具有更靈活的設計。
積體電路200中的其他佈局層或元件數量上的其他材料、配置、佈置在本發明實施例的範圍內。
第3A圖到第3D圖是根據一些實施例的對應積體電路300A~300D的對應頂視圖。
積體電路300A~300D藉由與積體電路300A~300D類似的對應佈局設計來製造。
積體電路300A~300D是積體電路200(第2A圖)的變型，因此省略了類似的詳細描述。與積體電路200相比，積體電路300A~300D包括延伸跨過兩個單元的對應導體306a、306b、306c或306d，因此省略類似的詳細描述。
積體電路300A包括與單元304a直接相鄰或相鄰的單元302a。
與積體電路200相比，單元302a和單元304a是積體電路200的單元的變型，因此省略類似的詳細描述。
單元302a和單元304a包括導體306a。
導體306a是積體電路200的導體230c的變型，因此省略類似的詳細描述。與導體230c相比，導體306a延伸穿過單元302a和304a之間的單元邊界(未標記)。
導體306a包括位於導體306a1相對兩端的十字形部分306a2和306a3。
積體電路300A中的其他佈局層或元件數量上的其他材料、配置、佈置在本發明實施例的範圍內。
積體電路300B包括與單元304b直接相鄰或相鄰的單元302b。
與積體電路200相比，單元302b和單元304b是積體電路200的單元的變型，因此省略類似的詳細描述。
單元302b和單元304b包括導體306b。
導體306b是積體電路200的導體230c和230d的變型，因此省略類似的詳細描述。與導體230c和230d相比，導體306b延伸穿過單元302b和304b之間的單元邊界(未標記)。
導體306b包括十字形部分306a3和位於導體306b1相對兩端的L形部分306b2。
積體電路300B中的其他佈局層或元件數量上的 其他材料、配置、佈置在本發明實施例的範圍內。
積體電路300C包括與單元304c直接相鄰或相鄰的單元302c。
與積體電路200相比，單元302c和單元304c是積體電路200的單元的變型，因此省略類似的詳細描述。
單元302c和單元304c包括導體306c。
導體306c是積體電路200的導體230d的變型，因此省略類似的詳細描述。與導體230d相比，導體306c延伸穿過單元302c和304c之間的單元邊界(未標記)。
導體306c包括位於導體306c1相對兩端的L形部分306c2和306c3。部分306c2和306c3位於導體306d1的相對兩側。
積體電路300C中的其他佈局層或元件數量上的其他材料、配置、佈置在本發明實施例的範圍內。
積體電路300D包括與單元304d直接相鄰或相鄰的單元302d。
與積體電路200相比，單元302d和單元304d是積體電路200的單元的變型，因此省略類似的詳細描述。
單元302d和單元304d包括導體306d。
導體306d是積體電路200的導體230d的變型，因此省略類似的詳細描述。與導體230d相比，導體306d延伸穿過單元302d和304d之間的單元邊界(未標記)。
導體306d包括位於導體306d1相對兩端的L形部分306d2和306d3。部分306d2和306d3位於導體306d1的同一側。
在一些實施例中，藉由導體306a~306d延伸跨越對應單元邊界，導致對應積體電路300A~300D具有比其他方法更多的佈線資源。
積體電路300D中的其他佈局層或元件數量上的其他材料、配置、佈置在本發明實施例的範圍內。
第4圖是根據一些實施例的積體電路400的電路圖。在一些實施例中，積體電路400是2-1與或非(AOI)電路。以2-1 AOI電路為例進行說明，包括其他類型的AOI電路在內的其他類型的電路也在本發明的範圍內。
積體電路400包括連接至NMOS電晶體N4-1、N4-2和N4-3的PMOS電晶體P4-1、P4-2和P4-3。
PMOS電晶體P4-1和NMOS電晶體N4-1的閘極端連接在一起，並且被配置為輸入節點A1。PMOS電晶體P4-2和NMOS電晶體N4-2的閘極端連接在一起，並且被配置為輸入節點A2。PMOS電晶體P4-3和NMOS電晶體N4-3的閘極端連接在一起，並被配置為輸入節點B。
PMOS電晶體P4-1的源極端和PMOS電晶體P4-2的源極端連接至電壓源VDD。NMOS電晶體N4-2的源極端和NMOS電晶體N4-3的源極端各自連接至參考電壓源VSS。
PMOS電晶體P4-3的源極端、PMOS電晶體P4-2的汲極端和PMOS電晶體P4-1的汲極端彼此連接。
NMOS電晶體N4-1的源極端和NMOS電晶體N4-2的汲極端彼此連接。
PMOS電晶體P4-3的汲極端、NMOS電晶體N4-1的汲極端和NMOS電晶體N4-3的汲極端相互連接，並且被配置為輸出節點ZN。
如第5圖所示，PMOS電晶體P4-3的汲極端和NMOS電晶體N4-1和N4-3的汲極端藉由至少導體520e(在第5圖中描述)電連接在一起。在一些實施例中，一個或多個汲極或源極彼此互換使用(flip)。
積體電路400中的其他配置、佈置或其他電路在本發明實施例的範圍內。
第5圖是根據一些實施例的積體電路500的頂視圖。
積體電路500藉由與積體電路500類似的相應佈局設計製造。積體電路500是積體電路400的實施例。
為簡潔起見，第5圖、第7圖、第9圖、第11圖、第13圖、第15圖或第17圖被描述為相應的積體電路500、700、900、1100、1300、1500或1700，但在一些實施例中，第5圖、第7圖、第9圖、第11圖、第13圖、第15圖或第17圖也對應於類似於佈局設計100的佈局設計，積體電路500、700、900、1100、1300、 1500或1700的結構元件也對應於佈局圖案，以及積體電路500、700、900、1100、1300、1500或1700的包括對準、長度和寬度在內的結構關係以及相應佈局設計的配置和層，類似於積體電路500、700、900、1100、1300、1500或1700的結構關係以及配置和層，因此為簡潔起見類似的詳細描述將不再描述。
在一些實施例中，至少積體電路500、700、900、1100、1300、1500或1700是藉由與佈局設計100中的至少一個類似的佈局設計製造的，因此省略類似的詳細描述。至少積體電路500、700、900、1100、1300、1500或1700的包括對準、長度和寬度的結構關係以及配置和層類似於第2A圖到第2E圖的積體電路200的結構關係以及配置和層，為了簡潔起見，將不會在至少第5圖、第7圖、第9圖、第11圖、第13圖、第15圖或第17圖中進行類似的詳細描述。
積體電路500是積體電路200(第2A圖到第2E圖)的變型，因此省略了類似的詳細描述。
積體電路500至少包括主動區組202、絕緣區203、閘極組504、接觸件組506、通孔組510、通孔組512、導體組520、導體組222、導體組530、通孔組532和基板290。
與第2A圖到第2B圖的積體電路200相比，閘極組504代替了第2A圖到第2C圖的閘極組204，接觸件組506代替了第2A圖的接觸件組206，通孔組510代 替第2B圖的通孔組210，通孔組512代替第2B圖的通孔組212，導體組520代替第2B圖的導體組220，導體組530代替組對於第2B圖的導體230，通孔組532代替第2B圖的通孔組232，因此省略類似的詳細描述。
閘極組504包括閘極204a、閘極204b、閘極204c、閘極204d或閘極204e中的一個或多個。
閘極204b對應於PMOS電晶體P4-1的閘極和NMOS電晶體N4-1的閘極。閘極204c對應於PMOS電晶體P4-2的閘極和NMOS電晶體N4-2的閘極。閘極204d對應於PMOS電晶體P4-3的閘極和NMOS電晶體N4-3的閘極。在一些實施例中，閘極204a和204e是虛設閘極。
在閘極組504中的其他佈局層或閘極數量上的其他配置、佈置在本發明實施例的範圍內。
接觸件組506至少包括接觸件506a、506b、506c、506d、506e、506f或506g。
與積體電路200相比，至少接觸件506a、506b、506c、506d、506e、506f或506g至少代替對應的接觸件206a、206b、206c、206d、206e、206f或206g，因此省略類似的詳細描述。
接觸件506a電連接至PMOS電晶體P4-1的汲極。接觸件506b電連接至PMOS電晶體P4-1的源極和PMOS電晶體P4-2的源極。接觸件506c電連接至PMOS電晶體P4-2的汲極和PMOS電晶體P4-3的源極。接觸 件506d電連接至PMOS電晶體P4-3的汲極和NMOS電晶體N4-3的汲極。
接觸件506e電連接至NMOS電晶體N4-1的汲極。接觸件506f電連接至NMOS電晶體N4-1的源極和NMOS電晶體N4-2的汲極。接觸件506g電連接至NMOS電晶體N4-2的源極和NMOS電晶體N4-3的源極。
在接觸件組506中的其他佈局層或導體數量上的其他配置、佈置在本發明實施例的範圍內。
通孔組510至少包括通孔510a、510b、…、510e或510f。
與積體電路200相比，至少通孔510a、510b、…、510e或510f代替了通孔210a、210b、…、210d或210e中的一個或多個，因此省略類似的詳細描述。
通孔510a位於導體520d與接觸件506a之間，並且將導體520d和接觸件506a電連接在一起。通孔510b位於導體520e和接觸件506e之間，並且將導體520e和接觸件506e電連接在一起。通孔510c位於導體222a和接觸件506b之間，並且將導體222a和接觸件506b電連接在一起。通孔510d位於導體520d和接觸件506c之間，並且將導體520d和接觸件506c電連接在一起。通孔510e位於導體222b和接觸件506g之間，並且將導體222b和接觸件506g電連接在一起。通孔510f位於導體520e和接觸件506d之間，並且將導體520e 和接觸件506d電連接在一起。
如第5圖所示，在一些實施例中，通孔組510具有顏色A或B。例如，通孔510a、510b、510d和510f具有顏色A(例如，VDA)，通孔510c和510e具有顏色B(例如，VDB)。顏色A或B表示具有相同顏色的通孔510將形成在多遮罩組的同一遮罩上，具有不同對應顏色的通孔510將形成在多遮罩組的不同遮罩上。第5圖中以兩種顏色A和B(VDA和VDB)為例進行了描述。在一些實施例中，積體電路500中存在多於或少於兩種顏色。
通孔組510中通孔的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
通孔組512至少包括通孔512a、512b或512c。
與積體電路200相比，通孔512a、512b、512c代替了對應的通孔212a、212b、212c，因此省略類似的詳細描述。
通孔512a位於導體520a和閘極204b之間，並且將導體520a和閘極204b電連接在一起。通孔512b位於導體520b和閘極204c之間，並且將導體520b和閘極204c電連接在一起。通孔512c位於導體520c和閘極204d之間，並且將導體520c和閘極204d電連接在一起。
通孔組512中通孔的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
導體組520至少包括導體520a、520b、520c、520d或520e。
與積體電路200相比，導體520a、520b和520c代替導體220a，導體520d代替導體220b，導體520e代替導體220c，因此省略類似的詳細描述。
導體組520中導體的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
導體組530至少包括導體530a、530b、530c或530d。
與積體電路200相比，導體530a、530b、530c或530d代替對應的導體230a、230b、230c或230d，因此省略類似的詳細描述。
導體530a、530c和530d中的每一個都類似於導體230d，並且導體530b類似於導體230c，因此省略類似的詳細描述。
導體組530中導體的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
通孔組532至少包括通孔532a、532b、532c或532d。
與積體電路200相比，至少通孔532a、532b或532d至少代替通孔232b，並且至少通孔532c至少代替通孔232a，因此省略類似的詳細描述。
通孔532a位於導體520a和導體530a之間，並且將導體520a和導體530a電連接在一起。通孔532b 位於導體520e和導體530b之間，並且將導體520e和導體530b電連接在一起。通孔532c位於導體520b和導體530c之間，並且將導體520b和導體530c電連接在一起。通孔532d位於導體520c和導體530d之間，並且將導體520c和導體530d電連接在一起。
通孔組532中通孔的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
導體530a對應於PMOS電晶體P4-1的閘極和NMOS電晶體N4-1的閘極的輸入引腳(例如，輸入節點A1)。例如，導體530a藉由通孔532a電連接至導體520a，並且導體520a藉由通孔512a電連接至閘極204b。
導體530b對應於PMOS電晶體P4-3和NMOS電晶體N4-1和N4-3的汲極的輸出引腳(例如，輸出節點ZN)。例如，導體530b藉由通孔532b電連接至導體520e，導體520e藉由通孔510b電連接至接觸件506e，並且藉由通孔510f電連接至接觸件506d。此外，接觸件506e電連接至NMOS電晶體N4-1的汲極，並且接觸件506d電連接至NMOS電晶體N4-3的汲極和PMOS電晶體P4-3的汲極。
導體530c對應於PMOS電晶體P4-2的閘極和NMOS電晶體N4-2的閘極的輸入引腳(例如，輸入節點A2)。例如，導體530c藉由通孔532c電連接至導體520b，並且導體520b藉由通孔512b電連接至閘極204c。
導體530d對應於PMOS電晶體P4-3的閘極和 NMOS電晶體N4-3的閘極的輸入引腳(例如，輸入節點B)。例如，導體530d藉由通孔532d電連接至導體520c，並且導體520c藉由通孔512c電連接至閘極204d。
積體電路500中的其他佈局層或元件數量上的其他材料、配置、佈置在本發明實施例的範圍內。
在一些實施例中，積體電路500實現了以上至少在第1A圖到第1D圖、第2A圖到第2E圖或第3A圖到第3D圖中討論的或在下文討論的益處中的一個或多個。
第6圖是根據一些實施例的積體電路600的電路圖。在一些實施例中，積體電路600是2-2 AOI電路。以2-2 AOI電路為例進行說明，其他類型的電路包括其他類型的AOI電路也在本發明的範圍內。
積體電路600包括連接至NMOS電晶體N6-1、N6-2、N6-3和N6-4的PMOS電晶體P6-1、P6-2、P6-3和P6-4。
PMOS電晶體P6-1的閘極端和NMOS電晶體N6-1的閘極端連接在一起，並且被配置為輸入節點A1。PMOS電晶體P6-2的閘極端和NMOS電晶體N6-2的閘極端連接在一起，並且被配置為輸入節點A2。PMOS電晶體P6-3的閘極端和NMOS電晶體N6-3的閘極端連接在一起，並且被配置為輸入節點B1。PMOS電晶體P6-4的閘極端和NMOS電晶體N6-4的閘極端連接在一起，並且被配置為輸入節點B2。
PMOS電晶體P6-1的源極端和PMOS電晶體 P6-2的源極端連接至電壓源VDD。NMOS電晶體N6-2的源極端和NMOS電晶體N6-4的源極端各自連接至參考電壓源VSS。
PMOS電晶體P6-3的源極端、PMOS電晶體P6-4的源極端、PMOS電晶體P6-2的汲極端和PMOS電晶體P6-1的汲極端彼此連接。
NMOS電晶體N6-1的源極端和NMOS電晶體N6-2的汲極端彼此連接。NMOS電晶體N6-3的源極端和NMOS電晶體N6-4的汲極端彼此連接。
PMOS電晶體P6-3的汲極端、PMOS電晶體P6-4的汲極端、NMOS電晶體N6-1的汲極端和NMOS電晶體N6-3的汲極端相互連接，並且被配置為輸出節點ZN。
在一些實施例中，一個或多個汲極或源極彼此互換使用。
積體電路600中的其他配置、佈置或其他電路在本發明實施例的範圍內。
第7圖是根據一些實施例的積體電路700的頂視圖。
積體電路700藉由與積體電路700類似的相應佈局設計製造。積體電路700是積體電路600的實施例。
積體電路700是積體電路200(第2A圖到第2E圖)或500(第5圖)的變型，因此省略類似的詳細描述。
積體電路700至少包括主動區組202、絕緣區 203、閘極組704、接觸件組706、通孔組710、通孔組712、導體組720、導體組222、導體組730、通孔組732和基板290。
與第2A圖到第2B圖的積體電路200相比，閘極組704代替了第2A圖到第2C圖的閘極組204，接觸件組706代替了第2A圖的接觸件組206，通孔組710代替第2B圖的通孔組210，通孔組712代替第2B圖的通孔組212，導體組720代替第2B圖的導體組220，導體組730代替第2B圖的導體組230，通孔組732代替第2B圖的通孔組232，因此省略類似的詳細描述。
閘極組704包括閘極204a、204b、204c、204d、204e或204f中的一個或多個。
閘極204b對應於PMOS電晶體P6-2的閘極和NMOS電晶體N6-2的閘極。閘極204c對應於PMOS電晶體P6-1的閘極和NMOS電晶體N6-1的閘極。閘極204d對應於PMOS電晶體P6-3的閘極和NMOS電晶體N6-3的閘極。閘極204e對應於PMOS電晶體P6-4的閘極和NMOS電晶體N6-4的閘極。在一些實施例中，閘極204a和204f是虛設閘極。
閘極組704中的其他佈局層或數量的閘極的其他配置、佈置在本發明實施例的範圍內。
接觸件組706至少包括接觸件706a、706b、706c、706d、706e、706f、706g、706h、706i或706j。
與積體電路200相比，至少接觸件706a、706b、706c、706d、706e、706f、706g、706h、706i或706j至少替換對應的接觸件206a、206b、206c、206d、206e、206f、206g、206h或206j，因此省略類似的詳細描述。
接觸件706a電連接至PMOS電晶體P6-2的汲極。接觸件706b電連接至PMOS電晶體P6-2的源極和PMOS電晶體P6-1的源極。接觸件706c電連接至PMOS電晶體P6-1的汲極和PMOS電晶體P6-3的源極。接觸件706d電連接至PMOS電晶體P6-3的汲極和PMOS電晶體P6-4的汲極。接觸件706e電連接至PMOS電晶體P6-4的源極。
接觸件706f電連接至NMOS電晶體N6-2的源極。接觸件706g電連接至NMOS電晶體N6-1的源極和NMOS電晶體N6-2的汲極。接觸件706h電連接至NMOS電晶體N6-3的汲極和NMOS電晶體N6-1的汲極。接觸件706i電連接至NMOS電晶體N6-3的源極和NMOS電晶體N6-4的汲極。接觸件706j電連接至NMOS電晶體N6-4的源極。
接觸件組706中的其他佈局層或導體數量上的其他配置、佈置在本發明實施例的範圍內。
通孔組710至少包括通孔710a、710b...、710g或710h。
與積體電路200相比，至少通孔710a、710b、…、 710g或710h代替通孔210a、210b、…、210d或210e中的一個或多個，因此省略類似的詳細描述。
通孔710a位於導體720a和接觸件706a之間，並且將導體720a和接觸件706a電連接在一起。通孔710b位於導體222b和接觸706f之間，並且將導體222b和接觸706f電連接在一起。通孔710c位於導體222a和接觸件706b之間，並且將導體222a和接觸件706b電連接在一起。通孔710d位於導體720b和接觸件706c之間，並且將導體720b和接觸件706c電連接在一起。通孔710e位於導體720e和接觸件706h之間，並且將導體720e和接觸件706h電連接在一起。通孔710f位於導體720e和接觸件706d之間，並且將導體720e和接觸件706d電連接在一起。通孔710g位於導體720c和接觸件706e之間，並且將導體720c和接觸件706e電連接在一起。通孔710h位於導體222b和接觸件706j之間，並且將導體222b和接觸件706j電連接在一起。
通孔組710中通孔的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
通孔組712至少包括通孔712a、712b、712c或712d。
與積體電路200相比，通孔712a、712b、712c、712d代替了對應的通孔212a、212b、212c、212d，因此省略類似的詳細描述。
通孔712a位於導體720d和閘極204b之間，並 且將導體720d和閘極204b電連接在一起。通孔712b位於導體720f和閘極204c之間，並且將導體720f和閘極204c電連接在一起。通孔712c在導體720g和閘極204d之間，並且將導體720g和閘極204d電連接在一起。通孔712d位於導體720h和閘極204e之間，並且將導體720h和閘極204e電連接在一起。
通孔組712中通孔的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
導體組720至少包括導體720a、720b、720c、720d、720e、720f、720g或720h。
與積體電路200相比，導體720a、720b和720c代替導體220a，導體720d和720e代替導體220b，並且導體720f、720g和720h代替導體220c，因此省略類似的詳細描述。
導體組720中導體的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
導體組730至少包括導體730a、730b、730c、730d或730e。
與積體電路200相比，導體730a、730b、730c、730d或730e代替對應的導體230a、230b、230c、230d或230e，因此省略類似的詳細描述。
導體730a、730b、730d和730e中的每一個都類似於導體230d，並且導體730c類似於導體230c，因此省略類似的詳細描述。
導體組730中導體的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
通孔組732至少包括通孔732a、732b、732c、732d或732e。
與積體電路200相比，至少通孔732a、732b、732d或732e至少代替通孔232b，並且至少通孔732c至少代替通孔232a，因此省略類似的詳細描述。
通孔732a位於導體720f和導體730a之間，並且將導體720f和導體730a電連接在一起。通孔732b位於導體720d和導體730b之間，並且將導體720d和導體730b電連接在一起。通孔732c位於導體720g和導體730c之間，並且將導體720g和導體730c電連接在一起。通孔732d位於導體720e和導體730d之間，並且將導體720e和導體730d電連接在一起。通孔732e位於導體720h和導體730e之間，並且將導體720h和導體730e電連接在一起。
通孔組732中通孔的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
導體730a對應於PMOS電晶體P6-2的閘極和NMOS電晶體N6-2的閘極的輸入引腳(例如，輸入節點A1)。例如，導體730a藉由通孔732a電連接至導體720f，並且導體720f藉由通孔712b電連接至閘極204c。
導體730b對應於PMOS電晶體P6-1的閘極和NMOS電晶體N6-1的閘極的輸入引腳(例如，輸入節點 A2)。例如，導體730b藉由通孔732b電連接至導體720d，並且導體720d藉由通孔712a電連接至閘極204b。
導體730c對應於PMOS電晶體P6-3的閘極和NMOS電晶體N6-3的閘極的輸入引腳(例如，輸入節點B1)。例如，導體730c藉由通孔732c電連接至導體720g，並且導體720g藉由通孔712c電連接至閘極204d。
導體730d對應於PMOS電晶體P6-3和P6-4的汲極以及NMOS電晶體N6-1和N6-3的汲極的輸出引腳(例如，輸出節點ZN)。例如，導體730d藉由通孔732d電連接至導體720e，導體720e藉由通孔710f電連接至接觸件706d且藉由通孔710e電連接至接觸件706h。此外，接觸件706d電連接至PMOS電晶體P6-3的汲極和PMOS電晶體P6-4的汲極，並且接觸件706h電連接至NMOS電晶體N6-1的汲極和NMOS電晶體N6-3的汲極。
導體730e對應於PMOS電晶體P6-4的閘極和NMOS電晶體N6-4的閘極的輸入引腳(例如，輸入節點B2)。例如，導體730e藉由通孔732e電連接至導體720h，並且導體720h藉由通孔712d電連接至閘極204e。
積體電路700中的其他佈局層或元件數量上的其他材料、配置、佈置在本發明實施例的範圍內。
在一些實施例中，積體電路700實現了以上至少在第1A圖到第1D圖、第2A圖到第2E圖、第3A圖到第3D圖或第5圖中討論或在下文討論的益處中的一個或 多個。
第8圖是根據一些實施例的積體電路800的電路圖。在一些實施例中，積體電路800是2-2或與非(OAI)電路。以2-2 OAI電路為例進行說明，其他類型的電路包括其他類型的OAI電路也在本發明的範圍內。
積體電路800包括連接至NMOS電晶體N8-1、N8-2、N8-3和N8-4的PMOS電晶體P8-1、P8-2、P8-3和P8-4。
PMOS電晶體P8-1的閘極端和NMOS電晶體N8-1的閘極端連接在一起，並且被配置為輸入節點B2。PMOS電晶體P8-2的閘極端和NMOS電晶體N8-2的閘極端連接在一起，並且被配置為輸入節點A2。PMOS電晶體P8-3的閘極端和NMOS電晶體N8-3的閘極端連接在一起，並被配置為輸入節點B1。PMOS電晶體P8-4的閘極端和NMOS電晶體N8-4的閘極端連接在一起，並被配置為輸入節點A1。
PMOS電晶體P8-1的源極端和PMOS電晶體P8-2的源極端連接至電壓源VDD。NMOS電晶體N8-2的源極端和NMOS電晶體N8-4的源極端各自連接至參考電壓源VSS。
PMOS電晶體P8-3的源極端和PMOS電晶體P8-1的汲極端彼此連接。PMOS電晶體P8-4的源極端和PMOS電晶體P8-2的汲極端彼此連接在一起。
NMOS電晶體N8-1的源極端、NMOS電晶體 N8-2的汲極端、NMOS電晶體N8-3的源極端和NMOS電晶體N8-4的汲極端彼此連接。
PMOS電晶體P8-3的汲極端、PMOS電晶體P8-4的汲極端、NMOS電晶體N8-1的汲極端和NMOS電晶體N8-3的汲極端相互連接，並且是被配置為輸出節點ZN。
在一些實施例中，一個或多個汲極或源極彼此互換使用。
積體電路800中的其他配置、佈置或其他電路在本發明實施例的範圍內。
第9圖是根據一些實施例的積體電路900的頂視圖。
積體電路900藉由與積體電路900類似的相應佈局設計製造。積體電路900是積體電路800的實施例。
積體電路900是積體電路200(第2A圖到第2E圖)、500(第5圖)或700(第7圖)的變型，因此省略類似的詳細描述。
積體電路900至少包括主動區組202、絕緣區203、閘極組904、接觸件組906、通孔組910、通孔組912、導體組920、導體組222、導體組930、通孔組932和基板290。
與第2A圖到第2B圖的積體電路200相比，閘極組904代替了第2A圖到第2C圖的閘極組204，接觸件組906代替了第2A圖的接觸件組206，通孔組910代 替第2B圖的通孔組210，通孔組912代替第2B圖的通孔組212，導體組920代替第2B圖的導體組220，導體組930代替第2B圖的導體組230，通孔組932代替第2B圖的通孔組232，因此省略類似的詳細描述。
閘極組904包括閘極204a、204b、204c、204d、204e或204f中的一個或多個。
閘極204b對應於PMOS電晶體P8-2的閘極和NMOS電晶體N8-2的閘極。閘極204c對應於PMOS電晶體P8-4的閘極和NMOS電晶體N8-4的閘極。閘極204d對應於PMOS電晶體P8-3的閘極和NMOS電晶體N8-3的閘極。閘極204e對應於PMOS電晶體P8-1的閘極和NMOS電晶體N8-1的閘極。在一些實施例中，閘極204a和204f是虛設閘極。
閘極組904中的其他佈局層或數量的閘極上的其他配置、佈置在本發明實施例的範圍內。
接觸件組906至少包括接觸件906a、906b、906c、906d、906e、906f、906g、906h、906i或906j。
與積體電路200相比，至少接觸件906a、906b、906c、906d、906e、906f、906g、906h、906i或906j至少替換對應的接觸件206a、206b、206c、206d、206e、206f、206、206h、206i或206j，因此省略類似的詳細描述。
接觸件906a電連接至PMOS電晶體P8-2的源 極。接觸件906b電連接至PMOS電晶體P8-2的汲極和PMOS電晶體P8-4的源極。接觸件906c電連接至PMOS電晶體P8-4的汲極和PMOS電晶體P8-3的汲極。接觸件906d電連接至PMOS電晶體P8-3的源極和PMOS電晶體P8-1的汲極。接觸件906e電連接至PMOS電晶體P8-1的源極。
接觸件906f電連接至NMOS電晶體N8-2的汲極。接觸件906g電連接至NMOS電晶體N8-2的源極和NMOS電晶體N8-4的源極。接觸件906h電連接至NMOS電晶體N8-4的汲極和NMOS電晶體N8-3的源極。接觸件906i電連接至NMOS電晶體N8-3的汲極和NMOS電晶體N8-1的汲極。接觸件906j電連接至NMOS電晶體N8-1的源極。
接觸件組906中的其他佈局層或導體數量上的其他配置、佈置在本發明實施例的範圍內。
通孔組910至少包括通孔910a、910b、…、910g或910h。
與積體電路200相比，至少通孔910a、910b、…、910g或910h代替通孔210a、210b、…、210d或210e中的一個或多個，因此省略類似的詳細描述。
通孔910a位於導體222a和接觸件906a之間，並且將導體222a和接觸件906a電連接在一起。通孔910b位於導體920f和接觸件906f之間，並且將導體920f和接觸件906f電連接在一起。通孔910c位於導體 222b和接觸件906g之間，並且將導體222b和接觸件906g電連接在一起。通孔910d位於導體920e和接觸件906c之間，並且將導體920e和接觸件906c電連接在一起。通孔910e位於導體920g和接觸件906h之間，並且將導體920g和接觸件906h電連接在一起。通孔910f位於導體920e和接觸件906i之間，並且將導體920e和接觸件906i電連接在一起。通孔910g位於導體222a和接觸件906e之間，並且將導體222a和接觸件906e電連接在一起。通孔910h位於導體920h和接觸件906j之間，並且將導體920h和接觸件906j電連接在一起。
通孔組910中通孔的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
通孔組912至少包括通孔912a、912b、912c或912d。
與積體電路200相比，通孔912a、912b、912c、912d代替了對應的通孔212a、212b、212c、212d，因此省略類似的詳細描述。
通孔912a位於導體920d和閘極204b之間，並且將導體920d和閘極204b電連接在一起。通孔912b位於導體920a和閘極204c之間，並且將導體920a和閘極204c電連接在一起。通孔912c位於導體920b和閘極204d之間，並且將導體920b和閘極204d電連接在一起。通孔912d位於導體920c和閘極204e之間，並且將導體920c和閘極204e電連接在一起。
通孔組912中通孔的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
導體組920至少包括導體920a、920b、920c、920d、920e、920f、920g或920h。
與積體電路200相比，導體920a、920b和920c代替導體220a，導體920d和920e代替導體220b，並且導體920f、920g和920h代替導體220c，因此省略類似的詳細描述。
導體組920中導體的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
導體組930至少包括導體930a、930b、930c、930d或930e。
與積體電路200相比，導體930a、930b、930c、930d或930e代替對應的導體230a、230b、230c、230d或230e，因此省略類似的詳細描述。
導體930a、930b、930d和930e中的每一個都類似於導體230d，並且導體930c類似於導體230c，因此省略類似的詳細描述。
導體組930中導體的其他佈局層或導體數量的其他配置、佈置在本發明實施例的範圍內。
通孔組932至少包括通孔932a、932b、932c、932d或932e。
與積體電路200相比，至少通孔932a、932b、932d或932e至少代替通孔232b，並且至少通孔932c 至少代替通孔232a，因此省略類似的詳細描述。
通孔932a位於導體920a和導體930a之間，並且將導體920a和導體930a電連接在一起。通孔932b位於導體920d和導體930b之間，並且將導體920d和導體930b電連接在一起。通孔932c位於導體920b和導體930c之間，並且將導體920b和導體930c電連接在一起。通孔932d位於導體920e和導體930d之間，並且將導體920e和導體930d電連接在一起。通孔932e位於導體920c和導體930e之間，並且將導體920c和導體930e電連接在一起。
通孔組932中通孔的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
導體930a對應於PMOS電晶體P8-4的閘極和NMOS電晶體N8-4的閘極的輸入引腳(例如，輸入節點A1)。例如，導體930a藉由通孔932a電連接至導體920a，並且導體920a藉由通孔912b電連接至閘極204c。
導體930b對應於PMOS電晶體P8-2的閘極和NMOS電晶體N8-2的閘極的輸入引腳(例如，輸入節點A2)。例如，導體930b藉由通孔932b電連接至導體920d，並且導體920d藉由通孔912a電連接至閘極204b。
導體930c對應於PMOS電晶體P8-3的閘極和NMOS電晶體N8-3的閘極的輸入引腳(例如，輸入節點B1)。例如，導體930c藉由通孔932c電連接至導體920b，並且導體920b藉由通孔912c電連接至閘極204d。
導體930d對應於PMOS電晶體P8-3的汲極和P8-4的汲極以及NMOS電晶體N8-1的汲極和N8-3的汲極的輸出引腳(例如，輸出節點ZN)。例如，導體930d藉由通孔932d電連接至導體920e，導體920e藉由通孔910d電連接至接觸件906c且藉由通孔910f電連接至接觸件906i。此外，接觸件906c電連接至PMOS電晶體P8-3的汲極和PMOS電晶體P8-4的汲極，並且接觸件906i電連接至NMOS電晶體N8-1的汲極和PMOS電晶體P8-3的汲極。
導體930e對應於PMOS電晶體P8-1的汲極和NMOS電晶體N8-1的閘極的輸入引腳(例如，輸入節點B2)。例如，導體930e藉由通孔932e電連接至導體920c，並且導體920c藉由通孔912d電連接至閘極204e。
積體電路900中的其他佈局層或元件數量上的其他材料、配置、佈置在本發明實施例的範圍內。
在一些實施例中，積體電路900實現了以上至少在第1A圖到第1D圖、第2A圖到第2E圖、第3A圖到第3D圖、第5圖或第7圖中討論的或在下文討論的益處中的一個或多個。
第10圖是根據一些實施例的積體電路1000的電路圖。在一些實施例中，積體電路1000是3-1 AOI電路。以3-1 AOI電路為例進行說明，其他類型的電路包括其他類型的AOI電路也在本發明的範圍內。
積體電路1000包括連接至NMOS電晶體N10-1、 N10-2、N10-3和N10-4的PMOS電晶體P10-1、P10-2、P10-3和P10-4。
PMOS電晶體P10-1的閘極端和NMOS電晶體N10-1的閘極端連接在一起，並且被配置為輸入節點A3。PMOS電晶體P10-2的閘極端和NMOS電晶體N10-2的閘極端連接在一起，並且被配置為輸入節點A1。PMOS電晶體P10-3的閘極端和NMOS電晶體N10-3的閘極端連接在一起，並且被配置為輸入節點A2。PMOS電晶體P10-4的閘極端和NMOS電晶體N10-4的閘極端連接在一起，並被配置為輸入節點B。
PMOS電晶體P10-1的源極端、PMOS電晶體P10-2的源極端和PMOS電晶體P10-3的源極端連接至電壓源VDD。NMOS電晶體N10-3的源極端和NMOS電晶體N10-4的源極端各自連接至參考電壓源VSS。
PMOS電晶體P10-4的源極端、PMOS電晶體P10-3的汲極端、PMOS電晶體P10-2的汲極端和PMOS電晶體P10-1的汲極端彼此連接。
NMOS電晶體N10-1的源極端和NMOS電晶體N10-2的汲極端彼此連接。NMOS電晶體N10-2的源極端和NMOS電晶體N10-3的汲極端彼此連接。
PMOS電晶體P10-4的汲極端、NMOS電晶體N10-1的汲極端和NMOS電晶體N10-4的汲極端相互連接，並且被配置為輸出節點ZN。
在一些實施例中，一個或多個汲極或源極彼此互換 使用。
積體電路1000中的其他配置、佈置或其他電路在本發明實施例的範圍內。
第11圖是根據一些實施例的積體電路1100的頂視圖。
積體電路1100藉由與積體電路1100類似的相應佈局設計製造。積體電路1100是積體電路1000的實施例。
積體電路1100是積體電路200(第2A圖到第2E圖)、500(第5圖)、700(第7圖)或900(第9圖)的變型，因此省略類似的詳細描述。
積體電路1100至少包括主動區組202、絕緣區203、閘極組1104、接觸件組1106、通孔組1110、通孔組1112、導體組1120、導體組222、導體組1130、通孔組1132和基板290。
與第2A圖到第2B圖的積體電路200相比，閘極組1104代替了第2A圖到第2C圖的閘極組204，接觸件組1106代替了第2A圖的接觸件組206，通孔組1110代替第2B圖的通孔組210，通孔組1112代替第2B圖的通孔組212，導體組1120代替第2B圖的導體組220，導體組1130代替第2B圖的導體組230，通孔組1132代替第2B圖的通孔組232，因此省略類似的詳細描述。
閘極組1104包括門204a、204b、204c、204d、 204e或204f中的一個或多個。
閘極204b對應於PMOS電晶體P10-3的閘極和NMOS電晶體N10-3的閘極。閘極204c對應於PMOS電晶體P10-2的閘極和NMOS電晶體N10-2的閘極。閘極204d對應於PMOS電晶體P10-1的閘極和NMOS電晶體N10-1的閘極。閘極204e對應於PMOS電晶體P10-4的閘極和NMOS電晶體N10-4的閘極。在一些實施例中，閘極204a和204f是虛設閘極。
閘極組1104中的其他佈局層或數量的閘極的其他配置、佈置在本發明實施例的範圍內。
接觸件組1106至少包括接觸件1106a、1106b、1106c、1106d、1106e、1106f、1106g、1106h、1106i或1106j。
與積體電路200相比，至少接觸件1106a、1106b、1106c、1106d、1106e、1106f、1106g、1106h、1106i或1106j至少替換對應的接觸件206a、206b、206c、206d、206e、206f、206g、206h、206i或206j，因此省略類似的詳細描述。
接觸件1106a電連接至PMOS電晶體P10-3的源極。接觸件1106b電連接至PMOS電晶體P10-3的汲極和PMOS電晶體P10-2的汲極。接觸件1106c電連接至PMOS電晶體P10-2的源極和PMOS電晶體P10-1的源極。接觸件1106d電連接至PMOS電晶體P10-1的汲極和PMOS電晶體P10-4的源極。接觸件1106e電連 接至PMOS電晶體P10-4的汲極。
接觸件1106f電連接至NMOS電晶體N10-3的源極。接觸件1106g電連接至NMOS電晶體N10-3的汲極和NMOS電晶體N10-2的源極。接觸件1106h電連接至NMOS電晶體N10-2的汲極和NMOS電晶體N10-1的源極。接觸件1106i電連接至NMOS電晶體N10-1的汲極和NMOS電晶體N10-4的汲極。接觸件1106j電連接至NMOS電晶體N10-4的源極。
在接觸件組1106中的其他佈局層或導體數量上的其他配置、佈置在本發明實施例的範圍內。
通孔組1110至少包括通孔1110a、1110b、…、1110g或1110h。
與積體電路200相比，至少通孔1110a、1110b、…、1110g或1110h代替通孔210a、210b、…、210d或210e中的一個或多個，因此省略類似的詳細描述。
通孔1110a位於導體222a和接觸件1106a之間，並且將導體222a和接觸件1106a電連接在一起。通孔1110b位於導體222b和接觸件1106f之間，並且將導體222b和接觸件1106f電連接在一起。通孔1110c位於導體1120a和接觸件1106b之間，並且將導體1120a和接觸件1106b電連接在一起。通孔1110d位於導體222a和接觸件1106c之間，並且將導體222a和接觸件1106c電連接在一起。通孔1110e位於導體1120a 和接觸件1106d之間，並且將導體1120a和接觸件1106d電連接在一起。通孔1110f位於導體1120c和接觸件1106i之間，並且將導體1120c和接觸件1106i電連接在一起。通孔1110g位於導體1120c和接觸件1106e之間，並且將導體1120c和接觸件1106e電連接在一起。通孔1110h位於導體222b和接觸件1106j之間，並且將導體222b和接觸件1106j電連接在一起。
通孔組1110中通孔的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
通孔組1112至少包括通孔1112a、1112b、1112c或1112d。
與積體電路200相比，通孔1112a、1112b、1112c、1112d代替了對應的通孔212a、212b、212c、212d，因此省略類似的詳細描述。
通孔1112a位於導體1120b和閘極204b之間，並且將導體1120b和閘極204b電連接在一起。通孔1112b在導體1120d和閘極204c之間，並且將導體1120d和閘極204c電連接在一起。通孔1112c位於導體1120e和閘極204d之間，並且將導體1120e和閘極204d電連接在一起。通孔1112d位於導體1120f和閘極204e之間，並且將導體1120f和閘極204e電連接在一起。
通孔組1112中通孔的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
導體組1120至少包括導體1120a、1120b、1120c、1120d、1120e或1120f。
與積體電路200相比，導體1120a代替導體220a，導體1120b和1120c代替導體220b，並且導體1120d、1120e和1120f代替導體220c，因此省略類似的詳細描述。
導體組1120中導體的其他佈局層或導體數量的其他配置、佈置在本發明實施例的範圍內。
導體組1130至少包括導體1130a、1130b、1130c、1130d或1130e。
與積體電路200相比，導體1130a、1130b、1130c、1130d或1130e替換對應的導體230a、230b、230c、230d或230e，因此省略類似的詳細描述。
導體1130a、1130b、1130d和1130e中的每一個都類似於導體230d，並且導體1130c類似於導體230c，因此省略類似的詳細描述。
導體組1130中導體的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
通孔組1132至少包括通孔1132a、1132b、1132c、1132d或1132e。
與積體電路200相比，至少通孔1132a、1132b、1132d或1132e至少代替通孔232b，並且至少通孔1132c至少代替通孔232a，因此省略類似的詳細描述。
通孔1132a位於導體1120d和導體1130a之間， 並且將導體1120d和導體1130a電連接在一起。通孔1132b位於導體1120b和導體1130b之間，並且將導體1120b和導體1130b電連接在一起。通孔1132c位於導體1120e和導體1130c之間，並且將導體1120e和導體1130c電連接在一起。通孔1132d位於導體1120c和導體1130d之間，並且將導體1120c和導體1130d電連接在一起。通孔1132e位於導體1120f和導體1130e之間，並且將導體1120f和導體1130e電連接在一起。
通孔組1132中通孔的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
導體1130a對應於PMOS電晶體P10-2的閘極和NMOS電晶體N10-2的閘極的輸入引腳(例如，輸入節點A1)。例如，導體1130a藉由通孔1132a電連接至導體1120d，並且導體1120d藉由通孔1112b電連接至閘極204c。
導體1130b對應於PMOS電晶體P10-3的閘極和NMOS電晶體N10-3的閘極的輸入引腳(例如，輸入節點A2)。例如，導體1130b藉由通孔1132b電連接至導體1120b，並且導體1120b藉由通孔1112a電連接至閘極204b。
導體1130c對應於PMOS電晶體P10-1的閘極和NMOS電晶體N10-1的閘極的輸入引腳(例如，輸入節點A3)。例如，導體1130c藉由通孔1132c電連接至導體1120e，並且導體1120e藉由通孔1112c電連接至 閘極204d。
導體1130d對應於PMOS電晶體P10-4的汲極和NMOS電晶體N10-1的汲極和N10-4的汲極的輸出引腳(例如，輸出節點ZN)。例如，導體1130d藉由通孔1132d電連接至導體1120c，導體1120c藉由通孔1110g電連接至接觸件1106e，並且藉由通孔1110f電連接至接觸件1106i。此外，接觸件1106e電連接至PMOS電晶體P10-4的汲極，並且接觸件1106i電連接至NMOS電晶體N10-1的汲極和NMOS電晶體N10-4的汲極。
導體1130e對應於PMOS電晶體P10-4的閘極和NMOS電晶體N10-4的閘極的輸入引腳(例如，輸入節點B)。例如，導體1130e藉由通孔1132e電連接至導體1120f，並且導體1120f藉由通孔1112d電連接至閘極204e。
積體電路1100中的其他佈局層或元件數量上的其他材料、配置、佈置在本發明實施例的範圍內。
在一些實施例中，積體電路1100實現了以上至少在第1A圖到第1D圖、第2A圖到第2E圖、第3A圖到第3D圖、第5圖、第7圖或第9圖中討論或在下文討論的益處中的一個或多個。
第12圖是根據一些實施例的積體電路1200的電路圖。在一些實施例中，積體電路1200是2-1-1 AOI電路。以2-1-1 AOI電路為例進行說明，包括其他類型 的AOI電路在內的其他類型的電路也在本發明的範圍內。
積體電路1200包括連接至NMOS電晶體N12-1、N12-2、N12-3和N12-4的PMOS電晶體P12-1、P12-2、P12-3和P12-4。
PMOS電晶體P12-1的閘極端和NMOS電晶體N12-1的閘極端連接在一起，並且被配置為輸入節點A2。PMOS電晶體P12-2的閘極端和NMOS電晶體N12-2的閘極端連接在一起，並被配置為輸入節點A1。PMOS電晶體P12-3的閘極端和NMOS電晶體N12-3的閘極端連接在一起，並被配置為輸入節點C。PMOS電晶體P12-4的閘極端和NMOS電晶體N12-4的閘極端連接在一起，並被配置為輸入節點B。
PMOS電晶體P12-1的源極端和PMOS電晶體P12-2的源極端連接至電壓源VDD。NMOS電晶體N12-2的源極端、NMOS電晶體N12-3的源極端和NMOS電晶體N12-4的源極端均連接至參考電壓源VSS。
PMOS電晶體P12-3的源極端、PMOS電晶體P12-1的汲極端和PMOS電晶體P12-2的汲極端彼此連接。PMOS電晶體P12-4的源極端和PMOS電晶體P12-3的汲極端彼此連接。
NMOS電晶體N12-1的源極端和NMOS電晶體N12-2的汲極端彼此連接。
PMOS電晶體P12-4的汲極端、NMOS電晶體 N12-1的汲極端、NMOS電晶體N12-3的汲極端和NMOS電晶體N12-4的汲極端相互連接，並且被配置為輸出節點ZN。
在一些實施例中，一個或多個汲極或源極彼此互換使用。
積體電路1200中的其他配置、佈置或其他電路在本發明實施例的範圍內。
第13圖是根據一些實施例的積體電路1300的頂視圖。
積體電路1300藉由與積體電路1300類似的相應佈局設計製造。積體電路1300是積體電路1200的實施例。
積體電路1300是積體電路200(第2A圖到第2E圖)、500(第5圖)、700(第7圖)、900(第9圖)或1100(第11圖)的變型，因此類似的詳細描述省略。
積體電路1300至少包括主動區組202、絕緣區203、閘極組1304、接觸件組1306、通孔組1310、通孔組1312、導體組1320，導體組222、導體組1330、通孔組1332和基板290。
與第2A圖到第2B圖的積體電路200相比，閘極組1304代替了第2A圖到第2C圖的閘極組204，接觸件組1306代替了第2A圖的接觸件組206，通孔組1310代替第2B圖的通孔組210，通孔組1312代替第 2B圖的通孔組212，導體組1320代替第2B圖的導體組220，導體組1330代替第2B圖的導體組230，通孔組1332代替第2B圖的通孔組232，因此省略類似的詳細描述。
閘極組1304包括閘極204a、204b、204c、204d、204e或204f中的一個或多個。
閘極204b對應於PMOS電晶體P12-2的閘極和NMOS電晶體N12-2的閘極。閘極204c對應於PMOS電晶體P12-1的閘極和NMOS電晶體N12-1的閘極。閘極204d對應於PMOS電晶體P12-3的閘極和NMOS電晶體N12-3的閘極。閘極204e對應於PMOS電晶體P12-4的閘極和NMOS電晶體N12-4的閘極。在一些實施例中，閘極204a和204f是虛設閘極。
閘極組1304中的其他佈局層或閘極數量的其他配置、佈置在本發明實施例的範圍內。
接觸件組1306至少包括接觸件1306a、1306b、1306c、1306d、1306e、1306f、1306g、1306h或1306i。
與積體電路200相比，至少接觸件1306a、1306b、1306c、1306d、1306e、1306f、1306g、1306h或1306i至少替換對應的接觸件206a、206b、206c、206d、206e、206h、206或206i，因此省略類似的詳細描述。
接觸件1306a電連接至PMOS電晶體P12-2的汲極。接觸件1306b電連接至PMOS電晶體P12-2的源 極和PMOS電晶體P12-1的源極。接觸件1306c電連接至PMOS電晶體P12-1的汲極和PMOS電晶體P12-3的源極。接觸件1306d電連接至PMOS電晶體P12-3的汲極和PMOS電晶體P12-4的源極。接觸件1306e電連接至PMOS電晶體P12-4的汲極。
接觸件1306f電連接至NMOS電晶體N12-2的源極。接觸件1306g電連接至NMOS電晶體N12-2的汲極和NMOS電晶體N12-1的源極。接觸件1306h電連接至NMOS電晶體N12-1的汲極和NMOS電晶體N12-3的汲極。接觸件1306i電連接至NMOS電晶體N12-3的源極和NMOS電晶體N12-4的源極。接觸件1306j電連接至NMOS電晶體N12-4的汲極。
在接觸件組1306中的其他佈局層或導體數量上的其他配置、佈置在本發明實施例的範圍內。
通孔組1310至少包括通孔1310a、1310b、…、1310f或1310g。
與積體電路200相比，至少通孔1310a、1310b、…、1310f或1310g代替通孔210a、210b、…、210d或210e中的一個或多個，因此省略類似的詳細描述。
通孔1310a位於導體1320a和接觸件1306a之間，並且將導體1320a和接觸件1306a電連接在一起。通孔1310b位於導體222b和接觸件1306f之間，並且將導體222b和接觸件1306f電連接在一起。通孔1310c 位於導體222a和接觸件1306b之間，並且將導體222a和接觸件1306b電連接在一起。通孔1310d位於導體1320a和接觸件1306c之間，並且將導體1320a和接觸件1306c電連接在一起。通孔1310e位於導體1320f和接觸件1306h之間，並且將導體1320f和接觸件1306h電連接在一起。通孔1310f位於導體222b和接觸件1306i之間，並且將導體222b和接觸件1306i電連接在一起。通孔1310g位於導體1320f和接觸件1306e之間，並且將導體1320f和接觸件1306e電連接在一起。
通孔組1310中通孔的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
通孔組1312至少包括通孔1312a、1312b、1312c或1312d。
與積體電路200相比，通孔1312a、1312b、1312c、1312d代替了對應的通孔212a、212b、212c、212d，因此省略類似的詳細描述。
通孔1312a位於導體1320e和閘極204b之間，並且將導體1320e和閘極204b電連接在一起。通孔1312b位於導體1320c和閘極204c之間，並且將導體1320c和閘極204c電連接在一起。通孔1312c位於導體1320d和閘極204d之間，並且將導體1320d和閘極204d電連接在一起。通孔1312d位於導體1320b和閘極204e之間，並且將導體1320b和閘極204e電連接在一起。
通孔組1312中通孔的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
導體組1320至少包括導體1320a、1320b、1320c、1320d、1320e或1320f。
與積體電路200相比，導體1320a和1320b代替導體220a，導體1320c和1320d代替導體220b，並且導體1320e和1320f代替導體220c，因此省略類似的詳細描述。
導體組1320中導體的其他佈局層或導體數量的其他配置、佈置在本發明實施例的範圍內。
導體組1330至少包括導體1330a、1330b、1330c、1330d或1330e。
與積體電路200相比，導體1330a、1330b、1330c、1330d或1330e代替對應的導體230a、230b、230c、230d或230e，因此省略類似的詳細描述。
導體1330a、1330b、1330c、1330d和1330e中的每一個均與導體230d類似，因此省略類似的詳細描述。
導體組1330中導體的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
通孔組1332至少包括通孔1332a、1332b、1332c、1332d或1332e。
與積體電路200相比，至少通孔1332a、1332b、1332c、1332d或1332e至少代替通孔232b，因此省略 類似的詳細描述。
通孔1332a位於導體1320e和導體1330a之間，並且將導體1320e和導體1330a電連接在一起。通孔1332b位於導體1320c和導體1330b之間，並且將導體1320c和導體1330b電連接在一起。通孔1332c位於導體1320f和導體1330c之間，並且將導體1320f和導體1330c電連接在一起。通孔1332d位於導體1320d和導體1330d之間，並且將導體1320d和導體1330d電連接在一起。通孔1332e位於導體1320b和導體1330e之間，並且將導體1320b和導體1330e電連接在一起。
通孔組1332中通孔的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
導體1330a對應於PMOS電晶體P12-2的閘極和NMOS電晶體N12-2的閘極的輸入引腳(例如，輸入節點A1)。例如，導體1330a藉由通孔1332a電連接至導體1320e，並且導體1320e藉由通孔1312a電連接至閘極204b。
導體1330b對應於PMOS電晶體P12-1的閘極和NMOS電晶體N12-1的閘極的輸入引腳(例如，輸入節點A2)。例如，導體1330b藉由通孔1332b電連接至導體1320c，並且導體1320c藉由通孔1312b電連接至閘極204c。
導體1330c對應於PMOS電晶體P12-4的汲極和NMOS電晶體N12-1、N12-3和N12-4的汲極的輸 出引腳(例如，輸出節點ZN)。例如，導體1330c藉由通孔1332c電連接至導體1320f，導體1320f藉由通孔1310g電連接至接觸件1306e且藉由通孔1310e電連接至接觸件1306h。此外，接觸件1306e電連接至PMOS電晶體P12-4的汲極和NMOS電晶體N12-4的汲極，並且接觸件1306h電連接至NMOS電晶體N12-1的汲極和NMOS電晶體N12-3的汲極。
導體1330d對應於PMOS電晶體P12-3的閘極和NMOS電晶體N12-3的閘極的輸入引腳(例如，輸入節點C)。例如，導體1330d藉由通孔1332d電連接至導體1320d，並且導體1320d藉由通孔1312c電連接至閘極204d。
導體1330e對應於PMOS電晶體P12-4的閘極和NMOS電晶體N12-4的閘極的輸入引腳(例如，輸入節點B)。例如，導體1330e藉由通孔1332e電連接至導體1320b，並且導體1320b藉由通孔1312d電連接至閘極204e。
積體電路1300中的其他佈局層或元件數量上的其他材料、配置、佈置在本發明實施例的範圍內。
在一些實施例中，積體電路1300實現了以上至少在第1A圖到第1D圖、第2A圖到第2E圖、第3A圖到第3D圖、第5圖、第7圖、第9圖或第11圖中討論的或在下文討論的益處中的一個或多個。
第14圖是根據一些實施例的積體電路1400的電 路圖。在一些實施例中，積體電路1400是2-2-1 AOI電路。以2-2-1 AOI電路為例進行說明，包括其他類型的AOI電路在內的其他類型的電路也在本發明的範圍內。
積體電路1400包括連接至NMOS電晶體N14-1、N14-2、N14-3、N14-4和N14-5的PMOS電晶體P14-1、P14-2、P14-3、P14-4和P14-5。
PMOS電晶體P14-1的閘極端和NMOS電晶體N14-1的閘極端連接在一起，並且被配置為輸入節點A1。PMOS電晶體P14-2的閘極端和NMOS電晶體N14-2的閘極端連接在一起，並且被配置為輸入節點A2。PMOS電晶體P14-3的閘極端和NMOS電晶體N14-3的閘極端連接在一起，並被配置為輸入節點B1。PMOS電晶體P14-4的閘極端和NMOS電晶體N14-4的閘極端連接在一起，並且被配置為輸入節點B2。PMOS電晶體P14-5的閘極端和NMOS電晶體N14-5的閘極端連接在一起，並被配置為輸入節點C。
PMOS電晶體P14-1的源極端和PMOS電晶體P14-2的源極端連接至電壓源VDD。NMOS電晶體N14-2的源極端、NMOS電晶體N14-4的源極端和NMOS電晶體N14-5的源極端均連接至參考電壓源VSS。
PMOS電晶體P14-3的源極端、PMOS電晶體P14-4的源極端、PMOS電晶體P14-1的汲極端和PMOS電晶體P14-2的汲極端彼此連接。PMOS電晶體P14-5 的源極端、PMOS電晶體P14-3的汲極端和PMOS電晶體P14-4的汲極端相互連接。
NMOS電晶體N14-1的源極端和NMOS電晶體N14-2的汲極端彼此連接。NMOS電晶體N14-3的源極端和NMOS電晶體N14-4的汲極端彼此連接。
PMOS電晶體P14-5的汲極端、NMOS電晶體N14-1的汲極端、NMOS電晶體N14-3的汲極端和NMOS電晶體N14-5的汲極端彼此連接，並且被配置為輸出節點ZN。
在一些實施例中，一個或多個汲極或源極彼此互換使用。
積體電路1400中的其他配置、佈置或其他電路在本發明實施例的範圍內。
第15圖是根據一些實施例的積體電路1500的頂視圖。
積體電路1500藉由與積體電路1500類似的對應佈局設計製造。積體電路1500是積體電路1400的實施例。
積體電路1500是雙高度單元。積體電路1500包括彼此直接相鄰或相鄰的單元區1580和單元區1582。
積體電路1500是積體電路200(第2A圖到第2E圖)、500(第5圖)、700(第7圖)、900(第9圖)或1100(第11圖)或1300(第13圖)的變型，因此省略類似的詳細描述。
積體電路1500至少包括主動區組202和1502、絕緣區203、閘極組1504、接觸件組1506、通孔組1510、通孔組1512、導體組1520、導體組1522、導體組1530、通孔組1532和基板290。
與第2A圖到第2B圖的積體電路200相比，閘極組1504代替第2A圖到第2C圖的閘極組204，接觸件組1506代替第2A圖的接觸件組206，通孔組1510代替第2B圖的通孔組210，通孔組1512代替第2B圖的通孔組212，導體組1520代替第2B圖的導體組220，導體組1530代替第2B圖的導體組230，通孔組1532代替第2B圖的通孔組232，因此省略類似的詳細描述。
主動區組1502包括嵌入在基板290中的一個或多個主動區1502a或1502b。
與積體電路200相比，至少主動區1502a或1502b與對應的主動區202b或202a相似，因此省略類似的詳細描述。
閘極組1504包括閘極204a、204b、204c、204d、204e、1504b、1504c或1504d中的一個或多個。
閘極204b對應於PMOS電晶體P14-2的閘極和NMOS電晶體N14-2的閘極。閘極204c對應於PMOS電晶體P14-1的閘極和NMOS電晶體N14-1的閘極。閘極1504b對應於PMOS電晶體P14-3的閘極和NMOS電晶體N14-3的閘極。閘極1504c對應於PMOS電晶體P14-4的閘極和NMOS電晶體N14-4的閘極。閘極 1504d對應於PMOS電晶體P14-5的閘極和NMOS電晶體N14-5的閘極。
在一些實施例中，閘極204a、204d和204e是虛設閘極。
閘極組1504中的其他佈局層或閘極數量的其他配置、佈置在本發明實施例的範圍內。
接觸件組1506至少包括接觸件1506a、1506b、1506c、1506d、1506e、1506f、1506g、1506h、1506i、1506j、1506k、1506l、1506m或1506n。
與積體電路200相比，至少接觸件1506a、1506b、1506c、1506d、1506e、1506f、1506g、1506h或1506i至少替換對應的接觸件206a、206b、206c、206d、206e、206h、206或206i，因此省略類似的詳細描述。
與積體電路200相比，至少接觸件1506j、1506k、1506l、1506m或1506n至少與對應的接觸件206a、206b、206c、206d或206e相似，因此省略類似的詳細描述。
接觸件1506a電連接至PMOS電晶體P14-2的源極。接觸件1506b電連接至NMOS電晶體N14-2的源極。接觸件1506c電連接至PMOS電晶體P14-2的汲極、PMOS電晶體P14-1的汲極、PMOS電晶體P14-3的源極和PMOS電晶體P14-4的源極。接觸件1506d電連接至NMOS電晶體N14-2的汲極和NMOS電晶體N14-1的源極。接觸件1506e電連接至PMOS電晶體 P14-2的源極。接觸件1506f電連接至NMOS電晶體N14-1的汲極。
接觸件1506g電連接至第一虛設電晶體的汲極/源極。接觸件1506h電連接至第二虛設電晶體的汲極/源極。
接觸件1506i電連接至NMOS電晶體N14-3的汲極。接觸件1506j電連接至PMOS電晶體P14-3的汲極。接觸件1506k電連接至NMOS電晶體N14-3的源極和NMOS電晶體N14-4的汲極。接觸件1506l電連接至NMOS電晶體N14-4的源極和NMOS電晶體N14-5的源極。接觸件1506m電連接至PMOS電晶體P14-4的汲極和PMOS電晶體P14-5的源極。接觸件1506n電連接至NMOS電晶體N14-5的汲極和PMOS電晶體P14-5的汲極。
接觸件組1506中的其他佈局層或導體數量上的其他配置、佈置在本發明實施例的範圍內。
通孔組1510至少包括通孔1510a、1510b、…、1510f或1510g。
與積體電路200相比，至少通孔1510a、1510b、…、1510j或1510k代替通孔210a、210b、…、210d或210e中的一個或多個，因此省略類似的詳細描述。
通孔1510a位於導體222a和接觸件1506a之間，並且將導體222a和接觸件1506a電連接在一起。通 孔1510b位於導體222b和接觸件1506b之間，並且將導體222b和接觸件1506b電連接在一起。通孔1510c位於導體222a和接觸件1506e之間，並且將導體222a和接觸件1506e電連接在一起。通孔1510d位於導體1520c和接觸件1506f之間，並且將導體1520c和接觸件1506f電連接在一起。通孔1510e位於導體222a和接觸件1506g之間，並且將導體222a和接觸件1506g電連接在一起。通孔1510f位於導體1520c和接觸件1506h之間，並且將導體1520c和接觸件1506h電連接在一起。
通孔1510g位於導體1520i和接觸件1506i之間，並且將導體1520i和接觸件1506i電連接在一起。通孔1510h位於導體1520j和接觸件1506j之間，並且將導體1520j和接觸件1506j電連接在一起。通孔1510i位於導體1522c和接觸件1506l之間，並且將導體1522c和接觸件1506l電連接在一起。通孔1510j位於導體1520j和接觸件1506m之間，並且將導體1520j和接觸件1506m電連接在一起。通孔1510k位於導體1520i和接觸件1506n之間，並且將導體1520i和接觸件1506n電連接在一起。
通孔組1510中通孔的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
通孔組1512至少包括通孔1512a、1512b、1512c、1512d或1512e。
與積體電路200相比，通孔1512a、1512b、1512c、1512d、1512e代替通孔212a、212b、212c、212d中的一個或多個，因此省略類似的詳細描述。
通孔1512a位於導體1520b和閘極204b之間，並且將導體1520b和閘極204b電連接在一起。通孔1512b位於導體1520d和閘極204c之間，並且將導體1520d和閘極204c電連接在一起。通孔1512c位於導體1520f和閘極1504b之間，並且將導體1520f和閘極1504b電連接在一起。通孔1512d位於導體1520g和閘極1504c之間，並且將導體1520g和閘極1504c電連接在一起。通孔1512e位於導體1520h和閘極1504d之間，並且將導體1520h和閘極1504d電連接在一起。
通孔組1512中通孔的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
導體組1520至少包括導體1520a、1520b、1520c、1520d、1520e或1520f。
與積體電路200相比，導體1520a代替導體220a，導體1520b和1520c代替導體220b，導體1520d和1520e代替導體220c，因此省略類似的詳細描述。
與積體電路200相比，導體1520f、1520g和1520h類似於導體220a，導體1520i類似於導體220b，並且導體1520j類似於導體220c，因此省略類似的詳細描述。
導體組1520中導體的其他佈局層或導體數量的 其他配置、佈置在本發明實施例的範圍內。
導體組1522至少包括導體222a、222b和1522c。
與積體電路200相比，導體1522c與導體222b類似，因此省略類似的詳細描述。
導體組1522中導體的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
導體組1530至少包括導體1530a、1530b、1530c、1530d、1530e或1530f。
與積體電路200相比，導體1530a、1530b、1530c、1530d、1530e和1530f中的每一個與導體230d類似，因此省略類似的詳細描述。
在一些實施例中，導體1530c類似於導體306a，因此省略類似的詳細描述。
導體組1530中導體的其他佈局層或導體數量的其他配置、佈置在本發明實施例的範圍內。
通孔組1532至少包括通孔1532a、1532b、1532c1、1532c2、1532d、1532e或1532f。
與積體電路200相比，至少通孔1532a、1532b、1532c1、1532c2、1532d、1532e或1532f至少代替通孔232b，因此省略類似的詳細描述。
通孔1532a位於導體1520b和導體1530a之間，並且將導體1520b和導體1530a電連接在一起。通孔1532b位於導體1520d和導體1530b之間，並且將導體 1520d和導體1530b電連接在一起。通孔1532c1位於導體1520c和導體1530c之間，並且將導體1520c和導體1530c電連接在一起。通孔1532c2位於導體1520i和導體1530c之間，並且將導體1520i和導體1530c電連接在一起。通孔1532d位於導體1520f和導體1530d之間，並且將導體1520f和導體1530d電連接在一起。通孔1532e位於導體1520g和導體1530e之間，並且將導體1520g和導體1530e電連接在一起。通孔1532f位於導體1520h和導體1530f之間，並且將導體1520h和導體1530f電連接在一起。
通孔組1532中通孔的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
導體1530a對應於PMOS電晶體P14-2的閘極和NMOS電晶體N14-2的閘極的輸入引腳(例如，輸入節點A2)。例如，導體1530a藉由通孔1532a電連接至導體1520b，並且導體1520b藉由通孔1512a電連接至閘極204b。
導體1530b對應於PMOS電晶體P14-1的閘極和NMOS電晶體N14-1的閘極的輸入引腳(例如，輸入節點A1)。例如，導體1530b藉由通孔1532b電連接至導體1520d，並且導體1520d藉由通孔1512b電連接至閘極204c。
導體1530c對應於PMOS電晶體P14-5的汲極和NMOS電晶體N14-1、N14-3和N14-5的汲極的輸 出引腳(例如，輸出節點ZN)。例如，導體1530c藉由通孔1532c1電連接至導體1520c，導體1520c藉由通孔1510d電連接至接觸件1506f且藉由通孔1510f電連接至接觸件1506h。接觸件1506f電連接至NMOS電晶體N14-1的汲極。此外，導體1530c藉由通孔1532c2電連接至導體1520i，導體1520i藉由通孔1510g電連接至接觸件1506i且藉由通孔1510k電連接至接觸件1506n。接觸件1506i電連接至NMOS電晶體N14-3的汲極。接觸件1506n電連接至NMOS電晶體N14-5的汲極和PMOS電晶體P15-5的汲極。
導體1530d對應於PMOS電晶體P14-3的閘極和NMOS電晶體N14-3的閘極的輸入引腳(例如，輸入節點B1)。例如，導體1530d藉由通孔1532d電連接至導體1520f，並且導體1520f藉由通孔1512c電連接至閘極1504b。
導體1530e對應於輸入引腳(例如，PMOS電晶體P14-4和NMOS電晶體N14-4的閘極的輸入節點B2)。例如，導體1530e藉由通孔1532e電連接至導體1520g，並且導體1520g藉由通孔1512d電連接至閘極1504c。
導體1530f對應於輸入引腳例如，PMOS電晶體P14-5和NMOS電晶體N14-5的閘極的輸入節點C。例如，導體1530f藉由通孔1532f電連接至導體1520h，並且導體1520h藉由通孔1512e電連接至閘極1504d。
積體電路1500中的其他佈局層或元件數量上的 其他材料、配置、佈置在本發明實施例的範圍內。
在一些實施例中，積體電路1500實現了以上至少在第1A圖到第1D圖、第2A圖到第2E圖、第3A圖到第3D圖、第5圖、第7圖、第9圖、第11圖或第13圖中討論的或在下文中討論的益處中的一個或多個。
第16圖是根據一些實施例的積體電路1600的電路圖。在一些實施例中，積體電路1600是2-2-2 AOI電路。以2-2-2 AOI電路為例進行說明，包括其他類型的AOI電路在內的其他類型的電路也在本發明的範圍內。
積體電路1600包括連接至NMOS電晶體N6-1、N6-2、N6-3、N6-4、N16-5和N16-6的PMOS電晶體P6-1、P6-2、P6-3、P6-4、P16-5和P16-6。
PMOS電晶體P6-1的閘極端和NMOS電晶體N6-1的閘極端連接在一起，並且被配置為輸入節點A1。PMOS電晶體P6-2的閘極端和NMOS電晶體N6-2的閘極端連接在一起，並被配置為輸入節點A2。PMOS電晶體P6-3的閘極端和NMOS電晶體N6-3的閘極端連接在一起，並被配置為輸入節點B1。PMOS電晶體P6-4的閘極端和NMOS電晶體N6-4的閘極端連接在一起，並被配置為輸入節點B2。PMOS電晶體P16-5的閘極端和NMOS電晶體N16-5的閘極端連接在一起，並被配置為輸入節點C1。PMOS電晶體P16-6的閘極端和NMOS電晶體N16-6的閘極端連接在一起，並被配置為輸入節點C2。
PMOS電晶體P6-1的源極端和PMOS電晶體P6-2的源極端連接至電壓源VDD。NMOS電晶體N6-2的源極端、NMOS電晶體N6-4的源極端和NMOS電晶體N16-6的源極端均連接至參考電壓源VSS。
PMOS電晶體P6-3的源極端、PMOS電晶體P6-4的源極端、PMOS電晶體P6-1的汲極端和PMOS電晶體P6-2的汲極端彼此連接。PMOS電晶體P16-5的源極端、PMOS電晶體P16-6的源極端、PMOS電晶體P6-3的汲極端和PMOS電晶體P6-4的汲極端彼此連接。
NMOS電晶體N6-1的源極端和NMOS電晶體N6-2的汲極端彼此連接。NMOS電晶體N6-3的源極端和NMOS電晶體N6-4的汲極端彼此連接。NMOS電晶體N16-5的源極端和NMOS電晶體N16-6的汲極端彼此連接。
PMOS電晶體P16-5的汲極端、PMOS電晶體P16-6的汲極端、NMOS電晶體N6-1的汲極端、NMOS電晶體N6-3的汲極端和NMOS電晶體N16-5的汲極端彼此連接，並被配置為輸出節點ZN。
在一些實施例中，一個或多個汲極或源極彼此互換使用。
積體電路1600中的其他配置、佈置或其他電路在本發明實施例的範圍內。
第17圖是根據一些實施例的積體電路1700的頂 視圖。
積體電路1700藉由與積體電路1700類似的相應佈局設計製造。積體電路1700是積體電路1600的實施例。
積體電路1700是積體電路200(第2A圖到第2C圖)或700(第7圖)的變型，因此省略了類似的詳細描述。
積體電路1700包括單元區1780和單元區1782。
單元區1780是第3A圖的單元302a的實施例，單元區1782是第3A圖的單元302b的實施例，因此省略類似的詳細描述。單元區1780和單元區1782對應於雙高度單元。單元區1780和單元區1782彼此直接相鄰或相鄰。
單元區1780對應於第7圖的積體電路700的變型，因此省略類似的詳細描述。為了便於說明，第7圖和第17圖中的類似元件未標記。
與第7圖的積體電路700相比，第7圖的接觸件組706中的接觸件706b在第17圖中被接觸件1606b替換，第7圖的接觸件組706中的接觸件706d在第17圖中被接觸件1606d替換，第7圖的導體組730中的導體730d在第17圖中被導體1630d代替，第7圖的通孔組732中的通孔732d在第17圖中被通孔1632d1代替，因此省略類似的詳述描述。
與第7圖的接觸件706b相比，接觸件1606b從單元區1780延伸至單元區1782，因此省略類似的詳細描述。
與第7圖的接觸件706d相比，接觸件1606d從單元區1780延伸至單元區1782，因此省略類似的詳細描述。
與第7圖的導體730d相比，導體1630d從單元區1780延伸至單元區1782，因此省略類似的詳細描述。
單元區1782是第2A圖到第2C圖的積體電路200的變型，因此省略類似的詳細描述。
單元區1782包括至少主動區組1702、絕緣區203、閘極組1704、接觸件組1706、通孔組1710、通孔組1712、導體組1720、導體組1722、導體組1730、通孔組1732和基板290。
與第2A圖到第2B圖的積體電路200相比，主動區組1702代替第2A圖到第2C圖的主動區組202，閘極組1704代替第2A圖到第2C圖的閘極組204，接觸件組1706代替第2A圖的接觸件組206，通孔組1710代替第2B圖的通孔組210，通孔組1712代替第2B圖的通孔組212，導體組1720代替第2B圖的導體組220，導體組1722代替第2B圖的導體組222，導體組1730代替第2B圖的導體組230，通孔組1732代替第2B圖的通孔組232，因此省略類似的詳細描述。
主動區組1702包括嵌入在基板290中的一個或 多個主動區1702a或1702b。
與積體電路200相比，至少主動區1702a或1702b代替了對應的主動區202b或202a，因此省略類似的詳細描述。
閘極組1704包括閘極1704a、1704b、1704c、1704d、1704e或1704f中的一個或多個。
與積體電路200相比，至少閘極1704a、1704b、1704c、1704d、1704e或1704f代替了對應的閘極204a、204b、204c、204d、204e或204f，因此省略類似的詳細描述。
閘極1704d對應於PMOS電晶體P16-5的閘極和NMOS電晶體N16-5的閘極。閘極1704e對應於PMOS電晶體P16-6的閘極和NMOS電晶體N16-6的閘極。
在一些實施例中，閘極1704a、1704b、1704c和1704f是虛設閘極。
閘極組1704中的其他佈局層或數量的閘極的其他配置、佈置在本發明實施例的範圍內。
接觸件組1706至少包括接觸件1606b、1606d、1706a、1706b、1706c、1706d、1706e、1706f或1706g。
與積體電路200相比，至少接觸件1706a、1706b、1706c、1706d、1706e、1706f或1706g至少替換對應的接觸件206a、206b、206c、206d、206e、206f 或206g，因此省略類似的詳細描述。
接觸件1606b電連接至PMOS電晶體P6-2的源極和PMOS電晶體P6-1的源極。接觸件1606d電連接至PMOS電晶體P6-3的汲極、PMOS電晶體P6-4的汲極、PMOS電晶體P16-5的源極和PMOS電晶體P16-6的源極。
接觸件1706a和1706b藉由相應的通孔1710a和1710c電連接至導體1722a(例如，VSS)。接觸件1706c電連接至NMOS電晶體N16-5的汲極和PMOS電晶體P16-5的汲極。接觸件1706d電連接至NMOS電晶體N16-5的源極和NMOS電晶體N16-6的汲極。接觸件1706e電連接至NMOS電晶體N16-6的源極。接觸件1706f藉由通孔1710b電連接至導體222a(例如，VDD)。接觸件1706g電連接至PMOS電晶體P16-6的汲極。
在接觸件組1706中的其他佈局層或導體數量上的其他配置、佈置在本發明實施例的範圍內。
通孔組1710至少包括通孔1710a、1710b、…、1710e或1710f。
與積體電路200相比，至少通孔1710a、1710b、…、1710e或1710f代替通孔210a、210b、…、210d或210e中的一個或多個，因此省略類似的詳細描述。
通孔1710a位於導體1722a和接觸件1706a之 間，並且將導體1722a和接觸件1706a電連接在一起。通孔1710b位於導體222a和接觸件1706f之間，並且將導體222a和接觸件1706f電連接在一起。通孔1710c位於導體1722a和接觸件1706b之間，並且將導體1722a和接觸件1706b電連接在一起。通孔1710d位於導體1720d和接觸件1706c之間，並且將導體1720d和接觸件1706c電連接在一起。通孔1710e位於導體1722a和接觸件1706e之間，並且將導體1722a和接觸件1706e電連接在一起。通孔1710f位於導體1720d和接觸件1706g之間，並且將導體1720d和接觸件1706g電連接在一起。
通孔組1710中通孔的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
通孔組1712至少包括通孔1712a或1712b。
與積體電路200相比，通孔1712a、1712b代替了對應的通孔212a、212b，因此省略類似的詳細描述。
通孔1712a位於導體1720a和閘極1704d之間，並且將導體1720a和閘極1704d電連接在一起。通孔1712b位於導體1720c和閘極1704e之間，並且將導體1720c和閘極1704e電連接在一起。
通孔組1712中通孔的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
導體組1720至少包括導體1720a、1720b、1720c或1720d。
與積體電路200相比，導體1720a和1720b代替導體220a，導體1720c代替導體220b，導體1720d代替導體220c，因此省略類似的詳細描述。
導體組1720中導體的其他佈局層或導體數量的其他配置、佈置在本發明實施例的範圍內。
導體組1722至少包括導體1720a。
與積體電路200相比，導體1722a代替了導體222b，因此省略了類似的詳細描述。
導體組1722中導體的其他佈局層或導體數量的其他配置、佈置在本發明實施例的範圍內。
導體組1730至少包括導體1630d、1730a或1730b。
與積體電路200相比，導體1730a或1730b代替對應的導體230a或230b，因此省略類似的詳細描述。
導體1730a和1730b中的每一個都類似於導體230d，因此省略了類似的詳細描述。
在一些實施例中，導體1730c類似於導體1630d，因此省略類似的詳細描述。
導體組1730中導體的其他佈局層或數量的其他配置、佈置在本發明實施例的範圍內。
通孔組1732至少包括通孔1632d1、1632d2、1732a或1732b。
與積體電路200相比，至少通孔1632d2、1732a或1732b至少代替通孔232b，因此省略類似的詳細描 述。
通孔1632d1位於導體720e和導體1630d之間，並且將導體720e和導體1630d電連接在一起。通孔1632d2位於導體1720d和導體1630d之間，並且將導體1720d和導體1630d電連接在一起。通孔1732a在導體1720c和導體1730a之間，並且將導體1720c和導體1730a電連接在一起。通孔1732b位於導體1720a和導體1730b之間，並且將導體1720a和導體1730b電連接在一起。通孔組1732中的其他佈局層上的其他配置、佈置或通孔數量均在本發明實施例的範圍內。
導體1730a對應於PMOS電晶體P16-6的閘極和NMOS電晶體N16-6的閘極的輸入引腳(例如，輸入節點C2)。例如，導體1730a藉由通孔1732a電連接至導體1720c，並且導體1720c藉由通孔1712b電連接至閘極1704e。
導體1730b對應於PMOS電晶體P16-5的閘極和NMOS電晶體N16-5的閘極的輸入引腳(例如，輸入節點C1)。例如，導體1730b藉由通孔1732b電連接至導體1720a，並且導體1720a藉由通孔1712a電連接至閘極1704d。
導體1630d對應於PMOS電晶體P16-5的汲極和P16-6的汲極以及NMOS電晶體N6-1、N6-3和N16-5的汲極的輸出引腳(例如，輸出節點ZN)。例如，導體1630d藉由通孔1632d1電連接至導體720e，並且 導體720e藉由通孔710e電連接至接觸件706h。接觸件706h電連接至NMOS電晶體N6-1的汲極和NMOS電晶體N6-3的汲極。此外，導體1630d藉由通孔1632d2電連接至導體1720d，並且導體1720d藉由通孔1710d電連接至接觸件1706c且藉由通孔1710f電連接至接觸件1706g。接觸件1706c電連接至PMOS電晶體P16-5的汲極和NMOS電晶體P16-5的汲極，並且接觸件1706g電連接至PMOS電晶體P16-6的汲極。
積體電路1700中的其他佈局層或元件數量上的其他材料、配置、佈置在本發明實施例的範圍內。
在一些實施例中，積體電路1700實現了以上在至少第1A圖到第1D圖、第2A圖到第2E圖、第3A圖到第3D圖、第5圖、第7圖、第9圖、第11圖、第13圖或第15圖中討論的或在下文中討論的益處中的一個或多個。
第18A圖到第18B圖是根據一些實施例的製造IC裝置的相應方法1800A~1800B的相應功能流程圖。可以理解，可以在第18A圖中描繪的方法1800A和第18B圖中描繪的方法1800B中的至少一個之前、其間和/或之後執行附加操作，並且可能僅簡要描述一些其他製程。
在一些實施例中，方法1800A和方法1800B中的至少一個的其他操作順序在本發明實施例的範圍內。方法1800A~1800B包括實例性操作，但這些操作不一定按 所示循序執行。根據所公開的實施例的精神和範圍，可以適當地組合、拆分、添加、替換、改變順序和/或消除操作。在一些實施例中，不執行至少方法1800A、1800B、2000或2100中的一個或多個操作。
在一些實施例中，方法1800A~1800B是方法2000的操作2004和2006的實施例。在一些實施例中，方法1800A~1800B可用於製造或製造至少積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F，或具有與至少佈局設計100相似特徵的積體電路。
在方法1800A的操作1802中，在基板290的正面中形成電晶體組的主動區組202或1702。在一些實施例中，至少方法1800A或1800B的電晶體組包括在主動區組202或1702中的一個或多個電晶體。在一些實施例中，至少方法1800A或1800B的電晶體組包括一個或多個本文所述的電晶體。
在一些實施例中，操作1802還至少包括操作1802a。在一些實施例中，操作1802a(未示出)包括在第一阱中製造電晶體組的源極和汲極區。在一些實施例中，第一阱包括p型摻雜劑。在一些實施例中，p型摻雜劑包括硼、鋁或其他合適的p型摻雜劑。在一些實施例中，第一阱包括在基板上方生長的外延層。在一些實施例中，藉由在外延製程期間添加摻雜劑來摻雜外延層。在一些實施例中，在形成外延層之後藉由離子注入來摻雜外延層。在 一些實施例中，第一阱是藉由摻雜基板形成的。在一些實施例中，摻雜是藉由離子注入來執行的。在一些實施例中，第一阱具有從1×1012原子/cm3至1×1014原子/cm3範圍的摻雜劑濃度。其他摻雜劑濃度在本發明實施例的範圍內。
在一些實施例中，第一阱包括n型摻雜劑。在一些實施例中，n型摻雜劑包括磷、砷或其他合適的n型摻雜劑。在一些實施例中，n型摻雜劑濃度在約1×1012原子/cm3至約1×1014原子/cm3的範圍內。其他摻雜劑濃度在本發明實施例的範圍內。
在一些實施例中，源極/汲極特徵的形成包括，去除基板的部分以在間隔件的邊緣處形成凹槽，然後藉由填充基板中的凹槽來執行填充製程。在一些實施例中，在去除墊氧化物層或犧牲氧化物層之後蝕刻凹槽，例如藉由濕蝕刻或幹蝕刻。在一些實施例中，執行蝕刻製程以去除主動區的與隔離區(例如STI區)相鄰的頂表面部分。在一些實施例中，藉由外延或外延(epi)製程來執行填充製程。在一些實施例中，使用與蝕刻製程同時的生長製程來填充凹槽，其中，生長製程的生長速率大於蝕刻製程的蝕刻速率。在一些實施例中，使用生長製程和蝕刻製程的組合來填充凹槽。例如，在凹槽中生長材料層，然後對生長的材料進行蝕刻製程以去除材料的部分。然後對蝕刻的材料進行後續的生長製程，直到達到凹槽中材料的期望厚度。在一些實施例中，生長製程一直持續到材料的頂面高於基板 的頂面。在一些實施例中，繼續生長製程直到材料的頂面與基板的頂面共面。在一些實施例中，藉由各向同性或各向異性蝕刻製程去除第一阱的部分。蝕刻製程選擇性地蝕刻第一阱而不蝕刻閘極結構和任何間隔件。在一些實施例中，使用反應離子蝕刻(RIE)、濕蝕刻或其他合適的技術來執行蝕刻製程。在一些實施例中，將半導體材料沉積在凹槽中以形成源極/汲極特徵。在一些實施例中，執行外延製程以將半導體材料沉積在凹槽中。在一些實施例中，外延製程包括選擇性外延生長(SEG)製程、CVD製程、分子束外延(MBE)、其他合適的製程和/或它們的組合。外延製程使用與基板的組合物相互作用的氣態和/或液態前體。在一些實施例中，源極/汲極特徵包括外延生長的矽(epi Si)、碳化矽或矽鍺。在某些情況下，與閘極結構相關的IC裝置的源極/汲極特徵在外延製程期間被原位摻雜或未摻雜。當源極/汲極特徵在外延製程期間未摻雜時，源極/汲極特徵在某些情況下在後續製程期間被摻雜。隨後的摻雜製程藉由離子注入、等離子體浸沒離子注入、氣體和/或固體源擴散、其他合適的製程和/或它們的組合來實現。在一些實施例中，源極/汲極特徵在形成源極/汲極特徵之後和/或在隨後的摻雜製程之後進一步暴露於退火製程。
在方法1800A的操作1804中，第一導電材料被沉積在第一層上的電晶體組的源極/汲極區上，從而形成電晶體組的第一接觸件組。在一些實施例中，至少方法 1800A或1800B的第一層包括MD層或POLY層。
在一些實施例中，至少方法1800A或1800B的電晶體組的源極/汲極區包括主動區組202中的一個或多個電晶體的源極/汲極區。在一些實施例中，電晶體組至少方法1800A或1800B的接觸件至少包括接觸件組206、506、706、906、1106、1306、1506或1706。在一些實施例中，至少方法1800A或1800B的接觸件組包括MD層中的特徵。
在方法1800A的操作1806中，在第二層上形成電晶體組的閘極組。在一些實施例中，至少方法1800A或1800B的閘極組包括閘極區，閘極區包括閘極組204、504、704、904、1104、1304、1504或1704。方法1800A或1800B包括POLY層。
在一些實施例中，閘極區位於汲極區和源極區之間。在一些實施例中，閘極區在第一阱和基板上方。在一些實施例中，操作1806中的製造閘極區包括執行一次或多次沉積製程以形成一個或多個介電材料層。在一些實施例中，沉積製程包括化學汽相沉積(CVD)、等離子體增強CVD(PECVD)、原子層沉積(ALD)或其他適合沉積一個或多個材料層的製程。在一些實施例中，製造閘極區包括執行一次或多次沉積製程以形成一個或多個導電材料層。在一些實施例中，製造閘極區包括形成柵電極或虛設柵電極。在一些實施例中，製造閘極區包括沉積或生長至少一個介電層，例如閘極介電層。在一些實施例中，閘極區使 用摻雜或非摻雜的多晶矽(或多晶矽)形成。在一些實施例中，閘極區包括金屬，例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他合適的導電材料或它們的組合。
在方法1800A的操作1808中，執行切割製程以去除閘極組的部分。在一些實施例中，至少方法1800A或1800B的閘極組的去除部分包括至少類似於閘極結構204c1和204c2的去除的閘極部分205的特徵。在一些實施例中，至少方法1800A或1800B的閘極組的去除部分包括POLY層中的特徵。
在一些實施例中，操作1808的進一步細節在方法2000(第20圖)的操作2006中描述。
在方法1800A的操作1810中，形成第一通孔組和第二通孔組。
在一些實施例中，至少方法1800A或1800B的第一通孔組位於VD中。在一些實施例中，至少方法1800A或1800B的第一組通孔包括至少通孔組210、510、710、910、1110、1310、1510或1710。
在一些實施例中，操作1810由第一VD遮罩執行。在一些實施例中，操作1810由第一VD遮罩、不同於第一VD遮罩的第二VD遮罩來執行。
在一些實施例中，至少方法1800A或1800B的第二通孔組處於VG層。在一些實施例中，至少方法1800A或1800B的第二通孔組包括至少通孔組212、512、712、912、1112、1312、1512或1712。
在一些實施例中，第一通孔組形成在第一接觸件組上方。在一些實施例中，第二通孔組形成在閘極組上方。
在一些實施例中，操作1810包括在晶圓正面上方的絕緣層中形成第一和第二自對準接觸件(SAC)組。在一些實施例中，第一和第二通孔組電連接至至少電晶體組。
在方法1800A的操作1812中，將第二導電材料沉積在第三層上，從而形成第一電源軌組和第一導線組。在一些實施例中，至少方法1800A或1800B的第三層包括M0層。在一些實施例中，操作1814包括至少在積體電路的正面上方沉積第一導電區域組。
在一些實施例中，至少方法1800A或1800B的第一電源軌組包括至少導體組222或1722的一個或多個部分。
在一些實施例中，至少方法1800A或1800B的第一導線組包括至少導體組220、520、720、920、1120、1320、1520或1720的一個或多個部分。
在一些實施例中，第一電源軌組藉由第一通孔組至少電連接至接觸件組。在一些實施例中，第一導線組藉由第一通孔組或第二通孔組電連接至至少閘極組或接觸件組。
在方法1800A的操作1814中，執行切割製程以去除第一導線組的部分。在一些實施例中，至少方法1800A或1800B的導線組的被去除部分包括與導體 220c1和220c2的至少被去除的導體部分208b和208c相似的特徵。在一些實施例中，至少方法1800A或1800B的第一導線組的去除部分包括M0層的特徵。
在一些實施例中，操作1814的進一步細節在方法2000(第20圖)的操作2006中描述。
在方法1800A的操作1816中，形成第三通孔組。在一些實施例中，至少方法1800A或1800B的第三通孔組處於V0層。在一些實施例中，至少方法1800A或1800B的第三通孔組包括至少通孔組232、532、732、932、1132、1332、1532或1732。在一些實施例中，至少在第一導線組上方形成第三通孔組。
在一些實施例中，操作1816包括在晶圓正面上方的絕緣層中形成第一自對準接觸件(SAC)組。在一些實施例中，第三通孔組電連接至至少電晶體組。
在方法1800A的操作1818中，第三導電材料被沉積在第四層上方，從而形成第一導體組。在一些實施例中，至少方法1800A或1800B的第四層包括M1層。在一些實施例中，至少方法1800A或1800B的第一導體組包括至少導體組230、530、730、930、1130、1330、1530或1730的一個或多個部分。在一些實施例中，至少方法1800A或1800B的第一導體組包括至少類似於M1層中的導體的一個或多個導體。
第18B圖是示出根據一些實施例的製造積體電路的第三通孔組和第一導體組的方法1800B的流程圖。
方法1800B是第18A圖的方法1800A的操作1816和1818的實施例，因此省略類似的詳細描述。在一些實施例中，方法1800B包括雙鑲嵌製程。
第19A圖到第19F圖是根據一些實施例的對應中間裝置結構1900A~1900F的截面圖。
在一些實施例中，中間裝置結構1900A~1900F是在製造第三通孔組和第一導體組時獲得的。在一些實施例中，第19A圖到第19E圖是積體電路200的中間裝置結構的截面圖。第19A圖到第19F圖中的裝置結構對應於沿第2A圖的線B-B'的積體電路200的中間版本。
在一些實施例中，第19A圖到第19F圖的第三通孔組至少包括至少通孔組232、532、732、932、1132、1332、1532或1732。在一些實施例中，至少第19A圖到第19F圖的第一導體組包括至少導體組230、530、730、930、1130、1330、1530或1730的一個或多個部分。
在方法1800B的操作1820中，藉由去除至少第一硬遮罩1908a和第一絕緣層1906a的第一部分來圖案化通孔，從而在第一硬遮罩1908a和第一絕緣層1906a中形成第一開口1944。在一些實施例中，操作1820還包括去除絕緣層1904a的部分。
在第19A圖的截面圖中，絕緣層1904a覆蓋導電層1902a的頂表面的部分，第一絕緣層1906a覆蓋絕緣層1904a，並且第一硬遮罩1908a覆蓋第一絕緣層1906a，但是圖案化的通孔區域被暴露(顯示為第一開口 1944)。在一些實施例中，導電層1902a對應於至少導體組220、520、720、920、1120、1320、1520或1720的一個或多個部分。
在一些實施例中，絕緣層1904a或第一絕緣層1906a將下層與在操作1820、1822、1824、1826、1828、1830或1832中的至少一個或多個中沉積的一個或多個上層電隔離。
在一些實施例中，絕緣層1904a是硬遮罩。在一些實施例中，絕緣層1904a是介電材料。在一些實施例中，介電材料包括二氧化矽、氮氧化矽等。
在一些實施例中，第一絕緣層1906a是低k層。在一些實施例中，低k層被進一步表徵或分類為超低k(ULK)、超低k(ELK)或極低k(XLK)，其中，分類通常基於k值。例如，根據一些實施例，ULK一般是指k值在約2.7至約2.4之間的材料，ELK一般是指k值在約2.3至約2.0之間的材料，XLK一般是指k值小於約2.0的材料。在一些實施例中，第一絕緣層1906a包括二氧化矽和/或其他合適的材料。在一些實施例中，用於第一絕緣層1906a的材料包括Si、O、C和H中的至少一種，例如SiCOH、SiOC、氧摻雜的SiC(ODC)、氮摻雜的SiC(NDC)、等離子增強氧化物(PEOX)和/或其他合適的材料。
在一些實施例中，硬遮罩1908a包括無定形碳或矽。在一些實施例中，硬遮罩1908a包括碳化矽、氮化矽、 氮氧化矽等。在一些實施例中，硬遮罩1908a藉由CVD或與方法1800B相容的其他一些沉積技術來沉積。與方法1800A~1800B相容的其他硬遮罩材料也包括在本發明實施例的範圍內。在一些實施例中，在硬遮罩形成之後，硬遮罩1908a的表面被平坦化以提供用於後續步驟的層表面。
在方法1800B的操作1822中，藉由定向蝕刻去除第一硬遮罩1908a和第一絕緣層1906a的橫向部分，從而在第一硬遮罩1908a和第一絕緣層1906a中形成第二開口1946。在一些實施例中，操作1822使硬遮罩1852具有在第二方向Y上大於形成在至少第一絕緣層1906a或絕緣層1904a中的第一開口1944的第二開口1946。在一些實施例中，操作1822的定向蝕刻包括等離子體蝕刻製程，此製程包括蝕刻劑氣體，例如氯氣、氟氣等。
在第19B圖的截面圖中，形成在硬遮罩1908a中的第二開口1946在第二方向Y上大於形成在至少第一絕緣層1906a或絕緣層1904a中的第一開口1944。
在方法1800B的操作1824中，一組層(例如，光刻膠層1920a、光刻底層1910a和光刻中層1912a)沉積在剩餘的第一硬遮罩1908a和剩餘的第一絕緣層1906a上方，並且圖案化該組層(例如，光刻膠層1920a、光刻底層1910a和光刻中層1912a)和剩餘的第一硬遮罩1908a中的至少一個。在一些實施例中，該組層包括光刻膠層1920a、光刻底層1910a和光刻中層1912a。
在一些實施例中，該組層(例如，光刻膠層1920a、光刻底層1910a和光刻中層1912a)中的至少一個被圖案化以在光刻膠層1920a中形成圖案化區域1948。
在一些實施例中，光刻膠層1920a包括C、H或O基等。
在一些實施例中，光刻底層1910a包括碳基材料。在一些實施例中，光刻底層1910a包括富C基等。在一些實施例中，光刻底層1910a包括可以被O2去除的可灰化硬遮罩薄膜或AHM膜。
在一些實施例中，光刻中層1912a包括矽基材料。在一些實施例中，光刻中層1912a包括Si或O基等。
在第19C圖的截面圖中，光刻膠層1920a包括圖案化區域1948。在一些實施例中，圖案化區域1948被轉印到下方各層(例如，光刻底層1910a、光刻中層1912a和第一硬遮罩1908a)。
在方法1800B的操作1826中，去除至少剩餘的第一硬遮罩1908a的部分1950。在一些實施例中，操作1826還包括去除光刻膠層1920a、光刻底層1910a和光刻中層1912a。
在一些實施例中，操作1826包括一個或多個材料去除製程。在一些實施例中，材料去除製程包括濕蝕刻製程、幹蝕刻製程、RIE製程、鐳射鑽孔或其他合適的蝕刻製程。
在第19D圖的截面圖中，硬遮罩1908a的去除 部分1950導致硬遮罩1908a中的開口在第二方向Y上增大。
在方法1800B的操作1828中，去除剩餘的第一絕緣層1906a的至少部分，從而在第一絕緣層1906a中形成第三開口1952。在一些實施例中，操作1828還包括去除剩餘的第一硬遮罩1908a。在一些實施例中，操作1828包括一個或多個材料去除製程。在一些實施例中，材料去除製程包括濕蝕刻製程、幹蝕刻製程、RIE製程、鐳射鑽孔或其他合適的蝕刻製程。
在第19E圖的截面圖中，第19D圖中所示的剩餘第一硬遮罩1908a的圖案被轉移到下面的第一絕緣層1906a。
在方法1800B的操作1830中，導電材料1928被沉積在第一絕緣層1906a中的第三開口1952中。在一些實施例中，操作1830還包括在第一絕緣層1906a中的第一開口1944和第二開口1946中沉積導電材料1928。
在一些實施例中，導電材料1928包括銅、鋁、鈦、鎳、鎢或其他合適的導電材料。在一些實施例中，使用CVD、PVD、濺射、ALD或其他合適的形成製程來填充開口和溝槽。
在方法1800B的操作1832中，在操作1830中沉積導電材料1928之後，導電材料1928被平坦化以提供用於後續步驟的層表面。在一些實施例中，操作1832包括減薄製程。在一些實施例中，減薄製程包括研磨操作、 拋光操作(例如化學機械拋光(CMP))和其他合適的製程中的至少一種。在一些實施例中，在減薄製程之後，執行濕蝕刻操作以去除形成在中間結構1900F的表面上的缺陷。
在一些實施例中，在操作1832之後，形成通孔1932和導體1930。在一些實施例中，通孔1932對應於至少通孔組232、532、732、932、1132、1332、1532或1732中的一個或多個通孔。在一些實施例中，導體1930對應於至少導體組230、530、730、930、1130、1330、1530或1730中的一個或多個導體。
在第19F圖的截面圖中，導電材料1928的頂面在第一方向X上與剩餘的第一絕緣層1906a的頂面齊平。
在一些實施例中，方法1800A的操作1804、1806、1808、1810、1812、1814、1816和1818中的一項或多項，或方法1800B的操作1820、1822、1824、1826、1828、1830和1832中的一項或多項包括使用光刻和材料去除製程的組合以在基板上方的絕緣層(未示出)中形成開口。在一些實施例中，光刻製程包括圖案化光刻膠，例如正性光刻膠或負性光刻膠。在一些實施例中，光刻製程包括形成硬遮罩、抗反射結構或另一種合適的光刻結構。在一些實施例中，材料去除製程包括濕蝕刻製程、幹蝕刻製程、RIE製程、鐳射鑽孔或其他合適的蝕刻製程。然後用導電材料，例如銅、鋁、鈦、鎳、鎢或其他合適的 導電材料，填充開口。在一些實施例中，使用CVD、PVD、濺射、ALD或其他合適的形成製程來填充開口。
在一些實施例中，方法1800A和1800B中的至少一個方法的至少一個或多個操作由第23圖的系統2300執行。在一些實施例中，至少一個方法，例如以上討論的方法1800A和1800B中的至少一種，由包括系統2300的至少一個製造系統全部或部分執行。方法1800A和1800B中的至少一個的一個或多個操作由IC代工廠2340(第23圖)執行以製造IC裝置2360。在一些實施例中，方法1800A和1800B中的至少一個的一個或多個操作由製造工具2352執行以製造晶圓2342。
在一些實施例中，導電材料包括銅、鋁、鈦、鎳、鎢或其他合適的導電材料。在一些實施例中，使用CVD、PVD、濺射、ALD或其他合適的形成製程來填充開口和溝槽。在一些實施例中，在方法1800A的一個或多個操作1804、1806、1808、1810、1812、1814、1816或1818中，或在方法1800B中的一個或多個操作1820、1822、1824、1826、1828或1830中，在沉積導電材料之後，導電材料被平坦化(例如，如在操作1832中)以提供用於後續步驟的層表面。
在一些實施例中，不執行方法1800A、1800B、2000或2100的操作中的一個或多個。
方法2000~方法2100的一個或多個操作由被配置為執行用於製造積體電路(例如至少積體電路200、 300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F)的指令的處理裝置執行。在一些實施例中，方法2000~方法2100的一個或多個操作使用與方法2000~方法2100的不同的一個或多個操作中使用的處理裝置相同的處理裝置來執行。在一些實施例中，使用與用於執行方法2000~方法2100的不同的一個或多個操作的處理裝置不同的處理裝置來執行方法2000~方法2100的一個或多個操作。在一些實施例中，方法1800A、1800B、2000或2100的其他操作順序在本發明實施例的範圍內。方法1800A、1800B、2000或2100包括實例性操作，但這些操作不必按所示循序執行。根據所公開實施例的精神和範圍，方法1800A、1800B、2000或2100中的操作可以適當地添加、替換、改變順序和/或消除。
第20圖是根據一些實施例的形成或製造積體電路的方法2000的流程圖。可以理解，可以在第20圖中描繪的方法2000之前、期間和/或之後執行附加操作，並且其他一些操作可能在本文中僅作簡要描述。在一些實施例中，方法2000可用於形成積體電路，例如至少積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F。在一些實施例中，方法2000可用於形成與佈局設計100中的一個或多個具有相似特徵和相似結構關係的積體電路。
在方法2000的操作2002中，生成積體電路的佈 局設計。操作2002由被配置為執行用於生成佈局設計的指令的處理裝置(例如，處理器2202(第22圖))執行。在一些實施例中，方法2000的佈局設計包括至少佈局設計100的一個或多個圖案，或類似於至少積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的一個或多個特徵。在一些實施例中，本申請的佈局設計是圖形資料庫系統(GDSII)檔案格式。
在方法2000的操作2004中，基於佈局設計製造積體電路。在一些實施例中，方法2000的操作2004包括基於佈局設計製造至少一個遮罩，以及基於該至少一個遮罩製造積體電路。在一些實施例中，操作2004是方法1800A或1800B中的至少一個的實施例。
在方法2000的操作2006中，藉由一個或多個切割製程去除積體電路的部分。
在一些實施例中，操作2006包括藉由一種或多種多晶矽切割(CPO)製程從閘極去除一個或多個閘極部分，和藉由一種或多種金屬切割(CM0)製程從導體去除一個或多個導電部分中的至少一種。在一些實施例中，操作2006的一種或多種多晶矽切割(CPO)製程包括去除閘極結構204c的部分205，從而形成閘極結構204c1和204c2。在一些實施例中，閘極結構204c的去除部分205對應於多晶切割區域(例如，多晶矽切割圖案)。
在一些實施例中，閘極結構204c的在操作2006 中去除的部分205在例如佈局設計100的佈局設計中藉由多晶矽切割特徵圖案來識別。在一些實施例中，多晶矽切割特徵圖案識別積體電路200的閘極結構204c的去除部分205的位置。
在一些實施例中，操作2006由一種或多種去除製程執行。在一些實施例中，一種或多種去除製程包括一種或多種適合於去除閘極結構204c的部分地蝕刻製程。在一些實施例中，操作2006的蝕刻製程包括識別閘極結構204c的要去除的部分205，以及蝕刻閘極結構204c的要去除的部分205。在一些實施例中，遮罩用於規定閘極結構204c的要被切割或去除的部分205。
在一些實施例中，操作2006的一種或多種CM0製程包括去除導體220c的部分208b和208c，從而形成導體220c1、220c2和220c3。在一些實施例中，導體220c的去除部分208b和208c對應於切割金屬區域(例如，切割金屬特徵圖案108b和108c)。
在一些實施例中，導體220c的在操作2006中去除的部分208b和208c在例如佈局設計100的佈局設計中藉由切割M0特徵圖案(例如，切割金屬特徵圖案108b和108c)來識別。在一些實施例中，切割M0特徵圖案識別積體電路200的導體220c的去除部分208b和208c的位置。
在一些實施例中，操作2006由一種或多種去除製程執行。在一些實施例中，一種或多種去除製程包括一種 或多種適合於去除導體220c的部分地蝕刻製程。在一些實施例中，操作2006的蝕刻製程包括識別導體220c的要被去除的部分208b和208c，以及蝕刻導體220c的要被去除的部分208b和208c。在一些實施例中，遮罩用於規定導體220c的要被切割或去除的部分208b和208c。
在一些實施例中，遮罩是硬遮罩。在一些實施例中，遮罩是軟遮罩。在一些實施例中，蝕刻對應於等離子體蝕刻、反應離子蝕刻、化學蝕刻、幹蝕刻、濕蝕刻、其他合適的製程、它們的任何組合等。在一些實施例中，方法2000的操作2004或2006可用於製造具有第1A圖到第1D圖或第2A圖到第19F圖中描述的一個或多個優點的一個或多個積體電路，因此省略類似的詳細描述。
在一些實施例中，操作2006導致積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的形成。在一些實施例中，不執行操作2006。
第21圖是根據一些實施例的生成積體電路的佈局設計的方法2100的流程圖。可以理解，可以在第21圖中描繪的方法2100之前、期間和/或之後執行額外的操作，並且其他一些過程可能在此僅作簡要描述。在一些實施例中，方法2100是方法2000的操作2002的實施例。在一些實施例中，方法2100可用於生成至少佈局設計100的一個或多個佈局圖案，或類似於至少積體電路200、300A~300D、500、700、900、1100、1300、1500、 1700或1900A~1900F的一個或多個特徵。
在一些實施例中，方法2100可用於產生一個或多個具有包括對齊、長度和寬度的結構關係以及至少佈局設計100的配置和層的佈局圖案，或一個或多個類似於至少積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的特徵，因此為簡潔起見，類似的詳細描述將不在第21圖中描述。
在方法2100的操作2102中，主動區圖案組被生成或放置在佈局設計上。在一些實施例中，方法2100的主動區圖案組包括主動區圖案組102的一個或多個圖案的至少部分。在一些實施例中，方法2100的主動區圖案組包括一個或多個類似於主動區組202或1702的區域。
在方法2100的操作2104中，在佈局設計上生成或放置閘極圖案組。在一些實施例中，方法2100的閘極圖案組包括閘極圖案組104的一個或多個閘極圖案的至少部分。在一些實施例中，方法2100的閘極圖案組包括一個或多個類似於至少閘極組204、504、704、904、1104、1304、1504或1704的閘極圖案。
在方法2100的操作2106中，第一切割圖案組被生成或放置在佈局設計上。在一些實施例中，方法2100的第一切割圖案組包括多晶矽切割特徵圖案組105的一個或多個切割圖案的至少部分。
在一些實施例中，方法2100的第一切割圖案組包括至少類似於閘極結構204c1或204c2的在方法2000 的操作2006期間被去除(第20圖)的閘極部分205的一個或多個切割圖案。
在方法2100的操作2108中，在佈局設計上生成或放置接觸件圖案組。在一些實施例中，方法2100的接觸件圖案組包括至少接觸件圖案組106的一個或多個圖案的至少部分。在一些實施例中，方法2100的接觸件圖案組包括一個或多個類似於至少接觸件圖案組206、506、706、906、1106、1306、1506或1706的一個或多個接觸件圖案。
在方法2100的操作2110中，第一通孔圖案組和第二通孔圖案組被生成或放置在佈局設計上。在一些實施例中，方法2100的第一通孔圖案組包括通孔圖案組110的一個或多個圖案的至少部分。在一些實施例中，方法2100的第一通孔圖案組包括一個或多個通孔圖案，類似於至少組通孔210、510、710、910、1110、1310、1510或1710。在一些實施例中，方法2100的第一組通孔圖案包括至少類似於VD層中的通孔的一個或多個通孔。
在一些實施例中，方法2100的第二通孔圖案組包括一個或多個通孔圖案組112的圖案的至少部分。在一些實施例中，方法2100的第二通孔圖案組包括一個或多個通孔類似於至少一通孔組212、512、712、912、1112、1312、1512或1712的圖案。在一些實施例中，方法2100的第二通孔圖案組包括一個或多個通孔，至少類似於VG層中的通孔。
在方法2100的操作2112中，第一組導電圖案被生成或放置在佈局設計上。在一些實施例中，方法2100的第一組導電圖案包括至少導電特徵圖案組120的一個或多個導電特徵圖案的至少部分。在一些實施例中，方法2100的第一組導電圖案包括一個或多個類似於至少一導體組220、520、720、920、1120、1320、1520或1720的導電特徵圖案。在一些實施例中，方法2100的第一組導電圖案包括至少類似於M0層中的導體的一個或多個導體。
在方法2100的操作2114中，第二切割圖案組被生成或放置在佈局設計上。在一些實施例中，方法2100的第二切割圖案組包括組導電特徵佈局圖案切割特徵圖案108的一個或多個切割圖案的至少部分。
在一些實施例中，方法2100的第二切割圖案組包括一個或多個切割圖案108，其類似於在方法2000的操作2006期間去除的導體220c的至少部分208b和208c(第20圖)。
在方法2100的操作2116中，在佈局設計上生成或放置第三通孔圖案組。在一些實施例中，方法2100的第三通孔圖案組包括通孔圖案組132中的一個或多個通孔圖案。在一些實施例中，方法2100的第三通孔圖案組包括至少類似於通孔組232、532、732、932、1132、1332、1532或1732。在一些實施例中，方法2100的第三通孔圖案組包括至少類似於V0層中的通孔的一個或多個通 孔。
在方法2100的操作2118中，在佈局設計上生成或放置第二組導電圖案。在一些實施例中，方法2100的第二組導電圖案包括至少導電特徵圖案組130的一個或多個導電特徵圖案的至少部分。在一些實施例中，方法2100的第二組導電圖案包括一個類似於至少一導體組230、530、730、930、1130、1330、1530或1730的一個或多個導電特徵圖案。在一些實施例中，方法2100的第二組導電圖案包括至少類似於M1層中的導體的一個或多個導體。
第22圖是根據一些實施例的用於設計IC佈局設計和製造IC電路的系統2200的示意圖。
在一些實施例中，系統2200生成或放置本文所述的一個或多個IC佈局設計。系統2200包括硬體處理器2202和非暫時性電腦可讀儲存媒體2204(例如記憶體2204)，其編碼有(即，儲存)電腦程式代碼2206，即一組可執行指令2206。電腦可讀儲存媒體2204被配置為與用於生產積體電路的製造機器連接。處理器2202藉由匯流排2208電連接至電腦可讀儲存媒體2204。處理器2202還藉由匯流排2208電連接至I/O介面2210。網路介面2212也藉由匯流排2208電連接至處理器2202。網路介面2212連接至網路2214，使得處理器2202和電腦可讀儲存媒體2204能夠藉由網路2214連接至外部元件。處理器2202被配置為執行編碼在電腦可讀儲存媒體 2204的電腦程式代碼2206，以便使系統2200可用於執行方法2000~方法2100中描述的部分或全部操作。
在一些實施例中，處理器2202是中央處理單元(CPU)、多處理器、分散式處理系統、專用積體電路(ASIC)和/或合適的處理單元。
在一些實施例中，電腦可讀儲存媒體2204是電子的、磁性的、光學的、電磁的、紅外線的和/或半導體系統(或裝置或裝置)。例如，電腦可讀儲存媒體2204包括半導體或固態記憶體、磁帶、可移動電腦軟碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬磁片和/或光碟。在使用光碟的一些實施例中，電腦可讀儲存媒體2204包括光碟唯讀記憶體(CD-ROM)、光碟讀/寫(CD-R/W)和/或數位視訊光碟(DVD)。
在一些實施例中，儲存媒體2204儲存被配置為使系統2200執行方法2000~方法2100的電腦程式代碼2206。在一些實施例中，儲存媒體2204還儲存執行方法2000~方法2100所需的資訊以及在執行方法2000~方法2100期間生成的資訊，例如佈局設計2216、使用者介面2218和製造工具2220，和/或一組可執行指令以執行方法2000~方法2100的操作。在一些實施例中，佈局設計2216包括至少佈局設計100的佈局圖案中的一個或多個，或類似於至少積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的特徵。
在一些實施例中，儲存媒體2204儲存用於與製造機器交互的指令(例如，電腦程式代碼2206)。指令(例如，電腦程式代碼2206)使處理器2202能夠生成製造機器可讀的製造指令，以在製造製程中有效地實施方法2000~方法2100。
系統2200包括I/O介面2210。I/O介面2210連接至外部電路。在一些實施例中，I/O介面2210包括鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板和/或游標方向鍵，用於將資訊和命令傳送到處理器2202。
系統2200還包括連接至處理器2202的網路介面2212。網路介面2212允許系統2200與一個或多個其他電腦系統連接至的網路2214通信。網路介面2212包括無線網路介面，例如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，例如ETHERNET、USB或IEEE-2094。在一些實施例中，方法2000~方法2100在兩個或更多個系統2200中實現，並且例如佈局設計的資訊和使用者介面藉由網路2214在不同系統2200之間交換。
系統2200被配置為通過I/O介面2210或網路介面2212接收與佈局設計相關的資訊。該資訊藉由匯流排2208傳送到處理器2202以確定用於生產至少積體電路200、300A~300D、500、700、900、1100、1300、1500、1700或1900A~1900F的佈局設計。然後將佈局設計作為佈局設計2216儲存在電腦可讀媒體2204中。 系統2200被配置為通過I/O介面2210或網路介面2212接收與使用者介面相關的資訊。資訊作為使用者介面2218儲存在電腦可讀媒體2204中。系統2200被配置為通過I/O介面2210或網路介面2212接收與製造工具2220相關的資訊。資訊作為製造工具2220儲存在電腦可讀媒體2204中。在一些實施例中，製造工具2220包括由系統2200利用的製造資訊。在一些實施例中，製造工具2220對應於第23圖的遮罩製造2334。
在一些實施例中，方法2000~方法2100被實現為由處理器執行的獨立軟體應用程式。在一些實施例中，方法2000~方法2100被實現為作為附加軟體應用的一部分的軟體應用。在一些實施例中，方法2000~方法2100被實現為軟體應用程式的外掛程式。在一些實施例中，方法2000~方法2100被實現為作為EDA工具的一部分的軟體應用程式。在一些實施例中，方法2000~方法2100被實現為EDA工具使用的軟體應用程式。在一些實施例中，EDA工具用於生成積體電路裝置的佈局。在一些實施例中，佈局儲存在非暫時性電腦可讀媒體上。在一些實施例中，使用可從CADENCE DESIGN SYSTEMS，Inc.獲得的工具(例如VIRTUOSO®)或其他合適的佈局生成工具來生成佈局。在一些實施例中，佈局是基於基於原理圖設計創建的網表生成的。在一些實施例中，方法2000~方法2100由製造設備實施以使用基於由系統2200生成的一個或多個佈局設計製造的一組遮罩來製造積體電路。在 一些實施例中，系統2200是被配置為製造使用基於本發明實施例的一個或多個佈局設計製造的一組遮罩的積體電路。在一些實施例中，第22圖的系統2200產生比其他方法更小的積體電路的佈局設計。在一些實施例中，第22圖的系統2200生成積體電路結構的佈局設計，其比其他方法佔用更少的面積並提供更好的佈線資源。
第23圖是根據一些實施例的IC製造系統2300以及與其相關聯的IC製造流程的方塊圖。在一些實施例中，基於IC佈局圖，使用製造系統2300來製造以下各項中的至少一個：(A)一個或多個半導體遮罩或(B)半導體積體電路的層中的至少一個特徵。
在第23圖中，IC製造系統2300(以下稱為「系統2300」)包括在與製造IC裝置2660有關的設計、開發和製造週期中和/或服務中彼此交互的實體，例如設計室2320、遮罩室2330和IC製造商/生產商(「fab」)2340。系統2300中的實體藉由通信網路連接。在一些實施例中，通信網路是單個網路。在一些實施例中，通信網路是各種不同的網路，例如內聯網和網際網路。通信網路包括有線和/或無線通訊通道。每個實體與一個或多個其他實體互動，並向一個或多個其他實體提供服務和/或從一個或多個其他實體接受服務。在一些實施例中，設計室2320、遮罩室2330和IC代工廠2340中的一個或更多個由單個較大公司擁有。在一些實施例中，設計室2320、遮罩室2330和IC代工廠2340的一個或更多個在公共設施中共存並使用 公共資源。
設計室(或設計團隊)2320生成IC設計佈局2322。IC設計佈局2322包括為IC裝置2360設計的各種幾何圖案。幾何圖案對應於構成要製造的IC裝置2360的各種元件的金屬、氧化物或半導體層的圖案。各個層組合形成各種IC特徵。例如，IC設計佈局2322的部分包括各種IC特徵，例如主動區、閘極電極、源極和汲極、層間互連件的金屬線或通孔、以及用於接合焊盤的開口，以形成在半導體基板(例如矽晶圓)中和設置在半導體基板上的各種材料層中。設計室2320實施適當的設計程式以形成IC設計佈局2322。設計製程包括邏輯設計、物理設計或佈局和佈線中的一個或多個。IC設計佈局2322被呈現在具有幾何圖案的資訊的一個或多個資料檔案中。例如，IC設計佈局2322可以GDSII檔案格式或DFII檔案格式表示。
遮罩室2330包括資料準備2332和遮罩製造2344。遮罩室2330使用IC設計佈局2322來製造一個或多個遮罩2345，以根據IC設計佈局2322來製造IC裝置2360的各個層。遮罩室2330執行遮罩資料準備2332，其中IC設計佈局2322被轉換成代表性資料檔案(RDF)。遮罩資料準備2332向遮罩製造2344提供RDF。遮罩製造2344包括遮罩寫入器。遮罩寫入器將RDF轉換為基板上的圖像，例如遮罩(中間遮罩)2345或半導體晶圓2342。藉由遮罩資料準備2332操縱設計佈局圖1822， 以符合遮罩寫入器的特定特性和/或IC代工廠2340的要求。在第23圖中，遮罩資料準備2332和遮罩製造2344被示出為單獨要素。在一些實施例中，遮罩資料準備2332和遮罩製造2344能夠共同稱為遮罩資料準備。
在一些實施例中，遮罩資料準備2332包括光學鄰近修正(OPC)，OPC使用光刻增強技術來補償圖像誤差，例如可能由衍射、干涉、其他處理效果等引起的圖像誤差。OPC調整IC設計佈局2322。在一些實施例中，遮罩資料準備2332包括另外的解析度增強技術(RET)，例如離軸照明、子解析度輔助特徵、相移遮罩、其他合適的技術等或其組合。在一些實施例中，還使用反光刻技術(ILT)，其將OPC視為反成像問題。
在一些實施例中，遮罩資料準備2332包括遮罩規則檢查器(MRC)，MRC用一組遮罩創建規則來檢查已經在OPC中進行過處理的IC設計佈局，該遮罩創建規則包含一定的幾何和/或連線性限制以確保足夠的裕度，以解決半導體製造製程中的可變性等問題。在一些實施例中，MRC修改IC設計佈局以補償遮罩製造2334期間的限制，這可撤銷由OPC執行的部分修改以滿足遮罩創建規則。
在一些實施例中，遮罩資料準備2332包括光刻製程檢查(LPC)，LPC模擬將由IC代工廠2340實施以製造IC裝置2360的處理。LPC基於IC設計佈局2322來模擬此處理，以創建類比的製造裝置，例如IC裝置2360。LPC類比中的處理參數可包括與IC製造週期的各種製程 相關聯的參數，與用於製造IC的工具相關聯的參數、和/或製造製程的其他方面。LPC檢查考慮到各種因素，例如，航空圖像對比度、焦深(「DOF」)、遮罩誤差增強因數(「MEEF」)和其他合適的因素等或其組合。在一些實施例中，已由LPC創建的類比製造的裝置之後，如果模擬的裝置的形狀不夠接近不能滿足設計規則，則重複OPC和/或MRC以進一步細化IC設計佈局2322。
應當理解，為了清楚起見，遮罩資料準備2332的以上描述已被簡化。在一些實施例中，資料準備2332包括例如邏輯操作(LOP)等附加特徵，以根據製造規則來修改IC設計佈局。此外，可以各種不同的循序執行在資料準備2332期間應用於IC設計佈局2322的製程。
在遮罩資料準備2332之後以及在遮罩製造2344期間，基於修改的IC設計佈局2322來製造遮罩2345或一組遮罩2345。在一些實施例中，遮罩製造2344包括基於IC設計佈局2322來執行一次或多次光刻曝光。在一些實施例中，電子束(e-beam)或多個電子束的機制用於根據修改後的IC設計佈局2322在遮罩(光遮罩或中間遮罩)2345上形成圖案。遮罩2345可以各種技術形成。在一些實施例中，使用二元技術形成遮罩2345。在一些實施例中，遮罩圖案包括不透明區和透明區。用於曝光已經塗覆在晶圓上的圖像敏感材料層(例如，光刻膠)的輻射束，例如紫外線(UV)或EUV束，被不透明區阻擋並且透射通過透明區。在一個實例中，遮罩2345的二元版本包括透明 基板(例如，熔融石英)和塗覆在二元遮罩的不透明區中的不透明材料(例如，鉻)。在另一實例中，使用相移技術形成遮罩2345。在遮罩2345的相移遮罩(PSM)版本中，在相移遮罩上形成的圖案中的各種特徵被配置為具有適當的相位差以增強解析度和成像品質。在各種實例中，相移遮罩可為衰減的PSM或交替的PSM。遮罩製造2334生成的一個或多個遮罩用於各種製程中。例如，此類遮罩用於離子注入製程中以在半導體晶圓中形成各種摻雜區，用於刻蝕製程中以在半導體晶圓中形成各種刻蝕區，和/或用於其他合適的製程中。
IC代工廠2340是包括一個或多個製造設施以用於製造各種不同的IC產品的IC製造企業。在一些實施例中，IC代工廠2340為半導體代工廠。例如，可能存在製造裝置用於多個IC產品的前端製造(前道工序(FEOL)製造)，而第二製造裝置可提供用於互連和封裝IC產品的後端製造(後道工序(BEOL)的製造)，並且第三製造裝置可能會為代工廠實體提供其他服務。
IC代工廠2340包括晶圓製造工具2352，該等製造工具被配置為在半導體晶圓2342上執行各種製造操作，使得根據遮罩(例如，遮罩2345)製造IC裝置2360。在各種實施例中，製造工具2352包括以下各項中的一個或多個：晶圓步進機、離子注入機、塗膠器、製程腔(例如，CVD腔或LPCVD爐)、CMP系統、等離子蝕刻系統、晶圓清潔系統或如本文討論得能夠執行一個或多個合 適的製造製程的其他製造裝置。
IC代工廠2340使用藉由遮罩室2330製造的遮罩2345來製造IC裝置2360。因此，IC代工廠2340至少間接使用IC設計佈局2322以製備IC裝置2360。在一些實施例中，使用遮罩2345，藉由IC代工廠2340製造半導體晶圓2342以形成IC裝置2360。在一些實施例中，IC製造包括至少間接地基於IC設計佈局2322執行一個或多個光刻曝光。半導體晶圓2342包括矽基板或具有其上形成有多個材料層的其他合適的基板。半導體晶圓2342還包括各種摻雜區、介電特徵和多層互連等(在後續製造步驟中形成)中的一個或多個。
系統2300被示為具有設計室2320、遮罩室2330或IC代工廠2340作為單獨的元件或實體。然而，應當理解，設計室2320、遮罩室2330或IC代工廠2340中的一個或多個是同一元件或實體的部分。
本說明書的一個方面涉及積體電路。在一些實施例中，積體電路包括在第一方向上延伸且位於基板的第一層上的第一主動區。在一些實施例中，所述積體電路還包括第一接觸件，所述第一接觸件在不同於所述第一方向的第二方向上延伸，位於不同於所述第一層的第二層上，並且至少與所述第一主動區重疊。在一些實施例中，積體電路還包括第一閘極，第一閘極在第二方向上延伸，與第一主動區重疊，並且位於與第一層不同的第三層上。在一些實施例中，積體電路還包括第一導線，第一導線在第一方向 上延伸，與第一閘極重疊，並且位於不同於第一層、第二層和第三層的第四層上。在一些實施例中，積體電路還包括在第一方向和第二方向上延伸的第一導體，與第一接觸件、第一閘極和第一導線重疊，並且在不同於第一層、第二層、第三層和第四層的第五層上。在一些實施例中，積體電路還包括在第一導體與第一導線之間的第一通孔，第一通孔將第一導體和第一導線電連接在一起。在一些實施例中，第一導體包括一第一導電部分，在第二方向上延伸，並且與第一主動區和第一接觸件重疊；以及一第二導電部分，在第一方向上延伸，並且與第一閘極和第一主動區重疊，其中，第一通孔位於第二導電部分與第一導線之間。在一些實施例中，積體電路還包括一第二通孔，位於第一閘極與第二導電部分之間，第二通孔將第一閘極和第二導電部分電連接在一起。在一些實施例中，積體電路還包括一第二接觸件，在第二方向上延伸，位於第二層，與第一主動區重疊，並且在第一方向上與第一接觸件分隔；以及一第二閘極，在第二方向上延伸，與第一主動區重疊，位於第三層上，並且在第一方向上與第一閘極分隔。在一些實施例中，積體電路還包括一第二導線，在第一方向上延伸，並且與第二接觸件和第二閘極重疊，位於第四層上，在第一方向上與第一導線分隔；以及一第二通孔，位於第二閘極和第二導線之間，第二通孔將第二閘極和第二導線電連接在一起。在一些實施例中，積體電路還包括一第二導體，在第一方向和第二方向上延伸，與第二接觸件和第 二導線重疊，並且位於第五層上；以及一第三通孔，位於第二導體與第二導線之間，第三通孔將第二導體和第二導線電連接在一起。在一些實施例中，第二導體包括一第一導電部分，在第二方向上延伸，並且與第一主動區、第二接觸件和第二導線重疊；以及一第二導電部分，在第一方向上延伸，並且與第二接觸件重疊，其中，第三通孔位於第二導電部分與第二導線之間。在一些實施例中，積體電路還包括一第三導線，在第一方向上延伸，並且與第一接觸件和第二接觸件重疊，位於第四層上，並且在第二方向上與第一導線和第二導線分隔；一第四通孔，位於第一導體與第三導線之間，第四通孔將第一導體和第三導線電連接在一起；以及一第五通孔，位於第二導體與第三導線之間，第五通孔將第二導體和第三導線電連接在一起。在一些實施例中，第一導體呈L形；以及第二導體呈T形。在一些實施例中，積體電路是一與或非邏輯電路或者一或與非邏輯電路的部分。
本說明書的另一方面涉及積體電路。在一些實施例中，積體電路包括在第一方向上延伸且位於基板的第一層上的第一主動區。在一些實施例中，積體電路還包括第二主動區，第二主動區在第一方向上延伸，位於第一層上，並且在不同於第一方向的第二方向上與第一主動區分隔。在一些實施例中，積體電路還包括第一接觸件，第一接觸件在第二方向上延伸，位於與第一層不同的第二層上，並且與第二主動區重疊。在一些實施例中，積體電路還包括 第一閘極，第一閘極在第二方向上延伸，與第一主動區和第二主動區重疊，並且位於與第一層不同的第三層上。在一些實施例中，積體電路還包括第一導線，第一導線在第一方向上延伸，並與第一閘極重疊，並且位於不同於第一層、第二層和第三層的第四層上。在一些實施例中，所述積體電路還包括第一導體，所述第一導體在所述第一方向和所述第二方向上延伸，與所述第一主動區、所述第一閘極和所述第一導線重疊，並且位於與第一層、第二層、第三層和第四層不同的第五層上。在一些實施例中，積體電路還包括位於第一導體與第一導線之間的第一通孔，第一通孔將第一導體和第一導線電連接在一起。在一些實施例中，積體電路還包括在第一方向和第二方向上延伸的第二導體，第二導體與第二主動區和第一接觸件重疊，在第一方向上與第一導體分隔，並且至少藉由第一接觸件電連接至第二主動區中的第一區域，並且位於第五層上。在一些實施例中，積體電路還包括一第二通孔，位於第一閘極與第一導體之間，第二通孔將第一閘極和第一導體電連接在一起。在一些實施例中，積體電路還包括一第二導線，在第一方向上延伸，並且與第一接觸件重疊，位於第四層上，並且在第二方向上與第一導線分隔；一第二通孔，位於第二導體與第二導線之間，第二通孔將第二導體和第二導線電連接在一起；以及一第三通孔，位於第一接觸件與第二導線之間，第三通孔將第一接觸件和第二導線電連接在一起。在一些實施例中，積體電路還包括一第二接觸件，在 第二方向上延伸，位於第二層，與第一主動區重疊，至少在第一方向和第二方向上與第一接觸件分隔，並且與第一導體重疊；以及一第四通孔，位於第二接觸件與第二導線之間，第四通孔將第二接觸件和第二導線電連接在一起，其中，第一接觸件對應於一第一類型的一第一電晶體的一汲極和第一類型的一第二電晶體的一汲極；以及第二接觸件對應於不同於第一類型的一第二類型的一第三電晶體的一汲極，以及第二類型的一第四電晶體的一汲極。在一些實施例中，積體電路還包括一第二閘極，在第二方向上延伸，與第一主動區和第二主動區重疊，位於第三層上，並且在第一方向上與第一閘極分隔；一第三閘極，在第二方向上延伸，與第一主動區和第二主動區重疊，位於第三層上，在第一方向上與第一閘極和第二閘極分隔，第一接觸件位於第一閘極與第三閘極之間；第二接觸件位於第一閘極與第二閘極之間。在一些實施例中，第一導體包括一第一導電部分，在第二方向上延伸，並且與第一主動區重疊；以及一第二導電部分，在第一方向上延伸，並且與第一閘極和第一導線重疊，其中，第一通孔位於第二導電部分與第一導線之間，並且第一導體呈斧形。在一些實施例中，積體電路，其中，第二導體包括一第三導電部分，在第二方向上延伸，並且與第二主動區、第一接觸件及第二導線重疊；以及一第四導電部分，在第一方向上延伸，並且與第一接觸件重疊，其中，第二通孔位於第四導電部分與第二導線之間，並且第二導體呈十字形。在一些實施例中， 積體電路還包括一第一電源軌，在第一方向上延伸，被配置為提供一第一電源電壓，並且位於第四層；以及一第二電源軌，在第一方向上延伸，被配置為提供與第一電源電壓不同的一第二電源電壓，位於第四層，並且在第二方向上與第一電源軌分隔。在一些實施例中，積體電路是一與或非邏輯電路的部分；第一導體對應於與或非邏輯電路的一輸入引腳；以及第二導體對應於與或非邏輯電路的一輸出引腳，並且將一第一類型的一第一電晶體的一汲極和第一類型的一第二電晶體的一汲極、與第一類型不同的一第二類型的一第三電晶體的一汲極以及第二類型的一第四電晶體的一汲極電連接在一起。
本說明書的又一方面涉及一種製造積體電路的方法。在一些實施例中，該方法包括在第一層上的主動區組上方沉積第一導電材料，從而形成接觸件組，主動區組在第一方向上延伸，接觸件組包括第一接觸件，接觸件組在不同於第一方向的第二方向上延伸，並且至少與主動區組的第一主動區重疊。在一些實施例中，該方法還包括在第二層上且在主動區組上方製造閘極組，閘極組在第二方向上延伸，閘極組包括第一閘極，並且閘極組與主動區組重疊。在一些實施例中，該方法還包括在接觸件組上方製造第一通孔組，以及在閘極組上方製造第二通孔組，第二通孔組包括在第一閘極上方的第一通孔。在一些實施例中，該方法還包括在第三層上且在至少接觸件組上方沉積第二導電材料，從而形成第一導線組，第三層在第一層和第二 層之上，第一導線組包括第一導線，第一導線在第一方向上延伸，與第一閘極重疊，並且藉由第一通孔電連接第一閘極。在一些實施例中，該方法還包括在第一導線組上方製造第三通孔組，第三通孔組包括在第一導線上方的第二通孔。在一些實施例中，該方法還包括在第四層上且在至少第一導線組上方沉積第三導電材料，從而形成導體組，第四層在第一層、第二層和第三層之上，導體組包括在第一方向和第二方向上延伸的第一導體，第一導體與第一閘極重疊，並且藉由第二通孔電連接至第一導線。
前述概述了幾個實施例的特徵，使得本領域技術人員可以更好地理解本發明實施例的方面。本領域技術人員應理解，他們可以容易地將本發明實施例用作設計或修改其他過程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員還應認識到，這樣的等效構造不脫離本發明實施例的精神和範圍，並且在不脫離本發明實施例的精神和範圍的情況下，它們可以進行各種改變，替換和變更。
1800A:方法
1802、1804、1806、1808、1810、1812、1814、1816、1818:操作

Claims (10)

  1. 一種積體電路，包括：一第一主動區，在一第一方向上延伸，並且位於一基板的一第一層上；一第一接觸件，在不同於該第一方向的一第二方向上延伸，並且位於不同於該第一層的一第二層上，並且至少與該第一主動區重疊；一第一閘極，在該第二方向上延伸，與該第一主動區重疊，並且位於與該第一層不同的一第三層上；一第一導線，在該第一方向上延伸，並且與該第一閘極重疊，位於不同於該第一層、該第二層和該第三層的一第四層上；一第一導體，在該第一方向和該第二方向上延伸，與該第一接觸件、該第一閘極和該第一導線重疊，並且位於與該第一層、該第二層、該第三層和該第四層不同的一第五層上，其中該第一導體包括一第一導電部分與一第二導電部分，該第一導電部分在第二方向上延伸並且與該第一主動區和該第一接觸件重疊，該第二導電部分在該第一方向上延伸並且與該第一閘極和該第一主動區重疊；一第一通孔，位於該第一導體的該第二導電部分與該第一導線之間，該第一通孔將該第一導體和該第一導線電連接在一起；以及一第二通孔，位於該第一閘極與該第二導電部分之間，該第二通孔將該第一閘極和該第二導電部分電連接在一 起。
  2. 如請求項1所述的積體電路，其中該積體電路是一與或非邏輯電路或者一或與非邏輯電路的部分。
  3. 如請求項1所述的積體電路，還包括：一第二接觸件，在該第二方向上延伸，位於該第二層，與該第一主動區重疊，並且在該第一方向上與該第一接觸件分隔；一第二閘極，在該第二方向上延伸，與該第一主動區重疊，位於該第三層上，並且在該第一方向上與該第一閘極分隔；一第二導線，在該第一方向上延伸，並且與該第二接觸件和該第二閘極重疊，位於該第四層上，在該第一方向上與該第一導線分隔；以及一第三通孔，位於該第二閘極和該第二導線之間，該第三通孔將該第二閘極和該第二導線電連接在一起。
  4. 如請求項3所述的積體電路，還包括：一第二導體，在該第一方向和該第二方向上延伸，與該第二接觸件和該第二導線重疊，並且位於該第五層上；以及一第四通孔，位於該第二導體與該第二導線之間，該第四通孔將該第二導體和該第二導線電連接在一起。
  5. 如請求項4所述的積體電路，其中，該第二導體包括：一第一導電部分，在該第二方向上延伸，並且與該第一主動區、該第二接觸件和該第二導線重疊；一第二導電部分，在該第一方向上延伸，並且與該第二接觸件重疊；一第三導線，在該第一方向上延伸，並且與該第一接觸件和該第二接觸件重疊，位於該第四層上，並且在該第二方向上與該第一導線和該第二導線分隔；一第五通孔，位於該第一導體與該第三導線之間，該第五通孔將該第一導體和該第三導線電連接在一起；以及一第六通孔，位於該第二導體與該第三導線之間，該第六通孔將該第二導體和該第三導線電連接在一起，其中，該第四通孔位於該第二導電部分與該第二導線之間。
  6. 一種積體電路，包括：一第一主動區，在一第一方向上延伸，並且位於基板的一第一層上；一第二主動區，在該第一方向上延伸，位於該第一層上，並且在不同於該第一方向的一第二方向上與該第一主動區分隔；一第一接觸件，在該第二方向上延伸，位於與該第一層 不同的一第二層上，並且與該第二主動區重疊；一第一閘極，在該第二方向上延伸，與該第一主動區和該第二主動區重疊，並且位於不同於該第一層的一第三層上；一第一導線，在該第一方向上延伸，並且與該第一閘極重疊，並且位於不同於該第一層、該第二層和該第三層的一第四層上；一第一導體，在該第一方向和該第二方向上延伸，與該第一主動區、該第一閘極和該第一導線重疊，並且位於不同於該第一層、該第二層、該第三層和該第四層的一第五層上；一第一通孔，位於該第一導體與該第一導線之間，該第一通孔將該第一導體和該第一導線電連接在一起；一第二通孔，位於該第一閘極與該第一導體之間，該第二通孔將該第一閘極和該第一導體電連接在一起；以及一第二導體，在該第一方向和該第二方向上延伸，與該第二主動區和該第一接觸件重疊，在該第一方向上與該第一導體分隔，並且至少藉由該第一接觸件電連接至該第二主動區中的一第一區域，並且位於該第五層上。
  7. 如請求項6所述的積體電路，其中：該積體電路是一與或非邏輯電路的部分；該第一導體對應於該與或非邏輯電路的一輸入引腳；以及 該第二導體對應於該與或非邏輯電路的一輸出引腳，並且將一第一類型的一第一電晶體的一汲極和該第一類型的一第二電晶體的一汲極、與該第一類型不同的一第二類型的一第三電晶體的一汲極以及該第二類型的一第四電晶體的一汲極電連接在一起。
  8. 如請求項6所述的積體電路，還包括：一第二導線，在該第一方向上延伸，並且與該第一接觸件重疊，位於該第四層上，並且在該第二方向上與該第一導線分隔；一第三通孔，位於該第二導體與該第二導線之間，該第三通孔將該第二導體和該第二導線電連接在一起；以及一第四通孔，位於該第一接觸件與該第二導線之間，該第四通孔將該第一接觸件和該第二導線電連接在一起。
  9. 如請求項8所述的積體電路，還包括：一第二接觸件，在該第二方向上延伸，位於該第二層，與該第一主動區重疊，至少在該第一方向和該第二方向上與該第一接觸件分隔，並且與該第一導體重疊；一第五通孔，位於該第二接觸件與該第二導線之間，該第五通孔將該第二接觸件和該第二導線電連接在一起；一第二閘極，在該第二方向上延伸，與該第一主動區和該第二主動區重疊，位於該第三層上，並且在該第一方向上與該第一閘極分隔；以及 一第三閘極，在該第二方向上延伸，與該第一主動區和該第二主動區重疊，位於該第三層上，在該第一方向上與該第一閘極和該第二閘極分隔，其中，該第一接觸件對應於一第一類型的一第一電晶體的一汲極和該第一類型的一第二電晶體的一汲極；該第二接觸件對應於不同於該第一類型的一第二類型的一第三電晶體的一汲極，以及該第二類型的一第四電晶體的一汲極；該第一接觸件位於該第一閘極與該第三閘極之間；以及該第二接觸件位於該第一閘極與該第二閘極之間。
  10. 一種製造積體電路的方法，該方法包括：在一第一層上的一主動區組上方沉積一第一導電材料，從而形成一接觸件組，該主動區組在一第一方向上延伸，該接觸件組包括一第一接觸件，該接觸件組在與該第一方向不同的一第二方向上延伸並且與該主動區組中的至少一第一主動區重疊；在一第二層上且在該主動區組上方製造一閘極組，該閘極組在該第二方向上延伸，該閘極組包括一第一閘極，並且該閘極組與該主動區組重疊；在該接觸件組上方製造一第一通孔組，以及在該閘極組上方製造一第二通孔組，該第二通孔組包括在該第一閘極上方的一第一通孔；在一第三層上且在至少該接觸件組上方沉積一第二導電 材料，從而形成一第一導線組，該第三層在該第一層和該第二層之上，該第一導線組包括在該第一方向延伸的一第一導線，該第一導線與該第一閘極重疊，並且藉由該第一通孔電連接至該第一閘極；在該第一導線組上方製造一第三通孔組，該第三通孔組包括在該第一導線上方的一第二通孔；以及在一第四層上且在至少該第一導線組上方沉積一第三導電材料，從而形成一導體組，該第四層在該第一層、該第二層和該第三層之上，該導體組包括在該第一方向和該第二方向上延伸的一第一導體，該第一導體與該第一閘極重疊，並且藉由該第二通孔電連接至該第一導線。
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