KR20120121171A - 반도체 장치, 반도체 장치의 저항소자 형성 방법 및 3차원 구조의 비휘발성 메모리 소자의 제조 방법 - Google Patents

반도체 장치, 반도체 장치의 저항소자 형성 방법 및 3차원 구조의 비휘발성 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 저항소자를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다. 본 발명은 3차원 구조의 비휘발성 메모리 소자의 제조 방법에 있어서, 제1 영역 및 제2 영역이 정의된 기판 상에 복수의 제1도전막들 및 복수의 제1층간절연막들을 교대로 형성하는 단계; 상기 복수의 제1도전막들의 표면이 각각 노출되도록 상기 복수의 제1도전막들 및 상기 복수의 제1층간절연막들의 가장자리를 계단형으로 패터닝하는 단계; 및 상기 계단형으로 패터닝된 복수의 제1도전막들 및 복수의 제1층간절연막을 식각하여 복수의 슬릿을 형성하는 단계를 포함한다. 본 발명에 따르면, 기판 상에 복수의 저항소자들을 적층시킴으로써 칩 내에서 저항소자가 차지하는 면적을 감소시킬 수 있다. 또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자에 복수의 저항소자들을 적층시킨 저항구조물을 형성함으로써 셀 영역과 주변회로 영역 간의 단차에 따른 문제점을 해결할 수 있다. 특히, 3차원 구조의 비휘발성 메모리 소자 제조시 슬리밍 공정을 진행한 후에 슬릿 형성 공정을 진행하고, 이어서, 셀 영역에 한해 선택 게이트를 형성하므로, 별도의 마스크 공정 추가 없이 저항구조물을 형성할 수 있다.

Description

반도체 장치, 반도체 장치의 저항소자 형성 방법 및 3차원 구조의 비휘발성 메모리 소자의 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING RESISTOR OF SEMICONDUCTOR DEVICE AND 3D STRUCTURED NON-VOLATILE MEMORY DEVICE}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 반도체 장치, 반도체 장치의 저항소자 형성 방법 및 3차원 구조의 비휘발성 메모리 소자 제조 방법에 관한 것이다.
반도체 장치는 원하는 크기의 바이어스(bias)를 생성하기 위해 전압 분배기의 역할을 하는 저항소자(resistor)를 구비한다. 예를 들어, 비휘발성 메모리 소자는 수백 옴(Ω)의 저항값을 갖는 저항소자로서 폴리레지스터를 사용한다. 폴리레지스터는 칩 내에서 패스 전압(Vpass), 프로그램 전압(Vpgm), 리드 전압(Vread), 저전압(Low voltage bias)을 인가하거나 제어하는 회로에서 사용되는데, 일반적으로 특정한 크기를 갖는 복수의 폴리 레지스터를 구비하고, 필요한 저항값에 따라 여러개의 폴리 레지스터를 연결하여 사용한다.
이하, 도면을 참조하여 종래기술에 따른 저항소자의 구조, 제조 방법 및 그에 따른 문제점을 살펴보도록 한다.
도 1a는 종래기술에 따른 비휘발성 메모리 소자의 레이아웃도로서, 특히, 폴리레지스터가 형성된 영역의 레이아웃도이다.
도시된 바와 같이, 종래의 반도체 장치는 기판(10) 상에 형성된 복수의 폴리레지스터(R1 내지 RN)를 구비한다. 복수의 폴리레지스터(R1 내지 RN)는 소정 간격으로 기판(10) 상에 배열되며, 콘택플러그(19)를 통해 복수의 제1 폴리실리콘막들(13)을 연결시켜 원하는 저항값을 구현한다.
도 1b는 종래기술에 따른 비휘발성 메모리 소자의 단면도로서, 도 1a의 A-A' 단면을 나타낸다.
도시된 바와 같이, 기판(10) 내에 소자분리막(11)을 형성한 후, 기판(10) 상에 산화막(12) 및 제1 폴리실리콘막(13)을 형성한다. 이어서, 제1 폴리실리콘막(13) 상에 산화막, 질화막 및 산화막으로 이루어진 ONO막(14)을 형성한 후, 캡핑 폴리막(15), 제2 폴리실리콘막(16) 및 코발트 실리사이드막(17)을 차례로 형성한다. 이어서, 코발트 실리사이드막(17), 제2 폴리실리콘막(16), 캡핑 폴리막(15) 및 ONO막(14)을 식각하여 제1 폴리실리콘막(13)의 표면을 노출시키는 콘택홀을 형성한다. 이어서, 콘택홀의 내벽에 절연막(18)을 형성한 후, 도전막을 매립하여 제1 폴리실리콘막(13)과 연결된 콘택 플러그(19)를 형성한다.
그러나, 전술한 바와 같은 종래기술에 따르면, 복수의 폴리레지스터(R1 내지 RN)를 단층으로 기판 상에 배열시키기 때문에, 폴리레지스터가 메모리 소자 내에서 차지하는 면적이 크다. 예를 들어, 폴리레지스터는 약 200개를 한 그룹으로 하여 형성되는데, 일반적으로 칩 내에 약 10개의 그룹이 형성되며 그 면적이 약 200mm2에 달한다. 따라서, 메모리 소자의 집적도를 향상시키는데 한계가 있다.
한편, 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다. 이하, 도면을 참조하여 종래기술에 따른 폴리레지스터를 구비하는 3차원 구조의 비휘발성 메모리 소자의 제조 방법에 대해 살펴보도록 한다.
도 2a 내지 도 2f는 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정사시도로서, 셀 영역에서의 공정을 나타낸다.
도 2a에 도시된 바와 같이, 웰(well) 형성, 문턱 전압(Vt) 조절 및 소자분리막 형성이 완료된 기판(20)을 제공한 후, 제1 층간절연막(21) 및 파이프 게이트(22)를 차례로 형성한다. 이어서, 파이프 게이트(22)를 식각하여 파이프 채널 형성을 위한 제1 트렌치를 형성한 후, 제1 트렌치 내에 질화막(23)을 매립한다.
도 2b에 도시된 바와 같이, 질화막(23)이 매립된 결과물 상에 복수의 제2 층간절연막들(24) 및 복수의 워드라인들(25)을 교대로 형성한 후, 이들을 식각하여 제1 트렌치와 연결된 한 쌍의 제2 트렌치들을 형성한다. 이어서, 제1 트렌치 내에 매립된 질화막(23)을 제거하여 U자형의 채널용 트렌치(T)를 형성한다.
도 2c에 도시된 바와 같이, U자형의 채널용 트렌치(T)의 내벽에 전하차단막, 전하트랩막 및 터널절연막(26)을 차례로 형성한 후, 채널용 막(CH)을 매립한다. 이로써, 채널(CH)을 따라 적층된 복수의 메모리 셀들이 형성된다.
이어서, 복수의 제2 층간절연막들(24), 복수의 워드라인들(25) 및 파이프 게이트(22)를 식각하여 복수의 메모리 블록들(MB)을 각각 분리시킨다.
본 도면에서는 메모리 블록(MB) 분리 과정에서 식각된 제2 층간절연막을 도면 부호 "24A"로 나타내고, 식각된 워드라인을 도면 부호 "25A"로 나타내고, 식각된 파이프 게이트를 도면 부호 "22A"로 나타내었다.
도 2d에 도시된 바와 같이, 복수의 메모리 블록(MB) 상에 선택 라인(28) 및 제3 층간절연막(27)을 형성한 후, 이들을 식각하여 메모리 셀의 채널(CH)을 노출시키는 채널용 트렌치를 형성한다.
이어서, 채널용 트렌치 내벽에 게이트 절연막(29)을 형성한 후, 트렌치 내에 채널용막을 매립하여 채널(CH)을 형성한다. 이로써, 선택 게이트가 형성된다.
도 2e에 도시된 바와 같이, 복수의 층간절연막들(24A), 복수의 워드라인들(25A) 및 파이프 게이트(22A)를 계단형으로 패터닝하여, 복수의 워드라인들(25A) 및 파이프 게이트(22A)의 표면을 각각 노출시킨다. 이와 같은 공정을 슬리밍(slimming) 공정이라 한다.
본 도면에서는 슬리밍 공정에서 식각된 제2 층간절연막을 도면 부호 "24B"로 나타내고, 식각된 워드라인을 도면 부호 "25B"로 나타내고, 식각된 파이프 게이트를 도면 부호 "22B"로 나타내었다.
도 2f에 도시된 바와 같이, 슬리밍 공정이 완료된 결과물 상에 층간절연막(미도시됨)을 형성한 후, 층간절연막을 식각하여 복수의 워드라인들(25B) 및 파이프 게이트(22B)의 표면을 각각 노출시키는 복수의 콘택홀들을 형성한다.
이어서, 복수의 콘택홀들에 도전막을 매립하여 복수의 워드라인들(25A) 및 파이프 게이트(22A)에 각각 연결된 복수의 콘택플러그들(C)을 형성한 후, 복수의 콘택플러그들(C)에 각각 연결된 복수의 금속 배선들(M)을 형성한다.
젼술한 바와 같은 공정에 의하면, 기판 상에 적층된 복수의 메모리 셀들을 포함하는 3차원 구조의 비휘발성 메모리 소자를 제조할 수 있다. 여기서, 3차원 구조의 비휘발성 메모리 소자는 원하는 크기의 바이어스(bias)를 생성하기 위해 전압 분배기의 역할을 하는 저항소자(resistor)를 구비해야 한다.
따라서, 종래기술은 3차원 구조의 비휘발성 메모리 소자의 파이프 게이트를 형성하는 공정에서(도 2a 참조), 주변 회로 영역의 트랜지스터 및 폴리레지스터를 함께 형성하는 방안을 제시한다. 즉, 3차원 구조의 비휘발성 메모리 소자의 파이프 게이트 형성시, 주변 회로 영역에 앞서 도 1b에서 설명한 바와 같은 구조의 폴리레지스터를 형성할 것을 제안한다.
그러나, 상기 구조의 폴리레지스터 형성시 셀 영역과의 단차가 크기 때문에 공정의 난이도가 높을 뿐만 아니라, 소자의 불량률이 높다는 문제점이 있다. 또한, 메모리 블록을 분리시키는 슬릿을 형성한 후에 선택 라인을 형성하고, 이어서, 슬리밍 공정을 진행하기 때문에, 폴리레지스터의 상부에도 선택 라인이 형성된다. 따라서, 폴리레지스터 상부의 선택 라인을 제거하기 위한 공정이 추가되어야 하며, 이를 위해 마스크 패턴이 추가로 사용되어야 한다. 결국, 제조 공정이 복잡해질 뿐만 아니라, 반도체 장치의 제조 단가가 증가되는 문제점이 유발된다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 기판 상에 복수의 저항소자들을 적층시킴으로써 칩 내에서 저항소자가 차지하는 면적을 감소시키는 반도체 장치 및 그 제조 방법을 제공하는 것을 제1 목적으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자에 적합한 저항소자의 구조 및 그 제조 방법을 제공하는 것을 제2 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 제1 영역 및 제2 영역이 정의된 기판 상에 복수의 제1도전막들 및 복수의 제1층간절연막들을 교대로 형성하는 단계; 상기 복수의 제1도전막들의 표면이 각각 노출되도록 상기 복수의 제1도전막들 및 상기 복수의 제1층간절연막들의 가장자리를 계단형으로 패터닝하는 단계; 및 상기 계단형으로 패터닝된 복수의 제1도전막들 및 복수의 제1층간절연막을 식각하여 복수의 슬릿을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 반도체 장치의 저항소자 제조 방법에 있어서, 기판 상에 복수의 도전막들 및 복수의 층간절연막들을 교대로 형성하는 단계; 상기 복수의 도전막들의 표면이 각각 노출되도록 상기 복수의 도전막들 및 상기 복수의 층간절연막들의 가장자리를 계단형으로 패터닝하는 단계; 및 상기 계단형으로 패터닝된 복수의 도전막들 및 복수의 층간절연막들을 식각하여, 상기 기판 상에 적층된 복수의 저항소자들을 포함하는 복수의 저항구조물들을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 반도체 장치에 있어서, 기판 상에 교대로 적층된 복수의 저항소자들 및 복수의 층간절연막들을 포함한 저항구조물; 및 상기 복수의 저항소자들 중 적어도 하나에 연결된 금속 배선을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 기판 상에 복수의 저항소자들을 적층시킴으로써 칩 내에서 저항소자가 차지하는 면적을 감소시킬 수 있다. 또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자에 복수의 저항소자들을 적층시킨 저항구조물을 형성함으로써 셀 영역과 주변회로 영역 간의 단차에 따른 문제점을 해결할 수 있다. 특히, 3차원 구조의 비휘발성 메모리 소자 제조시 슬리밍 공정을 진행한 후에 슬릿 형성 공정을 진행하고, 이어서, 셀 영역에 한해 선택 게이트를 형성하므로, 별도의 마스크 공정 추가 없이 저항구조물을 형성할 수 있다.
도 1a는 종래기술에 따른 비휘발성 메모리 소자의 레이아웃도로서, 특히, 폴리레지스터가 형성된 영역의 레이아웃도이다.
도 1b는 종래기술에 따른 비휘발성 메모리 소자의 단면도이다.
도 2a 내지 도 2f는 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정사시도이다.
도 3a는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 레이아웃도이다.
도 3b는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 4a 내지 도 9b는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정사시도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3a는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 레이아웃도로서, 특히, 복수의 저항소자들이 적층된 저항구조물이 형성된 영역의 레이아웃도이다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 기판(30) 상에 적층된 복수의 저항소자들(32)을 포함하는 저항구조물(RS1~RSN)을 구비한다. 저항구조물은 라인 형태를 가지며, 각 층의 저항소자들(32)이 각각 노출되도록 양 끝단이 계단형으로 패터닝된다. 또한, 각 층의 저항소자들(32)은 콘택플러그(33)에 연결된다.
도 3b는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도로서, 도 3a의 B-B' 단면을 나타낸다.
도시된 바와 같이, 기판(30) 상에 복수의 도전막들(32) 및 복수의 층간절연막들(31)을 교대로 형성한 후, 복수의 도전막들(32)의 표면이 각각 노출되도록 복수의 도전막들(32) 및 복수의 층간절연막들(31)의 가장자리를 계단형으로 패터닝한다. 이어서, 계단형으로 패터닝된 복수의 도전막들(32) 및 복수의 층간절연막들(31)을 식각하여 복수의 슬릿을 형성함으로써, 기판(30) 상에 적층된 복수의 저항소자들을 포함하는 복수의 저항구조물들(RS1~RSN)을 형성한다. 이어서, 복수의 저항소자들에 각각 연결된 복수의 콘택플러그들(33)을 형성한 후, 복수의 저항소자들 중 적어도 하나에 연결된 금속배선(34)을 형성한다.
전술한 바와 같은 본 발명에 따르면, 계단형으로 패터닝된 저항구조물(RS1~RSN)의 양 끝단에 연결된 콘택 플러그(33)를 통해 금속 배선(34)이 연결되며, 금속 배선(34)의 연결 형태에 따라 원하는 저항값을 구현한다. 본 도면에서는 입력 단자로 사용되는 금속 배선을 도면 부호 "34_IN"으로 나타내고, 출력 단자로 사용되는 금속 배선을 도면 부호 "34_OUT"으로 나타내었으며, 이러한 경우, 하나의 저항구조물(RS1~RSN)에 포함된 복수의 저항소자들이 모두 연결되게 된다.
도 4a 내지 도 9b는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정사시도이다. 각 번호의 a 도는 셀 영역을 나타내며, 각 번호의 b 도는 저항소자가 형성되는 주변회로 영역을 나타낸다.
도 4a 및 도 4b에 도시된 바와 같이, 셀 영역 및 주변회로 영역이 정의된 기판(40)을 제공한 후, 메모리 셀을 형성하기에 앞서 요구되는 반도체 공정, 예를 들어, 웰(well) 형성, 문턱 전압(Vt) 조절 및 소자분리막 형성 공정 등을 진행한다.
이어서, 셀 영역 및 주변회로 영역의 기판(40) 상에 제1 층간절연막(41) 및 제1 도전막(42)을 차례로 형성한다. 여기서, 제1도전막(42)은 파이프 게이트를 형성하기 위한 것으로서, 폴리실리콘막으로 형성될 수 있다.
이어서, 제1 도전막(42)을 식각하여 파이프 채널 형성을 위한 제1 트렌치를 형성한 후, 제1 트렌치 내에 희생막(43)을 매립한다. 여기서, 희생막(43)은 질화막으로 형성될 수 있다.
도 5a 및 도 5b에 도시된 바와 같이, 희생막(43)이 매립된 결과물 상에 복수의 제2 층간절연막들(44) 및 복수의 제2 도전막들(45)을 교대로 형성한다. 여기서, 복수의 제2 층간절연막들(44) 및 복수의 제2 도전막들(45)은 셀 영역 및 주변회로 영역에 동일하게 형성된다. 제2 도전막들(45)은 셀 영역의 워드라인 및 주변회로 영역의 저항소자를 형성하기 위한 것으로, 폴리실리콘막으로 형성될 수 있다.
이어서, 셀 영역에 형성된 복수의 제2 층간절연막들(44) 및 복수의 제2 도전막들(45)을 식각하여 제1 트렌치와 연결된 한 쌍의 제2 트렌치들을 형성한 후, 제1 트렌치 내에 매립된 희생막(43)을 제거한다. 이로써, U자형의 채널용 트렌치(T)가 형성된다. 여기서, 한 쌍의 제2 트렌치들을 형성하는 공정은 셀 영역에 한해 수행된다.
이어서, 제1 트렌치 및 한 쌍의 제2 트렌치들의 내면에 전하차단막, 메모리막 및 터널절연막(46)을 차례로 형성한다. 여기서, 터널절연막은 전하의 터널링(tunneling)에 따른 에너지 장벽막으로서 제공되며, 산화막으로 형성될 수 있다. 메모리막은 데이터 저장소로서 제공되며, 일반적으로 전하를 저장하는 플로팅 게이트 또는 전하를 트랩하는 전하트랩막으로 형성될 수 있다. 또한, 전하차단막은 메모리막에 저장 또는 트랩된 전하가 워드라인으로 이동되는 것을 방지하기 위한 것으로, 산화막, 질화막 및 산화막으로 이루어진 ONO막으로 형성되거나, 고유전상수(high-k)를 갖는 물질막으로 형성될 수 있다.
이어서, 전하차단막, 메모리막 및 터널절연막(46) 상에 채널막(CH)을 형성한다. 여기서, 한 쌍의 제2 트렌치 내에 형성된 채널막(CH)은 복수의 워드라인을 관통하며 기판(40)으로부터 돌출된 제1 채널을 형성한다. 또한, 제1 트렌치 내에 형성된 채널막(CH)은 파이프 게이트 내에 매립되어 이웃한 한 쌍의 제1 채널을 연결시키는 제2 채널을 형성한다.
본 도면에서는 제1 트렌치 및 제2 트렌치들을 매립하도록 채널막(CH)을 형성하는 경우에 대해 도시하였으나, 중심 영역이 오픈되도록 채널막(CH)을 형성한 후에 오픈된 중심 영역에 절연막을 매립하는 것 또한 가능하다.
이로써, 셀 영역에는 기판 상에 적층된 복수의 메모리 셀들이 형성되며, 주변회로 영역에는 기판 상에 적층된 복수의 저항소자들이 형성된다.
도 6a 및 도 6b에 도시된 바와 같이, 복수의 제2 도전막들(45) 및 제1 도전막(42)의 표면이 각각 노출되도록 복수의 제2 층간절연막들(44), 복수의 제2 도전막들(45) 및 제1 도전막(42)의 가장자리를 계단형으로 패터닝한다. 이는 셀 영역에 형성된 복수의 워드라인들 및 주변회로 영역에 형성된 복수의 저항소자들의 콘택 영역을 확보하기 위한 것이다.
본 도면에서는 슬리밍 공정에서 식각된 제2 층간절연막을 도면 부호 "44A"로 나타내고, 식각된 제2 도전막을 도면 부호 "45A"로 나타내고, 식각된 제1 도전막을 도면 부호 "42A"로 나타내었다. 여기서, 슬리밍 공정은 셀 영역 및 주변회로 영역에서 동시에 진행된다.
도 7a 및 도 7b에 도시된 바와 같이, 복수의 제2 층간절연막들(44A), 복수의 제2 도전막들(45A) 및 제1 도전막(42A)을 식각하여 복수의 슬릿을 형성한다. 이를 통해, 셀 영역에 형성된 복수의 메모리 블록(MB)이 각각 분리되며, 주변회로 영역에는 기판(40) 상에 적층된 복수의 저항소자들을 포함하는 복수의 저항구조물들(RS)이 형성된다.
이로써, 메모리 블록(MB)과 동일한 적층 구조를 가지며, 양 끝단이 계단형으로 패터닝된 라인 형태의 복수의 저항구조물들(RS)이 형성된다. 이와 같은 구조에 따르면, 좁은 면적에 복수개의 저항 소자를 적층하여 형성할 수 있으므로 저항소자가 형성되는 면적을 감소시킬 수 있다. 뿐만 아니라, 셀 영역과 주변회로영역 간에 단차가 없으므로, 제조 공정의 난이도가 낮아지고 소자의 불량률을 감소시킬 수 있다.
본 도면에서는 복수의 슬릿들을 형성하는 과정에서 식각된 제2 층간절연막을 도면 부호 "44B"로 나타내고, 식각된 제2 도전막을 도면 부호 "45B"로 나타내고, 식각된 제1 도전막을 도면 부호 "42B"로 나타내었다.
한편, 도 7c는 복수의 저항구조물들(RS1~RSN)이 형성된 중간 결과물의 평면도를 나타내는 것으로, 복수의 슬릿을 형성하기 이전의 형상을 점선으로 도시하였다. 도시된 바와 같이, 저항구조물(RS1~RSN)은 양 끝단이 계단형으로 패터닝된 라인 형태를 가진다. 따라서, 복수의 슬릿 형성시, 복수의 저항구조물들(RS1~RSN)의 상부 영역(①) 및 하부 영역(②)에 잔류하는 복수의 제2 층간절연막(44A), 복수의 제2 도전막(45A) 및 제1 도전막(42A)을 함께 제거하는 것이 바람직하다.
도 8a 및 도 8b에 도시된 바와 같이, 셀 영역에 형성된 복수의 메모리 블록(MB) 상에 제3 도전막(48) 및 제3 층간절연막(47)을 형성한다. 여기서, 제3 도전막(48)은 선택 라인을 형성하기 위한 것으로, 폴리실리콘막으로 형성될 수 있다. 이어서, 제3 도전막(48) 및 제3 층간절연막(47)을 식각하여 메모리 셀의 채널(CH)을 노출시키는 채널용 트렌치를 형성한다.
이어서, 채널용 트렌치 내벽에 게이트 절연막(49)을 형성한 후, 게이트 절연막(49) 상에 채널막(CH)을 형성한다. 이로써, 셀 영역에 한해 선택 게이트가 형성되며, 주변회로 영역에는 선택 게이트가 형성되지 않는다. 따라서, 주변회로 영역에 형성된 선택 게이트를 제거하기 위한 공정을 수행할 필요가 없다.
도 9a 및 도 9b에 도시된 바와 같이, 셀 영역에 한해 선택 게이트가 형성된 결과물의 전체 구조 상에 제4 층간절연막(미도시됨)을 형성한 후, 제4 층간절연막을 식각하여 복수의 제2 도전막(45B)들을 각각 노출시키는 복수의 콘택홀들을 형성한다.
이어서, 복수의 콘택홀들 내에 도전막을 매립한다. 이로써, 복수의 워드라인들에 각각 연결된 복수의 콘택플러그들(C1) 및 복수의 저항소자들에 각각 연결된 복수의 콘택플러그들(C2)이 형성된다.
이어서, 콘택플러그(C1,C2)와 연결된 복수의 금속배선들(M1,M2)을 형성한다. 예를 들어, 셀 영역에는 복수의 워드라인들을 각각 제어하도록 복수의 콘택플러그들(C1)에 각각 연결된 복수의 금속배선들(M1)을 형성한다. 또한, 주변회로 영역에는 원하는 저항값을 구현하도록 적어도 하나의 콘택플러그(C2)와 연결된 복수의 금속 배선(M2)을 형성한다. 본 도면에서는 저항소자와 연결된 금속배선들(M2) 중 입력 단자로 사용되는 금속 배선을 도면 부호 "M2_IN"으로 나타내고, 출력 단자로 사용되는 금속 배선을 도면 부호 "M2_OUT"으로 나타내었으며, 이러한 경우, 하나의 저항구조물(RS)에 포함된 복수의 저항소자들이 모두 연결되게 된다.
한편, 본 실시예에서는 설명하지 않았으나, 제1 도전막 및 제2 도전막을 실리사이드화하기 위한 실리사이드화 공정을 추가로 수행할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 소자분리막
12: 산화막 13: 제1 폴리실리콘막
14: ONO막 15: 캡핑 폴리막
16: 제2 폴리실리콘막 17: 코발트 실리사이드막
18: 절연막 19: 콘택플러그
RS: 저항구조물
20: 기판 21: 제1 층간절연막
22: 파이프 게이트 23: 질화막
24: 제2 층간절연막 25: 워드라인
26: 전하차단막, 메모리막 및 터널절연막
27: 제3 층간절연막 28: 선택라인
29: 게이트 절연막 C: 콘택플러그
M: 금속배선
30: 기판 31: 제1 층간절연막
32: 제1 도전막 33: 콘택플러그
34: 금속배선
40: 기판 41: 제1 층간절연막
42: 제1 도전막 43: 희생막
44: 제2 층간절연막 45: 제2 도전막
46: 전하차단막, 메모리막 및 터널절연막
47: 제3 층간절연막 48: 제3 도전막
C1, C2: 콘택플러그 M1, M2: 금속배선

Claims (20)

  1. 제1 영역 및 제2 영역이 정의된 기판 상에 복수의 제1도전막들 및 복수의 제1층간절연막들을 교대로 형성하는 단계;
    상기 복수의 제1도전막들의 표면이 각각 노출되도록 상기 복수의 제1도전막들 및 상기 복수의 제1층간절연막들의 가장자리를 계단형으로 패터닝하는 단계; 및
    상기 계단형으로 패터닝된 복수의 제1도전막들 및 복수의 제1층간절연막을 식각하여 복수의 슬릿을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  2. 제1항에 있어서,
    상기 제1 영역의 제1도전막은 워드라인으로 사용되고, 상기 제2 영역의 제1도전막은 저항소자로 사용되는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  3. 제1항에 있어서,
    상기 복수의 슬릿을 형성하는 단계는,
    상기 제1 영역에 형성된 복수의 제1도전막들 및 복수의 제1층간절연막들을 식각하여 상기 기판 상에 적층된 복수의 메모리 셀들을 포함하는 복수의 메모리 블록들을 형성하고,
    상기 제2 영역에 형성된 복수의 제1도전막들 및 복수의 제1층간절연막들을 식각하여, 상기 기판 상에 적층된 복수의 저항소자들을 포함하며 양 끝단이 계단형으로 패터닝된 라인 형태의 복수의 저항구조물들을 형성하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  4. 제3항에 있어서,
    상기 복수의 슬릿을 형성하는 단계는,
    상기 제2 영역의 상기 복수의 저항구조물들의 상,하부에 잔류하는 복수의 제1도전막들 및 복수의 제1층간절연막들을 함께 제거하는
    반도체 장치의 저항소자 제조 방법.
  5. 제1항에 있어서,
    상기 복수의 슬릿을 형성하는 단계 후에,
    상기 제1 영역에 형성된 복수의 메모리 셀들의 워드라인에 각각 연결되는 제1금속배선 및 상기 제2 영역에 형성된 복수의 저항소자들 중 적어도 하나에 연결되는 제2금속배선을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  6. 제1항에 있어서,
    상기 복수의 제1도전막들 및 상기 복수의 제1층간절연막들을 교대로 형성하는 단계 후에,
    상기 제1 영역에 형성된 상기 복수의 제1도전막들 및 상기 복수의 제1층간절연막들을 식각하여 제1 채널용 트렌치를 형성하는 단계;
    상기 제1 채널용 트렌치의 내벽에 전하차단막, 메모리막 및 터널절연막을 형성하는 단계; 및
    상기 터널절연막 상에 채널막을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  7. 제6항에 있어서,
    상기 복수의 제1도전막들 및 상기 복수의 제1층간절연막들을 교대로 형성하는 단계 이전에,
    상기 기판 상에 제2층간절연막을 형성하는 단계;
    상기 절연막 상에 제2도전막을 형성하는 단계; 및
    상기 제2도전막을 식각하여 제2 채널용 트렌치를 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  8. 제7항에 있어서,
    상기 전하차단막, 상기 메모리막 및 상기 터널절연막을 형성하는 단계는,
    상기 제1 채널용 트렌치 및 상기 제2 채널용 트렌치의 내면에 상기 전하차단막, 상기 메모리막 및 상기 터널절연막을 형성하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  9. 기판 상에 복수의 도전막들 및 복수의 층간절연막들을 교대로 형성하는 단계;
    상기 복수의 도전막들의 표면이 각각 노출되도록 상기 복수의 도전막들 및 상기 복수의 층간절연막들의 가장자리를 계단형으로 패터닝하는 단계; 및
    상기 계단형으로 패터닝된 복수의 도전막들 및 복수의 층간절연막들을 식각하여, 상기 기판 상에 적층된 복수의 저항소자들을 포함하는 복수의 저항구조물들을 형성하는 단계
    를 포함하는 반도체 장치의 저항소자 제조 방법.
  10. 제9항에 있어서,
    상기 복수의 저항구조물들을 형성하는 단계 후에,
    상기 복수의 저항소자들 중 적어도 하나에 연결된 금속 배선을 형성하는 단계
    를 더 포함하는 반도체 장치의 저항소자 제조 방법.
  11. 제9항에 있어서,
    상기 복수의 저항구조물들을 형성하는 단계는,
    상기 계단형으로 패터닝된 복수의 도전막들 및 복수의 층간절연막들을 식각하여 복수의 슬릿을 형성함으로써, 양 끝단이 계단형으로 패터닝된 라인 형태의 복수의 저항구조물들을 형성하는
    반도체 장치의 저항소자 제조 방법.
  12. 제11항에 있어서,
    상기 복수의 저항구조물들을 형성하는 단계는,
    상기 복수의 슬릿 형성시, 상기 복수의 저항구조물들의 상,하부에 잔류하는 복수의 도전막들 및 복수의 층간절연막들을 함께 제거하는
    반도체 장치의 저항소자 제조 방법.
  13. 제9항에 있어서,
    상기 반도체 장치는 상기 기판 상에 적층된 복수의 메모리 셀들을 포함하는 3차원 구조의 비휘발성 메모리 소자이고, 상기 복수의 저항구조물들은 상기 복수의 메모리 셀들 형성시 함께 형성되는
    반도체 장치의 저항소자 제조 방법.
  14. 기판 상에 교대로 적층된 복수의 저항소자들 및 복수의 층간절연막들을 포함한 저항구조물; 및
    상기 복수의 저항소자들 중 적어도 하나에 연결된 금속 배선
    을 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 저항소자는 폴리실리콘막인
    반도체 장치.
  16. 제14항에 있어서,
    상기 저항구조물은 라인 형태를 가지며, 상기 복수의 저항 소자들을 각각 노출시키도록 양 끝단이 계단형으로 패터닝된
    반도체 장치.
  17. 제16항에 있어서,
    상기 금속 배선은 상기 계단형으로 패터닝된 저항구조물의 끝단에서 상기 저항소자와 연결된
    반도체 장치.
  18. 제14항에 있어서,
    상기 반도체 장치는 기판 상에 적층된 복수의 메모리 셀들을 포함하는 3차원 구조의 비휘발성 메모리 소자인
    반도체 장치.
  19. 제18항에 있어서,
    상기 기판 상에 적층된 복수의 워드라인들;
    상기 복수의 워드라인들을 관통하면서 상기 기판으로부터 돌출된 제1채널; 및
    상기 채널을 둘러싼 터널절연막, 메모리막 및 전하차단막
    을 더 포함하는 반도체 장치.
  20. 제19항에 있어서,
    상기 기판 상에 형성된 파이프 게이트; 및
    상기 파이프 게이트 내에 매립되어 이웃한 제1채널들을 연결시키는 제2채널
    을 더 포함하는 반도체 장치.
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