CN104392964B - 双顶层选择栅极 3d nand闪存存储器及其形成方法 - Google Patents
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Abstract
本发明公开了一种DUSG 3D NAND闪存存储器及其形成方法，该方法包括：提供衬底；形成底层隔离层和底层选择管栅极层；交替形成多组存储管隔离层和存储管栅极层；形成顶层隔离层；形成多个顶层选择管下栅极条和多个顶层选择管下隔离条；形成夹间隔离层；形成多个顶层选择管上隔离条和多个顶层选择管上栅极条，其中，多个顶层选择管上隔离条与多个顶层选择管下栅极条分别对齐，多个顶层选择管上栅极条与上述多个顶层选择管下隔离条分别对齐；刻蚀形成多组垂直孔；在垂直孔的内表面上沉积形成电荷俘获复合层，然后填充形成柱状衬底；对各个栅极形成金属引线，形成位线和源线。本发明的方法形成的DUSG 3D NAND闪存存储器具有工艺简单、存储密度高等优点。
Description
技术领域
本发明属于存储器制造技术领域，具体涉及一种DUSG(double up select gate双顶层选择栅极)3D NAND存储器及其形成方法。
背景技术
BiCS(Bit Cost Scalable)结构是目前的研究非常广泛的三维闪存(3D flash)结构，它与平面结构的存储单元相比，存储密度有了一定程度提高，但随着用户要求的提高，该技术的存储密度提高程度仍然不够理想。
发明内容
本发明旨在至少解决现有技术中存在的存储密度提高程度仍然不够理想的技术问题。为此，本发明的一个目的在于提出一种存储密度更高的DUSG 3D NAND闪存存储器的形成方法。本发明的另一目的在于提出一种存储密度更高的DUSG 3D NAND闪存存储器。
为了实现上述目的，根据本发明一个方面的实施例的DUSG 3D NAND闪存存储器的形成方法，可以包括以下步骤：S1.提供衬底；S2.形成底层隔离层和底层选择管栅极层；
S3.交替形成多组存储管隔离层和存储管栅极层；S4.形成顶层隔离层，所述顶层隔离层的顶表面包括交错出现的多个第一条形区域和多个第二条形区域；S5.在所述多个第一条形区域之上形成多个顶层选择管下栅极条，以及在所述多个第二条形区域之上形成多个顶层选择管下隔离条；S6.在所述多个顶层选择管下栅极条与所述多个顶层选择管下隔离条之上形成夹间隔离层；S7.在所述夹间隔离层之上形成多个顶层选择管上隔离条和多个顶层选择管上栅极条，其中，所述多个顶层选择管上隔离条与所述多个顶层选择管下栅极条分别对齐，所述多个顶层选择管上栅极条与上述多个顶层选择管下隔离条分别对齐；S8.刻蚀形成多组垂直孔，所述多个垂直孔的底部与所述衬底接触，每组所述垂直孔穿经同一个所述顶层选择管上栅极条或者顶层选择管下栅极条；S9.在所述垂直孔的内表面上沉积形成电荷俘获复合层，然后填积多晶硅以形成柱状衬底；S10.对所述底层选择管栅极层、多层所述存储管栅极层、多个所述顶层选择管下栅极条以及多个所述顶层选择管上栅极条分别形成金 属引线，形成与多个所述柱状衬底顶部分别相连的多条位线，以及形成与所述衬底底部相连的源线。
根据本发明实施例的DUSG 3D NAND闪存存储器的形成方法，采用直接刻蚀深孔引出电极的方法(即刻蚀深孔，然后淀积隔离材料，再刻蚀到需要连接的栅极层，淀积金属材料实现导线引出，完成电学连接)，相比传统刻蚀台阶方法，简化了工艺。而且由于顶层选择管分为上下两层交错隔离分布，相比传统的仅有一层结构依靠刻蚀隔离槽隔开的方案更加节省面积，能够提高存储密度。
为了实现上述目的，根据本发明二个方面的实施例的DUSG 3D NAND闪存存储器，可以包括：衬底；形成在所述衬底之上的底层隔离层和底层选择管栅极层；形成在所述底层选择管栅极层之上的、交替出现的多组存储管隔离层和存储管栅极层；形成在所述多组存储管隔离层和存储管栅极层之上的顶层隔离层，所述顶层隔离层的顶表面包括交错出现的多个第一条形区域和多个第二条形区域；形成在所述多个第一条形区域之上的多个顶层选择管下栅极条，以及形成在所述多个第二条形区域之上的多个顶层选择管下隔离条；形成在所述多个顶层选择管下栅极条与所述多个顶层选择管下隔离条之上的夹间隔离层；形成在所述夹间隔离层之上的多个顶层选择管上隔离条和多个顶层选择管上栅极条，其中，所述多个顶层选择管上隔离条与所述多个顶层选择管下栅极条分别对齐，所述多个顶层选择管上栅极条与所述多个顶层选择管下隔离条分别对齐；多组柱状结构，每组所述柱状结构穿经同一个所述顶层选择管上栅极条或者顶层选择管下栅极条，其中，所述柱状结构的底部与所述衬底接触，所述柱状结构在径向方向包括外侧的电荷俘获复合层和内侧的柱状衬底；多条金属引线，所述多条金属引线与所述底层选择管栅极层、多层所述存储管栅极层、多个所述顶层选择管下栅极条以及多个所述顶层选择管上栅极条分别相连；与多个所述柱状衬底顶部分别相连的多条位线；以及与所述衬底底部相连的源线。
根据本发明实施例的DUSG 3D NAND闪存存储器，采用直接刻蚀深孔引出电极，相比传统刻蚀台阶方法，结构更加简单。而且由于顶层选择管分为上下两层交错隔离分布，相比传统的仅有一层结构依靠刻蚀隔离槽隔开的方案更加节省面积，能够提高存储密度。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1至图13是本发明实施例的DUSG 3D NAND闪存存储器的形成方法的过程示意图。
图14是图10所示的DUSG 3D NAND闪存存储器的等效电路图。
图15是本发明实施例的DUSG 3D NAND闪存存储器的结构示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
本发明第一方面提出一种DUSG 3D NAND闪存存储器的形成方法，可以包括以下步骤：
S1.提供衬底。
可以提供P型硅材料的衬底101，其中掺杂元素为硼，掺杂浓度为1019cm-3。此时的器件侧视图如图1所示。
S2.形成底层隔离层和底层选择管栅极层。
在衬底101之上形成底层隔离层201，然后在底层隔离层201之上形成底层选择管栅极层202。此时的器件侧视图如图2所示。底层隔离层201的材料可以为二氧化硅。设置底层隔离层201的目的是为了实现电学隔离。底层选择管栅极层202的材料可以根据需要灵活选择，常见的有掺杂的多晶硅、金属钨、钛、钴中的一种或几种组成的合金材料。底层选择管栅极层202的厚度取决于工艺尺寸，例如45nm工艺则底层选择管栅极层202的厚度为90nm，可以视实际需求而定。设置底层选择管栅极层202目的是制作底层选择管的栅极。
S3.交替形成多组存储管隔离层和存储管栅极层。
交替沉积隔离材料和栅极材料，以交替形成多组(例如四组)存储管隔离层203和存储管栅极层204。此时的器件侧视图如图3所示。需要说明的是，四组仅是出于示例的方便而非本发明的限定。存储管隔离层203的材料可以为二氧化硅，其厚度根据实际工艺尺寸而定。设置存储管隔离层203的目的是为了实现电学隔离。存储管栅极层204的材料可以根据需要灵活选择，常见的有掺杂的多晶硅、金属钨、钛、钴中的一种或几种组成的合金材料。存储管栅极层204的厚度取决于工艺尺寸，可以视实际需求而定。设置存储管栅极层204目的是制作NAND与非型闪存的存储管的栅极。淀积的层数视实际工艺尺寸和需求而定，这里展示的是制作四组存储管隔离层203和存储管栅极层的效果。
需要说明的是，上文叙述的存储管是指具有存储信息能力的MOS场效应管，与选择管 的差别在于，选择管是不具有存储信息能力的MOS场效应管，选择管只具有控制功能，通过栅极控制源极和漏极之间的沟道的导通和截止。
S4.形成顶层隔离层。
继续形成顶层隔离层205。此时的器件侧视图如图4所示。顶层隔离层205的材料可以为二氧化硅。设置顶层隔离层205的目的是为了实现电学隔离。其中，顶层隔离层205的顶表面包括交错出现的多个第一条形区域和多个第二条形区域。
S5.形成多个顶层选择管下栅极条和多个顶层选择管下隔离条。
在多个第一条形区域之上形成多个顶层选择管下栅极条206a，以及在多个第二条形区域之上形成多个顶层选择管下隔离条206b。此时的器件侧视图如图5a所示，俯视图如图5b所示。顶层选择管下栅极条206a的材料可以根据需要灵活选择，常见的有掺杂的多晶硅、金属钨、钛、钴中的一种或几种组成的合金材料。顶层选择管下隔离条206b的材料可以为二氧化硅。
S6.在多个顶层选择管下栅极条与多个顶层选择管下隔离条之上形成夹间隔离层。
可以继续沉积二氧化硅以在在多个顶层选择管下栅极条206a与多个顶层选择管下隔离条206b之上形成夹间隔离层206c。此时的器件侧视图如图6所示。
S7.形成多个顶层选择管上隔离条和多个顶层选择管上栅极条。
可以在夹间隔离层206c之上形成多个顶层选择管上隔离条206d和多个顶层选择管上栅极条206e。其中，多个顶层选择管上隔离条206d与多个顶层选择管下栅极条206a分别对齐，多个顶层选择管上栅极条206e与多个顶层选择管下隔离条206b分别对齐。此时的器件侧视图如图7a所示，俯视图如图7b所示。顶层选择管上隔离条206d的材料可以为二氧化硅。顶层选择管上栅极条206e的材料可以根据需要灵活选择，常见的有掺杂的多晶硅、金属钨、钛、钴中的一种或几种组成的合金材料。
S8.刻蚀形成多组垂直孔。
具体地，可以通过等离子体干法刻蚀或激光刻蚀等工艺加工形成的多组垂直孔300。多组垂直孔300的底部与衬底101接触，每组垂直孔300穿经同一个顶层选择管上栅极条206e或者顶层选择管下栅极条206a。此时的器件的侧视图如图8a所示，俯视图如图8b所示。垂直孔300的直径约为0.5μm，可以根据实际需要调节。
S9.在垂直孔的内表面上沉积形成电荷俘获复合层，然后填积多晶硅以形成柱状衬底。
具体地，可以在垂直孔300的内表面依次沉积形成二氧化硅材料的隧穿氧化层301、氮化硅材料的电荷陷阱层302和二氧化硅材料的阻挡氧化层303，以形成ONO(二氧化硅-氮化硅-二氧化硅)结构的电荷俘获复合层。例如，采用0.13um工艺尺寸下的尺寸，设工艺尺寸为lg，则隧穿氧化层301、电荷陷阱层302和阻挡氧化层303典型厚度依次为0.69lg、0.54lg、0.35lg。最终形成的每个存储单元实际上使用的是SONOS(多晶硅-二氧化硅-氮化硅-二氧化硅-硅)存储机理。最后淀积多晶硅把孔内空隙填满以形成柱状衬底304，然后磨掉顶部多余的部分进行平坦化。此时的器件的侧视图如图9a所示，俯视图如图9b所示。
S10.对底层选择管栅极层、多层存储管栅极层、多个顶层选择管下栅极条以及多个顶层选择管上栅极条分别形成金属引线，形成与多个柱状衬底顶部分别相连的多条位线，以及形成与衬底底部相连的源线。。
完成步骤S10后的器件的立体示意图如图10所示。图10对应的俯视图如图11a所示，图11b、图11c、图11d分别为图11a中A-A、B-B、C-C三处的剖面示意图。图10对应的右视图如图12所示。图10对应的前视图如图13所示。从图10至图11所示，对于底层选择管栅极层202、多层存储管栅极层204、多个顶层选择管下栅极条206a可以通过“刻蚀通向底层选择管栅极层和各层存储管栅极层的深孔，孔内淀积二氧化硅作为绝缘材料，再刻蚀孔再淀积导电性良好的金属(例如铝)”来形成金属引线401。对于多个顶层选择管上栅极条206e可以直接在其顶部形成金属引线401。此外，还形成与多个柱状衬底304顶部分别相连的多条位线402，以及形成与衬底101底部相连的源线(图中未示出)。需要说明的是，多条金属引线401均与栅极材料层相连，实际上作为栅极电极使用。
在上述实施例制得的DUSG 3D NAND闪存存储器的等效电路图如图14所示。在图14的竖直方向上，每一列为一nand flash串，工作原理跟传统平面结构的nand flash串相同。整个3D NAND结构中，底层选择管栅极都相连，顶层选择管栅极是分离的。
综上所述，本发明的DUSG 3D NAND闪存存储器的形成方法，采用直接刻蚀深孔引出电极的方法(即刻蚀深孔，然后淀积隔离材料，再刻蚀到需要连接的栅极层，淀积金属材料实现导线引出，完成电学连接)，相比传统刻蚀台阶方法，简化了工艺。而且由于顶层选择管分为上下两层交错隔离分布，相比传统的仅有一层结构依靠刻蚀隔离槽隔开的方案更加节省面积，能够提高存储密度。
本发明第二方面还提出一种DUSG 3D NAND闪存存储器。如图15所示。该DUSG3DNAND闪存存储器可以包括：衬底101、底层隔离层201、底层选择管栅极层202、多组交替出现的存储管隔离层203和存储管栅极层204、顶层隔离层205，形成在顶层隔离层205之上的交错的多个顶层选择管下栅极条206a和多个顶层选择管下隔离条206b、夹间隔离层206c、形成在夹间隔离层206c之上的交错的多个顶层选择管上隔离条206d和多个顶层选择管上栅极条206e、多组柱状结构、多条金属引线401、多条位线402以及源线(图中未示出)。
其中，每组柱状结构穿经同一个顶层选择管上栅极条206e或者顶层选择管下栅极条206a。柱状结构的底部与衬底101接触。柱状结构在径向方向包括外侧的电荷俘获复合层和内侧的柱状衬底304。可选地，电荷俘获复合层沿径向方向由外至内依次可以包括：隧穿氧化层301、电荷陷阱层302和阻挡氧化层303。
其中多条栅极金属引线401与底层选择管栅极层202和多层存储管栅极层204、多个顶层选择管下栅极条206a以及多个顶层选择管上栅极条206e分别相连。
其中多条位线402与多个柱状衬底304的顶部分别相连，源线与衬底101的底部相连。
根据上文相关内容可知，本发明的DUSG 3D NAND闪存存储器，采用直接刻蚀深孔引出电极，相比传统刻蚀台阶方法，结构更加简单。而且由于顶层选择管分为上下两层交错隔离分布，相比传统的仅有一层结构依靠刻蚀隔离槽隔开的方案更加节省面积，能够提高存储密度。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (4)
1.一种双顶层选择栅极3D NAND闪存存储器的形成方法，其特征在于，包括以下步骤：
S1.提供衬底；
S2.形成底层隔离层和底层选择管栅极层；
S3.交替形成多组存储管隔离层和存储管栅极层；
S4.形成顶层隔离层，所述顶层隔离层的顶表面包括交错出现的多个第一条形区域和多个第二条形区域；
S5.在所述多个第一条形区域之上形成多个顶层选择管下栅极条，以及在所述多个第二条形区域之上形成多个顶层选择管下隔离条；
S6.在所述多个顶层选择管下栅极条与所述多个顶层选择管下隔离条之上形成夹间隔离层；
S7.在所述夹间隔离层之上形成多个顶层选择管上隔离条和多个顶层选择管上栅极条，其中，所述多个顶层选择管上隔离条与所述多个顶层选择管下栅极条分别对齐，所述多个顶层选择管上栅极条与上述多个顶层选择管下隔离条分别对齐；
S8.刻蚀形成多组垂直孔，所述多个垂直孔的底部与所述衬底接触，每组所述垂直孔穿经同一个所述顶层选择管上栅极条或者顶层选择管下栅极条；
S9.在所述垂直孔的内表面上沉积形成电荷俘获复合层，然后填积多晶硅以形成柱状衬底；
S10.对所述底层选择管栅极层、多层所述存储管栅极层、多个所述顶层选择管下栅极条以及多个所述顶层选择管上栅极条分别形成金属引线，形成与多个所述柱状衬底顶部分别相连的多条位线，以及形成与所述衬底底部相连的源线。
2.根据权利要求1所述的双顶层选择栅极3D NAND闪存存储器的形成方法，其特征在于，所述沉积形成电荷俘获复合层包括：依次沉积形成隧穿氧化层、电荷陷阱层和阻挡氧化层。
3.一种双顶层选择栅极3D NAND闪存存储器，其特征在于，包括：
衬底；
形成在所述衬底之上的底层隔离层和底层选择管栅极层；
形成在所述底层选择管栅极层之上的、交替出现的多组存储管隔离层和存储管栅极层；
形成在所述多组存储管隔离层和存储管栅极层之上的顶层隔离层，所述顶层隔离层的顶表面包括交错出现的多个第一条形区域和多个第二条形区域；
形成在所述多个第一条形区域之上的多个顶层选择管下栅极条，以及形成在所述多个第二条形区域之上的多个顶层选择管下隔离条；
形成在所述多个顶层选择管下栅极条与所述多个顶层选择管下隔离条之上的夹间隔离层；
形成在所述夹间隔离层之上的多个顶层选择管上隔离条和多个顶层选择管上栅极条，其中，所述多个顶层选择管上隔离条与所述多个顶层选择管下栅极条分别对齐，所述多个顶层选择管上栅极条与所述多个顶层选择管下隔离条分别对齐；
多组柱状结构，每组所述柱状结构穿经同一个所述顶层选择管上栅极条或者顶层选择管下栅极条，其中，所述柱状结构的底部与所述衬底接触，所述柱状结构在径向方向包括外侧的电荷俘获复合层和内侧的柱状衬底；
多条金属引线，所述多条金属引线与所述底层选择管栅极层、多层所述存储管栅极层、多个所述顶层选择管下栅极条以及多个所述顶层选择管上栅极条分别相连；
与多个所述柱状衬底顶部分别相连的多条位线；以及
与所述衬底底部相连的源线。
4.根据权利要求3所述的双顶层选择栅极3D NAND闪存存储器，其特征在于，所述电荷俘获复合层沿径向方向由外至内依次包括：隧穿氧化层、电荷陷阱层和阻挡氧化层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| CB03 | Change of inventor or designer information |
Inventor after: Deng Ning Inventor after: Wu Huaqiang Inventor after: Feng Wei Inventor after: Qian He Inventor after: Shu Qingming Inventor after: Zhu Yiming Inventor before: Deng Ning Inventor before: Wu Huaqiang Inventor before: Feng Wei Inventor before: Qian He |
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| COR | Change of bibliographic data | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20160317 Address after: 100084 Haidian District 100084-82 mailbox Beijing Applicant after: TSINGHUA University Applicant after: GIGADEVICE SEMICONDUCTOR(BEIJING) Inc. Address before: 100084 Haidian District 100084-82 mailbox Beijing Applicant before: Tsinghua University |
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| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 100084-82 box 100084, Beijing, Haidian District Patentee after: TSINGHUA University Patentee after: Zhaoyi Innovation Technology Group Co.,Ltd. Address before: 100084-82 box 100084, Beijing, Haidian District Patentee before: TSINGHUA University Patentee before: GIGADEVICE SEMICONDUCTOR(BEIJING) Inc. |
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| CP01 | Change in the name or title of a patent holder |