CN110277395A - 存储装置 - Google Patents

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Abstract

实施方式提供一种能够防止单元电流降低的存储装置。实施方式的存储装置具备导电层、多个第1电极层、第1半导体层、第1绝缘膜、第2电极层、及半导体基底。多个第1电极层积层在导电层的上方。第1半导体层沿着从导电层朝向多个第1电极层的第1方向贯通多个第1电极。第1绝缘膜以包围第1半导体层的方式，设置在多个第1电极层与第1半导体层之间，且包含沿着从第1半导体层朝向多个第1电极层中的1个第1电极层的第2方向依序设置的第1膜、第2膜及第3膜。第2电极层设置在多个第1电极层中最靠近导电层的第1电极层与导电层之间。半导体基底在导电层与第1半导体层之间连接在第1半导体层，且沿第1方向贯通第2电极层。与第1半导体层相接的半导体基底的表面和第2膜之间的第1方向上的间隔大于第2方向上的第3膜的膜厚。第1半导体层由第1绝缘膜包围的部分中的外周的第2方向上的最小宽度与第1半导体层贯通最靠近的第1电极的部分的外周的所述第2方向的第1宽度大致相同。第1半导体层位于半导体基底与第1绝缘膜之间的水平面的外周的第2方向上的第2宽度与第1宽度大致相同，或者大于第1宽度，且小于将第1半导体层贯通最靠近的第1电极的部分覆盖的第1绝缘膜的第2方向上的外周的第3宽度。

Description

存储装置
相关申请
本申请享有以日本专利申请2018-45703号(申请日：2018年3月13日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种存储装置。
背景技术
正在推进开发包含三维配置而成的存储单元的存储装置。例如，NAND(NOT AND，与非)型非易失性存储装置包含多个电极层、及贯通这些电极层的柱状半导体层，且在半导体层与各电极层之间设置着存储单元。在此种构造的存储装置中，能够通过增加电极层数量来增大存储容量。然而，当电极层增加时，存在导致流经贯通这些电极层的半导体层的单元电流降低的情况。
发明内容
实施方式提供一种能够防止单元电流降低的存储装置。
实施方式的存储装置具备导电层、多个第1电极层、第1半导体层、第1绝缘膜、第2电极层、及半导体基底。多个第1电极层是积层在导电层的上方。第1半导体层沿着从导电层朝向多个第1电极层的第1方向贯通多个第1电极。第1绝缘膜以包围第1半导体层的方式设置在多个第1电极层与第1半导体层之间，且包含沿着从第1半导体层朝向多个第1电极层中的1个第1电极层的第2方向依序设置的第1膜、第2膜及第3膜。第2电极层是设置在多个第1电极层中最靠近导电层的第1电极层与导电层之间。半导体基底在导电层与第1半导体层之间连接在第1半导体层，并沿第1方向贯通第2电极层。与第1半导体层相接的半导体基底的表面和第2膜之间的第1方向上的间隔大于第2方向上的第3膜的膜厚。第1半导体层的被第1绝缘膜包围的部分的外周在第2方向上的最小宽度与第1半导体层的将最靠近的第1电极贯通的部分的外周的所述第2方向的第1宽度大致相同。第1半导体层位于半导体基底与第1绝缘膜之间的水平面的外周的第2方向上的第2宽度与第1宽度大致相同或者大于第1宽度，且小于将第1半导体层的贯通最靠近的第1电极的部分覆盖的第1绝缘膜的第2方向上的外周的第3宽度。
附图说明
图1是示意性地表示第1实施方式的存储装置的立体图。
图2(a)及(b)是表示第1实施方式的存储装置的示意剖视图。
图3是示意性地表示第1实施方式的存储装置的局部剖视图。
图4(a)～(c)、图5(a)～(c)、图6(a)及(b)、图7(a)及(b)、图8(a)及(b)、图9(a)及(b)、图10(a)及(b)、图11(a)及(b)、图12(a)及(b)、图13(a)及(b)、图14(a)及(b)是表示第1实施方式的存储装置的制造过程的示意剖视图。
图15是表示第1实施方式的变化例的存储装置的示意剖视图。
图16是表示第1实施方式的变化例的存储装置的示意剖视图。
图17是表示第1实施方式的变化例的存储装置的示意剖视图。
图18(a)及(b)、图19(a)及(b)、图20(a)及(b)、图21(a)及(b)、图22(a)及(b)、图23(a)及(b)、图24(a)及(b)、图25(a)及(b)、图26(a)及(b)是表示第2实施方式的存储装置的制造过程的示意剖视图。
图27是表示第3实施方式的存储装置的示意剖视图。
图28(a)及(b)、图29(a)及(b)、图30(a)及(b)、图31(a)及(b)、图32(a)及(b)是表示第3实施方式的存储装置的制造过程的示意剖视图。
具体实施方式
以下，一面参照附图，一面对实施方式进行说明。对附图中的相同部分标注相同编号，适当省略其详细说明，而对不同部分进行说明。此外，附图是示意图或概念图，各部分的厚度与宽度的关系、部分间的大小的比率等不限于与实物相同。另外，即便在表示相同部分的情况下，也存在因附图而相互的尺寸或比率不同地表示的情况。
进而，使用各图中所示的X轴、Y轴及Z轴，对各部分的配置及构成进行说明。X轴、Y轴、Z轴是相互正交，分别表示X方向、Y方向、Z方向。另外，存在将Z方向作为上方，将其相反方向作为下方进行说明的情况。
[第1实施方式]
图1是示意性地表示第1实施方式的存储装置1的立体图。存储装置1例如是NAND型闪速存储器装置，包含三维配置而成的存储单元。此外，在图1中，省略了将相邻的构成要素间电绝缘的绝缘膜。
如图1所示，存储装置1包含导电层(以下称为源极层SL)、选择栅极SGS、字线WL1、字线WL2、及选择栅极SGD。选择栅极SGS、字线WL1、WL2及选择栅极SGD是积层在源极层SL之上。源极层SL、选择栅极SGS、字线WL1、WL2及选择栅极SGD通过未图示的层间绝缘膜相互电绝缘。另外，字线WL1及WL2的积层数并不限定于图1所示的例子。
存储装置1包含存储单元区域MCR及引出区域HUR。在存储单元区域MCR设置着多个柱状体PB。柱状体PB分别包含柱状部PB1、PB2及连接部JP。进而，在柱状体PB与源极层SL之间设置着半导体基底SB。
柱状部PB1贯通字线WL1沿Z方向延伸。柱状部PB2贯通字线WL2及选择栅极SGD沿Z方向延伸。连接部JP将柱状部PB1与柱状部PB2连接。柱状部PB1连接在半导体基底SB。
半导体基底SB贯通选择栅极SGS沿Z方向延伸。柱状体PB经由半导体基底SB连接在源极层SL。另外，柱状体PB经由连接插塞VB连接在位线BL。
引出区域HUR包含选择栅极SGS、字线WL1、WL2及选择栅极SGD各自的端部。如图1所示，字线WL2及选择栅极SGD的端部设置成阶梯状，且在各自的端部连接着接触插塞CC。接触插塞CC经由连接插塞VC将字线WL2与栅极布线GL之间、及选择栅极SGD与栅极布线GL之间电连接。进而，选择栅极SGS、字线WL1各自的端部也在未图示的部分设置成阶梯状，并经由接触插塞CC、连接插塞VC电连接在栅极布线GL。
引出区域HUR还包含柱状支撑体SP。柱状支撑体SP设置在接触插塞CC的附近，将字线WL1、WL2及选择栅极SGD中的至少1个贯通沿Z方向延伸。柱状支撑体SP包含贯通字线WL1的下部、贯通字线WL2及选择栅极SGD的上部、及将它们之间连接的连接部JP。
图2(a)及(b)是表示第1实施方式的存储装置1的示意剖视图。图2(a)是柱状体PB的示意剖视图，图2(b)是柱状支撑体SP的示意剖视图。
如图2(a)所示，存储装置1包含层间绝缘膜13、15、23、25及30。层间绝缘膜13设置在源极层SL与选择栅极SGS之间。层间绝缘膜15设置在Z方向上相邻的字线WL1之间、选择栅极SGS与字线WL1之间。层间绝缘膜23设置在字线WL1与字线WL2之间，连接部JP位于层间绝缘膜23中。
层间绝缘膜25设置在Z方向上相邻的字线WL2之间。进而，层间绝缘膜25设置在字线WL2与层间绝缘膜30之间。层间绝缘膜30覆盖柱状体PB的上端。
柱状体PB包含存储器膜MF、半导体层SF及绝缘性磁芯CA。绝缘性磁芯在柱状体PB的内部沿Z方向延伸。半导体层SF包围绝缘性磁芯CA，沿Z方向延伸。存储器膜MF位于半导体层SF与字线WL之间，沿着半导体层SF沿Z方向延伸。另外，存储器膜MF位于半导体层SF与选择栅极SGD之间。以下，将字线WL1与字线WL2统称地进行说明时表述为字线WL。
半导体层SF在其下端连接在半导体基底SB。半导体基底SB在其下端连接在源极层SL，将半导体层SF与源极层SL电连接。在半导体基底SB与选择栅极SGS之间设置着绝缘膜31。另外，在半导体基底SB与存储器膜MF之间设置着绝缘膜33。
半导体层SF在其上端连接在连接插塞VB。连接插塞VB设置在层间绝缘膜30中，将设置在层间绝缘膜30之上的位线BL与半导体层SF电连接。
存储装置1包含选择晶体管STS、存储单元MC、及选择晶体管STD。选择晶体管STD设置在半导体层SF与选择栅极SGD交叉的部分。存储单元MC设置在半导体层SF与字线WL交叉的部分。选择晶体管STD包含存储器膜MF的一部分作为栅极绝缘膜。另外，存储单元MC包含存储器膜MF的一部分作为电荷保存部。
选择晶体管STS设置在半导体基底SB将选择栅极SGS贯通的部分。设置在半导体基底SB与选择栅极SGS之间的绝缘膜31作为选择晶体管STS的栅极绝缘膜发挥功能。
如图2(b)所示，柱状支撑体SP包含存储器膜MFS、半导体层SFS及绝缘性磁芯CAS。柱状支撑体SP经由与柱状体PB相同的过程而形成，且具有类似的构造。存储器膜MFS的材料与柱状体PB的存储器膜MF的材料相同。半导体层SFS的材料与柱状体PB的半导体层SF的材料相同。绝缘性磁芯CAS的材料与柱状体PB的绝缘性磁芯CA的材料相同。
柱状支撑体SP是以将引出区域HUR中形成为阶梯状的字线WL及选择栅极SGD的端部贯通的方式形成。因此，与柱状支撑体SP交叉的字线WL及选择栅极SGD的数量因设置柱状支撑体SP的位置而不同。也就是说，柱状支撑体SP是以从最下层的字线WL开始计数，至少贯通1条字线WL的方式设置。
柱状支撑体SP的上部是以将填入形成为阶梯状的字线WL的端部的绝缘膜29贯通的方式形成。另外，柱状支撑体SP的上端由设置在绝缘膜29之上的层间绝缘膜30覆盖，从而与上层布线(未图示)电绝缘。
图3是示意性地表示第1实施方式的存储装置1的局部剖视图。图3是表示柱状体PB的下部构造的示意剖视图。
如图3所示，存储器膜MF包含穿隧绝缘膜TN、电荷捕获膜CT、及阻挡绝缘膜BLK。电荷捕获膜CT设置在穿隧绝缘膜TN与阻挡绝缘膜BLK之间。穿隧绝缘膜TN与半导体层SF相接，阻挡绝缘膜BLK与字线WL1及层间绝缘膜15相接。
穿隧绝缘膜TN例如为氧化硅膜，电荷捕获膜CT例如为氮化硅膜。阻挡绝缘膜BLK例如为氧化硅膜。另外，阻挡绝缘膜BLK也可以包含绝缘性金属氧化物、例如氧化铝等。
实施方式并不限定于该例，例如也可以为浮动栅极构造的存储单元MC。例如，存储器膜MF也可以在位于字线WL与半导体层SF之间的部分包含导电性膜而代替电荷捕获膜CT。导电性膜位于穿隧绝缘膜TN与阻挡绝缘膜BLK之间，且在Z方向上相互隔开配置。
半导体层SF具有与最下层的字线WLB1交叉的位置上的外周的X方向的宽度WS1、存储器膜MF的下端位置上的外周的X方向的宽度WS2、及由绝缘膜33包围的外周的X方向的宽度WS3。此外，在半导体层SF的水平剖面为大致圆形的情况下，WS1、WS2及WS3是各个位置上的半导体层SF的外径。
此处，WS2是半导体层SF在X方向上的最小宽度，在本实施方式中，与WS1大致相同。另外，WS3与WS2大致相同或者大于WS2。
进而，因半导体基底SB之上设置着绝缘膜33，所以半导体层SF与半导体基底SB相接的面、也就是半导体基底SB的上表面与电荷捕获膜CT的下端之间的间隔T1大于阻挡绝缘膜BLK的膜厚TBLK。另外，存储器膜MF具有与字线WLB1相接的位置上的外周的X方向的宽度WPB，且WS3小于WPB。
接着，参照图4(a)～图14(b)，对第1实施方式的存储装置1的制造方法进行说明。图4(a)～图14(b)是表示存储装置1的制造过程的示意剖视图。图4(a)～图14(b)表示半导体基底SB及柱状体PB的制造过程，但在本实施方式中，应注意也同时形成柱状支撑体SP。
如图4(a)所示，在将层间绝缘膜13、15、21及牺牲膜17积层在源极层SL之上后，形成存储孔MH1。另外，在成为引出区域HUR的部分(未图示)，牺牲膜17的端部形成为阶梯状。
牺牲膜17设置在层间绝缘膜13与层间绝缘膜15B之间、Z方向上相邻的层间绝缘膜15之间、层间绝缘膜15T与层间绝缘膜21之间。此处，层间绝缘膜15B是多个层间绝缘膜15中位于最下方的层间绝缘膜15。另外，层间绝缘膜15T是多个层间绝缘膜15中位于最上方的层间绝缘膜15。
存储孔MH1具有从层间绝缘膜21的上表面到达源极层SL的深度。存储孔MH1例如是通过使用各向异性RIE(Reactive Ion Etching，反应式离子刻蚀)将层间绝缘膜13、15、21及牺牲膜17选择性地去除而形成。
源极层SL例如是隔着层间绝缘膜(未图示)设置在硅衬底的一部分、或者硅衬底(未图示)之上的多晶硅层。层间绝缘膜13、15及21例如为氧化硅膜。牺牲膜17例如为氮化硅膜。
如图4(b)所示，在存储孔MH1的底部形成半导体基底SB。半导体基底SB例如是在存储孔MH1的底面上所露出的源极层SL之上外延生长而成的硅。
半导体基底SB是以其上表面SBT位于牺牲膜17A与牺牲膜17B之间的水平面的方式形成。此处，牺牲膜17B是多个牺牲膜17中最下层的牺牲膜17。牺牲膜17A是Z方向上与牺牲膜17B相邻的牺牲膜17。
如图4(c)所示，在半导体基底SB之上形成绝缘膜33。绝缘膜33例如为氧化硅膜，通过将半导体基底SB的一部分氧化而形成。绝缘膜33是以半导体基底SB的上表面SBT位于牺牲膜17A与牺牲膜17B之间的水平面的方式形成。此外，在将半导体基底SB氧化时，也存在于存储孔MH1的内壁露出的牺牲膜17的一部分也被氧化而形成例如薄氧化膜(未图示)的情况。
如图5(a)所示，形成填入存储孔MH1的内部的牺牲层35。牺牲层35例如是使用CVD(Chemical Vapor Deposition，化学气相沉积)沉积而成的非晶硅层。
如图5(b)所示，将牺牲层35进行刻蚀，在填入存储孔MH1的牺牲膜35之上形成空间ES。空间ES是以位于比牺牲膜17T更上方的水平面的方式形成。
如图5(c)所示，形成将空间ES横向扩展所得的连接部JP。连接部JP例如是通过使用各向同性的刻蚀方法，将层间绝缘膜21进行刻蚀而形成。
如图6(a)所示，形成填入连接部JP的牺牲层37。牺牲层37例如是使用CVD沉积而成的非晶硅层。
如图6(b)所示，将牺牲层37的一部分去除，使层间绝缘膜21的表面露出。例如，将牺牲层37进行回蚀或者使用CMP(Chemical Mechanical Polishing，化学机械研磨)将牺牲层37的一部分去除，使层间绝缘膜21及牺牲层37的表面平坦化。
如图7(a)所示，在层间绝缘膜21及牺牲层37之上交替地积层层间绝缘膜25与牺牲膜27。层间绝缘膜25例如为氧化硅膜，牺牲膜27例如为氮化硅膜。此处，如果层间绝缘膜21及层间绝缘膜25均为氧化硅膜，那么两者被一体化。在以下的图中，作为将层间绝缘膜21及25一体化而成的层间绝缘膜23进行说明。
如图7(b)所示，形成从层间绝缘膜25T的上表面连通至牺牲层37的存储孔MH2。存储孔MH2例如是通过使用各向异性RIE将层间绝缘膜25及牺牲膜27选择地去除而形成。层间绝缘膜25T是多个层间绝缘膜25中位于最上方的层间绝缘膜25。
如图8(a)所示，形成将存储孔MH1与存储孔MH2一体化而成的存储孔MH。存储孔MH是通过经由存储孔MH2将牺牲层35及37选择性地去除而形成。牺牲层35及37例如是使用湿式刻蚀而被去除。
此时，绝缘膜33保护半导体基底SB免受牺牲层35及37的刻蚀液伤害。由此，能够避免半导体基底SB被刻蚀，其上表面SBT(参照图4(c))的位置降低从而靠近选择栅极SGS(参照图2)。但是，应注意如果半导体基底SB的上表面位置相对于选择栅极SGS的容许度较大，那么能够省略绝缘膜33的形成。
在本实施方式中，通过将存储孔MH1与存储孔MH2连接，能够容易地形成从层间绝缘膜25T到达绝缘膜33的存储孔MH。例如，在存储孔MH的纵横比(深度/底面的直径)大的情况下，难以形成深度方向上具有均一直径的存储孔MH。在本实施方式中，通过将纵横比小的存储孔MH1及存储孔MH2连接，能够实现具有所需的高纵横比的存储孔MH。进而，通过在存储孔MH1与存储孔MH2之间设置具有扩大的直径的连接部JP，而容易将存储孔MH2相对于存储孔MH1对准。
如图8(b)所示，在存储孔MH的内面上形成存储器膜MF与半导体层SF1。存储器膜MF包含依序积层在存储孔MH的内面上的阻挡绝缘膜BLK、电荷捕获膜CT及穿隧绝缘膜TN(参照图3)。半导体层SF1例如为非晶硅层。半导体层SF1积层在存储器膜MF上，以在存储孔MH的内部留出空间的方式形成。
如图9(a)所示，在存储孔MH的底面，将存储器膜MF、半导体层SF及绝缘膜33各自的一部分选择性地去除。存储器膜MF、半导体层SF及绝缘膜33例如是使用各向异性RIE选择性地去除。由此，半导体基底SB在存储孔MH的底面露出。存储孔MH的底面位于半导体基底SB的内部，且在半导体基底SB形成着凹部(凹槽部)。
如图9(b)所示，通过将在存储孔MH的壁面露出的存储器膜MF的下端及绝缘膜33的一部分选择性地去除，来使存储孔MH的底部横向扩展。存储器膜MF及绝缘膜33各自的一部分例如是使用各向同性的干式刻蚀而去除。
如图10(a)所示，存储孔MH的底部是以其X方向的宽度WMB与牺牲膜17A的水平面上的半导体层SF1的外周的X方向的宽度WS1大致相同或大于所述宽度WS1的方式扩展。
如图10(b)所示，在存储孔MH的内面上形成半导体层SF2。半导体层SF2例如为非晶硅层。半导体层SF2形成在半导体层SF1之上，且在存储孔MH的底面上与半导体基底SB相接。半导体层SF2与半导体基底SB之间的接触面积大于形成在半导体基底SB的凹槽部的面积。
半导体层SF2在存储孔MH的扩展所得的底部与例如并未受到各向异性RIE所产生的损伤的半导体基底SB的表面相接。由此，能够降低半导体层SF(参照图10(b))与半导体基底SB之间的接触电阻。
如图11(a)所示，形成将半导体层SF1与半导体层SF2一体化而成的半导体层SF。半导体层SF例如是通过利用热处理使作为非晶硅层的半导体层SF1及SF2变化成多晶硅层而形成。
如图11(b)所示，形成嵌入存储孔MH的内部中的绝缘性磁芯CA。绝缘性磁芯CA例如是使用CVD沉积而成的氧化硅。
如图12(a)所示，形成将层间绝缘膜13、15、23及牺牲膜17截断的狭缝ST。狭缝ST例如是通过使用各向异性RIE，将层间绝缘膜13、15、23及牺牲膜17选择性地去除而形成。狭缝ST具有从层间绝缘膜25T(参照图9(b))的上表面到达源极层SL的深度，并沿X方向延伸。也就是说，狭缝ST也将未图示的层间绝缘膜25及牺牲膜27截断。
如图12(b)所示，将牺牲膜17选择性地去除，在层间绝缘膜13与层间绝缘膜15之间、Z方向上相邻的层间绝缘膜15之间、及层间绝缘膜15与层间绝缘膜23之间形成空间17S。牺牲膜17例如是通过经由狭缝ST供给刻蚀液而被去除。此时，牺牲膜17相对于层间绝缘膜13、15及23被选择性地去除。另外，在未图示的部分，也将牺牲膜27选择性地去除。
柱状体PB在存储单元区域MCR支撑层间绝缘膜15、23及25，保持层间绝缘膜间的空间。另外，柱状支撑体SP(参照图3)在引出区域HUR支撑层间绝缘膜15、23及25，保持层间绝缘膜间的空间。
如图13(a)所示，在半导体基底SB的侧面上形成绝缘膜31。绝缘膜31例如为氧化硅膜，通过经由空间17BS将半导体基底SB的一部分氧化而形成。此时，在狭缝ST的底面露出的源极层SL的一部分也被氧化而形成绝缘膜39。此处，空间17BS是通过将最靠近源极层SL的位置的牺牲膜17B去除而形成，且半导体基底SB的侧面的一部分在其内部露出。
如图13(b)所示，在空间17S(参照图12(b))的内部形成金属层43。金属层43例如是使用CVD而沉积，且包含钨(W)。金属层43的原料气体是经由狭缝ST供给至空间17S的内部。
如图14(a)所示，将金属层43沉积在狭缝ST的内面的部分去除，形成字线WL1及选择栅极SGS。另外，在未图示的部分也形成字线WL2及选择栅极SGD。
如图14(b)所示，在狭缝ST的内部形成源极接点LI。源极接点LI在狭缝ST的底面连接在源极层SL。源极接点LI例如为钨(W)等的金属，并将源极层SL与上层的布线(未图示)电连接。
源极接点LI通过绝缘膜45而与字线WL、选择栅极SGS及SGD电绝缘。绝缘膜45例如为氧化硅膜，且设置在狭缝ST的内壁上。
接下来，形成分别连接在字线WL、选择栅极SGS及SGD的接触插塞CC及上层的布线(参照图1)，从而完成存储装置1。
图15是表示第1实施方式的变化例的存储装置2的示意剖视图。图15是柱状体PB的下部的示意剖视图。
如图15所示，在存储装置2中，半导体层SF的下端处的外周的X方向的宽度WS4设置为小于与字线WLB1交叉的部分的外周的X方向的宽度WS1。也就是说，存储器膜MF具有朝向绝缘性磁芯CA延伸的下端MFB，且半导体膜SF及绝缘性磁芯的贯通绝缘膜33的部分的总宽也形成为较窄。此种构造例如是通过省略图9(b)所示的使存储孔MH的底部横向扩展的步骤而形成。
在存储装置2中，例如存在当从存储单元MC读出数据时流经半导体层SF的电流(以下称为单元电流)被存储器膜MF的下端MFB及绝缘膜33阻挡的情况。相对于此，在图3所示的存储装置1中，存储器膜MF的下端MFB被去除，进而，半导体膜SF贯通绝缘膜33的部分被横向扩展。由此，半导体层SF与半导体基底SB之间的通道电阻降低，从而能够增大单元电流。
图16是表示第1实施方式的变化例的存储装置3的示意剖视图。图16是柱状体PB的下部的示意剖视图。
如图16所示，在存储装置3中，位于半导体基底SB与存储器膜MF之间的半导体层SF的下部是以与层间绝缘膜15相接的方式设置。另外，半导体层SF在存储器膜MF的下端处的外周的X方向的宽度WS2(参照图3)与半导体层SF和字线WLB1交叉的部分的外周的X方向的宽度WS1大致相同。此种构造例如是通过在图9(b)所示将存储孔MH的底部扩展的步骤中，将绝缘膜33及存储器膜MF的下端MFB(参照图15)完全地去除而形成。
半导体层SF与层间绝缘膜15相接的外周的X方向的宽度WS3与字线WLB1的水平面处的存储器膜MF的外周的X方向的宽度WMH大致相同，或大于所述宽度WMH。另外，半导体基底SB的上表面与电荷捕获膜CT的下端之间的间隔T2大于存储器膜MF的膜厚TMF。例如，如果存储孔MH的水平剖面为大致圆形，那么WMH为存储孔MH的直径。
在存储装置3中，将半导体层SF在存储器膜MF的下端处的外周的宽度WS3设为与字线WLB1的水平面处的半导体层SF的外周的宽度WS1大致相同，进而，将半导体层SF位于存储器膜MF与半导体基底SB之间的部分横向扩展，由此，能够降低半导体层SF与半导体基底SB之间的通道电阻，从而增大单元电流。
图17是表示第1实施方式的变化例的存储装置4的示意剖视图。图17是表示柱状体PB及源极接点LI的下部的示意剖视图。
如图17所示，存储装置4中未设置半导体基底SB，且半导体层SF直接连接在源极层SL。进而，将半导体层SF在存储器膜MF的下端处的外周的X方向的宽度WS3设为和与选择栅极SGS交叉的水平面处的半导体层SF的外周的X方向的宽度WS1大致相同，将半导体层SF与源极层SL相接的部分横向扩展。另外，存储器膜MF的下端位于源极层SL与选择栅极SGS之间的水平面。
存储装置4例如能够通过省略图4(b)及(c)所示的半导体基底SB的形成及绝缘膜33的形成而形成。另外，在图9(b)所示将存储孔MH的底部扩展的步骤中，将存储器膜MF的下端MFB(参照图15)完全地去除。由此，半导体层SF与源极层SL相接的部分的外周的最大宽度WS5例如形成为与选择栅极SGS的水平面处的存储器膜MF的外周的X方向的宽度WMH大致相同，或大于所述宽度WMH。
在存储装置4中，也能够降低半导体层SF的下端的通道电阻。另外，半导体层SF的一部分与源极层SL的未受到RIE造成的损伤的部分相接，所以能够降低半导体层SF与源极层SL之间的接触电阻。由此，能够增大从半导体层SF经由源极层SL流入源极接点LI的单元电流ICEL。
如上所述，在本实施方式中，将存储器膜MF的下端MFB及绝缘膜33局部去除，将存储孔MH的底部扩展。由此，能够降低设置在存储孔MH的内部的半导体层SF的电阻。例如，即便字线WL的积层数增多，存储单元MC的通道长度整体变长，也能够通过降低半导体层SF的下部中的通道电阻来防止单元电流降低。
[第2实施方式]
图18～图26是表示第2实施方式的存储装置5(参照图26)的制造过程的示意剖视图。各图是表示柱状体PB及柱状支撑体SP的制造过程的示意剖视图。
如图18(a)所示，将层间绝缘膜13、15、21及牺牲膜17积层在源极层SL之上。牺牲膜17设置在层间绝缘膜13与层间绝缘膜15B之间、Z方向上相邻的层间绝缘膜15之间、及层间绝缘膜15T与层间绝缘膜21之间。
如图18(b)所示，在成为引出区域HUR的部分形成支撑孔HR。支撑孔HR具有从层间绝缘膜21的上表面到达源极层SL的深度。接下来，将支撑孔HR的底面上露出的源极层SL氧化，形成绝缘膜53。绝缘膜53例如为氧化硅膜。
在该过程中，支撑孔HR的内壁上露出的牺牲膜17的端面也被氧化而形成绝缘膜55。牺牲膜17例如为氮化硅膜，绝缘膜55例如为氧化硅膜。绝缘膜53例如也可以使用CVD，沉积在支撑孔HR的内面上。
如图19(a)所示，在成为存储单元区域MCR的部分形成存储孔MH1。存储孔MH1具有从层间绝缘膜21的上表面到达源极层SL的深度。
存储孔MH1例如是通过使用抗蚀剂掩模57将层间绝缘膜13、15、21及牺牲膜17选择性地去除而形成。在此期间内，如图19(b)所示，支撑孔HR由抗蚀剂掩模57保护。
如图20(a)所示，在存储孔MH1的底部形成半导体基底SB。使半导体基底SB在存储孔MH1的底部上露出的源极层SL之上外延生长。如图20(b)所示，源极层SL未在支撑孔HR的内部露出，所以未形成半导体基底SB。
进而，在存储孔MH1中将半导体基底SB氧化，形成绝缘膜33。在支撑孔HR中，源极层SL及牺牲膜17进行氧化，绝缘膜53及55的膜厚变厚。在此期间内，存储孔MH1的内壁上露出的牺牲膜17也被氧化，但在图20(a)及后续图中，省略形成在存储孔MH1内的牺牲膜17的端面上的绝缘膜。
如图21(a)所示，在牺牲膜17T之上形成层间绝缘膜23、25及牺牲膜27，形成具有从层间绝缘膜25T的上表面到达绝缘膜33的深度的存储孔MH。在层间绝缘膜23的内部形成连接部JP。该过程与图5(a)～图8(a)所示的制造过程相同。
如图21(b)所示，在引出区域HUR形成具有从层间绝缘膜25T的上表面到达绝缘膜53的深度的支撑孔HR。
如图22(a)所示，将存储器膜MF及半导体层SF1积层在存储孔MH的内面上。存储器膜MF例如具有将阻挡绝缘膜BLK、电荷捕获膜CT及穿隧绝缘膜TN积层而成的构造(参照图3)。半导体层SF1例如为非晶硅层，且形成在存储器膜MF之上。
如图22(b)所示，也在支撑孔HR的内面上形成存储器膜MF及半导体层SF1。
如图23(a)所示，在存储孔MH的底面将半导体层SF1、存储器膜MF及绝缘膜33各自的一部分选择性地去除。由此，使半导体基底SB的一部分在存储孔MH的底面露出。
如图23(b)所示，也在支撑孔HR的底面将半导体层SF1、存储器膜MF及绝缘膜53各自的一部分选择性地去除。绝缘膜53具有不使源极层SL在支撑孔HR的底面露出的厚度。
如图24(a)所示，将存储器膜MF的下端及绝缘膜33各自的一部分去除，将存储孔MH的底部横向扩展。
另外，如图24(b)所示，也在支撑孔HR的底部将存储器膜MF的下端及绝缘膜53的一部分去除。也在该过程之后，将绝缘膜53以插入到支撑孔HR的底部与源极层SL之间的方式设置。
如图25(a)所示，形成将存储孔MH的内面覆盖的半导体层SF2。半导体层SF2以与半导体基底SB及半导体层SF1相接的方式形成。
如图25(b)所示，形成将支撑孔HR的内面覆盖的半导体层SF2。在支撑孔HR中，插入有绝缘膜53，所以，半导体层SF2不会连接在源极层SL。
如图26(a)所示，在形成将半导体层SF1及SF2一体化而成的半导体层SF后，在存储孔MH的内部形成绝缘性磁芯CA。半导体层SF1及SF2例如通过热处理而转换成多晶硅层，从而一体化。将盖层SC嵌入到绝缘性磁芯CA之上。盖层SC例如为非晶硅层。
另外，如图26(b)所示，也在支撑孔HR的内部形成半导体层SF、绝缘性磁芯CA及盖层SC。半导体层SF通过绝缘膜53而与源极层SL电绝缘。
以下，通过图12(a)～14(b)所示的制造过程形成字线WL、选择栅极SGS及SGD。在本实施方式中，设置在柱状支撑体SP的内部的半导体层SF通过绝缘膜53而与源极层SL电绝缘。例如，即便存在因掩模对准的位置偏移等而导致接触插塞CC与半导体层SF相接的情况，也能够维持源极层SL与接触插塞CC之间的电绝缘。
[第3实施方式]
图27是表示第3实施方式的存储装置6的示意剖视图。图27是表示柱状体PB的剖面的模式图。在存储装置6中，在位于比连接部JP更下方的柱状部PB1与位于比连接部JP更上方的柱状部PB2之间，存储器膜MF的构造不同。
如图27所示，在柱状部PB1，阻挡绝缘膜BLK分别设置在电荷捕获膜CT与各字线WL1之间，且在Z方向上相互隔开。相对于此，在柱状部PB2，阻挡绝缘膜BLK以在电荷捕获膜CT与字线WL2之间沿Z方向连续地延伸的方式设置。电荷捕获膜CT及穿隧绝缘膜TN以沿着半导体层SF在Z方向上延伸的方式设置。
接着，参照图28(a)～图32(b)对第3实施方式的存储装置6的制造方法进行说明。图28(a)～图32(b)是表示存储装置6的制造过程的示意剖视图。
如图28(a)所示，在形成着半导体基底SB的存储孔MH1的内部，形成绝缘膜33及阻挡绝缘膜BLK1。绝缘膜33例如为氧化硅膜，通过将半导体基底SB的一部分氧化而形成。阻挡绝缘膜BLK1例如为氧化硅膜，通过将存储孔MH1的内壁上露出的牺牲膜17氧化而形成。绝缘膜33及阻挡绝缘膜BLK1是同时形成，且各自的膜厚通过半导体基底SB及牺牲膜17的氧化时间来进行控制。
如图28(b)所示，在存储孔MH1的内部形成牺牲层35之后形成连接部JP，并在该连接部JP的内部形成牺牲层37(参照图5(a)～图6(b))。牺牲层35及37例如为非晶硅层。
如图29(a)所示，在层间绝缘膜21及牺牲层37之上交替地积层层间绝缘膜25及牺牲膜27后，形成存储孔MH2。存储孔MH2以从最上层的层间绝缘膜25T的上表面连通至牺牲层37的方式形成。
如图29(b)所示，在存储孔MH2的内壁上形成阻挡绝缘膜BLK2。阻挡绝缘膜BLK2例如为氧化硅膜。阻挡绝缘膜BLK2通过以将存储孔MH2的内面及层间绝缘膜25T的上表面覆盖的方式形成后，将沉积在存储孔MH2的底面上的部分及沉积在层间绝缘膜25T的上表面的部分选择性地去除而形成。阻挡绝缘膜BLK2例如使用各向异性RIE而选择性地去除。
如图30(a)所示，将嵌入到存储孔MH1中的牺牲层35及嵌入到连接部JP中的牺牲层37选择性地去除。由此，形成将存储孔MH1、连接部JP及存储孔MH2一体化而成的存储孔MH。
如图30(b)所示，在存储孔MH的内面上依序形成电荷捕获膜CT、穿隧绝缘膜TN及半导体层SF1。电荷捕获膜CT例如为氮化硅膜，穿隧绝缘膜TN例如为氧化硅膜。半导体层SF1例如为非晶硅层。
如图31(a)所示，在存储孔MH的底面，将半导体层SF1、穿隧绝缘膜TN、电荷捕获膜CT及绝缘膜33各自的一部分选择性地去除，使半导体基底SB的一部分露出。
如图31(b)所示，将穿隧绝缘膜TN及电荷捕获膜CT各自的下端、及绝缘膜33的一部分去除，将存储孔MH的下端横向扩展。
如图32(a)所示，形成将存储孔MH的内面覆盖的半导体层SF2。半导体层SF2例如为非晶硅层，且与半导体层SF1相接。另外，半导体层SF2以在存储孔MH的下端，与半导体基底SB相接的方式形成。
如图32(b)所示，在形成将半导体层SF1及SF2一体化而成的半导体层SF后，在存储孔MH的内部形成绝缘性磁芯CA。进而，通过图12(a)～14(b)所示的制造过程，形成字线WL、选择栅极SGS及SGD。
在本实施方式中，在柱状部PB1及柱状部PB2分别形成阻挡绝缘膜BLK1与阻挡绝缘膜BLK2。由此，能够在各柱状部PB1及PB2分别独立地控制存储器膜MF的电特性。例如，能够缩小柱状部PB1及PB2各自的外径差异造成的耦合比之差。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出，并无意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围内。

Claims (18)

1.一种存储装置，具备：
导电层；
多个第1电极层，积层在所述导电层的上方；
第1半导体层，沿着从所述导电层朝向所述多个第1电极层的第1方向贯通所述多个第1电极；
第1绝缘膜，以包围所述第1半导体层的方式设置在所述多个第1电极层与所述第1半导体层之间，且包含沿着从所述第1半导体层朝向所述多个第1电极层中的1个第1电极层的第2方向依序设置的第1膜、第2膜及第3膜；
第2电极层，设置在所述多个第1电极层中最靠近所述导电层的第1电极层与所述导电层之间；及
半导体基底，以连接在所述第1半导体层，沿所述第1方向贯通所述第2电极层的方式设置在所述导电层与所述第1半导体层之间；
与所述第1半导体层相接的所述半导体基底的表面和所述第2膜之间的所述第1方向上的间隔大于所述第2方向上的所述第3膜的膜厚，
所述第1半导体层由所述第1绝缘膜包围的部分的外周的所述第2方向上的最小宽度与所述第1半导体层贯通所述最靠近的第1电极的部分的外周的所述第2方向的第1宽度大致相同，
所述第1半导体层位于所述半导体基底与所述第1绝缘膜之间的水平面的外周的所述第2方向上的第2宽度与所述第1宽度大致相同，或者大于所述第1宽度，且小于将所述第1半导体层贯通所述最靠近的第1电极的部分覆盖的所述第1绝缘膜的所述第2方向上的外周的第3宽度。
2.根据权利要求1所述的存储装置，其中所述第1半导体层在所述导电层中贯通所述最靠近的第1电极的部分具有所述第2方向上的第1层厚，在位于所述半导体基底与所述第1绝缘膜之间的水平面的部分具有所述第2方向上的第2层厚，且所述第1层厚大于所述第2层厚。
3.根据权利要求1所述的存储装置，其还具备位于所述第1半导体层的内部并沿所述第1方向延伸的柱状绝缘体，且
所述柱状绝缘体于在所述导电层贯通所述最靠近的第1电极的部分具有所述第2方向上的第4宽度，在位于所述半导体基底与所述第1绝缘膜之间的水平面的部分具有大于所述第4宽度的所述第2方向上的第5宽度。
4.根据权利要求1所述的存储装置，其中所述半导体基底在与所述第1半导体层连接的上表面具有凹槽部，且
所述半导体层与所述半导体基底的接触面积大于所述凹槽部的面积。
5.根据权利要求1所述的存储装置，其还具备第2绝缘膜，所述第2绝缘膜设置在所述第1绝缘膜与所述半导体基底之间，且与所述半导体基底相接。
6.根据权利要求5所述的存储装置，其中所述第2绝缘膜具有小于所述第1绝缘膜的所述第2方向的膜厚的所述第2方向的膜厚。
7.根据权利要求5所述的存储装置，其中所述半导体基底包含设置在所述导电层上的硅，且
所述第2绝缘膜为氧化硅膜。
8.根据权利要求1所述的存储装置，其还具备积层在所述多个第1电极层的上方的多个第2电极层，且
所述第1半导体层包含将所述多个第1电极层沿所述第1方向贯通的第1部分、将所述多个第2电极层沿所述第1方向贯通的第2部分、及将所述第1部分与所述第2部分连接的连接部。
9.根据权利要求8所述的存储装置，其中所述第1半导体层具有所述连接部的外周上的所述第2方向的第6宽度，且
所述第6宽度大于所述第1宽度及所述第2宽度。
10.根据权利要求8所述的存储装置，其还具备位于所述第1半导体层的内部，沿所述第1方向延伸的柱状绝缘体，且
所述柱状绝缘体于在所述导电层上贯通所述最靠近的第1电极的部分具有所述第2方向上的第7宽度，在所述连接部具有大于所述第7宽度的所述第2方向的第8宽度。
11.根据权利要求1所述的存储装置，其还具备：
接触插塞，连接在所述多个第1电极层，沿所述第1方向延伸；及
柱状体，设置在所述接触插塞的附近，贯通所述多个第1电极层的至少1个第1电极层，沿所述第1方向延伸；
所述柱状体包含材料与所述第1半导体层相同的第2半导体层、材料与所述第1绝缘膜相同的第3绝缘膜、及设置在所述导电层与所述第2半导体层之间将所述第2半导体层与所述导电层电绝缘的第4绝缘膜。
12.根据权利要求11所述的存储装置，其中所述第2半导体层的下端及所述第4绝缘膜位于所述导电层中。
13.根据权利要求11所述的存储装置，其还具备多个第5绝缘膜，所述多个第5绝缘膜以包围所述柱状体的方式设置在所述柱状体与所述多个第1电极层之间，在所述第1方向上相互隔开地配置。
14.一种存储装置，具备：
导电层；
多个第1电极层，积层在所述导电层的上方；
多个第2电极层，积层在所述多个第1电极层的上方；
第1半导体层，沿着从所述导电层朝向所述多个第1电极层的第1方向贯通所述多个第1电极及所述多个第2电极层；
第1绝缘膜，以包围所述第1半导体层的方式设置在所述多个第1电极层与所述第1半导体层之间、及所述多个第2电极层与所述第1半导体层之间，且在从所述第1半导体层朝向所述多个第1电极层中的1个第1电极层的第2方向上依序包含第1膜、第2膜及第3膜；
第2电极层，设置在所述多个第1电极层中最靠近所述导电层的第1电极层与所述导电层之间；及
半导体基底，以连接在所述第1半导体层，沿所述第1方向贯通所述第2电极层的方式设置在所述导电层与所述第1半导体层之间；
位于所述最靠近的第1电极层与所述第1半导体层之间的所述第2膜的外周的所述第2方向的第1宽度与所述半导体基底的所述第2方向的第2宽度大致相同。
15.根据权利要求14所述的存储装置，其中所述第1膜及所述第2膜沿着所述第1半导体层在所述第1方向上延伸，且
所述第3膜包含分别设置在所述多个第1电极层与所述第2膜之间且在所述第1方向上相互隔开的多个部分、及位于所述多个第2电极层与所述第2膜之间且沿所述第1方向连续延伸的部分。
16.根据权利要求14所述的存储装置，其还具备位于所述半导体基底与所述第1绝缘膜之间，以包围所述第1半导体层的方式设置的第2绝缘膜，且
所述第2绝缘膜的外周的所述第2方向的第3宽度与所述第2宽度大致相同。
17.根据权利要求14所述的存储装置，其中所述第1半导体层包含将所述多个第1电极层沿所述第1方向贯通的第1部分、将所述多个第2电极层沿所述第1方向贯通的第2部分、及将所述第1部分与所述第2部分连接的连接部，
所述第1绝缘膜的所述第1膜及所述第2膜是以包围所述连接部的方式设置，
所述连接部中的所述第2膜的外周的所述第2方向的第4宽度大于所述第1宽度。
18.根据权利要求17所述的存储装置，其中所述第1半导体层的所述第1部分的外周的所述第2方向的第5宽度小于所述连接部的外周的所述第2方向的第6宽度。
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