JP2021150397A - 半導体記憶装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 83
- 238000003860 storage Methods 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims abstract description 42
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 27
- 229910052796 boron Inorganic materials 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims description 12
- 230000006870 function Effects 0.000 claims description 7
- 238000000605 extraction Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000000407 epitaxy Methods 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims description 2
- 239000012528 membrane Substances 0.000 claims 7
- 230000000149 penetrating effect Effects 0.000 abstract description 6
- 239000010408 film Substances 0.000 description 176
- 229910004298 SiO 2 Inorganic materials 0.000 description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 22
- 229910021417 amorphous silicon Inorganic materials 0.000 description 13
- 230000002093 peripheral effect Effects 0.000 description 12
- 235000012239 silicon dioxide Nutrition 0.000 description 11
- 239000000377 silicon dioxide Substances 0.000 description 11
- 239000013078 crystal Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910052801 chlorine Inorganic materials 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- -1 chlorine ions Chemical class 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- KIZQNNOULOCVDM-UHFFFAOYSA-M 2-hydroxyethyl(trimethyl)azanium;hydroxide Chemical compound [OH-].C[N+](C)(C)CCO KIZQNNOULOCVDM-UHFFFAOYSA-M 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02598—Microstructure monocrystalline
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】三次元ＮＡＮＤ型フラッシュメモリの信頼性を向上すること。【解決手段】複数の第１の導電膜及び複数の第１の絶縁膜とが交互に積層された第１の構造体と、それぞれ第１の構造体を貫通して配置され、半導体基板側に第１のエピタキシャル成長層を有する第１の柱状体と、半導体基板側に第２のエピタキシャル成長層を有する第２の柱状体と、を具備し、第２のエピタキシャル成長層の一部にボロンがドープされていることを特徴とする半導体記憶装置。【選択図】 図２
Description
本開示の実施形態は半導体記憶装置及びその製造方法に関する。
半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。このＮＡＮＤ型フラッシュメモリを大容量化するために、多くのメモリセルを積層した構成をとる三次元ＮＡＮＤ型フラッシュメモリが実用化されている。このような積層型の三次元ＮＡＮＤ型フラッシュメモリにおいては、信頼性を向上し製造歩留まりを上げることが課題となる。
三次元ＮＡＮＤ型フラッシュメモリの信頼性を向上し製造歩留まりを上げる。
本実施形態にかかる半導体記憶装置は、第１の領域及び第２の領域を有する半導体基板と、それぞれが第１の領域及び第２の領域にまたがって形成された複数の第１の導電膜及び複数の第１の絶縁膜が交互に積層された第１の構造体と、第１の領域において第１の構造体を貫通して配置され、半導体基板側に第１のエピタキシャル成長層を有する、第１の柱状体と、第２の領域において第１の構造体を貫通して配置され、半導体基板側に第２のエピタキシャル成長層を有する、第２の柱状体と、それぞれが第１の領域及び第２の領域にまたがって形成された複数の第２の導電膜及び複数の第２の絶縁膜が交互に積層され、第１の構造体の半導体基板とは反対側に形成された第２の構造体と、第１の領域において第２の構造体を貫通して配置され、第１の柱状体と接する、第３の柱状体と、第２の領域において第２の構造体を貫通して配置され、第２の柱状体と接する、第４の柱状体と、を具備し、第２のエピタキシャル成長層の一部にボロンがドープされていることを特徴とする。
以下、本実施形態にかかる不揮発性半導体記憶装置を図面を参照して具体的に説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図面において、既出の図面に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
同一のプロセスにより形成された複数の膜は、同一の層構造を有し、かつ、同一の材料で構成される。本明細書においては、複数の膜がそれぞれ異なる機能又は役割を果たす場合であっても、このように同一のプロセスにより形成された複数の膜は、それぞれ同一の層に存在する膜として扱う。
［半導体記憶装置の全体構成］
まず、本発明の実施形態にかかる半導体記憶装置の全体構成について、図１を用いて説明する。図１は本発明の実施形態にかかる半導体記憶装置１０の各要素の配置を示した斜視図である。
まず、本発明の実施形態にかかる半導体記憶装置の全体構成について、図１を用いて説明する。図１は本発明の実施形態にかかる半導体記憶装置１０の各要素の配置を示した斜視図である。
半導体記憶装置１０はＮＡＮＤ型フラッシュメモリ装置であり、３次元配置されたメモリセルを含む。具体的には、半導体基板１１の表面に対して垂直方向にソース側セレクトゲートトランジスタ、多数、例えば６４個のメモリセルトランジスタ、及びドレイン側セレクトゲートトランジスタが直列に接続されてメモリストリングを構成している。なお、直列に接続された多数のメモリセルトランジスタの両端、または多数のメモリセルトランジスタ間のうちの一部の間に、ダミーセルトランジスタを含んでも良い。
半導体記憶装置１０は半導体基板１１上に形成される。半導体基板１１上にはメモリセル領域ＭＣＲ（第１の領域）、引き出し領域ＨＵＲ（第２の領域）が区画されている。メモリセル領域ＭＣＲには３次元に積層された複数のメモリセルを含むメモリセルアレイ１６が形成されている。メモリセルアレイ１６は下層構造体１２（第１の構造体）と上層構造体１４（第２の構造体）を有する。下層構造体１２も上層構造体１４も、交互に積層された複数の導電膜及び複数の絶縁膜を有する。この複数の導電膜がメモリストリングの各トランジスタに接続されたソース側セレクトゲート線、ワード線、ドレイン側セレクトゲート線となる。図１においては下層構造体１２と上層構造体１４の２つの構造体を示したが、これは、３層以上であってもかまわない。下層構造体１２と上層構造体１４は引き出し領域ＨＵＲに延在している。上層構造体１４の上に、図示しないビット線が設けられる。
半導体基板１１上はさらに周辺回路領域ＰＥＲ（第３の領域）が区画されている。周辺回路領域ＰＥＲには周辺回路１８が形成される。周辺回路１８は、多数のＣＭＯＳトランジスタを有する。周辺回路１８は、メモリセルに接続された各ワード線を駆動する駆動回路、各ワード線を選択するデコーダ回路、読出時にビット線電位をセンスするセンスアンプ、及び書込時にビット線に電圧を供給するビット線電位制御回路を含むカラム系回路等を有する。なお、図１において周辺回路領域ＰＥＲの配線は省略する。半導体基板１１はチップ外部と信号のやりとりや電源の供給をうけるところのパッド列１９を有する。
［メモリセル領域ＭＣＲ及び引き出し領域ＨＵＲの構成］
図２は本発明の実施形態にかかる半導体記憶装置のメモリセル領域ＭＣＲと引き出し領域ＨＵＲの構成を示した斜視図である。図が錯綜するのを防ぐため、導電性を有する部材を示し、図中のハッチングを省略してある。図２で部材が示されていない部分には、ＳｉＯ2等の絶縁材料を用いて絶縁されている。
図２は本発明の実施形態にかかる半導体記憶装置のメモリセル領域ＭＣＲと引き出し領域ＨＵＲの構成を示した斜視図である。図が錯綜するのを防ぐため、導電性を有する部材を示し、図中のハッチングを省略してある。図２で部材が示されていない部分には、ＳｉＯ2等の絶縁材料を用いて絶縁されている。
メモリセル領域ＭＣＲには、シリコン単結晶を用いた半導体基板１１上に、下層構造体１２と上層構造体１４とが形成されている。下層構造体１２は、半導体基板１１の表面に対して平行に伸びる、絶縁膜、導電膜２０、絶縁膜、導電膜２１、絶縁膜、導電膜２２、絶縁膜、導電膜２３、絶縁膜、導電膜２４・・・を有する。下層構造体１２は、これら絶縁膜と導電膜が交互に積層されている。図中では導電膜が５層しか示されていないが、３３層、６５層というようにさらに多数の層が積層される。これら導電膜はトランジスタに接続されたソース側セレクトゲート線またはワード線に対応する。
上層構造体１４も、半導体基板１１の表面に対して平行に伸びる、絶縁膜、導電膜３１、絶縁膜、導電膜３２、絶縁膜、導電膜３３、絶縁膜、導電膜３４・・・を有する。上層構造体１４も、これら絶縁膜と導電膜が交互に積層されている。図中では導電膜が４層しか示されていないが、３３層、６５層というようにさらに多数の層が積層される。これら導電膜はトランジスタ接続されたワード線またはドレイン側セレクトゲート線に対応する。下層構造体１２と上層構造体１４との間には、厚い絶縁層を有する。
下層構造体１２及び上層構造体１４を貫通するメモリピラー４１が形成される。メモリピラー４１は下層構造体１２を貫通する下層メモリピラー部４４（第１の柱状体部）と、上層構造体１４を貫通する上層メモリピラー部４３（第３の柱状体部）とを有する。下層メモリピラー部４４は、半導体基板１１近傍にエピタキシャル成長層４２を含む。このエピタキシャル成長層４２は後述するとおり、シリコン単結晶を含む半導体基板１１上にシリコン単結晶をエピタキシャル成長させて形成する。上層メモリピラー部４３は下層メモリピラー部４４と接続されている。
メモリピラー４１は筒状であり、外周側から中心側に向かって、二酸化シリコン膜、窒化シリコン膜、二酸化シリコン膜、アモルファス又は多結晶シリコン膜、二酸化シリコン膜が積層されている。導電膜２０、２１、２２、２３、２４、３１、３２、３３、３４（セレクトゲート線、またはワード線に対応する。）に囲まれた部分は、窒化シリコン膜にキャリアをトラップする不揮発性のメモリセルの一部として機能する。
メモリピラー４１が下層構造体１２を貫通する下層メモリピラー部４４と上層構造体１４を貫通する上層メモリピラー部４３とを有する理由は、メモリピラーを形成する際に、下層構造体１２及び上層構造体１５に開口（メモリホール）を、エッチング加工によって形成する。この時、エッチング工程における開口のアスペクト比を大きくしすぎないためである。アスペクト比を大きくしすぎるとエッチング加工が困難になる。そこで、まず下層構造体１２を作成して下層メモリピラー部４４に対応する小さいアスペクト比の下層メモリホールＬＭＨを開口し、続いて、下層メモリホールＬＭＨに犠牲膜を充填し、ついで、上層構造体１４を作成して上層メモリピラー部４３に対応する小さいアスペクト比の上層メモリホールＵＭＨを開口し、犠牲膜を除去する。その後、下層メモリホールＬＭＨと上層メモリホールＵＭＨとが繋がった、大きいアスペクト比のメモリホールの内側に、上層メモリピラー部４３と下層メモリピラー部４４とを同時に形成する。詳細は後述する。
引き出し領域ＨＵＲにも、シリコン単結晶を用いた半導体基板１１上に、下層構造体１２と上層構造体１４とが形成されている。下層構造体１２は、半導体基板１１の表面に対して平行に伸びる、絶縁膜、導電膜２０、絶縁膜、導電膜２１、絶縁膜、導電膜２２、絶縁膜、導電膜２３、絶縁膜、導電膜２４・・・を有する。下層構造体１２は、これら絶縁膜と導電膜が交互に積層されている。図中では導電膜が５層しか示されていないが、３３層、６５層というようにさらに多数の層が積層されることは前述したとおりである。そして、これら導電膜は引き出し領域ＨＵＲにおいては、ワード線、またはソース側セレクトゲート線から引き出された配線に対応する。
上層構造体１４も、半導体基板１１の表面に対して平行に伸びる、絶縁膜、導電膜３１、絶縁膜、導電膜３２、絶縁膜、導電膜３３、絶縁膜、導電膜３４・・・を有する。上層構造体１４も、これら絶縁膜と導電膜が交互に積層されている。図中では導電膜が４層しか示されていないが、３３層、６５層というようにさらに多数の層が積層されることは前述したとおりである。そして、これら導電膜は引き出し領域ＨＵＲにおいては、ワード線、またはドレイン側セレクトゲート線から引き出された配線に対応する。
引き出し領域ＨＵＲにおいて、導電膜２０、２１、２２、２３、２４、３１、３２、３３、３４（セレクトゲート線、またはワード線から引き出された配線に対応する。）は図示しないビアホールを介して図中上方へと配線が引き出される。そのため、導電膜２０、２１、２２、２３、２４、３１、３２、３３、３４の終端はそれぞれずらされている。
引き出し領域ＨＵＲにおいては、下層構造体１２及び上層構造体１４を貫通して支持ピラー５１が形成される。支持ピラー５１は下層構造体１２を貫通する下層支持ピラー部５６（第２の柱状体部）を含む。支持ピラー５１は、上層構造体１４を貫通する上層支持ピラー部５５（第４の柱状体部）を含む。下層支持ピラー部５６は、半導体基板１１近傍にエピタキシャル成長層５２を含む。このエピタキシャル成長層５２は後述するとおり、シリコン単結晶を含む半導体基板１１上にシリコン単結晶をエピタキシャル成長させて形成する。上層支持ピラー部５５は下層支持ピラー部５６と接続されている。
支持ピラー５１は、後述するとおり、導電膜２０、２１、２２、２３、２４、３１、３２、３３、３４等を形成するときに、その間の絶縁膜が撓まないように支持するために設けられている。つまり、支持ピラー５１は不揮発性のメモリセルとして機能することが予定されていない。
支持ピラー５１はいずれも筒状であり、外周側から中心側にむかって、二酸化シリコン膜、窒化シリコン膜、二酸化シリコン膜、アモルファス又は多結晶シリコン膜、二酸化シリコン膜が積層されている。これは、メモリピラー４１と同時に形成するためである。しかし、支持ピラー５１は不揮発性のメモリセルとしての役割を持たず、支柱として機能する。
支持ピラー５１は、メモリピラー４１よりも直径が大きく、したがって断面積が大きい。また、支持ピラー５１は、メモリピラー４１よりも配置密度が小さい。言い換えると、支持ピラー５１は、メモリピラー４１のように狭い面積に高密度に配置する必要がない。
下層支持ピラー部５６は半導体基板１１近傍にエピタキシャル成長層５２を含む。そして、このエピタキシャル成長層５２の一部（エピタキシャル成長層５２の表面近傍のみ）は、ボロンドープ領域５３を有する。ボロンドープ領域５３には、ボロンがドープされている。ボロンの密度は、例えば、１×１０18ｃｍ-3以上のボロン密度を有する。ボロンのドープは、気相拡散も可能であるが、イオン注入法によるドープが望ましい。エピタキシャル成長層４２のボロン濃度は、エピタキシャル成長層５２の一部であるボロンドープ領域５３のボロン濃度よりも低い。
［メモリピラー、支持ピラー及びトランジスタコンタクトの製造工程］
図３〜９は本発明の実施形態にかかる半導体記憶装置の製造方法を説明する断面図である。
図３〜９は本発明の実施形態にかかる半導体記憶装置の製造方法を説明する断面図である。
図３に示すとおりシリコン単結晶を用いた半導体基板１１上に、トランジスタ８０を形成する。トランジスタ８０は周辺回路１８の一部である。
続いて、半導体基板１１上に、メモリセル領域ＭＣＲ及び引き出し領域ＨＵＲにまたがって、ＳｉＯ2膜（絶縁膜）／Ｓｉ3Ｎ4膜（ダミー膜）／ＳｉＯ2膜（絶縁膜）／Ｓｉ3Ｎ4膜（ダミー膜）／ＳｉＯ2膜（絶縁膜）／Ｓｉ3Ｎ4膜（ダミー膜）／ＳｉＯ2膜（絶縁膜）／Ｓｉ3Ｎ4膜（ダミー膜）・・・／ＳｉＯ2膜（絶縁膜）を成膜して、下層構造体１２を形成する。これらＳｉＯ2膜（絶縁膜）及びＳｉ3Ｎ4膜（ダミー膜）はＣＶＤ装置を用いて堆積される。また、トランジスタ８０上にＳｉＯ2膜８１（絶縁膜）を厚く形成する。
続いて、マスクを用いて選択的に下層構造体１２をドライエッチングすることによって、メモリホール６１及び支持ホール７１を形成する。メモリホール６１及び支持ホール７１は半導体基板１１を露出する。
続いて、メモリホール６１及び支持ホール７１内部に露出した半導体基板１１を種結晶としてシリコン単結晶のエピタキシャル成長を行う。シリコン単結晶のエピタキシャル成長もＣＶＤ装置を用いて行い、エピタキシャル成長層６２（４２）、７２（５２）を形成する。さらに続いて、エピタキシャル成長層６２（４２）、７２（５２）の表面を酸化（例えば熱酸化）する。エピタキシャル成長層６２（４２）の表面にはＳｉＯ2膜６３（第１のストッパー絶縁膜）が形成され、エピタキシャル成長層７２（５２）の表面にはＳｉＯ2膜７３（第２のストッパー絶縁膜）が形成される。
図４に示すとおり、メモリセル領域ＭＣＲのメモリホール６１を覆うようにフォトレジスト７５を用いてマスクを形成する。この時、引き出し領域ＨＵＲの支持ホール７１は、フォトレジスト７５から露出させる。この状態で、ボロンをイオン注入する。ドーズ量は１×１０15／ｃｍ2以上とする。その結果、ボロン濃度が１×１０18／ｃｍ3以上のボロン含有領域７４（５３）が、エピタキシャル成長層７２（５２）の表面に形成される。
図５に示すとおり、ハードマスク７６を用いて、周辺回路領域ＰＥＲにあるトランジスタ８０上のＳｉＯ2膜８１（絶縁膜）を選択的に開口し、トランジスタコンタクトホール８３を形成する。ここで、トランジスタコンタクトホール８３はアスペクト比がかなり高いためにエッチング時間を比較的長くとる必要があり、エッチングガスであるシラン由来のイオン、例えば塩素イオンが、ハードマスク７６を介して支持ホール７１内の底部付近でチャージアップする場合がある。ハードマスク７６の膜厚は、支持ホール７１の底部付近では薄くなる傾向にある。これは、支持ホールの直径が大きく、また、支持ホールの密度はメモリホールの密度よりも小さいからである。この結果、支持ホール７１の底部付近には、チャージアップした塩素イオンが、より残存し易くなる。トランジスタコンタクトホール８３を形成した後、エッチング残渣の除去等を目的とし、半導体基板１１を洗浄する。半導体基板１１の洗浄には、希釈フッ酸（ＤＨＦ）を用いる。支持ホール７１の底部付近に塩素イオンが残存した状態でＤＨＦを用いた半導体基板１１の洗浄を行うと、支持ホール７１の底部付近に形成されたＳｉＯ2膜７３が破壊される場合がある。本実施形態では、ＳｉＯ2膜７３の直下にボロン含有領域７４を形成することによって、ＳｉＯ2膜７３が破壊されることを抑制することができる。
図６に示すとおり、メモリホール６１、支持ホール７１及びトランジスタコンタクトホール８３にアモルファスシリコン膜８４、８５、８６（犠牲膜）をそれぞれ埋め込む。このアモルファスシリコン膜８４、８５、８６は、上層構造体１４を形成するときにメモリホール６１、支持ホール７１及びトランジスタコンタクトホール８３の各側壁を保護するために充填されるものであり、後に、除去されることが予定されている。
図７に示すとおり、アモルファスシリコン膜８４、８５、８６が充填された下層構造体１２の上に、メモリセル領域ＭＣＲ及び引き出し領域ＨＵＲにまたがって、ＳｉＯ2膜（絶縁膜）／Ｓｉ3Ｎ4膜（ダミー膜）／ＳｉＯ2膜（絶縁膜）／Ｓｉ3Ｎ4膜（ダミー膜）／ＳｉＯ2膜（絶縁膜）／Ｓｉ3Ｎ4膜（ダミー膜）／ＳｉＯ2膜（絶縁膜）／Ｓｉ3Ｎ4膜（ダミー膜）・・・／ＳｉＯ2膜（絶縁膜）を成膜して、上層構造体１４を形成する。これらＳｉＯ2膜（絶縁膜）及びＳｉ3Ｎ4膜（ダミー膜）はＣＶＤ装置を用いて堆積される。
続いて、マスクを用いて選択的に上層構造体１４をドライエッチングすることによって、（上層）メモリホール９１及び（上層）支持ホール９２を形成する。（上層）メモリホール９１は（下層）メモリホール６１中のアモルファスシリコン膜８４を露出し、（上層）支持ホール９２は（下層）支持ホール７１中のアモルファスシリコン膜８５を露出する。
図８に示すとおり、（上層）メモリホール９１及び（上層）支持ホール９２を介して、アモルファスシリコン膜８４、８５をエッチング除去する。その結果、下層構造体１２及び上層構造体１４を連通するメモリホールと支持ホールが形成される。ここで、アモルファスシリコン膜８４、８５のエッチング除去は、トリメチル−２ヒドロキシエチルアンモニウムハイドロオキサイド（ＴＭＹ）によるウェットエッチングを用いることが望ましい。ＴＭＹは、本来はＳｉＯ2膜と十分な選択性が確保できるはずであるが、前述したとおり、支持ホール７１の底部付近に形成されたＳｉＯ2膜７３が破壊されてしまう場合がある。ＳｉＯ2膜７３が破壊された状態で、ＴＭＹを用いたウェットエッチングを行うと、エピタキシャル成長層７２（５２）や半導体基板１１に対してダメージを与え、結果、信頼性低下及び歩留まり低下の原因になってしまう。そこで、本実施形態においては、あらかじめボロンをドープしたボロン含有領域７４をＳｉＯ2膜７３の直下に形成しておく。その結果、ＳｉＯ2膜７３の破壊が、その直下にボロン含有領域７４によって、抑制される。
図９に示すとおり、ＳｉＯ2膜６３及びＳｉＯ2膜７３をエッチング除去し、メモリホール及び支持ホールの内部に、エピタキシャル成長層６２、７２と電気的に接続した、メモリピラー４１及び支持ピラー５１をそれぞれ形成する。前述したとおり、メモリピラー４１及び支持ピラー５１は、外周側から中心にむかって、二酸化シリコン膜、窒化シリコン膜、二酸化シリコン膜、アモルファス又は多結晶シリコン膜、二酸化シリコン膜が積層されている。これらメモリピラー４１及び支持ピラー５１を形成する場合は、窒化シリコン膜、二酸化シリコン膜、アモルファス又は多結晶シリコン膜、二酸化シリコン膜の順番に薄膜を堆積する。
さらに引き続いて、下層構造体及び上層構造体の所定領域に図示しないスリットを掘り下げ、そのスリットより、下層構造体及び上層構造体に含まれるＳｉ3Ｎ4膜（ダミー膜）を一括して除去する。その結果、Ｓｉ3Ｎ4膜（ダミー膜）が存在していた部分に空洞が生じる。支持ピラーは、Ｓｉ3Ｎ4膜（ダミー膜）が除去された時点で、引き出し領域ＨＵＲのＳｉＯ2膜（絶縁膜）が空洞の存在によって撓むことを抑制し、形状を維持できるように設けられている。そして、その空洞にタングステン等の金属を埋め込むことによって、図２で説明した導電膜２０〜２４、３１〜３４が形成される。
続いて、マスクを用いて周辺回路領域ＰＥＲにある上層構造体１４を選択的に開口し、（上層）トランジスタコンタクトホール９３を形成する。（上層）トランジスタコンタクトホール９３は（下層）トランジスタコンタクトホール８３中のアモルファスシリコン膜８６を露出する。（上層）トランジスタコンタクトホール９３を介して、アモルファスシリコン膜８６をエッチング除去する。その結果、下層構造体１２及び上層構造体１４を連通するトランジスタコンタクトホールが形成される。トランジスタコンタクトホールの内部に、トランジスタ８０と電気的に接続した、配線ピラー５７（第５の柱状体）を形成する。配線ピラー５７は、タングステン等の金属を埋め込むことによって形成される。
以上の一連の工程で、図２および図９に示した構成の半導体記憶装置を製造することができる。
ＭＣＲ メモリセル領域
ＨＵＲ 引き出し領域
１２ 下層構造体
１４ 上層構造体
２０〜２４、３１〜３４ 導電膜
４１ メモリピラー
５１ 支持ピラー
ＨＵＲ 引き出し領域
１２ 下層構造体
１４ 上層構造体
２０〜２４、３１〜３４ 導電膜
４１ メモリピラー
５１ 支持ピラー
Claims (14)
- 第１の領域及び第２の領域を有する半導体基板と、
それぞれが前記第１の領域及び前記第２の領域にまたがって形成された複数の第１の導電膜及び複数の第１の絶縁膜が交互に積層された第１の構造体と、
前記第１の領域において前記第１の構造体を貫通して配置され、前記半導体基板側に第１のエピタキシャル成長層を有する、第１の柱状体部と、
前記第２の領域において前記第１の構造体を貫通して配置され、前記半導体基板側に第２のエピタキシャル成長層を有する、第２の柱状体部と、
それぞれが前記第１の領域及び前記第２の領域にまたがって形成された複数の第２の導電膜及び複数の第２の絶縁膜が交互に積層され、前記第１の構造体の前記半導体基板とは反対側に形成された第２の構造体と、
前記第１の領域において前記第２の構造体を貫通して配置され、前記第１の柱状体部と接する、第３の柱状体部と、
前記第２の領域において前記第２の構造体を貫通して配置され、前記第２の柱状体部と接する、第４の柱状体部と、
を具備し、
前記第２のエピタキシャル成長層の一部にボロンを含むボロン含有領域を有することを特徴とする半導体記憶装置。 - 前記第１の領域にて、前記第１の柱状体部及び前記第３の柱状体部は前記第１の導電膜及び前記第２の導電膜とともに不揮発性メモリストリングとして機能し、
前記第２の領域にて、前記第１の導電膜と前記第２の導電膜は前記不揮発性メモリストリングからの引出電極として機能することを特徴とする請求項１記載の半導体記憶装置。 - 前記半導体基板は、さらに、第３の領域を有し、
前記半導体記憶装置は、
前記第３の領域に、前記半導体基板にトランジスタと、
前記トランジスタ上に、前記トランジスタのソース、ドレイン又はゲートと電気的に接続された第５の柱状体部と、をさらに具備することを特徴とする、請求項１記載の半導体記憶装置。 - 前記第１の柱状体部の断面積よりも、前記第２の柱状体部の断面積が大きいことを特徴とする、請求項１記載の半導体記憶装置。
- 前記第１の柱状体部の配置密度よりも、前記第２の柱状体部の配置密度が小さいことを特徴とする、請求項１記載の半導体記憶装置。
- 前記ボロン含有領域のボロン濃度は、１×１０18ｃｍ-3以上であることを特徴とする、請求項１記載の半導体記憶装置。
- 前記第１のエピタキシャル成長層のボロン濃度は、前記ボロン含有領域のボロン濃度よりも低いことを特徴とする請求項１記載の半導体記憶装置。
- 第１の領域及び第２の領域を有する半導体基板上に、前記第１の領域及び前記第２の領域にまたがる様に、複数の第１のダミー膜及び複数の第１の絶縁膜が交互に積層された第１の構造体を形成し、
前記第１の領域において前記第１の構造体を貫通して前記半導体基板に達する第１の開口と、前記第２の領域において前記第１の構造体を貫通して前記半導体基板に達する第２の開口とを形成し、
前記半導体基板側からエピタキシャル成長をさせ、前記第１の開口の中に第１のエピタキシャル成長層を形成するとともに前記第２の開口の中に第２のエピタキシャル成長層を形成し、
前記第１のエピタキシャル成長層及び前記第２のエピタキシャル成長層の表面にそれぞれ第１のストッパー絶縁膜及び第２のストッパー絶縁膜を形成し、
前記第２のエピタキシャル成長層中にボロンをドープし、
前記第１の開口及び前記第２の開口をそれぞれ第１の犠牲膜及び第２の犠牲膜で埋め込み、
前記第１の開口及び前記第２の開口がそれぞれ第１の犠牲膜及び第２の犠牲膜で埋め込まれた前記第１の構造体の上に、前記第１の領域及び前記第２の領域にまたがる様に、複数の第２のダミー膜及び複数の第２の絶縁膜とが交互に積層された第２の構造体を形成し、
前記第１の領域において前記第２の構造体を貫通して前記第１の犠牲膜に達する第３の開口と、前記第２の領域において前記第２の構造体を貫通して前記第２の犠牲膜に達する第４の開口とを形成し、
前記第１のストッパー絶縁膜及び前記第２のストッパー絶縁膜によって前記第１のエピタキシャル成長層及び前記第２のエピタキシャル成長層を保護しつつ前記第３の開口及び前記第４の開口を通じて前記第１の開口内の前記第１の犠牲膜及び前記第２の開口内の前記第２の犠牲膜を除去し、
前記第１の開口内に第１の柱状体部を形成し、前記第３の開口内に前記第１の柱状体部と接した第３の柱状体部を形成し、前記第２の開口内に第２の柱状体部を形成し、前記第４の開口内に前記第２の柱状体部と接した第４の柱状体部を形成し、
前記複数の第１のダミー膜、前記複数の第２のダミー膜を除去し、除去された部分に導電膜を形成する、
ことを特徴とする半導体記憶装置の製造方法。 - 前記複数の第２のダミー膜を除去したときに、前記第２の柱状体部と前記第４の柱状体部は前記第２の領域において前記第１の絶縁膜又は前記第２の絶縁膜を支えることを特徴とする請求項８記載の半導体記憶装置の製造方法。
- 前記半導体基板は、さらに、第３の領域を有し、
前記半導体基板の前記第３の領域にソース、ドレイン及びゲートを有するトランジスタを形成し、
前記トランジスタ上に第５の絶縁膜を形成し、
前記第１の開口及び前記第２の開口が形成された前記第１の構造体を覆うとともに、前記第５の絶縁膜の一部を覆うフォトマスクを用いて前記第５の絶縁膜に前記ソース、ドレイン及びゲートのいずれか至るコンタクトホールを形成し、
前記第１の開口及び前記第２の開口をそれぞれ前記第１の犠牲膜及び前記第２の犠牲膜で埋め込む際に、前記コンタクトホールを第３の犠牲膜で埋め込む、
ことを特徴とする請求項８記載の半導体記憶装置の製造方法。 - 前記第１の柱状体部の断面積よりも、前記第２の柱状体部の断面積が大きいことを特徴とする、請求項８記載の半導体記憶装置の製造方法。
- 前記第１の柱状体部の配置密度よりも、前記第２の柱状体部の配置密度が小さいことを特徴とする、請求項８記載の半導体記憶装置の製造方法。
- 前記第２のエピタキシャル成長層中にボロンをドープする工程は、イオン注入によって行い、イオンの注入量は１×１０15ｃｍ-2以上であることを特徴とする請求項８記載の半導体記憶装置の製造方法。
- 前記第２のエピタキシャル成長層中にボロンをドープする工程は、イオン注入によって行い、前記第１のエピタキシャル成長層のボロン濃度よりも、前記第２のエピタキシャル成長層のボロン濃度のほうが高くなるように行うことを特徴とする請求項８記載の半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020046846A JP2021150397A (ja) | 2020-03-17 | 2020-03-17 | 半導体記憶装置及びその製造方法 |
| TW109126492A TWI757815B (zh) | 2020-03-17 | 2020-08-05 | 半導體記憶裝置及其製造方法 |
| CN202010799599.5A CN113410247B (zh) | 2020-03-17 | 2020-08-11 | 半导体存储装置及其制造方法 |
| US17/010,751 US11462555B2 (en) | 2020-03-17 | 2020-09-02 | Semiconductor storage device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020046846A JP2021150397A (ja) | 2020-03-17 | 2020-03-17 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2021150397A true JP2021150397A (ja) | 2021-09-27 |
Family
ID=77677322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020046846A Pending JP2021150397A (ja) | 2020-03-17 | 2020-03-17 | 半導体記憶装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US11462555B2 (ja) |
| JP (1) | JP2021150397A (ja) |
| CN (1) | CN113410247B (ja) |
| TW (1) | TWI757815B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20240090213A1 (en) * | 2022-09-08 | 2024-03-14 | Applied Materials, Inc. | Sacrificial layer for forming merged high aspect ratio contacts in 3d nand memory device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9356043B1 (en) * | 2015-06-22 | 2016-05-31 | Sandisk Technologies Inc. | Three-dimensional memory devices containing memory stack structures with position-independent threshold voltage |
| US9576967B1 (en) * | 2016-06-30 | 2017-02-21 | Sandisk Technologies Llc | Method of suppressing epitaxial growth in support openings and three-dimensional memory device containing non-epitaxial support pillars in the support openings |
| KR102549967B1 (ko) | 2017-11-21 | 2023-06-30 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| JP2019096729A (ja) | 2017-11-22 | 2019-06-20 | 東芝メモリ株式会社 | 半導体記憶装置 |
| JP2019160871A (ja) * | 2018-03-08 | 2019-09-19 | 東芝メモリ株式会社 | 半導体装置の製造方法および半導体記憶装置 |
| JP2019161012A (ja) * | 2018-03-13 | 2019-09-19 | 東芝メモリ株式会社 | 記憶装置 |
| JP2019161042A (ja) | 2018-03-14 | 2019-09-19 | 東芝メモリ株式会社 | 半導体装置 |
| WO2019222963A1 (en) | 2018-05-24 | 2019-11-28 | Yangtze Memory Technologies Co., Ltd. | Methods for repairing substrate lattice and selective epitaxy processing |
| JP2020035921A (ja) * | 2018-08-30 | 2020-03-05 | キオクシア株式会社 | 半導体記憶装置 |
| JP2020043189A (ja) | 2018-09-10 | 2020-03-19 | キオクシア株式会社 | 半導体記憶装置 |
-
2020
- 2020-03-17 JP JP2020046846A patent/JP2021150397A/ja active Pending
- 2020-08-05 TW TW109126492A patent/TWI757815B/zh active
- 2020-08-11 CN CN202010799599.5A patent/CN113410247B/zh active Active
- 2020-09-02 US US17/010,751 patent/US11462555B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| TWI757815B (zh) | 2022-03-11 |
| CN113410247B (zh) | 2024-02-09 |
| US20210296355A1 (en) | 2021-09-23 |
| CN113410247A (zh) | 2021-09-17 |
| TW202137509A (zh) | 2021-10-01 |
| US11462555B2 (en) | 2022-10-04 |
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