JP2021150605A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】三次元ＮＡＮＤ型フラッシュメモリの電気的特性を向上すること。【解決手段】本発明の実施形態にかかる半導体記憶装置は、半導体基板と、半導体基板上に複数の導電膜及び複数の絶縁膜が交互に積層された構造体と、構造体を貫通する柱状体とを備え、複数の導電膜は複数の第１の導電膜と、複数の第１の導電膜よりも半導体基板側に配置される少なくとも１つの第２の導電膜を含み、柱状体は複数の第１の導電膜とともに複数の不揮発性メモリセルの一部として機能するとともに、少なくとも１つの第２の導電膜とともにソース側セレクトゲートトランジスタの一部として機能し、半導体基板に接する部分にボロンとカーボンがドープされている第１のエピタキシャル成長層を有する。【選択図】 図１

Description

本開示の実施形態は半導体記憶装置及びその製造方法に関する。

半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。このＮＡＮＤ型フラッシュメモリを大容量化するために、多くのメモリセルを積層した構成をとる三次元ＮＡＮＤ型フラッシュメモリが実用化されている。このような積層型の三次元ＮＡＮＤ型フラッシュメモリにおいては、電気的特性を向上することが課題となる。

米国特許出願公開第２０１９／０２８７９９２号明細書

三次元ＮＡＮＤ型フラッシュメモリの電気的特性を向上する。

本実施形態にかかる半導体記憶装置は、半導体基板と、半導体基板上に複数の導電膜及び複数の絶縁膜が交互に積層された構造体と、構造体を貫通する柱状体と、を備え、複数の導電膜は複数の第１の導電膜と、複数の第１の導電膜よりも半導体基板側に配置される少なくとも１つの第２の導電膜を含み、柱状体は複数の第１の導電膜とともに複数の不揮発性メモリセルの一部として機能するとともに、少なくとも１つの第２の導電膜とともにソース側セレクトゲートトランジスタの一部として機能し、半導体基板に接する部分にボロンとカーボンがドープされている第１のエピタキシャル成長層を有する。

本発明の実施形態にかかる半導体記憶装置を説明する断面図である。 本発明の実施形態にかかる半導体記憶装置の製造方法を説明する断面図である。 本発明の実施形態にかかる半導体記憶装置の製造方法を説明する断面図である。 本発明の実施形態にかかる半導体記憶装置の製造方法を説明する断面図である。 本発明および比較例の実施形態にかかる半導体記憶装置のソース側セレクトゲートトランジスタの閾値電圧の分布を示す図である。 本発明の変形例にかかる半導体記憶装置を説明する断面図である。

以下、本実施形態にかかる不揮発性半導体記憶装置を図面を参照して具体的に説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図面において、既出の図面に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。

同一のプロセスにより形成された複数の膜は、同一の層構造を有し、かつ、同一の材料で構成される。本明細書においては、複数の膜がそれぞれ異なる機能又は役割を果たす場合であっても、このように同一のプロセスにより形成された複数の膜は、それぞれ同一の層に存在する膜として扱う。

［半導体記憶装置の構成］
本発明の実施形態にかかる半導体記憶装置の構成について、図１を用いて説明する。図１は本発明の実施形態にかかる半導体記憶装置１を説明する断面図である。

半導体記憶装置１はＮＡＮＤ型フラッシュメモリ装置であり、半導体基板１０上に３次元配置されたメモリセルを含む。具体的には、半導体基板１０と垂直方向にソース側セレクトゲートトランジスタ、多数、例えば６４個のメモリセルトランジスタ、及びドレイン側セレクトゲートトランジスタが直列に接続されてメモリストリングを構成している。なお、直列に接続された多数のメモリセルトランジスタの両端、または多数のメモリセルトランジスタ間のうちの一部の間に、ダミーセルトランジスタを含んでも良い。

図１に示すように、半導体基板１０には、半導体基板１０と平行に配置された複数の導電膜及び複数の絶縁膜が交互に積層された構造体が配置される。この複数の導電膜がメモリストリングの各トランジスタに接続されたソース側セレクトゲート線１２、ワード線１４、１６、１７、１８・・・に対応する。図１では１層のソース側セレクトゲート線１２、４層のワード線１４、１６、１７、１８しか示されていないが、各導電膜の数は特に限定されない。図１においてはメモリセル領域の積層構造体の下層側のみを示したが、この積層構造体は例えば、引き出し領域にも延在している。また、図１には示していないが、積層構造体の上層側にはドレイン側セレクトゲート線が配置され、さらに積層構造体の上にはビット線が配置される。半導体基板１０は、ｎ型領域（半導体基板１０がｎ型であってもよいし、半導体基板１０の一部に設けられたｎ型領域であってもよい。）中に形成されたｐ型のウェルＰｗｅｌｌが配置されたシリコン単結晶基板である。複数の導電膜には、例えばタングステン等の導電体を用いる。複数の絶縁膜には、例えば二酸化シリコン等の絶縁体を用いる。

積層構造体を貫通するメモリホール２０には、メモリピラー（柱状体）３０が配置される。メモリピラー３０の底部は、半導体基板１０のｐ型のウェルＰｗｅｌｌに達しており、これと電気的に接続されている。メモリピラー３０は、第１のエピタキシャル成長層２１、第２のエピタキシャル成長層２２、並びにゲート絶縁膜３６および半導体ピラー３７を含む。第１のエピタキシャル成長層２１および第２のエピタキシャル成長層２２は後述するとおり、シリコン単結晶を用いた半導体基板１０上にシリコン単結晶をエピタキシャル成長させて形成する。第１のエピタキシャル成長層２１は、メモリピラー３０の底部に半導体基板１０と接して配置される。第１のエピタキシャル成長層２１は、半導体基板１０に一部または全部埋め込まれていてもよい。第２のエピタキシャル成長層２２は、第１のエピタキシャル成長層２１上に配置される。ゲート絶縁膜３６および半導体ピラー３７は、第２のエピタキシャル成長層２２上に配置される。すなわち、第２のエピタキシャル成長層２２は、第１のエピタキシャル成長層２１とゲート絶縁膜３６および半導体ピラー３７との間に配置される。

第２のエピタキシャル成長層２２は、絶縁体２３を介してソース側セレクトゲート線１２に包囲され、ソース側セレクトゲートトランジスタの一部となる。すなわち、第１のエピタキシャル成長層２１は、ソース側セレクトゲート線１２よりも半導体基板１０側に配置されている。第１のエピタキシャル成長層２１と第２のエピタキシャル成長層２２との境界は、ソース側セレクトゲート線１２と半導体基板１０の間に配置されている。

第１のエピタキシャル成長層２１には、ボロンとカーボンがドープされている。第１のエピタキシャル成長層２１のボロン密度は１×１０¹⁸ｃｍ^-3以上１×１０¹⁹ｃｍ^-3以下であることが好ましい。第１のエピタキシャル成長層２１のボロン密度が上記範囲内であることで、ソース側セレクトゲートトランジスタ特性のマージン確保を確保することができる。第１のエピタキシャル成長層２１のボロン密度が１×１０¹⁸ｃｍ^-3以下であると、導電率が低下する。第１のエピタキシャル成長層２１のボロン密度が１×１０¹⁹ｃｍ^-3以上であると、ソース側セレクトゲートトランジスタの閾値電圧が上昇する。

第１のエピタキシャル成長層２１のカーボン密度は１×１０¹⁷ｃｍ^-3以上１×１０¹⁹ｃｍ^-3以下であることが好ましい。第１のエピタキシャル成長層２１のカーボン密度が上記範囲内であることで、第１のエピタキシャル成長層２１中のボロンが（例えば、後の熱工程で）空乏中を拡散することを抑制することができ、ソース側セレクトゲートトランジスタの閾値電圧の分布幅が広がること（閾値電圧のばらつき）を抑制することができる。第１のエピタキシャル成長層２１のカーボン密度が１×１０¹⁷ｃｍ^-3以下であると、ボロンの拡散を抑制する効果が低減する。第１のエピタキシャル成長層２１のカーボン密度が１×１０¹⁹ｃｍ^-3以上であると、ボロンのホールの供給を阻害する。

図５に、本実施形態および比較例に係るソース側セレクトゲートトランジスタの閾値電圧の分布を示す。図５に、本実施形態に係るボロンとカーボンがドープされている第１のエピタキシャル成長層２１を有する各ソース側セレクトゲートトランジスタの閾値電圧の分布（４２）と、比較例に係るボロンがドープされている（カーボンはドープされていない）第１のエピタキシャル成長層を有する各ソース側セレクトゲートトランジスタの閾値電圧の分布（４１）とを示す。４１と４２を比較すると、本実施形態に係る半導体記憶装置１はボロンとカーボンがドープされている第１のエピタキシャル成長層２１を有することで、各ソース側セレクトゲートトランジスタの閾値電圧のばらつきが抑制され、閾値電圧の分布（４２）幅が広がることを抑制することができることがわかる。本実施形態に係る半導体記憶装置１は、このような構成を有することでソース側セレクトゲートトランジスタの閾値電圧の分布幅が広がること（閾値電圧のばらつき）を抑制することができ、ソース側セレクトゲートトランジスタのリーク電流を抑制することができる。

第１のエピタキシャル成長層２１のボロンとカーボンは、エピタキシャル成長させながらドープする。第１のエピタキシャル成長層２１のカーボン密度は、第１のエピタキシャル成長層２１のボロン密度より低いことが好ましい。

第２のエピタキシャル成長層２２は、ボロンとカーボンがほとんどドープされていない（ボロン密度とカーボン密度が１×１０¹²ｃｍ^-3以下）、いわゆるノンドープ層（ｉ型）である。したがって、第２のエピタキシャル成長層２２のカーボン密度は、第１のエピタキシャル成長層２１のカーボン密度よりも低い。第２のエピタキシャル成長層２２のボロン密度は、第１のエピタキシャル成長層２１のボロン密度よりも低い。

メモリホール２０の内部の第２のエピタキシャル成長層２２の上には、メモリホール２０の内側に接するゲート絶縁膜３６及びゲート絶縁膜３６の内側に接する半導体ピラー３７が配置される。半導体ピラー３７は、外周側から中心側に向かって、アモルファス又は多結晶シリコン膜３４、二酸化シリコン膜３５が積層されている。ゲート絶縁膜３６は、外周側から中心側に向かって二酸化シリコン膜３１、窒化シリコン膜３２、二酸化シリコン膜３３が積層されている。半導体ピラー３７は、ゲート絶縁膜３６を介してワード線１４、１６、１７、１８・・・に包囲され、窒化シリコン膜３２にキャリアをトラップする不揮発性メモリセルの一部として機能する。

半導体基板１０のｐ型のウェルＰｗｅｌｌ中には、高濃度のｎ型領域１９が配置される。ｎ型領域１９の上には半導体基板１０と垂直方向に延伸するソース線４０が配置され、電気的に接続されている。ソース線４０は複数の導電膜１２、１４、１６、１７、１８・・・とは絶縁されている。

［半導体記憶装置の製造工程］
図２〜４は本発明の実施形態にかかる半導体記憶装置の製造方法を説明する断面図である。

図２に示すとおりシリコン単結晶からなる半導体基板１０上に、複数のＳｉＯ₂膜（絶縁膜）１１、１３、１５・・・および複数のＳｉ₃Ｎ₄膜（ダミー膜）１２’、１４’、１６’、１７’、１８’・・・が交互に積層された積層構造体を形成する。これらのＳｉＯ₂膜（絶縁膜）及びＳｉ₃Ｎ₄膜（ダミー膜）はＣＶＤ装置を用いて堆積される。

続いて、マスクを用いて選択的に積層構造体をドライエッチングすることによって、メモリホール２０を形成する。メモリホール２０は半導体基板１０を露出する。このとき、メモリホール２０の底面は、半導体基板１０の上面より低く形成されてもよい。すなわち、積層構造体のエッチングによって、半導体基板１０が一部エッチングされてもよい。

図３に示すように、メモリホール２０底部の半導体基板１０を種結晶としてシリコン単結晶のエピタキシャル成長を行う。シリコン単結晶のエピタキシャル成長もＣＶＤ装置を用いて行い、第１のエピタキシャル成長層２１を形成する。第１のエピタキシャル成長層２１のエピタキシャル成長とともに、ボロンおよびカーボンをドープする。エピタキシャル成長に用いるＳｉ原料ガスとしては、モノシラン（ＳｉＨ₄）、ジクロロシラン（ＳｉＨ₂Ｃｌ₂）、トリクロロシラン（ＳｉＨＣｌ₃）などを用いることができる。ボロンのドーピングに用いるＢ原料ガスとしては、ジボラン（Ｂ₂Ｈ₆）などを用いることができる。カーボンのドーピングに用いるＣ原料ガスとしては、テトラクロロメタン（ＣＣｌ₄）などを用いることができる。第１のエピタキシャル成長層２１のボロン密度は１×１０¹⁸ｃｍ^-3以上１×１０¹⁹ｃｍ^-3以下になるように形成する。第１のエピタキシャル成長層２１のカーボン密度は１×１０¹⁷ｃｍ^-3以上１×１０¹⁹ｃｍ^-3以下になるように形成する。本実施形態において第１のエピタキシャル成長層２１は、メモリホール２０底部から複数のＳｉ₃Ｎ₄膜（ダミー膜）の最下層１２’の下まで形成する。

図４に示すように、メモリホール２０内の第１のエピタキシャル成長層２１を種結晶としてシリコン単結晶のエピタキシャル成長を行う。シリコン単結晶のエピタキシャル成長もＣＶＤ装置を用いて行い、第１のエピタキシャル成長層２１と電気的に接続した第２のエピタキシャル成長層２２を形成する。第２のエピタキシャル成長層２２のエピタキシャル成長はノンドープとなるように、すなわち第２のエピタキシャル成長層２２のボロン密度は１×１０¹²ｃｍ^-3以下、および第２のエピタキシャル成長層２２のカーボン密度は１×１０¹²ｃｍ^-3以下になるように行う。本実施形態において第２のエピタキシャル成長層２２は、第１のエピタキシャル成長層２１の上面から複数のＳｉ₃Ｎ₄膜（ダミー膜）の下から２番目の層の下まで形成する。すなわち、第２のエピタキシャル成長層２２の上面は、複数のＳｉ₃Ｎ₄膜（ダミー膜）の最下層１２’と下から２番目の層１４’との間に位置するように形成する。

図には示さなかったが、第２のエピタキシャル成長層２２を形成した後、メモリホール２０の内部に、ゲート絶縁膜３６および第２のエピタキシャル成長層２２と電気的に接続した半導体ピラー３７をそれぞれ形成する。ゲート絶縁膜３６および半導体ピラー３７は、外側（メモリホール２０の内側面）から、二酸化シリコン膜３１、窒化シリコン膜３２、二酸化シリコン膜３３、アモルファス又は多結晶シリコン膜３４、二酸化シリコン膜３５の順番に薄膜を堆積する。

さらに、図示しないスリットを掘り下げ、そのスリットより、積層構造体に含まれるＳｉ₃Ｎ₄膜（ダミー膜）１２’、１４’、１６’、１７’、１８’・・・を一括して除去する。その結果、Ｓｉ₃Ｎ₄膜（ダミー膜）が存在していた部分に空洞が生じる。

Ｓｉ₃Ｎ₄膜（ダミー膜）の最下層１２’が存在していた部分の空洞は、第２のエピタキシャル成長層２２の側面を露出する。この空洞から第２のエピタキシャル成長層２２の側面を熱酸化して絶縁体２３を形成する。このとき、Ｓｉ₃Ｎ₄膜（ダミー膜）のその他の層１４’、１６’、１７’、１８’・・・が存在していた部分の空洞は、ゲート絶縁膜３６の二酸化シリコン膜３１を露出する。そして、これらの空洞にタングステン等の金属を埋め込むことによって、図１で説明した導電膜１２，１４、１６、１７、１８・・・が形成される。

以上の一連の工程で、図１に示した構成の半導体記憶装置１を製造することができる。
［半導体記憶装置の変形例］
本発明の変形例にかかる半導体記憶装置の構成について、図６を用いて説明する。図６は本発明の変形例にかかる半導体記憶装置を説明する断面図である。

本変形例にかかる半導体記憶装置１ａは、２層のソース側セレクトゲート線１２ａ、１２ｂを有すること以外、上述した半導体記憶装置１と同様であることから、共通する部分については説明を省略する。

本変形例にかかる半導体記憶装置１ａは、２層のソース側セレクトゲート線１２ａ、１２ｂを有する。第２のエピタキシャル成長層２２は、絶縁体２３を介してソース側セレクトゲート線１２ａに包囲され、ソース側セレクトゲートトランジスタの一部として機能する。すなわち、第１のエピタキシャル成長層２１は、ソース側セレクトゲート線１２ａよりも半導体基板１０側に配置されている。第１のエピタキシャル成長層２１と第２のエピタキシャル成長層２２との境界は、ソース側セレクトゲート線１２ａとソース側セレクトゲート線１２ｂの間に配置されている。しかしながらこれに限定されず、第１のエピタキシャル成長層２１と第２のエピタキシャル成長層２２との境界は、ソース側セレクトゲート線１２ｂと半導体基板１０の間に配置されてもよい。

１、１ａ 半導体記憶装置、１０ 半導体基板、１２ ソース側セレクトゲート線、２１ 第１のエピタキシャル成長層、２２ 第２のエピタキシャル成長層、２３ 絶縁体、３０ メモリピラー、３６ ゲート絶縁膜、３７ 半導体ピラー

Claims (13)

1. 半導体基板と、
   半導体基板上に複数の導電膜及び複数の絶縁膜が交互に積層された構造体と、
   前記構造体を貫通する柱状体と、
   を備え、
   前記複数の導電膜は複数の第１の導電膜と、前記複数の第１の導電膜よりも前記半導体基板側に配置される少なくとも１つの第２の導電膜を含み、
   前記柱状体は前記複数の第１の導電膜とともに複数の不揮発性メモリセルの一部として機能するとともに、前記少なくとも１つの第２の導電膜とともにソース側セレクトゲートトランジスタの一部として機能し、前記半導体基板に接する部分にボロンとカーボンがドープされている第１のエピタキシャル成長層を有する半導体記憶装置。
2. 前記柱状体は、前記不揮発性メモリセルと前記第１のエピタキシャル成長層との間に第２のエピタキシャル成長層を有する、請求項１記載の半導体記憶装置。
3. 前記第２のエピタキシャル成長層のカーボン密度は、前記第１のエピタキシャル成長層のカーボン密度よりも低く、
   前記第２のエピタキシャル成長層のボロン密度は、前記第１のエピタキシャル成長層のボロン密度よりも低い、請求項２記載の半導体記憶装置。
4. 前記第１のエピタキシャル成長層にはカーボン密度が１×１０¹⁷ｃｍ^-3以上１×１０¹⁹ｃｍ^-3以下であり、ボロン密度が１×１０¹⁸ｃｍ^-3以上１×１０¹⁹ｃｍ^-3以下である領域が存在する、請求項１記載の半導体記憶装置。
5. 前記第１のエピタキシャル成長層のカーボン密度は、前記第１のエピタキシャル成長層のボロン密度よりも低いことを特徴とする請求項１記載の半導体記憶装置。
6. 前記第１のエピタキシャル成長層は、前記少なくとも１層の第２の導電膜よりも前記半導体基板側に配置される、請求項１記載の半導体記憶装置。
7. 半導体基板上に、複数のダミー膜及び複数の絶縁膜が交互に積層された構造体を形成し、
   前記構造体を貫通して前記半導体基板に達する開口を形成し、
   前記半導体基板側からボロンおよびカーボンをドープしながら前記開口の中に第１のエピタキシャル成長層を形成し、
   前記開口の中の第１のエピタキシャル成長層の上に、第２のエピタキシャル成長層を形成し、
   前記開口の中の第２のエピタキシャル成長層の上に、前記開口の内側に接するゲート絶縁膜及び前記ゲート絶縁膜の内側に接する半導体ピラーを形成し、
   前記複数のダミー膜を除去し、除去された部分に導電膜を形成する、
   ことを特徴とする半導体記憶装置の製造方法。
8. 前記第２のエピタキシャル成長層のボロン密度とカーボン密度が１×１０¹²ｃｍ^-3以下となるように、前記第２のエピタキシャル成長層を形成する、請求項７記載の半導体記憶装置の製造方法。
9. 前記第１のエピタキシャル成長層を形成することは、カーボン密度が１×１０¹⁷ｃｍ^-3以上１×１０¹⁹ｃｍ^-3以下であり、ボロン密度が１×１０¹⁸ｃｍ^-3以上１×１０¹⁹ｃｍ^-3以下である領域が存在する前記第１のエピタキシャル成長層を形成する請求項７記載の半導体記憶装置の製造方法。
10. 前記第１のエピタキシャル成長層を形成することは、前記第１のエピタキシャル成長層の成長中に、ボロン密度よりもカーボン密度のほうが低くなるよう形成する、請求項７記載の半導体記憶装置の製造方法。
11. 前記第１のエピタキシャル成長層を形成することは、前記第１のエピタキシャル成長層を前記半導体基板側から前記複数のダミー膜の下まで形成する、請求項７記載の半導体記憶装置の製造方法。
12. 前記第１のエピタキシャル成長層を形成することは、前記第１のエピタキシャル成長層を前記半導体基板側から前記複数のダミー膜の最下層の上まで形成する、請求項７記載の半導体記憶装置の製造方法。
13. 前記導電膜を形成することは、前記複数のダミー膜を除去した後、絶縁体を形成してから導電膜を形成する、請求項９記載の半導体記憶装置の製造方法。

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