CN107430996A - 具有抬高的有源区域的场效应晶体管及其制造方法 - Google Patents

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Abstract

一种具有较高击穿电压的场效应晶体管，可以通过以下步骤提供：在栅极堆叠体之上形成邻接电介质材料层，形成与栅极堆叠体横向地间隔的通孔腔，选择性沉积单晶半导体材料，以及将沉积的单晶半导体材料的上部转化为抬高的源极/漏极区域。通孔腔中的选择性沉积的单晶半导体材料的下部可以具有较低浓度的掺杂，由此有效地增大源极区域和漏极区域的边缘处的两个陡峭结之间的距离。可选地，可以在形成邻接电介质材料层之前形成用于附加器件的嵌入的有源区域。可以在形成与顶表面垂直地间隔的抬高的有源区域的同时形成接触基板的顶表面的升高的有源区域。

Description

具有抬高的有源区域的场效应晶体管及其制造方法
相关申请的交叉引用
本申请要求2015年5月28日提交的申请号为14/723，868的美国非临时申请的优先权，前述申请的整体内容通过引用整合于本文。
技术领域
本公开通常涉及一种半导体器件，并且特别地涉及一种具有抬高的有源区域的场效应晶体管及其制造方法。
背景技术
场效应晶体管的击穿特性受结轮廓的陡峭度的临近的影响。通常，有源区域越接近于栅电极，则场效应晶体管的击穿电压越低。换而言之，栅电极的近侧边缘与相邻重度掺杂半导体区域(其为源极区域或漏极区域)之间的距离越大，则场效应晶体管的击穿电压越高。然而，栅电极与有源区域之间的距离上的增大将场效应晶体管的尺寸增大并降低了器件密度，由此提高了每个器件的制造成本。
发明内容
根据本公开的方面，提供了半导体结构。半导体结构包括栅极电介质和栅电极，栅极电介质和栅电极覆于第一场效应晶体管的沟道之上；邻接电介质材料层，邻接电介质材料层横向地围绕栅电极；第一源极侧通孔腔，第一源极侧通孔腔从邻接电介质材料层的底表面延伸到邻接电介质材料层的顶表面；第一漏极侧通孔腔，第一漏极侧通孔腔从邻接电介质材料层的底表面延伸到邻接电介质材料层的顶表面；第一源极区域，第一源极区域位于第一源极侧通孔腔内；以及第一漏极区域，第一漏极区域位于第一漏极侧通孔腔内。第一源极区域和第一漏极区域中的每一个具有底表面，底表面位于邻接电介质材料层的底表面上方，并且与邻接电介质材料层的底表面垂直地间隔。
根据本公开的另一方面，提供了形成半导体结构的方法。在半导体基板之上形成至少一个栅极堆叠体。在基板之上形成邻接电介质材料层。邻接电介质材料层横向地围绕至少一个栅极堆叠体中的每一个。第一通孔腔的对形成为靠近至少一个栅极堆叠体之中的第一栅极堆叠体并且穿过邻接电介质材料层。第一通孔腔的对中的每一个从邻接电介质材料层的顶表面延伸到半导体基板的顶表面。第一外延柱结构的对形成在第一通孔腔的对的下部处。电掺杂剂被植入到外延柱结构的对的上部中。第一源极区域和第一漏极区域形成在第一外延柱结构的对的被植入的部分中。
附图说明
图1是根据本公开的实施例在栅极堆叠体和栅极间隔体形成之后的示例性半导体结构的垂直截面图。
图2是根据本公开的实施例在第二导电型嵌入的有源区域形成之后的示例性半导体结构的垂直截面图。
图3是根据本公开的实施例在第一导电型嵌入的有源区域形成之后的示例性半导体结构的垂直截面图。
图4是根据本公开的实施例在邻接电介质材料层形成之后的示例性半导体结构的垂直截面图。
图5是根据本公开的实施例在穿过邻接电介质材料层的通孔腔形成之后示例性半导体结构的垂直截面图。
图6是根据本公开的实施例在外延柱结构形成之后的示例性半导体结构的垂直截面图。
图7是根据本公开的实施例在第二导电型电掺杂剂的掩模植入之后的示例性半导体结构的垂直截面图。
图8是根据本公开的实施例在第一导电型电掺杂剂的掩模植入之后的示例性半导体结构的垂直截面图。
图9是根据本公开的实施例在金属-半导体合金部分形成之后的示例性半导体结构的垂直截面图。
图10是根据本公开的实施例在金属通孔结构形成之后的示例性半导体结构的垂直截面图。
图11是示例性半导体结构的第一可替代实施例的垂直截面图。
图12是示例性半导体结构的第二可替代实施例的垂直截面图。
图13是在通孔腔形成之后的示例性半导体结构的第三可替代实施例的垂直截面图。
图14是在抬高的有源区域和附加通孔腔形成之后的示例性半导体结构的第三可替代实施例的垂直截面图。
图15是在金属通孔结构形成之后的示例性半导体结构的第三可替代实施例的垂直截面图。
图16是根据本公开的实施例在穿过邻接电介质材料层的通孔腔形成之后的示例性半导体结构的第四可替代实施例的垂直截面图。
图17是在金属通孔结构形成之后的示例性半导体结构的第四可替代实施例的垂直截面图。
图18是在金属通孔结构形成之后的示例性半导体结构的第五可替代实施例的垂直截面图。
图19是整合了本公开的至少一个晶体管的示例性三维NAND存储器器件的垂直截面图。
具体实施方式
如上面所讨论的，本公开针对具有抬高的有源区域的场效应晶体管及其制造方法，在下面公开了其各方面。可以采用本公开的实施例以形成包含场效应晶体管的各种半导体结构。附图不是按比例绘制。在图示了元件的单个实例的情况下，可以复制元件的多个实例，除非明确描述了元件的复制的缺失或清楚地另有指明。诸如“第一”“第二”以及“第三”的序号仅用来识别相似的元件，且本公开的说明书和权利要求中可以采用不同的序号。如本文所用的，第一元件位于第二元件“上”可以是位于第二元件的表面的外侧上或位于第二元件的内侧上。如本文所用的，如果第一元件的表面与第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。
如本文所用的，“层”是指包含具有实质上均匀的厚度的区域的材料部分。层可以延伸在下层或上层的结构的整体之上，或可以具有比下层或上层结构的范围更小的范围。此外，层可以均质或非均质邻接结构的区域，其具有比邻接结构的厚度更小的厚度。例如，层可以位于邻接结构的顶表面与底表面之间的水平平面的任意对之间或在邻接结构的顶表面和底表面处。层可以水平地、垂直地和/或沿着锥形表面延伸。基板可以为层，可以包含其中的一个或多个层，和/或可以具有其之上、其上方和/或其下方的一个或多个层。
参考图1，示出了示例性半导体结构。示例性半导体结构包括包含半导体材料层10的基板。半导体材料层10可以包含至少一个单质半导体材料、至少一个III-V族化合物半导体材料、至少一个II-VI族化合物半导体材料、至少一个有机半导体材料或本领域已知的其他半导体材料。半导体材料层10可以为单晶半导体材料层。一个实施例中，半导体材料层10可以为单晶硅层。
半导体材料层10可以初始地形成为具有均匀厚度的层。半导体材料层10可以为半导体基板(即，体半导体基板(bulk semiconductor substrate))，或可以为基板的部分。在半导体材料层10为包含至少一个下层材料层的基板的最顶层的情况下，至少一个下层材料层可以包含另一半导体材料层和/或绝缘体层和/或导电材料层。例如，半导体材料层10可以为应变的(strained)或松弛的(relaxed)半导体材料层，其与具有跟半导体材料层10不同的晶格常数的下层半导体材料层外延对准。可替代地，半导体材料层10可以为绝缘体上半导体(SOI)基板中的顶部半导体层。半导体材料层10可以为本征的、p掺杂的或n掺杂的。如果是p掺杂的或n掺杂的，半导体材料层10可以具有在从1.0×1014/cm3至1.0×1018/cm3的范围内的掺杂剂浓度，尽管可以采用更高或更低的掺杂剂浓度。
如本文所用的，“半导体材料”是指具有在从1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，并且一经用电掺杂剂适当掺杂，能够产生具有在从1.0S/cm至1.0×105S/cm的范围内的电阻率的掺杂材料。如本文所用的，“电掺杂剂”是指对能带结构内的价带添加空穴的p型掺杂剂，或对能带结构内的导带添加电子的n型掺杂剂。如本文所用的，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用的，“绝缘体材料”或“电介质材料”是指具有小于1.0×10-6S/cm的电导率的材料。对于电导率的全部测量在标准条件下进行。
可选地，例如可以通过将各种导电型的电掺杂剂植入到半导体材料层10的表面部分中，在半导体材料层10内形成至少一个掺杂半导体阱(130，230，140，240)。可以采用图案化的光致抗蚀剂层(未示出)作为各种离子植入工艺期间的掩膜层。可以在各自的离子植入工艺之前，形成每个图案化的光致抗蚀剂层，并且在各自的离子植入工艺之后，可以例如通过灰化将其移除。电掺杂剂可以包含p型掺杂剂和n型掺杂剂。半导体材料层10的每个被植入的部分可以转化为掺杂半导体阱(130，230，140，240)。每个掺杂半导体阱(130，230，140，240)可以为p掺杂的或n掺杂的，且可以具有在从1.0×1015/cm3至1.0×1019/cm3的范围内的掺杂剂浓度，尽管可以采用更高或更低的掺杂剂浓度。尽管本公开描述为采用四个掺杂半导体阱，明确地设想了其中省略四个掺杂半导体阱中的一个或多个及基于其的器件的实施例。
说明性示例中，至少一个掺杂半导体阱(130，230，140，240)可以包括位于第一器件区域100中的第一掺杂半导体阱130、位于第二器件区域200中的第二掺杂半导体阱230、位于第三器件区域300中的第三掺杂半导体阱140以及位于第四器件区域400中的第四掺杂半导体阱240。一个实施例中，第一掺杂半导体阱130和第二掺杂半导体阱230可以具有第一导电型的掺杂，并且第三掺杂阱140和第四掺杂半导体阱240可以具有第二导电型的掺杂，第二导电型与第一导电型相反。一个实施例中，第一导电型可以为p型且第二导电型可以为n型。可替代地，第一导电型可以为n型且第二导电型可以为p型。
可选地，可以形成浅沟槽隔离结构20，以提供要后续形成的器件之间的电隔离。一个实施例中，浅沟槽隔离结构20可形成在掺杂半导体阱(130，230，140，240)之间的边界处。
栅极堆叠体层形成在基板的顶表面上。栅极堆叠体层可以包含例如栅极电介质层、栅极导体层以及栅极帽电介质层。可选地，可以采用图案化步骤来形成多个栅极电介质层，以提供具有各器件区域(100，200，300，400)上不同厚度的各栅极电介质部分。栅极导体层包含至少一个导电材料，比如掺杂半导体材料、金属材料和/或金属-半导体合金。例如，栅极导体层可以包含从底部到顶部为掺杂半导体层、导电金属氮化物层(比如钨氮化物层)以及金属层(比如钨层)的堆叠体。可选地，可以形成栅极导体层，以提供不同器件区域(100，200，300，400)上的不同的层堆叠体，以最优化器件性能。栅极帽电介质层包含至少一个电介质材料，如硅氧化物、硅氮化物、有机硅酸盐玻璃或其组合。
可以通过将光致抗蚀剂层施加在栅极堆叠体层之上，光刻地图案化光致抗蚀剂层，并且采用至少一个蚀刻工艺(其可以包含至少一个各向异性蚀刻工艺)将光致抗蚀剂层的图案转印到栅极堆叠体层中，来将栅极堆叠体层图案化到栅极堆叠体(50，52，58)中。栅极电介质层的每个剩余部分构成栅极电介质50，栅极导体层每个剩余部分构成栅电极52，并且栅极帽电介质层的每个剩余部分构成栅极帽电介质58。栅极电介质50、栅电极52以及栅极帽电介质58的堆叠体构成栅极堆叠体(50，52，58)。每个器件区域(100，200，300，400)中可以形成至少一个栅极堆叠体(50，52，58)。
可选地，可以采用掩模离子植入工艺植入电掺杂剂。一个实施例中，可以执行掩模离子植入工艺，以在第二和第四器件区域(200，400)中形成延伸有源区域。如本文所用的，“延伸有源区域”全体地是指源极延伸区域和漏极延伸区域。如本文所用的，“源极延伸区域”是指与具有跟源极区域相同类型掺杂的源极区域接触，并且具有比源极区域更低的掺杂剂浓度和比源极区域更小的厚度中的至少一个的区域。如本文所用的，“漏极延伸区域”是指与具有跟漏极区域相同类型掺杂的漏极区域接触，并且具有比漏极区域更低的掺杂剂浓度和比漏极区域的更小的厚度中的至少一个的区域。如本文所用的，“源极区域”是指提供穿过场效应晶体管的沟道的电荷载流子的区域。因此，源极区域具有与穿过沟道的电荷载流子相同导电型的掺杂。源极区域可以具有与场效应晶体管的沟道相反导电型的掺杂。例如，如果沟道中的电荷载流子为电子，则源极区域可以具有n型掺杂，并且如果沟道中的电荷载流子为空穴，则源极区域可以具有p型掺杂。如本文所用的，“漏极区域”是指穿过场效应晶体管的沟道的电荷载流子流入到其中的区域。漏极区域可以具有与场效应晶体管的沟道相反导电型的掺杂。如本文所用的，“有源区域”全体地是指源极区域和漏极区域。
可选地，栅极间隔体56可以形成在每个栅极堆叠体(50，52，58)周围。栅极间隔体56包含至少一个电介质材料，比如硅氧化物、硅氮化物、硅氮氧化物、有机硅酸盐玻璃或其组合。
可以采用植入掩模来植入P型掺杂剂和/或n型掺杂剂，以对掺杂半导体阱(130，230，140，240)的所选表面部分提供适当掺杂。例如，轻掺杂源极/漏极区域(未示出)可以形成在第一掺杂半导体阱130和第三掺杂半导体阱140的表面部分中。一个实施例中，每个轻掺杂源极/漏极区域可以具有与各自轻掺杂源极/漏极区域嵌入到其中的掺杂半导体阱的导电型相反导电型的掺杂。轻掺杂源极/漏极区域中的净掺杂剂浓度(即，多数掺杂剂的浓度减去少数掺杂剂的浓度)可以在从1.0×1014/cm3至1.0×1017/cm3的范围内，尽管也可以采用更高或更低的净掺杂剂浓度。如果存在，轻掺杂源极/漏极区域可以改善后续形成的场效应晶体管在源极区域与漏极区域之间的击穿抵抗力。
参考图2，第一光致抗蚀剂层43可以被施加在示例性结构之上，并且可以被光刻地图案化，以形成第二器件区域200中的开口，而第一、第三以及第四器件区域(100，300，400)被第一光致抗蚀剂层43遮掩。可以植入第二导电型电掺杂剂，以形成第一嵌入的有源区域232，其为第一嵌入的源极区域和第一嵌入的漏极区域的组合。如本文所用的，“嵌入的有源区域”“嵌入的源极区域”以及“嵌入的漏极区域”分别是指位于半导体材料部分内、且直接在半导体材料部分的顶表面之下、且具有均匀厚度、优选地在基板10中的栅极堆叠体下方的有源区域、源极区域以及漏极区域。第一嵌入的有源区域232为第二导电型嵌入的有源区域，即，具有第二导电型的掺杂的嵌入的有源区域。第二掺杂半导体阱230具有第一导电型的掺杂(其与第二导电型相反)，并且包含第二器件区域200中存在的场效应晶体管(其在本文中称为第二场效应晶体管)的沟道。可以例如通过灰化后续移除第一光致抗蚀剂层43。
参考图3，第二光致抗蚀剂层45可以被施加在示例性结构之上，并且可以被光刻地图案化，以形成第四器件区域400中的开口，而第一、第二以及第三器件区域(100，200，300)被第二光致抗蚀剂层45遮掩。可以植入第一导电型电掺杂剂，以形成第二嵌入的有源区域242，其为第二嵌入的源极区域和第二嵌入的漏极区域的组合。第二嵌入的有源区域242为第一导电型嵌入的有源区域，即，具有第一导电型的掺杂的嵌入的有源区域。第四掺杂半导体阱240具有第二导电型的掺杂，并且包含第四器件区域400中存在的场效应晶体管(其在本文中称为第四场效应晶体管)的沟道。可以例如通过灰化后续移除第二光致抗蚀剂层45。
可以执行活化退火，其将可选轻掺杂源极/漏极区域(未示出)和嵌入的有源区域(232，242)中植入的掺杂剂活化。活化退火可以为升高的温度下的快速热退火或炉式退火(furnace anneal)，其可以在从700℃至1100℃的范围内，尽管可以采用更高或更低的温度。
参考图4，可以通过至少一个电介质材料的沉积将邻接电介质材料层60形成在栅极堆叠体(50，52，58)之上。至少一个电介质材料可以包含硅氧化物、硅氮化物、硅氮氧化物以及有机硅酸盐玻璃中的一个或多个。邻接电介质材料层60横向地围绕栅极堆叠体(50，52，58)中的每一个。一个实施例中，邻接电介质材料层60包含硅氧化物层。可选地，可以例如通过化学机械平坦化(CMP)来将邻接电介质材料层60的顶表面平坦化。在邻接电介质材料层60的顶表面与电介质材料层60的最底表面之间测量的邻接电介质材料层60厚度t大于栅极堆叠体(50，52，58)的高度，并且可以在从100nm至1000nm的范围内，尽管可以采用更小或更大的厚度。
参考图5，光致抗蚀剂层(未示出)可以被施加在邻接电介质材料层60之上，并且可以被光刻地图案化，以形成其中的开口。开口形成在其中期望形成穿过邻接电介质材料层60的通孔腔的区域中。
执行各向异性蚀刻工艺，以穿过邻接电介质材料层60转印光致抗蚀剂层中的图案。通孔腔(169，269)被形成为穿过光致抗蚀剂层中的下层开口的容积中的邻接电介质材料层60。每个通孔腔(169，269)可以从邻接电介质材料层60的顶表面延伸到半导体基板内的各半导体材料部分的顶表面。各半导体材料部分可以包含第一和第二嵌入的有源区域(232，242)、第一掺杂半导体阱130以及第三掺杂半导体阱140。通孔腔(169，269)可以包含第一通孔腔169和第二通孔腔269，第一通孔腔169延伸到第一掺杂半导体阱130和第三掺杂半导体阱140的表面，并且第二通孔腔269延伸到第一和第二嵌入的有源区域(232，242)的表面。
一个实施例中，第一通孔腔169的对可以形成为靠近每个栅极堆叠体(50，52，58)且穿过第一和第三器件区域(100，300)中的邻接电介质材料层60。每个第一通孔腔169可以从邻接电介质材料层60的顶表面延伸到半导体基板的顶表面。
一个实施例中，第二通孔腔269的对可以从邻接电介质材料层60的顶表面延伸到第一和第二嵌入的有源区域(232，242)(即，嵌入的源极区域和嵌入的漏极区域)的顶表面。一个实施例中，可以形成每个第二通孔腔269，使得第二通孔腔269的底部处的开口的面积完全在下层嵌入的有源区域(232，242)的顶表面积内，并且小于下层嵌入的有源区域(232，242)的顶表面积。换而言之，第二通孔腔269的对内的每个通孔腔的底部处的每个开口的面积可以完全在下层嵌入的有源区域(232，242)(其可以选自嵌入的源极区域和嵌入的漏极区域)的顶表面积内，并且小于下层嵌入的有源区域(232，242)的顶表面积。
一个实施例中，第一掺杂半导体阱130的顶表面部分可以物理地暴露于第一器件区域100中的每个第一通孔腔169的底部处，并且第三掺杂半导体阱140的顶表面的部分可以物理地暴露于第三器件区域300中的每个第一通孔腔169的底部处。一个实施例中，第一嵌入的有源区域232的顶表面的部分可以物理地暴露于第二器件区域200中的每个第二通孔腔269的底部处，并且第二嵌入的有源区域242的顶表面的部分可以物理地暴露于第四器件区域400中的每个第二通孔腔269的底部处。每个通孔腔(169，269)可以具有垂直或锥形的侧壁。
一个实施例中，第一通孔腔169中的每一个可以具有比第二通孔腔269中的任一个更小的底部面积，比如第二通孔腔的面积的10-75％。一个实施例中，第一通孔腔169的平均底部面积可以小于第二通孔腔269的平均底部面积的一半。另一实施例中，第一通孔腔169的平均底部面积可以小于第二通孔腔269的平均底部面积的四分之一。
一个实施例中，每个第一通孔腔169的周界可以与最接近的栅极间隔体56的外周界横向地间隔。另一实施例中，栅极间隔体56的外侧壁的部分可以物理地暴露在第二腔269内侧。通常，第一通孔腔169的底部周界与最接近于第一通孔腔169的栅极堆叠体(50，52，58)之间的横向距离可以大于第二通孔腔269的底部周界与最接近于第二通孔腔269的栅极堆叠体(50，52，58)之间的横向距离。
参考图6，外延柱结构(6A，6B)可以由选择性外延工艺形成，其将单晶半导体材料直接沉积在各半导体材料部分(130，140，232，242)的物理地暴露的水平半导体表面上。如本文所用的，“外延柱结构”是指为单晶且与另一单晶结构接触并与之外延对准的柱结构。如本文所用的，“柱结构”是指具有由与高度无关的不变的周界限定的不变的水平截面形状的结构，或具有逐渐随着高度变化的逐渐变化的截面形状的结构。柱结构可以具有平面的底表面和平面的顶表面，对于本文的实施例中的一些是这种情况。
外延柱结构(6A，6B)可以包括单晶单质半导体材料(比如Si或Ge)、包含至少一个单质半导体材料的单晶半导体合金(比如硅-锗合金、硅-碳合金以及硅-锗-碳合金)、单晶化合物半导体材料(比如GaAs、InGaAs以及InGaAsP)或其组合。
在选择性外延工艺中，反应物和蚀刻剂可以同时地或交替地流通到包含示例性半导体结构的处理室中，以将单晶半导体材料沉积在物理地暴露的单晶半导体表面上，同时来自包含非晶电介质材料的电介质表面的半导体材料的沉积被抑制。可以通过半导体表面上的半导体材料的成核率与绝缘体表面上的半导体材料的成核率(其小于半导体表面上的半导体材料的成核率)之间的差异诱发选择性沉积。通过将蚀刻剂的流率选择为在半导体表面上的半导体材料的成核率与绝缘体表面上的半导体材料的成核率之间，选择性外延工艺可以仅生长来自半导体表面的半导体材料，同时抑制绝缘体表面上的半导体材料的沉积。
一个实施例中，可以通过选择性外延工艺将第一外延柱结构6A的对直接形成在第一器件区域100中的半导体基板内的第一掺杂半导体阱130上并与之外延对准。可以通过选择性外延工艺将第一外延柱结构6A的另一对直接形成在第三器件区域300中的半导体基板内的第三掺杂半导体阱140上并与之外延对准。可以通过选择性外延工艺将第二外延柱结构6B的对直接形成在第二器件区域200中的半导体基板内的第一嵌入的有源区域232上并与之外延对准。可以通过选择性外延工艺将第二外延柱结构6B的另一对直接形成在第四器件区域400中的半导体基板内的第二嵌入的有源区域242上并与之外延对准。
一个实施例中，第一外延柱结构6A的对可以形成在第一器件区域100中的第一通孔腔169的对的下部处，并且第一外延柱结构6A的另一对可以形成在第三器件区域300中的第一通孔腔169的另一对的下部处。第二外延柱结构6B的对可以形成在第二器件区域200中的第二通孔腔269的对的下部处，并且第二外延柱结构6B的另一对可以形成在第四器件区域400中的第二通孔腔269的另一对的下部处。
由于选择性外延工艺在每个通孔腔(169，269)中沉积相同的半导体材料，第一通孔腔169中的沉积的单晶半导体材料的部分可以具有与第二通孔腔269中的沉积单晶半导体材料部分相同的组分。因此，第一外延柱结构6A可以具有与第二外延柱结构6B相同的组分。
第一和第二外延柱结构(6A，6B)的半导体材料可以为本征半导体材料、p掺杂半导体材料或n掺杂半导体材料。一个实施例中，选择性外延工艺可以不将任何掺杂剂气体提供到处理室中，以避免沉积的半导体材料的任何有意掺杂。此情况下，“未掺杂半导体材料”可以沉积为第一和第二外延柱结构(6A，6B)的半导体材料。如本文所用的，“未掺杂半导体材料”是指采用在沉积工艺期间不引入任何外部掺杂剂气体的沉积工艺来沉积的半导体材料。未掺杂半导体材料可以是本征的，或可以具有p型掺杂或n型掺杂，其在处理室中存在来自之前执行的工艺的残留掺杂剂期间被引入，或通过“自掺杂(autodoping)”被引入到沉积的半导体材料中。如本文所用的，“自掺杂”是指由从基板的其上沉积半导体材料的部分蒸发的掺杂剂的沉积的半导体材料的掺杂。例如，从第一和第二嵌入的有源区域(232，242)的物理地暴露的表面蒸发的掺杂剂可以诱发自掺杂。未掺杂半导体材料是本征的，或具有低掺杂剂浓度(比如小于1.0×1016/cm3)。一个实施例中，第一和第二外延柱结构(6A，6B)可以为本征半导体材料或未掺杂半导体材料。
一个实施例中，可以用电掺杂剂的原位掺杂来形成第一和第二外延柱结构(6A，6B)的半导体材料。电掺杂剂可以具有第一导电型的掺杂或第二导电型的掺杂。
一个实施例中，可以用原位掺杂来形成第一和第二外延柱结构(6A，6B)，以整合第二导电型掺杂剂。第一和第二外延柱结构(6A，6B)中的第二导电型掺杂剂的浓度可以在从1.0×1015/cm3至1.0×1020/cm3的范围内，尽管可以采用更高或更低的掺杂剂浓度。一个实施例中，第一和第二外延柱结构(6A，6B)可以具有沿着垂直方向的掺杂剂浓度梯度。一个实施例中，第一和第二外延柱结构(6A，6B)内的掺杂剂浓度，如由原位掺杂所形成的，可以沿着垂直方向增大，即，随着距包含基板的顶表面的水平平面的距离而增大。一些实施例中，掺杂剂浓度上的梯度的存在可以减轻或或消除后续工艺步骤中植入附加掺杂剂的需要。一个实施例中，第一和第二外延柱结构(6A，6B)中的第二导电型掺杂剂的平均浓度可以在从1.0×1015/cm3至1.0×1018/cm3的范围内。一个实施例中，第一和第二外延柱结构(6A，6B)中的第二导电型掺杂剂的平均浓度可以在从1.0×1018/cm3至1.0×1019/cm3的范围内。一个实施例中，第一和第二外延柱结构(6A，6B)中的第二导电型掺杂剂的平均浓度可以在从1.0×1019/cm3至5.0×1019/cm3的范围内。
一个实施例中，图案化的光致抗蚀剂层可以被形成在示例性半导体结构之上，并且可以被光刻地图案化，以形成第三和第四器件区域(300，400)中的开口，同时覆盖第一和第二器件区域(100，200)。可以将第一导电型掺杂剂植入到第三和第四器件区域(300，400)内的第一和第二外延柱结构(6A，6B)的上部或整体中，以将第三和第四器件区域(300，400)内的第一和第二外延柱结构(6A，6B)的被植入的部分的掺杂的导电型改变为第一导电型。第三和第四器件区域(300，400)内的第一和第二外延柱结构(6A，6B)的被植入的部分中的第一导电型掺杂剂的净浓度(即，第一导电型掺杂剂的总浓度与第二导电型掺杂剂的总浓度之间的差异)可以在从1.0×1015/cm3至1.0×1020/cm3的范围内。可以选择植入掺杂剂的能量，使得第一和第二外延柱结构(6A，6B)可以具有沿着垂直方向的掺杂剂浓度梯度。一个实施例中，第一和第二外延柱结构(6A，6B)的被电掺杂剂植入的子集内的掺杂剂浓度可以沿着垂直方向增大，即，随着距包含基板的顶表面的水平平面的距离而增大。一些实施例中，掺杂剂浓度上的梯度的存在可以减轻或消除在后续工艺步骤中植入附加掺杂剂的需要。一个实施例中，植入的第一和第二外延柱结构(6A，6B)中的第一导电型掺杂剂的平均浓度可以在从1.0×1015/cm3至1.0×1018/cm3的范围内。一个实施例中，植入的第一和第二外延柱结构(6A，6B)中的第一导电型掺杂剂的平均浓度可以在从1.0×1018/cm3至1.0×1019/cm3的范围内。一个实施例中，植入的第一和第二外延柱结构(6A，6B)中的第一导电型掺杂剂的平均浓度可以在从1.0×1019/cm3至5.0×1019/cm3的范围内。
一个实施例中，第三器件区域300中的第一外延柱结构6A的整体可以具有第一导电型的掺杂。另一实施例中，第三器件区域300中的每个第一外延柱结构6A的上部可以具有第一导电型的掺杂，并且第三器件区域300中的每个第一外延柱结构6A的下部可以具有第二导电型的掺杂，使得下部充当晶体管的沟道的部分，如在下面将关于图12更详细描述的。
可替代地，可以用原位掺杂形成第一和第二外延柱结构(6A，6B)，以整合第一导电型掺杂剂。第一和第二外延柱结构(6A，6B)中的第一导电型掺杂剂的浓度可以在从1.0×1015/cm3至1.0×1020/cm3的范围内，尽管可以采用更高或更低的掺杂剂浓度。一个实施例中，第一和第二外延柱结构(6A，6B)可以具有沿着垂直方向的掺杂剂浓度梯度。一个实施例中，第一和第二外延柱结构(6A，6B)内的掺杂剂浓度，如由原位掺杂所形成的，可以沿着垂直方向增大，即，随着距包含基板的顶表面的水平平面的距离而增大。一些实施例中，掺杂剂浓度上的梯度的存在可以减轻或消除在后续工艺步骤中植入附加掺杂剂的需要。一个实施例中，第一和第二外延柱结构(6A，6B)中的第一导电型掺杂剂的平均浓度可以在从1.0×1015/cm3至1.0×1018/cm3的范围内。一个实施例中，第一和第二外延柱结构(6A，6B)中的第一导电型掺杂剂的平均浓度可以在从1.0×1018/cm3至1.0×1019/cm3的范围内。一个实施例中，第一和第二外延柱结构(6A，6B)中的第一导电型掺杂剂的平均浓度可以在从1.0×1019/cm3至5.0×1019/cm3的范围内。
一个实施例中，图案化的光致抗蚀剂层可以被形成在示例性半导体结构之上，并且可以被光刻地图案化，以形成第一和第二器件区域(100，200)中的开口，同时覆盖第三和第四器件区域(300，400)。可以将第二导电型掺杂剂植入到第一和第二器件区域(100，200)内的第一和第二外延柱结构(6A，6B)中，以将第一和第二器件区域(100，200)内的第一和第二外延柱结构(6A，6B)的掺杂的导电型改变为第二导电型。第一和第二器件区域(100，200)内的第一和第二外延柱结构(6A，6B)中的第二导电型掺杂剂的净浓度(即，第二导电型掺杂剂的总浓度与第一导电型掺杂剂的总浓度之间的差异)可以在从1.0×1015/cm3至1.0×1020/cm3的范围内。植入的掺杂剂的能量可以所选，使得第一和第二外延柱结构(6A，6B)可以具有沿着垂直方向的掺杂剂浓度梯度。一个实施例中，第一和第二外延柱结构(6A，6B)被植入有电掺杂剂的子集内的掺杂剂浓度可以沿着垂直方向增大，即，随着距包含基板的顶表面的水平平面的距离而增大。一些实施例中，掺杂剂浓度上的梯度的存在可以减轻或消除在后续工艺步骤中植入附加掺杂剂的需要。一个实施例中，植入的第一和第二外延柱结构(6A，6B)中的第二导电型掺杂剂的平均浓度可以在从1.0×1015/cm3至1.0×1018/cm3的范围内。一个实施例中，植入的第一和第二外延柱结构(6A，6B)中的第二导电型掺杂剂的平均浓度可以在从1.0×1018/cm3至1.0×1019/cm3的范围内。一个实施例中，植入的第一和第二外延柱结构(6A，6B)中的第二导电型掺杂剂的平均浓度可以在从1.0×1019/cm3至5.0×1019/cm3的范围内。
一个实施例中，第一器件区域100中的第一外延柱结构6A的整体可以具有第二导电型的掺杂。另一实施例中，第一器件区域100中的每个第一外延柱结构6A的上部可以具有第二导电型的掺杂，并且第一器件区域100中的每个第一外延柱结构6A的下部可以具有第一导电型的掺杂，使得下部充当晶体管的沟道的部分。
又可替代地，可以沉积并图案化第一牺牲薄电介质层(比如具有约3nm厚度的硅氮化物层；未示出)，以覆盖第三和第四器件区域(300，400)。可以用原位掺杂来形成第一和第二外延柱结构(6A，6B)的第一子集，以在第一和第二器件区域(100，200)中整合第二导电型掺杂剂，同时半导体材料未沉积在第三和第四器件区域(300，400)中。第一和第二器件区域(100，200)中的第一和第二外延柱结构(6A，6B)中的第二导电型掺杂剂的浓度可以在从1.0×1015/cm3至1.0×1020/cm3的范围内，尽管可以采用更高或更低的掺杂剂浓度。一个实施例中，第一和第二外延柱结构(6A，6B)可以具有沿着垂直方向的掺杂剂浓度梯度。一个实施例中，第一和第二外延柱结构(6A，6B)内的掺杂剂浓度，如由原位掺杂形成的，可以沿着垂直方向增大，即，随着距包含基板的顶表面的水平平面的距离而增大。一些实施例中，掺杂剂浓度上的梯度的存在可以减轻或消除在后续工艺步骤中植入附加掺杂剂的需要。一个实施例中，第一和第二外延柱结构(6A，6B)中的第二导电型掺杂剂的平均浓度可以在从1.0×1015/cm3至1.0×1018/cm3的范围内。一个实施例中，第一和第二外延柱结构(6A，6B)中的第二导电型掺杂剂的平均浓度可以在从1.0×1018/cm3至1.0×1019/cm3的范围内。一个实施例中，第一和第二外延柱结构(6A，6B)中的第二导电型掺杂剂的平均浓度可以在从1.0×1019/cm3至5.0×1019/cm3的范围内。
可以例如通过湿法蚀刻来移除第一牺牲薄电介质层。可以沉积并图案化第二牺牲薄电介质层(比如具有约3nm厚度的硅氮化物层；未示出)，以覆盖第一和第二器件区域(100，200)。
可以用原位掺杂形成第一和第二外延柱结构(6A，6B)的第二子集，以在第三和第四器件区域(300，400)中整合第一导电型掺杂剂，同时半导体材料未沉积在第一和第二器件区域(100，200)中。第三和第四器件区域(300，400)中的第一和第二外延柱结构(6A，6B)中的第一导电型掺杂剂的浓度可以在从1.0×1015/cm3至1.0×1020/cm3的范围内，尽管可以采用更高或更低的掺杂剂浓度。一个实施例中，第一和第二外延柱结构(6A，6B)可以具有沿着垂直方向的掺杂剂浓度梯度。一个实施例中，第一和第二外延柱结构(6A，6B)内的掺杂剂浓度，如由原位掺杂形成的，可以沿着垂直方向增大，即，随着距包含基板的顶表面的水平平面的距离而增大。一些实施例中，掺杂剂浓度上的梯度的存在可以减轻或消除在后续工艺步骤中植入附加掺杂剂的需要。一个实施例中，第一和第二外延柱结构(6A，6B)中的第一导电型掺杂剂的平均浓度可以在从1.0×1015/cm3至1.0×1018/cm3的范围内。一个实施例中，第一和第二外延柱结构(6A，6B)中的第一导电型掺杂剂的平均浓度可以在从1.0×1018/cm3至1.0×1019/cm3的范围内。一个实施例中，第一和第二外延柱结构(6A，6B)中的第一导电型掺杂剂的平均浓度可以在从1.0×1019/cm3至5.0×1019/cm3的范围内。可以例如通过湿法蚀刻来移除第二牺牲薄电介质层。
又可替代地，可以沉积并图案化第一牺牲薄电介质层(比如具有约3nm厚度的硅氮化物层；未示出)，以覆盖第一和第二器件区域(100，200)。可以用原位掺杂来形成第一和第二外延柱结构(6A，6B)的第一子集，以在第三和第四器件区域(300，400)中整合第一导电型掺杂剂，同时半导体材料未沉积在第一和第二器件区域(100，200)中。第三和第四器件区域(300，400)中的第一和第二外延柱结构(6A，6B)中的第一导电型掺杂剂的浓度可以在从1.0×1015/cm3至1.0×1020/cm3的范围内，尽管可以采用更高或更低的掺杂剂浓度。一个实施例中，第一和第二外延柱结构(6A，6B)可以具有沿着垂直方向的掺杂剂浓度梯度。一个实施例中，第一和第二外延柱结构(6A，6B)内的掺杂剂浓度，如由原位掺杂形成的，可以沿着垂直方向增大，即，随着距包含基板的顶表面的水平平面的距离而增大。一些实施例中，掺杂剂浓度上的梯度的存在可以减轻或消除在后续工艺步骤中植入附加掺杂剂的需要。一个实施例中，第一和第二外延柱结构(6A，6B)中的第一导电型掺杂剂的平均浓度可以在从1.0×1015/cm3至1.0×1018/cm3的范围内。一个实施例中，第一和第二外延柱结构(6A，6B)中的第一导电型掺杂剂的平均浓度可以在从1.0×1018/cm3至1.0×1019/cm3的范围内。一个实施例中，第一和第二外延柱结构(6A，6B)中的第一导电型掺杂剂的平均浓度可以在从1.0×1019/cm3至5.0×1019/cm3的范围内。
可以例如通过湿法蚀刻来移除第一牺牲薄电介质层。可以沉积并图案化第二牺牲薄电介质层(比如具有约3nm厚度的硅氮化物层；未示出)，以覆盖第三和第四器件区域(300，400)。可以用原位掺杂来形成第一和第二外延柱结构(6A，6B)的第二子集，以在第一和第二器件区域(100，200)中整合第二导电型掺杂剂，同时半导体材料不沉积在第三和第四器件区域(300，400)中。第一和第二器件区域(100，200)中的第一和第二外延柱结构(6A，6B)中的第二导电型掺杂剂的浓度可以在从1.0×1015/cm3至1.0×1020/cm3的范围内，尽管可以采用更高或更低的掺杂剂浓度。一个实施例中，第一和第二外延柱结构(6A，6B)可以具有沿着垂直方向的掺杂剂浓度梯度。一个实施例中，第一和第二外延柱结构(6A，6B)内的掺杂剂浓度，如由原位掺杂形成的，可以沿着垂直方向增大，即，随着距包含基板的顶表面的水平平面的距离而增大。一些实施例中，掺杂剂浓度上的梯度的存在可以减轻或消除在后续工艺步骤中植入附加掺杂剂的需要。一个实施例中，第一和第二外延柱结构(6A，6B)中的第二导电型掺杂剂的平均浓度可以在从1.0×1015/cm3至1.0×1018/cm3的范围内。一个实施例中，第一和第二外延柱结构(6A，6B)中的第二导电型掺杂剂的平均浓度可以在从1.0×1018/cm3至1.0×1019/cm3的范围内。一个实施例中，第一和第二外延柱结构(6A，6B)中的第二导电型掺杂剂的平均浓度可以在从1.0×1019/cm3至5.0×1019/cm3的范围内。可以例如通过湿法蚀刻来移除第二牺牲薄电介质层。
一个实施例中，每个第一通孔腔169的容积可以小于任意第二通孔腔269的容积。例如，每个第一通孔腔169的容积可以小于最小的第二通孔腔269的容积的二分之一、四分之一或八分之一或更小。
一个实施例中，选择性外延工艺可以是耗尽的(depletive)，即，反应物的消耗足够剧烈，使得沉积的半导体材料的量取决于从气体流朝向通孔腔(169，269)的底部的半导体反应物气体的传递(其可以穿过层流区域发生)。换而言之，沉积的半导体材料的量受选择性沉积工艺期间通过气体流的半导体反应物前驱体的传递限制。此情况下，与物理地暴露的半导体区域的低面密度区域内的表面上相比，物理地暴露的半导体区域的高面密度区域内的表面上的每面积沉积更少的半导体材料。
由于第一通孔腔169具有比第二通孔腔269更小的底部面积，第一和第三掺杂半导体阱(130，14)的物理地暴露的表面在物理地暴露的半导体区域的较低面密度区域内，并且第一和第二嵌入的有源区域(232，242)的物理地暴露的表面在物理地暴露的半导体区域的较高面密度区域内。相应地，沉积单晶半导体材料在第一通孔腔169中的部分具有比沉积单晶半导体材料的在第二通孔腔269的对中的部分更大的厚度。换而言之，第一外延柱结构6A可以具有比第二外延柱结构6B更大的高度。第一通孔腔169中形成的第一外延柱结构6A的高度在本文中称为第一高度h1。第二通孔腔269中形成的第二外延柱结构6B的高度在本文中称为第二高度h2，其小于第一高度h1。
一个实施例中，第二外延柱结构6B的第二高度h2可以在第一外延柱结构6A的第一高度h1的从10％至90％的范围内。另一实施例中，第二外延柱结构6B的第二高度h2可以在第一外延柱结构6A的第一高度h1的从20％至80％的范围内。又另一实施例中，第二外延柱结构6B的第二高度h2可以在第一外延柱结构6A的第一高度h1的从30％至70％的范围内。又另一实施例中，第二外延柱结构6B的第二高度h2可以在第一外延柱结构6A的第一高度h1的从40％至60％的范围内。
一个实施例中，第一外延柱结构6A的第一高度h1可以在邻接电介质材料层的厚度t的从10％至100％的范围内。另一实施例中，第一外延柱结构6A的第一高度h1可以在邻接电介质材料层的厚度t的从20％至80％的范围内。又另一实施例中，第一外延柱结构6A的第一高度h1可以在邻接电介质材料层的厚度t的从30％至70％的范围内。又另一实施例中，第一外延柱结构6A的第一高度h1可以在邻接电介质材料层的厚度t的从40％至60％的范围内。
参考图7，第一掩模层73形成在示例性半导体结构之上，使得第一掩模层73覆盖第三和第四器件区域(300，400)，同时不覆盖第一和第二器件区域(100，200)。一个实施例中，第一掩模层73可以为图案化的光致抗蚀剂层。
可以将第二导电型电掺杂剂植入到第一器件区域100中的第一外延柱结构6A的上部中，以形成第一有源区域136，其包含第一源极区域和第一漏极区域。第一源极区域为抬高的源极区域，即，其底表面与半导体基板的顶表面垂直地间隔且位于之上方的源极区域。第一漏极区域为抬高的漏极区域，即，其底表面与半导体基板的顶表面垂直地间隔且位于之上方的漏极区域。第一有源区域136为抬高的有源区域，即，其底表面与半导体基板的顶表面垂直地间隔且位于之上方的有源区域。
第一器件区域100中的第一有源区域136中的第二导电型掺杂剂的浓度可以在从1.0×1019/cm3至2.0×1021/cm3的范围内，尽管可以采用更高或更低的掺杂剂浓度。每个第一有源区域136具有位于半导体基板的顶表面上方且与之垂直地间隔的底表面，其可以与栅极电介质50与半导体基板之间的水平界面共平面。第一器件区域100中的第一外延柱结构6A的剩余部分可以构成第一掺杂延伸区域134，其包含第一源极延伸区域和第一漏极延伸区域。
第一掺杂半导体阱130可以具有第一导电型的掺杂。一个实施例中，可以用原位掺杂来形成第一器件区域100中的第一外延柱结构6A，以在其中整合第二导电型掺杂剂。可替代地，第一器件区域100中的第一外延柱结构6A可以形成为本征半导体材料部分，并且可以在低浓度下(例如，在从1.0×1015/cm3至1.0×1019/cm3的范围内)将第二导电型电掺杂剂植入到第一外延柱结构6A的下部中，以形成第一掺杂延伸区域134，并且然后可以将附加第二导电型掺杂剂植入到第一外延柱结构6A的上部中，以形成第一有源区域136，其具有较高浓度下(例如，在从1.0×1019/cm3至2.0×1021/cm3的范围内)的第二导电型的掺杂。又可替代地，第一器件区域100中的第一外延柱结构可以形成为本征半导体材料部分，可以将第二导电型电掺杂剂植入到第一外延柱结构6A的上部中，以形成第一有源区域136，其具有高浓度下(例如，在从1.0×1019/cm3至2.0×1021/cm3的范围内)的第二导电型的掺杂，并且然后可以在低浓度下(例如，在从1.0×1015/cm3至1.0×1019/cm3的范围内)将第二导电型电掺杂剂植入到第一外延柱结构6A的下部中，以形成第一掺杂延伸区域134。此情况下，第一源极延伸区域可以形成在第一源极区域之下，并且第一漏极延伸区域可以形成在第一漏极区域之下。
第一源极延伸区域和第一漏极延伸区域(还已知为光晕(halo)或低掺杂漏极(LDD)区域)可以具有与第一源极区域和第一漏极区域相同导电型的掺杂(即，第二导电型)。第一源极延伸区域和第一漏极延伸区域的掺杂剂浓度低于第一源极区域和第一漏极区域的掺杂剂浓度。
与通过第二导电型掺杂剂的植入而形成第一有源区域136的同时，可以将第二导电型掺杂剂植入到第二外延柱结构6B中，以将第二外延柱结构6B转化为第一升高的有源区域236，其可以包含第一升高的源极区域和第一升高的漏极区域。一个实施例中，可以通过执行图6的工艺步骤(即，在通孔腔(169，269)中沉积单晶半导体材料的选择性外延工艺)，并通过将第二导电型电掺杂剂植入到沉积单晶半导体材料的中，同时地形成第一器件区域100中的第一有源区域136(包含第一源极区域和第一漏极区域)和第二器件区域200中的第一升高的有源区域236(包含第一升高的源极区域和第一升高的漏极区域)。
一个实施例中，可以在第一有源区域136和第一升高的有源区域236的形成期间，在第一嵌入的有源区域232(其包含第一嵌入的源极区域和第一嵌入的漏极区域)的部分中植入第二导电型电掺杂剂的分量。一个实施例中，用来形成第一有源区域136和第一升高的有源区域236的离子植入的深度可以选择为使得第二导电型掺杂剂不植入到第一通孔腔169中的沉积单晶半导体材料的下部(即，不进入第一掺杂延伸区域134的容积中)。可以例如通过灰化来后续移除第一掩模层73。
参考图8，第二掩模层75形成在示例性半导体结构之上，使得第二掩模层75覆盖第一和第二器件区域(100，200)，同时不覆盖第三和第四器件区域(300，400)。一个实施例中，第二掩模层75可以为图案化的光致抗蚀剂层。
可以将第一导电型电掺杂剂植入到第三器件区域300中的第一外延柱结构6A的上部中，以形成第二有源区域146，其包含第二源极区域和第二漏极区域。第二源极区域为抬高的源极区域。第二漏极区域为抬高的漏极区域。第二有源区域146为抬高的有源区域。
第三器件区域300中的第二有源区域146中的第一导电型掺杂剂的浓度可以在从1.0×1019/cm3至2.0×1021/cm3的范围内，尽管可以采用更高或更低的掺杂剂浓度。每个第二有源区域146具有位于半导体基板的顶表面上方且与之垂直地间隔的底表面，其可以与栅极电介质50与半导体基板之间的水平界面共平面。第三器件区域300中的第一外延柱结构6A的剩余部分可以构成第二掺杂延伸区域144，其包含第二源极延伸区域和第二漏极延伸区域。
第二掺杂半导体阱140可以具有第一导电型的掺杂。一个实施例中，可以用原位掺杂来形成第三器件区域300中的第一外延柱结构6A，以在其中整合第一导电型掺杂剂。可替代地，第三器件区域300中的第一外延柱结构6A可以形成为本征半导体材料部分，并且可以在较低浓度下(例如，在从1.0×1015/cm3至1.0×1019/cm3的范围内)将第一导电型电掺杂剂植入到第一外延柱结构6A的下部中，以形成第二掺杂延伸区域144，并且然后可以将附加第一导电型掺杂剂植入到第一外延柱结构6A的上部中，以形成第二有源区域146，其具有高浓度(例如，在从1.0×1019/cm3至2.0×1021/cm3的范围内)的第一导电型的掺杂。又可替代地，第三器件区域300中的第一外延柱结构6A可以形成为本征半导体材料部分，可以将第一导电型电掺杂剂植入到第一外延柱结构6A的上部中，以形成第二有源区域146，其具有高浓度(例如，在从1.0×1019/cm3至2.0×1021/cm3的范围内)的第一导电型的掺杂，并且然后可以在低浓度下(例如，在从1.0×1015/cm3至1.0×1019/cm3的范围内)将第一导电型电掺杂剂植入到第一外延柱结构6A的下部中，以形成第二掺杂延伸区域144。此情况下，第二源极延伸区域可以形成在第二源极区域之下，并且第二漏极延伸区域可以形成在第二漏极区域之下。
第二源极延伸区域和第二漏极延伸区域(也已知为光晕或LDD区域)可以具有与第二源极区域和第二漏极区域相同导电型的掺杂(即，第一导电型)。第二源极延伸区域和第二漏极延伸区域的掺杂剂浓度低于第二源极区域和第二漏极区域的掺杂剂浓度。
与通过第一导电型掺杂剂的植入而形成第二有源区域146的同时，可以将第一导电型掺杂剂植入到第二外延柱结构6B中，以将第二外延柱结构6B转化为第二升高的有源区域246，其可以包含第二升高的源极区域和第二升高的漏极区域。一个实施例中，可以通过执行图6的工艺步骤(即，在通孔腔(169，269)中沉积单晶半导体材料的选择性外延工艺)，并且通过将第一导电型电掺杂剂植入到沉积单晶半导体材料的部分中，同时地形成第三器件区域300中的第二有源区域146(包含第二源极区域和第二漏极区域)和第四器件区域400中的第二升高的有源区域246(包含第二升高的源极区域和第二升高的漏极区域)。
一个实施例中，在第二有源区域146和第二升高的有源区域246的形成期间，可以将第一导电型电掺杂剂的分量植入到第二嵌入的有源区域234(其包含第二嵌入的源极区域和第二嵌入的漏极区域)的部分中。一个实施例中，用来形成第二有源区域146和第二升高的有源区域246的离子植入的深度可以选择为使得第一导电型掺杂剂不被植入到第一通孔腔169中的沉积单晶半导体材料的下部(即，不进入第二掺杂延伸区域144的容积中)。可以例如通过灰化来后续移除第二掩模层75。
参考图9，可以将金属层沉积在第一有源区域136、第二有源区域146、第一升高的有源区域236以及第二升高的有源区域246的顶表面上。金属层可以包含能够与第一有源区域136、第二有源区域146、第一升高的有源区域236以及第二升高的有源区域246的半导体材料形成金属-半导体合金的金属。例如，第一有源区域136、第二有源区域146、第一升高的有源区域236以及第二升高的有源区域246的半导体材料可以包含硅，并且金属层可以包含形成金属硅化物的金属。一个实施例中，金属层可以包含选自Ti、Co、Ni、W以及Pt中的至少一种材料。
在升高的温度下执行退火，以诱发金属-半导体合金的形成。升高的温度可以在从500摄氏度至800摄氏度的范围内，尽管可以采用更低或更高的温度。各金属-半导体合金区域(167，267)可以形成在第一有源区域136、第二有源区域146、第一升高的有源区域236以及第二升高的有源区域246的剩余部分的顶表面上。金属-半导体合金区域(167，267)可以包含直接形成在第一有源区域136或第二有源区域146上的第一金属-半导体合金区域167，和直接形成在第一升高的有源区域236和第二升高的有源区域246上的第二金属-半导体合金区域267。可以例如通过湿法蚀刻来对金属-半导体合金区域(167，267)有选择性地移除金属层的未处理部分。
参考图10，可以将至少一个金属材料沉积在通孔腔(169，269)的未填充容积中和邻接电介质材料层60之上。至少一个金属材料可以包含例如导电金属衬垫材料和金属填充材料。导电金属衬垫材料可以包含导电金属氮化物(比如TiN、TaN和/或WN)或导电金属碳化物(比如TiC、TaC和/或WC)。金属填充材料可以包含例如铜、铝或钨。可以通过平坦化工艺(比如化学机械平坦化(CMP))从包含邻接电介质材料层60的顶表面的水平平面上方移除沉积的至少一个金属材料的部分。沉积的至少一个金属材料的剩余部分包括各金属通孔结构(168，268)，其可以包含接触各自第一金属-半导体合金区域167的第一金属通孔结构168和接触各自第二金属-半导体合金区域267的第二金属通孔结构268。一个实施例中，第一金属通孔结构168可以接触各自第一有源区域136或各自第二有源区域146且位于之上。第一金属通孔结构168包含覆于第一源极区域(136中的一个)之上的第一源极侧金属通孔结构、覆于第一漏极区域(136中的另一个)之上的第一漏极侧金属通孔结构、覆于第二源极区域(146中的一个)之上的第二源极侧金属通孔结构以及覆于第二漏极区域(146中的另一个)之上的第二漏极侧金属通孔结构。
每个通孔腔(169，269)可以具有垂直或锥形的侧壁。每个第一金属通孔结构168(其包含第一源极侧金属通孔结构和第一漏极侧金属通孔结构)和每个第一有源区域136(其包含第一源极区域和第一漏极区域)直接形成在第一通孔腔169的各自侧壁上。
示例性半导体结构可以包括第一器件区域100中的第一场效应晶体管。第一场效应晶体管可以包括位于基板(10)中的第一掺杂半导体阱130，以及包括覆于第一掺杂半导体阱130之上的栅极电介质50和栅电极52的第一栅极堆叠体(50，52，58)。第一掺杂半导体阱130可以包括第一场效应晶体管的沟道。示例性半导体结构可以包括邻接电介质材料层60，邻接电介质材料层60覆于基板之上且横向地围绕栅极堆叠体(50，52，58)。第一源极侧通孔腔(第一器件区域100中的169中的一个)从邻接电介质材料层60的底表面延伸到邻接电介质材料层60的顶表面。第一漏极侧通孔腔(第一器件区域100中的169中的另一个)从邻接电介质材料层60的底表面延伸到邻接电介质材料层60的顶表面。第一源极区域136S位于第一源极侧通孔腔内，并且第一漏极区域136D位于第一漏极侧通孔腔内。第一源极区域136S和第一漏极区域136D中的每一个具有位于邻接电介质材料层60的底表面上方且与之垂直地间隔的底表面。第一有源区域(136S，136D)可以与邻接电介质材料层60的底表面垂直地间隔开第一垂直偏移距离vod1。
一个实施例中，第一源极区域136S可以为第一源极侧外延柱结构(134S，136S)的上部，并且第一漏极区域136D可以为第一漏极侧外延柱结构(134D，136D)的上部。第一掺杂半导体阱130可以具有第一导电型的掺杂，并且第一有源区域(136S，136D)可以具有第二导电型的掺杂，第二导电型与第一导电型相反。一个实施例中，第一源极侧外延柱结构(134S，136S)包括接触第一源极区域136S的底表面的第一源极延伸区域134S，并且第一漏极侧外延柱结构(134D，136D)包括接触第一漏极区域136D的底表面的第一漏极延伸区域134D。可选地，如上面对于图1的工艺步骤所讨论的，轻掺杂源极/漏极区域可以被提供在第一掺杂半导体阱130的不位于第一晶体管的栅极堆叠体(50，52，58)之下的上部内，和/或轻掺杂源极/漏极区域可以被提供在第三掺杂半导体阱140的不位于第三晶体管的栅极堆叠体(50，52，58)之下的上部内。第一源极延伸区域134S和第一漏极延伸区域134D可以具有与第一源极区域136S和第一漏极区域136D相同导电型的掺杂。第一源极延伸区域134S和第一漏极延伸区域134D的掺杂剂浓度可以低于第一源极区域134S和第一漏极区域134D的掺杂剂浓度。
一个实施例中，示例性半导体结构可以包括第一源极侧金属通孔结构168S，第一源极侧金属通孔结构168S位于第一源极侧通孔腔中，覆于第一源极侧外延柱结构(134S，136S)之上，并且具有与邻接电介质材料层60的顶表面平面的顶表面。此外，示例性半导体结构可以包括第一漏极侧金属通孔结构168D，第一漏极侧金属通孔结构168D位于第一漏极侧通孔腔中，覆于第一漏极侧外延柱结构(134D，136D)之上，并且具有与邻接电介质材料层60的顶表面平面的顶表面。
每个通孔腔为垂直的或锥形的。因此，第一源极区域136S的水平截面形状可以完全地包含在第一源极侧金属通孔结构168S的水平截面形状内，并且第一漏极区域136D的水平截面形状可以完全地包含在第一漏极侧金属通孔结构168D的水平截面形状内。示例性半导体结构还可以包括与第一源极区域136S的顶表面和第一源极侧金属通孔结构168S的底表面接触的第一源极侧金属-半导体合金部分167S，以及与第一漏极区域136D的顶表面和第一漏极侧金属通孔结构168D的底表面接触的第一漏极侧金属-半导体合金部分167D。
一个实施例中，第一p-n结可以位于第一掺杂半导体阱130与第一源极侧外延柱结构(134S，136S)之间，并且第二p-n结可以位于第一掺杂半导体阱130与第一漏极侧外延柱结构(134D，136D)之间。
示例性半导体结构还可以包括第二器件区域200中的第二场效应晶体管。第二场效应晶体管可以包括位于基板中的第二掺杂半导体阱230，以及包括另一栅极电介质50和另一栅电极52且覆于第二掺杂半导体阱230之上的第二栅极堆叠体(50，52，58)。第二掺杂半导体阱230可以包括第二场效应晶体管的沟道。示例性半导体结构可以包括从邻接电介质材料层60的底表面延伸到邻接电介质材料层60的顶表面的第二源极侧通孔腔269、从邻接电介质材料层60的底表面延伸到邻接电介质材料层60的顶表面的第二漏极侧通孔腔269、位于第二源极侧通孔腔内的升高的源极区域236S以及位于第二漏极侧通孔腔内的升高的漏极区域236D。
一个实施例中，第一掺杂半导体阱130的顶表面和第二掺杂半导体阱230的顶表面可以位于相同的水平平面内。一个实施例中，第一源极区域136S、第一漏极区域136D、升高的源极区域236S以及升高的漏极区域236D包括相同掺杂的半导体材料。
一个实施例中，第一源极区域136S可以为第一源极侧外延柱结构(134S，136S)的上部，第一漏极区域236D可以为第一漏极侧外延柱结构(134D，136D)的上部，升高的源极区域236S可以为第二源极侧外延柱结构的整体，升高的漏极区域236D可以为第二漏极侧外延柱结构的整体，并且第一源极侧外延柱结构(134S，136S)和第一漏极侧外延柱结构(134D，136D)可以具有比第二源极侧外延柱结构236S和第二漏极侧外延柱结构236D更大的厚度。
一个实施例中，第一掺杂半导体阱130可以具有第一导电型的掺杂，第一源极区域136S和第一漏极区域136D可以具有第二导电型的掺杂，第二导电型与第一导电型相反，并且升高的源极区域236S和升高的漏极区域236D可以具有相对于第二掺杂半导体阱230相反导电型的掺杂。
一个实施例中，第一源极侧外延柱结构(134S，136S)可以包括接触第一源极区域136S的底表面的第一源极延伸区域134S，并且第一漏极侧外延柱结构(134D，136D)可以包括接触第一漏极区域136D的底表面的第一漏极延伸区域134D。第一源极延伸区域134S和第一漏极延伸区域134D可以具有与第一源极区域136S和第一漏极区域136D相同导电型的掺杂。第一源极延伸区域134S和第一漏极延伸区域134D的掺杂剂浓度可以低于第一源极区域136S和第一漏极区域136D的掺杂剂浓度。
一个实施例中，第一源极侧金属通孔结构168S位于第一源极侧通孔腔中，位于第一源极侧外延柱结构(134S，136S)之上，并且具有与邻接电介质材料层60的顶表面平面的顶表面。第一漏极侧金属通孔结构168D位于第一漏极侧通孔腔中，位于第一漏极侧外延柱结构(134D，136D)之上，并且具有与邻接电介质材料层60的顶表面平面的顶表面。第二源极侧金属通孔结构268S位于第二源极侧通孔腔中，位于第二源极侧外延柱结构236S之上，并且具有与邻接电介质材料层60的顶表面平面的顶表面。第二漏极侧金属通孔结构268D位于第二漏极侧通孔腔中，位于第二漏极侧外延柱结构236D之上，并且具有与邻接电介质材料层60的顶表面平面的顶表面。一个实施例中，第一源极侧金属通孔结构168S和第一漏极侧金属通孔结构168D的底表面距基板的顶表面比第二源极侧金属通孔结构268S和第二漏极侧金属通孔结构268D的底表面距基板的顶表面更远。
一个实施例中，第一源极区域136S的水平截面形状可以完全地包含在第一源极侧金属通孔结构168S的水平截面形状内，并且第一漏极区域136D的水平截面形状可以完全地包含在第一漏极侧金属通孔结构168D的水平截面形状内。升高的源极区域236S的水平截面形状可以完全地包含在第二源极侧金属通孔结构268S的水平截面形状内，并且升高的漏极区域236D的水平截面形状可以完全地包含在第二漏极侧金属通孔结构268D的水平截面形状内。
一个实施例中，第一源极侧金属-半导体合金部分167S接触第一源极区域136S的顶表面和第一源极侧金属通孔结构168S的底表面，并且第一漏极侧金属-半导体合金部分167D接触第一漏极区域136D的顶表面和第一漏极侧金属通孔结构168D的底表面。第二源极侧金属-半导体合金部分267S接触升高的源极区域236S的顶表面和第二源极侧金属通孔结构268S的底表面，并且第二漏极侧金属-半导体合金部分267D接触升高的漏极区域236D的顶表面和第二漏极侧金属通孔结构268D的底表面。第一和第二源极侧金属-半导体合金部分(167S，267S)和第一和第二漏极侧金属-半导体合金部分(167D，267D)可以具有相同的组分和相同的厚度(其可以在从1nm至30nm的范围内)。
示例性半导体结构可以包括嵌入的源极区域232S，嵌入的源极区域232S嵌入的第二掺杂半导体阱230内，位于基板的顶表面之下，并且接触升高的源极区域236S的底表面。此外，示例性半导体结构可以包括嵌入的漏极区域232D，嵌入的漏极区域232D嵌入第二掺杂半导体阱230内，位于基板的顶表面之下，并且接触升高的漏极区域236D的底表面。
一个实施例中，升高的源极区域236S和升高的漏极区域236D中的每一个具有比第一源极区域136S或第一漏极区域136D的任意水平截面积更大的水平截面积。一个实施例中，第一源极区域136S、第一漏极区域136D、升高的源极区域236S以及升高的漏极区域236D可以具有相同的组分。
参考图11，示出了示例性半导体结构的第一可替代实施例。可以通过对应于图6的工艺步骤处在第一和第二器件区域(100，200)中将外延柱结构(6A，6B)形成为未掺杂半导体材料部分或具有第一导电型的掺杂的轻掺杂半导体材料部分(在从1.0×1015/cm3至1.0×1019/cm3的范围内的掺杂剂浓度下)，并且通过在对应于图7的工艺步骤处在第一器件区域100中的第一外延柱结构6A的下部中植入第二导电型掺杂剂以形成第一掺杂延伸区域(134S，134D)(其包含第一源极延伸区域134S和第一漏极延伸区域134D)，来从示例性半导体结构衍生示例性半导体结构的第一可替代实施例。如果第二导电型掺杂剂的分量被植入到第一掺杂半导体阱130的上部中，则可以通过将第一掺杂半导体阱130的表面部分转化为具有第二导电型的掺杂的区域来形成具有第二导电型的掺杂的第一嵌入的延伸区域131。可选地，如上面对于图1的工艺步骤所讨论的，轻掺杂源极/漏极区域可以被提供在第一掺杂半导体阱130的不位于第一晶体管的栅极堆叠体(50，52，58)之下的上部内，和/或轻掺杂源极/漏极区域可以被提供在第三掺杂半导体阱140的不位于第三晶体管的栅极堆叠体(50，52，58)之下的上部内。
可替代地或附加地，可以在对应于图6的工艺步骤处将第三和第四器件区域(300，400)中的外延柱结构(6A，6B)形成为未掺杂半导体材料部分或具有第二导电型的掺杂的轻掺杂半导体材料部分(在从1.0×1015/cm3至1.0×1019/cm3的范围内的掺杂剂浓度下)。可以在对应于图8的工艺步骤处将第一导电型掺杂剂植入在第三器件区域300中的第一外延柱结构6A的下部中，以形成第二掺杂延伸区域144(其包含第二源极延伸区域和第二漏极延伸区域)。如果第一导电型掺杂剂的分量被植入到第三掺杂半导体阱140的上部中，可以通过将第三掺杂半导体阱140的表面部分转化为第一导电型的掺杂的区域来形成具有第一导电型的掺杂的第二嵌入的延伸区域141。
此情况下，第一p-n结可以位于第一源极区域136S之下，并且在包含第一掺杂半导体阱130的顶表面的水平平面下方，并且第二p-n结可以位于第一漏极区域136D的之下，并且位于包含第一掺杂半导体阱130的顶表面的水平平面下方。
参考图12，示出了示例性半导体结构的第二可替代实施例。可以通过在对应于图6的工艺步骤处在第一和第二器件区域(100，200)中将外延柱结构(6A，6B)形成为具有第一导电型的掺杂的轻掺杂半导体材料部分(在从1.0×1015/cm3至1.0×1019/cm3的范围内的掺杂剂浓度下)，并且通过在对应于图7的工艺步骤处在第一器件区域100中的第一外延柱结构6A的下部中植入第二导电型掺杂剂以形成第一掺杂延伸区域(134S，134D)(其包含第一源极延伸区域134S和第一漏极延伸区域134D)，来从示例性半导体结构衍生示例性半导体结构的第二可替代实施例。控制植入的第二导电型掺杂剂的能量，使得第一掺杂延伸区域(134S，134D)的底表面形成在包含基板的顶表面的水平平面上方。此情况下，具有第一导电型的掺杂的第一升高的沟道区域133可以形成在第一器件区域100中的第一通孔腔的最底部分处。
可替代地或附加地，可以在对应于图6的工艺步骤处将第三和第四器件区域(300，400)中的外延柱结构(6A，6B)形成为具有第二导电型的掺杂的轻掺杂半导体材料部分(在从1.0×1015/cm3至1.0×1019/cm3的范围内的掺杂剂浓度下)。可以在对应于图8的工艺步骤处，将第一导电型掺杂剂植入在第三器件区域300中的第一外延柱结构6A的下部中，以形成第二掺杂延伸区域144(其包含第二源极延伸区域和第二漏极延伸区域)。控制植入的第一导电型掺杂剂的能量，使得第二掺杂延伸区域144的底表面形成在包含基板的顶表面的水平平面上方。此情况下，具有第二导电型的掺杂的第二升高的沟道区域143可以形成在第三器件区域300中的第一通孔腔的最底部分处。
此情况下，第一p-n结可以位于第一源极区域136S之下且位于包含第一掺杂半导体阱130的顶表面的水平平面上方，并且第二p-n结可位于第一漏极区域136D之下且位于包含第一掺杂半导体阱130的顶表面的水平平面上方。
参考图13，可以通过首先形成第一通孔腔169，并且后续形成第二通孔腔269，来形成示例性半导体结构的第三可替代实施例。具体地，在图5的工艺步骤处仅形成第一通孔腔169。后续地，在不形成任何第二通孔腔269、任何第二外延柱结构6B、任何第一升高的有源区域236或任何第二升高的有源区域246的情况下，执行图7和图8的工艺步骤。
后续地，光致抗蚀剂层77被施加在示例性结构之上，并且被光刻地图案化，以在第二通孔腔269的区域中(即，在覆于第一和第二嵌入的有源区域(232，242)之上的区域中，如图14中所示)形成开口。采用图案化的光致抗蚀剂层77作为蚀刻掩模执行各向异性蚀刻，以在与图5中的第二通孔腔的容积对应的容积中形成第二通孔腔269。可以例如通过灰化来后续移除光致抗蚀剂层77。
参考图15，可以执行图9和图10的工艺步骤，以形成各金属-半导体合金区域(167，367)和各金属通孔结构(168，268)。金属-半导体合金区域(167，367)包括直接形成在第一有源区域136或第二有源区域146上的第一金属-半导体合金区域167，以及直接形成在第一嵌入的有源区域232和第二嵌入的有源区域242上的第二金属-半导体合金区域367。第二金属-半导体合金区域367的底表面可以在包含基板的顶表面的水平平面下方。
第一和第三器件区域(100，300)中形成的场效应晶体管可以具有有效沟道长度，有效沟道长度大于与场效应晶体管的各自栅极堆叠体(50，52，58)相邻的第一通孔腔的对之间的物理分隔距离。换而言之，有效沟道长度可为与场效应晶体管的各自栅极堆叠体(50，52，58)相邻的第一通孔腔的对之间的横向分隔距离以及由掺杂延伸区域(134，144)的轻掺杂诱发的有效垂直沟道距离之和。因此，可以在不将其中形成接触结构(167，168)的通孔腔的对之间的物理距离按比例延伸的情况下，提供具有长的有效沟道长度的高压器件。可以采用小于沟道长度的通孔腔之间的物理横向分隔距离，来提供具有长的沟道长度的高压器件。
参考图16，可以从示例性半导体结构衍生根据本公开的实施例的示例性半导体结构的第四可替代实施例。具体地，形成通孔腔(169，269)的各向异性蚀刻之后是蚀刻第一和第三掺杂半导体阱(130，140)和嵌入的有源区域(232，242)的半导体材料的另一各向异性蚀刻。产生的通孔腔(169，269)延伸到第一和第三掺杂半导体阱(130，140)和嵌入的有源区域(232，242)的上部中。由于在各向异性蚀刻期间通孔腔(169，269)内的蚀刻剂自由基的传递上的限制，每个通孔腔(169，269)的水平截面积越大，通孔腔(169，269)的垂直延伸期间的半导体材料的蚀刻速率越高。因此，较宽的第二通孔腔269延伸到嵌入的有源区域(132，142)中比较窄的第一通孔腔169延伸到第一和第三掺杂半导体阱(130，140)中更远。换而言之，较宽的腔269的底部比较窄的腔的底部更接近于基板10。可以有利地采用第二通孔腔269的底表面相对于第一通孔腔169的底表面的高度上的差异，来最优化每个外延柱结构(6A，6B)的顶表面的高度。
参考图17，可采用图6-10的工艺步骤或其可替代方法，以形成晶体管和金属通孔结构。位于较宽的腔268中的结构367/268延伸到阱(230，240)中的区域(232，242)中比位于较窄的阱169中的结构(134，144)/(136，146)/167/168延伸到阱(130，140)中更深。换而言之，区域367的底部比区域(134，144)的底部更接近于基板10。
参考图18，可以通过移除第二掩模层75，沉积包含与第一和第二有源区域(136，146)和嵌入的有源区域(232，242)的半导体材料形成金属半导体合金的金属的金属层，通过诱发金属与之下的半导体材料的反应而形成各金属-半导体合金区域(167，367)(例如，金属硅化物)，并且不移除金属层的剩余部分，来从图8的示例性结构衍生示例性半导体结构的第五可替代实施例。金属层的每个剩余部分构成金属衬垫(168A，268A)，金属衬垫(168A，268A)包含与金属-半导体合金区域(167，367)相同的金属，并且不包含半导体材料。后续地，将金属填充材料部分(168B，268B)形成在通孔腔的每个未填充的部分内，以形成金属通孔结构(168，268)。金属通孔结构(168，268)包含第一金属通孔结构168，其中的每一个包含第一金属衬垫168A和第一金属填充材料部分168B。金属通孔结构(168，268)包含第二金属通孔结构268，其中的每一个包含第二金属衬垫268A和第二金属填充材料部分268B。
由本公开提供的晶体管的任意子集可以用于任意互补金属氧化物半导体(CMOS)电路、p型金属氧化物半导体(PMOS)电路或n型金属氧化物半导体(NMOS)电路。说明性示例中，本公开的晶体管可以用于控制任意存储器器件中的存储器单元的操作的外围电路中，存储器器件包含二维和三维存储器器件(包含垂直NAND存储器器件)。
图19图示了整合了本公开的至少一个晶体管的示例性三维NAND存储器器件。尽管仅将本公开的单个晶体管(即，第一器件区域100中形成的第一晶体管)图示为图19的示例性三维NAND存储器器件中的外围器件，可以将本公开的各种晶体管以任意组合和/或以任意数量整合到图19的示例性三维NAND存储器器件中或整合到任意其他类型的CMOS、PMOS或NMOS电路中。
例如，整合了本公开的至少一个晶体管的三维存储器器件可以包含：包括位于基板10之上的绝缘体层32和导电层46的交替层(32，46)的堆叠体，延伸穿过堆叠体的存储器开口，以及位于存储器开口内的存储器膜50和半导体沟道(601，602)。可以在半导体沟道(601，602)中提供电介质芯62，并且可以在存储器开口的上部中提供存储器漏极区域63。可以将存储器源极区域61形成在基板10的上部中。基板在存储器源极区域61与每个半导体沟道(601，602)之间的部分可以起到水平沟道的功能。存储器源极区域61可以被源极接触结构76接触，源极接触结构76可以被绝缘间隔体74横向地电隔离。存储器接触通孔结构88可以接触存储器漏极区域63。
可以采用各种电介质材料部分或层(64，65，7P，71，73)来形成三维存储器器件。可以替代邻接电介质材料层60使用电介质材料部分或层(64，65，7P，71，73)的子集(64，73)的组合。在三维存储器器件中，导电层46包括位于第一器件级中的第一控制栅电极，以及位于第二器件级中的第二控制栅电极，第二器件级位于第一器件级下方。
一个实施例中，本公开的任意晶体管可以包括NAND存储器器件的外围电路的部分。一个实施例中，第一场效应晶体管可以包括位于NAND存储器器件的行解码器区域中的高压字线切换晶体管，并且第二场效应晶体管包括低压晶体管，低压晶体管配置为在比第一场效应晶体管更低的电压下运行，并且具有比第一场效应晶体管更短的栅极长度。可替代地，上面所描述的(一个或多个)晶体管可以附加于或替代字线驱动器电路而位于位线驱动器电路中。
一个实施例中，NAND存储器器件包括位于基板10之上的垂直NAND器件，基板10可以包括硅基板，并且垂直NAND器件包括硅基板之上的单片三维NAND串的阵列。单片三维NAND串的阵列的第一器件级中的至少一个存储器单元位于单片三维NAND串的阵列的第二器件级中的另一存储器单元之上。硅基板可以含有集成电路，集成电路包括用于位于其上的存储器器件的驱动器电路。驱动器电路可以是外围电路的部分，并且可以含有本公开的任意晶体管中的一个或多个。
一个实施例中，单片三维NAND串的阵列可以包括：多个半导体沟道(601，602)，其中多个半导体沟道(601，602)中的每一个的至少一个端部实质上垂直于基板10的顶表面延伸；位于与控制栅电极(如实施为导电层46)对应的存储器膜50的每级处的多个电荷储存元件，每个电荷储存元件位于与多个半导体沟道(601，602)中的各自一个相邻；以及具有条形状的多个控制栅电极(如实现为导电层46)，条形状实质上平行于基板10的顶表面延伸。多个控制栅电极可以至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。
尽管已经就具体实施例而言描述了本公开，鉴于前面的描述，许多替换、修改和变体对于本领域技术人员将明显是显而易见的。本公开的各种实施例中的每一个可以单独实施，或以与本公开的任意其他实施例的组合实施，除非明确地另有公开或如本领域普通技术人员所已知为不可能的。相应地，本公开意图包含全部这样的替换、修改和变体，其落入本公开和所附权利要求的范围和精神。

Claims (27)

1.一种半导体结构，包括：
栅极电介质和栅电极，所述栅极电介质和栅电极覆于第一场效应晶体管的沟道之上；
邻接电介质材料层，所述邻接电介质材料层横向地围绕所述栅电极；
第一源极侧通孔腔，所述第一源极侧通孔腔从所述邻接电介质材料层的底表面延伸到所述邻接电介质材料层的顶表面；
第一漏极侧通孔腔，所述第一漏极侧通孔腔从所述邻接电介质材料层的所述底表面延伸到所述邻接电介质材料层的所述顶表面；
第一源极区域，所述第一源极区域位于所述第一源极侧通孔腔内；以及
第一漏极区域，所述第一漏极区域位于所述第一漏极侧通孔腔内，其中所述第一源极区域和所述第一漏极区域中的每一个具有位于所述邻接电介质材料层的所述底表面上方且与所述邻接电介质材料层的所述底表面垂直地间隔的底表面。
2.根据权利要求1所述的半导体结构，其中：
第一掺杂半导体阱位于基板中；
所述栅电极和所述栅极电介质构成覆于所述第一掺杂半导体阱之上的第一栅极堆叠体；
所述第一源极区域为第一源极侧外延柱结构的上部；并且
所述第一漏极区域为第一漏极侧外延柱结构的上部。
3.根据权利要求2所述的半导体结构，其中：
所述第一掺杂半导体阱包括所述第一场效应晶体管的所述沟道；
所述第一掺杂半导体阱具有第一导电型的掺杂；
所述第一源极区域和所述第一漏极区域具有第二导电型的掺杂，所述第二导电型与所述第一导电型相反；
所述第一源极侧外延柱结构包括第一源极延伸区域，所述第一源极延伸区域与所述第一源极区域的所述底表面接触；
所述第一漏极侧外延柱结构包括第一漏极延伸区域，所述第一漏极延伸区域与所述第一漏极区域的所述底表面接触；
所述第一源极延伸区域和所述第一漏极延伸区域具有与所述第一源极区域和所述第一漏极区域相同导电型的掺杂；并且
所述第一源极延伸区域和所述第一漏极延伸区域的掺杂剂浓度低于所述第一源极区域和所述第一漏极区域的掺杂剂浓度。
4.根据权利要求2所述的半导体结构，还包括：
第一源极侧金属通孔结构，所述第一源极侧金属通孔结构位于所述第一源极侧通孔腔中，覆于所述第一源极侧外延柱结构之上，并且具有与所述邻接电介质材料层的所述顶表面平面的顶表面；
第一漏极侧金属通孔结构，所述第一漏极侧金属通孔结构位于所述第一漏极侧通孔腔中，覆于所述第一漏极侧外延柱结构之上，并且具有与所述邻接电介质材料层的所述顶表面平面的顶表面；
第一源极侧金属-半导体合金部分，所述第一源极侧金属-半导体合金部分与所述第一源极区域的顶表面和所述第一源极侧金属通孔结构的底表面接触；以及
第一漏极侧金属-半导体合金部分，所述第一漏极侧金属-半导体合金部分与所述第一漏极区域的顶表面和所述第一漏极侧金属通孔结构的底表面接触；
其中：
所述第一源极区域的水平截面形状完全地包含在所述第一源极侧金属通孔结构的水平截面形状内；并且
所述第一漏极区域的水平截面形状完全地包含在所述第一漏极侧金属通孔结构的水平截面形状内。
5.根据权利要求2所述的半导体结构，其中：
第一p-n结位于所述第一掺杂半导体阱与所述第一源极侧外延柱结构之间；
第二p-n结位于所述第一掺杂半导体阱与所述第一漏极侧外延柱结构之间；
所述第一p-n结位于所述第一源极区域之下，并且位于包含所述第一掺杂半导体阱的顶表面的水平平面的上方或下方；并且
所述第二p-n结位于所述第一漏极区域之下，并且位于包含所述第一掺杂半导体阱的所述顶表面的所述水平平面的上方或下方。
6.根据权利要求2所述的半导体结构，还包括第二场效应晶体管，所述第二场效应晶体管包括：
第二掺杂半导体阱，所述第二掺杂半导体阱位于所述基板中；
第二栅极堆叠体，所述第二栅极堆叠体包括另一栅极电介质和另一栅电极，并且覆于所述第二掺杂半导体阱之上，所述第二掺杂半导体阱包括所述第二场效应晶体管的沟道；
第二源极侧通孔腔，所述第二源极侧通孔腔从所述邻接电介质材料层的所述底表面延伸到所述邻接电介质材料层的所述顶表面；
第二漏极侧通孔腔，所述第二漏极侧通孔腔从所述邻接电介质材料层的所述底表面延伸到所述邻接电介质材料层的所述顶表面；
升高的源极区域，所述升高的源极区域位于所述第二源极侧通孔腔内；以及
升高的漏极区域，所述升高的漏极区域位于所述第二漏极侧通孔腔内。
7.根据权利要求6所述的半导体结构，其中所述第一掺杂半导体阱的顶表面和所述第二掺杂半导体阱的所述顶表面位于相同的水平平面内。
8.根据权利要求6所述的半导体结构，其中所述第一源极区域、所述第一漏极区域、所述升高的源极区域以及所述升高的漏极区域包括相同掺杂的半导体材料。
9.根据权利要求6所述的半导体结构，其中：
所述升高的源极区域为第二源极侧外延柱结构的整体；
所述升高的漏极区域为第二漏极侧外延柱结构的整体；
所述第一源极侧外延柱结构和所述第一漏极侧外延柱结构具有比所述第二源极侧外延柱结构和所述第二漏极侧外延柱结构更大的厚度；
所述第一掺杂半导体阱具有第一导电型的掺杂；
所述第一源极区域和所述第一漏极区域具有第二导电型的掺杂，所述第二导电型与所述第一导电型相反；
所述升高的源极区域和所述升高的漏极区域具有关于所述第二掺杂半导体阱的相反导电型的掺杂；
所述第一源极侧外延柱结构包括第一源极延伸区域，所述第一源极延伸区域接触所述第一源极区域的所述底表面；
所述第一漏极侧外延柱结构包括第一漏极延伸区域，所述第一漏极延伸区域接触所述第一漏极区域的所述底表面；
所述第一源极延伸区域和所述第一漏极延伸区域具有与所述第一源极区域和所述第一漏极区域相同导电型的掺杂；并且
所述第一源极延伸区域和所述第一漏极延伸区域的掺杂剂浓度低于所述第一源极区域和所述第一漏极区域的掺杂剂浓度。
10.根据权利要求9所述的半导体结构，还包括：
第一源极侧金属通孔结构，所述第一源极侧金属通孔结构位于所述第一源极侧通孔腔中，覆于所述第一源极侧外延柱结构之上，并且具有与所述邻接电介质材料层的所述顶表面平面的顶表面；
第一漏极侧金属通孔结构，所述第一漏极侧金属通孔结构位于所述第一漏极侧通孔腔中，覆于所述第一漏极侧外延柱结构之上，并且具有与所述邻接电介质材料层的所述顶表面平面的顶表面；
第二源极侧金属通孔结构，所述第二源极侧金属通孔结构位于所述第二源极侧通孔腔中，覆于所述第二源极侧外延柱结构之上，并且具有与所述邻接电介质材料层的所述顶表面平面的顶表面；
第二漏极侧金属通孔结构，所述第二漏极侧金属通孔结构位于所述第二漏极侧通孔腔中，覆于所述第二漏极侧外延柱结构之上，并且具有与所述邻接电介质材料层的所述顶表面平面的顶表面；
所述第一源极侧金属通孔结构和所述第一漏极侧金属通孔结构的底表面距所述基板的顶表面比所述第二源极侧金属通孔结构和所述第二漏极侧金属通孔结构的底表面距所述基板的所述顶表面更远；第一源极侧金属-半导体合金部分，所述第一源极侧金属-半导体合金部分接触所述第一源极区域的顶表面和所述第一源极侧金属通孔结构的底表面；
第一漏极侧金属-半导体合金部分，所述第一漏极侧金属-半导体合金部分接触所述第一漏极区域的顶表面和所述第一漏极侧金属通孔结构的底表面；
第二源极侧金属-半导体合金部分，所述第二源极侧金属-半导体合金部分接触所述升高的源极区域的顶表面和所述第二源极侧金属通孔结构的底表面；
第二漏极侧金属-半导体合金部分，所述第二漏极侧金属-半导体合金部分接触所述升高的漏极区域的顶表面和所述第二漏极侧金属通孔结构的底表面；以及
所述第一和第二源极侧金属-半导体合金部分以及所述第一和第二漏极侧金属-半导体合金部分具有相同的组分和相同的厚度；
其中：
所述第一源极区域的水平截面形状被完全地包含在所述第一源极侧金属通孔结构的水平截面形状内；
所述第一漏极区域的水平截面形状被完全地包含在所述第一漏极侧金属通孔结构的水平截面形状内；
所述升高的源极区域的水平截面形状被完全地包含在所述第二源极侧金属通孔结构的水平截面形状内；并且
所述升高的漏极区域的水平截面形状被完全地包含在所述第二漏极侧金属通孔结构的水平截面形状内。
11.根据权利要求6所述的半导体结构，还包括：
嵌入的源极区域，所述嵌入的源极区域嵌入在所述第二掺杂半导体阱内，位于所述基板的顶表面之下，并且接触所述升高的源极区域的底表面；以及
嵌入的漏极区域，所述嵌入的漏极区域嵌入在所述第二掺杂半导体阱内，位于所述基板的所述顶表面之下，并且接触所述升高的漏极区域的底表面。
12.根据权利要求6所述的半导体结构，其中：
所述升高的源极区域和所述升高的漏极区域中的每一个具有比所述第一源极区域或所述第一漏极区域的任意水平截面积更大的水平截面积；以及
所述第一源极区域、所述第一漏极区域、所述升高的源极区域以及所述升高的漏极区域具有相同的组分。
13.根据权利要求6所述的半导体结构，其中所述第一场效应晶体管包括NAND存储器器件的外围电路的部分。
14.根据权利要求13所述的半导体结构，其中所述第一场效应晶体管包括位于所述NAND存储器器件的行解码器区域中的高压字线开关晶体管，并且所述第二场效应晶体管包括低压晶体管，所述低压晶体管配置为在比所述第一场效应晶体管更低的电压下运行，并且具有比所述第一场效应晶体管更短的栅极长度。
15.根据权利要求13所述的半导体结构，其中：
所述NAND存储器器件包括位于所述基板之上的垂直NAND器件；
所述基板包括硅基板；
所述垂直NAND器件包括所述硅基板之上的单片三维NAND串的阵列；
所述单片三维NAND串的阵列的第一器件级中的至少一个存储器单元位于所述单片三维NAND串的阵列的第二器件级中的另一存储器单元之上；
所述硅基板含有集成电路，所述集成电路包括用于位于其上的所述存储器器件的驱动器电路；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部实质上垂直于所述基板的顶表面延伸；
多个电荷储存元件，每个电荷储存元件定位为与所述多个半导体沟道中的各自一个相邻；以及
多个控制栅电极，所述多个控制栅电极具有条形状，所述条形状实质上平行于所述基板的所述顶表面延伸，所述多个控制栅电极至少包括位于所述第一器件级中的第一控制栅电极和位于所述第二器件级中的第二控制栅电极。
16.一种形成半导体结构的方法，包括：
在半导体基板之上形成至少一个栅极堆叠体；
在所述基板之上形成邻接电介质材料层，其中所述邻接电介质材料层横向地围绕所述至少一个栅极堆叠体中的每一个；
将第一通孔腔的对形成为与所述至少一个栅极堆叠体之中的第一栅极堆叠体相邻并且穿过所述邻接电介质材料层，其中所述第一通孔腔的对从所述邻接电介质材料层的顶表面延伸到所述半导体基板的顶表面；
在所述第一通孔腔的对的下部处形成第一外延柱结构的对；以及
将电掺杂剂植入到所述外延柱结构的对的上部，其中第一源极区域和第一漏极区域形成在所述第一外延柱结构的对的各自第一外延柱结构的植入的部分中。
17.根据权利要求16所述的方法，其中：
所述第一源极区域和所述第一漏极区域中的每一个具有位于所述半导体基板的所述顶表面上方且与所述半导体基板的所述顶表面垂直地间隔的底表面；
所述第一外延柱结构的对由选择性外延工艺形成，所述选择性外延工艺将单晶半导体材料直接沉积在所述半导体基板内的第一掺杂半导体阱上，并且与所述半导体基板内的第一掺杂半导体阱处于外延对准。
18.根据权利要求17所述的方法，其中：
所述第一掺杂半导体阱具有第一导电型的掺杂；
所述第一源极区域和所述第一漏极区域具有第二导电型的掺杂，所述第二导电型与所述第一导电型相反；
第一源极延伸区域直接形成在所述第一外延柱结构的对中的一个中的所述第一源极区域之下；
第一漏极延伸区域直接形成在所述第一外延柱结构的对中的另一个中的所述第一漏极区域之下；
所述第一源极延伸区域和所述第一漏极延伸区域具有与所述第一源极区域和所述第一漏极区域相同导电型的掺杂；并且
所述第一源极延伸区域和所述第一漏极延伸区域的掺杂剂浓度低于所述第一源极区域和所述第一漏极区域的掺杂剂浓度。
19.根据权利要求17所述的方法，还包括：
在所述第一源极区域和所述第一漏极区域的表面上沉积金属层；以及
通过使所述金属层与所述第一源极区域和所述第一漏极区域的半导体材料反应，形成金属-半导体合金部分；
移除所述金属层的未反应部分；
在所述第一源极区域和所述升高的源极区域的形成之后，在所述第一通孔腔的对的未填充容积中和所述邻接电介质材料层之上沉积至少一个金属材料；以及
从包含所述邻接电介质材料层的所述顶表面的水平平面上方移除所述沉积的至少一个金属材料的部分，其中所述沉积的至少一个金属材料的剩余部分包括：
第一源极侧金属通孔结构，所述第一源极侧金属通孔结构覆于所述第一源极区域之上；以及
第一漏极侧金属通孔结构，所述第一漏极侧金属通孔结构覆于所述第一漏极区域之上。
20.根据权利要求19所述的方法，其中所述第一通孔腔的对中的每一个具有垂直或锥形的侧壁，并且所述第一源极侧金属通孔结构、所述第一漏极侧金属通孔结构、所述第一源极区域以及所述第一漏极区域中的每一个直接形成在所述第一通孔腔的对的各自侧壁上。
21.根据权利要求17所述的方法，其中：
所述第一掺杂半导体阱具有第一导电型的掺杂；并且
用原位掺杂形成所述第一外延柱结构的对，以将第二导电型掺杂剂整合到所述第一外延柱结构的对中，其中所述第二导电型与所述第一导电型相反。
22.根据权利要求17所述的方法，其中：
所述第一掺杂半导体阱具有第一导电型的掺杂；
所述第一外延柱结构的对形成为本征半导体材料部分；
植入到所述外延柱结构的对的上部中的所述电掺杂剂为第二导电型，所述第二导电型与所述第一导电型相反；并且
所述方法还包括将所述第二导电型的附加电掺杂剂植入到所述电柱结构的对的下部中，以在所述第一源极区域之下形成第一源极延伸区域，并且在所述第一漏极区域之下形成第一漏极延伸区域。
23.根据权利要求16所述的方法，还包括：
在所述基板的第二掺杂半导体阱之上形成包括另一栅极电介质和另一栅电极的第二栅极堆叠体；
通过用与所述第一源极区域和所述第一漏极区域中存在的电掺杂剂相反导电型的电掺杂剂来掺杂所述第二掺杂半导体阱的部分，来形成嵌入的源极区域和嵌入的漏极区域，其中所述邻接电介质材料层形成在所述嵌入的源极区域和所述嵌入的漏极区域之上；并且
形成第二通孔腔的对，所述第二通孔腔的对从所述邻接电介质材料层的所述顶表面延伸到所述嵌入的源极区域和所述嵌入的漏极区域的顶表面；并且
在所述第二通孔腔的对中形成升高的源极区域和升高的漏极区域。
24.根据权利要求23所述的方法，其中：
所述第一源极区域、所述第一漏极区域、所述升高的源极区域以及所述升高的漏极区域同时地由以下步骤形成：
执行选择性外延工艺，所述选择性外延工艺在所述第一通孔腔的对和所述第二通孔腔的对中沉积单晶半导体材料；以及
将电掺杂剂植入到所述沉积的单晶半导体材料的部分中；
所述第一通孔腔的对内的每个通孔腔的底部面积小于所述第二通孔腔的对内的每个通孔腔的底部面积；
所述沉积的单晶半导体材料在所述第一通孔腔的对中的部分的厚度大于所述沉积的单晶半导体材料在所述第二通孔腔的对中的部分的厚度；并且
所述沉积的单晶半导体材料在所述第一通孔腔的对中的部分的组分与所述沉积的单晶半导体材料在所述第二通孔腔的对中的部分的组分相同。
25.根据权利要求24所述的方法，其中为形成所述第一源极区域、所述第一漏极区域、所述升高的源极区域以及所述升高的漏极区域而植入的所述电掺杂剂被植入到所述嵌入的源极区域和所述嵌入的漏极区域的部分中，而不是植入到沉积的单晶半导体材料在所述第一通孔腔的对中的下部。
26.根据权利要求23所述的方法，其中形成所述第二通孔腔的对，使得所述第二通孔腔的对内的每个通孔腔的底部处的开口的面积完全在选自所述嵌入的源极区域和所述嵌入的漏极区域的下层结构的顶表面面积内，并且小于选自所述嵌入的源极区域和所述嵌入的漏极区域的下层结构的顶表面面积。
27.根据权利要求16所述的方法，其中所述半导体结构包括高压字线开关晶体管，所述高压字线开关晶体管位于三维垂直NAND串存储器器件的行解码器区域中。
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Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10074661B2 (en) * 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
KR102301249B1 (ko) * 2015-11-16 2021-09-10 삼성전자주식회사 반도체 장치
US10109477B2 (en) * 2015-12-31 2018-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9721663B1 (en) 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
US9786546B1 (en) * 2016-04-06 2017-10-10 International Business Machines Corporation Bulk to silicon on insulator device
US9728266B1 (en) 2016-07-08 2017-08-08 Micron Technology, Inc. Memory device including multiple select gates and different bias conditions
US9876031B1 (en) 2016-11-30 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device having passive devices at a buried source line level and method of making thereof
US10115735B2 (en) 2017-02-24 2018-10-30 Sandisk Technologies Llc Semiconductor device containing multilayer titanium nitride diffusion barrier and method of making thereof
US10062692B1 (en) * 2017-02-27 2018-08-28 Globalfoundries Inc. Field effect transistors with reduced parasitic resistances and method
US10224407B2 (en) 2017-02-28 2019-03-05 Sandisk Technologies Llc High voltage field effect transistor with laterally extended gate dielectric and method of making thereof
US20180331118A1 (en) 2017-05-12 2018-11-15 Sandisk Technologies Llc Multi-layer barrier for cmos under array type memory device and method of making thereof
US10453798B2 (en) 2017-09-27 2019-10-22 Sandisk Technologies Llc Three-dimensional memory device with gated contact via structures and method of making thereof
CN109728006B (zh) * 2017-10-30 2020-07-14 南京威派视半导体技术有限公司 基于复合介质栅mosfet的全局曝光光敏探测器
US10256099B1 (en) 2018-03-09 2019-04-09 Sandisk Technologies Llc Transistors having semiconductor-metal composite gate electrodes containing different thickness interfacial dielectrics and methods of making thereof
US10770459B2 (en) 2018-03-23 2020-09-08 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures
US10355017B1 (en) 2018-03-23 2019-07-16 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures and method of making the same
US10355100B1 (en) 2018-05-17 2019-07-16 Sandisk Technologies Llc Field effect transistors having different stress control liners and method of making the same
US10580787B2 (en) 2018-05-29 2020-03-03 Sandisk Technologies Llc Three-dimensional memory device containing dummy antenna diodes
US10566246B1 (en) 2018-08-17 2020-02-18 International Business Machines Corporation Shared contact trench comprising dual silicide layers and dual epitaxial layers for source/drain layers of NFET and PFET devices
JP2021192396A (ja) * 2018-09-14 2021-12-16 キオクシア株式会社 集積回路装置及び集積回路装置の製造方法
US10923494B2 (en) 2018-11-19 2021-02-16 Micron Technology, Inc. Electronic devices comprising a source below memory cells and related systems
US10566241B1 (en) * 2018-11-19 2020-02-18 Micron Technology, Inc. Methods of forming a semiconductor device, and related semiconductor devices and systems
US10629613B1 (en) * 2018-11-20 2020-04-21 Sandisk Technologies Llc Three-dimensional memory device having vertical semiconductor channels including source-side boron-doped pockets and methods of making the same
US10923496B2 (en) 2019-01-07 2021-02-16 Sandisk Technologies Llc Three-dimensional memory device containing a replacement buried source line and methods of making the same
WO2020146051A1 (en) * 2019-01-07 2020-07-16 Sandisk Technologies Llc Three-dimensional memory device containing a replacement buried source line and methods of making the same
US10797070B2 (en) 2019-01-07 2020-10-06 Sandisk Technologies Llc Three-dimensional memory device containing a replacement buried source line and methods of making the same
US11302395B2 (en) * 2019-06-25 2022-04-12 Micron Technology, Inc. Apparatus having transistors with raised extension regions
US10910020B1 (en) 2019-09-24 2021-02-02 Sandisk Technologies Llc Three-dimensional memory device containing compact bit line switch circuit and method of making the same
US11004974B1 (en) 2020-02-14 2021-05-11 Sandisk Technologies Llc Field effect transistors containing electric field assist layers at gate corners and method of making the same
KR20210121335A (ko) 2020-03-26 2021-10-08 삼성전자주식회사 반도체 소자
US11508749B2 (en) 2020-06-15 2022-11-22 Sandisk Technologies Llc Cutoff gate electrodes for switches for a three-dimensional memory device and method of making the same
CN113823600B (zh) * 2020-06-18 2023-11-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、掩膜版
US11450768B2 (en) 2020-10-05 2022-09-20 Sandisk Technologies Llc High voltage field effect transistor with vertical current paths and method of making the same
US20220109070A1 (en) * 2020-10-05 2022-04-07 Sandisk Technologies Llc High voltage field effect transistor with vertical current paths and method of making the same
US11978774B2 (en) 2020-10-05 2024-05-07 Sandisk Technologies Llc High voltage field effect transistor with vertical current paths and method of making the same
US20220181341A1 (en) * 2020-12-03 2022-06-09 Micron Technology, Inc. Transistors with raised extension regions and semiconductor fins
KR20220092087A (ko) * 2020-12-24 2022-07-01 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
US12027520B2 (en) 2021-05-10 2024-07-02 Sandisk Technologies Llc Transistor circuits including fringeless transistors and method of making the same
US12094944B2 (en) 2021-05-10 2024-09-17 Sandisk Technologies Llc Transistor circuits including fringeless transistors and method of making the same
US11837601B2 (en) 2021-05-10 2023-12-05 Sandisk Technologies Llc Transistor circuits including fringeless transistors and method of making the same
KR20230098672A (ko) * 2021-05-12 2023-07-04 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 트랜지스터를 갖는 메모리 주변회로 및 그 형성 방법
US11626496B2 (en) 2021-06-15 2023-04-11 Sandisk Technologies Llc High voltage field effect transistors with self-aligned silicide contacts and methods for making the same
US11575015B2 (en) 2021-06-15 2023-02-07 Sandisk Technologies Llc High voltage field effect transistors with self-aligned silicide contacts and methods for making the same
WO2022265685A1 (en) * 2021-06-15 2022-12-22 Sandisk Technologies Llc High voltage field effect transistors with self-aligned silicide contacts and methods for making the same
US11837640B2 (en) 2021-06-29 2023-12-05 Sandisk Technologies Llc Transistors with stepped contact via structures and methods of forming the same
US11967626B2 (en) 2021-09-14 2024-04-23 Sandisk Technologies Llc Field effect transistors with gate fins and method of making the same
US12015084B2 (en) 2021-09-14 2024-06-18 Sandisk Technologies Llc Field effect transistors with gate fins and method of making the same
US11710740B2 (en) * 2021-10-07 2023-07-25 Sandisk Technologies Llc Field effect transistors with reduced gate fringe area and method of making the same
US11876096B2 (en) 2021-10-07 2024-01-16 Sandisk Technologies Llc Field effect transistors with reduced gate fringe area and method of making the same
US12041770B2 (en) 2021-12-27 2024-07-16 Sandisk Technologies Llc Field effect transistors having concave drain extension region and method of making the same
CN117316205A (zh) * 2022-06-24 2023-12-29 长鑫存储技术有限公司 一种半导体结构及其制造方法、子字线驱动器、存储器
US20240063281A1 (en) * 2022-08-16 2024-02-22 Powerchip Semiconductor Manufacturing Corporation High-voltage metal-oxide-semiconductor transistor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080096328A1 (en) * 2006-10-20 2008-04-24 Jung-Dal Chol Nonvolatile memory devices and methods of forming the same
US20100090286A1 (en) * 2008-10-09 2010-04-15 Seung-Jun Lee Vertical-type semiconductor device and method of manufacturing the same
US20110233688A1 (en) * 2010-03-25 2011-09-29 International Business Machines Corporation Novel devices with vertical extensions for lateral scaling
US20140117421A1 (en) * 2012-10-31 2014-05-01 International Business Machines Corporation Self-aligned contact structure for replacement metal gate

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
JP3544833B2 (ja) * 1997-09-18 2004-07-21 株式会社東芝 半導体装置及びその製造方法
US6127233A (en) * 1997-12-05 2000-10-03 Texas Instruments Incorporated Lateral MOSFET having a barrier between the source/drain regions and the channel region
US6319782B1 (en) * 1998-09-10 2001-11-20 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of fabricating the same
KR100819730B1 (ko) 2000-08-14 2008-04-07 샌디스크 쓰리디 엘엘씨 밀집한 어레이 및 전하 저장 장치와, 그 제조 방법
US7005350B2 (en) 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US7233522B2 (en) 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
US7023739B2 (en) 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
US7221588B2 (en) 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings
US7177191B2 (en) 2004-12-30 2007-02-13 Sandisk 3D Llc Integrated circuit including memory array incorporating multiple types of NAND string structures
JP4945900B2 (ja) * 2005-01-06 2012-06-06 ソニー株式会社 絶縁ゲート電界効果トランジスタおよびその製造方法
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
TW200725707A (en) * 2005-12-30 2007-07-01 Ind Tech Res Inst Method for forming titanium silicide upon a semiconductor device with lower source/drain sheet resistance
US7535060B2 (en) 2006-03-08 2009-05-19 Freescale Semiconductor, Inc. Charge storage structure formation in transistor with vertical channel region
KR100703984B1 (ko) * 2006-03-22 2007-04-09 삼성전자주식회사 반도체 집적 회로 장치의 제조 방법 및 그 구조
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4552926B2 (ja) 2006-11-20 2010-09-29 エルピーダメモリ株式会社 半導体装置及び半導体装置の製造方法
US7575973B2 (en) 2007-03-27 2009-08-18 Sandisk 3D Llc Method of making three dimensional NAND memory
US7808038B2 (en) 2007-03-27 2010-10-05 Sandisk 3D Llc Method of making three dimensional NAND memory
US7848145B2 (en) 2007-03-27 2010-12-07 Sandisk 3D Llc Three dimensional NAND memory
US7514321B2 (en) 2007-03-27 2009-04-07 Sandisk 3D Llc Method of making three dimensional NAND memory
US7851851B2 (en) 2007-03-27 2010-12-14 Sandisk 3D Llc Three dimensional NAND memory
US7745265B2 (en) 2007-03-27 2010-06-29 Sandisk 3D, Llc Method of making three dimensional NAND memory
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP4691124B2 (ja) 2008-03-14 2011-06-01 株式会社東芝 不揮発性半導体記憶装置の製造方法
US7910973B2 (en) 2008-03-17 2011-03-22 Kabushiki Kaisha Toshiba Semiconductor storage device
JP4802313B2 (ja) 2008-08-01 2011-10-26 ニッコー株式会社 圧電振動子の保持装置
JP5288936B2 (ja) 2008-08-12 2013-09-11 株式会社東芝 不揮発性半導体記憶装置
KR101478678B1 (ko) 2008-08-21 2015-01-02 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US7994011B2 (en) 2008-11-12 2011-08-09 Samsung Electronics Co., Ltd. Method of manufacturing nonvolatile memory device and nonvolatile memory device manufactured by the method
KR101527192B1 (ko) 2008-12-10 2015-06-10 삼성전자주식회사 불휘발성 메모리 소자 및 그의 제조방법
KR101495806B1 (ko) 2008-12-24 2015-02-26 삼성전자주식회사 비휘발성 기억 소자
US20100155818A1 (en) 2008-12-24 2010-06-24 Heung-Jae Cho Vertical channel type nonvolatile memory device and method for fabricating the same
KR101481104B1 (ko) 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101616089B1 (ko) 2009-06-22 2016-04-28 삼성전자주식회사 3차원 반도체 메모리 소자
KR101584113B1 (ko) 2009-09-29 2016-01-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101559958B1 (ko) 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
US8349681B2 (en) 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
US8187936B2 (en) 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8193054B2 (en) 2010-06-30 2012-06-05 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8198672B2 (en) 2010-06-30 2012-06-12 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device
KR20120007838A (ko) 2010-07-15 2012-01-25 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
KR101744127B1 (ko) 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
US8415751B2 (en) * 2010-12-30 2013-04-09 Intel Corporation Method to reduce contact resistance of N-channel transistors by using a III-V semiconductor interlayer in source and drain
US8236634B1 (en) * 2011-03-17 2012-08-07 International Business Machines Corporation Integration of fin-based devices and ETSOI devices
US8455932B2 (en) * 2011-05-06 2013-06-04 International Business Machines Corporation Local interconnect structure self-aligned to gate structure
JP5944149B2 (ja) * 2011-12-05 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR101790153B1 (ko) * 2011-12-27 2017-10-26 인텔 코포레이션 반도체 표면-근처 층의 도핑 농도를 증대시키는 방법 및 그의 제조 방법
FR2985089B1 (fr) * 2011-12-27 2015-12-04 Commissariat Energie Atomique Transistor et procede de fabrication d'un transistor
US9698229B2 (en) * 2012-01-17 2017-07-04 United Microelectronics Corp. Semiconductor structure and process thereof
US20130214358A1 (en) * 2012-02-17 2013-08-22 International Business Machines Corporation Low external resistance etsoi transistors
US8847302B2 (en) 2012-04-10 2014-09-30 Sandisk Technologies Inc. Vertical NAND device with low capacitance and silicided word lines
US8779515B2 (en) * 2012-05-21 2014-07-15 International Business Machines Corporation Semiconductor structure containing an aluminum-containing replacement gate electrode
US20140117412A1 (en) 2012-11-01 2014-05-01 Infineon Technologies Ag Heterojunction Transistor and Manufacturing Method Therefor
US9029208B2 (en) * 2012-11-30 2015-05-12 International Business Machines Corporation Semiconductor device with replacement metal gate and method for selective deposition of material for replacement metal gate
US20140280290A1 (en) 2013-03-14 2014-09-18 Microsoft Corporation Selection and display of alternative suggested sub-strings in a query
US9059041B2 (en) * 2013-07-02 2015-06-16 International Business Machines Corporation Dual channel hybrid semiconductor-on-insulator semiconductor devices
US8999799B2 (en) * 2013-08-29 2015-04-07 International Business Machines Corporation Maskless dual silicide contact formation
US10090392B2 (en) * 2014-01-17 2018-10-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9177810B2 (en) * 2014-01-29 2015-11-03 International Business Machines Corporation Dual silicide regions and method for forming the same
JP6275559B2 (ja) * 2014-06-13 2018-02-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20150372100A1 (en) * 2014-06-19 2015-12-24 GlobalFoundries, Inc. Integrated circuits having improved contacts and methods for fabricating same
US9607989B2 (en) * 2014-12-04 2017-03-28 Globalfoundries Inc. Forming self-aligned NiSi placement with improved performance and yield
US20160260712A1 (en) * 2015-03-06 2016-09-08 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US9397003B1 (en) * 2015-05-27 2016-07-19 Globalfoundries Inc. Method for forming source/drain contacts during CMOS integration using confined epitaxial growth techniques

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080096328A1 (en) * 2006-10-20 2008-04-24 Jung-Dal Chol Nonvolatile memory devices and methods of forming the same
US20100090286A1 (en) * 2008-10-09 2010-04-15 Seung-Jun Lee Vertical-type semiconductor device and method of manufacturing the same
US20110233688A1 (en) * 2010-03-25 2011-09-29 International Business Machines Corporation Novel devices with vertical extensions for lateral scaling
US20140117421A1 (en) * 2012-10-31 2014-05-01 International Business Machines Corporation Self-aligned contact structure for replacement metal gate

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