CN111341785B - 一种nand存储器及其制作方法 - Google Patents
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Abstract
本发明涉及一种NAND存储器及其制作方法，该NAND存储器包括：衬底；位于衬底上方的叠层结构，叠层结构包括在垂直于衬底的垂直方向上依次设置于衬底上方的外延层、底部选择栅结构层和存储阵列堆栈，存储阵列堆栈包括上下多层交替层叠设置的栅极层和层间绝缘层；多数贯穿叠层结构的栅线狭缝；在平行于衬底的水平横向方向上，位于栅线狭缝之间的沟道存储结构；位于栅线狭缝在水平纵长方向的下方端部与衬底之间，隔开外延层与栅线狭缝的下方端部的隔离体；以及覆盖隔离体的平坦层，从而，在通过刻蚀工艺形成栅线狭缝时，无需精确控制栅线狭缝的下方端部终止于外延层的边界处，能够降低对刻蚀工艺的精度要求，进而减小刻蚀设备成本，增加产品可靠度。
Description
【技术领域】
本发明涉及存储器技术领域，具体涉及一种NAND存储器及其制作方法。
【背景技术】
随着技术的发展，半导体工业不断寻找新的生产方式，以使得存储器装置中的每一存储器裸片具有更多数量的存储器单元。其中，3D NAND(三维与非门)存储器由于其存储密度高、成本低等优点，已成为目前较为前沿、且极具发展潜力的三维存储器技术。
现有的3D NAND存储器包括衬底、依次设置于衬底上的外延层、底部选择栅极和堆栈结构、以及设置于堆栈结构中且穿过底部选择栅极直至外延层的栅线狭缝。但是，在3DNAND存储器的制备工艺中，为了确保存储器件的良率和可靠性，当通过刻蚀工艺形成上述栅线狭缝时，需要精确控制栅线狭缝的下方端部终止于外延层的边界处，存在对刻蚀工艺的精度要求高、以及刻蚀设备成本高的问题。
【发明内容】
本发明的目的在于提供一种NAND存储器及其制作方法，以在通过刻蚀工艺形成栅线狭缝时，能够降低对刻蚀工艺的精度要求，进而减小相应的刻蚀设备成本，增加产品可靠度。
为了解决上述问题，本发明实施例提供了一种NAND存储器，该NAND存储器包括：衬底；位于衬底上方的叠层结构，叠层结构包括在垂直于衬底的垂直方向上依次设置于衬底上方的外延层、底部选择栅结构层和存储阵列堆栈，存储阵列堆栈包括上下多层交替层叠设置的栅极层和层间绝缘层；多数贯穿叠层结构的栅线狭缝；在平行于衬底的水平横向方向上，位于栅线狭缝之间的沟道存储结构；位于栅线狭缝在水平纵长方向的下方端部与衬底之间，隔开外延层与栅线狭缝的下方端部的隔离体；以及，覆盖隔离体的平坦层。
其中，栅线狭缝的下方端部终止于外延层的边界之内，隔离体在衬底上的投影形状为中空环形与几何多边形其中之一。
其中，隔离体为中空柱体，中空柱体的柱壁上形成有开口，栅线狭缝的下方端部经过开口延伸至中空柱体的内部。
其中，隔离体在衬底上的投影形状为几何多边形，且包围栅线狭缝的下方端部，而隔开下方端部与外延层。
其中，隔离体深入衬底，而在衬底上形成浅沟槽隔离。
其中，在水平纵长方向上，隔离体具有一侧面位于外延层的侧面之外。
其中，在水平纵长方向上，栅线狭缝的下方端部终止于外延层的边界之外，且被隔离体包裹。
为了解决上述问题，本发明实施例还提供了一种NAND存储器的制作方法，该NAND存储器的制作方法包括：在衬底上方依次形成半导体层和底部选择栅极结构层；形成穿过底部选择栅极结构层和半导体层，直达衬底的隔离体；在隔离体和底部选择栅极结构层上形成存储阵列堆栈，而完成整个叠层结构，存储阵列堆栈包括上下多层交替层叠设置的栅极牺牲层和层间绝缘层；形成一覆盖隔离体的平坦层；形成多数贯穿叠层结构的栅线狭缝，以及位于栅线狭缝之间的沟道存储结构，且栅线狭缝在水平纵长方向的下方端部，穿过部分隔离体，直达半导体层，而使栅线狭缝的下方端部终止于隔离体包围的区域中；以及，通过栅线狭缝去掉半导体层，得到空隙区，并在空隙区中生长出外延层。
其中，形成穿过底部选择栅极结构层和半导体层，直达衬底的隔离体，具体包括：形成凹槽，凹槽由上至下穿过底部选择栅极结构层和半导体层，直达衬底；在凹槽中形成绝缘层，以得到隔离体。
其中，还包括：通过栅线狭缝将栅极牺牲层置换成栅极层。
其中，还包括：在栅线狭缝中填充间隔层、半导体材料和/或金属材料，形成共源极结构。
其中，栅线狭缝的下方端部终止于外延层的边界之内，隔离体在衬底上的投影形状为中空环形与几何多边形其中之一。
其中，隔离体为中空柱体，中空柱体的柱壁上形成有开口，栅线狭缝的下方端部经过开口延伸至中空柱体的内部。
其中，隔离体在衬底上的投影形状为几何多边形，且包围栅线狭缝的下方端部，而隔开下方端部与外延层。
其中，隔离体深入衬底，而在衬底上形成浅沟槽隔离。
其中，在水平纵长方向上，隔离体具有一侧面位于延伸出半导体层的侧面之外。
其中，在水平纵长方向上，栅线狭缝的下方端部终止于半导体层的边界之外，且被隔离体包裹。
其中，在衬底上方形成半导体层，还包括：在衬底上形成缓存层；在缓存层上形成半导体层。
本发明的有益效果是：区别于现有技术，本发明提供的NAND存储器及其制作方法，通过设置隔离体，其中，隔离体位于栅线狭缝在水平纵长方向的下方端部与衬底之间，隔开外延层与栅线狭缝的下方端部，从而，在通过刻蚀工艺形成栅线狭缝时，只需控制栅线狭缝的下方端部终止于隔离体包围的区域中即可，而无需精确控制栅线狭缝的下方端部终止于外延层的边界处，能够降低对刻蚀工艺的精度要求，进而减小相应的刻蚀设备成本，增加产品可靠度。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的NAND存储器的俯视结构示意图；
图2是沿图1中的线O-O’截取的横截面结构示意图；
图3是沿图1中的线C-C’截取的横截面结构示意图；
图4是沿图1中的线O-O’截取的另一横截面结构示意图；
图5(a)～图5(c)是本发明实施例提供的隔离体在衬底上的投影形状的各种实施例示意图；
图6是根据图5(c)所示实施例沿图1中的线O-O’截取的另一横截面结构示意图；
图7是根据图5(c)所示实施例沿图1中的线O-O’截取的另一变形例横截面结构示意图；
图8是根据图5(c)所示实施例沿图1中的线O-O’截取的又另一变形例横截面结构示意图；
图9是根据图5(c)所示实施例沿图1中的线O-O’截取的又另一变形例横截面结构示意图；
图10是本发明实施例提供的NAND存储器的制作方法的流程示意图。
【具体实施方式】
下面结合附图和实施例，对本发明作进一步的详细描述。特别指出的是，以下实施例仅用于说明本发明，但不对本发明的范围进行限定。同样的，以下实施例仅为本发明的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
另外，本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。
请参阅图1至图3，图1是本发明实施例提供的NAND存储器的俯视结构示意图，图2是沿图1中的线O-O’截取的横截面结构示意图，图3是沿图1中的线C-C’截取的横截面结构示意图。该NAND存储器10包括衬底11、叠层结构12、栅线狭缝13、沟道存储结构14、隔离体15和平坦层16，其中，叠层结构12位于衬底11上方，叠层结构12包括在垂直于衬底11的垂直方向Z上依次设置于衬底11上方的外延层121、底部选择栅结构层122和存储阵列堆栈123，存储阵列堆栈123包括上下多层交替层叠设置的栅极层1231和层间绝缘层1232，栅线狭缝13多数贯穿叠层结构12，沟道存储结构14在平行于衬底11的水平横向方向Y上，位于栅线狭缝13之间，隔离体15位于栅线狭缝13在水平纵长方向X的下方端部131与衬底11之间，隔开外延层121与栅线狭缝13的下方端部131，平坦层15覆盖隔离体14。
其中，衬底11的材质可以为硅、锗或绝缘体上硅(Silicon-On-Insulator，SOI)等，外延层121的材质可以为单晶硅。具体地，在上述衬底11和外延层121之间还可以包括缓存层(图中未示出)，该缓存层能够改善衬底11上外延生长的质量，其材质可以为氧化硅、氮化硅等绝缘材料。
在一个具体实施例中，如图4所示，上述底部选择栅结构层122可以包括上下多层交替层叠设置的底部选择栅极氧化层1221和底部选择栅极层1222，例如，上述底部选择栅结构层122可以由两层底部选择栅极氧化层1221和两层底部选择栅极层1222交替层叠形成。其中，上述底部选择栅极氧化层1221的材质可以与上述存储阵列堆栈123中层间绝缘层1232的材质相同，例如，氧化硅，上述底部选择栅极层1222的材质可以与上述存储阵列堆栈123中栅极层1231的材质相同，例如，钨等导电材料。
具体地，在上述NAND存储器中，存储阵列堆栈123中层间绝缘层1232和栅极层1231的总层数决定了垂直方向Z上存储单元的个数，例如，总层数可以为32层、64层等，且存储阵列堆栈123的层数越多，对应该NAND存储器的集成度越高。
请继续参阅图2，上述叠层结构12在水平纵长方向X上可以包括一个核心区域A1和至少一个台阶区域A2，并且，上述平坦层16覆盖于叠层结构12的台阶区域A2上，以对该叠层结构12进行平坦化。具体实施时，上述平坦层16的上表面可以与叠层结构12在核心区域A1处的上表面平齐，平坦层16的材质可以为氧化硅。本实施例中仅给出一个核心区域A1和一个台阶区域A2作为示例，在其他实施例中，台阶区域A2的数量可以为两个，核心区域A1位于这两个台阶区域A2之间，且上述NAND存储器在水平纵长方向X上一侧的内部结构可以参考另一侧的内部结构。可以理解的是，本实施例仅对NAND存储器在水平纵长方向X上一侧的内部结构进行了具体阐述。
请继续参阅图1和图3，上述沟道存储结构14由上至下贯穿上述叠层结构12直达衬底11，并且排列成阵列。具体地，该沟道存储结构14的内部结构可以包括作为芯部的绝缘层、以及依次围绕设置于该绝缘层上的沟道层和存储层，其中，沟道层可以为多晶硅层，存储层可以为由第一氧化物层、氮化物层和第二氧化物层所组成的ONO结构层，在一些替代实施例中，上述存储层还可以为NONO、SONO等结构层，上述沟道存储结构14中可以省去作为芯部的绝缘层。
其中，上述栅线狭缝13由上至下贯穿上述叠层结构12中的存储阵列堆栈123和底部选择栅结构层122，直达外延层121，并且，该栅线狭缝13在水平纵长方向X的端部一般会延伸至上述平坦层16中，而贯穿该平坦层16直达上述外延层121和/或隔离体15。
在本实施例中，上述栅线狭缝13的数量为多条，这多条栅线狭缝13在水平横向方向Y上可以将上述底部选择栅结构层122分隔为多个底部选择栅结构块，并且，为了实现对位于相邻两条栅线狭缝13之间的底部选择栅结构块的单独控制，在形成栅线狭缝13和外延层121之后，还需通过栅线狭缝13对位于栅线狭缝13下的外延层121进行切割，以在水平横向方向Y上将外延层121的上表面分隔成多个区域，从而实现在水平横向方向Y上对外延层121的上表面区域的切断。
在一个具体实施例中，当栅线狭缝13的下方端部131终止于外延层121的边界之内时，为了避免通过栅线狭缝对位于栅线狭缝下的外延层进行切割后，得到的切割后外延层的上表面在其边界处仍会相连，并未被切断的问题，在栅线狭缝13的下方端部131与衬底11之间设置了隔离体15，该隔离体15在衬底11上的投影形状可以为中空环形(如图5(a)和图5(b)所示)与几何多边形(如图5(c)所示)其中之一。另外，隔离体15贯穿上述外延层121，且部分隔离体15的上方端部可以终止于上述底部选择栅结构层122的上表面所在的平面中，进一步地，上述隔离体15会从外延层121的边界所在的侧面121A上暴露出来，以使外延层121的上表面中无法通过栅线狭缝13切割的边界区域能够被该隔离体15隔开。
具体地，当上述隔离体15在衬底11上的投影形状为中空环形时，如图2所示，该隔离体15可以为中空柱体(比如，中空圆柱体或中空长方形柱体等)，该中空柱体15的柱壁上可以形成有开口(图中未示出)，且上述栅线狭缝13的下方端部131经过该开口延伸至中空柱体15的内部，从而上述中空柱体15能够隔开位于其内部的栅线狭缝13的下方端部131、与位于其外部的外延层121。其中，栅线狭缝13在水平横向方向Y上的宽度可以与上述开口在水平横向方向Y上的宽度相同，具体实施时，上述开口可以是在通过刻蚀工艺形成栅线狭缝13的过程中，对在垂直方向Z上位于外延层121的上表面之外的隔离体15进行刻蚀后得到的。
进一步地，当上述隔离体15在衬底11上的投影形状为几何多边形时，如图6所示，该隔离体15可以为矩形方块或正方形方块，上述栅线狭缝13的下方端部131延伸至方块状的隔离体15中，而被该隔离体15包围,从而隔离体15能够隔开位于隔离体15中的栅线狭缝13的下方端部131、与位于隔离体15周边的外延层121，其中，上述栅线狭缝13的下方端部131被隔离体15包围，可以理解为，上述栅线狭缝13的下方端部131在隔离体15上的投影被隔离体15的上表面区域包围。并且，在一些实施例中，如图7所示，上述方块状的隔离体15在水平横向方向Y上的侧面15A,位于外延层121的边界所在的侧面121A之外。
在另一个具体实施例中，如图8所示，当在水平纵长方向X上，上述栅线狭缝13的下方端部131终止于外延层121的边界121A之外时，为了避免通过栅线狭缝移除外延牺牲层时对衬底的损伤问题，在栅线狭缝13的下方端部131与衬底11之间设置了隔离体15，该隔离体15在衬底11上的投影形状可以为几何多边形(如图5(c)所示)，该隔离体15可以为矩形方块或正方形方块，上述栅线狭缝13的下方端部131延伸至方块状的隔离体15中，而被该隔离体15包裹,从而隔离体15能够隔开位于隔离体15中的栅线狭缝13的下方端部131、与位于隔离体15周边的外延层121，其中，隔离体15贯穿上述外延层121，在一些实施例中，部分隔离体15的上方端部可以终止于上述底部选择栅结构层122的上表面所在的平面中，进一步地，上述隔离体15在水平横向方向Y上的侧面15A，位于外延层121的边界所在的侧面121A之外，并且，在水平纵长方向X上，上述栅线狭缝13的下方端部131会终止于外延层121的边界121A与隔离体15的边界15A之间。
在上述实施例中，上述隔离体15还可以深入衬底11,而在衬底11上形成浅沟槽隔离(Shallow rench isolation)，从而在通过上述栅线狭缝13去掉外延牺牲层时，能够确保隔离体15在衬底11上的稳固性,并保持更好的隔离。具体实施时，上述隔离体15深入衬底11的深度可以根据隔离体15在衬底11上的投影面积和投影形状决定。例如，如图4所示，当隔离体15在衬底11上的投影形状为中空环形时，该隔离体15会深入衬底11,而在衬底11上形成较浅的浅沟槽隔离(比如，深度不大于衬底11的一半高度)。又例如，如图7至图9所示，当隔离体15在衬底11上的投影形状为几何多边形时，该隔离体15会深入衬底11，而在衬底11上形成较深的浅沟槽隔离(比如，深度大于衬底11的一半高度)。
区别于现有技术，本实施例中的NAND存储器，通过设置隔离体，其中，隔离体位于栅线狭缝在水平纵长方向的下方端部与衬底之间，隔开外延层与栅线狭缝的下方端部，从而，在通过刻蚀工艺形成栅线狭缝时，只需控制栅线狭缝的下方端部终止于隔离体包围的区域中即可，而无需精确控制栅线狭缝的下方端部终止于外延层的边界处，能够降低对刻蚀工艺的精度要求，进而减小相应的刻蚀设备成本，增加产品可靠度。
请参阅图10，图10是本发明实施例提供的NAND存储器的制作方法的流程示意图，该NAND存储器的制作方法具体流程可以如下：
步骤S11：在衬底上方依次形成半导体层和底部选择栅极结构层。
其中，上述步骤S11可以具体包括：
步骤S111：在衬底上形成缓存层。
其中，衬底的材质可以为硅、锗或绝缘体上硅(Silicon-On-Insulator，SOI)等，缓存层的材质可以为氧化硅或氮化硅等绝缘材料，如此，通过在衬底上生长缓存层，有利于改善衬底上外延生长的质量。
步骤S112：在缓存层上形成半导体层。
其中，半导体层的材质在一优选实施例中可以为多晶硅，其他可以例如锗，并且，具体实施时，可以利用化学气相沉积和准分子激光退火工艺在缓存层上制作半导体层。
步骤S113：在半导体层上形成底部选择栅极结构层。
其中，底部选择栅极结构层可以包括上下多层交替层叠设置的底部选择栅极氧化层和底部选择栅极牺牲层，例如，上述底部选择栅极结构层可以由两层底部选择栅极氧化层和两层底部选择栅极牺牲层交替层叠形成。并且，在后续步骤中还会通过置换工艺换掉上述底部选择栅极结构层中的底部选择栅极牺牲层,并在相同位置形成底部选择栅极层。
步骤S12：形成穿过底部选择栅极结构层和半导体层，直达衬底的隔离体。
其中，上述步骤S12可以具体包括：
步骤S121：形成凹槽，凹槽由上至下穿过底部选择栅极结构层和半导体层，直达衬底。
其中，上述凹槽在平行于衬底的水平方向上的截面形状可以为中空环形与几何多边形其中之一。具体实施时，可以采用各向异性刻蚀工艺，比如采用干法刻蚀工艺，在底部选择栅极结构层和半导体层上刻蚀出凹槽。
步骤S122：在凹槽中形成绝缘层，以得到隔离体。
其中，隔离体的材质可以氧化硅等绝缘材料，与上述凹槽的截面形状对应的，该隔离体在衬底上的投影形状也可以为中空环形与几何多边形其中之一。并且，具体实施时，可以采用原子层沉积工艺或化学气相沉积工艺在上述凹槽中制作绝缘层，以得到隔离体。
在一些实施例中，上述隔离体还可以深入衬底，而在衬底上形成浅沟槽隔离，从而在后续步骤中当通过栅线狭缝去掉半导体层时，能够确保隔离体在衬底上的稳固性及隔离性。具体实施时，上述隔离体深入衬底的深度可以根据隔离体在衬底上的投影面积和投影形状决定。例如，当隔离体在衬底上的投影形状为中空环形时，该隔离体会深入衬底,而在衬底上形成较浅的浅沟槽隔离(比如，深度不大于衬底的一半高度)。又例如，当隔离体在衬底上的投影形状为几何多边形时，该隔离体会深入衬底，而在衬底上形成较深的浅沟槽隔离(比如，深度大于衬底11的一半高度)。
步骤S13：在隔离体和底部选择栅极结构层上形成存储阵列堆栈，而完成整个叠层结构，存储阵列堆栈包括上下多层交替层叠设置的栅极牺牲层和层间绝缘层。
其中，叠层结构包括依次设置于衬底上方的半导体层、底部选择栅极结构层和存储阵列堆栈，并且，在后续步骤中还会通过置换工艺换掉上述存储阵列堆栈中的栅极牺牲层并在相同位置形成栅极层。
步骤S14：形成一覆盖隔离体的平坦层。
其中，上述步骤S14可以具体包括：
步骤S141：对底部选择栅极结构层和存储阵列堆栈进行刻蚀，得到台阶状的叠层结构。
步骤S142：在台阶状的叠层结构上形成平坦层，平坦层覆盖隔离体。
具体地，上述台阶状的叠层结构在水平纵长方向上可以包括一个核心区域和至少一个台阶区域，并且，上述平坦层覆盖于叠层结构的台阶区域上，以对该叠层结构进行平坦化。具体实施时，上述平坦层的上表面可以与叠层结构在核心区域处的上表面平齐，平坦层的材质可以为氧化硅。需要说明的是，在通过刻蚀工艺形成台阶状的叠层结构的过程中，相应区域的隔离体也会被去掉，从而使刻蚀后得到的叠层结构与嵌设于叠层结构中的部分隔离体在整体上呈台阶状。
步骤S15：形成多数贯穿叠层结构的栅线狭缝，以及位于栅线狭缝之间的沟道存储结构，且栅线狭缝在水平纵长方向的下方端部，穿过部分隔离体，直达半导体层，而使栅线狭缝的下方端部终止于隔离体包围的区域中。
其中，上述步骤S15可以具体包括：
步骤S151：形成多数贯穿叠层结构的栅线狭缝，其中，栅线狭缝在水平纵长方向的下方端部，穿过部分隔离体，直达半导体层，而使栅线狭缝的下方端部终止于隔离体包围的区域中。
其中，上述栅线狭缝由上至下贯穿上述台阶状的叠层结构中的存储阵列堆栈和底部选择栅极结构层，直达半导体层，并且，该栅线狭缝在水平纵长方向的端部一般会延伸至上述平坦层中，而贯穿该平坦层直达上述外延层和/或隔离体。
在一个具体实施例中，当上述栅线狭缝的下方端部终止于半导体层的边界之内时，上述隔离体在衬底上的投影形状可以为中空环形与几何多边形其中之一，另外，隔离体贯穿上述半导体层，且该隔离体会从半导体层的边界所在的侧面上暴露出来，以使半导体层的上表面中无法通过栅线狭缝切割的边界区域能够被该隔离体隔开。
具体地，当上述隔离体在衬底上的投影形状为中空环形时，该隔离体可以为中空柱体(比如，中空圆柱体或中空长方形柱体等)，该中空柱体的柱壁上可以形成有开口，且上述栅线狭缝的下方端部经过该开口延伸至中空柱体的内部，从而上述中空柱体能够隔开位于其内部的栅线狭缝的下方端部、与位于其外部的半导体层。其中，栅线狭缝在水平横向方向上的宽度可以与上述开口在水平横向方向上的宽度相同，具体实施时，上述开口可以在通过刻蚀工艺形成栅线狭缝的过程中，对在垂直方向上位于半导体层的上表面之外的隔离体进行刻蚀后得到的。
进一步地，当上述隔离体在衬底上的投影形状为几何多边形时，该隔离体可以为矩形方块或正方形方块，上述栅线狭缝的下方端部延伸至方块状的隔离体中，而被该隔离体包围，从而隔离体能够隔开位于隔离体中的栅线狭缝的下方端部、与位于隔离体周边的半导体层，其中，上述栅线狭缝的下方端部被隔离体包围，可以理解为，上述栅线狭缝的下方端部在隔离体上的投影被隔离体的上表面区域包围。并且，在一些实施例中，上述方块状的隔离体在水平横向方向上的侧面，位于外延层的边界所在的侧面之外。
在另一个具体实施例中，当在水平纵长方向上，上述栅线狭缝的下方端部终止于半导体层的边界之外时，上述隔离体在衬底上的投影形状可以为几何多边形，该隔离体可以为矩形方块或正方形方块，上述栅线狭缝的下方端部延伸至方块状的隔离体中，而被该隔离体包裹,从而隔离体能够隔开位于隔离体中的栅线狭缝的下方端部、与位于隔离体周边的外延层，其中，隔离体贯穿上述半导体层，该隔离体在水平横向方向上的侧面，位于半导体层的边界所在的侧面之外，并且，在水平纵长方向上，上述栅线狭缝的下方端部会终止于半导体层的边界与隔离体的边界之间。
步骤S152：形成在平行于衬底的水平横向方向上，位于栅线狭缝之间的沟道存储结构。
其中，上述沟道存储结构由上至下贯穿上述叠层结构直达衬底，并且排列成阵列。具体地，该沟道存储结构的内部结构可以包括作为芯部的绝缘层、以及依次围绕设置于该绝缘层上的沟道层和存储层，其中，沟道层可以为多晶硅层，存储层可以为由第一氧化物层、氮化物层和第二氧化物层所组成的ONO结构层，在一些替代实施例中，上述存储层还可以为NONO、SONO等结构层，上述沟道存储结构中可以省去作为芯部的绝缘层。
步骤S16：通过栅线狭缝去掉半导体层，得到空隙区，并在空隙区中生长出外延层。
具体地，可以通过栅线狭缝将半导体层刻蚀去掉，以在原来半导体层的位置上对应形成空隙区。其中，外延层的材质可以为单晶硅，并可以通过在上述沟道存储结构上进行硅的侧边外延生成而得到该外延层，该外延层外延层填充上述空隙区。
在一些实施例中，在上述步骤S16之后，还可以包括：
步骤S17：通过栅线狭缝将栅极牺牲层置换成栅极层。
具体地，可以采用置换工艺换掉上述底部选择栅极结构层中的底部选择栅极牺牲层、以及上述存储阵列堆栈中的栅极牺牲层，并在相同位置填充导电材料(比如，钨)，以形成对应的底部选择栅极层和栅极层。
进一步地，在上述步骤S17之后，还可以包括：
步骤S18：在栅线狭缝中填充间隔层、半导体材料和/或金属材料，形成共源极结构。
具体地，可以在上述栅线狭缝内填充间隔层，间隔层为绝缘层，例如氧化物层，与作为共源极的导电材料(比如，钛或氮化钛、多晶硅及/或金属钨)，以得到共源极结构。间隔层在本技术方案中仅为示例性给出，在实际应用中，间隔层可以为多层绝缘层，其结构也可以部分延伸进入栅极层，以填充栅极层和栅线狭缝之间形成空隙。
其中，该共源极结构中的共源极与上述沟道存储结构中的沟道层之间通过外延层导通，以构成NAND存储器的切换选择器件。
区别于现有技术，本实施例中的NAND存储器的制作方法，通过设置隔离体，其中，隔离体位于栅线狭缝在水平纵长方向的下方端部与衬底之间，隔开外延层与栅线狭缝的下方端部，从而，在通过刻蚀工艺形成栅线狭缝时，只需控制栅线狭缝的下方端部终止于隔离体包围的区域中即可，而无需精确控制栅线狭缝的下方端部终止于外延层的边界处，能够降低对刻蚀工艺的精度要求，进而减小相应的刻蚀设备成本，增加产品可靠度。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (18)
1.一种NAND存储器，其特征在于，包括：
衬底；
位于所述衬底上方的叠层结构，所述叠层结构包括在垂直于所述衬底的垂直方向上依次设置于所述衬底上方的外延层、底部选择栅结构层和存储阵列堆栈，所述存储阵列堆栈包括上下多层交替层叠设置的栅极层和层间绝缘层；
贯穿所述存储阵列堆栈和所述底部选择栅结构层的栅线狭缝；
在平行于所述衬底的水平横向方向上，位于所述栅线狭缝之间的沟道存储结构；
位于所述栅线狭缝在水平纵长方向的下方端部与所述衬底之间，隔开所述外延层与所述栅线狭缝的下方端部的隔离体，所述隔离体的材质为绝缘材料；以及，
覆盖所述隔离体的平坦层。
2.根据权利要求1所述的NAND存储器，其特征在于，所述栅线狭缝的下方端部终止于所述外延层的边界之内，所述隔离体在所述衬底上的投影形状为中空环形与几何多边形其中之一。
3.根据权利要求2所述的NAND存储器，其特征在于，所述隔离体为中空柱体，所述中空柱体的柱壁上形成有开口，所述栅线狭缝的下方端部经过所述开口延伸至所述中空柱体的内部。
4.根据权利要求1所述的NAND存储器，其特征在于，所述隔离体在所述衬底上的投影形状为几何多边形，且包围所述栅线狭缝的下方端部，而隔开所述下方端部与所述外延层。
5.根据权利要求2或4所述的NAND存储器，其特征在于，所述隔离体深入所述衬底，而在所述衬底上形成浅沟槽隔离。
6.根据权利要求4所述的NAND存储器，其特征在于，在所述水平纵长方向上，所述隔离体具有一侧面位于所述外延层的侧面之外。
7.根据权利要求4所述的NAND存储器，其特征在于，在所述水平纵长方向上，所述栅线狭缝的下方端部终止于所述外延层的边界之外，且被所述隔离体包裹。
8.一种NAND存储器的制作方法，其特征在于，包括：
在衬底上方依次形成半导体层和底部选择栅极结构层；
形成穿过所述底部选择栅极结构层和半导体层，直达所述衬底的隔离体，所述隔离体的材质为绝缘材料；
在所述隔离体和底部选择栅极结构层上形成存储阵列堆栈，而完成整个叠层结构，所述存储阵列堆栈包括上下多层交替层叠设置的栅极牺牲层和层间绝缘层；
形成一覆盖所述隔离体的平坦层；
形成贯穿所述存储阵列堆栈和所述底部选择栅结构层的栅线狭缝，以及位于所述栅线狭缝之间的沟道存储结构，且所述栅线狭缝在水平纵长方向的下方端部，穿过部分所述隔离体，直达所述半导体层，而使所述栅线狭缝的下方端部终止于所述隔离体包围的区域中；以及，
通过所述栅线狭缝去掉所述半导体层，得到空隙区，并在所述空隙区中生长出外延层。
9.根据权利要求8所述的制作方法，其特征在于，所述形成穿过所述底部选择栅极结构层和半导体层，直达所述衬底的隔离体，具体包括：
形成凹槽，所述凹槽由上至下穿过所述底部选择栅极结构层和半导体层，直达所述衬底；
在所述凹槽中形成绝缘层，以得到隔离体。
10.根据权利要求8所述的制作方法，其特征在于，还包括：通过所述栅线狭缝将所述栅极牺牲层置换成栅极层。
11.根据权利要求8所述的制作方法，其特征在于，还包括：在所述栅线狭缝中填充间隔层、半导体材料和/或金属材料，形成共源极结构。
12.根据权利要求8所述的制作方法，其特征在于，所述栅线狭缝的下方端部终止于所述外延层的边界之内，所述隔离体在所述衬底上的投影形状为中空环形与几何多边形其中之一。
13.根据权利要求12所述的制作方法，其特征在于，所述隔离体为中空柱体，所述中空柱体的柱壁上形成有开口，所述栅线狭缝的下方端部经过所述开口延伸至所述中空柱体的内部。
14.根据权利要求8所述的制作方法，其特征在于，所述隔离体在所述衬底上的投影形状为几何多边形，且包围所述栅线狭缝的下方端部，而隔开所述下方端部与所述外延层。
15.根据权利要求12或14所述的制作方法，其特征在于，所述隔离体深入所述衬底，而在所述衬底上形成浅沟槽隔离。
16.根据权利要求14所述的制作方法，其特征在于，在所述水平纵长方向上，所述隔离体具有一侧面位于延伸出所述半导体层的侧面之外。
17.根据权利要求14所述的制作方法，其特征在于，在所述水平纵长方向上，所述栅线狭缝的下方端部终止于所述半导体层的边界之外，且被所述隔离体包裹。
18.根据权利要求8所述的制作方法，其特征在于，所述在衬底上方形成半导体层，还包括：
在衬底上形成缓存层；
在所述缓存层上形成半导体层。
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