CN113410245A - 3d nand存储器及其形成方法 - Google Patents

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Abstract

一种3D NAND存储器及其形成方法包括：提供半导体衬底，所述半导体衬底上形成有控制栅和隔离层交替层叠的堆叠结构；形成沿垂直于所述半导体衬底的方向贯穿所述堆叠结构的阵列共源极，所述阵列共源极被第一隔断结构隔开成至少两个子阵列共源极，所述第一隔断结构位于部分所述堆叠结构中；在所述第一隔断结构及所述阵列共源极上形成金属层，所述金属层至少接触相邻的两个所述子阵列共源极，从而使至少两个所述子阵列共源极电连接。本发明的工艺难度较小，不会存在刻蚀的负载，并且一整段连续的金属层使得阵列共源极中的横向电流方向被优化。

Description

3D NAND存储器及其形成方法
技术领域
本发明涉及半导体制作领域，尤其涉及一种降低3D NAND存储器及其方法。
背景技术
NAND闪存是一种功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构NAND存储器。
现有3D NAND存储器的形成过程一般包括：在衬底上形成隔离层和牺牲层交替层叠的堆叠结构；刻蚀所述堆叠结构，在堆叠结构中形成沟道通孔，在形成沟道通孔后，刻蚀沟道通孔底部的衬底，在衬底中形成凹槽；在沟道通孔底部的凹槽中，通过选择性外延生长(Selective Epitaxial Growth)形成外延硅层，通常该外延硅层也称作SEG；在所述沟道通孔中形成电荷存储层和沟道层，所述沟道层与外延硅层连接；去除牺牲层，在去除牺牲层的位置形成控制栅或字线。
现有的存储器一般包括若干存储块(Block)以及位于存储块(Block)中的若干指存储区(Finger)，存储块与存储块之间以及指存储区与指存储区之间一般通过沿垂直方向贯穿堆叠结构的栅极隔槽和位于栅极隔槽中的阵列共源极隔开，现有为了提高堆叠结构的强度，防止堆叠结构倾斜或倒塌，会将部分阵列共源极做成“H”型结构，具体的，先在堆叠结构中形成贯穿堆叠结构的若干子阵列共源极，相邻子阵列共源极之间通过堆叠结构中形成的隔断结构隔开，然后在隔断结构形成将若干子阵列共源极连接的连接桥，但是现有的形成连接桥时的工艺难度较大，并且形成的阵列共源极中横向电流的走向不够优化，影响了3D NAND存储器的性能。
发明内容
本发明所要解决的技术问题是在怎样减小形成连接桥时的工艺难度，并且优化形成的阵列共源极中横向电流的走向。
为此，本发明提供了一种3D NAND存储器的形成方法，包括：
提供半导体衬底，所述半导体衬底上形成有控制栅和隔离层交替层叠的堆叠结构；
形成沿垂直于所述半导体衬底的方向贯穿所述堆叠结构的阵列共源极，所述阵列共源极被第一隔断结构隔开成至少两个子阵列共源极，所述第一隔断结构位于部分所述堆叠结构中；
在所述第一隔断结构及所述阵列共源极上形成金属层，所述金属层至少接触相邻的两个所述子阵列共源极，从而使至少两个所述子阵列共源极电连接。
可选的，所述堆叠结构、所述第一隔断结构、和所述子阵列共源极的形成过程包括：
在所述半导体衬底上形成牺牲层和隔离层交替层叠的初始堆叠结构；
形成贯穿最顶层的至少一层牺牲层的若干分立的凹槽，若干所述凹槽沿第一方向依次排布，所述第一方向平行于所述半导体衬底的表面；
在所述凹槽中填充隔离材料形成若干第一隔断结构；
刻蚀所述第一隔断结构之间的初始堆叠结构，在所述第一隔断结构之间的初始堆叠结构中形成贯穿所述初始堆叠结构子栅极隔槽；
沿子栅极隔槽去除所述牺牲层；
在去除牺牲层的位置对应形成控制栅；
在若干所述子栅极隔槽中填充导电材料，形成若干子阵列共源极结构。
可选的，所述金属层的形成过程包括：形成覆盖所述堆叠结构顶部表面以及若干子阵列共源极和第一隔断结构表面的金属材料层；在所述金属材料层上形成图形化的掩膜层，所述图形化的掩膜层仅覆盖若干子阵列共源极的表面以及相邻子阵列共源极之间的第一隔断结构的表面；以所述图形化的掩膜层为掩膜，刻蚀去除未被图形化的掩膜层覆盖的金属材料层，在若干子阵列共源极表面上以及相邻子阵列共源极之间的第一隔断结构的表面上形成将若干子阵列共源极连接的金属层。
可选的，所述金属层的形成过程包括：形成覆盖所述堆叠结构顶部表面以及若干子阵列共源极和第一隔断结构表面的隔离盖层；在所述隔离盖层中形成暴露若干子阵列共源极的表面以及相邻子阵列共源极之间的第一隔断结构的表面的沟槽；在所述沟槽中填充满金属材料，形成金属层。
可选的，所述第一隔断结构的顶部表面低于所述子阵列共源极的顶部表面。
可选的，还包括：在所述金属层上形成介质层；在所述介质层中形成与所述金属层连接的若干插塞。
可选的，所述堆叠结构包括若干第二栅极隔槽区和位于相邻第二栅极隔槽区之间的存储块区，每一个所述第二栅极隔槽区中具有垂直贯穿所述堆叠结构的第二阵列共源极，所述存储块区包括核心区以及台阶区，所述子阵列共源极位于所述存储块区内的核心区和/或台阶区。
可选的，所述存储块区的核心区包括平行于第一方向的若干通孔区以及将若干通孔区分隔开的若干第一栅极隔槽区，将所述堆叠结构中最顶层的至少一层控制栅作为顶部选择栅，部分所述子阵列共源极沿第一栅极隔槽区延伸的方向分布在第一栅极隔槽区中，所述第一栅极隔槽区中相邻子阵列共源极之间通过贯穿顶部选择栅的第一隔断结构隔开；所述通孔区的顶部选择栅中形成有第二隔断结构，所述第二隔断结构沿平行于第一方向的方向将通孔区的顶部选择栅断开。
可选的，所述存储块区的台阶区包括若干第三栅极隔槽区，所述第三栅极隔槽区与所述第一栅极隔槽区错开分布或者位于第一栅极隔槽区的延伸方向上，部分所述子阵列共源极沿第三栅极隔槽区延伸的方向分布在第三栅极隔槽区中，所述第三栅极隔槽区中相邻子阵列共源极之间通过贯穿至少一台阶的第一隔断结构隔开。
可选的，所述通孔区中形成有垂直贯穿堆叠结构的若干沟道通孔和伪沟道通孔，所述沟道通孔中形成有存储结构，所述伪沟道通孔中形成有伪沟道结构；所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
为了解决上述问题，本发明还提供了一种3D NAND存储器，包括：
半导体衬底，所述半导体衬底上具有控制栅和隔离层交替层叠的堆叠结构；阵列共源极，所述阵列共源极沿垂直于所述半导体衬底的方向贯穿所述堆叠结构，所述阵列共源极被第一隔断结构隔开成至少两个子阵列共源极，所述第一隔断结构位于部分所述堆叠结构中；
金属层，所述金属层位于所述第一隔断结构及所述阵列共源极上，且所述金属层至少接触相邻的两个所述子阵列共源极，从而使至少两个所述子阵列共源极电连接。
可选的，所述第一隔断结构的顶部表面低于所述子阵列共源极的顶部表面。
可选的，还包括：
位于所述金属层上的介质层；
位于所述介质层中与所述金属层连接的若干插塞。
可选的，所述堆叠结构包括若干第二栅极隔槽区和位于相邻第二栅极隔槽区之间的存储块区，每一个所述第二栅极隔槽区中具有垂直贯穿所述堆叠结构的第二阵列共源极，所述存储块区包括核心区以及台阶区，所述子阵列共源极位于所述存储块区内的核心区和/或台阶区。
可选的，所述存储块区的核心区包括平行于第一方向的若干通孔区以及将若干通孔区分隔开的若干第一栅极隔槽区，将所述堆叠结构中最顶层的至少一层控制栅作为顶部选择栅，部分所述子阵列共源极沿第一栅极隔槽区延伸的方向分布在第一栅极隔槽区中，所述第一栅极隔槽区中相邻子阵列共源极之间通过贯穿顶部选择栅的第一隔断结构隔开；所述通孔区的顶部选择栅中形成有第二隔断结构，所述第二隔断结构沿平行于第一方向的方向将通孔区的顶部选择栅断开。
可选的，所述存储块区的台阶区包括若干第三栅极隔槽区，所述第三栅极隔槽区与所述第一栅极隔槽区错开分布或者位于第一栅极隔槽区的延伸方向上，部分所述子阵列共源极沿第三栅极隔槽区延伸的方向分布在第三栅极隔槽区中，所述第三栅极隔槽区中相邻子阵列共源极之间通过贯穿至少一台阶的第一隔断结构隔开。
可选的，还包括：位于所述通孔区中的垂直贯穿堆叠结构的若干沟道通孔和伪沟道通孔；位于沟道通孔中的存储结构，位于伪沟道通孔中的伪沟道结构；所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
与现有技术相比，本发明技术方案具有以下优点：
本发明的3D NAND存储器的形成方法，所述半导体衬底上形成有控制栅和隔离层交替层叠的堆叠结构，所述堆叠结构中形成有若干隔开的子阵列共源极，所述子阵列共源极沿垂直于半导体衬底的方向贯穿所述堆叠结构，且相邻子阵列共源极之间通过位于部分堆叠结构中的第一隔断结构隔开；在所述若干子阵列共源极表面上以及相邻若干子阵列共源极之间的第一隔断结构表面上形成将若干子阵列共源极连接的金属层，若干子阵列共源极通过金属层连接构成一个阵列共源极。本发明的方法直接在若干子阵列共源极表面上以及相邻子阵列共源极之间的第一隔断结构的表面上形成将若干子阵列共源极连接的一整段连续的金属层，金属层相对于将相邻的子阵列共源极的两端连接的连接桥的工艺难度较小，不会存在刻蚀的负载，并且一整段连续的金属层使得阵列共源极中的横向电流方向被优化，提高3D NAND存储器的性能。
进一步，还包括，在所述金属层上形成介质层；在所述介质层中形成与所述金属层连接的若干插塞，使得形成插塞的工艺与形成将若干子阵列共源极连接的金属层的工艺是分开的，进一步降低了插塞和金属层形成的工艺难度。
附图说明
图1为本发明一实施例中3D NAND存储器的结构示意图。
图2-图8为本发明另一实施例3D NAND存储器形成过程的结构示意图。
具体实施方式
如背景技术所言，现有的形成连接桥时的工艺难度较大，并且形成的阵列共源极中横向电流的走向不够优化。
研究发现，在现有一实施例中，参考图1，所述3D NAND存储器包括：半导体衬底100，位于半导体衬底100上控制栅127和隔离层104交替层叠的堆叠结构；贯穿所述堆叠结构的阵列共源极，所述阵列共源极包括若干贯穿堆叠结构的若干子共源极125，相邻子共源极125通过位于堆叠结构中的隔断结构112隔离，每一个子共源极包括多晶硅层125a和位于多晶硅层125a上的金属层125b；位于所述隔断结构112上并与相邻的相邻子共源极125接触的连接桥142，所述连接桥142的材料为金属；位于连接桥142两侧的介质层141中的插塞143，所述插塞与对应的子阵列共源极125电连接。
进一步研究发现，前述连接桥142和插塞143的形成过程为：在所述堆叠结构上形成介质层141；在所述介质层上形成掩膜层(图中未示出)，所述掩膜层中具有包括出介质层表面的若干第一开口和第二开口，所述第一开口的位置与待形成的连接桥的位置对应，所述第二开口的位置与待形成的插塞的位置对应；以所述掩膜层为掩膜，沿第一开口和第二开口刻蚀所述介质层141，在介质层141形成与第一开口对应的第一刻蚀槽以及形成与第二开口对应的第二刻蚀槽，然后在第一刻蚀槽中填充金属形成连接桥142，在第二刻蚀槽中填充金属形成插塞。在刻蚀介质层141形成第一刻蚀槽和第二刻蚀槽的过程中，由于第一刻蚀槽底部对应为隔断结构112(材料一般为氧化硅与介质层141的材料相同或类似)，而第二刻蚀槽底部对应为金属层125b，刻蚀停止时，对金属层125b的刻蚀速率远小于对隔断结构112的刻蚀速率，因而容易对形成的第一刻蚀槽底部的隔断结构112带来过刻蚀，使得第一刻蚀槽的深度增加，第一刻蚀槽深度增加使得在第一刻蚀槽中形成的连接桥142容易与顶层控制栅或者顶部选择栅短接(隔断结构112贯穿相邻子阵列共源极125之间的顶层控制栅或者顶部选择栅)，因而形成第一刻蚀槽和第二刻蚀槽时要尽量避免对隔断结构造成过刻蚀，使得形成第一刻蚀槽和第二刻蚀槽(或者形成连接桥)刻蚀负载(etching loading)较大，工艺难度较大，并且阵列共源极中横向电流的方向如图1中带箭头的曲线11所示，使得阵列共源极中横向电流的走向不够优化，影响3D NAND存储器的性能。
为此，本发明提供了一种3D NAND存储器及其形成方法，所述形成方法直接在若干子阵列共源极表面上以及相邻子阵列共源极之间的第一隔断结构的表面上形成将若干子阵列共源极连接的一整段连续的金属层，金属层相对于将相邻的子阵列共源极的两端连接的连接桥的工艺难度较小，不会存在刻蚀的负载，并且一整段连续的金属层使得阵列共源极中的横向电流方向被优化。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2-图7为本发明另一实施例3D NAND形成过程的结构示意图。
参考图2-图5，其中图3为图2沿切割线AB方向的剖面结构示意图，图4为图2沿切割线CD方向的剖面结构示意图，图5为图2沿切割线EF方向的剖面结构示意图，提供半导体衬底100(参考图3-图5)，所述半导体衬底100上形成有控制栅127和隔离层104交替层叠的堆叠结构131，所述堆叠结构131中形成有若干隔开的子阵列共源极结构125，所述子阵列共源极125沿垂直于半导体衬底100的方向贯穿所述堆叠结构131，且相邻子阵列共源极125之间通过位于部分堆叠结构131中的第一隔断结构112隔开。
所述半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。
所述堆叠结构131中所述控制栅127和隔离层104交替层叠是指：一层控制栅127上相应的具有一层隔离层104，控制栅127和隔离层104交替分布。本实施例中，所述堆叠结构131的最底层为一层控制栅，最顶层为一层隔离层104，并将堆叠结构中最底层的至少一层控制栅(具体可以为一层或两层)作为底部选择栅(Bottom Selective Gate，BSG)128，将堆叠结构131中最顶层的至少一层控制栅(具体可以为一层或两层)作为顶部选择栅(TopSelective Gate，TSG)129。所述堆叠结构131的层数，根据垂直方向所需形成的存储单元的个数来确定，所述堆叠结构131的层数可以为8层、32层、64层等，堆叠结构131的层数越多，越能提高集成度。
在一实施例中，所述控制栅127包括高K介质层和位于高K介质层表面的金属栅极，所述金属栅极的材料可以为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。所述高K介质层的材料HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO。在其他实施例中，所述控制栅127可以包括氧化硅介质层和位于介质层上的多晶硅栅极。所述隔离层104的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种。
在一实施例中，所述第一隔断结构112、若干子阵列共源极结构125和控制栅127形成过程为：在所述半导体衬底100上形成牺牲层(图中未示出)和隔离层104交替层叠的初始堆叠结构，所述牺牲层的材料与所述隔离层104的材料不相同，所述牺牲层的材料可以为氮化硅，后续在去除牺牲层的位置形成控制栅；形成贯穿最顶层的至少一层牺牲层(具体可以为一层或两层)的若干分立的凹槽，若干凹槽沿第一方向(x轴)延伸的方向依次排布；在所述凹槽中填充隔离材料形成若干第一隔断结构112；刻蚀所述初始堆叠结构，形成垂直贯所述初始堆叠结构的若干沟道通孔和伪沟道通孔；在所述沟道通孔中形成有存储结构119，所述伪沟道通孔中形成有伪沟道结构(图中未示出)；刻蚀所述第一隔断结构112之间的初始堆叠结构，在所述第一隔断结构112之间的初始堆叠结构中形成贯穿所述初始堆叠结构子栅极隔槽；沿子栅极隔槽去除所述牺牲层；在去除牺牲层的位置对应形成控制栅127；在若干所述子栅极隔槽中填充导电材料，形成若干子阵列共源极结构125，所述控制栅127和隔离层104交替层叠构成堆叠结构131。
所述第一隔断结构112的材料可以为氧化硅、氮化硅、氮氧化硅或其他合适的隔离材料。
在一实施例中，每一个子阵列共源极结构125包括多晶硅层125a和位于多晶硅层125a上的金属层125b(参考图4)，所述金属层125b的材料可以W、Cu、Ti或其他合适的金属。
在一实施例中，所述子阵列共源极结构125与堆叠结构131之间还通过隔离侧墙136(参考图4)进行隔离，具体的所述隔离侧墙136将子阵列共源极结构125与控制栅127(以及顶部选择栅129和底部选择栅128)之间进行隔离。所述隔离侧墙136的材料可以为氧化硅、氮化硅、氮氧化硅中的一种或几种。
在一实施例中，参考图2，所述堆叠结构131包括若干第二栅极隔槽区23和位于相邻第二栅极隔槽区23之间的存储块区41，每一个所述第二栅极隔槽区23中具有垂直贯穿所述堆叠结构131的第二阵列共源极126，所述存储块区41包括核心区以及台阶区(图2中仅示出了存储块区41中的核心区，台阶区未示出)，所述子阵列共源极结构125位于所述存储块区41内的核心区和/或台阶区。图2中仅示出了两个第二栅极隔槽区23和位于两个第二栅极隔槽区23之间的一个存储块区41作为示例进行说明。需要说明的是，所述堆叠结构中第二栅极隔槽区可以为其他数量，存储块区的数量也可以为其他数量，第二栅极隔槽区和存储区块的数量不应限制本发明的保护范围。本实施例中，以x轴方向为第一方向。
所述存储块区41的核心区用于形成3D NAND存储器的存储阵列，所述台阶区具有若干逐级抬高的台阶以及与每一个台阶连接的插塞。所述台阶区可以位于核心区两侧，也可以位于核心区中间，在此不做具体限制。
在一实施例中，继续参考图2，所述存储块区41的核心区包括平行于第一方向的若干通孔区21以及将若干通孔区21分隔开的若干第一栅极隔槽区22，部分所述子阵列共源极结构125沿第一栅极隔槽区22延伸的方向(x轴方向)分布在第一栅极隔槽区22中，所述第一栅极隔槽区22中相邻子阵列共源极结构125之间通过贯穿顶部选择栅的第一隔断结构112隔开，后续通过形成金属层，将第一栅极隔槽区22中相邻所述子阵列共源极结构连接。在其他实施例中，所述存储块区41的台阶区(图中未示出)包括若干第三栅极隔槽区(图中未示出)，所述第三栅极隔槽区与所述第一栅极隔槽区错开分布或者位于第一栅极隔槽区的延伸方向上，部分所述子阵列共源极结构沿第三栅极隔槽区延伸的方向分布在第三栅极隔槽区中，所述第三栅极隔槽区中相邻子阵列共源极结构之间通过贯穿至少一台阶的第一隔断结构隔开，后续通过形成金属层，将第三栅极隔槽区中相邻所述子阵列共源极结构连接。
在一实施例中，每个存储块区41的核心区包括至少两个通孔区21以及将两个通孔区21分隔开的至少一个第一栅极隔槽区22，所述通孔区21中形成有若干沟道通孔和位于沟道通孔中的存储结构，所述第一栅极隔槽区22中形成有沿第一方向排布的若干子阵列共源极结构125和位于相邻子阵列共源极结构之间的第一隔断结构112，图4中仅以一个每个存储块区41的核心区包括三个通孔区21以及将三个通孔区21分隔开的至少两个第一栅极隔槽区22作为示例进行说明，需要说明的是，在其他实施例中，每个存储块区41的核心区包括其他数量的通孔区21以及第一栅极隔槽区22，每个存储块区41中通孔区21以及第一栅极隔槽区22的数量不应限制本发明的保护范围。
在一实施例中，结合参考图2和图3，所述通孔区21的顶部选择栅129中形成有第二隔断结构111，所述第二隔断结构111沿平行于第一方向的方向将通孔区21的顶部选择栅129断开。通过第二隔断结构111可以将每一个存储块41中的顶部控制栅129断开为若干条，因而可以将每个存储块(block)分为与断开的顶部选择栅129的条数对应的多个指存储区(finger)(每条被断开的顶部选择栅均可以独立的施加电压以对对应的指存储区中的相应的存储结构进行相应的操作，所述操作包括擦除操作)。在具体的实施例中，所述第二隔断结构111可以与第一隔断结构125同时形成。
在一实施例中，继续结合参考图2和图3，所述通孔区21中形成有垂直贯穿堆叠结构131的若干沟道通孔和伪沟道通孔，所述沟道通孔中形成有存储结构119，所述伪沟道通孔中形成有伪沟道结构(图中未示出)。
所述存储结构119包括位于沟道通孔侧壁表面上的电荷存储层118和位于电荷存储层118侧壁表面的沟道层117。
在一实施例中，所述电荷存储层118包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层；所述沟道层117填充满剩余的沟道通孔。所述隧穿层可以包括氧化硅、氮氧化硅或其任何组合。所述电荷捕获层可以包括氮化硅、氮氧化硅、硅或其任何组合。所述阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合，所述沟道层117材料可以为掺杂N型杂质离子(比如磷离子)的多晶硅。在一个具体的实施例中，所述电荷存储层118可以为氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
所述伪沟道结构可以为单层或多层堆叠结构，所述伪沟道结构用于在3D NAND存储器的形成过程中提高堆叠结构的机械强度和稳定性。
在一实施例中，参考图3，所述在沟道通孔底部的半导体衬底100中形成有凹槽，所述凹槽中以及部分沟道通孔中形成有第一半导体外延层116，所述第一半导体外延层116的顶部表面高于底部选择栅128的顶部表面低于最底层的隔离层104的顶部表面，所述第一半导体外延层116的材料可以为硅、锗或硅锗，所述存储结构119位于第一半导体外延层116上的沟道通孔中；所述存储结构119顶部表面高于顶部选择栅106的顶部表面低于最顶层的隔离层104的顶部表面，所述存储结构119的顶部表面上形成有连接插塞120，所述连接插塞120的材料可以为硅、锗、硅锗或金属。
参考图6和图7，图6在图4的基础上进行，在所述若干子阵列共源极125表面上以及相邻若干子阵列共源极125之间的第一隔断结构112表面上形成将若干子阵列共源极125连接的金属层137。
所述金属层137的材料为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。
在一实施例中，所述金属层137的形成过程为：形成覆盖所述堆叠结构131的隔离盖层(图中未示出)，所述隔离盖层的材料可以为氧化硅、氮化硅、氮氧化硅中的一种或几种，或者也可以为其他合适的隔离材料；在所述隔离盖层上形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀所述隔离盖层；在所述隔离盖层中形成若干平行的开口，每一个所述开口相应的暴露出每一个第一栅极隔槽区中若干子阵列共源极125以及相邻若干子阵列共源极125之间的第一隔断结构112的表面；在所述若干开口和隔离盖层表面形成金属材料层，具体的，所述金属材料层可以通过溅射工艺形成；平坦化去除高于所述隔离盖层表面的金属材料层，在所述开口中形成金属层137，所述平坦化为化学机械研磨工艺。需要说明的是，在一些实施例中，请参考图6，在刻蚀隔离盖层时，对所述第一隔断结构112可能会造成过刻蚀，使得第一隔断结构112表面低于子阵列共源极125顶部表面。
在另一实施例中，所述金属层137的形成过程可以为：形成所述堆叠结构顶部表面以及若干子阵列共源极125和第一隔断结构112表面的金属材料层，具体的，所述金属材料层可以通过溅射工艺形成；在所述金属材料层上形成图形化的掩膜层，所述图形化的掩膜层仅覆盖第一栅极隔槽区22中的若干子阵列共源极125的表面以及相邻若干子阵列共源极125之间的第一隔断结构112的表面；以所述图形化的掩膜层为掩膜，刻蚀去除未被图形化的掩膜层覆盖的金属材料层，在若干子阵列共源极125表面上以及相邻子阵列共源极125之间的第一隔断结构112的表面上形成将若干子阵列共源极125连接的金属层137。通过前述工艺能简便的形成将若干子阵列共源极连接的金属层137。
在另一实施例中，所述金属层137的形成过程包括：形成覆盖所述堆叠结构顶部表面以及若干子阵列共源极125和第一隔断结构112表面的隔离盖层；在所述隔离盖层中形成暴露若干子阵列共源极125的表面以及相邻子阵列共源极125之间的第一隔断结构112的表面的沟槽；在所述沟槽中填充满金属材料，形成金属层137，在所述沟槽中填充满金属材料可以采用电镀工艺。通过前述工艺能简便的形成将若干子阵列共源极连接的金属层137。本申请中，直接在若干子阵列共源极125表面上以及相邻子阵列共源极125之间的第一隔断结构112的表面上形成将若干子阵列共源极125连接的一整段连续的金属层137，金属层137相对于将相邻的子阵列共源极的两端连接的连接桥的工艺难度较小，不会存在刻蚀的负载，并且一整段连续的金属层137使得阵列共源极中的横向电流的方向如图7中所示的直线12的方向，优化了阵列共源极中的横向电流的方向，提高了3D NAND存储器的性能。
参考图8，在所述金属层137上形成介质层138；在所述介质层138中形成与所述金属层连接的若干插塞139。
在一实施例中，所述介质层139的材料可以为氧化硅、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)或BPSG(掺硼磷的二氧化硅)中的一种或几种，所述介质层139也可以为低k(介电常数K小于3.5)介质材料或其他合适材料，所述插塞139材料为金属，具体可以为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。
本实施例中，所述插塞139形成在所述金属层137上的介质层138中，形成插塞139的工艺与形成将若干子阵列共源极125连接的金属层137的工艺是分开的，进一步降低了插塞139和金属层137形成的工艺难度。
本发明实施例还提供了一种3D NAND存储器，参考图2和图8，包括：
半导体衬底100(参考图3-图5)，所述半导体衬底100上具有控制栅127和隔离层104交替层叠的堆叠结构131，所述堆叠结构131中形成有若干隔开的子阵列共源极结构125，所述子阵列共源极125沿垂直于半导体衬底100的方向贯穿所述堆叠结构131，且相邻子阵列共源极125之间通过位于部分堆叠结构131中的第一隔断结构112隔开；
位于所述若干子阵列共源极125表面上以及相邻若干子阵列共源极125之间的第一隔断结构112表面上的将若干子阵列共源极125连接的金属层137，若干子阵列共源极125通过金属层137连接构成一个阵列共源极。
在一实施例中，所述堆叠结构131包括若干第二栅极隔槽区23和位于相邻第二栅极隔槽区23之间的存储块区41，每一个所述第二栅极隔槽区23中具有垂直贯穿所述堆叠结构131的第二阵列共源极126，所述存储块区41包括核心区以及台阶区(图4中仅示出了存储块区41中的核心区，台阶区未示出)，所述子阵列共源极结构125位于所述存储块区41内的核心区和/或台阶区。。在一实施例中，所述存储块区41的核心区包括平行于第一方向的若干通孔区21以及将若干通孔区21分隔开的若干第一栅极隔槽区22，部分所述子阵列共源极结构125沿第一栅极隔槽区22延伸的方向(x轴方向)分布在第一栅极隔槽区22中，所述第一栅极隔槽区22中相邻子阵列共源极结构125之间通过贯穿顶部选择栅的第一隔断结构112隔开。在其他实施例中，在一实施例中，所述存储块区41的台阶区包括若干第三栅极隔槽区，所述第三栅极隔槽区与所述第一栅极隔槽区错开分布或者位于所述第一栅极隔槽区的延伸方向上，部分所述子阵列共源极结构沿第三栅极隔槽区延伸的方向分布在第三栅极隔槽区中，所述第三栅极隔槽区中相邻子阵列共源极结构之间通过贯穿至少一台阶的第一隔断结构隔开。
在一实施例中，所述第一隔断结构的表面低于子阵列共源极的顶部表面。
还包括：位于所述金属层137上的介质层138，位于所述介质层138中与所述金属层137连接的若干插塞139。
在一实施例中，参考图2和图3，还包括，位于所述通孔区21中的垂直贯穿堆叠结构的若干沟道通孔和伪沟道通孔；位于沟道通孔中的存储结构119，位于伪沟道通孔中的伪沟道结构。
在一实施例中，所述存储结构119包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
需要说明的是，本实施例中关于3D NAND存储器的其他限定或描述，在本实施例中不在赘述，具体请您参考前述实施例中3D NAND存储器形成过程部分的相关限定或描述。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (17)

1.一种3D NAND存储器的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有控制栅和隔离层交替层叠的堆叠结构；
形成沿垂直于所述半导体衬底的方向贯穿所述堆叠结构的阵列共源极，所述阵列共源极被第一隔断结构隔开成至少两个子阵列共源极，所述第一隔断结构位于部分所述堆叠结构中；
在所述第一隔断结构及所述阵列共源极上形成金属层，所述金属层至少接触相邻的两个所述子阵列共源极，从而使至少两个所述子阵列共源极电连接。
2.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述堆叠结构、所述第一隔断结构、和所述子阵列共源极的形成过程包括：
在所述半导体衬底上形成牺牲层和隔离层交替层叠的初始堆叠结构；
形成贯穿最顶层的至少一层牺牲层的若干分立的凹槽，若干所述凹槽沿第一方向依次排布，所述第一方向平行于所述半导体衬底的表面；
在所述凹槽中填充隔离材料形成若干第一隔断结构；
刻蚀所述第一隔断结构之间的初始堆叠结构，在所述第一隔断结构之间的初始堆叠结构中形成贯穿所述初始堆叠结构子栅极隔槽；
沿子栅极隔槽去除所述牺牲层；
在去除牺牲层的位置对应形成控制栅；
在若干所述子栅极隔槽中填充导电材料，形成若干子阵列共源极结构。
3.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述金属层的形成过程包括：形成覆盖所述堆叠结构顶部表面以及若干子阵列共源极和第一隔断结构表面的金属材料层；在所述金属材料层上形成图形化的掩膜层，所述图形化的掩膜层仅覆盖若干子阵列共源极的表面以及相邻子阵列共源极之间的第一隔断结构的表面；以所述图形化的掩膜层为掩膜，刻蚀去除未被图形化的掩膜层覆盖的金属材料层，在若干子阵列共源极表面上以及相邻子阵列共源极之间的第一隔断结构的表面上形成将若干子阵列共源极连接的金属层。
4.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述金属层的形成过程包括：形成覆盖所述堆叠结构顶部表面以及若干子阵列共源极和第一隔断结构表面的隔离盖层；在所述隔离盖层中形成暴露若干子阵列共源极的表面以及相邻子阵列共源极之间的第一隔断结构的表面的沟槽；在所述沟槽中填充满金属材料，形成金属层。
5.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述第一隔断结构的顶部表面低于所述子阵列共源极的顶部表面。
6.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，还包括：
在所述金属层上形成介质层；在所述介质层中形成与所述金属层连接的若干插塞。
7.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述堆叠结构包括若干第二栅极隔槽区和位于相邻第二栅极隔槽区之间的存储块区，每一个所述第二栅极隔槽区中具有垂直贯穿所述堆叠结构的第二阵列共源极，所述存储块区包括核心区以及台阶区，所述子阵列共源极位于所述存储块区内的核心区和/或台阶区。
8.如权利要求7所述的3D NAND存储器的形成方法，其特征在于，所述存储块区的核心区包括平行于第一方向的若干通孔区以及将若干通孔区分隔开的若干第一栅极隔槽区，将所述堆叠结构中最顶层的至少一层控制栅作为顶部选择栅，部分所述子阵列共源极沿第一栅极隔槽区延伸的方向分布在第一栅极隔槽区中，所述第一栅极隔槽区中相邻子阵列共源极之间通过贯穿顶部选择栅的第一隔断结构隔开；所述通孔区的顶部选择栅中形成有第二隔断结构，所述第二隔断结构沿平行于第一方向的方向将通孔区的顶部选择栅断开。
9.如权利要求8所述的3D NAND存储器的形成方法，其特征在于，所述存储块区的台阶区包括若干第三栅极隔槽区，所述第三栅极隔槽区与所述第一栅极隔槽区错开分布或者位于第一栅极隔槽区的延伸方向上，部分所述子阵列共源极沿第三栅极隔槽区延伸的方向分布在第三栅极隔槽区中，所述第三栅极隔槽区中相邻子阵列共源极之间通过贯穿至少一台阶的第一隔断结构隔开。
10.如权利要求8所述的3D NAND存储器的形成方法，其特征在于，所述通孔区中形成有垂直贯穿堆叠结构的若干沟道通孔和伪沟道通孔，所述沟道通孔中形成有存储结构，所述伪沟道通孔中形成有伪沟道结构；所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
11.一种3D NAND存储器，其特征在于，包括：
半导体衬底，所述半导体衬底上具有控制栅和隔离层交替层叠的堆叠结构；
阵列共源极，所述阵列共源极沿垂直于所述半导体衬底的方向贯穿所述堆叠结构，所述阵列共源极被第一隔断结构隔开成至少两个子阵列共源极，所述第一隔断结构位于部分所述堆叠结构中；
金属层，所述金属层位于所述第一隔断结构及所述阵列共源极上，且所述金属层至少接触相邻的两个所述子阵列共源极，从而使至少两个所述子阵列共源极电连接。
12.如权利要求11所述的3D NAND存储器，其特征在于，所述第一隔断结构的顶部表面低于所述子阵列共源极的顶部表面。
13.如权利要求11所述的3D NAND存储器，其特征在于，还包括：
位于所述金属层上的介质层；
位于所述介质层中与所述金属层连接的若干插塞。
14.如权利要求11所述的3D NAND存储器，其特征在于，所述堆叠结构包括若干第二栅极隔槽区和位于相邻第二栅极隔槽区之间的存储块区，每一个所述第二栅极隔槽区中具有垂直贯穿所述堆叠结构的第二阵列共源极，所述存储块区包括核心区以及台阶区，所述子阵列共源极位于所述存储块区内的核心区和/或台阶区。
15.如权利要求14所述的3D NAND存储器，其特征在于，所述存储块区的核心区包括平行于第一方向的若干通孔区以及将若干通孔区分隔开的若干第一栅极隔槽区，将所述堆叠结构中最顶层的至少一层控制栅作为顶部选择栅，部分所述子阵列共源极沿第一栅极隔槽区延伸的方向分布在第一栅极隔槽区中，所述第一栅极隔槽区中相邻子阵列共源极之间通过贯穿顶部选择栅的第一隔断结构隔开；所述通孔区的顶部选择栅中形成有第二隔断结构，所述第二隔断结构沿平行于第一方向的方向将通孔区的顶部选择栅断开。
16.如权利要求15所述的3D NAND存储器，其特征在于，所述存储块区的台阶区包括若干第三栅极隔槽区，所述第三栅极隔槽区与所述第一栅极隔槽区错开分布或者位于第一栅极隔槽区的延伸方向上，部分所述子阵列共源极沿第三栅极隔槽区延伸的方向分布在第三栅极隔槽区中，所述第三栅极隔槽区中相邻子阵列共源极之间通过贯穿至少一台阶的第一隔断结构隔开。
17.如权利要求15所述的3D NAND存储器，其特征在于，还包括：位于所述通孔区中的垂直贯穿堆叠结构的若干沟道通孔和伪沟道通孔；位于沟道通孔中的存储结构，位于伪沟道通孔中的伪沟道结构；所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
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