CN102332453B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了半导体器件及其制造方法。该半导体器件可以包括第一基板和在第一基板上的导电图案，其中导电图案设置为层叠地从所述基板竖直地延伸。有源柱可以在第一基板上从第一基板穿过导电图案竖直地延伸，以在第一基板上提供竖直的串晶体管。第二基板可以在导电图案和有源柱上并且与第一基板相对。外围电路晶体管可以在与第一基板相对的第二基板上，其中外围电路晶体管可以邻近并重叠导电图案中的最上面的图案。

Description

半导体器件及其制造方法
技术领域
本公开在此涉及半导体器件及其制造方法，更具体地，涉及三维半导体器件及其制造方法。
背景技术
3D半导体存储器件可以包括三维布置的存储单元。然而，与二维(2D)半导体存储器件相比，大量生产的3D半导体存储器件仍应该提供相对于生产，更加经济合算的可靠器件。
发明内容
本发明构思的实施方式提供半导体器件。依照这些实施方式，半导体器件可以包括：第一基板；在第一基板上的导电图案，该导电图案设置为层叠地(in stacks)从第一基板竖直地延伸。有源柱可以在第一基板上从第一基板穿过导电图案竖直地延伸，以在第一基板上提供竖直的串晶体管(stringtransistor)。第二基板可以在导电图案和有源柱上且与第一基板相对。外围电路晶体管可以在与第一基板相对的第二基板上，其中外围电路晶体管可以邻近并重叠导电图案中的最上面的图案。
在根据本发明构思的一些实施方式中，半导体器件还可以包括数据存储层，其设置在导电图案与有源柱之间。在根据本发明构思的一些实施方式中，第一基板可以包括阱区和源极区。在根据本发明构思的一些实施方式中，有源柱从阱区竖直地延伸。在根据本发明构思的一些实施方式中，有源柱可以包括导电类型与阱区相同的主体部分以及导电类型与阱区不同的漏极区，其中阱区和源极区是不同的导电类型。
在根据本发明构思的一些实施方式中，一种制造半导体器件的方法可以通过制备包括导电图案和有源柱的第一基板来提供，其中导电图案竖直层叠地(in a vertical stack)设置并包括在每个导电图案之间的插置绝缘图案。有源柱可以穿过导电图案竖直地延伸。可以形成第一层间绝缘层以覆盖具有导电图案和有源柱的第一基板。可以在第一层间绝缘层上形成第二基板，其中第二基板包括邻近并重叠最上导电图案的外围电路晶体管。
在根据本发明构思的一些实施方式中，第二基板可以通过以下步骤形成：通过在第二基板与第一层间绝缘层之间插置粘合层，在第一层间绝缘层上接合第二基板。外围电路晶体管可以形成在第二基板上。
在根据本发明构思的一些实施方式中，存储器件可以包括：第一横向取向的基板；存储单元晶体管的串，在第一横向取向的基板上，并且自第一横向取向的基板竖直地延伸。第二横向取向的基板可以在所述存储单元晶体管的串上，并且与第一横向取向的基板相对，外围电路晶体管可以在与第一横向取向的基板相对的所述第二横向取向的基板上。
在根据本发明构思的一些实施方式中，外围电路晶体管重叠所述存储单元晶体管的串的至少之一。在根据本发明构思的一些实施方式中，存储单元晶体管的串可以是第一串存储单元晶体管，其中该器件还包括：第二串存储单元晶体管，从与第一横向取向的基板相对的第二横向取向的基板竖直地延伸并与外围电路晶体管横向间隔开。
在根据本发明构思的一些实施方式中，外围电路晶体管可以是第一外围电路晶体管，其中该器件还包括：第三横向取向的基板，在第一横向取向的基板下面，与第二横向取向的基板相反。第二外围电路晶体管可以在第三横向取向的基板上并且与存储单元晶体管的串的至少之一重叠。
附图说明
图1是示意性电路图，示出根据本发明构思的实施方式的3D半导体器件；
图2A是透视图，示出根据本发明构思的实施方式的3D半导体器件；
图2B是图2A中‘A’的放大图；
图3至图9是工艺透视图，示出根据本发明构思的实施方式的3D半导体器件的制造方法；
图10是透视图，示出根据本发明构思的另一实施方式的3D半导体器件；
图11是透视图，示出根据本发明构思的另一实施方式的3D半导体器件及其制造方法；
图12至图16是示意性截面图，示出根据本发明构思的其它实施方式的3D半导体器件；
图17是示意性方框图，示出包括根据本发明构思的实施方式的3D半导体器件的存储系统；
图18是示意性方框图，示出包括根据本发明构思的实施方式的3D半导体器件的存储卡；以及
图19是示意性方框图，示出包括根据本发明构思的实施方式的3D半导体器件的数据处理系统。
具体实施方式
以下将参照附图更详细地描述本发明构思的示范性实施方式。然而，本发明构思的实施方式可以以不同的形式实施，而不应被理解为限于在此阐述的实施方式。而是，提供这些实施方式使得本公开将透彻和完整，并将本发明构思的范围充分传达给本领域技术人员。
应该理解，术语“3D”有时在这里用于表示在横向取向的基板上的存储单元晶体管的竖直取向的串(诸如竖直的NAND串)，从而所述串在垂直于基板的水平面的方向上延伸。
在下文，将参照附图更详细地描述本发明构思的示范性实施方式。
图1是示意性电路图，示出根据本发明构思的实施方式的3D半导体器件。
参照图1，根据本发明构思的实施方式的3D半导体器件包括具有多个串STR的单元阵列。该单元阵列可以包括多条位线BL0～BL2、多条字线WL0～WL3、上选择线USL1～USL3和下选择线LSL、以及公共源线CSL。多个串STR可以包括在位线BL0～BL2与公共源线CSL之间。
每个串STR可以包括上选择晶体管UST和下选择晶体管LST以及串联连接在上选择晶体管UST与下选择晶体管LST之间的多个存储单元晶体管MC。上选择晶体管UST的漏极可以连接到位线BL0～BL2，下选择晶体管LST的源极可以连接到公共源线CSL。公共源线CSL可以是与下选择晶体管LST的源极共同连接的线。
上选择晶体管UST可以连接到上选择线USL1～USL3，下选择晶体管LST可以连接到下选择线LSL。每个存储单元晶体管MC可以连接到字线WL0～WL3。
单元阵列布置成三维结构，使得串STR包括在Z轴方向上串联连接的存储单元晶体管MC。Z轴与X-Y平面垂直，该X-Y平面平行于基板的上表面。因而，上选择晶体管UST和下选择晶体管LST以及存储单元晶体管MC的沟道可以与X-Y平面垂直。
在具有三维结构的半导体器件中，可以在每个X-Y平面提供数量m的存储单元，可以在Z轴方向上堆叠数量n的X-Y平面(这里，m和n是自然数)。
图2A是透视图，示出根据本发明构思的一实施方式的3D半导体器件；图2B是图2A中的‘A’的放大图。
参照图2A和图2B，缓冲电介质层121可以提供在第一基板110上。具有第一导电类型的阱区112可以提供在第一基板110中。缓冲电介质层121可以由硅氧化物(SiO2)形成。绝缘图案123以及导电图案LSL、WL0～WL3和USL可以提供在缓冲电介质层121上，使得导电图案彼此间隔开，其中绝缘图案123插置在每个导电图案之间。
导电图案LSL、WL0～WL3和USL可以包括下选择线LSL、上选择线USL以及在下选择线LSL与上选择线USL之间的字线WL0～WL3。导电图案LSL、WL0～WL3和USL可以具有在平行于第一基板110的第一方向上延伸的线形。导电图案LSL、WL0～WL3和USL可以包括掺杂硅、钨(W)、金属氮化物和金属硅化物的至少之一。
多个有源柱PL可以穿过导电图案LSL、WL0～WL3和USL提供。有源柱PL可以与第一基板110连接。有源柱PL可以具有从第一基板110向上延伸的长轴。因而，该长轴可以在第三方向上延伸。有源柱PL可以包括半导体材料。有源柱PL可以形成为实心圆柱型，或者形成使得中心为空心的圆柱型(诸如通心面(macaroni)型)。通心面型的有源柱PL的中心可以用绝缘材料填充。填充通心面型有源柱PL的中心的绝缘材料可以是填充绝缘层131。在根据本发明构思的实施方式的一个方面中，有源柱PL和第一基板110可以是具有连续结构的半导体。有源柱PL可以由单晶半导体形成。在根据本发明构思的实施方式的另一方面中，有源柱PL和第一基板110可以具有不连续的分界面。有源柱PL可以由多晶半导体或非晶半导体形成。每个有源柱PL可以包括与第一基板110邻近的主体部分以及设置在每个有源柱PL的与第一基板110间隔开的上部分处的漏极区D。主体部分可以具有第一导电类型，而漏极区D可以具有不同于第一导电类型的第二导电类型。
每个有源柱PL的一端(例如主体部分)可以与第一基板110连接；每个有源柱PL的另一端(例如漏极区D)可以与位线BL连接。盖半导体图案133可以设置在位线BL与每个有源柱PL之间。盖半导体图案133可以具有第二导电类型，其与漏极区D具有的导电类型相同。位线BL可以在与第一方向交叉的第二方向上延伸。每个有源柱PL可以与一条位线BL连接，使得一条位线BL可以与图1的多个串STR连接。有源柱PL可以二维地诸如以矩阵布置形式布置在平面上。该平面可以由第一方向和第二方向定义。因而，字线WL0～WL3与有源柱PL之间的交叉点可以三维地布置。根据本发明构思的3D半导体器件的图1的存储单元MC可以提供在三维地布置的交叉点处。因此，存储单元可以由一个有源柱PL以及一条字线WL0、WL1、WL2或WL3确定。
数据存储层135可以提供在字线WL0～WL3与有源柱PL之间。数据存储层135可以在字线WL0～WL3的顶表面和底表面上延伸。数据存储层135可以包括邻近字线WL0～WL3的阻挡绝缘层135b、邻近有源柱PL的隧道绝缘层135t以及在阻挡绝缘层135b与隧道绝缘层135t之间的电荷存储层135c。阻挡绝缘层135b可以包括高k电介质层，例如铝氧化物层或铪氧化物层。阻挡绝缘层135b可以形成为具有多个薄层的多层。例如，阻挡绝缘层135b可以包括铝氧化物层和硅氧化物层。铝氧化物层和硅氧化物层可以以多种顺序层叠。电荷存储层135c可以是电荷捕获层或包含导电纳米颗粒的绝缘层。电荷捕获层可以包括诸如硅氮化物层的层。隧道绝缘层135t可以包括硅氧化物层。
根据本发明构思的3D半导体器件可以是其中提供在一个有源柱的存储单元组成一个单元串的NAND快闪存储器件。
导电图案LSL、WL0～WL3和USL可以层叠以在至少一个端部上具有楼梯式台阶结构(stair step structure)。例如，导电图案可以延伸超过正上方导电图案的端部，以具有通过上方导电图案暴露的上表面。在比较楼梯式台阶结构的两个导电图案时，远离第一基板110的导电图案的面积小于靠近第一基板110的导电图案的面积。可以提供第一层间绝缘层140以覆盖楼梯式台阶结构的导电图案LSL、WL0～WL3和USL以及位线BL。第一层间绝缘层140可以包括下第一层间绝缘层140a和上第一层间绝缘层140b。下第一层间绝缘层140a可以覆盖楼梯结构的导电图案LSL、WL0～WL3和USL，并可以设置在在第二方向上彼此相邻的导电图案LSL、WL0～WL3和USL之间，上第一层间绝缘层140b可以覆盖位线BL。第一层间绝缘层140可以由硅氧化物形成。公共源线CSL可以提供在阱区112中，该阱区112设置在第一层间绝缘层140下面。公共源线CSL可以具有第二导电类型。
第二基板210可以提供在第一层间绝缘层140上，粘合层150插置在其间。第二基板210可以包括用于外围电路的晶体管。器件隔离层211和阱区212可以设置在第二基板210中。对于外围电路具有多种功能的多个晶体管可以设置在第二基板210上。晶体管可以包括栅绝缘层214、栅电极216以及间隔物218。掺杂区220可以提供在第二基板210中在栅电极216两侧，以提供晶体管的源极和漏极。
晶体管可以电连接到位线BL0～BL2、字线WL0～WL3、上选择线USL1～USL3和下选择线LSL以及公共源线CSL的至少之一，以控制其操作。
接触插塞222与晶体管连接，金属线224与接触插塞222连接。可以提供图9或图11的第二层间绝缘层230以覆盖晶体管、接触插塞222以及金属线224。
图3至图9是工艺透视图，示出根据本发明构思的实施方式的3D半导体器件的制造方法。
参照图3，制备第一基板110。第一基板110可以具有：导电图案LSL，WL0～WL3和USL，层叠地设置，其中绝缘图案123插置在每个导电图案之间；以及有源柱PL，穿过导电图案LSL、WL0～WL3和USL竖直地延伸。
第一基板110还可以包括形成在第一基板110中的阱区112以及设置在阱区112中的公共源线CSL。阱区112可以具有第一导电类型，公共源线CSL可以具有第二导电类型。有源柱PL可以从阱区112竖直地延伸。数据存储层135可以设置在导电图案LSL、WL0～WL3和USL与有源柱PL之间。
有源柱PL可以具有从第一基板110的表面向上延伸的长轴。有源柱PL可以形成为实心的圆柱型，或者使得中心为中空的圆柱型(例如通心面型)。通心面型有源柱PL的中心可以用绝缘材料填充。填充通心面型有源柱PL的中心的绝缘材料可以是填充绝缘层131。每个有源柱PL可以包括邻近第一基板110的主体部分以及在与第一基板110间隔开的上部上的漏极区D。主体部分可以具有第一导电类型，漏极区D可以具有不同于第一导电类型的第二导电类型。
参照图4，下第一层间绝缘层140a可以形成为填充横向相邻的导电图案LSL、WL0～WL3和USL之间的空间。然后形成位线BL以连接漏极区D。
因而，每个有源柱PL的一端(即，主体部分)可以连接到第一基板110，每个有源柱PL的另一端(即，漏极区D)可以连接到位线BL。盖半导体图案133可以设置在位线BL与每个有源柱PL的另一端(即，漏极区D)之间。盖半导体图案133可以具有第二导电类型，其与漏极区D具有的导电类型相同。位线BL可以在横跨导电图案LSL、WL0～WL3和USL的延伸方向的方向上延伸。每个有源柱PL可以连接到一条位线BL，使得一条位线BL可以与图1的多个串STR连接。
参照图5，上第一层间绝缘层140b可以形成为覆盖位线BL。下第一层间绝缘层140a和上第一层间绝缘层140b在一起被叫做第一层间绝缘层140。
参照图6和图7，第二基板210可以通过插置粘合层150而形成在第一层间绝缘层140上。通过插置粘合层150在第一层间绝缘层140上形成第二基板210可以包括：通过插置粘合层150在第一层间绝缘层140上接合第二基板210；在第二基板210中形成氢离子注入层210h；以及去除氢离子注入层210h和在氢离子注入层210h上的第二基板210。替代地，通过插置粘合层150在第一层间绝缘层140上形成第二基板210可以包括：通过插置粘合层150在第一层间绝缘层140上接合具有氢离子注入层201h的第二基板210；然后去除氢离子注入层210h和在氢离子注入层210h上的第二基板210。
参照图8和图9，在形成器件隔离层211和第一导电类型的阱区212之后，用于外围电路的晶体管形成在第二基板210上。用于具有多种功能的外围电路的多个晶体管可以形成在第二基板210上。晶体管可以包括栅绝缘层214、栅电极216以及间隔物218。第二导电类型的掺杂区220可以提供在阱区212中在栅电极216两侧，以用作晶体管的源电极和漏电极。
可以形成连接到晶体管的接触插塞222以连接到接触插塞222的金属线224。可以进一步形成第二层间绝缘层230，第二层间绝缘层230可以形成为覆盖晶体管、接触插塞222和金属线224。图9是在第二层间绝缘层230的一部分的图，用于示出形成在第二基板210上的晶体管、接触插塞222和金属线224。
因此，根据本发明构思的3D半导体器件具有以下结构：包括用于外围电路的晶体管的第二基板210设置在第一基板110上并且粘合层150插置在其间使得第一层间绝缘层140和第二基板210彼此邻近。
图10是透视图，示出根据本发明构思的另一实施方式的3D半导体器件。
参照图10，在根据本发明构思的另一实施方式的3D半导体器件中，包括用于外围电路的晶体管的第二基板210可以具有：上导电图案LSLa、WL0a～WL3a和USLa，在晶体管的至少一侧层叠地设置；以及上有源柱PLa，穿过上导电图案LSLa、WL0a～WL3a和USLa竖直地延伸。上导电图案LSLa、WL0a～WL3a和USLa可以层叠地设置并且上绝缘图案121a插置在每个导电图案之间。
第二基板210还可以包括器件隔离层211以及在其中的阱区212。第二基板210还可以包括在阱区212中的公共源线CSLa。上有源柱PLa可以从阱区212竖直地延伸。数据存储层135a可以形成在上导电图案LSLa、WL0a～WL3a和USLa与上有源柱PLa之间。
上有源柱PLa可以具有从第二基板210的表面向上延伸的长轴。上有源柱PLa可以形成为实心圆柱型，或者使得中心为中空的圆柱型(例如通心面型)。通心面型上有源柱PLa的中心可以用绝缘材料填充。填充通心面型上有源柱PLa的中心的绝缘材料可以是填充绝缘层131a。每个上有源柱PLa可以具有邻近第二基板210的主体部分以及形成在每个上有源柱PLa的与第二基板210间隔开的上部的漏极区Da。
每个上有源柱PLa的一端(即，主体部分)可以与第二基板210连接，每个上有源柱PLa的另一端(即，漏极区Da)可以与位线BLa连接。盖半导体图案133a可以设置在位线BLa与每个上有源柱PLa之间。位线BLa可以横跨上导电图案LSLa、WL0a～WL3a和USLa的延伸方向延伸。每个上有源柱PLa可以与一条位线BLa连接，使得一条位线BLa可以与图1的多个串STR连接。
因此，根据本发明构思的另一实施方式的3D半导体器件还包括：导电图案WL0a～WL3a和USLa，层叠地设置在第二基板210上的晶体管的至少一侧，并且绝缘图案123a插置在每个导电图案之间；以及有源柱PLa，穿过导电图案LSLa、WL0a～WL3a和USLa竖直地延伸。因而，根据本实施方式的3D半导体器件可以在存储器存储容量上进一步改善。
图11是透视图，示出根据本发明构思的另一实施方式的3D半导体器件及其制造方法。
参照图11，根据本发明构思的另一实施方式的3D半导体器件具有与图9的3D半导体器件不同的结构。根据本实施方式的3D半导体器件包括设置在第一基板110上的第二基板210。第二基板210包括用于外围电路的晶体管。第一基板110包括导电图案LSL、WL0～WL3和USL，导电图案LSL、WL0～WL3和USL依次层叠地设置并通过插置在每个导电图案之间的绝缘图案123而彼此间隔开。第一基板110还包括穿过导电图案LSL、WL0～WL3和USL竖直延伸的有源柱PL。
第一基板110和第二基板210可以被单独地制备。第二层间绝缘层230形成为覆盖包括晶体管的第二基板210，然后第二基板210被接合在第一基板110上，使得第一层间绝缘层140邻近第二层间绝缘层230，并且粘合层150插置在第一层间绝缘层140和第二层间绝缘层230之间。
因此，在根据本实施方式的3D半导体器件中，包括用于外围电路的晶体管的第二基板210可以通过插置粘合层150而提供在第一基板110上，使得第一层间绝缘层140和第二层间绝缘层230彼此相邻。
图12至图16是示意性截面图，分别示出根据本发明构思的其它实施方式的3D半导体器件。
参照图12，与图9的3D半导体器件相反，根据本发明构思的另一实施方式的3D半导体器件还包括设置在第一基板110下面的第三基板310，粘合层250插置在第一基板110与第三基板310之间。第一基板110具有3D存储单元陈列区CR，第三基板310具有用于外围电路的晶体管。
参照图13至图15，根据本发明构思的另一实施方式的3D半导体器件可以包括用于外围电路的晶体管，该晶体管设置在第一基板110上在3D存储单元陈列区CR的至少一侧。
图13示出一3D结构的外围电路，其中第二基板210设置在3D存储单元陈列区CR的上表面以下，使得外围电路形成在第二基板210上。
图14和图15的每个示出一3D结构的外围电路，其中第二基板210设置在3D存储单元陈列区CR的上表面之上，使得外围电路形成在第二基板210上。
参照图16，根据本发明构思的另一实施方式的3D半导体器件可以包括在第一基板110后表面上的用于外围电路的晶体管，第一基板110包括在前表面上的3D存储单元陈列区CR。
根据这些实施方式，具有用于外围电路的晶体管的第二基板设置在第一基板上，在第一基板中，导电图案层叠地设置使得绝缘图案插置在每个导电图案之间并且有源柱穿过导电图案竖直延伸。因而，可以提供3D半导体器件，而不用改善或通过减小半导体器件的面积。
虽然3D NAND快闪存储器单元阵列用作3D半导体器件的示例，但是3D存储单元陈列的种种结构也可被本发明构思的实施方式所接受。
图17是示意性方框图，示出包括根据本发明构思的实施方式的3D半导体器件的存储系统。
参照图17，存储系统1100可用于个人数字助理(PDA)、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器、存储卡或能在环境中发送和/或接收信息的应用。
存储系统1100包括控制器1110、输入/输出器件1120(诸如键盘、键板和显示器)、存储器1130、接口1140和总线1150。存储器1130和接口1140通过总线1150互相通信。
控制器1110包括微处理器、数字信号处理器、微控制器或其它的处理器件的至少之一。存储器1130存储由控制器1110处理的指令。输入/输出器件1120用于接收来自外面的数据或信号，并传送来自系统1100的数据或信号。
存储器1130包括根据本发明构思的实施方式的非易失性存储器件。存储器1130还可以包括任何时候都可访问的存储器以及其它种类的存储器。
接口1140发送数据到网络或从网络接收数据。
图18是方框图，示出包括根据本发明构思的实施方式的非易失性存储器件的存储卡。
参照图18，支持大容量存储器的存储卡1200装有包括根据本发明构思的实施方式的3D半导体器件的存储器件1210。根据本发明构思的实施方式的存储卡1200包括管理主机与非易失性存储器件1210之间的数据交换的存储器控制器1220。
SRAM(静态随机存取存储器)1221用作CPU(中央处理器)1222的操作存储器。主机接口1223包括与存储卡1200连接的主机的数据交换协议。纠错编码(ECC)块1224检测并纠正在来自存储器件1210的具有多位特征的读出数据中所包括的错误。存储器接口1225与包括根据本发明构思的3D半导体器件的存储器件1210交互(interface with)。CPU管理存储器控制器以交换数据。存储器件还可以包括ROM(只读存储器)，其存储用于与主机交互的代码数据。
根据本发明构思的实施方式，可以提供具有高集成度的存储系统。根据本发明构思的实施方式的3D半导体器件可用于诸如固态驱动器(SSD)的存储系统，从而提供具有高集成度的存储系统。
图19是方框图，示出包括根据本发明构思的实施方式的3D半导体器件的数据处理系统。
参照图19，存储系统1310可以被嵌入数据处理系统1300诸如移动设备或台式计算机中。存储系统1310可以包括根据本发明构思的半导体器件1311以及用于在系统总线1360与半导体器件1311之间交换数据的存储器控制器1312。数据处理系统1300包括分别与总线1360电连接的调制解调器1320、CPU 1330、RAM 1340以及用户接口。存储系统1310可以是在图17中描述的存储系统。由CPU 1330处理的或者从外部世界输入的数据被存储在存储系统1310中。存储系统可以是固态驱动器。因而，数据处理系统能够在非易失性存储器系统1310中稳定地存储大量数据。如果可靠性提高，则非易失性存储器件1310能够减少用于纠正错误的资源，并且对于数据处理系统1300能够提供高的数据交换性能。对于本发明的领域内的技术人员来说显然地是，根据本发明的实施方式的数据处理系统1300还可以包括应用芯片组、图像信号处理器(ISP)和输入/输出器件。
根据本发明的实施方式的非易失性存储器件或存储系统可以被嵌入在各种封装中，诸如PoP(层叠封装)、BGA(球栅阵列)、CSP(芯片级封装)、PLCC(带引线的塑料芯片载体(plastic leaded chip carrier))、PDIP(塑料双列直插封装)、华夫管芯封装(die in waffle pack)、晶圆式管芯(die in waferform)、COB(板上芯片)、CERDIP(陶瓷双列直插封装)、MQFP(塑料四方扁平封装)、TQFP(薄四方扁平封装)、SOIC(小外形集成电路)、SSOP(窄间距小外形封装)、TSOP(薄小外形封装)、SIP(封装中系统)、TQFP(薄四方扁平封装)、MCP(多芯片封装)、WFP(晶片级制造封装)或WSP(晶片级处理堆叠封装)。
如上所述，根据本发明构思的实施方式，3D半导体器件包括第一基板以及设置在第一基板上的第二基板。第一基板具有层叠并且其间插置绝缘图案的导电图案以及穿过导电图案竖直地延伸的有源柱。第二基板具有用于外围电路的晶体管。因而，半导体器件具有相对小的面积或能够减少面积。因此，能够提供3D半导体器件以具有相对高密度的存储器，而不增加半导体器件的面积。
以上公开的主题应被认为是示意性的而不是限制性的，权利要求书旨在覆盖落在本发明构思的实质精神和范围内的所有这样的修改、改进以及其它实施方式。因而，在法律允许的最大程度，本发明构思的范围将由权利要求书及其等同物的最宽可允许解释来确定，而不应受到前述详细描述的约束或限制。
本申请要求于2010年7月13日提交的韩国专利申请No.10-2010-0067528的优先权，其全部内容通过引用结合与此。

Claims (18)

1.一种半导体器件，包括：
第一基板；
在所述第一基板上的导电图案，所述导电图案设置为层叠地从所述第一基板竖直地延伸；
在所述第一基板上的有源柱，从所述第一基板穿过所述导电图案竖直地延伸，以在所述第一基板上提供竖直的串晶体管；
在所述导电图案和所述有源柱上的第二基板，与所述第一基板相对；以及
外围电路晶体管，在与所述第一基板相对的所述第二基板上，其中所述外围电路晶体管邻近并重叠所述导电图案中的最上面的图案，
其中所述第一基板还包括阱区和源极区，所述有源柱从所述阱区竖直地延伸。
2.根据权利要求1所述的半导体器件，还包括：
数据存储层，设置在所述导电图案与所述有源柱之间。
3.根据权利要求1所述的半导体器件，其中所述有源柱包括导电类型与所述阱区相同的主体部分以及导电类型与所述阱区不同的漏极区。
4.根据权利要求1所述的半导体器件，还包括：
在所述第一基板上的第一层间绝缘层，覆盖所述导电图案和所述有源柱；
在所述第二基板上的第二层间绝缘层，覆盖所述外围电路晶体管；以及
粘合层，插置在所述第二基板与所述第一层间绝缘层之间。
5.根据权利要求1所述的半导体器件，其中所述第一基板还包括覆盖所述导电图案和所述有源柱的第一层间绝缘层，并且所述第二基板还包括覆盖所述晶体管的第二层间绝缘层；以及
粘合层，插置在所述第一层间绝缘层与所述第二层间绝缘层之间。
6.一种制造半导体器件的方法，包括：
制备包括导电图案和有源柱的第一基板，所述导电图案设置成竖直层叠，该竖直层叠包括在每个所述导电图案之间的插置绝缘图案，所述有源柱在所述第一基板上并穿过所述导电图案竖直地延伸；
形成覆盖所述第一基板的第一层间绝缘层，该第一基板具有所述导电图案和所述有源柱；以及
在所述第一层间绝缘层上形成第二基板，所述第二基板包括邻近并重叠最上面的导电图案的外围电路晶体管。
7.根据权利要求6所述的方法，其中形成所述第二基板包括：
通过在所述第二基板与所述第一层间绝缘层之间插置粘合层，在所述第一层间绝缘层上接合所述第二基板；以及
在所述第二基板上形成所述外围电路晶体管。
8.根据权利要求7所述的方法，在接合所述第二基板之后，还包括：
在所述第二基板中形成氢离子注入层；以及
去除所述氢离子注入层以及在所述氢离子注入层上的第二基板。
9.根据权利要求7所述的方法，还包括：
形成连接到所述外围电路晶体管的接触插塞和金属线。
10.根据权利要求9所述的方法，还包括：
形成覆盖所述第二基板的第二层间绝缘层，所述第二基板包括所述接触插塞和所述金属线。
11.根据权利要求7所述的方法，还包括：
在所述第二基板上形成层叠的第二导电图案，该第二导电图案与所述外围电路晶体管横向间隔开并且具有插置在每个所述第二导电图案之间的绝缘图案；以及
形成穿过所述第二导电图案竖直地延伸的第二有源柱。
12.根据权利要求6所述的方法，其中所述形成所述第二基板包括：
制备具有所述外围电路晶体管的所述第二基板；
形成覆盖所述第二基板的第二层间绝缘层，其中所述第二基板包括所述外围电路晶体管；以及
通过在所述第一层间绝缘层与所述第二层间绝缘层之间插置粘合层，在所述第一层间绝缘层上接合所述第二基板。
13.根据权利要求7所述的方法，其中所述第一基板还包括阱区和源极区，其中所述有源柱从所述阱区竖直地延伸。
14.一种存储器件，包括：
第一横向取向的基板；
存储单元晶体管的串，在所述第一横向取向的基板上，并且自所述第一横向取向的基板竖直地延伸，所述存储单元晶体管的串包括在所述第一横向取向的基板上并从所述第一横向取向的基板竖直地延伸的有源柱；
第二横向取向的基板，在所述存储单元晶体管的串上，与所述第一横向取向的基板相对；以及
外围电路晶体管，在与所述第一横向取向的基板相对的所述第二横向取向的基板上。
15.根据权利要求14所述的器件，其中所述外围电路晶体管与所述存储单元晶体管的串的至少之一重叠。
16.根据权利要求15所述的器件，其中所述存储单元晶体管的串包括第一串存储单元晶体管，所述器件还包括：
第二串存储单元晶体管，自所述第二横向取向的基板竖直地延伸并且与所述外围电路晶体管横向间隔开，该外围电路晶体管与所述第一横向取向的基板相对。
17.根据权利要求15所述的器件，其中所述外围电路晶体管包括第一外围电路晶体管，所述器件还包括：
第三横向取向的基板，在所述第一横向取向的基板下面，与所述第二横向取向的基板相反；以及
第二外围电路晶体管，在所述第三横向取向的基板上并与所述存储单元晶体管的串的至少之一重叠。
18.根据权利要求15所述的器件，其中所述外围电路晶体管包括第一外围电路晶体管，所述器件还包括：
第二外围电路晶体管，在所述第二横向取向的基板上并与所述存储单元晶体管的串的至少之一重叠。
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