JP2022511451A - ダミーボンディングコンタクトおよびダミー相互接続部を使用したハイブリッド接合 - Google Patents

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Abstract

半導体デバイスは、第１の半導体構造、第２の半導体構造、および、第１のボンディング層と第２のボンディング層との間のボンディング界面を含む。第１の半導体構造は、第１の相互接続部を含む第１の相互接続層、および、第１のボンディングコンタクトを含む第１のボンディング層を含む。少なくとも１つの第１の相互接続部は、第１のダミー相互接続部である。各第１の相互接続部は、それぞれの第１のボンディングコンタクトと接触している。第２の半導体構造は、第２の相互接続部を含む第２の相互接続層、および、第２のボンディングコンタクトを含む第２のボンディング層を含む。少なくとも１つの第２の相互接続部は、第２のダミー相互接続部である。各第２の相互接続部は、それぞれの第２のボンディングコンタクトと接触している。各第１のボンディングコンタクトは、ボンディング界面においてそれぞれの第２のボンディングコンタクトと接触している。

Description

本開示の実施形態は、接合半導体構造およびその製造方法に関する。
メモリセルなどの平面半導体デバイスは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによって、より小さいサイズにスケーリングされる。しかしながら、半導体デバイスのフィーチャーサイズが下限に近づくにつれて、平面プロセスおよび製造技法は困難になり、費用がかかるようになる。三次元（３Ｄ）デバイスアーキテクチャは、例えばフラッシュメモリデバイスなど、いくつかの平面半導体デバイスにおける密度制限に対処することができる。
３Ｄ半導体デバイスは、半導体ウェハまたはダイを積層し、例えば、シリコン貫通ビア（ＴＳＶ）または銅－銅（Ｃｕ－Ｃｕ）接続を使用してそれらを垂直に相互接続することによって形成することができ、その結果、得られる構造は、単一のデバイスとして機能して、従来の平面プロセスよりも電力を低減し、フットプリントを小さくして性能改善を達成する。半導体基板を積層するための様々な技法の中でも、ハイブリッド接合は、高密度な相互接続を形成することができるため、有望な技術の１つとして認識されている。
半導体デバイス、接合構造、およびそれらの製造方法の実施形態が本明細書に開示される。
一例では、半導体デバイスは、第１の半導体構造および第２の半導体構造を含む。第１の半導体構造は、複数の第１の相互接続部を含む第１の相互接続層を含む。第１の相互接続部のうちの少なくとも１つは、少なくとも１つの第１のダミー相互接続部である。第１の半導体構造は、複数の第１のボンディングコンタクトを含む第１のボンディング層をさらに含む。第１の相互接続部の各々は、第１のボンディングコンタクトのそれぞれの１つに接触している。第２の半導体構造は、複数の第２の相互接続部を含む第２の相互接続層を含む。第２の相互接続部のうちの少なくとも１つは、少なくとも１つの第２のダミー相互接続部である。第２の半導体構造は、複数の第２のボンディングコンタクトを含む第２のボンディング層をさらに含む。第２の相互接続部の各々は、第２のボンディングコンタクトのそれぞれの１つと接触している。半導体デバイスは、第１のボンディング層と第２のボンディング層との間のボンディング界面をさらに備える。第１のボンディングコンタクトの各々は、ボンディング界面において第２のボンディングコンタクトのそれぞれの１つと接触している。
別の例では、接合構造は、ボンディング界面と、機能的ボンディングコンタクトの対と、ダミーボンディングコンタクトの対とを含む。機能的ボンディングコンタクトの対は、ボンディング界面において互いに接触している。ボンディングコンタクトの対は、ボンディング界面の両側の対向する機能的相互接続部の対にそれぞれ接触している。ダミーボンディングコンタクトの対は、ボンディング界面において互いに接触している。ダミーボンディングコンタクトの対は、ボンディング界面の両側の対向するダミー相互接続部の対にそれぞれ接触している。
さらに別の例では、半導体デバイスを形成するための方法が開示される。第１の基板の上方に、複数の第１の相互接続部を含む第１の相互接続層が形成される。第１の相互接続部のうちの少なくとも１つは、少なくとも１つの第１のダミー相互接続部である。複数の第１のボンディングコンタクトを含む第１のボンディング層が、第１の相互接続部の各々が第１のボンディングコンタクトのそれぞれの１つと接触するように、第１の相互接続層の上方に形成される。第２の基板の上方に、複数の第２の相互接続部を含む第２の相互接続層が形成される。第２の相互接続部のうちの少なくとも１つは、少なくとも１つの第２のダミー相互接続部である。複数の第２のボンディングコンタクトを含む第２のボンディング層が、第２の相互接続部の各々が第２のボンディングコンタクトのそれぞれの１つと接触するように、第２の相互接続層の上方に形成される。第１の基板および第２の基板は、第１のボンディングコンタクトの各々がボンディング界面において第２のボンディングコンタクトのそれぞれの１つと接触するように、フェイスツーフェイス方式で接合される。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、本明細書とともに、さらに、本開示の原理を説明し、当業者が本開示を作成および使用することを可能にするのに役立つ。
本開示のいくつかの実施形態による、典型的な接合半導体デバイスの断面図である。 本開示の様々な実施形態による、ダミーボンディングコンタクトを含む様々な典型的な接合半導体デバイスの断面図である。 本開示の様々な実施形態による、ダミーボンディングコンタクトを含む様々な典型的な接合半導体デバイスの断面図である。 本開示のいくつかの実施形態による、ダミーボンディングコンタクトおよびダミー相互接続部を含む典型的な接合半導体デバイスの断面図である。 本開示のいくつかの実施形態による、ダミーボンディングコンタクトを含む第１の半導体構造を形成するための典型的な製造プロセスを示す図である。 本開示のいくつかの実施形態による、ダミーボンディングコンタクトを含む第１の半導体構造を形成するための典型的な製造プロセスを示す図である。 本開示のいくつかの実施形態による、ダミーボンディングコンタクトを含む第２の半導体構造を形成するための典型的な製造プロセスを示す図である。 本開示のいくつかの実施形態による、ダミーボンディングコンタクトを含む第２の半導体構造を形成するための典型的な製造プロセスを示す図である。 本開示のいくつかの実施形態による、ダミーボンディングコンタクトを含む第２の半導体構造を形成するための典型的な製造プロセスを示す図である。 本開示のいくつかの実施形態による、第１の半導体構造と第２の半導体構造とを接合するための典型的な製造プロセスを示す図である。 本開示のいくつかの実施形態による、ダミーボンディングコンタクトおよびダミー相互接続部を含む第１の半導体構造を形成するための典型的な製造プロセスを示す図である。 本開示のいくつかの実施形態による、ダミーボンディングコンタクトおよびダミー相互接続部を含む第１の半導体構造を形成するための典型的な製造プロセスを示す図である。 本開示のいくつかの実施形態による、ダミーボンディングコンタクトおよびダミー相互接続部を含む第２の半導体構造を形成するための典型的な製造プロセスを示す図である。 本開示のいくつかの実施形態による、ダミーボンディングコンタクトおよびダミー相互接続部を含む第２の半導体構造を形成するための典型的な製造プロセスを示す図である。 本開示のいくつかの実施形態による、第１の半導体構造と第２の半導体構造とを接合するための別の典型的な製造プロセスを示す図である。 本開示のいくつかの実施形態による、ダミーボンディングコンタクトを含む典型的な接合半導体デバイスを形成するための方法のフローチャートである。 本開示のいくつかの実施形態による、ダミーボンディングコンタクトおよびダミー相互接続部を含む典型的な接合半導体デバイスを形成するための方法のフローチャートである。
本開示の実施形態について、図面を参照しながら説明する。
特定の構成および配置について説明するが、これは例示のみを目的として行われていることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置を使用することができることを認識するであろう。本開示を様々な他の用途でも使用することができることが、当業者には明らかであろう。
本明細書における「１つの実施形態」、「一実施形態」、「例示的な実施形態」、「いくつかの実施形態」などへの言及は、記載されている実施形態が特定の特徴、構造、または特性を含み得ることを示すが、すべての実施形態が特定の特徴、構造、または特性を必ずしも含むとは限らないことに留意されたい。さらに、そのような語句は必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が一実施形態に関連して記載されている場合、明示的に記載されているか否かに関係なく、他の実施形態に関連してそのような特徴、構造、または特性がもたらされることは、当業者の知識の範囲内であろう。
一般に、用語は少なくとも部分的に文脈の中での使用から理解され得る。例えば、本明細書において使用される場合、「１つまたは複数」という用語は、文脈に少なくとも部分的に依存して、任意の特徴、構造、または特性を単数の意味で記載するために使用されている場合があり、または複数の意味で特徴、構造または特性の組み合わせを記載するために使用されている場合がある。同様に、「ａ」、「ａｎ」、「ｔｈｅ」などの用語は、同じく、文脈に少なくとも部分的に依存して、単数形の使用法を伝達するか、または複数形の使用法を伝達すると理解され得る。さらに、「～に基づく」という用語は、必ずしも要因の排他的な集合を伝達することを意図していないと理解することができ、代わりに、文脈に少なくとも部分的に依存して、同じく必ずしも明示的に説明されていない追加の要因が存在することを許容することができる。
本開示における「上（ｏｎ）」、「上方（ａｂｏｖｅ）」、および「～の上（ｏｖｅｒ）」の意味するところは、「上の」が何かの「直上」にあることを意味するだけでなく、中間の特徴または層を挟んで何かの「上」にあることも意味するように、また、「上方」または「～の上」が、何かの「上方」または何か「の上」にあることを意味するだけでなく、中間の特徴または層を挟まずに何かの「上方」または何か「の上」にある（すなわち、何かの直上にある）ことも意味するように、最も広義に解釈されるべきであることは容易に理解されるべきである。
さらに、「下（ｂｅｎｅａｔｈ）」、「下方（ｂｅｌｏｗ）」、「下側（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」、「上側（ｕｐｐｅｒ）」などのような空間的に相対的な用語は、本明細書においては、図に示されているような、ある要素または特徴の別の要素（複数可）または特徴（複数可）との関係を説明するために、説明を容易にするために使用され得る。空間的に相対的な用語は、図に示されている向きに加えて、使用中または動作中のデバイスの様々な向きを包含することを意図している。装置は他の方向に向けられ（９０度または他の向きに回転され）てもよく、本明細書において使用される空間的に相対的な記述語もそれに応じて解釈され得る。
本明細書において使用される場合、「基板」という用語は、後続の材料層が追加される材料を指す。基板自体をパターニングすることができる。基板の上部に追加される材料は、パターニングすることもでき、またはパターニングしないままにすることもできる。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどのような幅広い半導体材料を含むことができる。代替的に、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導電性材料から作製することができる。
本明細書において使用される場合、「層」という用語は、厚さのある領域を含む材料部分を指す。層は、下にあるもしくは上にある構造の全体にわたって延在することができ、または下にあるもしくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、均一または不均一な連続構造のうちの、当該連続構造の厚さよりも薄い厚さを有する領域であり得る。例えば、層は、連続構造の上面と底面との間の任意の水平面対の間に、または上面および底面に位置することができる。層は、水平に、垂直に、かつ／またはテーパ面に沿って延在することができる。基板は、層であり得、基板の中に１つもしくは複数の層を含み得、ならびに／または基板の上、上方、および／もしくは下方に１つもしくは複数の層を有し得る。層は複数の層を含むことができる。例えば、相互接続層は、１つまたは複数の導体層および接触層（相互接続層の中に相互接続線および／またはビアコンタクトが形成される）、ならびに１つまたは複数の誘電体層を含むことができる。
本明細書において使用する場合、「名目／名目上」という用語は、製品またはプロセスの設計段階の間に設定される、構成要素またはプロセス動作の特性またはパラメータの所望のまたは目標の値を、所望の値の上および／または下の値の範囲とともに参照する。値の範囲は、製造プロセスまたは許容誤差のわずかな変動に起因する可能性がある。本明細書において使用される場合、「約」という用語は、主題の半導体デバイスに関連付けられた特定の技術ノードに基づいて変化する可能性がある所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）以内で変化する特定の量の値を示すことができる。
本明細書において使用される場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延伸するように、横向きの基板上にあるメモリセルトランジスタの垂直配向ストリング（ＮＡＮＤメモリストリングなど、本明細書において「メモリストリング」として参照される）を有する半導体デバイスを指す。本明細書において使用される場合、「垂直／垂直方向に」という用語は、基板の側面に対して名目上垂直であることを意味する。
高密度、低フィーチャーサイズ（例えば、０．５μｍ未満）のハイブリッド接合プロセスでは、接合収率を高めるために、ボンディング界面の両側の対向するボンディングコンタクトは、各々が２回のパターニングプロセス（例えば、２回のフォトリソグラフィおよび現像プロセス）を含む２つのデュアルダマシンプロセスによって作成されることが多い。４つのパターニングプロセスを使用する高いコストを低減するために、３つまたはさらには２つのパターニングプロセスのみを含む製造プロセスが、ボンディングコンタクトを作製するために提案されている。しかしながら、既知のプロセスは、ボンディング界面における金属および誘電体分布の所望の均一性を達成するためにボンディング界面にダミーボンディングコンタクトを形成することができず、それによって接合収率および強度が低下する。例えば、金属局所密度の変動は、その後の化学機械研磨（ＣＭＰ）プロセス中に浸食制御およびディッシング制御の不均一性を引き起こす可能性がある。また、ダミーボンディングコンタクトの欠如は、金属－金属ボンディング領域よりも低い接合強度を有する多数の金属－誘電体ボンディングおよび誘電体－誘電体ボンディング領域を生じる可能性がある。
本開示による様々な実施形態は、接合収率および強度を改善するためにダミーボンディングコンタクトを使用するハイブリッド接合を提供する。ボンディング界面の少なくとも１つの側のダミーボンディングコンタクトおよび機能的ボンディングコンタクトは、単一のパターニングプロセスにおいて作製することができ、それによってプロセスコストを削減する。いくつかの実施形態では、ボンディングコンタクトの局所密度は、下層の相互接続部の設計に基づいてダミーボンディングコンタクトを追加して接合収率および強度を高めることによって制御することができる。いくつかの実施形態では、ボンディング界面の各側のダミーボンディングコンタクトおよび機能的ボンディングコンタクトは、単一のパターニングプロセスにおいて作製され、それによってハイブリッド接合プロセスのコストをさらに削減する。ダミー相互接続部を相互接続層に追加して、接合デバイスの電気接続に影響を与えることなく、単一のパターニングプロセスにおいて上層に追加のダミーボンディングコンタクトを追加することを可能にすることができる。
図１は、本開示のいくつかの実施形態による、典型的な接合半導体デバイス１００の断面を示す。説明を容易にするために、接合半導体デバイス１００は、非モノリシック３Ｄメモリデバイスとして説明される。しかしながら、接合半導体デバイス１００は、３Ｄメモリデバイスに限定されず、以下で詳細に説明するように、ダミーボンディングコンタクトを使用してボンディング界面特性を改善することができる任意の適切な接合半導体デバイスを含むことができることが理解される。本明細書において開示されるような、そのボンディング界面にダミーボンディングコンタクトを含む接合半導体デバイスは、図１に示す例に限定されず、２Ｄ、２．５Ｄ、または３Ｄアーキテクチャの論理デバイス、揮発性メモリデバイス（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびスタティックランダムアクセスメモリ（ＳＲＡＭ））、および不揮発性メモリデバイス（例えば、フラッシュメモリ）などの任意の他の適切な半導体デバイスを含むことができることが理解される。
接合半導体デバイス１００は、非モノリシック３Ｄメモリデバイスの一例を表す。「非モノリシック」という用語は、（例えば、周辺デバイスおよびメモリアレイデバイスなどの）接合半導体デバイス１００の構成要素が異なる基板上に別個に形成され、次いで接合されて接合半導体デバイスが形成され得ることを意味する。接合半導体デバイス１００は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコン・オン・インシュレータ（ＳＯＩ）、または任意の他の適切な材料を含むことができる基板１０２を含むことができる。
基板１０２を有する接合半導体デバイス１００における構成要素の空間的関係をさらに示すために、図１にはｘ軸およびｙ軸が含まれていることに留意されたい。基板１０２は、ｘ方向（すなわち、横方向）に横方向に延在する２つの外側面（例えば、上面および底面）を含む。本明細書において使用される場合、半導体デバイス（例えば、接合半導体デバイス１００）の１つの構成要素（例えば、層またはデバイス）が別の構成要素（例えば、層またはデバイス）の「上に」、「上方に」、または「下方に」あるかは、基板がｙ方向において半導体デバイスの最下面に位置付けられるとき、ｙ方向（すなわち、垂直方向）において半導体デバイスの基板（例えば、基板１０２）に対して判定される。空間的関係を説明するための同じ概念が本開示全体にわたって適用される。
接合半導体デバイス１００は、２つの半導体構造、すなわち、ボンディング界面１５８においてフェイスツーフェイス方式で接合されたメモリアレイデバイスチップ１６０と、周辺デバイスチップ１６２とを含むことができる。いくつかの実施形態では、ボンディング界面１５８が、直接接合技術（例えば、はんだまたは接着剤などの中間層を使用せずに表面間の接合を形成する）であり、金属－金属接合および誘電体－誘電体接合を同時に得ることができるハイブリッド接合（「金属／誘電体ハイブリッド接合」としても知られる）の結果として、メモリアレイデバイスチップ１６０と周辺デバイスチップ１６２との間に配置される。いくつかの実施形態では、ボンディング界面１５８は、メモリアレイデバイスチップ１６０および周辺デバイスチップ１６２が会合し、接合される場所である。実際には、ボンディング界面１５８は、メモリアレイデバイスチップ１６０の底面および周辺デバイスチップ１６２の底面を含む特定の厚さを有する層とすることができる。図１では、メモリアレイデバイスチップ１６０は周辺デバイスチップ１６２の上方に配置されているが、いくつかの実施形態では、それらの相対位置を逆にすることができることが理解される。例えば、別の接合半導体デバイスにおいては、周辺デバイスチップ１６２の下方にメモリアレイデバイスチップ１６０が配置されてもよい。
周辺デバイスチップ１６２は、基板１０２上に周辺デバイス層１０３を含むことができる。周辺デバイス層１０３は、基板１０２上に形成される周辺デバイス（例えば、複数のトランジスタ１０４）を含むことができる。トランジスタ１０４は、基板１０２「上」に形成することができ、各トランジスタ１０４の全体または一部が、基板１０２内に（例えば、基板１０２の上面の下方）および／または直接的に基板１０２上に形成される。分離領域（例えば、図示されていないシャロートレンチアイソレーション（ＳＴＩ））およびドープ領域（例えば、図示されていないトランジスタ１０４のソース領域およびドレイン領域）を基板１０２内に形成することができる。
いくつかの実施形態では、周辺デバイス層１０３の周辺デバイスは、接合半導体デバイス１００の動作を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号周辺回路を含むことができる。例えば、周辺デバイス層１０３の周辺デバイスは、ページバッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、センス増幅器、ドライバ、チャージポンプ、電流もしくは電圧基準、または回路の任意の能動もしくは受動構成要素（例えば、トランジスタ、ダイオード、抵抗器、またはコンデンサ）のうちの１つまたは複数を含むことができる。いくつかの実施形態では、周辺デバイス層１０３の周辺デバイスは、相補型金属酸化膜半導体（ＣＭＯＳ）技術（「ＣＭＯＳチップ」としても知られる）を使用して基板１０２上に形成される。
周辺デバイスチップ１６２は、周辺デバイス層１０３へ、および、周辺デバイス層１０３から電気信号を転送するために、周辺デバイス層１０３の上方に相互接続層１０６（本明細書においては「周辺相互接続層」として参照される）を含むことができる。周辺相互接続層１０６は、横方向相互接続線および垂直相互接続アクセス（ビア）コンタクトを含む複数の相互接続部１０８（本明細書においては「コンタクト」としても参照される）を含むことができる。本明細書において使用される場合、「相互接続部」という用語は、ミドルエンドオブライン（ＭＥＯＬ）相互接続部およびバックエンドオブライン（ＢＥＯＬ）相互接続部などの任意の適切なタイプの相互接続部を広く含むことができる。以下で詳細に説明するように、周辺相互接続層１０６内の相互接続部１０８は、周辺デバイスに電気的に接続される機能的相互接続部を含むことができ、任意選択的に、周辺デバイス層１０３内のいかなる周辺デバイスにも電気的に接続されないダミー相互接続部をさらに含むことができる。周辺相互接続層１０６は、相互接続線およびビアコンタクトが形成され得る１つまたは複数の層間誘電体（ＩＬＤ）層（「金属間誘電体（ＩＭＤ）層」としても知られる）をさらに含むことができる。すなわち、周辺相互接続層１０６は、複数のＩＬＤ層内の相互接続部１０８を含むことができる。周辺相互接続層１０６内の相互接続部１０８は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。周辺相互接続層１０６内のＩＬＤ層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率（低ｋ）誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
図１に示すように、周辺デバイスチップ１６２は、ボンディング界面１５８おいて、周辺相互接続層１０６および周辺デバイス層１０３の上方にあるボンディング層１１１をさらに含むことができる。ボンディング層１１１は、複数のボンディングコンタクト１１２と、ボンディングコンタクト１１２を電気的に絶縁する誘電体１１３とを含むことができる。ボンディングコンタクト１１２は、機能的ボンディングコンタクト１１２－１を含むことができ、それらの各々は、周辺デバイスチップ１６２とメモリアレイデバイスチップ１６０との間の電気接続の一部である。ボンディングコンタクト１１２はまた、ダミーボンディングコンタクト１１２－２も含むことができ、それらの各々は、周辺デバイスチップ１６２とメモリアレイデバイスチップ１６０との間のいかなる電気接続の一部でもない。以下で詳細に説明するように、ダミーボンディングコンタクト１１２－２は、ボンディング界面１５８におけるボンディングコンタクト１１２の局所密度を増加させて接合収率および強度を高めるために使用することができる。ボンディングコンタクト１１２は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。ボンディング層１１１の残りの領域は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体１１３によって形成することができる。ボンディング層１１１内のボンディングコンタクト１１２および誘電体１１３は、以下で詳細に説明するようにハイブリッド接合に使用することができる。
いくつかの実施形態では、メモリアレイデバイスチップ１６０は、メモリセルが、各々が周辺デバイス層１０３の上方に垂直に延在するＮＡＮＤメモリストリング１１４のアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスである。メモリアレイデバイス層１２０は、各々が導体層１１６および誘電体層１１８を含む複数の対（本明細書においては「導体層／誘電体層の対」として参照される）を通って垂直に延在するＮＡＮＤメモリストリング１１４を含むことができる。積層された導体／誘電体層の対は、本明細書においては「メモリスタック」としても参照される。メモリ内の導体層１１６および誘電体層１１８は、垂直方向に交互に積層することができる。
図１に示すように、各ＮＡＮＤメモリストリング１１４は、半導体チャネル１２４および誘電体層（「メモリ膜」としても知られる）を含むことができる。いくつかの実施形態では、半導体チャネル１２４は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリ膜は、トンネル層１２６、蓄積層１２８（「電荷トラップ／蓄積層」としても知られる）、およびブロッキング層（図示せず）を含む複合層である。各ＮＡＮＤメモリストリング１１４は、円筒形状（例えば、柱形状）を有することができる。いくつかの実施形態によれば、半導体チャネル１２４、トンネル層１２６、蓄積層１２８、およびブロッキング層は、この順序で柱の中心から外面に向かって半径方向に配置される。トンネル層１２６は、酸化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むことができる。蓄積層１２８は、窒化ケイ素、酸窒化ケイ素、シリコン、またはそれらの任意の組み合わせを含むことができる。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含むことができる。
いくつかの実施形態では、ＮＡＮＤメモリストリング１１４は、複数の制御ゲート（各々がワード線の一部である）をさらに含む。メモリスタック内の各導体層１１６は、各ＮＡＮＤメモリストリング１１４のメモリセルの制御ゲートとして機能することができる。各ＮＡＮＤメモリストリング１１４は、その上端にあるソース選択ゲートと、その下端にあるドレイン選択ゲートとを含むことができる。本明細書において使用される場合、構成要素（例えば、ＮＡＮＤメモリストリング１１４）の「上端」は、ｙ方向において基板１０２から離れている方の端部であり、構成要素（例えば、ＮＡＮＤメモリストリング１１４）の「下端」は、ｙ方向において基板１０２により近い方の端部である。
いくつかの実施形態では、メモリアレイデバイスチップ１６０は、ＮＡＮＤメモリストリング１１４の上方に接触して配置された半導体層１３０をさらに含む。メモリアレイデバイス層１２０は、半導体層１３０の下方に配置することができる。いくつかの実施形態では、半導体層１３０は、分離領域によって電気的に分離された複数の半導体プラグ１３２を含む。いくつかの実施形態では、各半導体プラグ１３２は、対応するＮＡＮＤメモリストリング１１４の上端に配置され、対応するＮＡＮＤメモリストリング１１４のドレインとして機能し、したがって、対応するＮＡＮＤメモリストリング１１４の一部と考えることができる。半導体プラグ１３２は、単結晶シリコンを含むことができる。半導体プラグ１３２は、非ドープであるか、ｐ型またはｎ型ドーパントによって、（厚さ方向および／または幅方向に）部分的にドープされるか、または完全にドープされ得る。
いくつかの実施形態では、メモリアレイデバイスチップ１６０は、１つまたは複数のＩＬＤ層に形成され、ワード線（例えば、導体層１１６）およびＮＡＮＤメモリストリング１１４などのメモリアレイデバイス層１２０内の構成要素と接触するローカル相互接続部を含む。ローカル相互接続部は、ワード線ビアコンタクト１３６、ソース線ビアコンタクト１３８、およびビット線ビアコンタクト１４０を含むことができる。各ローカル相互接続部は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。ワード線ビアコンタクト１３６は、１つまたは複数のＩＬＤ層を通って垂直に延在することができる。各ワード線ビアコンタクト１３６は、対応する導体層１１６と接触して、接合半導体デバイス１００の対応するワード線を個別にアドレス指定することができる。各ソース線ビアコンタクト１３８は、対応するＮＡＮＤメモリストリング１１４のソースと接触することができる。ビット線ビアコンタクト１４０は、１つまたは複数のＩＬＤ層を通って垂直に延在することができる。各ビット線ビアコンタクト１４０は、ＮＡＮＤメモリストリング１１４の対応する半導体プラグ１３２（例えば、ドレイン）に電気的に接続して、対応するＮＡＮＤメモリストリング１１４を個別にアドレス指定することができる。
周辺デバイスチップ１６２と同様に、メモリアレイデバイスチップ１６０はまた、ＮＡＮＤメモリストリング１１４へ、および、ＮＡＮＤメモリストリング１１４から電気信号を転送するための相互接続層を含むことができる。図１に示すように、メモリアレイデバイスチップ１６０は、メモリアレイデバイス層１２０の下方に相互接続層１４２（本明細書においては「アレイ相互接続層」として参照される）を含むことができる。アレイ相互接続層１４２は、１つまたは複数のＩＬＤ層内の相互接続線およびビアコンタクトを含む複数の相互接続部１４４を含むことができる。以下で詳細に説明するように、アレイ相互接続層１４２内の相互接続部１４４は、ＮＡＮＤメモリストリング１１４に電気的に接続される機能的相互接続部を含むことができ、任意選択的に、メモリアレイデバイス層１２０内のいかなるＮＡＮＤメモリストリング１１４にも電気的に接続されないダミー相互接続部をさらに含むことができる。
図１に示すように、メモリアレイデバイスチップ１６０は、ボンディング界面１５８において、アレイ相互接続層１４２およびメモリアレイデバイス層１２０の下方にあるボンディング層１４７をさらに含むことができる。ボンディング層１４７は、複数のボンディングコンタクト１４８と、ボンディングコンタクト１４８を電気的に絶縁する誘電体１４９とを含むことができる。ボンディングコンタクト１４８は、機能的ボンディングコンタクト１４８－１を含むことができ、それらの各々は、周辺デバイスチップ１６２とメモリアレイデバイスチップ１６０との間の電気接続の一部である。ボンディングコンタクト１４８はまた、ダミーボンディングコンタクト１４８－２も含むことができ、それらの各々は、周辺デバイスチップ１６２とメモリアレイデバイスチップ１６０との間のいかなる電気接続の一部でもない。以下で詳細に説明するように、ダミーボンディングコンタクト１４８－２は、ボンディング界面１５８におけるボンディングコンタクト１４８の局所密度を増加させて接合収率および強度を高めるために使用することができる。ボンディングコンタクト１４８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。ボンディング層１４７の残りの領域は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体１４９によって形成することができる。ボンディング層１４７内のボンディングコンタクト１４８および誘電体１４９は、以下で詳細に説明するようにハイブリッド接合に使用することができる。
図１に示すように、別の相互接続層１５０（本明細書においては「ＢＥＯＬ相互接続層」として参照される）は、メモリアレイデバイス層１２０の上方に配置することができ、１つまたは複数のＩＬＤ層内の相互接続線１５２およびビアコンタクト１５４などの相互接続部を含むことができる。ＢＥＯＬ相互接続層１５０は、ワイヤボンディングおよび／またはインターポーザとのボンディングのために、接合半導体デバイス１００の上部にあるコンタクトパッド１５６および再分配層（図示せず）をさらに含むことができる。ＢＥＯＬ相互接続層１５０およびアレイ相互接続層１４２は、メモリアレイデバイス層１２０の対向する両側に形成することができる。いくつかの実施形態では、ＢＥＯＬ相互接続層１５０内の相互接続線１５２、ビアコンタクト１５４、およびコンタクトパッド１５６は、接合半導体デバイス１００と外部回路との間で電気信号を転送することができる。
図１に示すように、ボンディング界面１５８は、ボンディング層１１１と１４７との間に形成することができる。いくつかの実施形態によれば、ボンディングコンタクト１１２はボンディング界面１５８においてボンディングコンタクト１４８と接触しており、誘電体１１３は誘電体１４９と接触している。いくつかの実施形態では、機能的ボンディングコンタクトの対１１２－１および１４８－１は、ボンディング界面１５８において互いに接触しており、機能的ボンディングコンタクトの対１１２－１および１４８－１は、それぞれボンディング界面１５８の対向する両側において相互接続部１０８、１４４の対と接触している。いくつかの実施形態では、ダミーボンディングコンタクトの対１１２－２および１４８－２もボンディング界面１５８において互いに接触している。ハイブリッド接合のためにボンディング界面１５８における金属密度および均一性を改善するためのダミーボンディングコンタクトとして、ダミーボンディングコンタクトの対１１２－２および１４８－２は、メモリアレイデバイスチップ１６０と周辺デバイスチップ１６２との間の電気的接続の形成を回避するために、ボンディング界面１５８の少なくとも一方の側において機能的相互接続部（例えば、周辺相互接続層１０６および／またはアレイ相互接続層１４２内の）から分離される。いくつかの実施形態では、周辺相互接続層１０６およびアレイ相互接続層１４２は、ＮＡＮＤメモリストリング１１４およびトランジスタ１０４に電気的に接続されていないダミー相互接続部の対を含み、ダミーボンディングコンタクトの対１１２－２および１４８－２は、メモリアレイデバイスチップ１６０と周辺デバイスチップ１６２との間に電気的接続を形成することなく、それぞれボンディング界面１５８の対向する両側においてダミー相互接続部の対と接触することができる。いくつかの実施形態では、誘電体１１３、１４９の対もボンディング界面１５８において互いに接触している。
図２Ａおよび図２Ｂは、本開示の様々な実施形態による、ダミーボンディングコンタクトを含む様々な典型的な接合半導体デバイスの断面を示す。図２Ａは、いくつかの実施形態による、第１の半導体構造２０２および第２の半導体構造２０４を含む接合構造２００を示す。図２Ａに示すように、いくつかの実施形態によれば、第１の半導体構造２０２は、接合構造２００内で第２の半導体構造２０４の下に配置され、基板２０６を含む。第１の半導体構造２０２はまた、基板２０６の上方に第１のデバイス層２０８を含むことができる。いくつかの実施形態では、図１で上述したように、第１の半導体構造２０２は周辺デバイスチップまたはメモリアレイデバイスチップであり、第１のデバイス層２０８はそれぞれ周辺デバイスまたはＮＡＮＤメモリストリングを含む。同様に、第２の半導体構造２０４は、第２のデバイス層２２２を含むことができる。いくつかの実施形態では、図１で上述したように、第２の半導体構造２０４は、メモリアレイデバイスチップまたは周辺デバイスチップであり、第２のデバイス層２２２は、それぞれＮＡＮＤメモリストリングまたは周辺デバイスを含む。接合構造２００は、第１の半導体構造２０２と第２の半導体構造２０４との間にボンディング界面２０３をさらに含むことができる。接合構造２００は、２Ｄ、２．５Ｄ、または３Ｄアーキテクチャの論理デバイス、揮発性メモリデバイス（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびスタティックランダムアクセスメモリ（ＳＲＡＭ））、および不揮発性メモリデバイス（例えば、フラッシュメモリ）などの任意の他の適切な半導体デバイスを含むことができることが理解される。
第１の半導体構造２０２はまた、第１のデバイス層２０８の上方に第１の相互接続層２１０を含むことができる。いくつかの実施形態によれば、第１の相互接続層２１０は、１つまたは複数のＩＬＤ層内に相互接続部２１２および２１４を含む。第１の相互接続層２１０内には、それらの機能に応じて、２種類の相互接続部２１２および２１４を形成することができる。いくつかの実施形態では、各相互接続部２１２は、ボンディング界面２０３をまたいで第１の半導体構造２０２と第２の半導体構造２０４との間で電気信号を転送するために、第１の半導体構造２０２の第１のデバイス層２０８および第２の半導体構造２０４の第２のデバイス層２２２の両方に電気的に接続される機能的ＭＥＯＬまたはＢＥＯＬ相互接続部（例えば、相互接続線またはビアコンタクト）である。相互接続部２１４は、第１の半導体構造２０２内で電気信号を転送するために、第１の半導体構造２０２の第１のデバイス層２０８に電気的に接続され、ただし、第２の半導体構造２０４の第２のデバイス層２２２には接続されない機能的ＭＥＯＬまたはＢＥＯＬ相互接続部（例えば、相互接続線またはビアコンタクト）であり得る。いくつかの実施形態では、相互接続部２１４は、第１の半導体構造２０２の第１のデバイス層２０８に電気的に接続されていないダミー相互接続部である。第１の相互接続層２１０内の相互接続部２１２および２１４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。第１の相互接続層２１０内のＩＬＤ層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
第１の半導体構造２０２は、第１の相互接続層２１０の上方に第１のボンディング層２１６をさらに含むことができる。いくつかの実施形態によれば、第１のボンディング層２１６は、１つのＩＬＤ層内にボンディングコンタクト２１８および２２０を含む。製造コストを低減するために、第１のボンディング層２１６は、単一のＩＬＤ層における単一回のパターニングプロセス（例えば、１回のフォトリソグラフィおよび現像プロセスのみを含む）によって形成され得る。結果として、いくつかの実施形態では、各ボンディングコンタクト２１８または２２０は、名目上同じ臨界寸法（例えば、ビアコンタクトの直径）を有する。いくつかの実施形態では、各ボンディングコンタクト２１８または２２０は、デュアルダマシンコンタクトとは対照的に、シングルダマシンコンタクトである。第１の半導体構造２０２と第２の半導体構造２０４との間の電気的接続の一部であるか否かに応じて、２種類のボンディングコンタクト２１８および２２０を第１のボンディング層２１６内に形成することができる。いくつかの実施形態では、各ボンディングコンタクト２１８は、ボンディング界面２０３をまたぐ、第１の半導体構造２０２と第２の半導体構造２０４との間の電気接続の一部である機能的ボンディングコンタクトである。いくつかの実施形態では、ボンディングコンタクト２２０は、ボンディング界面２０３をまたぐ、第１の半導体構造２０２と第２の半導体構造２０４との間の電気接続の一部でないダミーボンディングコンタクトである。第１のボンディング層２１６内のボンディングコンタクト２１８および２２０は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。いくつかの実施形態では、ボンディングコンタクト２１８および２２０は、ハイブリッド接合のためにＣｕから作製される。
上述したように、ボンディングコンタクトの密度は、ハイブリッド接合に影響を及ぼし得る。電気的相互接続に必要な機能的ボンディングコンタクト２１８に加えて、第１のボンディング層２１６にダミーボンディングコンタクト２２０を追加することによって、ボンディングコンタクトの密度を増加させてハイブリッド接合収率および強度を改善することができる。いくつかの実施形態では、第１のボンディング層２１６におけるボンディングコンタクト密度を最大にするために、相互接続部２１２および２１４の各々は、ボンディングコンタクト２１８および２２０のそれぞれの１つと接触している。例えば、第１の相互接続層２１０の相互接続部２１２および２１４ならびに第１のボンディング層２１６のボンディングコンタクト２１８および２２０は、１対１のマッピング関係を有し、第１のボンディング層２１６のボンディングコンタクト２１８および２２０の数は、第１の相互接続層２１０の相互接続部２１２および２１４の数と同じである。各相互接続部２１２または２１４は、対応するボンディングコンタクト２１８または２２０を形成するためのエッチング停止層として機能することができる。いくつかの実施形態によれば、下部の相互接続部２１２および２１４のない領域では、下部のエッチング停止層がないためにボンディングコンタクト２１８または２２０は形成されない（第１のボンディング層２１６内のすべてのボンディングコンタクト２１８および２２０は単一のパターニングプロセスによって形成される）。
第１のボンディング層２１６は、ボンディングコンタクト２１８と２２０との間にあり、これらを電気的に絶縁する誘電体２２１をさらに含むことができる。第１のボンディング層２１６内の誘電体２２１は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、誘電体２２１は、ハイブリッド接合のために酸化ケイ素から作製される。
ボンディング界面２０３の反対側で、第２の半導体構造２０４はまた、第２のデバイス層２２２の下方に第２の相互接続層２２４を含むことができる。いくつかの実施形態によれば、第２の相互接続層２２４は、１つまたは複数のＩＬＤ層内に相互接続部２２６および２２８を含む。第２の相互接続層２２４内には、それらの機能に応じて、２種類の相互接続部２２６および２２８を形成することができる。いくつかの実施形態では、各相互接続部２２６は、ボンディング界面２０３をまたいで第１の半導体構造２０２と第２の半導体構造２０４との間で電気信号を転送するために、第１の半導体構造２０２の第１のデバイス層２０８および第２の半導体構造２０４の第２のデバイス層２２２の両方に電気的に接続される機能的ＭＥＯＬまたはＢＥＯＬ相互接続部（例えば、相互接続線またはビアコンタクト）である。相互接続部２２８は、第２の半導体構造２０４内で電気信号を転送するために、第２の半導体構造２０４の第２のデバイス層２２２に電気的に接続され、ただし、第１の半導体構造２０２の第１のデバイス層２０８には接続されない機能的ＭＥＯＬまたはＢＥＯＬ相互接続部（例えば、相互接続線またはビアコンタクト）であり得る。いくつかの実施形態では、相互接続部２２８は、第２の半導体構造２０４の第２のデバイス層２２２に電気的に接続されていないダミー相互接続部である。第２の相互接続層２２４内の相互接続部２２６および２２８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。第２の相互接続層２２４内のＩＬＤ層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
第２の半導体構造２０４は、第２の相互接続層２２４の下方に第２のボンディング層２３０をさらに含むことができる。いくつかの実施形態によれば、第２のボンディング層２３０は、２つのＩＬＤ層内にボンディングコンタクト２３２，２３４、および２３６を含む。第２のボンディング層２３０は、第１のボンディング層２１６と異なり、２回のパターニングプロセス（例えば、２回のフォトリソグラフィおよび現像プロセス）によって形成され得る。結果として、第２のボンディング層２３０内のボンディングコンタクト２３２，２３４，および２３６を様々な設計で形成することができる。いくつかの実施形態では、ボンディングコンタクト２３２はデュアルダマシンコンタクトであり、一方、ボンディングコンタクト２３４および２３６はシングルダマシンコンタクトである。例えば、２回のパターニングプロセスによって、ボンディングコンタクト２３２は、一方のＩＬＤ層内の第１の臨界寸法を有する第１の部分２３２－１と、別のＩＬＤ層内の第１の臨界寸法とは異なる第２の臨界寸法を有する第２の部分２３２－２とを含むことができる。図２Ａに示すように、ボンディングコンタクト２３２の第１の部分２３２－１は、第２の相互接続層２２４内の対応する相互接続部２２６と接触することができ、ボンディングコンタクト２３２の第２の部分２３２－２は、ボンディング界面２０３の反対側の対応するボンディングコンタクト２１８と接触することができる。したがって、ボンディングコンタクト２３２は、第２の相互接続層２２４内の対応する相互接続部２２６と接触することができる。対照的に、ボンディングコンタクト２３４および２３６は各々、第２の相互接続層２２４内の相互接続部と接触する第１の部分を含まず、それによって第２の相互接続層２２４内の相互接続部２２６および２２８から分離される。
第１の半導体構造２０２と第２の半導体構造２０４との間の電気的接続の一部であるか否かに応じて、２種類のボンディングコンタクト２３２、２３４、および２３６を第２のボンディング層２３０内に形成することができる。いくつかの実施形態では、各ボンディングコンタクト２３２は、ボンディング界面２０３をまたぐ、第１の半導体構造２０２と第２の半導体構造２０４との間の電気接続の一部である機能的ボンディングコンタクトである。いくつかの実施形態では、ボンディングコンタクト２３４または２３６は、ボンディング界面２０３をまたぐ、第１の半導体構造２０２と第２の半導体構造２０４との間の電気接続の一部でないダミーボンディングコンタクトである。第２のボンディング層２３０内のボンディングコンタクト２３２、２３４、および２３６は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。いくつかの実施形態では、ボンディングコンタクト２３２、２３４および２３６は、ハイブリッド接合のためにＣｕから作製される。
上述したように、ボンディングコンタクトの密度は、ハイブリッド接合に影響を及ぼし得る。電気的相互接続に必要な機能的ボンディングコンタクト２３２に加えて、第２のボンディング層２３０にダミーボンディングコンタクト２３４を追加することによって、ボンディングコンタクトの密度を増加させてハイブリッド接合収率および強度を改善することができ、これにより、ボンディング界面２０３で対応するダミーボンディングコンタクト２２０との高強度Ｃｕ－Ｃｕ融着接合を形成することができる。場合によっては、第２のボンディング層２３０内のダミーボンディングコンタクト２３６は、エッチング停止層として機能するための第１の相互接続層２１０内の下部の相互接続部がないために、ボンディング界面２０３の反対側の第１のボンディング層２１６内に対応するダミーボンディングコンタクトを有しなくてもよい。結果として、ダミーボンディングコンタクト２３６と誘電体２２１との間にまたＣｕ－ＳｉＯ２接合が形成され得る。すなわち、いくつかの実施形態によれば、第１のボンディング層２１６の各ボンディングコンタクト２１８または２２０は、ボンディング界面２０３をまたいで第２のボンディング層２３０のそれぞれのボンディングコンタクト２３２または２３４と接触しており、一方、第２のボンディング層２３０の１つまたは複数のボンディングコンタクト（例えば、ダミーボンディングコンタクト２３６）は、第１のボンディング層２１６のいかなるボンディングコンタクトとも接触していない。したがって、いくつかの実施形態では、第２のボンディング層２３０のボンディングコンタクト２３２，２３４、および２３６の数は、第１のボンディング層２１６のボンディングコンタクト２１８、２２０の数よりも多い。
第２のボンディング層２３０は、ボンディングコンタクト２３２、２３４および２３６の間にあり、これらを電気的に絶縁する誘電体２３７をさらに含むことができる。第２のボンディング層２３０内の誘電体２３７は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、誘電体２３７は、ハイブリッド接合のために酸化ケイ素から作製される。
図２Ａに示すように、接合構造２００では、機能的ボンディングコンタクト２１８、２３２の対は、ボンディング界面２０３において互いに接触することができ、また、相互接続部２１２、２２６の対を電気的に接続するために、ボンディング界面２０３の対向する両側において相互接続部２１２、２２６の対にそれぞれ接触することができる。したがって、機能的ボンディングコンタクト２１８、２３２の対によって、相互接続部２１２、２２６の対の間に電気的接続を形成することができる。いくつかの実施形態によれば、機能的ボンディングコンタクト２１８、２３２の対はまた、ボンディング界面２０３において高強度Ｃｕ－Ｃｕ融着接合を形成する。他方、いくつかの実施形態では、ダミーボンディングコンタクト２２０、２３４の対は、ボンディング界面２０３において互いに接触して、同じくボンディング界面２０３において高強度Ｃｕ－Ｃｕ融着接合を形成する。ダミーボンディングコンタクト２２０、２３４の対は、いくつかの実施形態によれば、ボンディング界面２０３の一方の側において（ダミーボンディングコンタクト２２０によって）相互接続部２１４と接触しているが、ボンディング界面２０３の反対側ではどの相互接続部２２６または２２８からも分離されており、それにより、ボンディング界面２０３をまたぐ相互接続部間の電気的接続の形成が回避される。いくつかの実施形態では、少なくとも１つのダミーボンディングコンタクト２３６は、ボンディング界面２０３においてどのボンディングコンタクト２１８または２２０からも分離され、したがって、ダミーボンディングコンタクト２３６および誘電体２２１の対が、ボンディング界面２０３においてＣｕ－ＳｉＯ２接合を形成する。いくつかの実施形態では、例えば誘電体２２１および２３７など、第１のボンディング層２１６および第２のボンディング層２３０の残りの領域が、ボンディング界面２０３においてＳｉＯ２－ＳｉＯ２共有結合を形成する。
図２Ｂは、第１の半導体構造２０２および第２の半導体構造２０４における構成要素の相対的な垂直位置が入れ替わっている点を除いて、図２Ａに示した接合構造２００と同様の接合構造２０１を示している。言い換えれば、接合構造２００（基板２０６を除く）は、ボンディング界面２０３に沿って垂直に反転して接合構造２０１になることができる。それにもかかわらず、より良好な接合性能を達成するために、ボンディング界面２０３におけるボンディングコンタクト密度（およびいくつかの実施形態ではＣｕ－Ｃｕ融着接合）を増加させるために、ダミーボンディングコンタクトを接合構造２００および２０１に追加することができる。ダミーボンディングコンタクトの設計および配置構成は、ダミーボンディングコンタクトを形成する際の全体的なパターニングプロセスの低減に対応することができ、それによって製造コストを低減することができる。例えば、ボンディング界面２０３の一方の側では、ボンディングコンタクトは、単一回のパターニングプロセスによって形成されるすべてのシングルダマシンコンタクトとすることができる。
図３は、本開示のいくつかの実施形態による、ダミーボンディングコンタクトおよびダミー相互接続部を含む典型的な接合構造３００の断面を示す。ボンディング界面の一方の側のみのボンディングコンタクトが単一回のパターニングプロセスによって形成されるシングルダマシンコンタクトである接合構造２００および２０１とは異なり、図３の接合構造３００では、第１の半導体構造３０２と第２の半導体構造３０４との間のボンディング界面３０３の両側のボンディングコンタクトは、単一回のパターニングプロセスによって形成されるシングルダマシンコンタクトとすることができる。ボンディングコンタクトを形成するためのパターニングプロセスをさらに削減することにより、製造コストをさらに削減することができる。
図３に示すように、いくつかの実施形態によれば、第１の半導体構造３０２は、接合構造３００内で第２の半導体構造３０４の下方に配置され、基板３０６を含む。第１の半導体構造３０２はまた、基板３０６の上方に第１のデバイス層３０８を含むことができる。いくつかの実施形態では、図１で上述したように、第１の半導体構造３０２は周辺デバイスチップまたはメモリアレイデバイスチップであり、第１のデバイス層３０８はそれぞれ周辺デバイスまたはＮＡＮＤメモリストリングを含む。同様に、第２の半導体構造３０４は、第２のデバイス層３２２を含むことができる。いくつかの実施形態では、図１で上述したように、第２の半導体構造３０４は、メモリアレイデバイスチップまたは周辺デバイスチップであり、第２のデバイス層３２２は、それぞれＮＡＮＤメモリストリングまたは周辺デバイスを含む。
第１の半導体構造３０２はまた、第１のデバイス層３０８の上方に第１の相互接続層３１０を含むことができる。いくつかの実施形態によれば、第１の相互接続層３１０は、１つまたは複数のＩＬＤ層内に相互接続部３１２および３１４を含む。第１の相互接続層３１０内には、それらの機能に応じて、２種類の相互接続部３１２および３１４を形成することができる。いくつかの実施形態では、各相互接続部３１２は、ボンディング界面３０３をまたいで第１の半導体構造３０２と第２の半導体構造３０４との間で電気信号を転送するために、第１の半導体構造３０２の第１のデバイス層３０８および第２の半導体構造３０４の第２のデバイス層３２２の両方に電気的に接続される機能的ＭＥＯＬまたはＢＥＯＬ相互接続部（例えば、相互接続線またはビアコンタクト）である。いくつかの実施形態では、相互接続部３１４は、第１の半導体構造３０２の第１のデバイス層３０８（および例えば周辺デバイスまたはその中のＮＡＮＤメモリストリング）に電気的に接続されていないダミー相互接続部である。以下で詳細に説明するように、より多くのダミーボンディングコンタクトをその上方に形成することを可能にするために、ダミー相互接続部３１４を第１の相互接続層３１０に追加することができ、それによってボンディング界面３０３におけるボンディングコンタクト密度がさらに増加する。第１の相互接続層３１０内の相互接続部３１２および３１４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。第１の相互接続層３１０内のＩＬＤ層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
第１の半導体構造３０２は、第１の相互接続層３１０の上方に第１のボンディング層３１６をさらに含むことができる。いくつかの実施形態によれば、第１のボンディング層３１６は、１つのＩＬＤ層内にボンディングコンタクト３１８および３２０を含む。製造コストを低減するために、第１のボンディング層３１６は、単一のＩＬＤ層における単一回のパターニングプロセス（例えば、１回のフォトリソグラフィおよび現像プロセスのみを含む）によって形成され得る。結果として、いくつかの実施形態では、各ボンディングコンタクト３１８または３２０は、名目上同じ臨界寸法（例えば、ビアコンタクトの直径）を有する。いくつかの実施形態では、各ボンディングコンタクト３１８または３２０は、デュアルダマシンコンタクトとは対照的に、シングルダマシンコンタクトである。第１の半導体構造３０２と第２の半導体構造３０４との間の電気的接続の一部であるか否かに応じて、２種類のボンディングコンタクト３１８および３２０を第１のボンディング層３１６内に形成することができる。いくつかの実施形態では、各ボンディングコンタクト３１８は、対応する機能的相互接続部３１２と接触しており、ボンディング界面３０３をまたぐ、第１の半導体構造３０２と第２の半導体構造３０４との間の電気接続の一部である機能的ボンディングコンタクトである。いくつかの実施形態では、ボンディングコンタクト３２０は、対応するダミー相互接続部３１４と接触しており、ボンディング界面３０３をまたぐ、第１の半導体構造３０２と第２の半導体構造３０４との間の電気接続の一部でないダミーボンディングコンタクトである。第１のボンディング層３１６内のボンディングコンタクト３１８および３２０は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。いくつかの実施形態では、ボンディングコンタクト３１８および３２０は、ハイブリッド接合のためにＣｕから作製される。
上述したように、ボンディングコンタクトの密度は、ハイブリッド接合に影響を及ぼし得る。電気的相互接続に必要な機能的ボンディングコンタクト３１８に加えて、第１の相互接続層３１０にダミー相互接続部３１４を追加し、対応するダミーボンディングコンタクト３２０を第１のボンディング層３１６に追加することによって、ボンディングコンタクトの密度を増加させてハイブリッド接合収率および強度を改善することができる。いくつかの実施形態では、第１のボンディング層３１６におけるボンディングコンタクト密度を最大にするために、相互接続部３１２および３１４の各々は、ボンディングコンタクト３１８および３２０のそれぞれの１つと接触している。例えば、第１の相互接続層３１０の相互接続部３１２および３１４ならびに第１のボンディング層３１６のボンディングコンタクト３１８および３２０は、１対１のマッピング関係を有し、第１のボンディング層３１６のボンディングコンタクト３１８および３２０の数は、第１の相互接続層３１０の相互接続部３１２および３１４の数と同じである。各相互接続部３１２または３１４は、対応するボンディングコンタクト３１８または３２０を形成するためのエッチング停止層として機能することができる。いくつかの実施形態によれば、下部の相互接続部３１２および３１４のない領域では、下部のエッチング停止層がないためにボンディングコンタクト３１８または３２０は形成されない（第１のボンディング層３１６内のすべてのボンディングコンタクト３１８および３２０は単一のパターニングプロセスによって形成される）。
第１のボンディング層３１６は、ボンディングコンタクト３１８と３２０との間にあり、これらを電気的に絶縁する誘電体３２１をさらに含むことができる。第１のボンディング層３１６内の誘電体３２１は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、誘電体３２１は、ハイブリッド接合のために酸化ケイ素から作製される。
ボンディング界面３０３の反対側で、第２の半導体構造３０４はまた、第２のデバイス層３２２の下方に第２の相互接続層３２４を含むことができる。第２の相互接続層３２４は、いくつかの実施形態によれば、１つまたは複数のＩＬＤ層に相互接続部３２６および３２８を含む。それらの機能に応じて、第２の相互接続層３２４に２種類の相互接続部３２６および３２８を形成することができる。いくつかの実施形態では、各相互接続部３２６は、ボンディング界面３０３をまたいで第１の半導体構造３０２と第２の半導体構造３０４との間で電気信号を転送するために、第１の半導体構造３０２の第１のデバイス層３０８および第２の半導体構造３０４の第２のデバイス層３２２の両方に電気的に接続される機能的ＭＥＯＬまたはＢＥＯＬ相互接続部（例えば、相互接続線またはビアコンタクト）である。いくつかの実施形態では、相互接続部３２８は、第２の半導体構造３０４の第２のデバイス層３２２（および例えば周辺デバイスまたはその中のＮＡＮＤメモリストリング）に電気的に接続されていないダミー相互接続部である。以下で詳細に説明するように、より多くのダミーボンディングコンタクトをその下方に形成することを可能にするために、ダミー相互接続部３２８を第２の相互接続層３２４に追加することができ、それによってボンディング界面３０３におけるボンディングコンタクト密度がさらに増加する。第２の相互接続層３２４内の相互接続部３２６および３２８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。第２の相互接続層３２４内のＩＬＤ層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
第２の半導体構造３０４は、第２の相互接続層３２４の下方に第２のボンディング層３３０をさらに含むことができる。２つのＩＬＤ層を有する図２Ａおよび図２Ｂの第２のボンディング層２３０とは異なり、いくつかの実施形態によれば、第２のボンディング層３３０は、１つのＩＬＤ層にボンディングコンタクト３３２および３３４を含む。製造コストを低減するために、第２のボンディング層３３０は、ボンディング界面３０３の反対側の第１のボンディング層３１６と同様に、単一のＩＬＤ層における単一回のパターニングプロセス（例えば、１回のフォトリソグラフィおよび現像プロセスのみを含む）によって形成され得る。結果として、いくつかの実施形態では、各ボンディングコンタクト３３２または３３４は、名目上同じ臨界寸法（例えば、ビアコンタクトの直径）を有する。いくつかの実施形態では、各ボンディングコンタクト３３２または３３４は、デュアルダマシンコンタクトとは対照的に、シングルダマシンコンタクトである。第１の半導体構造３０２と第２の半導体構造３０４との間の電気的接続の一部であるか否かに応じて、２種類のボンディングコンタクト３３２および３３４を第２のボンディング層３３０内に形成することができる。いくつかの実施形態では、各ボンディングコンタクト３３２は、対応する機能的相互接続部３２６と接触しており、ボンディング界面３０３をまたぐ、第１の半導体構造３０２と第２の半導体構造３０４との間の電気接続の一部である機能的ボンディングコンタクトである。いくつかの実施形態では、ボンディングコンタクト３３４は、対応するダミー相互接続部３２８と接触しており、ボンディング界面３０３をまたぐ、第１の半導体構造３０２と第２の半導体構造３０４との間の電気接続の一部でないダミーボンディングコンタクトである。第２のボンディング層３３０内のボンディングコンタクト３３２および３３４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。いくつかの実施形態では、ボンディングコンタクト３３２および３３４は、ハイブリッド接合のためにＣｕから作製される。
上述したように、ボンディングコンタクトの密度は、ハイブリッド接合に影響を及ぼし得る。電気的相互接続に必要な機能的ボンディングコンタクト３３２に加えて、第２の相互接続層３２４にダミー相互接続部３２８を追加し、対応するダミーボンディングコンタクト３３４を第２のボンディング層３３０に追加することによって、ボンディングコンタクトの密度を増加させてハイブリッド接合収率および強度を改善することができる。いくつかの実施形態では、第２のボンディング層３３０におけるボンディングコンタクト密度を最大にするために、相互接続部３２６および３２８の各々は、ボンディングコンタクト３３２および３３４のそれぞれの１つと接触している。例えば、第２の相互接続層３２４の相互接続部３２６および３２８ならびに第２のボンディング層３３０のボンディングコンタクト３３２および３３４は、１対１のマッピング関係を有し、第２のボンディング層３３０のボンディングコンタクト３３２および３３４の数は、第２の相互接続層３２４の相互接続部３２６および３２８の数と同じである。各相互接続部３２６または３２８は、対応するボンディングコンタクト３３２または３３４を形成するためのエッチング停止層として機能することができる。いくつかの実施形態によれば、下部の相互接続部３２６および３２８のない領域では、下部のエッチング停止層がないためにボンディングコンタクト３３２または３３４は形成されない（第２のボンディング層３３０内のすべてのボンディングコンタクト３３２および３３４は単一のパターニングプロセスによって形成される）。
第２のボンディング層３３０は、ボンディングコンタクト３３２および３３４の間にあり、これらを電気的に絶縁する誘電体３３５をさらに含むことができる。第２のボンディング層３３０内の誘電体３３５は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、誘電体３３５は、ハイブリッド接合のために酸化ケイ素から作製される。
（２回のパターニングプロセスによって形成される）第２のボンディング層２３０におけるボンディングコンタクトの数が（単一回のパターニングプロセスによって形成される）第１のボンディング層２１６におけるボンディングコンタクトの数よりも多くなり得る図２Ａおよび図２Ｂと異なり、図３において、（単一回のパターニングプロセスによって形成される）第２のボンディング層３３０におけるボンディングコンタクト３３２および３３４の数は、（単一回のパターニングプロセスによって形成される）第１のボンディング層３１６におけるボンディングコンタクトの数と同じである。第１のボンディング層３１６の各ボンディングコンタクト３１８または３２０は、ボンディング界面３０３において第２のボンディング層３３０のそれぞれのボンディングコンタクト３３２または３３４と接触することができる。言い換えれば、いくつかの実施形態によれば、ボンディング界面３０３の両側の対向するボンディングコンタクトは、１対１のマッピング関係を有する。機能的ボンディングコンタクト３１８および３３２が対になっており、ダミーボンディングコンタクト３２０および３３４も対になっているため、ボンディングコンタクトは誘電体３２１または３３５と対になって、例えばＣｕ－ＳｉＯ２接合を形成することはできない。これにより、ボンディング界面３０３における高強度Ｃｕ－Ｃｕ接合の数をさらに増加させて接合性能を向上させることができる。
図３に示すように、接合構造３００では、機能的ボンディングコンタクト３１８、３３２の対は、ボンディング界面３０３において互いに接触することができ、また、機能的相互接続部３１２、３２６の対を電気的に接続するために、ボンディング界面３０３の対向する両側において機能的相互接続部３１２、３２６の対にそれぞれ接触することができる。したがって、機能的ボンディングコンタクト３１８、３３２の対によって、機能的相互接続部３１２、３２６の対の間に電気的接続を形成することができる。いくつかの実施形態によれば、機能的ボンディングコンタクト３１８、３３２の対はまた、ボンディング界面３０３において高強度Ｃｕ－Ｃｕ融着接合を形成する。他方、いくつかの実施形態では、ダミーボンディングコンタクト３２０、３３４の対は、ボンディング界面３０３において互いに接触して、同じくボンディング界面３０３において高強度Ｃｕ－Ｃｕ融着接合を形成する。いくつかの実施形態によれば、ダミーボンディングコンタクト３２０および３３４の対は、ボンディング界面３０３の対向する両側でダミー相互接続部３１４、３２８の対と接触している。いくつかの実施形態では、例えば誘電体３２１および３３５など、第１のボンディング層３１６および第２のボンディング層３３０の残りの領域が、ボンディング界面３０３においてＳｉＯ２－ＳｉＯ２共有結合を形成する。
ボンディング界面３０３の両側にダミー相互接続部３１４および３２８を導入することにより、ダミーボンディングコンタクト３２０および３３２を配置構成する柔軟性を高めることができる。いくつかの実施形態では、ハイブリッド接合収率および強度をさらに高めるために、ボンディング界面３０３の各側のボンディングコンタクトは、平面視（図示せず）においてボンディング界面３０３に名目上均等に配置される。いくつかの実施形態では、ボンディングコンタクトの局所密度および／または全体的密度は、適宜、対になったダミー相互接続部およびダミーコンタクトを追加することによって、接合構造３００の様々な設計に対応するように調整することができる。
接合構造２００、２０１、または３００は、２Ｄ、２．５Ｄ、または３Ｄアーキテクチャの論理デバイス、揮発性メモリデバイス（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびスタティックランダムアクセスメモリ（ＳＲＡＭ））、および不揮発性メモリデバイス（例えば、フラッシュメモリ）などの任意の他の適切な半導体デバイスを形成するために、デバイス層（複数可）、相互接続層（複数可）、および基板（複数可）などの他の構造を含むか、またはそれらと組み合わせることができることが理解される。
図４Ａおよび図４Ｂは、本開示のいくつかの実施形態による、ダミーボンディングコンタクトを含む第１の半導体構造を形成するための典型的な製造プロセスを示す。図５Ａ～図５Ｃは、本開示のいくつかの実施形態による、ダミーボンディングコンタクトを含む第２の半導体構造を形成するための典型的な製造プロセスを示す。図６は、本開示のいくつかの実施形態による、第１の半導体構造と第２の半導体構造とを接合するための典型的な製造プロセスを示す。図１０は、本開示のいくつかの実施形態による、ダミーボンディングコンタクトを含む典型的な接合半導体デバイスを形成するための方法のフローチャートである。図４～図６および図１０に示す接合半導体デバイスの例は、図２Ａおよび図２Ｂに示す接合構造２００および２０１を含む。図４～図６および図１０を合わせて説明する。方法１０００に示される動作は網羅的ではなく、図示された動作のいずれかの前、後、または動作と動作との間に他の動作も実行することができることが理解される。さらに、動作のいくつかは、同時に実行されてもよく、または、図４～図６および図１０に示されている順序とは異なる順序で実行されてもよい。
図１０を参照すると、方法１０００は動作１００２において開始し、第１の基板の上方に、複数の第１の相互接続部を含む第１の相互接続層が形成される。第１の基板はシリコン基板とすることができる。いくつかの実施形態では、第１の相互接続層を形成する前に、第１の基板と第１の相互接続層との間に第１のデバイス層が形成される。第１のデバイス層は、ＮＡＮＤメモリストリングまたは周辺デバイスを含むことができる。
図４Ａに示すように、シリコン基板４０２の上方に第１のデバイス層４０４が形成される。いくつかの実施形態では、第１のデバイス層４０４は、フォトリソグラフィ、ドライ／ウェットエッチング、薄膜堆積、熱成長、注入、ＣＭＰ、および任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによってシリコン基板４０２上に形成される複数のトランジスタ（図示せず）を含む周辺デバイス層である。
いくつかの実施形態では、第１のデバイス層４０４は、各々がシリコン基板４０２上に形成されるメモリスタック（図示せず）を通って垂直に延在する複数のＮＡＮＤメモリストリング（図示せず）を含むメモリアレイデバイス層である。メモリスタックを形成するために、犠牲層（例えば、窒化ケイ素）と誘電体層（例えば、酸化ケイ素）との交互スタックを含む誘電体スタックを、ＣＶＤ、物理気相成長（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによってシリコン基板４０２上に形成することができる。次いで、ゲート置換プロセス、すなわち誘電体スタック内の犠牲層を導体層で置き換えることによって、メモリスタックをシリコン基板４０２上に形成することができる。いくつかの実施形態では、ＮＡＮＤメモリストリングを形成する製造プロセスは、誘電体スタックを通って垂直に延在する半導体チャネルを形成することと、半導体チャネルと誘電体スタックとの間に、トンネル層、蓄積層、およびブロッキング層を含むがこれらに限定されない複合誘電体層（メモリ膜）を形成することとを含む。半導体チャネルおよびメモリ膜は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって形成することができる。
図４Ａに示すように、第１のデバイス層４０４の上方に第１の相互接続層４０６が形成される。第１の相互接続層４０６は、第１のデバイス層４０４と電気的接続を行うために、１つまたは複数のＩＬＤ層内の相互接続線およびビアコンタクトを含む相互接続部４０８および４１０を含むことができる。いくつかの実施形態では、第１の相互接続層４０６は、複数のプロセスによって形成される複数のＩＬＤ層およびその中の相互接続部を含む。例えば、相互接続部４０８および４１０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積される導電性材料を含むことができる。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積される誘電体材料を含むことができる。
方法１０００は、図６に示すように、動作１００４に進み、複数の第１のボンディングコンタクトを含む第１のボンディング層が、第１の相互接続部の各々が第１のボンディングコンタクトのそれぞれの１つと接触するように、第１の相互接続層の上方に形成される。第１の誘電体を第１のボンディング層内に形成することもできる。いくつかの実施形態では、第１のボンディング層内の第１のボンディングコンタクトは、単一回のパターニングプロセスによって形成される。いくつかの実施形態では、第１のボンディングコンタクトの数は、第１の相互接続部の数と同じである。いくつかの実施形態によれば、第１のボンディングコンタクトの各々は、名目上同じ臨界寸法を有する。
図４Ｂに示すように、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない薄膜堆積プロセスによって、誘電体４１１の層が第１の相互接続層４０６の上面上に堆積される。いくつかの実施形態によれば、ボンディングコンタクト４１４および４１６が誘電体４１１内に形成されて、第１の相互接続層４０６および第１のデバイス層４０４の上方に第１のボンディング層４１２が形成される。ボンディングコンタクト４１４および４１６は、１回のみのフォトリソグラフィプロセスを含む単一回のパターニングプロセスによってパターニングすることができる。いくつかの実施形態では、エッチングマスク（フォトレジストおよび／またはハードマスク）が、単一回のパターニングプロセスによってパターニングされて、相互接続部４０８および４１０がその下に形成される領域においてのみ誘電体４１１を露出させる。次いで、開口部（例えば、ビアホールおよび／またはトレンチ）を、ドライエッチングおよび／またはウェットエッチングを使用して、エッチング停止層としての下部の相互接続部４０８および４１０によって停止されるまで、第１のボンディング層４１２を通してエッチングすることができる。ボンディングコンタクト４１４および４１６は、開口部を充填するために、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによってこの順序で続いて堆積されるバリア／接着層および導体（例えば、金属）を含むことができる。ＣＭＰにより余剰導体を除去し、第１のボンディング層４１２の上面を接合のために平坦化することができる。
方法１０００は、図１０に示すように、動作１００６に進み、第２の基板の上方に、複数の第２の相互接続部を含む第２の相互接続層が形成される。第２の基板はシリコン基板とすることができる。いくつかの実施形態では、第２の相互接続層を形成する前に、第２の基板と第２の相互接続層との間に第２のデバイス層が形成される。第２のデバイス層は、周辺デバイスまたはＮＡＮＤメモリストリングを含むことができる。
図５Ａに示すように、シリコン基板５０２の上方に第２のデバイス層５０４が形成される。いくつかの実施形態では、第２のデバイス層５０４は、各々がシリコン基板５０２上に形成されるメモリスタック（図示せず）を通って垂直に延在する複数のＮＡＮＤメモリストリング（図示せず）を含むメモリアレイデバイス層である。メモリアレイデバイス層の形成の詳細については上述したため、繰り返さない。いくつかの実施形態では、第２のデバイス層５０４は、フォトリソグラフィ、ドライ／ウェットエッチング、薄膜堆積、熱成長、注入、ＣＭＰ、および任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによってシリコン基板５０２上に形成される複数のトランジスタ（図示せず）を含む周辺デバイス層である。
図５Ａに示すように、第２のデバイス層５０４の上方に第２の相互接続層５０６が形成される。第２の相互接続層５０６は、第２のデバイス層５０４と電気的接続を行うために、１つまたは複数のＩＬＤ層内の相互接続線およびビアコンタクトを含む相互接続部５０８を含むことができる。いくつかの実施形態では、第２の相互接続層５０６は、複数のプロセスによって形成される複数のＩＬＤ層およびその中の相互接続部を含む。例えば、相互接続部５０８は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積される導電性材料を含むことができる。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積される誘電体材料を含むことができる。
方法１０００は、図１０に示すように、動作１００８に進み、複数の第２のボンディングコンタクトを含む第２のボンディング層が、第２のボンディングコンタクトのうちの少なくとも１つが第２の相互接続部のそれぞれの１つと接触し、第２のボンディングコンタクトのうちの少なくとも別の１つが第２の相互接続部から分離されるように、第２の相互接続層の上方に形成される。第２の誘電体を第２のボンディング層内に形成することもできる。いくつかの実施形態では、第２のボンディング層内の第２のボンディングコンタクトは、２回のパターニングプロセスによって形成される。いくつかの実施形態では、第２のボンディング層を形成するために、第２のボンディングコンタクトの第１の部分が、２回のパターン化プロセスのうちの１回によって第２の相互接続部の上方に形成され、第２のボンディングコンタクトの第２の部分が、２回のパターン化プロセスのうちのもう１回によって第２のボンディングコンタクトの第１の部分の上方に形成される。いくつかの実施形態によれば、第２のボンディングコンタクトの第２の部分の数は、第２のボンディングコンタクトの第１の部分の数よりも多い。
図５Ｂに示すように、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない薄膜堆積プロセスによって、誘電体５０９の第１の層が第２の相互接続層５０６の上面上に堆積される。いくつかの実施形態によれば、ボンディングコンタクトの第１の部分５１２－１が誘電体５０９内に形成されて、第２の相互接続層５０６および第２のデバイス層５０４の上方に第１のボンディング副層５１０－１が形成される。ボンディングコンタクトの第１の部分５１２－１は、１回のフォトリソグラフィプロセスを含む第１のパターニングプロセスによってパターニングすることができる。いくつかの実施形態では、エッチングマスク（フォトレジストおよび／またはハードマスク）が、第１のパターニングプロセスによってパターニングされて、クロスチップ電気接続が形成される領域においてのみ誘電体５０９を露出させる。次いで、開口部（例えば、ビアホールおよび／またはトレンチ）を、ドライエッチングおよび／またはウェットエッチングを使用して、エッチング停止層としての下部の相互接続部５０８によって停止されるまで、第１のボンディング副層５１０－１を通してエッチングすることができる。ボンディングコンタクトの第１の部分５１２－１は、開口部を充填するために、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによってこの順序で続いて堆積されるバリア／接着層および導体（例えば、金属）を含むことができる。ＣＭＰにより余剰導体を除去し、第１のボンディング副層５１０－１の上面を平坦化することができる。
図５Ｃに示すように、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない薄膜堆積プロセスによって、誘電体５１１の第２の層が第１のボンディング副層５１０－１の上面上に堆積される。いくつかの実施形態によれば、ボンディングコンタクトの第２の部分５１２－２および５１４が誘電体５１１内に形成されて、第１のボンディング副層５１０－１の上方に第２のボンディング副層５１０－２が形成される。第１のボンディング副層５１０－１および第２のボンディング副層５１０－２は、ここでは共に第２のボンディング層５１０として参照され得る。ボンディングコンタクトの第２の部分５１２－２および５１４は、１回のフォトリソグラフィプロセスを含む第２のパターニングプロセスによってパターニングすることができる。いくつかの実施形態では、エッチングマスク（フォトレジストおよび／またはハードマスク）が、第２のパターニングプロセスによってパターニングされて、ボンディングコンタクトの第１の部分５１２－１がその下に形成される領域において誘電体５１１が露出し、それにより、ボンディングコンタクトの第１の部分５１２－１および第２の部分５１２－２が共に、下側の相互接続部５０８に電気的に接続される機能的ボンディングコンタクトを形成することができる。さらに、第２のパターニングプロセスによってエッチングマスク（フォトレジストおよび／またはハードマスク）をパターニングして、ダミーボンディングコンタクト５１４を形成することができる領域において誘電体５１１を露出させて、ボンディング性能を高めることができる。次いで、開口部（例えば、ビアホールおよび／またはトレンチ）を、ドライエッチングおよび／またはウェットエッチングを使用して、第２のボンディング副層５１０－２を通してエッチングすることができる。ボンディングコンタクトの第２の部分５１２－２および５１４は、開口部を充填するために、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによってこの順序で続いて堆積されるバリア／接着層および導体（例えば、金属）を含むことができる。ＣＭＰにより余剰導体を除去し、第２のボンディング層５１０の上面を接合のために平坦化することができる。
方法１０００は、図１０に示すように、動作１０１０に進み、第１の基板および第２の基板が、第１のボンディングコンタクトの各々がボンディング界面において第２のボンディングコンタクトのうちの１つと接触するように、フェイスツーフェイス方式で接合される。第１の誘電体は、接合後も第２の誘電体と接触することができる。接合はハイブリッド接合とすることができる。
図６に示すように、シリコン基板５０２およびその上に形成される第２のデバイス層５０４が上下反転される。下を向いた第２のボンディング層５１０は、上を向いた第１のボンディング層４１２とフェイスツーフェイス方式で接合される。いくつかの実施形態において、ボンディングコンタクト４１４および４１６は、いくつかの実施形態に従って、ハイブリッド接合の前にボンディングコンタクト５１２および５１４と位置合わせされ、結果、各ボンディングコンタクト４１４または４１６が、ハイブリッド接合後にボンディング界面においてボンディングコンタクト５１２および５１４の一方と接触する。いくつかの実施形態では、例えばプラズマ処理、湿式処理、および／または熱処理などの処理プロセスが、ハイブリッド接合の前に接合面に適用される。ハイブリッド接合の結果として、ボンディングコンタクト４１４および４１６をボンディングコンタクト５１２および５１４と相互混合することができ、誘電体４１１を誘電体５１１と共有結合させることができ、それによって第１のボンディング層４１２と第２のボンディング層５１０との間にボンディング界面を形成することができる。
図６に示すように、第２のボンディング層５１０が上下反転され、得られる接合構造において第１のボンディング層４１２の上方にあるが、いくつかの実施形態では、第１のボンディング層４１２は上下反転され、得られる接合構造において第２のボンディング層５１０の上方にあることが理解される。一例では、第１のデバイス層４０４は周辺デバイス層とすることができ、第２のデバイス層５０４はメモリアレイデバイス層とすることができる。別の例では、第１のデバイス層４０４はメモリアレイデバイス層とすることができ、第２のデバイス層５０４は周辺デバイス層とすることができる。さらに別の例では、第１のデバイス層４０４および第２のデバイス層５０４は、両方とも周辺デバイス層であってもよい。なお別の例では、第１のデバイス層４０４および第２のデバイス層５０４は、両方ともメモリアレイデバイス層であってもよい。
図７Ａおよび図７Ｂは、本開示のいくつかの実施形態による、ダミーボンディングコンタクトおよびダミー相互接続部を含む第１の半導体構造を形成するための典型的な製造プロセスを示す。図８Ａおよび図８Ｂは、本開示のいくつかの実施形態による、ダミーボンディングコンタクトおよびダミー相互接続部を含む第２の半導体構造を形成するための典型的な製造プロセスを示す。図９は、本開示のいくつかの実施形態による、第１の半導体構造と第２の半導体構造とを接合するための別の典型的な製造プロセスを示す。図１１は、本開示のいくつかの実施形態による、ダミーボンディングコンタクトおよびダミー相互接続部を含む典型的な接合半導体デバイスを形成するための方法のフローチャートである。図７～図９および図１１に示す接合半導体デバイスの例は、図３に示す接合構造３００を含む。図７～図９および図１１を合わせて説明する。方法１１００に示される動作は網羅的ではなく、図示された動作のいずれかの前、後、または動作と動作との間に他の動作も実行することができることが理解される。さらに、動作のいくつかは、同時に実行されてもよく、または、図７～図９および図１１に示されている順序とは異なる順序で実行されてもよい。
図１１を参照すると、方法１１００は動作１１０２において開始し、第１の基板の上方に、複数の第１の相互接続部を含む第１の相互接続層が形成される。第１の基板はシリコン基板とすることができる。第１の相互接続部のうちの少なくとも１つは、少なくとも１つの第１のダミー相互接続部とすることができる。いくつかの実施形態では、第１の相互接続層を形成する前に、第１の基板と第１の相互接続層との間に第１のデバイス層が形成される。第１のデバイス層は、ＮＡＮＤメモリストリングまたは周辺デバイスを含むことができる。いくつかの実施形態によれば、第１のダミー相互接続部は、ＮＡＮＤメモリストリングおよび周辺デバイスに電気的に接続されない。
図７Ａに示すように、シリコン基板７０２の上方に第１のデバイス層７０４が形成される。いくつかの実施形態では、第１のデバイス層７０４は、フォトリソグラフィ、ドライ／ウェットエッチング、薄膜堆積、熱成長、注入、ＣＭＰ、および任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによってシリコン基板７０２上に形成される複数のトランジスタ（図示せず）を含む周辺デバイス層である。いくつかの実施形態では、第１のデバイス層７０４は、各々がシリコン基板７０２上に形成されるメモリスタック（図示せず）を通って垂直に延在する複数のＮＡＮＤメモリストリング（図示せず）を含むメモリアレイデバイス層である。メモリアレイデバイス層の形成の詳細については上述したため、繰り返さない。
図７Ａに示すように、第１のデバイス層７０４の上方に第１の相互接続層７０６が形成される。第１の相互接続層７０６は、１つまたは複数のＩＬＤ層内の相互接続線およびビアコンタクトを含む機能的相互接続部７０８およびダミー相互接続部７１０を含むことができる。いくつかの実施形態によれば、機能的相互接続部７０８は、第１のデバイス層７０４と電気的接続を行い、一方、ダミー相互接続部７１０は、第１のデバイス層７０４に電気的に接続されない。いくつかの実施形態では、第１の相互接続層７０６は、複数のプロセスによって形成される複数のＩＬＤ層およびその中の相互接続部を含む。例えば、相互接続部７０８および７１０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積される導電性材料を含むことができる。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積される誘電体材料を含むことができる。
方法１１００は、図１１に示すように、動作１１０４に進み、複数の第１のボンディングコンタクトを含む第１のボンディング層が、第１の相互接続部の各々が第１のボンディングコンタクトのそれぞれの１つと接触するように、第１の相互接続層の上方に形成される。第１の誘電体を第１のボンディング層内に形成することもできる。いくつかの実施形態では、第１のボンディング層内の第１のボンディングコンタクトは、単一回のパターニングプロセスによって形成される。いくつかの実施形態では、第１のボンディングコンタクトの数は、第１の相互接続部の数と同じである。いくつかの実施形態によれば、第１のボンディングコンタクトの各々は、名目上同じ臨界寸法を有する。
図７Ｂに示すように、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない薄膜堆積プロセスによって、誘電体７１１の層が第１の相互接続層７０６の上面上に堆積される。いくつかの実施形態によれば、機能的ボンディングコンタクト７１４およびダミーボンディングコンタクト７１６が誘電体７１１内に形成されて、第１の相互接続層７０６および第１のデバイス層７０４の上方に第１のボンディング層７１２が形成される。ボンディングコンタクト７１４および７１６は、１回のみのフォトリソグラフィプロセスを含む単一回のパターニングプロセスによってパターニングすることができる。いくつかの実施形態では、エッチングマスク（フォトレジストおよび／またはハードマスク）が、単一回のパターニングプロセスによってパターニングされて、相互接続部７０８および７１０がその下に形成される領域においてのみ誘電体７１１を露出させる。次いで、開口部（例えば、ビアホールおよび／またはトレンチ）を、ドライエッチングおよび／またはウェットエッチングを使用して、エッチング停止層としての下部の相互接続部７０８および７１０によって停止されるまで、第１のボンディング層７１２を通してエッチングすることができる。ボンディングコンタクト７１４および７１６は、開口部を充填するために、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによってこの順序で続いて堆積されるバリア／接着層および導体（例えば、金属）を含むことができる。ＣＭＰにより余剰導体を除去し、第１のボンディング層７１２の上面を接合のために平坦化することができる。
方法１１００は、図１１に示すように、動作１１０６に進み、第２の基板の上方に、複数の第２の相互接続部を含む第２の相互接続層が形成される。第２の基板はシリコン基板とすることができる。第２の相互接続部のうちの少なくとも１つは、少なくとも１つの第２のダミー相互接続部とすることができる。いくつかの実施形態では、第２の相互接続層を形成する前に、第２の基板と第２の相互接続層との間に第２のデバイス層が形成される。第２のデバイス層は、ＮＡＮＤメモリストリングまたは周辺デバイスを含むことができる。いくつかの実施形態によれば、第２のダミー相互接続部は、ＮＡＮＤメモリストリングおよび周辺デバイスに電気的に接続されない。
図８Ａに示すように、シリコン基板８０２の上方に第２のデバイス層８０４が形成される。いくつかの実施形態では、第２のデバイス層８０４は、フォトリソグラフィ、ドライ／ウェットエッチング、薄膜堆積、熱成長、注入、ＣＭＰ、および任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによってシリコン基板８０２上に形成される複数のトランジスタ（図示せず）を含む周辺デバイス層である。いくつかの実施形態では、第２のデバイス層８０４は、各々がシリコン基板８０２上に形成されるメモリスタック（図示せず）を通って垂直に延在する複数のＮＡＮＤメモリストリング（図示せず）を含むメモリアレイデバイス層である。メモリアレイデバイス層の形成の詳細については上述したため、繰り返さない。
図８Ａに示すように、第２のデバイス層８０４の上方に第２の相互接続層８０６が形成される。第２の相互接続層８０６は、１つまたは複数のＩＬＤ層内の相互接続線およびビアコンタクトを含む機能的相互接続部８０８およびダミー相互接続部８１０を含むことができる。いくつかの実施形態によれば、機能的相互接続部８０８は、第２のデバイス層８０４と電気的接続を行い、一方、ダミー相互接続部８１０は、第２のデバイス層８０４に電気的に接続されない。いくつかの実施形態では、第２の相互接続層８０６は、複数のプロセスによって形成される複数のＩＬＤ層およびその中の相互接続部を含む。例えば、相互接続部８０８および８１０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積される導電性材料を含むことができる。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積される誘電体材料を含むことができる。
方法１１００は、図１１に示すように、動作１１０８に進み、複数の第２のボンディングコンタクトを含む第２のボンディング層が、第２の相互接続部の各々が第２のボンディングコンタクトのそれぞれの１つと接触するように、第２の相互接続層の上方に形成される。第２の誘電体を第２のボンディング層内に形成することもできる。いくつかの実施形態では、第２のボンディング層内の第２のボンディングコンタクトは、単一回のパターニングプロセスによって形成される。いくつかの実施形態では、第２のボンディングコンタクトの数は、第２の相互接続部の数と同じである。いくつかの実施形態によれば、第２のボンディングコンタクトの各々は、名目上同じ臨界寸法を有する。いくつかの実施形態では、第２のボンディングコンタクトの数は、第１のボンディングコンタクトの数と同じである。
図８Ｂに示すように、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない薄膜堆積プロセスによって、誘電体８１１の層が第２の相互接続層８０６の上面上に堆積される。いくつかの実施形態によれば、機能的ボンディングコンタクト８１４およびダミーボンディングコンタクト８１６が誘電体８１１内に形成されて、第２の相互接続層８０６および第２のデバイス層８０４の上方に第２のボンディング層８１２が形成される。ボンディングコンタクト８１４および８１６は、１回のみのフォトリソグラフィプロセスを含む単一回のパターニングプロセスによってパターニングすることができる。いくつかの実施形態では、エッチングマスク（フォトレジストおよび／またはハードマスク）が、単一回のパターニングプロセスによってパターニングされて、相互接続部８０８および８１０がその下に形成される領域においてのみ誘電体８１１を露出させる。次いで、開口部（例えば、ビアホールおよび／またはトレンチ）を、ドライエッチングおよび／またはウェットエッチングを使用して、エッチング停止層としての下部の相互接続部８０８および８１０によって停止されるまで、第２のボンディング層８１２を通してエッチングすることができる。ボンディングコンタクト８１４および８１６は、開口部を充填するために、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによってこの順序で続いて堆積されるバリア／接着層および導体（例えば、金属）を含むことができる。ＣＭＰにより余剰導体を除去し、第２のボンディング層８１２の上面を接合のために平坦化することができる。
方法１１００は、図１１に示すように、動作１１１０に進み、第１の基板および第２の基板が、第１のボンディングコンタクトの各々がボンディング界面において第２のボンディングコンタクトのそれぞれの１つと接触するように、フェイスツーフェイス方式で接合される。第１の誘電体は、接合後も第２の誘電体と接触することができる。接合はハイブリッド接合とすることができる。
図９に示すように、シリコン基板７０２およびその上に形成される第１のデバイス層７０４が上下反転される。下を向いた第１のボンディング層７１２は、上を向いた第２のボンディング層８１２とフェイスツーフェイス方式で接合される。いくつかの実施形態において、ボンディングコンタクト７１４および７１６は、いくつかの実施形態に従って、ハイブリッド接合の前にボンディングコンタクト８１４および８１６と位置合わせされ、結果、各ボンディングコンタクト７１４または７１６が、ハイブリッド接合後にボンディング界面において対応するボンディングコンタクト８１４および８１６と接触する。いくつかの実施形態では、例えばプラズマ処理、湿式処理、および／または熱処理などの処理プロセスが、ハイブリッド接合の前に接合面に適用される。ハイブリッド接合の結果として、ボンディングコンタクト７１４および７１６をボンディングコンタクト８１４および８１６と相互混合することができ、誘電体７１１を誘電体８１１と共有結合させることができ、それによって第１のボンディング層７１２と第２のボンディング層８１２との間にボンディング界面を形成することができる。
本開示の一態様によれば、半導体デバイスは、第１の半導体構造および第２の半導体構造を含む。第１の半導体構造は、複数の第１の相互接続部を含む第１の相互接続層を含む。第１の相互接続部のうちの少なくとも１つは、少なくとも１つの第１のダミー相互接続部である。第１の半導体構造は、複数の第１のボンディングコンタクトを含む第１のボンディング層をさらに含む。第１の相互接続部の各々は、第１のボンディングコンタクトのそれぞれの１つに接触している。第２の半導体構造は、複数の第２の相互接続部を含む第２の相互接続層を含む。第２の相互接続部のうちの少なくとも１つは、少なくとも１つの第２のダミー相互接続部である。第２の半導体構造は、複数の第２のボンディングコンタクトを含む第２のボンディング層をさらに含む。第２の相互接続部の各々は、第２のボンディングコンタクトのそれぞれの１つと接触している。半導体デバイスは、第１のボンディング層と第２のボンディング層との間のボンディング界面をさらに備える。第１のボンディングコンタクトの各々は、ボンディング界面において第２のボンディングコンタクトのそれぞれの１つと接触している。
いくつかの実施形態では、第１のボンディングコンタクトの数は第１の相互接続部の数と同じであり、第１のボンディングコンタクトの数は第１の相互接続部の数と同じである。
いくつかの実施形態では、第１のダミー相互接続部の数は、第２のダミー相互接続部の数と同じである。
いくつかの実施形態では、第１のボンディングコンタクトの各々は、名目上同じ第１の臨界寸法を有し、第２のボンディングコンタクトの各々は、名目上同じ第２の臨界寸法を有する。
いくつかの実施形態では、第１のボンディングコンタクトおよび第２のボンディングコンタクトは、ボンディング界面において互いに接触するダミーボンディングコンタクトの対を含み、ダミーボンディングコンタクトの対は、第１のダミー相互接続部および第２のダミー相互接続部のそれぞれの対を電気的に接続する。
いくつかの実施形態では、第１のボンディング層は、第１の誘電体をさらに含み、第２のボンディング層は、ボンディング界面において第１の誘電体と接触する第２の誘電体をさらに含む。
いくつかの実施形態では、第１のボンディングコンタクトはボンディング界面に名目上均等に配置され、第２のボンディングコンタクトはボンディング界面に名目上均等に配置される。
いくつかの実施形態では、第１の半導体構造および第２の半導体構造のうちの一方は、ＮＡＮＤメモリストリングを有するデバイス層をさらに含み、第１の半導体構造および第２の半導体構造のうちのもう一方は、周辺デバイスを有するデバイス層をさらに含む。
いくつかの実施形態では、第１のダミー相互接続部および第２のダミー相互接続部は、ＮＡＮＤメモリストリングおよび周辺デバイスに電気的に接続されない。
本開示の別の態様によれば、接合構造は、ボンディング界面と、機能的ボンディングコンタクトの対と、ダミーボンディングコンタクトの対とを含む。機能的ボンディングコンタクトの対は、ボンディング界面において互いに接触している。ボンディングコンタクトの対は、ボンディング界面の両側の対向する機能的相互接続部の対にそれぞれ接触している。ダミーボンディングコンタクトの対は、ボンディング界面において互いに接触している。ダミーボンディングコンタクトの対は、ボンディング界面の両側の対向するダミー相互接続部の対にそれぞれ接触している。
いくつかの実施形態では、接合構造は、ボンディング界面において互いに接触する誘電体の対をさらに含む。
本開示のさらに別の態様によれば、半導体デバイスを形成するための方法が開示される。第１の基板の上方に、複数の第１の相互接続部を含む第１の相互接続層が形成される。第１の相互接続部のうちの少なくとも１つは、少なくとも１つの第１のダミー相互接続部である。複数の第１のボンディングコンタクトを含む第１のボンディング層が、第１の相互接続部の各々が第１のボンディングコンタクトのそれぞれの１つと接触するように、第１の相互接続層の上方に形成される。第２の基板の上方に、複数の第２の相互接続部を含む第２の相互接続層が形成される。第２の相互接続部のうちの少なくとも１つは、少なくとも１つの第２のダミー相互接続部である。複数の第２のボンディングコンタクトを含む第２のボンディング層が、第２の相互接続部の各々が第２のボンディングコンタクトのそれぞれの１つと接触するように、第２の相互接続層の上方に形成される。第１の基板および第２の基板は、第１のボンディングコンタクトの各々がボンディング界面において第２のボンディングコンタクトのそれぞれの１つと接触するように、フェイスツーフェイス方式で接合される。
いくつかの実施形態では、第１のボンディング層を形成するために、第１のボンディングコンタクトが、単一回のパターニングプロセスによって形成される。いくつかの実施形態では、第２のボンディング層を形成するために、第２のボンディングコンタクトが、単一回のパターニングプロセスによって形成される。
いくつかの実施形態では、第１のボンディングコンタクトの数は第１の相互接続部の数と同じであり、第１のボンディングコンタクトの数は第１の相互接続部の数と同じである。
いくつかの実施形態では、第１のボンディングコンタクトの各々は、名目上同じ第１の臨界寸法を有し、第２のボンディングコンタクトの各々は、名目上同じ第２の臨界寸法を有する。
いくつかの実施形態では、第１のボンディング層を形成するために、第１の誘電体が第１のボンディング層内に形成される。いくつかの実施形態では、第２のボンディング層を形成するために、第２の誘電体が第２のボンディング層内に形成される。いくつかの実施形態によれば、第１の誘電体は、接合後にボンディング界面において第２の誘電体と接触する。
いくつかの実施形態では、ＮＡＮＤメモリストリングを有する第１のデバイス層が、第１の相互接続層と第１の基板との間に形成され、周辺デバイスを有する第２のデバイス層が、第２の相互接続層と第２の基板との間に形成される。いくつかの実施形態において、第１のダミー相互接続部および第２のダミー相互接続部は、ＮＡＮＤメモリストリングおよび周辺デバイスに電気的に接続されない。
いくつかの実施形態では、周辺デバイスを有する第１のデバイス層が、第１の相互接続層と第１の基板との間に形成され、ＮＡＮＤメモリストリングを有する第２のデバイス層が、第２の相互接続層と第２の基板との間に形成される。いくつかの実施形態において、第１のダミー相互接続部および第２のダミー相互接続部は、ＮＡＮＤメモリストリングおよび周辺デバイスに電気的に接続されない。
いくつかの実施形態では、接合はハイブリッド接合を含む。
特定の実施形態の前述の説明は、本開示の一般的性質を明らかにするため、当業者は、当該技術分野の技能の範囲内の知識を適用することにより、過度の実験なしに、本開示の一般的な概念から逸脱することなく、そのような特定の実施形態を容易に変更し、および／または、当該実施形態を様々な用途に適合させることができる。したがって、そのような適合および変更は、本明細書に提示された教示および案内に基づいて、開示された実施形態の等価物の意味および範囲内にあることを意図している。本明細書の語法または用語は説明のためのものであり、限定するものではなく、結果、本明細書の用語または語法は、教示および案内に照らして当業者によって解釈されるべきであることを理解されたい。
本開示の実施形態は、特定の機能の実施態様および特定の機能の実施態様の関係を示す機能的構成要素を用いて上記で説明されてきた。これらの機能的構成要素の境界は、説明の便宜上、本明細書において任意最良で画定されている。指定された機能と指定された機能の関係が適切に実行される限り、代替の境界が画定されてもよい。
概要および要約のセクションは、発明者（複数可）によって企図される本開示のすべてではないが１つまたは複数の典型的な実施形態を記載し得、したがって、本開示および添付の特許請求の範囲を限定することは決して意図されていない。
本開示の幅および範囲は、上記の典型的な実施形態のいずれによっても限定されるべきではなく、添付の特許請求の範囲および特許請求の範囲の等価物に従ってのみ定義されるべきである。

Claims (20)

  1. 複数の第１の相互接続部を備える第１の相互接続層であって、前記第１の相互接続部のうちの少なくとも１つは少なくとも１つの第１のダミー相互接続部である、第１の相互接続層、および
    複数の第１のボンディングコンタクトを備える第１のボンディング層であって、前記第１の相互接続部の各々は、前記第１のボンディングコンタクトのそれぞれに接触している、第１のボンディング層を備える、第１の半導体構造と、
    複数の第２の相互接続部を備える第２の相互接続層であって、前記第２の相互接続部のうちの少なくとも１つは少なくとも１つの第２のダミー相互接続部である、第２の相互接続層、および
    複数の第２のボンディングコンタクトを備える第２のボンディング層であって、前記第２の相互接続部の各々は、前記第２のボンディングコンタクトのそれぞれと接触している、第２のボンディング層を備える、第２の半導体構造と、
    前記第１のボンディング層と前記第２のボンディング層との間のボンディング界面とを備え、
    前記第１のボンディングコンタクトの各々は、前記ボンディング界面において前記第２のボンディングコンタクトのそれぞれと接触している、半導体デバイス。
  2. 前記第１のボンディングコンタクトの数は前記第１の相互接続部の数と同じであり、前記第１のボンディングコンタクトの数は前記第１の相互接続部の数と同じである、請求項１に記載の半導体デバイス。
  3. 前記第１のダミー相互接続部の数は、前記第２のダミー相互接続部の数と同じである、請求項１または２に記載の半導体デバイス。
  4. 前記第１のボンディングコンタクトの各々は、名目上同じ第１の臨界寸法を有し、前記第２のボンディングコンタクトの各々は、名目上同じ第２の臨界寸法を有する、請求項１～３のいずれか一項に記載の半導体デバイス。
  5. 前記第１のボンディングコンタクトおよび前記第２のボンディングコンタクトは、前記ボンディング界面において互いに接触するダミーボンディングコンタクトの対を含み、前記ダミーボンディングコンタクトの対は、第１のダミー相互接続部および第２のダミー相互接続部のそれぞれの対を電気的に接続する、請求項１～４のいずれか一項に記載の半導体デバイス。
  6. 前記第１のボンディング層は、第１の誘電体をさらに備え、前記第２のボンディング層は、前記ボンディング界面において前記第１の誘電体と接触する第２の誘電体をさらに備える、請求項１～５のいずれか一項に記載の半導体デバイス。
  7. 前記第１のボンディングコンタクトは前記ボンディング界面に名目上均等に配置され、前記第２のボンディングコンタクトは前記ボンディング界面に名目上均等に配置される、請求項１～６のいずれか一項に記載の半導体デバイス。
  8. 前記第１の半導体構造および前記第２の半導体構造のうちの一方は、ＮＡＮＤメモリストリングを有するデバイス層をさらに備え、前記第１の半導体構造および前記第２の半導体構造のうちのもう一方は、周辺デバイスを有するデバイス層をさらに備える、請求項１～７のいずれか一項に記載の半導体デバイス。
  9. 前記第１のダミー相互接続部および前記第２のダミー相互接続部は、前記ＮＡＮＤメモリストリングおよび前記周辺デバイスに電気的に接続されない、請求項８に記載の半導体デバイス。
  10. ボンディング界面と、
    前記ボンディング界面において互いに接触している機能的ボンディングコンタクトの対であって、前記機能的ボンディングコンタクトの対は、前記ボンディング界面の両側の対向する機能的相互接続部の対にそれぞれ接触している、機能的ボンディングコンタクトの対と、
    前記ボンディング界面において互いに接触しているダミーボンディングコンタクトの対であって、前記ダミーボンディングコンタクトの対は、それぞれ前記ボンディング界面の前記両側の対向するダミー相互接続部の対と接触している、ダミーボンディングコンタクトの対とを備える、接合構造。
  11. 前記ボンディング界面において互いに接触する誘電体の対をさらに備える、請求項１０に記載の接合構造。
  12. 半導体デバイスを形成するための方法であって、
    第１の基板の上方に、複数の第１の相互接続部を備える第１の相互接続層を形成することであって、前記第１の相互接続部のうちの少なくとも１つは少なくとも１つの第１のダミー相互接続部である、第１の相互接続層を形成することと、
    複数の第１のボンディングコンタクトを備える第１のボンディング層を、前記第１の相互接続部の各々が前記第１のボンディングコンタクトのそれぞれの１つと接触するように、前記第１の相互接続層の上方に形成することと、
    第２の基板の上方に、複数の第２の相互接続部を備える第２の相互接続層を形成することであって、前記第２の相互接続部のうちの少なくとも１つは少なくとも１つの第２のダミー相互接続部である、第２の相互接続層を形成することと、
    複数の第２のボンディングコンタクトを備える第２のボンディング層を、前記第２の相互接続部の各々が前記第２のボンディングコンタクトのそれぞれと接触するように、前記第２の相互接続層の上方に形成することと、
    前記第１の基板および前記第２の基板を、前記第１のボンディングコンタクトの各々がボンディング界面において前記第２のボンディングコンタクトのそれぞれと接触するように、フェイスツーフェイス方式で接合することとを含む、方法。
  13. 前記第１のボンディング層を形成することは、単一回のパターニングプロセスによって前記第１のボンディングコンタクトを形成することを含む、請求項１２に記載の方法。
  14. 前記第２のボンディング層を形成することは、単一回のパターニングプロセスによって前記第２のボンディングコンタクトを形成することを含む、請求項１２または１３に記載の方法。
  15. 前記第１のボンディングコンタクトの数は第１の相互接続部の数と同じであり、前記第１のボンディングコンタクトの数は第１の相互接続部の数と同じである、請求項１２～１４のいずれか一項に記載の方法。
  16. 前記第１のボンディングコンタクトの各々は、名目上同じ第１の臨界寸法を有し、前記第２のボンディングコンタクトの各々は、名目上同じ第２の臨界寸法を有する、請求項１２～１５のいずれか一項に記載の方法。
  17. 前記第１のボンディング層を形成することは、前記第１のボンディング層内に第１の誘電体を形成することを含み、
    前記第２のボンディング層を形成することは、前記第２のボンディング層内に第２の誘電体を形成することを含み、
    前記第１の誘電体は、前記接合後に前記ボンディング界面において前記第２の誘電体と接触している、請求項１２～１６のいずれか一項に記載の方法。
  18. ＮＡＮＤメモリストリングを有する第１のデバイス層を、前記第１の相互接続層と前記第１の基板との間に形成することと、
    周辺デバイスを有する第２のデバイス層を、前記第２の相互接続層と前記第２の基板との間に形成することとをさらに含み、
    前記第１のダミー相互接続部および前記第２のダミー相互接続部は、前記ＮＡＮＤメモリストリングおよび前記周辺デバイスに電気的に接続されない、請求項１２～１７のいずれか一項に記載の方法。
  19. 周辺デバイスを有する第１のデバイス層を、前記第１の相互接続層と前記第１の基板との間に形成することと、
    ＮＡＮＤメモリストリングを有する第２のデバイス層を、前記第２の相互接続層と前記第２の基板との間に形成することとをさらに含み、
    前記第１のダミー相互接続部および前記第２のダミー相互接続部は、前記ＮＡＮＤメモリストリングおよび前記周辺デバイスに電気的に接続されない、請求項１２～１７のいずれか一項に記載の方法。
  20. 前記接合がハイブリッド接合を含む、請求項１２～１９のいずれか一項に記載の方法。
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