KR20210086675A - 더미 접합 콘택트 및 더미 인터커넥트를 사용한 하이브리드 접합 - Google Patents

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타오 왕
시 핑 후
지아 원 왕
시 치 황
지펑 주
준 천
지 춘 화
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

접합된 반도체 구조체 및 그 제조 방법의 실시예가 개시된다. 일례에서, 반도체 소자는 제1 반도체 구조체 및 제2 반도체 구조체를 포함한다. 상기 제1 반도체 구조체는 제1 인터커넥트를 포함하는 제1 인터커넥트 층을 포함한다. 적어도 하나의 제1 인터커넥트는 제1 더미 인터커넥트이다. 상기 제1 반도체 구조체는 제1 접합 콘택트를 포함하는 제1 접합 층을 더 포함한다. 상기 제1 인터커넥트 각각은 상기 제1 접합 콘택트 각각과 접촉한다. 상기 제2 반도체 구조체는 제2 인터커넥트를 포함하는 제2 인터커넥트 층을 포함한다. 적어도 하나의 제2 인터커넥트는 제2 더미 인터커넥트이다. 상기 제2 반도체 구조체는 제2 접합 콘택트를 포함하는 제2 접합 층을 더 포함한다. 상기 제2 인터커넥트 각각은 상기 제2 접합 콘택트 각각과 접촉한다. 상기 반도체 소자는 상기 제1 접합 층과 상기 제2 접합 층 사이에 접합 계면을 더 포함한다. 상기 제1 접합 콘택트 각각은 상기 접합 계면에서 상기 제2 접합 콘택트 각각과 접촉한다.

Description

더미 접합 콘택트 및 더미 인터커넥트를 사용한 하이브리드 접합
본 개시의 실시예는 접합된 반도체 구조체 및 그 제조 방법에 관한 것이다.
메모리 셀과 같은 평면 반도체 소자는 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선함으로써 더 작은 크기로 조정된다. 그러나 반도체 소자의 최소 배선폭(feature size)이 하한에 가까워짐에 따라, 평면 공정 및 제조 기술이 어려워지고 비용이 많이 든다. 3차원(three-dimensional, 3D) 소자 아키텍처는 플래시 메모리 소자와 같은, 일부 평면 반도체 소자의 밀도 제한을 해결할 수 있다.
3D 반도체 소자는 반도체 웨이퍼 또는 다이를 적층하고 예를 들어 실리콘 관통 비아(through-silicon via, TSV) 또는 Cu-Cu(copper-to-copper) 연결을 사용하여 수직으로 상호 연결하여 형성되어, 결과물인 구조체가 종래의 평면 공정보다 감소된 전력과 더 작은 공간(footprint)으로 성능 향상을 달성하는 단일 소자로서 기능할 수 있도록 한다. 반도체 기판을 적층하는 다양한 기술 중에서, 하이브리드 접합(hybrid bonding)은 고밀도 인터커넥트를 형성할 수 있는 능력 때문에 유망한 기술 중 하나로 인식되고 있다.
여기에서는 반도체 소자, 접합된 구조체 및 그 제조 방법의 실시예를 개시한다.
일례에서, 반도체 소자는 제1 반도체 구조체(semiconductor structure) 및 제2 반도체 구조체를 포함한다. 상기 제1 반도체 구조체는, 복수의 제1 인터커넥트(interconnect)를 포함하는 제1 인터커넥트 층(interconnect layer)을 포함한다. 상기 복수의 제1 인터커넥트 중 적어도 하나는 적어도 하나의 제1 더미 인터커넥트(dummy interconnect)이다. 상기 제1 반도체 구조체는 복수의 제1 접합 콘택트(bonding contact)를 포함하는 제1 접합 층(bonding layer)을 더 포함한다. 상기 제1 인터커넥트 각각은 상기 제1 접합 콘택트 각각과 접촉한다. 상기 제2 반도체 구조체는 복수의 제2 인터커넥트를 포함하는 제2 인터커넥트 층을 포함한다. 상기 복수의 제2 인터커넥트 중 적어도 하나는 적어도 하나의 제2 더미 인터커넥트이다. 상기 제2 반도체 구조체는 복수의 제2 접합 콘택트를 포함하는 제2 접합 층을 더 포함한다. 상기 제2 인터커넥트 각각은 상기 제2 접합 콘택트 각각과 접촉한다. 상기 반도체 소자는 상기 제1 접합 층과 상기 제2 접합 층 사이에 접합 계면을 더 포함한다. 상기 제1 접합 콘택트 각각은 상기 접합 계면에서 상기 제2 접합 콘택트 각각과 접촉한다.
다른 예에서, 접합형 구조체(bonded structure)는 접합 계면, 기능적 접합 콘택트의 쌍 및 더미 접합 콘택트의 쌍을 포함한다. 상기 기능적 접합 콘택트의 쌍은 상기 접합 계면에서 서로 접촉한다. 상기 기능적 접합 콘택트의 쌍은 상기 접합 계면의 반대 측에 있는 기능적 인터커넥트의 쌍과 각각 접촉한다. 상기 더미 접합 콘택트의 쌍은 상기 접합 계면에서 서로 접촉한다. 상기 더미 접합 콘택트의 쌍은 상기 접합 계면의 반대 측에 있는 더미 인터커넥트의 쌍과 각각 접촉한다.
또 다른 예에서, 반도체 소자를 형성하는 방법이 개시된다. 제1 기판 위에 복수의 제1 인터커넥트를 포함하는 제1 인터커넥트 층이 형성된다. 상기 제1 인터커넥트 중 적어도 하나는 적어도 하나의 제1 더미 인터커넥트이다. 상기 제1 인터커넥트 각각이 제1 접합 콘택트 각각과 접촉하도록, 상기 제1 인터커넥트 층 위에 복수의 제1 접합 콘택트를 포함하는 제1 접합 층이 형성된다. 제2 기판 위에 복수의 제2 인터커넥트를 포함하는 제2 인터커넥트 층이 형성된다. 상기 제2 인터커넥트 중 적어도 하나는 적어도 하나의 제2 더미 인터커넥트이다. 상기 제2 인터커넥트 각각이 제2 접합 콘택트 각각과 접촉하도록, 상기 제2 인터커넥트 층 위에 복수의 제2 접합 콘택트를 포함하는 제2 접합 층이 형성된다. 상기 제1 접합 콘택트 각각이 상기 접합 계면에서 상기 제2 접합 콘택트 각각과 접촉하도록, 상기 제1 기판과 상기 제2 기판이 대면 방식으로 접합된다.
본 출원에 통합되어 본 명세서의 일부를 형성하는 첨부도면은 본 개시의 실시예를 예시하고, 상세한 설명과 함께, 본 개시의 원리를 설명하고 당업자가 본 개시를 실시 및 사용할 수 있도록 하는 역할을 추가로 제공한다.
도 1은 본 개시의 일부 실시예에 따른, 예시적인 접합형 반도체 소자의 단면을 나타낸다.
도 2a 및 도 2b는 본 개시의 다양한 실시예에 따른, 더미 접합 콘택트를 포함하는 다양한 예시적인 접합형 반도체 소자의 단면을 나타낸다.
도 3은 본 개시의 일부 실시예에 따른, 더미 접합 콘택트 및 더미 인터커넥트를 포함하는 예시적인 접합형 반도체 소자의 단면을 나타낸다.
도 4a 및 4b는 본 개시의 일부 실시예에 따른, 더미 접합 콘택트를 포함하는 제1 반도체 구조체를 형성하는 예시적인 제조 공정을 나타낸다.
도 5a∼도 5c는 본 개시의 일부 실시예에 따른, 더미 접합 콘택트를 포함하는 제2 반도체 구조체를 형성하는 예시적인 제조 공정을 나타낸다.
도 6은 본 개시의 일부 실시예에 따른, 제1 반도체 구조체와 제2 반도체 구조체를 접합하는 예시적적인 제조 공정을 나타낸다.
도 7a 및 도 7b는 본 개시의 일부 실시예에 따른, 더미 접합 콘택트 및 더미 인터커넥트를 포함하는 제1 반도체 구조체를 형성하는 제조 공정을 나타낸다.
도 8a 및 도 8b는 본 개시의 일부 실시예에 따른, 더미 접합 콘택트 및 더미 인터커넥트를 포함하는 제2 반도체 구조체를 형성하는 예시적인 제조 공정을 나타낸다.
도 9는 본 개시의 일부 실시예에 따른, 제1 반도체 구조체와 제2 반도체 구조체를 접합하는 다른 예시적인 제조 공정을 나타낸다.
도 10은 본 개시의 일부 실시예에 따른, 더미 접합 콘택트를 포함하는 예시적인 접합형 반도체 소자를 형성하는 방법의 흐름도이다.
도 11은 본 개시의 일부 실시예에 따른, 더미 접합 콘택트 및 더미 인터커넥트를 포함하는 예시적인 접합형 반도체 소자를 형성하는 방법의 흐름도이다.
본 개시의 실시예를 첨부된 도면을 참조하여 설명한다.
구체적인 구성 및 배치가 논의되지만, 이는 예시 목적으로만 수행된다는 것을 이해해야 한다. 당업자는 본 개시의 사상 및 범위를 벗어나지 않고서 다른 구성 및 배치가 사용될 수 있음을 인식할 것이다. 본 개시가 또한 다양한 다른 애플리케이션에 채용될 수 있음은 당업자에게 명백할 것이다.
명세서에서 "하나의 실시예", "일 실시예", "예시적인 실시예", "일부 실시예" 등에 대한 참조는 설명된 실시예가 특정한 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 실시예가 그 특정한 특징, 구조 또는 특성을 반드시 포함하는 것은 아닐 수 있음에 유의해야 한다. 또한, 이러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정한 특징, 구조 또는 특성이 실시예와 관련하여 기술될 때, 명시적으로 기재되었는지에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성을 달성하는 것은 관련 기술 분야의 숙련자의 지식 범위 내일 것이다.
일반적으로, 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 여기서 사용되는 용어 "하나 이상(one or more)"은 적어도 부분적으로 문맥에 의존하여 임의의 특징, 구조 또는 특징을 단수 의미로 설명하는 데 사용될 수 있거나, 특징, 구조 또는 특성의 조합을 복수 의미로 설명하는 데 사용될 수 있다. 또한, "∼에 기초하여(based on)"라는 용어는 반드시 배타적인 인자(factor)의 세트를 시사하려는 의도가 아님을 이해할 수 있으며, 대신, 적어도 부분적으로 문맥에 따라, 반드시 명시적으로 설명되지 않은 추가 인자의 존재를 허용할 수 있다.
본 개시에서, "상에(on)", "위에(above 또는 over)"의 의미는, "상에(on)"가 무언가의 "바로 위에(directly on)"를 의미할 뿐 아니라 그 사이에 중간 특징부 또는 층이 있는 무언가의 "위에"의 의미도 포함하도록, 그리고 "위에(above 또는 over)"가 무언가의 "위에(above 또는 over)"를 의미할 뿐 아니라 그 사이에 중간 특징부 또는 층이 없는 무언가의 "위에"(즉, 직접 무언가의 상에)의 의미도 포함하도록 최대한 넓게 해석되어야 한다.
또한, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 여기서 설명을 쉽게 하기 위해 도면에 나타낸 하나의 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 표시된 방향에 더하여 사용중이거나 작동중인 기기의 여러 다른 방향을 포함하도록 의도된다. 장치는 다르게 배향될 수 있고(90도 또는 다른 방향으로 회전됨) 여기서 사용되는 공간적으로 상대적인 설명자는 그에 따라 유사하게 해석될 수 있다.
여기에서 사용된 바와 같이, 용어 "기판"은 위에 후속 재료 층이 추가되는 재료를 지칭한다. 기판 자체는 패터닝될 수 있다. 기판 상단(top)에 추가된 재료는 패터닝되거나 패터닝되지 않은 상태로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소(gallium arsenide), 인화 인듐(indium phosphide) 등과 같은, 다양한 반도체 재료를 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 비 도전성(electrically non-conductive) 재료로 이루어질 수 있다.
여기에서 사용된 바와 같이, 용어 "층(layer)"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 하부 구조체 또는 상부 구조체의 전체에 걸쳐 확장될 수 있거나 하부 구조체 또는 상부 구조체의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조체의 두께보다 얇은 두께를 갖는 균질 또는 불균질의 연속 구조체의 영역일 수 있다. 예를 들어, 층은 연속 구조체의 상단 표면(top surface)과 하단 표면(bottom surface)에, 또는 그 사이의 임의의 한 쌍의 수평면 사이에 위치할 수 있다. 층은 수평으로, 수직으로 및/또는 테이퍼형 표면(tapered surface)을 따라 연장될 수 있다. 기판은 하나의 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고/있거나, 그 상에(thereupon), 그 위에(thereabove), 및/또는 그 아래에(therebelow) 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 인터커넥트 층(interconnect layer)은 하나 이상의 도체 및 콘택트 층(contact layer)(인터커넥트 선(interconnect line) 및/또는 비아 콘택트(via contact)가 형성됨) 및 하나 이상의 유전체 층을 포함할 수 있다.
여기에서 사용된 바와 같이, 용어 "명목/명목상(nominal/nominally)"은 원하는 값의 위 및/또는 아래의 값의 범위와 함께, 제품 또는 공정의 설계 단계 동안에 설정된, 구성요소 또는 공정 작업에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값을 가리킨다. 값의 범위는 제조 공정 또는 공차의 약간의 변동으로 인한 것일 수 있다. 여기에서 사용된 바와 같이, 용어 "약(about)"은 대상 반도체 소자와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 수량의 값을 나타낸다. 특정 기술 노드(particular technology node)에 기초하여, 용어 "약"은 예를 들어 값의 10∼30%(예: 값의 ±10%, ±20% 또는 ±30%) 내에서 변하는 주어진 수량의 값을 나타낼 수 있다.
여기에 사용된 바와 같이, 용어 "3D 메모리 소자"는 횡 방향으로 배향된(laterally-oriented) 기판 상에 수직으로 배향된 메모리 셀 트랜지스터의 스트링(여기서는 NAND 메모리 스트링과 같은, "메모리 스트링"이라고 함)을 가져 메모리 스트링이 기판에 대해 수직 방향으로 연장되는 반도체 소자를 지칭한다. 본 명세서에서 사용되는 용어 "수직/수직으로"는 기판의 측면(lateral surface)에 명목상 수직을 의미한다.
고밀도의, 낮은 최소 배선 폭(예: 0.5 μm 미만) 하이브리드 접합 공정에서, 접합 수율을 높이기 위해, 접합 계면의 반대 측에 있는 접합 콘택트들은 종종 각각이 두 가지 패터닝 공정(예: 포토리소그래피 공정과 현상 공정)을 포함하는 두 가지 이중 다마신 공정(dual damascene process)에 의해 만들어진다. 네 가지 패터닝 공정을 사용에 따른 높은 비용을 줄이기 위해, 접합 콘택트를 만들기 위해, 세 가지 또는 심지어 두 가지 패터닝 공정을 포함하는 제조 공정이 제안되었다. 그러나 공지된 공정은 접합 계면에서 금속과 유전체 분포의 원하는 균일성을 달성하기 위해 접합 계면에 더미 접합 콘택트를 형성할 수 없어, 접합 수율 및 강도를 감소시킨다. 예를 들어, 금속의 국부적인 밀도(local density)의 변화는 후속하는 화학 기계적 연마(chemical mechanical polishing, CMP) 공정 중에 침식 제어(erosion control) 및 디싱 제어(dishing control)의 불균일성을 유발할 수 있다. 또한, 더미 접합 콘택트의 부족은 금속-금속 접합 영역보다 접합 강도가 낮은 금속-유전체 접합 및 유전체-유전체 접합 영역이 많이 발생할 수 있다.
본 개시에 따른 다양한 실시예는 접합 수율 및 강도를 개선하기 위해 더미 접합 콘택트를 사용하는 하이브리드 접합을 제공한다. 접합 계면의 적어도 일측에 있는 더미 접합 콘택트와 기능적 접합 콘택트는 단일 패터닝 공정으로 만들어져, 공정 비용을 줄일 수 있다. 일부 실시예에서, 접합 수율 및 강도를 증가시키기 위해 하부 층의 인터커넥트의 설계에 기초하여 더미 접합 콘택트를 추가함으로써 접합 콘택트의 국부적인 밀도를 제어할 수 있다. 일부 실시예에서, 접합 계면의 각 측의 더미 접합 콘택트 및 기능적 접합 콘택트는 단일 패터닝 공정으로 만들어져, 하이브리드 접합 공정의 비용을 더욱 감소시킨다. 더미 인터커넥트를 인터커넥트 층에 추가하여 접합형 소자의 전기적 연결에 영향을 주지 않고 단일 패터닝 공정에서 상부 층에 더미 접합 콘택트를 추가할 수 있다.
도 1은 본 개시의 일부 실시예에 따른, 예시적인 접합형 반도체 소자(100)의 단면을 나타낸다. 설명의 편의를 위해, 접합형 반도체 소자(100)는 비모놀리식(non-monolithic) 3D 메모리 소자로서 설명될 것이다. 그러나 접합형 반도체 소자(100)는 3D 메모리 소자에 한정되지 않고, 아래에서 상세히 설명되는 바와 같이 접합 계면 특성을 개선하기 위해 더미 접합 콘택트를 사용할 수 있는 임의의 적합한 접합형 반도체 소자를 포함할 수 있음이 이해된다. 본 출원에 개시된 바와 같이, 접합 계면에 더미 접합 콘택트를 포함하는 접합형 반도체 소자는 도 1에 도시된 예에 한정되지 않으며, 2D, 2.5D 또는 3D 아키텍처의, 논리 소자, 휘발성 메모리 소자(예: 동적 랜덤 액세스 메모리(DRAM) 및 정적 랜덤 액세스 메모리(SRAM)) 및 비휘발성 메모리 소자(예: 플래시)와 같은, 임의의 다른 적합한 반도체 소자를 포함할 수 있음을 이해할 수 있다.
접합형 반도체 소자(100)는 비모놀리식 3D 메모리 소자의 예를 나타낸다. 용어 "비모놀리식(non-monolithic)"은 접합형 반도체 소자(100)의 구성요소(예: 주변 소자 및 메모리 어레이 소자)가 서로 다른 기판 상에 개별적으로 형성된 다음 접합되어 접합형 반도체 소자를 형성할 수 있음을 의미한다. 접합형 반도체 소자(100)는 실리콘(예: 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 절연체 상의 실리콘(silicon on insulator, SOI) 또는 임의의 다른 적합한 재료를 포함할 수 있, 기판(102)을 포함할 수 있다.
도 1에는 x축 및 y축을 포함하여 기판(102)을 구비한 접합형 반도체 소자(100) 내의 구성요소들의 공간적 관계를 추가로 나타냄에 유의하기 바란다. 기판(102)은 x 방향(즉, 횡 방향)으로 횡으로 연장되는 두 개의 횡 방향 표면(예: 상단 표면 및 하단 표면)을 포함한다. 여기에 사용된 바와 같이, 하나의 구성요소(예: 층 또는 소자)가 반도체 소자(예: 접합형 반도체 소자)의 다른 구성요소(예: 층 또는 소자) "상에", "위에" 또는 "아래에" 있는지는 기판이 y 방향으로 반도체 소자의 가장 낮은 평면에 위치하는 경우에 y 방향(즉, 수직 방향)으로 반도체 소자(예: 기판(102))의 기판에 대해 결정된다. 공간 관계를 설명하기 위한 동일한 개념이 본 개시의 전반에 걸쳐 적용된다.
접합형 반도체 소자(100)는 두 개의 반도체 구조체, 즉 접합 계면(158)에서 대면 방식으로 접합된 메모리 어레이 소자 칩(160) 및 주변 소자 칩(162)을 포함할 수 있다. 일부 실시예에서, 접합 계면(158)은 직접 접합 기술(예: 땜납 또는 접착제와 같은 중간 층을 사용하지 않고 표면들 사이에 접합 형성)로서 금속-금속 접합과 유전체-유전체 접합을 동시에 얻을 수 있는 하이브리드 접합("금속/유전체 하이브리드 접합"이라고도 함)의 결과로서 메모리 어레이 소자 칩(160)과 주변 소자 칩(162) 사이에 배치된다. 일부 실시예에서, 접합 계면(158)은 메모리 어레이 소자 칩(160)와 주변 소자 칩(162)이 만나서 접합되는 곳이다. 실제로, 접합 계면(158)은 메모리 어레이 소자 칩(160)의 하단 표면과 주변 소자 칩(162)의 하단 표면을 포함하는 일정한 두께를 갖는 층일 수 있다. 도 1에서 메모리 어레이 소자 칩(160)이 주변 소자 칩(162) 위에 배치되지만, 이들의 상대적 위치는 일부 실시예에서 반전될 수 있다. 예를 들어, 메모리 어레이 소자 칩(160)은 다른 접합형 반도체 소자에서 주변 소자 칩(162) 아래에 배치될 수 있다.
주변 소자 칩(162)은 기판(102) 상에 주변 소자 층(103)을 포함할 수 있다. 주변 소자 층(103)은 기판(102) 상에 형성된 주변 소자(예: 복수의 트랜지스터(104))를 포함할 수 있다. 트랜지스터(104)는 기판(102) "상에" 형성될 수 있으며, 여기서 각각의 트랜지스터(104)의 전체 또는 일부는 기판(102)(예: 기판(102)의 상단 표면 아래)에 및/또는 기판(102)에 직접 형성된다. 절연 영역(예: 얕은 트렌치 절연(shallow trench isolation, STI), 도시되지 않음) 도핑된 영역(예: 트랜지스터(104)의 소스 영역 및 드레인 영역, 도시되지 않음)이 기판(102)에 형성될 수 있다.
일부 실시예에서, 주변 소자 층(103)의 주변 소자로는 접합형 반도체 소자(100)의 작동을 용이하게 하기 위해 사용되는 임의의 적합한 디지털, 아날로그 및/또는 혼합 신호 주변 회로를 포함할 수 있다. 예를 들어, 주변 소자의 주변 소자 소자 층(103)은 페이지 버퍼, 디코더(예: 행 디코더 및 열 디코더), 감지 증폭기, 구동기, 전하 펌프, 전류 또는 전압 참조, 또는 회로의 임의의 능동 또는 수동 구성요소(예: 트랜지스터, 다이오드, 저항기 또는 커패시터) 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 주변 소자 층(103)의 주변 소자로는 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor, CMOS) 기술("CMOS 칩"으로도 알려짐)을 사용하여 기판(102) 상에 형성된다.
주변 소자 칩(162)은 주변 소자 층(103)과의 전기 신호 전송을 위해 주변 소자 층(103) 위에 인터커넥트 층(106)(여기서는 "주변 인터커넥트 층"이라고 함)을 포함할 수 있다. 주변 인터커넥트 층(106)은 횡 방향 인터커넥트 선(lateral interconnect line) 및 수직 인터커넥트 액세스 (비아) 콘택트(vertical interconnect access (via) contact)를 포함하는 복수의 인터커넥트(108)(여기에서는 "콘택트"이라고도 함)를 포함할 수 있다. 여기에서 사용되는 바와 같이, "인터커넥트"라는 용어는 MEOL(mid-end-of-line) 인터커넥트 및 BEOL(back-end-of-line) 인터커넥트와 같은, 임의의 적합한 유형의 인터커넥트를 광범위하게 포함할 수 있다. 아래에서 상세히 설명되는 바와 같이, 주변 인터커넥트 층(106)에서의 인터커넥트(108)는 주변 소자에 전기적으로 연결되는 기능적 인터커넥트를 포함할 수 있고, 선택적으로 주변 소자 층(103)의 임의의 주변 소자에 전기적으로 연결되지 않은 더미 인터커넥트를 더 포함할 수 있다. 주변 인터커넥트 층(106)은 인터커넥트 선과 비아 콘택트가 형성될 수 있는 하나 이상의 층간 유전체(interlayer dielectric, ILD) 층("금속간 유전체(intermetal dielectric, IMD) 층"으로도 알려짐)을 더 포함할 수 있다. 즉, 주변 인터커넥트 층(106)은 다수의 ILD 층에 인터커넥트(108)를 포함할 수 있다. 주변 인터커넥트 층(106) 내의 인터커넥트(108)는 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 주변 인터커넥트 층(106) 내의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전상수(low-k) 유전체 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다.
도 1에 도시된 바와 같이, 주변 소자 칩(162)은 접합 계면(158)에 그리고 주변 인터커넥트 층(106) 및 주변 소자 층(103) 위에 접합 층(111)을 더 포함할 수 있다. 접합 층(111)은 복수의 접합 콘택트(112) 및 접합 콘택트(112)를 전기적으로 절연하는 유전체(113)를 포함할 수 있다. 접합 콘택트(112)는 각각이 주변 소자 칩(162)과 메모리 어레이 소자 칩(160) 사이의 전기적 연결의 일부인 기능적 접합 콘택트(112-1)를 포함할 수 있다. 접합 콘택트(112)는 또한 각각이 주변 소자 칩(162)과 메모리 어레이 소자 칩(160) 사이의 전기적 연결의 일부가 아닌 더미 접합 콘택트(112-2)를 포함할 수 있다. 아래에서 상세히 설명하는 바와 같이, 더미 접합 콘택트(112-2)는 접합 계면(158)에서 접합 콘택트(112)의 국부 밀도를 증가시켜 접합 수율 및 강도를 증가시키는 데 사용될 수 있다. 접합 콘택트(112)는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 접합 층(111)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, low-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체(113)로 형성될 수 있다. 접합 층(111) 내의 접합 콘택트(112) 및 유전체(113)는 아래에서 상세히 설명되는 바와 같이 하이브리드 접합을 위해 사용될 수 있다.
일부 실시예에서, 메모리 어레이 소자 칩(160)은, 메모리 셀이 주변 소자 층(103) 위에 수직으로 각각 연장되는 NAND 메모리 스트링(114)의 어레이 형태로 제공되는 NAND 플래시 메모리 소자이다. 메모리 어레이 소자 층(120)은 도체 층(116) 및 유전체 층(118)(여기서는 "도체/유전체 층 쌍"이라고 함)을 각각 포함하는 복수의 쌍을 통해 수직으로 연장되는 NAND 메모리 스트링(114)을 포함한다. 적층된 도체/유전체 층 쌍은 여기서는 "메모리 스택"이라고도한다. 메모리 내의 도체 층(116) 및 유전체 층(118)은 수직 방향으로 교대로 적층될 수 있다.
도 1에 도시된 바와 같이, 각각의 NAND 메모리 스트링(114)은 반도체 채널(124) 및 유전체 층( "메모리 필름"으로도 알려짐)을 포함할 수 있다. 일부 실시예에서, 반도체 채널(124)은 비정질 실리콘, 폴리 실리콘 또는 단결정 실리콘과 같은, 실리콘을 포함한다. 일부 실시예에서, 메모리 필름은 터널링 층(tunneling layer)(126), 저장 층(storage layer)(128)("전하 트랩(charge trap)/저장 층"으로도 알려짐) 및 차단 층(blocking layer)(도시되지 않음)을 포함하는 복합 층(composite layer)이다. 각각의 NAND 메모리 스트링(114)은 실린더 형상(예: 기둥 형상)을 가질 수 있다. 반도체 채널(124), 터널링 층(126), 저장 층(128) 및 차단 층은 일부 실시예에 따라, 기둥의 중심으로부터 외부 표면을 향해 방사상으로 차례로 배열된다. 터널링 층(126)은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층(128)은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 고 유전상수(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다.
일부 실시예에서, NAND 메모리 스트링(114)은 복수의 제어 게이트(각각 워드 선의 일부임)를 더 포함한다. 메모리 스택 내의 도체 층(116) 각각은 NAND 메모리 스트링(114) 각각의 메모리 셀에 대해 제어 게이트로서 작용할 수 있다. 각각의 NAND 메모리 스트링(114)은 상부 단(upper end)에 소스 선택 게이트를 포함하고 하부 단(lower end)에 드레인 선택 게이트를 포함할 수 있다. 여기에서 사용된 바와 같이, 구성요소(예: NAND 메모리 스트링(114))의 "상부 단"은 y 방향으로 기판(102)으로부터 더 멀리 떨어져 있는 단이고, 구성요소(예: NAND 메모리 스트링(114))의 "하부 단"은 y 방향으로 기판(102)에 더 가까이 있는 단이다.
일부 실시예에서, 메모리 어레이 소자 칩(160)은 NAND 메모리 스트링(114) 위에 배치되고 그와 접촉하는 반도체 층(130)을 더 포함한다. 메모리 어레이 소자 층(120)은 반도체 층(130) 아래에 배치될 수 있다. 일부 실시예에서, 반도체 층(130)은 절연 영역에 의해 전기적으로 분리된 복수의 반도체 플러그(132)를 포함한다. 일부 실시예에서, 각각의 반도체 플러그(132)는 대응하는 NAND 메모리 스트링(114)의 상부 단에 배치되고 대응하는 NAND 메모리 스트링(114)의 드레인으로서 기능하고, 따라서 대응하는 NAND 메모리 스트링(114)의 일부로 간주될 수 있다. 반도체 플러그(132)는 단결정 실리콘을 포함한다. 반도체 플러그(132)는 p형 또는 n형 도펀트에 의해 완전히 도핑되거나, 부분적으로 (두께 방향 및/또는 폭 방향으로) 도핑되거나, 도핑되지 않을 수 있다.
일부 실시예에서, 메모리 어레이 소자 칩(160)은 하나 이상의 ILD 층에 형성되고 워드 선(예: 도체 층(116)) 및 NAND 메모리 스트링(114)과 같은, 메모리 어레이 소자 층(120)의 구성요소와 접촉하는 국부 인터커넥트(local interconnect)를 포함한다. 국부 인터커넥트는 워드 선 비아 콘택트(136), 소스 선 비아 콘택트(138) 및 비트 선 비아 콘택트(140)를 포함할 수 있다. 각각의 국부 인터커넥트는 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 워드 선 비아 콘택트(136)는 하나 이상의 ILD 층을 통해 수직으로 연장될 수 있다. 각각의 워드 선 비아 콘택트(136)는 대응하는 도체 층(116)과 접촉하여 접합형 반도체 소자(100)의 대응하는 워드 선을 개별적으로 주소지정할 수 있다. 각각의 소스 선 비아 콘택트(138)는 대응하는 NAND 메모리 스트링(114)의 소스와 접촉할 수 있다. 비트 선 비아 콘택트(140)는 하나 이상의 ILD 층을 통해 수직으로 연장할 수 있다. 각각의 비트 선 비아 콘택트(140)는 NAND 메모리 스트링(114)의 대응하는 반도체 플러그(132)(예: 드레인)에 전기적으로 연결되어 대응하는 NAND 메모리 스트링(114)을 개별적으로 주소지정할 수 있다.
주변 소자 칩(162)과 유사하게, 메모리 어레이 소자 칩(160)은 또한 NAND 메모리 스트링(114)과의 전기 신호 전송을 위한 인터커넥트 층을 포함할 수 있다. 도 1에 도시된 바와 같이, 메모리 어레이 소자 칩(160)은 메모리 어레이 소자 층(120) 아래에 인터커넥트 층(142)(여기서는 "어레이 인터커넥트 층"이라고 함)을 포함할 수 있다. 어레이 인터커넥트 층(142)은 하나 이상의 ILD 층에 인터커넥트 선 및 비아 콘택트를 포함하는 복수의 인터커넥트(144)를 포함할 수 있다. 아래에서 상세히 설명되는 바와 같이, 어레이 인터커넥트 층(142) 내의 인터커넥트(144)는 NAND 메모리 스트링(114)에 전기적으로 연결된 기능 인터커넥트를 포함할 수 있고, 선택적으로 메모리 어레이 소자 층(120) 내의 임의의 NAND 메모리 스트링(114)에 전기적으로 연결되지 않은 더미 인터커넥트를 더 포함할 수 있다 .
도 1에 도시된 바와 같이, 메모리 어레이 소자 칩(160)은 접합 계면(158)에 그리고 어레이 인터커넥트 층(142) 및 메모리 어레이 소자 층(120) 아래에 접합 층(147)을 더 포함할 수 있다. 접합 층(147)은 복수의 접합 콘택트(148) 및 접합 콘택트(148)를 전기적으로 절연하는 유전체(149)를 포함할 수 있다. 접합 콘택트(148)는 각각이 주변 소자 칩(162)과 메모리 어레이 소자 칩(160) 사이의 전기적 연결의 일부인 기능적 접합 콘택트(148-1)를 포함할 수 있다. 접합 콘택트(148)는 또한 각각이 주변 소자 칩(162)과 메모리 어레이 소자 칩(160) 사이의 어떠한 전기적 연결의 일부가 아닌 더미 접합 콘택트(148-2)를 포함할 수 있다. 아래에서 상세히 설명되는 바와 같이, 더미 접합 콘택트(148-2)는 접합 계면(158)에서 접합 콘택트(148)의 국부 밀도를 증가시켜 접합 수율 및 강도를 증가시키는 데 사용될 수 있다. 접합 콘택트(148)는 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 접합 층(147)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, low-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체(149)로 형성될 수 있다. 접합 층(147) 내의 접합 콘택트(148) 및 유전체(149)는 아래에서 상세히 설명되는 바와 같이 하이브리드 접합에 사용될 수 있다.
도 1에 도시된 바와 같이, 다른 인터커넥트 층(150)(여기서는 "BEOL 인터커넥트 층"이라고 함)은 메모리 어레이 소자 층(120) 위에 배치될 수 있고 하나 이상의 ILD 층 내의 인터커넥트 선(152) 및 비아 콘택트(154)과 같은, 인터커넥트를 포함할 수 있다. BEOL 인터커넥트 층(150)은 와이어 접합(wire bonding) 및/또는 인터포저(interposer)와의 접합을 위해 접합형 반도체 소자(100)의 상단 부분에 콘택트 패드(156) 및 재분배 층(redistribution layer)(도시되지 않음)을 더 포함할 수 있다. BEOL 인터커넥트 층(150) 및 어레이 인터커넥트 층(142)은 메모리 어레이 소자 층(120)의 반대 측에 형성될 수 있다. 일부 실시예에서, BEOL 인터커넥트 층(150) 내의 인터커넥트 선(152), 비아 콘택트(154) 및 콘택트 패드(156)는 접합형 반도체 소자(100)와 외부 회로 사이에 전기 신호를 전송할 수 있다.
도 1에 도시된 바와 같이, 접합 계면(158)은 접합 층들(111, 147) 사이에 형성될 수 있다. 일부 실시예에 따르면, 접합 콘택트(112)는 접합 계면(158)에서 접합 콘택트(148)와 접촉하고, 유전체(113)는 유전체(149)와 접촉한다. 일부 실시예에서, 기능적 접합 콘택트(112-1)와 기능적 접합 콘택트(148-1)의 쌍은 접합 계면(158)에서 서로 접촉하고, 기능적 접합 콘택트(112-1)와 기능적 접합 콘택트(148-1)의 쌍은 접합 계면(158)의 반대 측에서 인터커넥트(108)와 인터커넥터(144)의 쌍과 각각 접촉한다. 일부 실시예에서, 더미 접합 콘택트(112-2)와 더미 접합 콘택트(148-2)의 쌍도 또한 접합 계면(158)에서 서로 접촉한다. 하이브리드 접합을 위해 접합 계면(158)에서의 금속 밀도 및 균일성을 개선하기 위한 더미 접합 콘택트로서, 더미 접합 콘택트(112-2, 148-2)는 접합 계면(158)의 적어도 일 측에서 기능적 인터커넥트(예: 주변 인터커넥트 층(106) 및/또는 어레이 인터커넥트 층(142))와 분리되어 메모리 어레이 소자 칩(160)과 주변 소자 칩(162) 사이에 전기적 연결을 형성하는 것을 방지한다. 일부 실시예에서, 주변 인터커넥트 층(106)과 어레이 인터커넥트 층(142)은 NAND 메모리 스트링(114) 및 트랜지스터(104)에 전기적으로 연결되지 않는 더미 인터커넥트의 쌍과, 더미 접합 콘택트(112-2)와 더미 접합 콘택트(148-2)의 쌍은 메모리 어레이 소자 칩(16)과 주변 소자 칩(162) 사이에 전기적 연결을 형성하지 않고서, 접합 계면(158)의 반대 측에 있는 더미 인터커넥트의 쌍과 각각 접촉할 수 있다. 일부 실시예에서, 유전체(113)와 유전체(149)의 쌍도 또한 접합 계면(158)에서 서로 접촉한다.
도 2a 및 도 2b는 본 개시의 다양한 실시예에 따른, 더미 접합 콘택트를 포함하는 다양한 예시적인 접합형 반도체 소자의 단면을 나타낸다. 도 2a는 일부 실시예에 따른, 제1 반도체 구조체(202) 및 제2 반도체 구조체(204)를 포함하는 접합형 구조체(200)를 나타낸다. 도 2a에 도시된 바와 같이, 일부 실시예에 따르면, 제1 반도체 구조체(202)는 접합형 구조체(200)에서 제2 반도체 구조체(204) 아래에 배치되고 기판(206)을 포함한다. 제1 반도체 구조체(202)는 또한 기판(206) 위에 제1 소자 층(208)을 포함할 수 있다. 일부 실시예에서, 각각 위의 도 1에서 설명한 바와 같이, 제1 반도체 구조체(202)는 주변 소자 칩 또는 메모리 어레이 소자 칩이고, 제1 소자 층(208)은 주변 소자 또는 NAND 메모리 스트링을 포함한다. 유사하게, 제2 반도체 구조체(204)는 제2 소자 층(222)을 포함할 수 있다. 일부 실시예에서, 각각 위의 도 1에서 설명한 바와 같이, 제2 반도체 구조체(204)는 메모리 어레이 소자 칩 또는 주변 소자 칩이고, 제2 소자 층(222)는 NAND 메모리 스트링 또는 주변 소자를 포함한다. 접합형 구조체(200)는 제1 반도체 구조체(202)와 제2 반도체 구조체(204) 사이에 접합 계면(203)를 더 포함할 수 있다. 접합형 구조체(200)는 2D, 2.5D 또는 3D 아키텍처의, 논리 소자, 휘발성 메모리 소자(예: 동적 랜덤-액세스 메모리(DRAM) 및 정적 랜덤 액세스 메모리(SRAM)) 및 비휘발성 메모리 소자(예: 플래시 메모리)와 같은, 임의의 다른 적합한 반도체 소자를 포함할 수 있다.
제1 반도체 구조체(202)는 또한 제1 소자 층(208) 위에 제1 인터커넥트 층(210)을 포함할 수 있다. 일부 실시예에 따르면, 제1 인터커넥트 층(210)은 하나 이상의 ILD 층에 인터커넥트(212, 214)를 포함한다. 두 가지 유형의 인터커넥트(212, 214)가 그 기능에 따라 제1 인터커넥트 층(210)에 형성될 수 있다. 일부 실시예에서, 각각의 인터커넥트(212)는 접합 계면(203)을 가로 질러 그리고 제1 반도체 구조체(202)와 제2 반도체 구조체(204) 사이에 전기 신호를 전송하기 위해, 제1 반도체 구조체(202)의 제1 소자 층(208) 및 제2 반도체 구조체(204)의 제2 소자 층(222) 모두에 전기적으로 연결되는 기능적 MEOL 또는 BEOL 인터커넥트(예: 인터커넥트 선 또는 비아 콘택트)이다. 인터커넥트(214)는 제1 반도체 구조체(202) 내에서 전기 신호를 전송하기 위해, 제1 반도체 구조체(202)의 제1 소자 층(208)에는 전기적으로 연결되지만 제2 반도체 구조체(204)의 제2 소자 층(222)에는 전기적으로 연결되지 않는 기능적 MEOL 또는 BEOL 인터커넥트(예: 인터커넥트 선 또는 비아 콘택트)일 수 있다. 일부 실시예에서, 인터커넥트(214)는 제1 반도체 구조체(202)의 제1 소자 층(208)에 전기적으로 연결되지 않은 더미 인터커넥트이다. 제1 인터커넥트 층(210) 내의 인터커넥트(212, 214)는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 제1 인터커넥트 층(210) 내의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, low-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다.
제1 반도체 구조체(202)는 제1 인터커넥트 층(210) 위에 제1 접합 층(216)을 더 포함할 수 있다. 일부 실시예에 따르면, 제1 접합 층(216)은 하나의 ILD 층에 접합 콘택트(218, 220)를 포함한다. 제조 비용을 줄이기 위해, 제1 접합 층(216)은 단일 ILD 층에서 단일 패터닝 공정(예: 단 하나의 포토리소그래피 및 현상 공정을 포함함)에 의해 형성될 수 있다. 그 결과, 일부 실시예에서, 각각의 접합 콘택트(218 또는 220)는 명목상 동일한 임계 치수(예: 비아 콘택트의 직경)를 갖는다. 일부 실시예에서, 각각의 접합 콘택트(218 또는 220)는 이중 다마신 콘택트가 아니라 단일 다마신 콘택트이다. 제1 반도체 구조체(202)와 제2 반도체 구조체(204) 사이의 전기적 연결의 일부인지 여부에 따라 두 가지 유형의 접합 콘택트(218, 220) 가 제1 접합 층(216)에 형성될 수 있다. 일부 실시예에서, 각각의 접합 콘택트(218)는 접합 계면(203)을 가로지르고 제1 반도체 구조체(202)와 제2 반도체 구조체(204) 사이의 전기적 연결의 일부인 기능적 접합 콘택트이다. 일부 실시예에서, 접합 콘택트(220)는 접합 계면(203)를 가로지르고 제1 반도체 구조체(202)와 제2 반도체 구조체(204) 사이의 전기적 연결의 일부가 아닌 더미 접합 콘택트이다. 제1 접합 층(216) 내의 접합 콘택트(218, 220)은 W, Co, Cu, Al 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 일부 실시예에서, 접합 콘택트(218, 220)는 하이브리드 접합을 위해 Cu로 만들어진다.
전술한 바와 같이, 접합 콘택트의 밀도는 하이브리드 접합에 영향을 미칠 수 있다. 전기적 상호연결에 필요한 기능적 접합 콘택트(218)에 더하여, 제1 접합 층(216)에 더미 접합 콘택트(220)를 추가함으로써 하이브리드 접합 수율 및 강도를 개선하기 위해 접합 콘택트의 밀도를 증가시킬 수 있다. 일부 실시예에서, 제1 접합 층(216)의 접합 콘택트 밀도를 최대화하기 위해, 인터커넥트(212)와 인터커넥트(214) 각각은 접합 콘택트(218)와 접합 콘택트(220) 각각과 접촉한다. 예를 들어, 제1 인터커넥트 층(210) 내의 인터커넥트(212) 및 인터커넥트(214)와 제1 접합 층(216) 내의 접합 콘택트(218) 및 접합 콘택트(220)는 일대일 매핑 관계를 가지며, 제1 접합 층(216) 내의 접합 콘택트(218) 및 접합 콘택트(220)의 개수는 제1 인터커넥트 층(210)의 인터커넥트(212) 및 인터커넥트(214)의 개수와 동일하다. 각각의 인터커넥트(212 또는 214)는 대응하는 접합 콘택트(218 또는 220)를 형성하기 위한 에칭 정지 층(etch stop layer)으로 작용할 수 있다. 일부 실시예에 따르면, 인터커넥트(212, 214)가 아래에 없는 영역에서는, 에칭 정지층이 아래에 없기 때문에 접합 콘택트(218 또는 220)가 형성되지 않는다(또 제1 접합 층(216) 내의 모든 접합 콘택트(218, 220)가 단일 패터닝 공정으로 형성된다).
제1 접합 층(216)은 접합 콘택트(218)와 접합 콘택트(220) 사이에서 이들을 전기적으로 절연하는 유전체(221)를 더 포함할 수 있다. 제1 접합 층(216) 내의 유전체(221)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, low-k 유전체 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 유전체(221)는 하이브리드 접합을 위해 실리콘 산화물로 만들어진다.
접합 계면(203)의 반대 측에, 제2 반도체 구조체(204)는 또한 제2 소자 층(222) 아래에 제2 인터커넥트 층(224)을 포함할 수 있다. 일부 실시예에 따르면, 제2 인터커넥트 층(224)은 하나 이상의 ILD 층에 인터커넥트(226, 228)를 포함한다. 두 가지 유형의 인터커넥트(226, 228)가 그 기능에 따라 제2 인터커넥트 층(224)에 형성될 수 있다. 일부 실시예에서, 각각의 인터커넥트(226)는 접합 계면(203)을 가로 질러 그리고 제1 반도체 구조체(202)와 제2 반도체 구조체(204) 사이에 전기 신호를 전송하기 위해, 제1 반도체 구조체(202)의 제1 소자 층(208) 및 제2 반도체 구조체(204)의 제2 소자 층(222) 모두에 전기적으로 연결되는 기능적 MEOL 또는 BEOL 인터커넥트(예: 인터커넥트 선 또는 비아 콘택트)이다. 인터커넥트(228)는 제2 반도체 구조체(204) 내에서 전기 신호를 전송하기 위해, 제2 반도체 구조체(204)의 제2 소자 층(222)에는 전기적으로 연결되지만 제1 반도체 구조체(202)의 제1 소자 층(208)에는 전기적으로 연결되지 않는 기능적 MEOL 또는 BEOL 인터커넥트(예: 인터커넥트 선 또는 비아 콘택트)일 수 있다. 일부 실시예에서, 인터커넥트(228)는 제2 반도체 구조체(204)의 제2 소자 층(222)에 전기적으로 연결되지 않은 더미 인터커넥트이다. 제2 인터커넥트 층(228) 내의 인터커넥트(226, 228)는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 제2 인터커넥트 층(224) 내의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, low-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다.
제2 반도체 구조체(204)는 제2 인터커넥트 층(224) 아래에 제2 접합 층(230)을 더 포함할 수 있다. 일부 실시예에 따르면, 제2 접합 층(230)은 두 개의 ILD 층에 접합 콘택트(232, 234, 236)를 포함한다. 제1 접합 층(216)과 달리, 제2 접합 층(230)은 두 가지 패터닝 공정(예: 두 포토리소그래피 및 현상 공정)에 의해 형성될 수 있다. 그 결과, 제2 접합 층(230) 내의 접합 콘택트(232, 234, 236)는 다양한 디자인으로 형성될 수 있다. 일부 실시예에서, 접합 콘택트(232)는 이중 다마신 콘택트인 반면, 접합 콘택트(234, 236)는 단일 다마신 콘택트이다. 예를 들어, 두 가지 패터닝 공정에 의해, 접합 콘택트(232)는 하나의 ILD 층에서 제1 임계 치수를 갖는 제1 부분(232-1) 및 다른 ILD 층에서 제1 임계 치수와는 다른 제2 임계 치수를 갖는 제2 부분(232-2)을 포함할 수 있다. 도 2a에 도시된 바와 같이, 접합 콘택트(232)의 제1 부분(232-1)은 제2 인터커넥트 층(224) 내의 대응하는 인터커넥트(226)와 접촉할 수 있고, 접합 콘택트(232)의 제2 부분(232-2)은 접합 계면(203)의 반대 측에 있는 대응하는 접합 콘택트(218)와 접촉할 수 있다. 따라서 접합 콘택트(232)는 제2 인터커넥트 층(224) 내의 대응하는 인터커넥트(226)와 접촉할 수 있다. 대조적으로, 접합 콘택트(234) 및 접합 콘택트(236)는 각각 제2 인터커넥트 층(224) 내의 임의의 인터커넥트와 접촉하는 제1 부분을 포함하지 않으므로, 제2 인터커넥트 층(224) 내의 인터커넥트(226, 228)와 분리되어 있다.
두 가지 유형의 접합 콘택트(232, 234, 236)가 그것이 제1 반도체 구조체(202)와 제2 반도체 구조체(204) 사이의 전기적 연결의 일부인지 여부에 따라 제2 접합 층(230)에 형성될 수 있다. 일부 실시예에서, 각각의 접합 콘택트(232)는 접합 계면(203)을 가로지르고 제1 반도체 구조체(202)와 제2 반도체 구조체(204) 사이의 전기적 연결의 일부인 기능적 접합 콘택트이다. 일부 실시예에서, 접합 콘택트(234) 또는 접합 콘택트(236)는 접합 계면(203)을 가로지르고 제1 반도체 구조체(202)와 제2 반도체 구조체(204) 사이의 전기적 연결의 일부가 아닌 더미 접합 콘택트이다. 제2 접합 층(230) 내의 접합 콘택트(232, 234, 236)는 W, Co, Cu, Al 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 일부 실시예에서, 접합 콘택트(232, 234, 236)는 하이브리드 접합을 위해 Cu로 만들어진다.
전술한 바와 같이, 접합 콘택트의 밀도는 하이브리드 접합에 영향을 미칠 수 있다. 전기적 상호연결에 필요한 기능적 접합 콘택트(232)에 더하여, 제2 접합 층(230)에 더미 접합 콘택트(234)를 추가함으로써 하이브리드 접합 수율 및 강도를 개선하기 위해 접합 콘택트의 밀도를 증가시킬 수 있으며, 이는 접합 계면(203)에서 대응하는 더미 접합 콘택트(220)와 Cu-Cu 융합 접합을 형성할 수 있다. 경우에 따라서는, 제2 접합 층(230) 내의 더미 접합 콘택트(236)는 에칭 정지 층으로서 작용하는 제1 인터커넥트 층(210)에 인터커넥트가 아래에 없기 때문에 접합 계면(203)의 반대 측에 있는 제1 접합 층(216)에 대응하는 더미 접합 콘택트를 갖지 않을 수 있다. 그 결과, 더미 접합 콘택트(236)와 유전체(221) 사이에도 Cu-SiO2 결합이 형성될 수 있다. 즉, 일부 실시예에 따르면, 제1 접합 층(216) 내의 접합 콘택트(218) 또는 접합 콘택트(220)는 각각 접합 계면(203)을 가로 질러 제2 접합 층(230) 내의 접합 콘택트(232) 또는 접합 콘택트(234)와 각각 접촉하는 반면, 제2 접합 층(230) 내의 하나 이상의 접합 콘택트(예: 더미 접합 콘택트(236))는 제1 접합 층(216) 내의 임의의 접합 콘택트와 접촉하지 않는다. 따라서, 일부 실시예에서, 제2 접합 층(230) 내의 접합 콘택트(232, 234, 236)의 수는 제1 접합 층(216) 내의 접합 콘택트(218, 220)의 수보다 많다.
제2 접합 층(230)은 접합 콘택트(232, 234, 236)들 사이에 유전체(237)를 더 포함할 수 있다. 제2 접합 층(230) 내의 유전체(237)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, low-k 유전체 또는 이들의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 유전체(237)는 하이브리드 접합을 위해 실리콘 산화물로 만들어진다.
도 2a에 도시된 바와 같이, 접합형 구조체(200)에서, 기능적 접합 콘택트(218)와 기능적 접합 콘택트(232)의 쌍은 인터커넥트(212)와 인터커넥트(226)의 쌍과의 전기적으로 연결을 위해, 접합 계면(203)에서 서로 접촉할 수 있고, 또한 접합 계면(203)의 반대 측에 있는 인터커넥트(212)와 인터커넥트(226)의 쌍과 접촉할 수 있다. 따라서, 본 발명의 일부 실시예에 따르면, 기능적 접합 콘택트(218)와 기능적 접합 콘택트(232)의 쌍도 또한 접합 면(203)에서 고강도 Cu-Cu 융합 접합을 형성한다. 반면에, 일부 실시예에서, 더미 접합 콘택트(220)와 더미 접합 콘택트(234)의 쌍도 접합 계면(203)에서 서로 접촉하여 접합 계면(203)에서 고강도 Cu-Cu 융합 접합을 형성한다. 일부 실시예에 따르면, 더미 접합 콘택트(220)와 더미 접합 콘택트(234)의 쌍은 접합 계면(203)의 일측에서 (더미 접합 콘택트(220)에 의해) 인터커넥트(214)와 접촉하지만 접합 계면(203)의 반대 측에서 임의의 인터커넥트(226) 또는 인터커넥트(228)와 분리되어서, 접합 계면(203)을 가로지르는 인터커넥트 사이에 전기적 연결을 형성하는 것을 피할 수 있다. 일부 실시예에서, 적어도 하나의 더미 접합 콘택트(236)는 접합 계면(203)에서 임의의 접합 콘택트(218) 또는 접합 콘택트(220)와 분리되고, 따라서 더미 접합 콘택트(236)와 유전체의 쌍은 접합 계면(203)에서 Cu-SiO2 결합을 형성한다. 일부 실시예에서, 제1 접합 층(216)과 제2 접합 층(230)이 나머지 부분, 예컨대 유전체(221)와 유전체(237)는 접합 계면(203)에서 SiO2-SiO2 공유 결합을 형성한다.
도 2b는 제1 반도체 구조체(202) 및 제2 반도체 구조체(204) 내의 구성요소의 상대적 수직 위치가 전환되는 것을 제외하고는 도 2a에 도시된 접합형 구조체(200)와 유사한 접합형 구조체(201)를 도시한다. 다시 말해, 접합형 구조체(200)(기판(206 제외))는 접합형 구조체(201)가 되도록 접합 면(203)을 따라 수직으로 뒤집힐 수 있다. 그럼에도 불구하고, 더미 접합 콘택트가 접합형 구조체(200) 및 접합형 구조체(201)에 추가되어 접합 계면(203)에서 접합 콘택트 밀도 (및 일부실시예에서는 Cu-Cu 융합 접합)를 증가시켜 더 나은 접합 성능을 달성할 수 있다. 더미 접합 콘택트의 설계 및 배열은 더미 접합 콘택트를 형성할 때 전체 패터닝 공정의 감소를 수용할 수 있어 제조 비용을 절감할 수 있다. 예를 들어, 접합 계면(203)의 일 측에서, 접합 콘택트는 단일 패터닝 공정에 의해 형성된 모두 단일 다마신 콘택트일 수 있다.
도 3은 본 개시의 일부 실시예에 따른 더미 접합 콘택트 및 더미 인터커넥트를 포함하는 예시적인 접합형 구조체(300)의 단면을 나타낸다. 접합 계면의 일 측에서만 접합 콘택트가 단일 패터닝 공정에 의해 형성된 단일 다마신 콘택트인 접합형 구조체(200) 및 접합형 구조체(201)와는 달리, 도 3의 접합형 구조체(300)에서, 제1 반도체 구조체(302)와 제2 반도체 구조체(304) 사이의 접합 계면(303)의 양측의 접합 콘택트는 단일 패터닝 공정에 의해 형성된 단일 다마신 콘택트일 수 있다. 접합 콘택트를 형성하기 위한 패터닝 공정의 수를 더 줄임으로써, 제조 비용을 더욱 줄일 수 있다.
도 3에 도시된 바와 같이, 일부 실시예에 따르면, 제1 반도체 구조체(302)는 접합형 구조체(300)에서 제2 반도체 구조체(304) 아래에 배치되고 기판(306)을 포함한다. 제1 반도체 구조체(302)는 또한 기판(306) 위에 제1 소자 층(308)을 포함할 수 있다. 일부 실시예에서, 제1 반도체 구조체(302)는 주변 소자 칩 또는 메모리 어레이 소자 칩이고, 각각, 도 1에서 전술한 바와 같이, 제1 소자 층(308)은 주변 소자 또는 NAND 메모리 스트링을 포함한다. 유사하게, 제2 반도체 구조체(304)는 제2 소자 층(322)을 포함할 수 있다. 일부 실시예에서, 제2 반도체 구조체(304)는 메모리 어레이 소자 칩 또는 주변 소자 칩이고, 각각, 도 4에서 전술한 바와 같이, 제2 소자 층(322)은 NAND 메모리 스트링 또는 주변 소자를 포함한다.
제1 반도체 구조체(302)는 또한 제1 소자 층(308) 위에 제1 인터커넥트 층(310)을 포함할 수 있다. 일부 실시예에 따르면, 제1 인터커넥트 층(310)은 하나 이상의 ILD 층에 인터커넥트(312, 314)를 포함한다. 두 가지 유형의 인터커넥트(312, 314)는 그 기능에 따라 제1 인터커넥트 층(310)에 형성될 수 있다. 일부 실시예에서, 각각의 인터커넥트(312)는 접합 계면(303)을 가로지르고 제1 반도체 구조체(302)와 제2 반도체 구조체(304) 사이에 전기 신호를 전송하기 위해, 제1 반도체 구조체(302)의 제1 소자 층(308) 및 제2 반도체 구조체(304)의 제2 소자 층(322) 모두에 전기적으로 연결되는 기능적 MEOL 또는 BEOL 인터커넥트(예: 인터커넥트 선 또는 비아 콘택트)이다. 일부 실시예에서, 각각의 인터커넥트(314)는 제1 반도체 구조체(302)의 제1 소자 층(308)( 및 예를 들어 그 내부의 주변 소자 또는 NAND 메모리 스트링)에 전기적으로 연결되지 않는 더미 인터커넥트이다. 아래에서 상세히 설명되는 바와 같이, 더미 인터커넥트(314)가 제1 인터커넥트 층(310)에 추가되어 더 많은 더미 접합 콘택트가 그 위 형성될 수 있도록 하므로, 접합 인터커넥트에서 접합 콘택트 밀도를 더욱 증가시킬 수 있다. 제2 인터커넥트 층(310) 내의 인터커넥트(312, 314)는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 제1 인터커넥트 층(310) 내의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, low-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다.
일부 실시예에 따르면, 제1 반도체 구조체(302)는 제1 인터커넥트 층(310) 위에 제1 접합 층(316)을 더 포함할 수 있다. 제1 접합 층(316)은 하나의 ILD 층에 접합 콘택트(318, 320)를 포함한다. 제조 비용을 줄이기 위해, 제1 접합 층(316)은 단일 ILD 층에서 단일 패터닝 공정(예: 단 하나의 포토리소그래피 및 현상 공정을 포함함)에 의해 형성될 수 있다. 그 결과, 일부 실시예에서, 각각의 접합 콘택트(318 또는 320)는 명목상 동일한 임계 치수(예: 비아 콘택트의 직경)를 갖는다. 일부 실시예에서, 각각의 접합 콘택트(318 또는 320)은 이중 다마신 콘택트가 아니라, 단일 다마신 콘택트이다. 제1 반도체 구도체(302)와 제2 반도체 구조체(304) 사이의 전기적 연결의 일부인지 여부에 따라 두 가지 유형의 접합 콘택트(318, 320)가 제1 접합 층(316)에 형성될 수 있다. 일부 실시예에서, 각각의 접합 콘택트(318)는 접합 계면(303)을 가로지르고 제1 반도체 구도체(302)와 제2 반도체 구조체(304) 사이의 전기적 연결의 일부인 대응하는 기능적 인터커넥트(312)와 접촉한다. 일부 실시예에서, 접합 콘택트(320)는 접합 계면(303)을 가로지르고 제1 반도체 구도체(302)와 제2 반도체 구조체(304) 사이의 전기적 연결의 일부가 아닌 대응하는 더미 인터커넥트(314)와 접촉하는 더미 접합 콘택트이다. 제1 접합 층(316)의 접합 콘택트(318, 320)는 W, Co, Cu, Al 또는 이들의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 일부 실시예에서, 접합 콘택트(318, 320)는 하이브리드 접합을 위해 Cu로 만들어 진다.
전술한 바와 같이, 접합 콘택트의 밀도는 하이브리드 접합에 영향을 미칠 수 있다. 전기적 상호연결에 필요한 기능적 접합 콘택트(318)에 더하여, 제1 인터커넥트 층(310)에 더미 인터커넥트(314) 및 제1 접합 층(316)에 대응하는 더미 접합 콘택트(320)를 추가함으로써 하이브리드 접합 수율 및 강도를 개선하기 위해 접합 콘택트의 밀도를 증가시킬 수 있다. 일부 실시예에서, 제1 접합 층(316)의 접합 콘택트 밀도를 최대화하기 위해, 인터커넥트(312)와 인터커넥트(314) 각각은 접합 콘택트(318)와 접합 콘택트(320) 각각과 접촉한다. 예를 들어, 제1 인터커넥트 층(310) 내의 인터커넥트(312) 및 인터커넥트(314)와 제1 접합 층(316) 내의 접합 콘택트(318) 및 접합 콘택트(320)는 일대일 매핑 관계를 가지며, 제1 접합 층(316) 내의 접합 콘택트(318) 및 접합 콘택트(320)의 개수는 제1 인터커넥트 층(310) 내의 인터커넥트(312) 및 인터커넥트(314)의 개수와 동일하다. 각각의 인터커넥트(312 또는 314)는 대응하는 접합 콘택트(318 또는 320)를 형성하기 위한 에칭 정지 층으로 작용할 수 있다. 일부 실시예에 따르면, 인터커넥트(312, 314)가 아래에 없는 영역에서는, 에칭 정지 층이 아래에 없기 때문에 접합 콘택트(218 또는 220)가 형성되지 않는다(또 제1 접합 층(316) 내의 모든 접합 콘택트(318, 320)가 단일 패터닝 공정으로 형성된다).
제1 접합 층(316)은 접합 콘택트(318)와 접합 콘택트(320) 사이에서 이들을 전기적으로 절연하는 유전체(321)를 더 포함할 수 있다. 제1 접합 층(316) 내의 유전체(321)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, low-k 유전체 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 유전체(321)는 하이브리드 접합을 위해 실리콘 산화물로 만들어진다.
접합 계면(303)의 반대 측에, 제2 반도체 구조체(304)는 또한 제2 소자 층(322) 아래에 제2 인터커넥트 층(324)을 포함할 수 있다. 일부 실시예에 따르면, 제2 인터커넥트 층(324)은 하나 이상의 ILD 층에 인터커넥트(326, 328)를 포함한다. 두 가지 유형의 인터커넥트(326, 328)가 그 기능에 따라 제2 인터커넥트 층(324)에 형성될 수 있다. 일부 실시예에서, 각각의 인터커넥트(326)는 접합 계면(303)을 가로지르고 제1 반도체 구조체(302)와 제2 반도체 구조체(304) 사이에 전기 신호를 전송하기 위해, 제1 반도체 구조체(302)의 제1 소자 층(308) 및 제2 반도체 구조체(304)의 제2 소자 층(322) 모두에 전기적으로 연결되는 기능적 MEOL 또는 BEOL 인터커넥트(예: 인터커넥트 선 또는 비아 콘택트)이다. 일부 실시예에서, 각각의 인터커넥트(328)는 제2 반도체 구조체(304)의 제2 소자 층(322)( 및 예를 들어 그 내부의 주변 소자 또는 NAND 메모리 스트링 등)에 전기적으로 연결되지 않은 더미 인터커넥트이다. 아래에서 상세히 설명되는 바와 같이, 더미 인터커넥트(328)가 제2 인터커넥트 층(324)에 추가되어 그 위에 더 많은 더미 접합 콘택트가 형성될 수 있도록 하므로, 접합 계면(303)에서의 접합 콘택트 밀도를 더욱 증가시킬 수 있다. 제2 인터커넥트 층(324) 내의 인터커넥트(326, 328)는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 제2 인터커넥트 층(324) 내의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, low-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다.
제2 반도체 구조체(304)는 제2 인터커넥트 층(324) 아래에 제2 접합 층(330)을 더 포함할 수 있다. 일부 실시예에 따르면, 두 개의 ILD 층을 갖는 도 2a 및 도 2b에서의 제2 접합 층(230)과 달리, 제2 접합 층(330)은 하나의 ILD 층에 접합 콘택트(332, 334)를 포함한다. 제조 비용을 줄이기 위해, 제2 접합 층(330)은 접합 계면의 반대 측에 있는 제1 접합 층(316)과 마찬가지로 단일 ILD 층에서 단일 패터닝 공정(예: 단 하나의 포토리소그래피 및 현상 공정을 포함함)에 의해 형성될 수 있다. 그 결과, 일부 실시예에서, 각각의 접합 콘택트(332 또는 334)는 명목상 동일한 임계 치수(예: 비아 콘택의 직경)를 갖는다. 그 결과, 일부 실시예에서, 각각의 접합 콘택트(332 또는 334)는 이중 다마신 콘택트이 아니라, 단일 다마신 콘택트이다. 두 가지 유형의 접합 콘택트(332, 334)가 그것이 제1 반도체 구조체(302)와 제2 반도체 구조체(304) 사이의 전기적 연결의 일부인지 여부에 따라 제2 접합 층(330)에 형성될 수 있다. 일부 실시예에서, 각각의 접합 콘택트(332)는 대응하는 기능적 인터커넥트(326)과 접촉하고 또한 접합 계면(303)을 가로지르고 제1 반도체 구조체(302)와 제2 반도체 구조체(304) 사이의 전기적 연결의 일부인 기능적 접합 콘택트이다. 일부 실시예에서, 접합 콘택트(334)는 대응하는 더미 인터커넥트(328)와 접촉하고 또한 접합 계면(303)을 가로지르고 제1 반도체 구조체(302)와 제2 반도체 구조체(304) 사이의 전기적 연결의 일부가 아닌 더미 접합 콘택트이다. 제2 접합 층(330) 내의 접합 콘택트(332, 334)는 W, Co, Cu, Al 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 일부 실시예에서, 접합 콘택트(332, 334)는 하이브리드 접합을 위해 Cu로 만들어진다.
전술한 바와 같이, 접합 콘택트의 밀도는 하이브리드 접합에 영향을 미칠 수 있다. 전기적 상호연결에 필요한 기능적 접합 콘택트(332)에 더하여, 제2 인터커넥트 층(324)에 더미 인터커넥트(328)를 그리고 제2 접합 층(330)에 더미 접합 콘택트(334)를 추가함으로써 하이브리드 접합 수율 및 강도를 개선하기 위해 접합 콘택트의 밀도를 증가시킬 수 있다. 일부 실시예에서, 제2 접합 층(330)의 접합 콘택트 밀도를 최대화하기 위해, 인터커넥트(326)와 인터커넥트(328) 각각은 접합 콘택트(332)와 접합 콘택트(334) 각각과 접촉한다. 예를 들어, 제2 인터커넥트 층(324) 내의 인터커넥트(326) 및 인터커넥트(328)와 제2 접합 층(330) 내의 접합 콘택트(332) 및 접합 콘택트(334)는 일대일 매핑 관계를 가지며, 제2 접합 층(330) 내의 접합 콘택트(332) 및 접합 콘택트(334)의 개수는 제2 인터커넥트 층(324) 내의 인터커넥트(326) 및 인터커넥트(328)의 개수와 동일하다. 각각의 인터커넥트(326 또는 328)는 대응하는 접합 콘택트(332 또는 334)를 형성하기 위한 에칭 정지 층으로 작용할 수 있다. 일부 실시예에 따르면, 인터커넥트(326, 328)가 아래에 없는 영역에서는, 에칭 정지 층이 아래에 없기 때문에 접합 콘택트(332 또는 334)가 형성되지 않는다(또 제2 접합 층(330) 내의 모든 접합 콘택트(322)가 단일 패터닝 공정으로 형성된다).
제2 접합 층(330)은 접합 콘택트(332)과 접합 콘택트(334) 사이에 이들을 전기적으로 분리하는 유전체(335)를 더 포함할 수 있다. 제2 접합 층(330) 내의 유전체(335)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, low-k 유전체 또는 이들의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 유전체(335)는 하이브리드 접합을 위해 실리콘 산화물로 만들어진다.
제2 접합 층(230)(두 가지 패터닝 공정에 의해 형성됨)의 접합 콘택트의 개수가 제1 접합 층(216)(단일 패터닝 공정에 의해 형성됨)의 접합 콘택트의 개수보다 많을 수 있는 도 2a 및 도 2b와는 달리, 도 3에서, 제2 접합 층(330)(단일 패터닝 공정에 의해 형성됨)의 접합 콘택트(332, 334)의 개수는 제1 접합 층(316)(단일 패터닝 공정에 의해 형성됨)의 접합 콘택트의 개수와 동일하다. 제1 접합 층(316) 내의 접합 콘택트(318 또는 320) 각각은 접합 계면(303)에서 제2 접합 층(330) 내의 접합 콘택트(332 또는 334) 각각과 접촉할 수 있다. 다시 말해, 일부 실시예에 따르면, 접합 계면(303)의 반대 측에 있는 접합 컨택트들은 일대일 매핑 관계를 갖는다. 기능적 접합 콘택트(318)과 기능적 접합 콘택트(332)가 쌍을 이루고 더미 접합 콘택트(320)와 더미 접합 콘택트(334)도 쌍을 이루기 때문에, 예를 들어 Cu-SiO2 결합을 형성하기 위해 어떠한 접합 콘택트도 유전체(321) 또는 유전체(335)와 쌍을 이룰 수 없다. 결과적으로, 고강도 Cu-Cu 접합의 개수는 접합 성능을 개선하기 위해 접합 계면(303)에서 더 증가될 수 있다.
도 3에 도시된 바와 같이, 접합형 구조체(300)에서, 기능적 접합 콘택트(318)와 기능적 접합 콘택트(332)의 쌍은 접합 계면(303)에서 서로 접촉할 수 있고, 또한 기능적 인터커넥트(312)와 기능적 인터커넥트(326)의 쌍을 전기적으로 연결하기 위해, 접합 계면(303)의 반대 측에 있는 기능적 인터커넥트(312)와 기능적 인터커넥트(326)의 쌍과 각각 접촉한다. 따라서, 기능적 인터커넥트(312)와 기능적 인터커넥트(326)의 쌍 사이에 전기적 연결이 형성될 수 있다. 일부 실시예에 따르면, 기능적 접합 콘택트(318)와 기능적 접합 콘택트(332)의 쌍은 또한 접합 계면(303)에서 고강도 Cu-Cu 융합 접합을 형성한다. 한편, 일부 실시예에서, 더미 접합 콘택트(320)와 더미 접합 콘택트(334)의 쌍은 접합 계면(303)에서 서로 접촉하여 접합 계면(303)에서도 고강도 Cu-Cu 융합 접합을 형성한다. 일부 실시예에 따르면, 더미 접합 콘택트(320)와 더미 접합 콘택트(334)의 쌍은 접합 계면(303)의 반대 측에 있는 더미 인터커넥트(314)와 더미 인터커넥트(328)의 쌍과 접촉한다. 일부 실시예에서, 제1 접합 층(316) 및 제2 접합 층(330)의 나머지 영역, 예를 들어 유전체(321) 및 유전체(335)는 접합 계면(303)에서 SiO2-SiO2 공유 결합을 형성한다.
접합 계면(303)의 양측에 더미 인터커넥트(314, 328)를 도입함으로써, 더미 접합 콘택트(320, 332)를 배열하는 유연성이 증가될 수 있다. 일부 실시예에서, 하이브리드 접합 수율 및 강도를 더욱 증가시키기 위해, 접합 계면(303)의 각 측에서 접합 콘택트는 평면도(도시되지 않음)에서 접합 계면(303)에 명목상 균일하게 배치된다. 일부 실시예에서, 접합 콘택트의 국부 밀도 및/또는 전체 밀도는 그에 따라 쌍을 이룬 더미 인터커넥트와 더미 콘택트를 추가함으로써 접합형 구조체(300)의 다양한 디자인을 수용하도록 조정될 수 있다.
접합형 구조체(200, 201, 또는 300)는 예를 들어, 2D, 2.5D 또는 3D 아키텍처의, 논리 소자, 휘발성 메모리 소자(예: 동적 랜덤 액세스 메모리(DRAM) 및 정적 랜덤 액세스 메모리(SRAM)) 및 비휘발성 메모리 소자(예: 플래시 메모리)와 같은, 임의의 적합한 반도체 소자를 형성하기 위해 소자 층(들), 인터커넥트 층(들) 및 기판(들)과 같은, 다른 구조체를 포함하거나 이와 결합될 수 있음이 이해된다.
도 4a 및 4b는 본 개시의 일부 실시예에 따른 더미 접합 콘택트를 포함하는 제1 반도체 구조체를 형성하는 예시적인 제조 공정을 도시한다. 도 5a∼도 5c는 본 개시의 일부 실시예에 따른 더미 접합 콘택트를 포함하는 제2 반도체 구조체를 형성하는 예시적인 제조 공정을 나타낸다. 도 6은 본 개시의 일부 실시예에 따른, 제1 반도체 구조체 및 제2 반도체 구조체를 접합하는 예시적인 제조 공정을 나타낸다. 도 10은 본 개시의 일부 실시예에 따른 더미 접합 콘택트를 포함하는 예시적인 접합형 반도체 소자를 형성하는 방법의 흐름도이다. 도 4∼도 6 및 도 10에 나타낸 접합형 반도체 소자의 예는 도 2a 및 도 2b에 나타낸 접합형 구조체(200, 201)를 포함한다. 도 4∼도 6 및 도 10을 함께 설명한다. 방법(1000)에 도시된 작업(operation)은 모든 작업을 총망라하는 것이 아니며 예시된 작업들의 이전, 이후 또는 사이에 다른 작업이 수행될 수 있다는 것음을 이해할 수 있다. 또한, 작업 중 일부는 동시에 수행될 수 있거나, 도 4∼도 6 및 도 10에 도시된 것과 다른 순서로 수행될 수도 있다.
도 10에 도시된 바와 같이, 방법(1000)은 작업 1002에서 시작하며, 복수의 제1 인터커넥트를 포함하는 제1 인터커넥트 층이 제1 기판 위에 형성된다. 제1 기판은 실리콘 기판일 수 있다. 일부 실시예에서, 제1 소자 층은 제1 인터커넥트 층을 형성하기 전에 제1 기판과 제1 인터커넥트 층 사이에 형성된다. 제1 소자 층은 NAND 메모리 스트링 또는 주변 소자를 포함할 수 있다.
도 4a에 나타낸 바와 같이, 제1 소자 층(404)은 실리콘 기판(402) 위에 형성된다. 일부 실시예에서, 제1 소자 층(404)은, 포토리소그래피, 건식/습식 에칭, 박막 증착, 열 성장, 주입, CMP 및 기타 적합한 공정을 포함하지만 이에 한정되지 않는 복수의 공정에 의해 실리콘 기판(402) 상에 형성된 복수의 트랜지스터(도시되지 않음)를 포함하는 주변 소자 층이다.
일부 실시예에서, 제1 소자 층(404)은 각각 실리콘 기판(402) 상에 형성된 메모리 스택(도시되지 않음)을 통해 수직으로 연장되는 복수의 NAND 메모리 스트링(도시되지 않음)을 포함하는 메모리 어레이 소자 층이다. 메모리 스택을 형성하기 위해, 도 1에 도시된 바와 같이, 희생 층(예: 실리콘 질화물) 및 유전층(예: 실리콘 산화물)의 교번 스택(alternating stack)을 포함하는 유전체 스택은 CVD, 물리 기상 증착(physical vapor deposition, PVD), 원자 층 증착(atomic layer deposition , ALD) 또는 이들의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 실리콘 기판(402) 상에 형성될 수 있다. 그 다음, 메모리 스택은 게이트 교체 공정, 즉 유전체 스택 내의 희생 층을 도체 층으로 교체함으로써 실리콘 기판(402) 상에 형성될 수 있다. 일부 실시예에서, NAND 메모리 스트링을 형성하기 위한 제조 공정은 유전체 스택을 통해 수직으로 연장되는 반도체 채널을 형성하는 것과, 반도체 채널과 유전체 스택 사이에 터널링 계층, 저장 계층 및 차단 계층을 포함하지만 이에 한정되지는 않는 복합 유전체 층(메모리 필름)을 형성하는 것을 포함한다. 반도체 채널 및 메모리 필름은 ALD, CVD, PVD, 기타 적합한 공정 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 증착 공정에 의해 될 수 있다.
도 4a에 도시된 바와 같이, 제1 인터커넥트 층(406)은 제1 소자 층(404) 위에 형성된다. 제1 인터커넥트 층(406)은 하나 이상의 ILD 층에 인터커넥트 선 및 비아 콘택트를 포함하는 인터커넥트(408, 410)를 포함하여, 제1 소자 층(404)과 전기적 연결을 할 수 있다. 일부 실시예에서, 제1 인터커넥트 층(406)은 다수의 공정에 의해 내부에 형성되는 다수의 ILD 층 및 인터커넥트를 포함한다. 예를 들어, 인터커넥트(408, 410)는 CVD, PVD, ALD, 전기화학적 증착 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 증착되는 전도성 재료를 포함할 수 있다. ILD 층은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 증착되는 유전체 재료를 포함할 수 있다.
방법(1000)은 도 6에 도시된 바와 같이, 작업 1004로 진행하여, 복수의 제1 접합 콘택트를 포함하는 제1 접합 층이 제1 인터커넥트 층 위에 형성되어, 제1 인터커넥트 각각이 제1 접합 콘택트 각각과 접촉한다. 제1 유전체가 또한 제1 접합 층에 형성될 수 있다. 일부 실시예에서, 제1 접합 층 내의 제1 접합 콘택트는 단일 패터닝 공정에 의해 형성된다. 일부 실시예에서, 제1 접합 콘택트의 개수는 제1 인터커넥트의 개수와 동일하다. 일부 실시예에 따르면, 제1 접합 콘택트 각각은 명목상 동일한 임계 치수를 갖는다.
도 4b에 도시된 바와 같이, 유전체 층(411)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 박막 증착 공정에 의해 제1 인터커넥트 층(406)의 상단 표면 상에 증착된다. 일부 실시예에 따라, 접합 콘택트(414, 416)는 유전체(411)에 형성되어 제1 인터커넥트 층(406) 및 제1 소자 층(404) 위에 제1 접합 층(412)을 형성한다. 접합 콘택트(414, 416)는 단 하나의 포토리소그래피 공정을 포함하는 단일 패터닝 공정에 의해 패터닝될 수 있다. 일부 실시예에서, 에칭 마스크(포토 레지스트 및/또는 하드 마스크)는 단일 패터닝 공정에 의해 패터닝되어 인터커넥트(408, 410)가 아래에 형성되는 영역에서만 유전체(411)를 노출시킨다. 그 후, 개구부(예: 비아 홀 및/또는 트렌치)가 건식 에칭 및/또는 습식 에칭을 사용하는 에칭 정지 층인 아래의 인터커넥트(408, 410)에 의해 정지될 때까지 제1 접합 층(412)을 통해 에칭될 수 있다. 접합 콘택트(414, 416)는 개구부를 채우기 위해, CVD, PVD, ALD, 전기 화학적 증착, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 차례로 후속하여 증착되는 장벽/접착 층(barrier/adhesion layer) 및 도체(예: 금속)를 포함할 수 있다. 과잉 도체(excess conductor)는 CMP에 의해 제거될 수 있고, 제1 접합 층(412)의 상단 표면은 접합을 위해 평탄화될 수 있다.
방법(1000)은 도 10에 나타낸 바와 같이, 작업 1006으로 진행하여, 복수의 제2 인터커넥트를 포함하는 제2 인터커넥트 층이 제2 기판 위에 형성된다. 제2 기판은 실리콘 기판일 수 있다. 일부 실시예에서, 제2 인터커넥트 층을 형성하기 전에 제2 기판과 제2 인터커넥트 층 사이에 제2 소자 층이 형성된다. 제2 소자 층은 주변 소자 또는 NAND 메모리 스트링을 포함할 수 있다.
도 5a에 나타낸 바와 같이, 제2 소자 층(504)은 실리콘 기판(502) 위에 형성된다. 일부 실시예들에서, 제2 소자 층(504)은 실리콘 기판(502) 상에 형성된 메모리 스택(도시되지 않음)을 통해 각각 수직으로 연장되는 복수의 NAND 메모리 스트링(도시되지 않음)을 포함하는 메모리 어레이 소자 층이다. 메모리 어레이 소자 층을 형성하는 세부 사항은 위에서 설명하였으며, 반복하지 않는다. 일부 실시예에서, 제2 소자 층(504)은 포토리소그래피, 건식/습식 에칭, 박막 증착, 열 성장, 주입, CMP 및 기타 적합한 공정을 포함하지만 이에 한정되지 않는 복수의 공정에 의해 실리콘 기판(502) 상에 형성된 복수의 트랜지스터(도시되지 않음)를 포함하는 주변 소자 층이다.
도 5a에 나타낸 바와 같이, 제2 인터커넥트 층(506)은 제2 소자 층(504) 위에 형성된다. 제2 인터커넥트 층(506)은 제2 소자 층(504)과의 전기적 연결을 만들기 위해, 하나 이상의 ILD 층에 인터커넥트 선 및 비아 콘택트를 포함하는 인터커넥트(508)를 포함할 수 있다. 일부 실시예에서, 제2 인터커넥트 층(506)은 다수의 공정에 의해 내부에 형성되는 다수의 ILD 층 및 인터커넥트를 포함한다. 예를 들어, 인터커넥트(508)는 CVD, PVD, ALD, 전기 화학적 증착, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 증착되는 전도성 재료를 포함할 수 있다. ILD 층은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 증착되는 유전체 재료를 포함할 수 있다.
방법(1000)은 도 10에 도시된 바와 같이, 작업 1008로 진행하여, 복수의 제2 접합 콘택트를 포함하는 제2 접합 층이 제2 인터커넥트 층 위에 형성되어, 제2 접합 콘택트 중 적어도 하나가 제2 인터커넥트 각각과 접촉하고, 제2 접합 콘택트 중 적어도 다른 하나는 제2 인터커넥트와 분리된다. 제2 유전체는 또한 제2 접합 층에 형성될 수 있다. 일부 실시예에서, 제2 접합 층 내의 제2 접합 콘택트는 두 가지 패터닝 공정에 의해 형성된다. 일부 실시예에서, 제2 접합 층을 형성하기 위해, 제2 접합 콘택트의 제1 부분은 두 가지 패터닝 공정 중 하나에 의해 제2 인터커넥트 위에 형성되고, 제2 접합 콘택트의 제2 부분은 두 가지 패터닝 공정 중 다른 하나에 의해 제2 접합 콘택트의 제1 부분 위에 형성된다. 일부 실시예에 따르면, 제2 접합 콘택트의 제2 부분의 개수는 제2 접합 콘택트의 제1 부분의 개수보다 많다.
도 5b에 나타낸 바와 같이, 제1 유전체 층(509)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 박막 증착 공정에 의해 제2 인터커넥트 층(506)의 상단 표면 상에 증착된다. 일부 실시예에 따르면, 접합 콘택트(512-1)의 제1 부분은 유전체(509)에 형성되어 제2 인터커넥트 층(506) 및 제2 소자 층(504) 위에 제1 접합 서브층(sub-layer)(510-1)을 형성한다. 접합 콘택트(512-1)의 제1 부분은 하나의 포토리소그래피 공정을 포함하는 제1 패터닝 공정에 의해 패터닝될 수 있다. 일부 실시예에서, 에칭 마스크(포토 레지스트 및/또는 하드 마스크)는 제1 패터닝 공정에 의해 패터닝되어 교차 칩 전기 연결(cross-chip electrical connection)이 형성될 영역에서만 유전체(509)를 노출시킨다. 개구부(예: 비아 홀 및/또는 트렌치)는 건식 에칭 및/또는 습식 에칭을 사용하는 에칭 정지 층인 아래의 인터커넥트(508)의해 정지될 때까지 제1 접합 서브층(510-1)을 통해 에칭될 수 있다. 접합 콘택트(512-1)의 제1 부분은 개구부를 채우기 위해, CVD, PVD, ALD, 전기 화학적 증착 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 차례로 후속하여 증착되는 장벽/접착 층 및 도체(예: 금속)를 포함할 수 있다. 과잉 도체는 CMP에 의해 제거될 수 있고, 제1 접합 서브층(510-1)의 상부 표면은 평탄화될 수 있다.
도 5c에 도시된 바와 같이, 제2 유전체 층(511)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 박막 증착 공정에 의해 제1 접합 서브층(510-1)의 상단 표면 상에 증착된다. 일부 실시예에 따르면, 접합 콘택트(512-2, 514)의 제2 부분은 유전체(511)에 형성되어 제1 접합 서브층(510-1) 위에 제2 접합 서브층(510-2)을 형성한다. 제1 접합 서브층(510-1) 및 제2 접합 서브층(510-2)은 여기서 함께 제2 접합 층(510)이라고 할 수 있다. 접합 콘택트(512-2 및 514)의 제2 부분은 하나의 포토리소그래피 공정을 포함하는 제2 패터닝 공정에 의해 패터닝될 수 있다. 일부 실시예에서, 에칭 마스크(포토 레지스트 및/또는 하드 마스크)는 접합 콘택트(512-1)의 제1 부분이 아래에 형성되는 영역에서 유전체(511)를 노출시키기 위해 제2 패터닝 공정에 의해 패터닝되어, 접합 콘택트(512-1, 512-2)의 제1 부분 및 제2 부분이 함께 아래의 인터커넥트(508)에 전기적으로 연결된 기능적 접합 콘택트를 형성한다. 추가로, 에칭 마스크(포토 레지스트 및/또는 하드 마스크)는 제2 패터닝 공정에 의해 패터닝되어, 접합 성능을 향상시키기 위해 더미 접합 콘택트(514)가 형성될 수 있는 영역에서 유전체(511)를 노출시킬 수 있다. 그 후 개구부(예: 비아 홀 및/또는 트렌치)는 건식 에칭 및/또는 습식 에칭을 사용하여 제2 접합 서브층(510-2)을 통해 에칭될 수 있다. 접합 콘택트(512-2, 514)의 제2 부분은 개구부를 채우기 위해, CVD, PVD, ALD, 전기 화학 증착 또는 이들의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 차례로 증착되는 장벽/접착 층 및 도체(예: 금속)를 포함할 수 있다. 과잉 도체는 CMP에 의해 제거될 수 있고, 제2 접합 층(510)의 상단 표면은 접합을 위해 평탄화될 수 있다.
방법(1000)은 도 10에 나타낸 바와 같이, 작업 1010으로 진행하여, 제1 기판과 제2 기판이 대면 방식으로 접합되어, 제1 접합 콘택트 각각이 접합 계면에서 제2 접합 콘택트 중 하나와 접촉한다. 제1 유전체는 접합 후에도 제2 유전체와 접촉할 수 있다. 접합은 하이브리드 접합일 수 있다.
도 6에 도시된 바와 같이, 실리콘 기판(502) 및 그 위에 형성된 제2 소자 층(504)은 거꾸로 뒤집힌다. 아래를 향하는 제2 접합 층(510)이 위를 향하는 제1 접합 층(412)과 접합될 것이다, 즉 대면 방식으로 접합된다. 일부 실시예에서, 접합 콘택트(414, 416)는 하이브리드 접합 전에 접합 콘택트(512, 514)와 정렬되어, 각각의 접합 콘택트(414 또는 416)는 하이브리드 접합 후 접합 계면에서 접합 콘택트(512)와 접합 콘택트(514) 중 하나와 접촉한다. 일부 실시예에 따르면, 일부 실시예에서, 처리 공정(treatment process), 예컨대, 플라즈마 처리, 습식 처리 및/또는 열 처리가 하이브리드 접합 전에 접합 표면에 적용된다. 하이브리드 접합의 결과로서, 접합 콘택트(414, 416)는 접합 콘택트(512, 514)와 상호 혼합(inter-mixed)될 수 있으며, 유전체(411)는 유전체(511)와 공유 결합될 수 있으며, 이에 따라 제1 접합 층(412)과 제2 접합 층(510) 사이에 접합 계면을 형성할 수 있다.
도 6에 도시된 바와 같이 결과물인 접합형 구조체에서 비록 제2 접합 층(510)이 거꾸로 뒤집혀저 있고 제1 접합 층(412) 위에 있다는 것이 이해된다. 일부 실시예에서는, 결과물인 접합 구조체에서 제1 접합 층(412)은 거꾸로 뒤집혀 있고 제2 접합 층(510) 위에 있다. 하나의 예에서, 제1 소자 층(404)은 주변 소자 계층일 수 있고, 제2 소자 층(504)은 메모리 어레이 소자 층일 수 있다. 다른 예에서, 제1 소자 층(404)은 메모리 어레이 소자 층일 수 있고, 제2 소자 층(504)은 주변 소자 계층일 수 있다. 또 다른 예에서, 제1 소자 층(404) 및 제2 소자 층(504)은 둘 다 주변 소자 층일 수 있다. 또 다른 예에서, 제1 소자 층(404) 및 제2 소자 층(504)은 둘 다 메모리 어레이 소자 층일 수 있다.
도 7a 및 도 7b는 본 개시의 일부 실시예에 따른, 더미 접합 콘택트 및 더미 인터커넥트를 포함하는 제1 반도체 구조체를 형성하는 예시적인 제조 공정을 나타낸다. 도 8a 및 도 8b는 본 개시의 일부 실시예에 따른, 더미 접합 콘택트 및 더미 인터커넥트를 포함하는 제2 반도체 구조체를 형성하는 예시적인 제조 공정을 나타낸다. 도 9는 본 개시의 일부 실시예에 따른, 제1 반도체 구조체 및 제2 반도체 구조체를 접합하는 다른 예시적인 제조 공정을 나타낸다. 도 11은 본 개시의 일부 실시예에 따른, 더미 접합 콘택트 및 더미 인터커넥트를 포함하는 예시적인 접합형 반도체 소자를 형성하는 방법의 흐름도이다. 도 7∼도 9 및 도 11에 나타낸 접합형 반도체 소자의 예는 도 3에 나타낸 접합형 구조체(300)을 포함한다. 도 7∼도 9 및 도 11을 함께 설명한다. 방법(1100)에 도시된 작업은 모든 작업을 총망라하는 것이 아니며 예시된 작업들의 이전, 이후 또는 사이에 다른 작업이 수행될 수 있다는 것음을 이해할 수 있다. 또한, 작업 중 일부는 동시에 수행될 수 있거나, 도 7∼도 9 및 도 11에 도시된 것과 다른 순서로 수행될 수도 있다.
도 11을 참조하면, 방법(1100)은 작업 1102에서 시작하며, 복수의 제1 인터커넥트를 포함하는 제1 인터커넥트 층이 제1 기판 위에 형성된다. 제1 기판은 실리콘 기판일 수 있다. 제1 인터커넥트 중 적어도 하나는 적어도 하나의 제1 더비 인터커넥트일 수 있다. 일부 실시예에서, 제1 인터커넥트 층을 형성하기 전에 제1 기판과 제1 인터커넥트 층 사이에 제1 소자 층이 형성된다. 제1 소자 층은 NAND 메모리 스트링 또는 주변 소자를 포함할 수 있다. 일부 실시예에 따르면, 제1 더미 인터커넥트는 NAND 메모리 스트링 및 주변 소자와 전기적으로 연결되지 않는다.
도 7a에 나타낸 바와 같이, 제1 소자 층(704)은 실리콘 기판(702) 위에 형성된다. 일부 실시예에서, 제1 소자 층(704)은, 포토리소그래피, 건식/습식 에칭, 박막 증착, 열 성장, 주입, CMP 및 기타 적합한 공정을 포함하지만 이에 한정되지 않는 복수의 공정에 의해 실리콘 기판(702) 상에 형성된 복수의 트랜지스터(도시되지 않음)를 포함하는 주변 소자 층이다. 일부 실시예에서, 제1 소자 층(704)은 각각 실리콘 기판(702) 상에 형성된 메모리 스택(도시되지 않음)을 통해 수직으로 연장되는 복수의 NAND 메모리 스트링(도시되지 않음)을 포함하는 메모리 어레이 소자 층이다. 메모리 어레이 소자이 형성에 관한 세부사항은 위에 설명되어 있으며 반복하지 않는다.
도 7a에 도시된 바와 같이, 제1 인터커넥트 층(706)은 제1 소자 층(704) 위에 형성된다. 제1 인터커넥트 층(706)은 하나 이상의 ILD 층에 인터커넥트 선 및 비아 콘택트를 포함하는 기능적 인터커넥트(708)와 더미 인터커넥트(710)를 포함한다. 일부 실시예에 따르면, 기능적 인터커넥트(708)는 제1 소자 층(704)과 전기적 연결을 할 수 있는 한편, 더미 인터커넥트(710)는 제1 소자 층(704)과 전기적을 연결되지 않는다. 일부 실시예에서, 제1 인터커넥트 층(706)은 다수의 공정에 의해 내부에 형성되는 다수의 ILD 층 및 인터커넥트를 포함한다. 예를 들어, 인터커넥트(708, 710)는 CVD, PVD, ALD, 전기 화학적 증착 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 증착되는 전도성 재료를 포함할 수 있다. ILD 층은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 증착되는 유전체 재료를 포함할 수 있다.
방법(1100)은 도 11에 도시된 바와 같이, 작업 1104로 진행하여, 복수의 제1 접합 콘택트를 포함하는 제1 접합 층이 제1 인터커넥트 층 위에 형성되어, 제1 인터커넥트 각각이 제1 접합 콘택트 각각과 접촉한다. 제1 유전체가 또한 제1 접합 층에 형성될 수 있다. 일부 실시예에서, 제1 접합 층 내의 제1 접합 콘택트는 단일 패터닝 공정에 의해 형성된다. 일부 실시예에서, 제1 접합 콘택트의 개수는 제1 인터커넥트의 개수와 동일하다. 일부 실시예에 따르면, 제1 접합 콘택트 각각은 명목상 동일한 임계 치수를 갖는다.
도 7b에 나타낸 바와 같이, 유전체 층(711)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 박막 증착 공정에 의해 제1 인터커넥트 층(706)의 상단 표면 상에 증착된다. 일부 실시예에 따르면, 접합 콘택트(714)와 더비 접합 콘택트(716)는 유전체(711) 내에 형성되어 제1 인터커넥트 층(706) 및 제1 소자 층(704) 위에 제1 접합 층(712)을 형성한다. 접합 콘택트(714, 416)는 단일 하나의 포토리소그래피 공정을 포함하는 단일 패터닝 공정에 의해 패터닝될 수 있다. 일부 실시예에서, 에칭 마스크(포토 레지스트 및/또는 하드 마스크)는 단일 패터닝 공정에 의해 패터닝되어 인터커넥트(708, 710)가 아래에 형성되는 영역에서만 유전체(711)를 노출시킨다. 그 후, 개구부(예: 비아 홀 및/또는 트렌치)가 건식 에칭 및/또는 습식 에칭을 사용하는 에칭 정지 층인 아래의 인터커넥트(708, 710)에 의해 정지될 때까지 제1 접합 층(712)을 통해 에칭될 수 있다. 접합 콘택트(714, 416)는 개구부를 채우기 위해, CVD, PVD, ALD, 전기 화학적 증착, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 차례로 후속하여 증착되는 장벽/접착 층 및 도체(예: 금속)를 포함할 수 있다. 과잉 도체는 CMP에 의해 제거될 수 있고, 제1 접합 층(712)의 상단 표면은 접합을 위해 평탄화될 수 있다.
방법(1100)은 도 11에 나타낸 바와 같이, 작업 1106으로 진행하여, 복수의 제2 인터커넥트를 포함하는 제2 인터커넥트 층이 제2 기판 위에 형성된다. 제2 기판은 실리콘 기판일 수 있다. 제2 인터커넥트 중 적어도 하나는 적어도 하나의 제2 더미 인터커넥트일 수 있다. 일부 실시예에서, 제2 인터커넥트 층을 형성하기 전에 제2 기판과 제2 인터커넥트 층 사이에 제2 소자 층이 형성된다. 제2 소자 층은 NAND 메모리 스트링 또는 주변 소자를 포함할 수 있다. 일부 실시에에 따르면, 제2 더미 인터 커넥트는 NAND 메모리 스트링 및 주변 소자에 전기적으로 연결되지 않는다.
도 8a에 나타낸 바와 같이, 제2 소자 층(804)은 실리콘 기판(802) 위에 형성된다. 일부 실시예에서, 제2 소자 층(804)은 포토리소그래피, 건식/습식 에칭, 박막 증착, 열 성장, 주입, CMP 및 기타 적합한 공정을 포함하지만 이에 한정되지 않는 복수의 공정에 의해 실리콘 기판(802) 상에 형성된 복수의 트랜지스터(도시되지 않음)를 포함하는 주변 소자 층이다. 일부 실시예에서, 제2 소자 층(804)은 실리콘 기판(802) 상에 형성된 메모리 스택(도시되지 않음)을 통해 각각 수직으로 연장되는 복수의 NAND 메모리 스트링(도시되지 않음)을 포함하는 메모리 어레이 소자 층이다. 위에서 메모리 어레이 소자의 형성에 관한 세부사항을 설명하였으므로 반복 설명하지 않는다.
도 8a에 나타낸 바와 같이, 제2 인터커넥트 층(806)은 제2 소자 층(804) 위에 형성된다. 제2 인터커넥트 층(806)은 하나 이상의 ILD 층에 인터커넥트 선 및 비아 콘택트를 포함하는, 기능적 인터커넥트(808) 및 더미 인터커넥트(810)를 포함할 수 있다. 일부 실시예에 따르면, 기능적 인터커넥트(808)은 제2 소자 층(804)과 전기적 연결을 만드는 한편, 더미 인터커넥트(810)는 제2 소자 층(884)과 전기적 연결을 만들지 않는다. 일부 실시예에서, 제2 인터커넥트 층(806)은 다수의 공정에 의해 내부에 형성되는 다수의 ILD 층 및 인터커넥트를 포함한다. 예를 들어, 인터커넥트(808, 810)는 CVD, PVD, ALD, 전기 화학적 증착, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 증착되는 전도성 재료를 포함할 수 있다. ILD 층은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 증착되는 유전체 재료를 포함할 수 있다.
방법(1100)은 도 11에 나타낸 바와 같이, 작업 1108로 진행하여, 복수의 제2 접합 콘택트를 포함하는 제2 접합 층이 제2 인터커넥트 층 위에 형성되어, 제2 인터커넥트 각각이 제2 접합 콘택트 각각과 접촉한다. 제2 유전체가 또한 제2 접합 층에 형성될 수 있다. 일부 실시예에서, 제2 접합 층 내의 제2 접합 콘택트는 단일 패터닝 공정에 의해 형성된다. 일부 실시예에 따르면, 제2 접합 콘택트의 개수는 제2 인터커넥트의 개수와 동일하다. 일부 실시예에 따르면, 각각의 제2 접합 콘택트들은 명목상 동일한 임계 치수를 갖는다. 일부 실시예에서, 제2 접합 콘택트의 개수는 제1 접합 콘택트의 개수와 동일하다.
도 8b에 나타낸 바와 같이, 유전체 층(811)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 박막 증착 공정에 의해 제2 인터커넥트 층(806)의 상단 표면 상에 증착된다. 일부 실시예에 따르면, 기능적 접합 콘택트(814)와 더미 접합 콘택트(816)이 유전체(811)에 형성되어 제2 인터커넥트 층(806) 및 제2 소자 층(804) 위에 제2 접합 층(812)을 형성한다. 접합 콘택트(814, 816)은 단 하나의 포토리소그래피 공정을 포함하는 단일 패터닝 공정에 의해 패터닝될 수 있다. 일부 실시예에서, 에칭 마스크(포토 레지스트 및/또는 하드 마스크)는 단일 패터닝 공정에 의해 패터닝되어 아래에 인터커넥트(808, 810)이 형성될 영역에서만 유전체(809)를 노출시킨다. 그 후 개구부(예: 비아 홀 및/또는 트렌치)는 건식 에칭 및/또는 습식 에칭을 사용하는 에칭 정지 층인 아래의 인터커넥트(808, 810)의해 정지될 때까지 제2 접합 층(812)을 통해 에칭될 수 있다. 접합 콘택트(814, 816)는 개구부를 채우기 위해, CVD, PVD, ALD, 전기 화학적 증착 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 차례로 후속하여 증착되는 장벽/접착 층 및 도체(예: 금속)를 포함할 수 있다. 과잉 도체는 CMP에 의해 제거될 수 있고, 제2 접합 층(812)의 상부 표면은 평탄화될 수 있다.
방법(1100)은 도 11에 나타낸 바와 같이, 작업 1110으로 진행하여, 제1 기판과 제2 기판이 대면 방식으로 접합되어, 제1 접합 콘택트 각각이 접합 계면에서 제2 접합 콘택트 각각과 접촉한다. 제1 유전체는 접합 후에도 제2 유전체와 접촉할 수 있다. 접합은 하이브리드 접합일 수 있다.
도 9에 도시된 바와 같이, 실리콘 기판(702) 및 그 위에 형성된 제1 소자 층(704)은 거꾸로 뒤집힌다. 아래를 향하는 제1 접합 층(712)이 위를 향하는 제2 접합 층(812)과 접합될 것이다, 즉 대면 방식으로 접합된다. 일부 실시예에서, 접합 콘택트(714, 716)는 하이브리드 접합 전에 접합 콘택트(812, 814)와 정렬되어, 일부 실시예에 따르면, 각각의 접합 콘택트(714 또는 716)는 하이브리드 접합 후 접합 계면에서 대응하는 접합 콘택트(814 또는 816)와 접촉한다. 일부 실시예에서, 처리 공정, 예컨대, 플라즈마 처리, 습식 처리 및/또는 열 처리가 하이브리드 접합 전에 접합 표면에 적용된다. 하이브리드 접합의 결과로서, 접합 콘택트(714, 416)는 접합 콘택트(814, 816)와 상호 혼합될 수 있고, 유전체(711)는 유전체(811)와 공유 결합될 수 있으며, 이에 따라 제1 접합 층(712)과 제2 접합 층(812) 사이에 접합 계면을 형성할 수 있다.
본 개시의 일 측면에 따르면, 제1 반도체 구조체 및 제2 반도체 구조체를 포함한다. 제1 반도체 구조체는, 복수의 제1 인터커넥트를 포함하는 제1 인터커넥트 층을 포함한다. 복수의 제1 인터커넥트 중 적어도 하나는 적어도 하나의 제1 더미 인터커넥트이다. 제1 반도체 구조체는 복수의 제1 접합 콘택트를 포함하는 제1 접합 층을 더 포함한다. 제1 인터커넥트 각각은 제1 접합 콘택트 각각과 접촉한다. 제2 반도체 구조체는 복수의 제2 인터커넥트를 포함하는 제2 인터커넥트 층을 포함한다. 복수의 제2 인터커넥트 중 적어도 하나는 적어도 하나의 제2 더미 인터커넥트이다. 제2 반도체 구조체는 복수의 제2 접합 콘택트를 포함하는 제2 접합 층을 더 포함한다. 제2 인터커넥트 각각은 제2 접합 콘택트 각각과 접촉한다. 반도체 소자는 제1 접합 층과 제2 접합 층 사이에 접합 계면을 더 포함한다. 제1 접합 콘택트 각각은 접합 계면에서 제2 접합 콘택트 각각과 접촉한다.
일부 실시예에서, 제1 접합 콘택트의 개수는 제1 인터커넥트의 개수와 동일하고, 제1 접합 콘택트의 개수는 제1 인터커넥트의 개수와 동일하다.
일부 실시예에서, 제1 더미 인터커넥트의 개수는 제2 더미 인터커넥트의 개수와 동일하다.
일부 실시예에서, 제1 접합 콘택트 각각은 명목상 동일한 제1 임계 치수를 갖고, 제2 접합 콘택트 각각은 명목상 동일한 제2 임계 치수를 갖는다.
일부 실시예에서, 복수의 제1 접합 콘택트와 복수의 제2 접합 콘택트는 접합 계면에서 서로 접촉하는 더미 접합 콘택트의 쌍을 포함하고, 더미 접합 콘택트의 쌍은 제1 더미 인터커넥트와 제2 더미 인터커넥트의 쌍 각각을 전기적으로 연결한다.
일부 실시예에서, 제1 접합 층은 제1 유전체를 더 포함하고, 제2 접합 층은 접합 계면에서 제1 유전체와 접촉하는 제2 유전체를 더 포함한다.
일부 실시예에서, 복수의 제1 접합 콘택트는 접합 계면에서 명목상 균등하게 배치되고, 복수의 제2 접합 콘택트는 접합 계면에서 명목상 균등하게 배치된다.
일부 실시예에서, 제1 반도체 구조체와 제2 반도체 구조체 중 하나는 NAND 메모리 스트링을 갖는 소자 층을 더 포함하고, 제1 반도체 구조체와 제2 반도체 구조체 중 다른 하나를 주변 소자를 갖는 소자 층을 더 포함한다.
일부 실시예에서, 제1 더미 인터커넥트와 제2 더미 인터커넥트는 NAND 메모리 스트링 및 주변 소자에 전기적으로 연결되지 않는다.
본 개시의 다른 측면에 따르면, 접합형 구조체는 접합 계면, 기능적 접합 콘택트의 쌍 및 더미 접합 콘택트의 쌍을 포함한다. 기능적 접합 콘택트의 쌍은 접합 계면에서 서로 접촉한다. 기능적 접합 콘택트의 쌍은 접합 계면의 반대 측에 있는 기능적 인터커넥트의 쌍과 각각 접촉한다. 더미 접합 콘택트의 쌍은 접합 계면에서 서로 접촉한다. 더미 접합 콘택트의 쌍은 접합 계면의 반대 측에 있는 더미 인터커넥트의 쌍과 각각 접촉한다.
일부 실시예에서, 접합형 구조체는 접합 계면에서 서로 접촉하는 유전체의 쌍을 더 포함한다.
본 개시의 또 다른 측면에 따르면, 반도체 소자를 형성하는 방법이 개시된다. 제1 기판 위에 복수의 제1 인터커넥트를 포함하는 제1 인터커넥트 층이 형성된다. 제1 인터커넥트 중 적어도 하나는 적어도 하나의 제1 더미 인터커넥트이다. 제1 인터커넥트 각각이 제1 접합 콘택트 각각과 접촉하도록, 제1 인터커넥트 층 위에 복수의 제1 접합 콘택트를 포함하는 제1 접합 층이 형성된다. 제2 기판 위에 복수의 제2 인터커넥트를 포함하는 제2 인터커넥트 층이 형성된다. 제2 인터커넥트 중 적어도 하나는 적어도 하나의 제2 더미 인터커넥트이다. 제2 인터커넥트 각각이 제2 접합 콘택트 각각과 접촉하도록, 제2 인터커넥트 층 위에 복수의 제2 접합 콘택트를 포함하는 제2 접합 층이 형성된다. 제1 접합 콘택트 각각이 접합 계면에서 제2 접합 콘택트 각각과 접촉하도록, 제1 기판과 제2 기판이 대면 방식으로 접합된다.
일부 실시예에서, 제1 접합 층을 형성하기 위해, 단일 패터닝 공정으로 제1 접합 콘택트가 형성된다. 일부 실시예에서, 제2 접합 층을 형성하기 위해, 단일 패터닝 공정으로 제2 접합 콘택트가 형성된다.
일부 실시예에서, 제1 접합 콘택트의 개수는 제1 인터커넥트의 개수와 동일하고, 제1 접합 콘택트의 개수는 제1 인터커넥트의 개수와 동일하다.
일부 실시예에서, 제1 접합 콘택트 각각은 명목상 동일한 제1 임계 치수를 갖고, 제2 접합 콘택트 각각은 명목상 동일한 제2 임계 치수를 갖는다.
일부 실시예에서, 제1 접합 층을 형성하기 위해, 제1 접합 층에 제1 유전체가 형성된다. 일부 실시예에서, 제2 접합 층을 형성하기 위해, 제2 접합 층에 제2 유전체가 형성된다. 일부 실시예에 따르면, 접합 후에 제1 유전체는 접합 계면에서 제2 유전체와 접촉한다.
일부 실시예에서, 제1 인터커넥트 층과 제1 기판 사이에 NAND 메모리 스트링을 갖는 제1 소자 층가 형성되고, 제2 인터커넥트 층과 제2 기판 사이에 주변 소자를 갖는 제2 소자 층이 형성된다. 일부 실시예에 따르면, 제1 더미 인터커넥트와 제2 더미 인터커넥트는 NAND 메모리 스트링 및 주변 소자에 전기적으로 연결되지 않는다.
일부 실시예에서, 제1 인터커넥트 층과 제1 기판 사이에 주변 소자를 갖는 제1 소자 층가 형성되고, 제2 인터커넥트 층과 제2 기판 사이에 NAND 메모리 스트링을 갖는 제2 소자 층가 형성된다. 일부 실시예에 따르면, 제1 더미 인터커넥트와 제2 더미 인터커넥트는 NAND 메모리 스트링 및 주변 소자에 전기적으로 연결되지 않는다.
일부 실시예에서, 접합은 하이브리드 접합을 포함한다.
구체적인 실시예에 대한 이상의 설명은 다른 사람이 본 발명이 속하는 기술 분야의 지식을 적용함으로써 과도한 실험 없이, 본 개시의 일반적인 개념을 벗어나지 않으면서, 그러한 구체적인 실시예를 다양한 애플리케이션에 쉽게 수정 및/또는 적응할 수 있는 본 개시의 일반적인 특성을 드러낼 것이다. 따라서, 이러한 적응 및 수정이 여기에 제시된 교시 및 안내에 기초하여, 개시된 실시예의 균등물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 어법 또는 용어는 설명을 위한 것이지 한정을 위한 것이 아니므로, 본 명세서의 용어 또는 어법은 교시 및 지침의 관점에서 당업자에 의해 해석되어야 함을 이해해야 한다.
본 발명의 실시예는 지정된 기능 및 그 관계의 구현을 나타낸 기능 빌딩 블록의 도움으로 위에서 설명되었다. 여기에서는 설명의 편의를 위해 이러한 기능 빌딩 블록의 경계를 임의로 정의하였다. 지정된 기능과 그 관계가 적절하게 수행되는 한 대안적인 경계가 정의될 수 있다.
발명의 내용 및 요약 부분은 발명자(들)에 의해 고려되는 바와 같이 본 개시의 예시적인 실시예의 전부가 아닌 하나 이상을 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구 범위를 어떤 식으로든 한정하려는 의도는 아니다.
본 개시의 폭과 범위는 전술한 예시적인 실시예 중 어느 것에 의해서도 한정되어서는 안 되며 다음의 청구 범위 및 그 동등물에 따라서만 정의되어야 한다.

Claims (20)

  1. 반도체 소자로서,
    제1 반도체 구조체, 제2 반도체 구조체 및 접합 계면(bonding interface)을 포함하고,
    상기 제1 반도체 구조체는,
    복수의 제1 인터커넥트(interconnect)를 포함하는 제1 인터커넥트 층 - 상기 복수의 제1 인터커넥트 중 적어도 하나는 적어도 하나의 제1 더미 인터커넥트(dummy interconnect)임 -; 및
    복수의 제1 접합 콘택트(bonding contact)를 포함하는 제1 접합 층 - 상기 제1 인터커넥트 각각은 상기 제1 접합 콘택트 각각과 접촉함 -을 포함하고,
    상기 제2 반도체 구조체는,
    복수의 제2 인터커넥트를 포함하는 제2 인터커넥트 층 - 상기 복수의 제2 인터커넥트 중 적어도 하나는 적어도 하나의 제2 더미 인터커넥트임 -; 및
    복수의 제2 접합 콘택트를 포함하는 제2 접합 층 - 상기 제2 인터커넥트 각각은 상기 제2 접합 콘택트 각각과 접촉함 -을 포함하고,
    상기 접합 계면은 상기 제1 접합 층과 상기 제2 접합 층 사이에 있으며,
    상기 제1 접합 콘택트 각각은 상기 접합 계면에서 상기 제2 접합 콘택트 각각과 접촉하는,
    반도체 소자.
  2. 제1항에 있어서,
    상기 제1 접합 콘택트의 개수는 상기 제1 인터커넥트의 개수와 동일하고, 상기 제1 접합 콘택트의 개수는 상기 제1 인터커넥트의 개수와 동일한, 반도체 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 더미 인터커넥트의 개수는 상기 제2 더미 인터커넥트의 개수와 동일한, 반도체 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 접합 콘택트 각각은 명목상 동일한 제1 임계 치수를 갖고, 상기 제2 접합 콘택트 각각은 명목상 동일한 제2 임계 치수를 갖는, 반도체 소자.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 복수의 제1 접합 콘택트와 상기 복수의 제2 접합 콘택트는 상기 접합 계면에서 서로 접촉하는 더미 접합 콘택트의 쌍을 포함하고, 상기 더미 접합 콘택트의 쌍은 상기 제1 더미 인터커넥트와 상기 제2 더미 인터커넥트의 쌍 각각을 전기적으로 연결하는, 반도체 소자.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 접합 층은 제1 유전체를 더 포함하고, 상기 제2 접합 층은 상기 접합 계면에서 상기 제1 유전체와 접촉하는 제2 유전체를 더 포함하는, 반도체 소자.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 복수의 제1 접합 콘택트는 상기 접합 계면에서 명목상 균등하게 배치되고, 상기 복수의 제2 접합 콘택트는 상기 접합 계면에서 명목상 균등하게 배치되는, 반도체 소자.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조체와 상기 제2 반도체 구조체 중 하나는 NAND 메모리 스트링(memory string)을 갖는 소자 층을 더 포함하고, 상기 제1 반도체 구조체와 상기 제2 반도체 구조체 중 다른 하나를 주변 소자를 갖는 소자 층을 더 포함하는, 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 더미 인터커넥트와 상기 제2 더미 인터커넥트는 상기 NAND 메모리 스트링 및 상기 주변 소자에 전기적으로 연결되지 않는, 반도체 소자.
  10. 접합형 구조체(bonded structure)로서,
    접합 계면;
    상기 접합 계면에서 서로 접촉하는 기능적 접합 콘택트의 쌍 - 상기 기능적 접합 콘택트의 쌍은 상기 접합 계면의 반대 측에 있는 기능적 인터커넥트의 쌍과 각각 접촉함 -; 및
    상기 접합 계면에서 서로 접촉하는 더미 접합 콘택트의 쌍 - 상기 더미 접합 콘택트의 쌍은 상기 접합 계면의 반대 측에 있는 더미 인터커넥트의 쌍과 각각 접촉함 -
    을 포함하는 접합형 구조체.
  11. 제10항에 있어서,
    상기 접합 계면에서 서로 접촉하는 유전체의 쌍을 더 포함하는, 접합형 구조체.
  12. 반도체 소자를 형성하는 방법으로서,
    제1 기판 위에 복수의 제1 인터커넥트를 포함하는 제1 인터커넥트 층을 형성하는 단계 - 상기 복수의 제1 인터커넥트 중 적어도 하나는 적어도 하나의 제1 더미 인터커넥트임 -;
    상기 제1 인터커넥트 각각이 제1 접합 콘택트 각각과 접촉하도록, 상기 제1 인터커넥트 층 위에 복수의 제1 접합 콘택트를 포함하는 제1 접합 층을 형성하는 단계;
    제2 기판 위에 복수의 제2 인터커넥트를 포함하는 제2 인터커넥트 층을 형성하는 단계 - 상기 복수의 제2 인터커넥트 중 적어도 하나는 적어도 하나의 제2 더미 인터커넥트임 -;
    상기 제2 인터커넥트 각각이 제2 접합 콘택트 각각과 접촉하도록, 상기 제2 인터커넥트 층 위에 복수의 제2 접합 콘택트를 포함하는 제2 접합 층을 형성하는 단계; 및
    상기 제1 접합 콘택트 각각이 상기 접합 계면에서 상기 제2 접합 콘택트 각각과 접촉하도록, 상기 제1 기판과 상기 제2 기판을 대면 방식으로 접합하는 단계
    를 포함하는 반도체 소자를 형성하는 방법.
  13. 제12항에 있어서,
    상기 제1 접합 층을 형성하는 단계는 단일 패터닝 공정으로 상기 제1 접합 콘택트를 형성하는 단계를 포함하는, 반도체 소자를 형성하는 방법.
  14. 제12항 또는 제13항에 있어서,
    상기 제2 접합 층을 형성하는 단계는 단일 패터닝 공정으로 상기 제2 접합 콘택트를 형성하는 단계를 포함하는, 반도체 소자를 형성하는 방법.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1 접합 콘택트의 개수는 상기 제1 인터커넥트의 개수와 동일하고, 상기 제1 접합 콘택트의 개수는 상기 제1 인터커넥트의 개수와 동일한, 반도체 소자를 형성하는 방법.
  16. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 제1 접합 콘택트 각각은 명목상 동일한 제1 임계 치수를 갖고, 상기 제2 접합 콘택트 각각은 명목상 동일한 제2 임계 치수를 갖는, 반도체 소자를 형성하는 방법.
  17. 제12항 내지 제16항 중 어느 한 항에 있어서,
    상기 제1 접합 층을 형성하는 단계는 상기 제1 접합 층에 제1 유전체를 형성하는 단계를 포함하고;
    상기 제2 접합 층을 형성하는 단계는 상기 제2 접합 층에 제2 유전체를 형성하는 단계를 포함하고;
    상기 접합 후에 상기 제1 유전체는 상기 접합 계면에서 상기 제2 유전체와 접촉하는, 반도체 소자를 형성하는 방법.
  18. 제12 항 내지 제17 항 중 어느 한 항에 있어서,
    상기 제1 인터커넥트 층과 상기 제1 기판 사이에 NAND 메모리 스트링을 갖는 제1 소자 층을 형성하는 단계; 및
    상기 제2 인터커넥트 층과 상기 제2 기판 사이에 주변 소자를 갖는 제2 소자 층을 형성하는 단계를 더 포함하고,
    상기 제1 더미 인터커넥트와 상기 제2 더미 인터커넥트는 상기 NAND 메모리 스트링 및 상기 주변 소자에 전기적으로 연결되지 않는, 반도체 소자를 형성하는 방법.
  19. 제12항 내지 제17항 중 어느 한 항에 있어서,
    상기 제1 인터커넥트 층과 상기 제1 기판 사이에 주변 소자를 갖는 제1 소자 층을 형성하는 단계; 및
    상기 제2 인터커넥트 층과 상기 제2 기판 사이에 NAND 메모리 스트링을 갖는 제2 소자 층을 형성하는 단계를 더 포함하고,
    상기 제1 더미 인터커넥트와 상기 제2 더미 인터커넥트는 상기 NAND 메모리 스트링 및 상기 주변 소자에 전기적으로 연결되지 않는, 반도체 소자를 형성하는 방법.
  20. 제12항 내지 제19항 중 어느 한 항에 있어서,
    상기 접합은 하이브리드 접합(hybrid bonding)을 포함하는, 반도체 소자를 형성하는 방법.
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