CN117501443A - 芯片堆叠结构以及制作方法、晶圆堆叠结构、电子设备 - Google Patents

Abstract

本申请实施例提供一种芯片堆叠结构以及制作方法、晶圆堆叠结构、电子设备，涉及半导体技术领域，在3D‑IC堆叠过程中，用于保证芯片间键合强度的满足要求的同时，降低制作成本。该芯片堆叠结构包括依次堆叠的第一芯片、第二芯片以及第三芯片。第二芯片的背面朝向第一芯片的有源面，第三芯片的背面朝向第一芯片的有源面。该芯片堆叠结构中第一芯片和第二芯片采用熔融键合工艺相键合，第三芯片和第二芯片之间采用混合键合工艺相键合。

Description

芯片堆叠结构以及制作方法、晶圆堆叠结构、电子设备 技术领域

本申请涉及半导体技术领域，尤其涉及一种芯片堆叠结构以及制作方法、晶圆堆叠结构、电子设备。

背景技术

随着半导体工艺的发展，为了满足用户的需求，电子设备的尺寸越来越趋于小型化，但该电子设备的功能越来越多样化。这样一来，在该电子设备有限的二维布件空间内，需要设置具有较高集成度和性能的元器件。目前，可以采用三维(3 dimensions，3D)集成电路(integrated circuit chip，IC)堆叠技术将多个芯片沿纵向逐个进行堆叠以形成上述元器件。为了提高元器件的可靠性，通常会采用工艺复杂，且键合强度较高的键合工艺将相邻两层芯片进行键合。然而随着芯片堆叠层数的增加，多次采用工艺复杂、高键合强度的键合工艺，会导致制作成本的上升。

发明内容

本申请实施例提供一种芯片堆叠结构以及制作方法、晶圆堆叠结构、电子设备，在3D-IC堆叠过程中，用于保证芯片间键合强度满足要求的同时，降低制作成本。

为达到上述目的，本申请采用如下技术方案：

本申请实施例的第一方面，提供一种芯片堆叠结构。该芯片堆叠结构包括第一芯片、第二芯片以及第三芯片。其中，第二芯片设置于第一芯片的有源面所在的一侧，且第二芯片的无源面朝向第一芯片的有源面。第一芯片与第二芯片通过熔融键合工艺相键合。第三芯片，设置于第二芯片的有源面所在的一侧。第三芯片的无源面朝向第二芯片的有源面。第三芯片与第二芯片通过混合键合工艺相键合。

综上所述，一方面，上述芯片堆叠结构可以包括多个层叠设置的芯片，从而能够沿纵向具有较高的集成度，减小芯片堆叠结构在二维平面内的尺寸，进而可以在电子设备有限的二维布件空间内，提供具有较高集成度和性能的元器件。另一方面，由上述可知，该芯片堆叠结构中的芯片采用了熔融键合和混合键合两种键合方式。即当芯片的堆叠层数较低，例如将第一芯片和第二芯片进行堆叠时，该第一芯片和第二芯片之间可以采用成本较低的熔融键合。由于第一芯片和第二芯片键合形成的组件中芯片的层数较低，所以熔融键合可以确保第一芯片和第二芯片键合后形成的组件的可靠性。当第三芯片与第一芯片和第二芯片键合后的组件进行键合时，芯片堆叠的层数有所增加。当采用混合键合工艺将第三芯片与第二芯片相键合时，该第三芯片与第二芯片之间不仅可以通过绝缘材料相键合，还可以通过金属材料相键合，提升了第三芯片与第二芯之间的键合强度。从而可以提高了第三芯片、第二芯片以及第一芯片键合后形成的芯片堆叠结构的可靠性。所以能够在3D-IC堆叠过程中，能够保证芯片间键合强度满足要求的同时，降低制作成本。

可选的，芯片堆叠结构还包括第一介电层、第二介电层、第三介电层、间隔设置的多个第一虚设焊垫以及间隔设置的多个第二虚设焊垫。第一介电层设置于第一芯片 和第二芯片之间。为了使得第一芯片与第二芯片通过熔融键合工艺相键合，第一芯片和第二芯片通过第一介电层相键合。上述第二介电层设置于第二芯片的有源面一侧，上述多个第一虚设焊垫设置于第二介电层内。第三介电层设置于第三芯片的无源面，多个第二虚设焊垫设置于第三介电层内。为了使得第三芯片与第二芯片通过混合键合工艺相键合，第三芯片与第二芯片之间的绝缘材料第三介电层与第二介电层相键合，此外，第三芯片与第二芯片之间的金属材料多个第二虚设焊垫中的一个第二虚设焊垫与多个第一虚设焊垫中的一个第一虚设焊垫相键合。

可选的，芯片堆叠结构还包括第一互连组件。该第一互连组件包括第一重布线层、第二重布线层以及第一导通孔。第一重布线层设置于第一介电层内，且与第一芯片相耦接。第二重布线层设置于第二介电层内，且与第二芯片相耦接。第一导通孔贯穿第二芯片。第一导通孔的第一端与第一重布线层相耦接，第一导通孔的第二端与第二重布线层相耦接。这样一来，第一芯片可以通过上述第一互连组件与第二芯片之间实现信号传输。由于第一互连组件中的第一导通孔贯穿第二芯片，且第二芯片的基底厚度很薄，大约可以在50μm左右，因此通过第一互连组件可以沿纵向将第一芯片和第二芯片相耦接，使得第一芯片和第二芯片的信号传输路径更短。在此情况下，相对于在二维平面内，通过走线将两个并排的芯片相耦接的方案而言，本申请提供的芯片堆叠结构传输的信号可以具有更高的带宽，从而有利于提升该芯片堆叠结构的性能。

可选的，该第一互连组件还包括第一导通焊垫，设置于第二重布线层远离第一重布线层的一侧表面，且与第二重布线层相耦接。芯片堆叠结构还包括第二互连组件。该第二互连组件包括第二导通焊垫和第二导通孔。第二导通焊垫设置于第三介电层内，且与第一导通焊垫相键合。第二导通孔贯穿第三芯片。第二导通孔的第一端与第二导通焊垫相耦接，第二导通孔的第二端与第三芯片相耦接。这样一来，通过上述第一导通焊垫，可以将第二重布线层与第二互连组件中的第二导通焊垫相耦接，从而可以使得第二芯片能够通过上述第一导通焊垫和第二互连组件与第三芯片之间实现信号传输。同上所述，第二互连组件中的第二导通孔贯穿第三芯片，因此通过第二互连组件可以沿纵向将第二芯片和第三芯片相耦接，使得第二芯片和第三芯片的信号传输路径更短，有利于提升芯片堆叠结构的性能。

可选的，芯片堆叠结构还包括第四芯片和第四介电层。第四芯片设置于第三芯片远离第二芯片的一侧，且第四芯片的无源面朝向第三芯片的有源面。第四介电层设置于第三芯片和第四芯片之间。第三芯片和第四芯片通过第四介电层相键合。这样一来，当芯片堆叠结构中芯片的数量增加时，可以先如上所述，采用成本较低的熔融键合工艺，将第一芯片和第二芯片通过第一介电层相键合。并且，采用熔融键合工艺将第三芯片与第四芯片通过第四介电层相键合。然后，再将第一芯片和第二芯片键合形成的组件，与第三芯片和第四芯片键合形成的组件采用键合强度较高的混合键合工艺相键合。在此情况下，当堆叠的芯片数量较少时，芯片之间的键合工艺可以采用成本较低的熔融键合工艺。当堆叠的芯片数量较多时，芯片之间采用键合强度较高的混合键合，从而可以在降低制作成本的同时，提高芯片堆叠结构的可靠性。此外，当芯片堆叠结构中堆叠的芯片数量增加后，可以分组先将一部分芯片在熔融键合工艺能够保证可靠性的前提下，采用该熔融键合工艺键合形成堆叠组件。然后，再采用键合强度较高的 混合键合工艺，对多个堆叠组件进行两两键合。在此情况下，相对于逐层对芯片进行堆叠的方案而言，本申请实施例中，当其中一个堆叠组件中的芯片在堆叠过程出现堆叠失误或者对位精度偏差的问题时，可以单独对该堆叠组件进行更换，而不会导致整个芯片堆叠结构失效的问题。

可选的，芯片堆叠结构还包括第五介电层。第五介电层设置于第四芯片的有源面。芯片堆叠结构还包括第三互连组件。第三互连组件包括第三重布线层、第四重布线层以及第三导通孔。其中，第三重布线层设置于第四介电层内，且与第三芯片和第一互连组件相耦接。第四重布线层设置于第五介电层内，且与第四芯片相耦接。第三导通孔贯穿第四芯片。第三导通孔的第一端与第三重布线层相耦接，第三导通孔的第二端与第四重布线层相耦接。这样一来，第四芯片可以通过第三互连组件与第三芯片之间实现信号传输。

可选的，芯片堆叠结构还包括间隔设置的多个第三导通焊垫以及间隔设置的多个第四导通焊垫。多个第三导通焊垫设置于第二介电层内，且与第二芯片相耦接。在制作第一虚设焊垫的同时，可以完成第三导通焊垫的制备。多个第四导通焊垫设置于第三介电层内，且与第三芯片相耦接。在制作第二虚设焊垫的同时，可以完成第四导通焊垫的制作。在此情况下，多个第三导通焊垫中的一个第三导通焊垫与多个第四导通焊垫中的一个第四导通焊垫相键合。这样一来，第二芯片和第三芯片之间采用混合键合时，不仅可以通过第一互连组件和第二互连组件实现信号传输，还可以通过相互耦接的第三导通焊垫和第四导通焊垫实现信号传输，从而可以增加芯片堆叠结构的信号带宽。

可选的，芯片堆叠结构中最远离第一芯片的芯片为底层芯片。芯片堆叠结构还包括间隔设置的多个接口焊垫。该多个接口焊垫设置于底层芯片的有源面一侧的介电层内。多个接口焊垫用于将底层芯片与外接部件相耦接。这样一来，由于上述芯片堆叠结构中其他芯片都可以通过上述互连组件结构与底层芯片之间进行信号传输，因此当底层芯片通过将上述接口焊垫与外接部件相耦接后，可以使得整个芯片堆叠结构通过上述外部部件，例如转接板与PCB进行信号传输。

可选的，底层芯片为逻辑芯片，芯片堆叠结构中除了底层芯片以外的至少一个芯片为存储芯片。这样一来，该芯片堆叠结构可以构成高宽带存储器。

本申请实施例的第二方面，提供一种晶圆堆叠结构。该晶圆堆叠结构包括第一晶圆、第二晶圆以及第三晶圆。第二晶圆设置于第一晶圆的有源面所在的一侧，且第二晶圆的无源面朝向第一晶圆的有源面。第一晶圆与第二晶圆通过熔融键合工艺相键合。第三晶圆设置于第二晶圆远离第一晶圆的一侧；第三晶圆的无源面朝向第二晶圆的有源面。第三晶圆与第二晶圆通过混合键合工艺相键合。上述晶圆堆叠结构具有与前述实施例提供的芯片堆叠结构相同的技术效果，此处不再赘述。

可选的，晶圆堆叠结构还包括第一介电层、第二介电层、第三介电层、间隔设置的多个第一虚设焊垫以及间隔设置的多个第二虚设焊垫。为了使得第一晶圆与第二晶圆通过熔融键合工艺相键合，第一介电层设置于第一晶圆和第二晶圆之间，且第一晶圆和第二晶圆通过第一介电层相键合。第二介电层设置于第二晶圆的有源面一侧。多个第一虚设焊垫设置于第二介电层内。第三介电层设置于第三晶圆的无源面。多个第 二虚设焊垫设置于第三介电层内。为了使得第三晶圆与第二晶圆通过混合键合工艺相键合，第三晶圆与第二晶圆之间的绝缘材料第三介电层与第二介电层相键合，此外，第三晶圆与第二晶圆之间之间的金属材料多个第二虚设焊垫中的一个第二虚设焊垫与多个第一虚设焊垫中的一个第一虚设焊垫相键合。

可选的，晶圆堆叠结构还包括第一互连组件。该第一互连组件包括第一重布线层、第二重布线层以及第一导通孔。第一重布线层设置于第一介电层内，且与第一晶圆相耦接。第二重布线层设置于第二介电层内，且与第二晶圆相耦接。第一导通孔贯穿第二晶圆。第一导通孔的第一端与第一重布线层相耦接，第一导通孔的第二端与第二重布线层相耦接。上述第一互连组件的技术效果同上所述，此处不再赘述。

可选的，第一互连组件还包括第一导通焊垫，设置于第二重布线层远离第一重布线层的一侧表面。该芯片堆叠结构还包括第二互连组件。第二互连组件包括第二导通焊盘和第二导通孔。第二导通焊垫设置于第三介电层内，且与第一导通焊垫相键合。第二导通孔贯穿第三晶圆。第二导通孔的第一端与第二导通焊垫相耦接，第二导通孔的第二端与第三晶圆相耦接。上述第二互连组件的技术效果同上所述，此处不再赘述。

可选的，晶圆堆叠结构还包括第四晶圆和第四介电层。第四晶圆设置于第三晶圆远离第二晶圆的一侧，且第四晶圆的无源面朝向第三晶圆的有源面。第四介电层设置于第三晶圆和第四晶圆之间。第三晶圆和第四晶圆通过第四介电层相键合。上述芯片堆叠结构中的第四芯片由第四晶圆切割获得。该第四晶圆具有与前述实施例提供的第四芯片相同的技术效果，此处赘述。

可选的，晶圆堆叠结构还包括第五介电层。第五介电层设置于第四晶圆的有源面。芯片堆叠结构还包括第三互连组件。第三互连组件包括第三重布线层和第四重布线层。第三重布线层设置于第四介电层内，且与第三晶圆和第一互连组件相耦接。第四重布线层设置于第五介电层内，且与第四晶圆相耦接。第三导通孔贯穿第四晶圆。第三导通孔的第一端与第三重布线层相耦接，第三导通孔的第二端与第四重布线层相耦接。上述第三互连组件的技术效果同上所述，此处不再赘述。

可选的，晶圆堆叠结构还包括间隔设置的多个第三导通焊垫以及间隔设置的多个第四导通焊垫。多个第三导通焊垫设置于第二介电层内，且与第二晶圆相耦接。在制作第一虚设焊垫的同时，可以完成第三导通焊垫的制备。多个第四导通焊垫设置于第三介电层内，且与第三晶圆相耦接。在制作第二虚设焊垫的同时，可以完成第四导通焊垫的制作。在此情况下，多个第三导通焊垫中的一个第三导通焊垫与多个第四导通焊垫中的一个第四导通焊垫相键合。这样一来，第二晶圆和第三晶圆之间采用混合键合时，不仅可以通过第一互连组件和第二互连组件实现信号传输，还可以通过相互耦接的第三导通焊垫和第四导通焊垫实现信号传输，从而可以增加晶圆堆叠结构的信号带宽。

本申请实施例的第三方面，提供一种电子设备，包括外接部件以及与外接部件相耦接的至少一个如上所述的芯片堆叠结构。该电子设备具有与前述实施例提供的芯片堆叠结构相同的技术效果，此处不再赘述。

可选的，外接部件包括封装基板、转接板，或者，扇出型的至少一层重布线层。在此情况下，芯片堆叠结构中的底层芯片可以通过上述外部部件与PCB之间实现信号 传输。

本申请实施例的第四方面，提供一种芯片堆叠结构的制作方法，该方法包括：首先，在第一晶圆的有源面所在的一侧设置第二晶圆，第二晶圆的无源面朝向第一晶圆的有源面，并通过熔融键合工艺将第一晶圆和第二晶圆相键合。接下来，在第二晶圆的有源面所在的一侧设置第三晶圆，第三晶圆的无源面朝向第二晶圆的有源面，并通过熔融键合工艺，或者，混合键合工艺将第三晶圆与第二晶圆相键合。

这样一来，一方面，在制作本申请实施例提供的芯片堆叠结构的过程中，可以将先第一晶圆(切割后得到第一芯片)和第二晶圆(切割后得到第二芯片)采用晶圆与晶圆键合(wafer to wafer bonding，W2W bonding)的方式依次堆叠。接下来，再采用W2W键合的方式将第一晶圆和第二晶圆构成的堆叠组件与第三晶圆(切割后得到第三芯片)键合在一起形成晶圆堆叠结构。在此情况下，可以沿该晶圆堆叠结构最外侧晶圆上的切割线对该晶圆堆叠结构进行切割，以形成多个芯片堆叠结构。因此，在制作芯片堆叠结构的过程中，只需要对晶圆和晶圆进行对准(alignment)即可，而无需对单个芯片进行对准，从而有利于降低对准精度，提高生产效率。此外，相对于采用芯片(或称为晶粒)与芯片(die to die，D2D)键合键合的方案，以及芯片与晶圆(die to wafer，D2W)键合的方案而言，本申请实施例提供的W2W键合方案中，通过将晶圆直接键合后进行切割得到芯片堆叠结构20，因此无需利用已知合格晶粒(known good die，KGD)，对切割的晶粒逐一进行测试，从而可以简化制作工艺，降低生产成本。另一方面，任意两个晶圆在键合的过程中，无需添加有机黏着层，因此可以在芯片堆叠结构的制作过程中，减小引入有机材料而出现有机杂质污染的几率。另一方面，对在第二晶圆的无源面进行减薄的过程中，以及将第二晶圆的无源面与第一晶圆的有源面相键合的过程中，晶圆载板均能够对第二晶圆进行支撑，从而可以减小第二晶圆在减薄以及与其他晶圆堆叠的过程中，发生翘曲的几率。进而能够提高晶圆堆叠结构以及由该晶圆堆叠结构切割形成的芯片堆叠结构良率。

可选的，在第一晶圆的有源面所在的一侧设置第二晶圆，并通过熔融键合工艺将第一晶圆和第二晶圆相键合的方法包括：在第一晶圆的有源面形成第一介电层。接下来，在第二晶圆的有源面形成第二介电层，将晶圆载板键合于第二介电层远离第二晶圆的表面，对第二晶圆的无源面进行减薄。接下来，通过第一介电层将第二晶圆的无源面与第一晶圆的有源面相键合，并去除晶圆载板。此外，在第二晶圆的有源面所在的一侧设置第三晶圆，并通过熔融键合工艺，或者，混合键合工艺将第三晶圆与第二晶圆相键合的方法包括：在第三晶圆的无源面形成第三介电层。上述将第三晶圆与第二晶圆键合的方法包括：至少通过第三介电层和第二介电层，将第三晶圆与第二晶圆键合。具体的，当第三晶圆与第二晶圆采用熔融键合工艺相键合时，该第三晶圆与第二晶圆之间可以通过第三介电层和第二介电层相键合。或者，当第三晶圆与第二晶圆采用混合键合工艺相键合时，该第三晶圆与第二晶圆之间不仅可以通过第三介电层和第二介电层相键合，还可以通过金属材料相键合。

可选的，在将第三晶圆与第二晶圆键合之后，上述芯片晶圆的堆叠方法还包括沿切割线对第一晶圆、第二晶圆以及第三晶圆进行切割，可以获得多个芯片堆叠结构。

可选的，在第二晶圆的有源面形成第二介电层之后，制作芯片堆叠结构的方法还 包括：在第二介电层内制作间隔设置的多个第一虚设焊垫。在第三晶圆的无源面形成第三介电层之后，制作芯片堆叠结构的方法还包括：在第三介电层内制作多个间隔设置的多个第二虚设焊垫。至少通过第三介电层和第二介电层，将第三晶圆和所述第二晶圆键合包括：将第三介电层和第二介电层相键合，并将多个第一虚设焊垫中的一个第一虚设焊垫与多个第二虚设焊垫中的一个第二虚设焊垫相键合。在此情况下，在制作芯片堆叠结构的过程中，采用了熔融键合和混合键合两种键合方式。即当晶圆的堆叠层数较低，例如将第一晶圆和第二晶圆进行堆叠时，该第一晶圆和第二晶圆之间可以采用成本较低的熔融键合。由于第一晶圆和第二晶圆键合形成的组件中晶圆的层数较低，所以熔融键合完全可以确保第一晶圆和第二晶圆键合后形成的组件的可靠性。当第三晶圆与第一晶圆和第二晶圆键合后的组件进行键合时，晶圆堆叠的层数有所增加。当采用混合键合工艺将第三晶圆与第二晶圆相键合时，该第三晶圆与第二晶圆之间不仅可以通过绝缘材料相键合，还可以通过金属材料相键合，提升了第三晶圆与第二芯片之间的键合强度。从而可以提高了第三晶圆、第二晶圆以及第一晶圆键合后形成的晶圆堆叠结构的可靠性。

可选的，在第二晶圆的有源面形成第二介电层之后，制作芯片堆叠结构的方法还包括：在第二介电层内制作间隔设置的多个第三导通焊垫。多个第三导通焊垫与第二晶圆相耦接。在第三晶圆的无源面形成第三介电层之后，制作芯片堆叠结构的方法还包括：在第三介电层内制作间隔设置的多个第四导通焊垫。多个第四导通焊垫与第三晶圆相耦接。至少通过第三介电层和第二介电层，将第三晶圆和第二晶圆键合还包括：将多个第三导通焊垫中的一个第三导通焊垫与多个第四导通焊垫中的一个第四导通焊垫相键合。上述第三导通焊垫和第四导通焊垫的技术效果同上所述，此处不再赘述。

可选的，至少通过第三介电层和第二介电层，将第三晶圆和第二晶圆键合包括：将第三介电层和第二介电层相键合。这样一来，堆叠组件内的各个晶圆，以及不同堆叠组件之间的键合方式均可以采用熔融键合的方式，从而可以降低制作成本。

可选的，在第一晶圆的有源面形成第一介电层之后，通过第一介电层将第二晶圆的无源面与第一晶圆的有源面相键合之前，制作芯片堆叠结构的方法还包括：在第一介电层内形成与第一晶圆相耦接的第一重布线层。通过第一介电层将第二晶圆的无源面与第一晶圆的有源面相键合之后，至少通过第三介电层和第二介电层，将第三晶圆和第二晶圆键合之前，制作芯片堆叠结构的方法还包括：形成贯穿第二晶圆的第一导通孔，以及设置于第二介电层内，且与第二晶圆相耦接的第二重布线层。第一导通孔的第一端与第一重布线层相耦接，第二端与第二重布线层相耦接。上述第一重布线层、第一导通孔以及第二重布线层可以构成第一互连组件。该第一互连组件的技术效果同上所述，此处不再赘述。

可选的，在第三晶圆的无源面形成第三介电层之前，制作芯片堆叠结构的方法还包括：首先，在第三晶圆的有源面形成第四介电层。接下来，在第三晶圆内形成第二导通孔，并在第四介电层内形成第三重布线层。第三重布线层与第二导通孔的第二端，以及第三晶圆相耦接。接下来，在第四晶圆的有源面形成第五介电层，将晶圆载板键合于第五介电层远离第四晶圆的表面，对第四晶圆的无源面进行减薄。接下来，通过第四介电层将第四晶圆的无源面与第三晶圆的有源面相键合，并去除晶圆载板。接下 来，形成贯穿第四晶圆的第三导通孔，以及设置于第五介电层内，且与第四晶圆相耦接的第四重布线层。第三导通孔的第一端与第三重布线层相耦接，第二端与第四重布线层相耦接。将晶圆载板键合于第五介电层远离第四晶圆的表面，对第三晶圆的无源面进行减薄，以露出第二导通孔的第一端。在第三晶圆的无源面形成第三介电层之后，制作芯片堆叠结构的方法还包括：在第三介电层内制作第二导通焊垫。第二导通焊垫与第二导通孔的第一端以及第二重布线层相耦接。这样一来，在芯片堆叠结构中可以增加上述第四晶圆，从而可以提高晶圆堆叠结构的集成度。此外，上述贯穿第三晶圆的第二导通孔是采用中段钻孔工艺，在第三晶圆与第四晶圆键合之前形成。因此，相对于采用后钻孔工艺形成第二导通孔的方案而言，中段钻孔工艺无需在制作第二导通孔时形成覆盖第三重布线层表面的刻蚀阻挡层，并对第三晶圆和该刻蚀阻挡层依次分步刻蚀，以使得第三重布线层与第二导通孔相耦接。所以采用中段钻孔工艺制作第二导通孔的过程中不需考虑分步刻蚀、形成刻蚀阻挡层等步骤，有利于降低工艺难度。

可选的，在第三晶圆的无源面形成第三介电层之前，制作芯片堆叠结构的方法还包括：首先，在第三晶圆的有源面形成第四介电层，并在第四介电层内形成第三重布线层。接下来，在第四晶圆的有源面形成第五介电层，将晶圆载板键合于第五介电层远离第四晶圆的表面；对第四晶圆的无源面进行减薄。接下来，通过第四介电层将第四晶圆的无源面与第三晶圆的有源面相键合，并去除晶圆载板。接下来，形成贯穿第四晶圆的第三导通孔，以及设置于第五介电层内，且与第四晶圆相耦接的第四重布线层。第三导通孔的第一端与第三重布线层相耦接，第二端与第四重布线层相耦接。接下来，将晶圆载板键合于第五介电层远离第四晶圆的表面；对第三晶圆的无源面进行减薄。在第三晶圆的无源面形成第三介电层之后，制作芯片堆叠结构的方法还包括：形成贯穿第三晶圆的第二导通孔，并在第三介电层内制作第二导通焊垫；第二导通焊垫与第二导通孔的第一端以及第二重布线层相耦接。这样一来，在芯片堆叠结构中可以增加上述第四晶圆，从而可以提高晶圆堆叠结构的集成度。此外，上述贯穿第三晶圆的第二导通孔是采用后钻孔工艺，在第三晶圆与第四晶圆键合之后形成。

附图说明

图1为本申请实施例提供的一种电子设备的结构示意图；

图2a为本申请实施例提供的一种芯片堆叠结构示意图；

图2b为图2a中第一芯片的结构示意图；

图3为本申请实施例提供的另一种芯片堆叠结构示意图；

图4为本申请实施例提供的一种芯片堆叠结构的制作方法流程图；

图5a、图5b、图5c、图5d、图5e以及图5f依次为制作第一堆叠组件的步骤对应的结构示意图；

图6a、图6b、图6c依次为制作第二堆叠组件的步骤对应的一种结构示意图；

图7为图5f所示的第一堆叠组件和图6c所示的第二堆叠组件键合得到的结构示意图；

图8为本申请实施例提供的一种晶圆堆叠结构的俯视结构示意图；

图9a为本申请实施例提供的另一种第一堆叠组件的示意图；

图9b为本申请实施例提供的另一种第二堆叠组件的示意图；

图9c为图9a所示的第一堆叠组件和图9b所示的第二堆叠组件键合得到的结构示意图；

图10为本申请实施例提供的另一种晶圆堆叠结构的结构示意图；

图11为对图10所示的晶圆堆叠结构进行剖切得到的芯片堆叠结构的示意图；

图12a、图12b、图12c以及图12d依次为制作第二堆叠组件的步骤对应的另一种结构示意图；

图13为图5f所示的第一堆叠组件和图12d所示的第二堆叠组件键合得到的结构示意图；

图14为对图13所示的晶圆堆叠结构进行剖切得到的芯片堆叠结构的示意图；

图15为本申请实施例提供的另一种芯片堆叠结构的俯视结构示意图；

图16a、图16b、图16c以及图16d依次为制作第二堆叠组件的步骤对应的另一种结构示意图。

附图标记：

01-电子设备；10-外部部件；20-芯片堆叠结构；21-第一堆叠组件；211-第一芯片；301-第一介电层；212-第二芯片；302-第二介电层；22-第二堆叠组件；213-第三芯片；303-第三介电层；401-第一虚设焊垫；402-第二虚设焊垫；50-第一互连组件；501-第一重布线层；502-第二重布线层；511-第一导通孔；100-基底；101-电路结构；304-第四介电层；521-第一导通焊垫；02-晶圆堆叠结构；51-第二互连组件；522-第二导通焊垫；512-第二导通孔；503-第三重布线层；131-第一晶圆；200-凹槽；132-第二晶圆；31-晶圆载板；133-第三晶圆；523-第三导通焊垫；524-第四导通焊垫；134-第四晶圆；305-第五介电层；52-第三互连组件；513-第三导通孔；504-第四重布线层；214-第四芯片；600-接口焊垫；215-第五芯片；306-第六介电层。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。

以下，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。

此外，本申请中，“上”、“下”等方位术语是相对于附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件所放置的方位的变化而相应地发生变化。

在本申请中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。此外，术语“耦接”可以是实现信号传输的电性连接的方式。“耦接”可以是直接的电性连接，也可以通过中间媒介间接电性连接。

本申请实施例提供一种的电子设备。该电子设备包括手机(mobile phone)、平板电脑(pad)、电脑、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)终端设备、增强现实(augmented reality，AR)终端设备等电子产品。本申请实施例对上述电子设备的具体形式不做特殊限制。

如图1所示，上述电子设备01包括外部部件10以及与该外部部件10相耦接的至少一个芯片堆叠结构20。其中，上述外部部件10可以包括封装基板、硅基转接板(interposer)以及扇出型(integrated fan-out，InFO)的至少一层重布线层(redistribution layer，RDL)中的至少一种。

上述芯片堆叠结构20可以包括多个层叠设置的芯片。该芯片堆叠结构20中的芯片可以为逻辑芯片也可以为存储芯片。芯片堆叠结构20可以如图1所示的焊球阵列(ball grid array，BGA)，或者多个阵列排布的铜柱凸块(copper pillar bump)相耦接。此外，电子设备01还包括印刷电路板(printed circuit boards，PCB)。上述外部部件10还可以通过上述电连接件与PCB相耦接。在此情况下，上述芯片堆叠结构20可以通过外部部件10与PCB上其他芯片或者芯片堆叠结构实现信号传输。

以下对上述芯片堆叠结构20进行说明。

在本申请的一些实施例中，如图2a(为该芯片堆叠结构20的局部结构)所示，上述芯片堆叠结构20可以包括第一芯片211、第二芯片212以及第三芯片213。以下为了方便说明，将芯片堆叠结构20划分成第一堆叠组件21和第二堆叠组件22。其中，第一堆叠组件21包括上述第一芯片211和第二芯片212。第二堆叠组件22包括上述第三芯片213。

需要说明的是，上述任意一个芯片，例如第一芯片211如图2b所示可以包括基底100，例如玻璃基底、非晶硅(amorphous silicon，a-Si)基底、或者碳化硅(SiC)基底。此外，上述第一芯片211还可以包括设置于上述基底100上的电路结构101。在本申请的实施例中，将第一芯片211中电路结构101远离基底100的一侧表面称为芯片的有源面F，将基底100远离电路结构101的一侧表面称为无源面B。

上述第二芯片212设置于第一芯片211的有源面F所在的一侧，且第二芯片212的无源面B朝向第一芯片211的有源面F。第一堆叠组件21还包括第一介电层301和第二介电层302。第一介电层301设置于第一芯片211和第二芯片212之间。第一芯片211和第二芯片212可以采用熔融键合(fusion bonding)工艺相键合。在此情况下，第一芯片211和第二芯片212可以通过第一介电层301相键合(bonding)。第二介电层302设置于第二芯片212的有源面F一侧。

需要说明的是，芯片之间的键合是通过芯片界面处的原子在外界能量的作用下，通过范德华力、分子力甚至原子力使芯片结合成为一体的工艺。

此外，上述第一堆叠组件21还包括间隔设置的多个第一虚设焊垫(pad)401。多个第一虚设焊垫401设置于第二介电层302内。本申请中，构成上述第二虚设焊垫402的材料为导电材料，例如金、银、铜、铝中的至少一种。在本申请的实施例中，构成上述第二虚设焊垫402的材料可以采用纯铜材料。上述多个第一虚设焊垫401与第二芯片212之间没有耦接。

在此基础上，为了使得第一堆叠组件21中的第一芯片211和第二芯片212之间能够实现信号传输，上述第一堆叠组件21还可以包括如图2a所示的第一互连组件50。该第一互连组件50可以包括第一重布线层(re-distribution layer，RDL)501、第二重布线层502以及第一导通孔(through Si via，TSV)511。

该第一重布线层501设置于第一介电层301内，且与第一芯片211相耦接。第一 重布线层501中包括多层介电层，以及设置于相邻两层介电层之间的金属走线。相邻的金属走线之间可以通过制作于介电层上的导通孔电连接。在此情况下，第一重布线层501与第一芯片211相耦接是指，第一重布线层501中的金属走线与第一芯片211中的电路结构101(如图2b所示)相耦接。

同理，第二重布线层502设置于第二介电层302内，且与第二芯片212相耦接。此时，第二重布线层502中的金属走线可以与第二芯片212中的电路结构101相耦接。此外，如图2a所示，上述第一导通孔511可以贯穿第二芯片212。并且，该第一导通孔511的第一端与第一重布线层501相耦接，第一导通孔511的第二端与第二重布线层502相耦接。这样一来，第一芯片211中的电路结构101可以依次通过第一重布线层501、第一导通孔511以及第二重布线层502与第二芯片212中的电路结构101相耦接。从而实现第一芯片211与第二芯片212之间的信号传输。

此外，如图2a所示，上述第二堆叠组件22如图2a所示还可以包括第三介电层303。该第三芯片213设置于第二芯片212的有源面F所在的一侧，且第三芯片213的无源面B朝向第二芯片212的有源面F。第三介电层303设置于第三芯片213的无源面B。

上述第二堆叠组件22可以包括间隔设置的多个第二虚设焊垫402。多个第二虚设焊垫402设置于第三介电层303内。构成上述第二虚设焊垫402的材料可以为上述导电材料，例如纯铜材料。第三芯片213与第二芯片212通过混合键合(hybrid bonding)工艺相键合。在此情况下，该第三芯片213与第二芯片212之间的绝缘材料相键合，即第三介电层303与第二介电层302相键合。此外，第三芯片213与第二芯片212之间的金属材料相键合，即多个第二虚设焊垫402中的一个第二虚设焊垫402与多个第一虚设焊垫401中的一个第一虚设焊垫401相键合。多个第二虚设焊垫402与第三芯片213之间没有耦接。

此外，上述第一互连组件50如图3所示，还可以包括第一导通焊垫521。该第一导通焊垫521设置于第二重布线层502远离第一重布线层501的一侧表面，且与第二重布线层502相耦接。

第二堆叠组件22还包括第二互连组件51。该第二互连组件51可以包括第二导通焊垫522和第二导通孔512。其中，第二导通焊垫522设置于第三介电层303内，且与第一导通焊垫521相键合。第二导通孔512贯穿第三芯片213。该第二导通孔512的第一端与第二导通焊垫522相耦接，第二导通孔512的第二端与第三芯片213相耦接。构成第一导通焊垫521和第二导通焊垫522的材料可以相同，例如为纯铜材料。

在此情况下，为了使得第二导通孔512的第二端能够与第三芯片213相耦接，第二堆叠组件22还包括如图3所示的第四介电层304以及设置于该第四介电层304内的第三重布线层503。第四介电层304设置于第三芯片213的有源面F一侧，第三重布线层503的一部分与该第三芯片213的中的电路结构101相耦接，另一部分可以与上述第二导通孔512的第二端相耦接。

这样一来，第三芯片213可以通过第三重布线层503、第二导通孔512与第二芯片212进行信号传输。此外，第三芯片213还可以通过第三重布线层503、第二导通孔512、第二导通焊垫522、第一导通焊垫521、第二重布线层502、第一导通孔511 以及第一重布线层501与第一芯片211进行信号传输。

由上述可知，上述芯片堆叠结构20中第一芯片211可以通过上述第一互连组件50与第二芯片212之间实现信号传输。由于第一互连组件50中的第一导通孔511贯穿第二芯片212，且第二芯片212的基底100厚度很薄，可以在50μm左右，因此通过第一互连组件50可以沿纵向将第一芯片211和第二芯片212相耦接，使得第一芯片211和第二芯片212的信号传输路径更短。在此情况下，相对于在二维平面内，通过走线将两个并排的芯片相耦接的方案而言，本申请提供的芯片堆叠结构20传输的信号可以具有更高的带宽，从而有利于提升该芯片堆叠结构的性能。同理，第二芯片212能够通过上述第一导通焊垫521和第二互连组件51与第三芯片213之间实现信号传输。同上所述，第二互连组件51中的第二导通孔512贯穿第三芯片213，因此通过第二互连组件51可以沿纵向将第二芯片212和第三芯片213相耦接，使得第二芯片212和第三芯片213的信号传输路径更短，有利于提升芯片堆叠结构20的性能。

本申请实施例中，可以采用W2W键合的方式制作上述芯片堆叠结构20。以下对上述芯片堆叠结构20的制作方法进行举例说明。

示例一

本示例中，芯片堆叠结构20中用于将不同层的芯片相连通的各个的导通孔均采用后钻孔工艺制备。即，在多个晶圆堆叠之后在晶圆上制备上述导通孔。

如图4所示，上述芯片堆叠结构20的制作方法包括S101～S104。

S101、制作第一堆叠组件21的方法。其中，上述S101包括在第一晶圆131的有源面F所在的一侧设置第二晶圆132。该第二晶圆132的无源面B朝向第一晶圆131的有源面F，并通过熔融键合工艺将第一晶圆131和第二晶圆132相键合。

具体的，上述S101包括：首先，如图5a所示，对第一晶圆131进行清洗，并在第一晶圆131的有源面F形成第一介电层301。然后，采用光刻工艺在第一介电层301上形成凹槽200。具体的上述光刻工艺包括：在第一介电层301远离第一晶圆131的表面上形成光阻层(图中未示出)，然后并利用光罩(mask)对光阻层进行图案化，然后通过刻蚀工艺在第一介电层301上形成凹槽200。

接下来，如图5b所示，在上述凹槽200内制作与第一晶圆131相耦接的第一重布线层501。该第一重布线层501与第一晶圆131中的电路结构101(如图2b所示)相耦接。

需要说明的是，上述第一晶圆131包括如图2b所示的基底100和电路结构101。此外，第一晶圆131上设置有横纵交叉的多条切割线(图中未示出)，且相邻的横纵交叉的切割线围成的区域为第一芯片211所在的区域。从而当沿切割线对第一晶圆131进行切割后可以获得多个上述第一芯片211。

接下来，对如图5c所示的第二晶圆132进行清洗，并在第二晶圆132的有源面F形成第二介电层302。然后，如图5d所示，将晶圆载板31键合于第二介电层302远离第二晶圆132的表面，并对第二晶圆132的无源面B(即该第二晶圆中基底100远离电路结构101的一侧表面)进行减薄。例如可以将第二晶圆132基底100的厚度减薄至50μm左右。同上所述，当沿第二晶圆132上的切割线对第二晶圆132进行切割后可以得到多个第二芯片212。

需要说明的是，本申请实施例中，晶圆载板31可以与构成上述晶圆的基底的材料相同。

接下来，如图5e所示，可以采用熔融键合工艺，通过第一介电层301将第二晶圆132的无源面B与第一晶圆131的有源面F相键合。然后，可以采用研磨工艺、化学机械抛光工艺或者刻蚀工艺(干法刻蚀或湿法刻蚀)并去除图5d所示的晶圆载板31。

在本申请实施例中，构成任意一个介电层，例如上述第一介电层301的材料为无机材料。所以本申请中，任意两个晶圆在键合的过程中，无需添加有机黏着层，因此可以在芯片堆叠结构20的制作过程中，减小引入有机材料而出现有机杂质污染的几率。

此外，由上述可知，对在第二晶圆132的无源面进行减薄的过程中，以及将第二晶圆132的无源面B与第一晶圆131的有源面F相键合的过程中，晶圆载板31均能够对第二晶圆132进行支撑，从而可以减小第二晶圆132在减薄以及与其他晶圆堆叠的过程中，发生翘曲的几率。进而能够提高晶圆堆叠结构02以及由该晶圆堆叠结构02切割形成的芯片堆叠结构20良率。

接下来，如图5f所示，可以采用刻蚀工艺，例如干法刻蚀工艺形成贯穿第二晶圆132的第一导通孔511。例如，先对第二晶圆132的一部分进行刻蚀，停在第一重布线层501表面的刻蚀阻挡层上，接着对该刻蚀阻挡层进行刻蚀，以露出第一重布线层501中的金属走线，从而形成贯穿第二晶圆132的孔。然后再在通孔中沉积隔离层用以隔离第一导通孔511和第二晶圆132。最后打开第一重布线层501表面的隔离层，在贯穿第二晶圆132的孔内形成金属导电材料，以形成与第一重布线层501相耦接的第一导通孔511。然后，在第二介电层302内制作与第二晶圆132相耦接的第二重布线层502，使得第一导通孔511的第一端与第一重布线层501相耦接，第二端与第二重布线层502相耦接。由于第一导通孔511是在第一晶圆131和第二晶圆132键合之后形成的，所以上述第一导通孔511采用的是上述后钻孔工艺。

此外，还可以在第二介电层302内制作间隔设置的多个第一虚设焊垫401。示例的，可以通过采用上述光刻工艺在第二介电层302上形成间隔设置的多个凹槽。然后在上述凹槽内例如采用电镀工艺形成导电材料，例如纯铜材料形成上述第一虚设焊垫401。与此同时，还可以在第二重布线层502远离第二晶圆132的表面相连接的第一导通焊垫521。在此情况下，构成第一导通焊垫521的材料可以与第一虚设焊垫401的材料相同。此时，形成的第一堆叠组件21如图5f所示。

由上述可知，上述第一重布线层501、第一导通孔511、第二重布线层502以及第一导通焊垫521可以构成第一互连组件50，使得通过对第一晶圆131进行切割获得的第一芯片211可以通过第一互连组件50与对第二晶圆132进行切割获得的第二芯片212之间实现信号传输。

需要说明的是，在第二介电层302上的凹槽内形成上述导电材料的工艺可以包括化学气相沉积(chemical vapor deposition，CVD)工艺、溅镀沉积工艺、离子束沉积工艺、物理气相沉积(physical vapor deposition，PVD)工艺、原子层沉积工艺、分子束外延(molecular beam epitaxy，MBE)蒸镀以及电解镀金属(electro-plating)。

S102、制作第二堆叠组件22的方法。其中，上述S102包括：如图6a所示，在第三晶圆133的有源面F形成第四介电层304，并在第四介电层304内形成第三重布线 层503。然后，如图6b所示，将晶圆载板31键合于第四介电层304远离第三晶圆133的一侧表面，并对第三晶圆133的无源面B进行减薄。

同上所述，当沿第三晶圆133上的切割线对第三晶圆133进行切割后可以得到多个第三芯片213。

接下来，如图6c所示，在第三晶圆133的无源面B形成第三介电层303。然后采用干刻工艺制作贯穿第三晶圆133的第二导通孔512。并且，在第三介电层303内制作与第二导通孔512相耦接的第二导通焊垫522。由上述可知，第二导通焊垫522与第二导通孔512构成上述第二互连组件51。此外，在第三介电层303内制作间隔设置的多个第二虚设焊垫402。第二虚设焊垫402的制作方法与第一虚设焊垫401的制作方法同理可得，此处不再赘述。

S103、将第一堆叠组件21和第二堆叠组件22键合。该S103可以包括：在第二晶圆132的有源面F所在的一侧设置第三晶圆133，第三晶圆133的无源面B朝向第二晶圆132的有源面F，并通过熔融键合工艺，或者，混合键合工艺将第三晶圆133与第二晶圆132相键合。

其中，通过熔融键合工艺，或者，混合键合工艺将第三晶圆133与第二晶圆132相键合是指至少通过如图6c所示的第三介电层303和如图5f所示的第二介电层302，将第三晶圆133与第二晶圆132相键合，以达到将第一堆叠组件21和第二堆叠组件22键合的目的，从而形成如图7所示的晶圆堆叠结构02。

在本申请的一些实施例中，当采用熔融键合工艺将第三晶圆133与第二晶圆132相键合时，第三晶圆133与第二晶圆132之间可以只通过第三介电层303和第二介电层302相键合。

或者在本申请的另一些实施例中，第二介电层302中设置有多个第一虚设焊垫401，第三介电层303中设置有多个第二虚设焊垫402。一个第一虚设焊垫401的位置可以与一个第二虚设焊垫402的位置相对应。这样一来，在将第三晶圆133与第二晶圆132相键合的过程中，可以采用混合键合工艺，不仅将第三介电层303与第二介电层302相键合，还可以将一个第一虚设焊垫401和与该第一虚设焊垫401位置相对应的一个第二虚设焊垫402相键合。

S104、沿如图8所示的切割线L对晶圆堆叠结构02进行切割，可以获得多个芯片堆叠结构20。该晶圆堆叠结构02的纵向剖视图如图3所示。

需要说明的是，该晶圆堆叠结构02的切割线可以为晶圆堆叠结构02中位于最上层的晶圆，例如图7中第三晶圆133的切割线。并且，不同晶圆在同一位置处的切割线的位置可以对齐。从而沿晶圆堆叠结构02的切割线对晶圆堆叠结构02进行切割时，将第一晶圆131切割以获得多个第一芯片211的同时，将第二晶圆132切割后可以获得多个第二芯片212，将第三晶圆133切割后，可以获得多个第三芯片213。

综上所述，为了获得芯片堆叠结构20，本申请实施例提供的芯片堆叠结构20的制作方法是先将多个晶圆，例如第一晶圆131和第二晶圆132堆叠键合形成第一堆叠组件21，然后再将包括第三晶圆133的第二堆叠组件22与第一堆叠组件21键合形成上述晶圆堆叠结构02。接下来，再对上述晶圆堆叠结构02进行切割形成多个芯片堆叠结构20。

这样一来，一方面，通过对形成的晶圆堆叠结构02进行切割，可以获得多个芯片堆叠的芯片堆叠结构20。该芯片堆叠结构20能够沿纵向(垂直于任意一个芯片基底100的方向)具有较高的集成度。减小芯片堆叠结构20在二维平面内的尺寸，进而可以在电子设备01有限的二维布件空间内，提供具有较高集成度和性能的元器件。

另一方面，在制作本申请实施例提供的芯片堆叠结构的过程中，可以将先第一晶圆131和第二晶圆132采用晶圆与晶圆键合的方式依次堆叠。接下来，再采用W2W键合的方式将第一晶圆131和第二晶圆132构成的第一堆叠组件21与第三晶圆133键合在一起形成晶圆堆叠结构02。在此情况下，可以沿该晶圆堆叠结构02最外侧晶圆上的切割线对该晶圆堆叠结构02进行切割，以形成多个芯片堆叠结构20。因此，在制作芯片堆叠结构20的过程中，只需要对晶圆和晶圆进行对准即可，而无需对单个芯片进行对准，从而有利于降低对准精度，提高生产效率。此外，相对于采用D2D键合的方案，以及D2W键合的方案而言，本申请实施例提供的W2W键合方案中，通过将晶圆直接键合后进行切割得到芯片堆叠结构20，因此无需利用KGD，对切割的晶粒逐一进行测试，从而可以简化制作工艺，降低生产成本。

另一方面，在芯片堆叠结构20的制作过程中，可以采用了熔融键合和混合键合两种键合方式。即当晶圆的堆叠层数较低，例如将第一晶圆131和第二晶圆132进行堆叠时，该第一晶圆131和第二晶圆132之间可以采用成本较低的熔融键合。由于第一晶圆131和第二晶圆132键合形成的组件中晶圆的层数较低，所以熔融键合完全可以确保第一晶圆131和第二晶圆132键合后形成的第一堆叠组件21的可靠性。当第三江源133与第一堆叠组件21进行键合时，晶圆堆叠的层数有所增加。当采用混合键合工艺将第三晶圆133与第二晶圆132相键合时，该第三晶圆133与第二晶圆132之间不仅可以通过绝缘材料(即上述第三介电层303和第二介电层302)相键合，还可以通过金属材料(一个第一虚设焊垫401和一个第二虚设焊垫402)相键合，提升了第三晶圆133与第二晶圆132之间的键合强度。从而可以提高了第三晶圆133、第二晶圆132以及第一晶圆132键合后形成的晶圆堆叠结构02以及由该晶圆堆叠结构02切割后获得的芯片堆叠结构20的可靠性。所以能够在3D-IC堆叠过程中，能够保证芯片间键合强度满足要求的同时，降低制作成本。

另一方面，在本申请的一些实施例中，如图9a所示，在第二晶圆132的有源面F形成第二介电层302之后，制作上述第一堆叠组件21的方法还可以包括在第二介电层302内制作间隔设置的多个第三导通焊垫523。该多个第三导通焊垫523与第二晶圆132相耦接，即多个第三导通焊垫523中的每个第三导通焊垫523与第二晶圆132中的电路结构101(如图2b所示)相耦接。构成第三导通焊垫523的材料可以与构成第一虚设焊垫401的材料相同。基于此，为了简化制作工艺，可以在制作第一虚设焊垫401的同时，完成第三导通焊垫523的制作。当对该晶圆堆叠结构02切割形成芯片堆叠结构20后，芯片堆叠结构20中上述第三导通焊垫523与第二芯片212中的电路结构101相耦接。

此外，如图9b所示，在第三晶圆133的无源面B形成第三介电层303之后，制作第二堆叠组件22的方法还可以包括在第三介电层303内制作间隔设置的多个第四导通焊垫524。该多个第四导通焊垫524与第三晶圆133相耦接，即该多个第四导通焊 垫524中的每个第四导通焊垫524与该第三晶圆133中的电路结构101(如图2b所示)相耦接。当对该晶圆堆叠结构02切割形成芯片堆叠结构20后，该芯片堆叠结构20中第四导通焊垫524与该第三芯片213中的电路结构101相耦接。

由上述可知，第三晶圆133还包括用于承载上述电路结构101的基底100。该基底100靠近第三介电层303的一侧表面为该第三晶圆133的无源面。由于第三介电层303制作于第三晶圆133的无源面，所以为了使得该第三介电层303内的第四导通焊垫524能够与第三晶圆133中电路结构101相耦接，可以在第三晶圆133的基底100上打孔，从而使得第四导通焊垫524穿过基底100上的孔与第三晶圆133中的电路结构101相耦接。同上所述，可以在制作第二虚设焊垫402的同时，完成第四导通焊垫524的制作。在此情况下，该第四导通焊垫524可以与第二虚设焊垫402的材料相同。

基于此，上述将第一堆叠组件21和第二堆叠组件22键合还包括如图9c所示，采用上述混合键合工艺，在将第二介电层302和第三介电层303相键合，将一个第一虚设焊垫401与一个第二虚设焊垫402相键合的同时，还可以将一个第三导通焊垫523与一个第四导通焊垫524相键合。这样一来，第二晶圆132和第三晶圆133之间不仅可以通过第一互连组件50和第二互连组件51实现信号传输，还可以通过相互耦接的第三导通焊垫523和第四导通焊垫524实现信号传输，从而可以增加由该晶圆堆叠结构02切割形成的芯片堆叠结构20的信号带宽。

需要说明的是，本申请实施例对图9c所示的晶圆堆叠结构02切割形成的芯片堆叠结构20中相键合的导通焊垫组，例如由第三导通焊垫523、第四导通焊垫524构成的导通焊垫组的位置不做限定。示例的，上述导通焊垫组可以位于相邻两个虚设焊垫(例如图9c中第一虚设焊垫401之间)。或者，在本申请的另一些实施例中，对单个芯片堆叠结构20而言，相对于虚设焊垫(例如第一虚设焊垫401)，上述相键合的导通焊垫组(例如相键合的第三导通焊垫523和第四导通焊垫524)可以设置于芯片堆叠结构20的周边。

当然，上述是以多个晶圆采用熔融键合工艺形成堆叠组件，例如上述第一堆叠组件21、第二堆叠组件22。然后再采用混合键合工艺将多个堆叠组件，例如将第一堆叠组件21和第二堆叠组件22进行键合为例进行的说明。在本申请的另一些实施例中，还可以将多个晶圆采用熔融键合工艺形成堆叠组件，例如上述第一堆叠组件21、第二堆叠组件22。然后继续采用熔融键合工艺将多个堆叠组件例如将第一堆叠组件21和第二堆叠组件22进行键合。在此情况下，如图10所示，第一堆叠组件21中的第二晶圆132与第二堆叠组件22中的第三晶圆133之间可以仅通过第二介电层302和第三介电层303相键合。从而可以简化晶圆堆叠结构02的制作工艺。

此外，由上述可知，在上述晶圆堆叠结构02的制作过程中，任意相邻两个晶圆均是以一个晶圆的无源面B靠近另一个晶圆的正面F的方式，即无源面对正面(back to face，B2F)堆叠在一起的。例如，图9c中，第二晶圆132的无源面B靠近第一晶圆131的正面F。第三晶圆133的无源面B靠近第二晶圆132的正面F。这样一来，各个晶圆的朝向均相同，所以用于将不同晶圆电连接的，贯穿不同晶圆的各个导通孔(例如他图9c中的第一导通孔511和第二导通孔512)的位置可以相同。因此能够采用同一套掩膜版(mask)就可以在不同晶圆上的同一位置制作多个用于相耦接的导通孔， 避免采用正面对正面(face to face，F2F)的方案时由于镜像效应(mirror effect)，导致掩膜版数量增加的问题。

上述是以晶圆堆叠结构02中，第一堆叠组件21包括两个晶圆，例如第一晶圆131、第二晶圆132，第二堆叠组件22包括第三晶圆133为例进行的说明。在本申请的另一些实施例中，如图11所示，第二堆叠组件22还可以包括第四晶圆134。在此情况下，上述晶圆堆叠结构02的制作方法中第一堆叠组件21的制作方法同上所述。不同之处为第二堆叠组件22的制作方法(即S102)包括：

首先，对如图12a所示的第四晶圆134进行清洗，并在第四晶圆134的有源面F一侧形成第五介电层305。然后，将晶圆载板31键合于第五介电层305远离第四晶圆134的表面。

接下来，并对第四晶圆134的无源面B进行减薄，减薄工艺同上所述，此处不再赘述。此外，如图12b所示，可以采用熔融键合工艺，通过第四介电层304将第四晶圆134的无源面B与第三晶圆133的有源面F相键合，并去除晶圆载板31。

需要说明的是，在将第三晶圆133与第四晶圆134键合之前，可以在第四介电层304内形成与该第三晶圆133相耦接的第三重布线层503。该第三重布线层503的制作方式同上所述，此处不再赘述。

接下来，如图12b所示，形成贯穿第四晶圆134的第三导通孔513，以及设置于第五介电层305内，且与第四晶圆134中的电路结构101(如图2b所示)相耦接的第四重布线层504。第三导通孔513的第一端与第三重布线层503相耦接，第二端与第四重布线层504相耦接。这样一来，上述第三重布线层503、第三导通孔513以及第四重布线层504可以构成第三互连组件52，使得第三晶圆133可以与第四晶圆134之间实现信号传输。

接下来，如图12c所示，将晶圆载板31键合于第五介电层305远离第四晶圆134的表面，并对第三晶圆133的无源面B进行减薄。

接下来，如图12d所示，在第三晶圆133的无源面B形成第三介电层303。然后形成贯穿第三晶圆133的第二导通孔512，并在第三介电层303内制作第二导通焊垫522以及第二虚设焊垫402。该第二导通焊垫522与第二导通孔512的第一端以及第二重布线层502相耦接。由上述可知，第二导通孔512和第二导通焊垫522构成上述第二互连组件51。在此情况下，可以完成第二堆叠组件22的制作。

基于此，再执行上述S103，将第一堆叠组件21和第二堆叠组件22键合，并将上述晶圆载板31去除，形成的晶圆堆叠结构02的结构如图11所示。接下来，对如图11所示的晶圆堆叠结构02进行切割后，可以获得多个如图13所示的芯片堆叠组件20。

该芯片堆叠组件20中的第四芯片214由对图11所示的晶圆堆叠结构02中的第四晶圆134进行切割获得。因此，第四芯片214设置于第三芯片213远离第二芯片212的一侧，且第四芯片214的无源面B朝向第三芯片213。第三芯片213和第四芯片通过第四介电层304相键合。此外，第四芯片214的有源面F一侧设置有第五介电层305。

这样一来，当在制作芯片堆叠结构20的过程中，晶圆的数量增加时，可以先如上所述，采用成本较低的熔融键合工艺，将第一晶圆131和第二晶圆132通过第一介电层301相键合。并且，采用熔融键合工艺将第三晶圆133与第四晶圆134通过第四介 电层304相键合。然后，再将第一晶圆131和第二晶圆132键合形成的第一堆叠组件21，与第三晶圆133与第四晶圆134键合形成的第二堆叠组件22采用键合强度较高的混合键合工艺相键合。在此情况下，当堆叠的晶圆数量较少时，晶圆之间的键合工艺可以采用成本较低的熔融键合工艺。当堆叠的晶圆数量较多时，晶圆之间采用键合强度较高的混合键合，从而可以在降低制作成本的同时，提高晶圆堆叠结构的可靠性。此外，当晶圆堆叠结构中堆叠的晶圆数量增加后，可以分组先将一部分晶圆在熔融键合工艺能够保证可靠性的前提下，采用该熔融键合工艺键合形成堆叠组件。然后，再采用键合强度较高的混合键合工艺，对多个堆叠组件进行两两键合(例如上述第一堆叠组件21和第二堆叠组件22相键合)。在此情况下，相对于逐层对晶圆进行堆叠的方案而言，本申请实施例中，当其中一个堆叠组件中的晶圆在堆叠过程出现堆叠失误或者对位精度偏差的问题时，可以单独对该堆叠组件进行更换，而不会导致整个晶圆堆叠结构02以及由该晶圆堆叠结构02切割后形成的芯片堆叠结构20失效的问题。

在本申请的实施例中，对于上述任意一种芯片堆叠结构20而言，该芯片堆叠结构20中，第二堆叠组件22中最远离第一堆叠组件21的芯片可以称为底层芯片，例如图13中的第四芯片214可以称为底层芯片。该底层芯片可以与上述外部部件10(如图1所示)相耦接，从而使得芯片堆叠结构20能够通过上述外部部件10与PCB上其他芯片或者芯片堆叠结构实现信号传输。

在此情况下，为了使得底层芯片(例如，第四芯片214)能够与上述外部部件10相耦接，如图14所示，第二堆叠组件22还可以包括间隔设置的多个接口焊垫600。该接口焊垫600可以设置于底层芯片(例如，第四芯片214)的有源面一侧的介电层(例如，第五介电层305)内。这样一来，芯片堆叠结构20中的各个芯片可以通过上述接口焊垫600、第四重布线层504与上述外部部件10相耦接。

在本申请的一些实施例中，上述底层芯片可以为逻辑芯片，该芯片堆叠结构20中除了底层芯片(例如，第四芯片214)以外的至少一个芯片(例如。第一芯片211、第二芯片212以及第三芯片213)可以为存储芯片。例如，动态随机访问存储芯片(dynamic random access memory，DRAM)。在此情况下，上述芯片堆叠结构20可以为高宽带存储器(high bandwidth memory，HBM)。

或者，在本申请的另一些实施例中，上述底层芯片可以为存储芯片，该芯片堆叠结构20中除了底层芯片(例如，第四芯片214)以外的至少一个芯片为逻辑芯片。

综上所述，在制作如图14所示的芯片堆叠结构20的过程中，先将第一堆叠组件21中的第一晶圆131、第二晶圆132通过熔融键合在一起。第二堆叠组件22中的第三晶圆133和第四晶圆134通过熔融键合在一起，然后再将第一堆叠组件21和第二堆叠组件22通过混合键合形成晶圆堆叠结构02。最后对晶圆堆叠结构02进行切割形成芯片堆叠结构20。在此情况下，芯片堆叠结构20中的第一堆叠组件21包括两个芯片，分别为第一芯片211和第二芯片212。第二堆叠组件22包括两个芯片，分别为第三芯片213和第四芯片214。

在本申请的另一些实施例中，在制作芯片堆叠结构20的过程中，可以先将四个晶圆通过熔融键合在一起形成第一堆叠组件21。并且将另外四个晶圆通过熔融键合在一起形成第二堆叠组件22。然后通过混合键合工艺将第一堆叠组件21和第二堆叠组件 22相键合形成具有八个晶圆的圆堆叠结构02。最后对晶圆堆叠结构02进行切割形成芯片堆叠结构20。在此情况下，芯片堆叠结构20中的第一堆叠组件21包括四个芯片。第二堆叠组件22包括四个芯片。

或者，在本申请的另一些实施例中，在制作芯片堆叠结构20的过程中，可以先将八个晶圆通过熔融键合在一起形成第一堆叠组件21。并且将另外八个晶圆通过熔融键合在一起形成第二堆叠组件22。然后通过混合键合工艺将第一堆叠组件21和第二堆叠组件22相键合形成具有十六个晶圆的圆堆叠结构02。最后对晶圆堆叠结构02进行切割形成芯片堆叠结构20。在此情况下，芯片堆叠结构20中的第一堆叠组件21包括八个芯片。第二堆叠组件22包括八个芯片。

需要说明的是，上述是以第一堆叠组件21和第二堆叠组件22中晶圆或芯片的数量相同为例进行的上说明。在本申请的另一些实施例中，如图15所示，第一堆叠组件21包括第一芯片211和第二芯片212，第二堆叠组件22可以包括第三芯片213、第四芯片214以及第五芯片215(该第五芯片215的有源面一侧设置有第六介电层306)。在此情况下，第一堆叠组件21和第二堆叠组件22中芯片的数量可以不同。本申请对上述堆叠组件中芯片的数量不做限定。

此外，上述均是以晶圆堆叠结构02包括两个堆叠组件，例如第一堆叠组件21和第二堆叠组件22为例进行的说明。本申请中对晶圆堆叠结构02中个堆叠组件的数量不做限定，只要晶圆堆叠结构02只要具有两个堆叠组件即可。任意一个堆叠组件中晶圆之间的键合方式，以及任意两个堆叠组件的键合方式同上所述此处不再赘述。

示例二

本示例中的芯片堆叠结构20中，同上所述，第一堆叠组件21同上所述可以包括第一芯片211和第二芯片212。第二堆叠组件22可以包括第三芯片213和第四芯片214。与示例一的不同之处在于，本示例中，贯穿第三芯片213的导通孔制作于第三晶圆133(切割后得到第三芯片213)的导通孔采用中段钻孔工艺，即该导通孔制作于第三晶圆133和第四晶圆(切割后得到第四芯片214)键合之前。

在此情况下，上述晶圆堆叠结构02的制作方法中第一堆叠组件21的制作方法同上所述。不同之处为第二堆叠组件22的制作方法(即S102)包括：

首先，如图16a所示，在第三晶圆133的有源面F形成第四介电层304。在第三晶圆133内形成第二导通孔512，并在第四介电层304内形成第三重布线层503。该第三重布线层503与第二导通孔512的第二端(第二导通孔512靠近第三重布线层503的一端)，以及第三晶圆133相耦接。

接下来，如图12a所示，在第四晶圆134的有源面F形成第五介电层305。然后，将晶圆载板31键合于第五介电层305远离第四晶圆134的表面。

接下来，对第四晶圆134的无源面B进行减薄，并如图16b所示，通过第四介电层304将第四晶圆134的无源面与第三晶圆133的有源面F相键合。然后并去除晶圆载板31。

接下来，如图16c所示，形成贯穿第四晶圆134的第三导通孔513，以及设置于第五介电层305内，且与第四晶圆134相耦接的第四重布线层504。第三导通孔513的第一端与第三重布线层503相耦接，第二端与第四重布线层504相耦接。上述第三 重布线层503、第三导通孔513以及第四重布线层504构成第三互连组件52。在此情况下，第四晶圆134可以通过第三互连组件52与第三晶圆133实现信号传输。

接下来，如图16d所示，将晶圆载板31键合于第五介电层305远离第四晶圆134的表面，并对第三晶圆133的无源面B进行减薄，以露出第二导通孔512的第一端(第二导通孔512远离第三重布线层503的一端)。

接下来，如图12d所示，在第三晶圆133的无源面B形成第三介电层303，并在第三介电层303内制作第二导通焊垫522以及第二虚设焊垫402。该第二导通焊垫522与第二导通孔512的第一端以及第二重布线层502相耦接。在此情况下，可以完成第二堆叠组件22的制作。

基于此，在执行上述S103，将第一堆叠组件21和第二堆叠组件22键合，并将上述晶圆载板31去除，形成的晶圆堆叠结构02的结构如图11所示。接下来，对如图11所示的晶圆堆叠结构02进行切割后，可以获得多个如图13所示的芯片堆叠组件20。

综上所述，图16d中贯穿第三晶圆133的第二导通孔512，如图16a和图16b所示，是在第三晶圆133和第四晶圆134堆叠键合之前形成的，该第二导通孔512采用中段钻孔工艺制备。而对于示例一中如图12d所示，第二导通孔512在第三晶圆133和第四晶圆134堆叠之后形成(后钻孔工艺)的方案而言，后钻孔工艺中需要先对第三晶圆133的一部分进行刻蚀，停在第三重布线层503的刻蚀阻挡层上，接着对该刻蚀阻挡层进行刻蚀，以露出第三重布线层503中的金属走线，从而形成贯穿第三晶圆133的孔。然后再在通孔中沉积隔离层用以隔离第二导通孔512和第三晶圆133。最后打开第三重布线层503表面的隔离层，在贯穿第三晶圆133的孔内形成金属导电材料，以形成与第三重布线层503相耦接的第二导通孔512。所以采用中段钻孔工艺制备上述第二导通孔512无需考虑形成刻蚀阻挡层，以及对第三晶圆和刻蚀阻挡层依次分步刻蚀等步骤，有利于降低工艺难度。

然而示例二中，当第二导通孔512采用中段钻孔工艺时，第二导通孔512如图16a所示形成于第三晶圆133与第四晶圆134键合之前，且如图16d所示，可以在对第三晶圆133的背部进行研磨的过程中，将第二导通孔512露出。接来下，在第三晶圆133的无源面制作第三介电层303，以及位于该第二介电层302内的第二导通焊盘522(如图11所示)时，该第二导通焊盘522可以与第二导通孔512露出的第一端相耦接。因此，中段钻孔工艺对第二导通孔512的制作工艺的精度要求较低，有利于简化制作工艺。

本示例中，晶圆堆叠结构02中堆叠组件的数量、相邻两个堆叠组件的键合方式，以及每个堆叠组件中晶圆数量、相邻两个晶圆的键合方式同上所述，此处不再赘述。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (20)

1. 一种芯片堆叠结构，其特征在于，包括：

   第一芯片；

   第二芯片，设置于所述第一芯片的有源面所在的一侧，且所述第二芯片的无源面朝向所述第一芯片的有源面；所述第一芯片与所述第二芯片通过熔融键合工艺相键合；

   第三芯片，设置于所述第二芯片的有源面所在的一侧；所述第三芯片的无源面朝向所述第二芯片的有源面；所述第三芯片与所述第二芯片通过混合键合工艺相键合。
2. 根据权利要求1所述的芯片堆叠结构，其特征在于，所述芯片堆叠结构还包括：

   第一介电层，设置于所述第一芯片和所述第二芯片之间；所述第一芯片和所述第二芯片通过所述第一介电层相键合；

   第二介电层，设置于所述第二芯片的有源面一侧；

   间隔设置的多个第一虚设焊垫；所述多个第一虚设焊垫设置于所述第二介电层内；

   第三介电层，设置于所述第三芯片的无源面，且与所述第二介电层相键合；

   间隔设置的多个第二虚设焊垫；所述多个第二虚设焊垫设置于所述第三介电层内；所述多个第二虚设焊垫中的一个第二虚设焊垫与所述多个第一虚设焊垫中的一个第一虚设焊垫相键合。
3. 根据权利要求2所述的芯片堆叠结构，其特征在于，所述芯片堆叠结构还包括第一互连组件；所述第一互连组件包括：

   第一重布线层，设置于所述第一介电层内，且与所述第一芯片相耦接；

   第二重布线层，设置于所述第二介电层内，且与所述第二芯片相耦接；

   第一导通孔，贯穿所述第二芯片；所述第一导通孔的第一端与所述第一重布线层相耦接，所述第一导通孔的第二端与所述第二重布线层相耦接。
4. 根据权利要求3所述的芯片堆叠结构，其特征在于，

   所述第一互连组件还包括第一导通焊垫，设置于所述第二重布线层远离所述第一重布线层的一侧表面，且与所述第二重布线层相耦接；

   所述芯片堆叠结构还包括第二互连组件；所述第二互连组件包括：

   第二导通焊垫，设置于所述第三介电层内，且与所述第一导通焊垫相键合；

   第二导通孔，贯穿所述第三芯片；所述第二导通孔的第一端与所述第二导通焊垫相耦接，所述第二导通孔的第二端与所述第三芯片相耦接。
5. 根据权利要求3或4所述的芯片堆叠结构，其特征在于，所述芯片堆叠结构还包括：

   第四芯片；所述第四芯片设置于所述第三芯片远离所述第二芯片的一侧，且所述第四芯片的无源面朝向所述第三芯片的有源面；

   第四介电层；设置于所述第三芯片和所述第四芯片之间；所述第三芯片和所述第四芯片通过所述第四介电层相键合。
6. 根据权利要求5所述的芯片堆叠结构，其特征在于，所述芯片堆叠结构还包括第五介电层和第三互连组件；所述第五介电层设置于所述第四芯片的有源面；

   所述第三互连组件包括：

   第三重布线层，设置于所述第四介电层内，且与所述第三芯片和所述第一互连组 件相耦接；

   第四重布线层，设置于所述第五介电层内，且与所述第四芯片相耦接；

   第三导通孔，贯穿所述第四芯片；所述第三导通孔的第一端与所述第三重布线层相耦接，所述第三导通孔的第二端与所述第四重布线层相耦接。
7. 根据权利要求2-6任一项所述的芯片堆叠结构，其特征在于，所述芯片堆叠结构还包括：

   间隔设置的多个第三导通焊垫；所述多个第三导通焊垫设置于所述第二介电层内，且与所述第二芯片相耦接；

   间隔设置的多个第四导通焊垫；所述多个第四导通焊垫设置于所述第三介电层内，且与所述第三芯片相耦接；

   其中，所述多个第三导通焊垫中的一个第三导通焊垫与所述多个第四导通焊垫中的一个第四导通焊垫相键合。
8. 根据权利要求1-7任一项所述的芯片堆叠结构，其特征在于，所述芯片堆叠结构中最远离所述第一芯片的芯片为底层芯片；

   所述芯片堆叠结构还包括：

   间隔设置的多个接口焊垫；所述多个接口焊垫设置于所述底层芯片的有源面一侧的介电层内；所述多个接口焊垫用于将所述底层芯片与外接部件相耦接。
9. 根据权利要求8所述的芯片堆叠结构，其特征在于，所述底层芯片为逻辑芯片，所述芯片堆叠结构中除了底层芯片以外的至少一个芯片为存储芯片。
10. 一种晶圆堆叠结构，其特征在于，包括：

    第一晶圆；

    第二晶圆；所述第二晶圆设置于所述第一晶圆的有源面所在的一侧，且所述第二晶圆的无源面朝向所述第一晶圆的有源面；所述第一晶圆与所述第二晶圆通过熔融键合工艺相键合；

    第三晶圆，设置于所述第二晶圆远离所述第一晶圆的一侧；所述第三晶圆的无源面朝向所述第二晶圆的有源面；所述第三晶圆与所述第二晶圆通过混合键合工艺相键合。
11. 一种电子设备，其特征在于，包括外接部件以及与所述外接部件相耦接的至少一个如权利要求1-9任一项所述的芯片堆叠结构。
12. 根据权利要求11所述的电子设备，其特征在于，所述外接部件包括封装基板、转接板，或者，扇出型的至少一层重布线层。
13. 一种芯片堆叠结构的制作方法，其特征在于，所述方法包括：

    在第一晶圆的有源面所在的一侧设置第二晶圆，所述第二晶圆的无源面朝向所述第一晶圆的有源面，并通过熔融键合工艺将所述第一晶圆和所述第二晶圆相键合；

    在所述第二晶圆的有源面所在的一侧设置第三晶圆，所述第三晶圆的无源面朝向所述第二晶圆的有源面，并通过熔融键合工艺，或者，混合键合工艺将所述第三晶圆与所述第二晶圆相键合。
14. 根据权利要求13所述的芯片堆叠结构的制作方法，其特征在于，在所述第一晶圆的有源面所在的一侧设置所述第二晶圆，并通过熔融键合工艺将所述第一晶圆和 所述第二晶圆相键合的方法包括：

    在所述第一晶圆的有源面形成第一介电层；

    在所述第二晶圆的有源面形成第二介电层，将晶圆载板键合于所述第二介电层远离所述第二晶圆的表面；对所述第二晶圆的无源面进行减薄；

    通过所述第一介电层将第二晶圆的无源面与所述第一晶圆的有源面相键合，并去除所述晶圆载板；

    在所述第二晶圆的有源面所在的一侧设置所述第三晶圆，并通过熔融键合工艺，或者，混合键合工艺将所述第三晶圆与所述第二晶圆相键合的方法包括：

    在第三晶圆的无源面形成第三介电层；

    至少通过所述第三介电层和所述第二介电层，将所述第三晶圆和所述第二晶圆键合。
15. 根据权利要求14所述的芯片堆叠结构的制作方法，其特征在于，将所述第三晶圆和所述第二晶圆键合之后，所述方法还包括：沿切割线对所述第一晶圆、所述第二晶圆以及所述第三晶圆进行切割。
16. 根据权利要求14或15所述的芯片堆叠结构的制作方法，其特征在于，

    在所述第二晶圆的有源面形成所述第二介电层之后，制作所述芯片堆叠结构的方法还包括：在所述第二介电层内制作间隔设置的多个第一虚设焊垫；

    在所述第三晶圆的无源面形成所述第三介电层之后，制作所述芯片堆叠结构的方法还包括：在所述第三介电层内制作间隔设置的多个第二虚设焊垫；

    至少通过所述第三介电层和所述第二介电层，将所述第三晶圆和所述第二晶圆键合包括：将所述第三介电层和所述第二介电层相键合，并将所述多个第一虚设焊垫中的一个第一虚设焊垫与所述多个第二虚设焊垫中的一个第二虚设焊垫相键合。
17. 根据权利要求16所述的芯片堆叠结构的制作方法，其特征在于，

    在所述第二晶圆的有源面形成所述第二介电层之后，制作所述芯片堆叠结构的方法还包括：在所述第二介电层内制作间隔设置的多个第三导通焊垫；所述多个第三导通焊垫与所述第二晶圆相耦接；

    在所述第三晶圆的无源面形成所述第三介电层之后，制作所述芯片堆叠结构的方法还包括：在所述第三介电层内制作间隔设置的多个第四导通焊垫；所述多个第四导通焊垫与所述第三晶圆相耦接；

    至少通过所述第三介电层和所述第二介电层，将所述第三晶圆和所述第二晶圆键合还包括：将所述多个第三导通焊垫一个第三导通焊垫与所述多个第四导通焊垫中的一个第四导通焊垫相键合。
18. 根据权利要求14-17任一项所述的芯片堆叠结构的制作方法，其特征在于，在所述第一晶圆的有源面形成第一介电层之后，通过所述第一介电层将第二晶圆的无源面与所述第一晶圆的有源面相键合之前，制作所述芯片堆叠结构的方法还包括：在所述第一介电层内形成与所述第一晶圆相耦接的第一重布线层；

    通过所述第一介电层将第二晶圆的无源面与所述第一晶圆的有源面相键合之后，至少通过所述第三介电层和所述第二介电层，将所述第三晶圆和所述第二晶圆键合之前，制作所述芯片堆叠结构的方法还包括：

    形成贯穿所述第二晶圆的第一导通孔，以及设置于所述第二介电层内，且与所述第二晶圆相耦接的第二重布线层；所述第一导通孔的第一端与所述第一重布线层相耦接，第二端与所述第二重布线层相耦接。
19. 根据权利要求18所述的芯片堆叠结构的制作方法，其特征在于，

    在所述第三晶圆的无源面形成所述第三介电层之前，制作所述芯片堆叠结构的方法还包括：

    在所述第三晶圆的有源面形成第四介电层；在所述第三晶圆内形成第二导通孔，并在所述第四介电层内形成第三重布线层；所述第三重布线层与所述第二导通孔的第二端，以及所述第三晶圆相耦接；

    在第四晶圆的有源面形成第五介电层，将晶圆载板键合于所述第五介电层远离第四晶圆的表面；对所述第四晶圆的无源面进行减薄；

    通过所述第四介电层将所述第四晶圆的无源面与所述第三晶圆的有源面相键合，并去除所述晶圆载板；

    形成贯穿所述第四晶圆的第三导通孔，以及设置于所述第五介电层内，且与所述第四晶圆相耦接的第四重布线层；所述第三导通孔的第一端与所述第三重布线层相耦接，第二端与所述第四重布线层相耦接；

    将晶圆载板键合于所述第五介电层远离第四晶圆的表面；对所述第三晶圆的无源面进行减薄，以露出所述第二导通孔的第一端；

    在所述第三晶圆的无源面形成所述第三介电层之后，制作所述芯片堆叠结构的方法还包括：在所述第三介电层内制作第二导通焊垫；所述第二导通焊垫与所述第二导通孔的第一端以及所述第二重布线层相耦接。
20. 根据权利要求18所述的芯片堆叠结构的制作方法，其特征在于，

    在所述第三晶圆的无源面形成所述第三介电层之前，制作所述芯片堆叠结构的方法还包括：

    在所述第三晶圆的有源面形成第四介电层，并在所述第四介电层内形成第三重布线层；

    在第四晶圆的有源面形成第五介电层，将晶圆载板键合于所述第五介电层远离第四晶圆的表面；对所述第四晶圆的无源面进行减薄；

    通过所述第四介电层将所述第四晶圆的无源面与所述第三晶圆的有源面相键合，并去除所述晶圆载板；

    形成贯穿所述第四晶圆的第三导通孔，以及设置于所述第五介电层内，且与所述第四晶圆相耦接的第四重布线层；所述第三导通孔的第一端与所述第三重布线层相耦接，第二端与所述第四重布线层相耦接；

    将晶圆载板键合于所述第五介电层远离第四晶圆的表面；对所述第三晶圆的无源面进行减薄；

    在所述第三晶圆的无源面形成所述第三介电层之后，制作所述芯片堆叠结构的方法还包括：形成贯穿所述第三晶圆的第二导通孔，并在所述第三介电层内制作第二导通焊垫；所述第二导通焊垫与所述第二导通孔的第一端以及所述第二重布线层相耦接。