CN109712989B - 一种三维存储器 - Google Patents

Abstract

本发明公开了一种三维存储器。上述三维存储器，包括：阵列层、外围器件层和粘结层；上述粘结层中形成有互连阵列层后段金属的第一互连层，上述粘结层在上述三维存储器的高度方向上连接上述阵列层和上述外围器件层；其中上述粘结层的第一粘结表面与上述阵列层粘结，上述粘结层的第二粘结表面与上述外围器件层粘结，上述阵列层与上述外围器件层通过上述粘结层电连接。本发明能够解决现有技术制造周期长，以及模块化程度低的缺陷。

Description

一种三维存储器

技术领域

本发明涉及一种存储器，尤其涉及一种三维存储器。

背景技术

随着对高度集成电子装置的持续重视，对以更高的速度和更低的功率运行并具有增大的器件密度的半导体存储器件存在持续的需求。为达到这一目的，已经发展了具有更小尺寸的器件和具有以水平和垂直阵列布置的晶体管单元的多层器件。三维存储器是业界所研发的一种新兴的闪存类型，通过垂直堆叠多层数据存储单元来解决二维或者平面闪存带来的限制，其具备卓越的精度，支持在更小的空间内容纳更高的存储容量，可打造出存储容量比同类闪存技术高达数倍的存储设备，进而有效降低成本和能耗，能全面满足众多消费类移动设备和要求最严苛的企业部署的需求。

如图1A-图1B所示，现有的三维存储器的制造方法主要包括：

(1)在第一个晶圆形成带有位线/字线触点的阵列层；

(2)在第二个晶圆形成CMOS外围器件；

(3)将阵列晶圆和CMOS晶圆混合粘结在一起。

现有的三维存储器存在如下缺陷：

1、制造周期时间长：形成阵列晶圆的处理时间远比形成CMOS晶圆的处理时间长得多，导致制造三维存储器的总周期时间过长。

2、模块化程度低：阵列晶圆形成工艺和CMOS晶圆形成工艺之间高度交互干扰，难以进行模块化生产。

因此，本领域亟需一种三维存储器及其制造方法，以克服现有技术存在的上述缺陷。

发明内容

以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。

为了解决现有技术存在的上述缺陷，本发明提供了一种三维存储器，以及一种三维存储器的制造方法，从而缩短三维存储器的制造周期，并通过提升模块化程度的方式提升其适应性。

本发明提供的上述三维存储器，包括：阵列层、外围器件层和粘结层；

上述粘结层中形成有互连阵列层后段金属的第一互连层，上述粘结层在上述三维存储器的高度方向上连接上述阵列层和上述外围器件层；其中上述粘结层的第一粘结表面与上述阵列层粘结，上述粘结层的第二粘结表面与上述外围器件层粘结，上述阵列层与上述外围器件层通过上述粘结层电连接。

优选地，在本发明提供的上述三维存储器中，上述第一互连层可以包括：上述阵列层的位线和位线触点，上述位线触点电连接上述位线和上述阵列层，上述位线触点暴露于上述第一粘结表面。

优选地，在本发明提供的上述三维存储器中，上述阵列层可以包括：等级层堆栈、沿上述高度方向贯穿上述等级层堆栈的沟道孔、位于上述沟道孔内的沟道层，以及接触上述沟道层的漏极，上述漏极与上述位线触点电连接。

可选地，在本发明提供的上述三维存储器中，上述第一互连层也可以包括：共源触点和字线触点，上述共源触点电连接上述阵列层中的共源线，上述字线触点电连接上述阵列层中字线接触结构，上述共源触点和上述字线触点暴露于上述第一粘结表面。

优选地，在本发明提供的上述三维存储器中，上述阵列层可以包括等级层堆栈、栅缝隙、共源线和字线接触结构；

上述栅缝隙沿上述高度方向贯穿上述等级层堆栈，上述共源线形成在上述栅缝隙中；

上述字线接触结构沿上述高度方向部分贯穿上述等级层堆栈以引出上述等级层堆栈中的栅极层。

可选地，在本发明提供的上述三维存储器中，上述粘结层中还可以包括第一金属通孔，上述第一金属通孔电连接上述第一互连层和上述外围器件层，上述第一金属通孔暴露于上述第二粘结表面。

优选地，在本发明提供的上述三维存储器中，上述外围器件层可以包括：外围器件和互连上述外围器件后段金属的第二互连层，上述第二互连层中可以包括：第二金属通孔，上述第二金属通孔与上述第一金属通孔电连接。

根据本发明的另一方面，本发明还提供了一种三维存储器的制造方法。

本发明提供的上述三维存储器的制造方法，包括：

提供第一晶圆，上述第一晶圆上形成有上述三维存储器的阵列层；

提供第二晶圆，上述第二晶圆上形成有上述三维存储器的外围器件层；

提供第三晶圆，上述第三晶圆上形成有粘结层，上述粘结层中形成有互连阵列层后段金属的第一互连层；

粘结上述第一晶圆、上述第二晶圆和上述第三晶圆以使上述粘结层在上述三维存储器的高度方向上连接上述阵列层和上述外围器件层；其中上述粘结层的第一粘结表面与上述阵列层粘结，上述粘结层的第二粘结表面与上述外围器件层粘结，上述阵列层与上述外围器件层通过上述粘结层电连接。

优选地，在本发明提供的上述三维存储器的制造方法中，提供上述第三晶圆可以进一步包括：

提供第三衬底；

在上述第三衬底的上表面依次形成上述粘结层中的第一金属通孔和上述第一互连层，上述第一互连层的表面为上述第一粘结表面；

粘结上述第一晶圆、上述第二晶圆和上述第三晶圆可以进一步包括：

将上述第一晶圆的上述阵列层粘结至上述第一粘结表面；

剥离上述第三衬底以暴露上述粘结层的上述第二粘结表面，上述第一金属通孔暴露于上述第二粘结表面；

将上述第二晶圆的上述外围器件层粘结至上述第二粘接表面。

可选地，在本发明提供的上述三维存储器的制造方法中，提供上述第三晶圆也可以进一步包括：

提供第三衬底；

在上述第三衬底的上表面依次形成上述粘结层中的上述第一互连层和第一金属通孔，上述第一金属通孔暴露于上述第二粘结表面；

粘结上述第一晶圆、上述第二晶圆和上述第三晶圆可以进一步包括：

将上述第二晶圆的上述外围器件层粘结至上述第二粘结表面；

剥离上述第三衬底以暴露上述粘结层的上述第一粘结表面，上述第一粘结表面为上述第一互连层的表面；

将上述第一晶圆的上述阵列层粘结至上述第一粘结表面。

优选地，在本发明提供的上述三维存储器的制造方法中，上述提供第三衬底可以进一步包括：

在上述第三衬底上部形成第一介质层，上述粘结层形成在上述第一介质层的上表面；

上述剥离上述第三衬底可以进一步包括：

以上述第一介质层在上述第三衬底中的交界面为切割界面切割上述第三衬底，去除上述第一介质层，以暴露上述粘结层的第一粘结表面或第二粘结表面。

优选地，在本发明提供的上述三维存储器的制造方法中，在上述第三衬底上部形成第一介质层可以进一步包括：

在上述第三衬底的表面进行注氢处理以形成注氢层，上述第一介质层为上述注氢层。

可选地，在本发明提供的上述三维存储器的制造方法中，在上述第三衬底上部形成第一介质层也可以进一步包括：

在上述第三衬底的表面进行多孔氧化处理以形成多孔氧化硅层，上述第一介质层为上述多孔氧化硅层。

基于以上描述，本发明提供的上述三维存储器及其制造方法，能够将上述粘结层与上述阵列晶圆及上述CMOS晶圆分开，其有益效果主要在于：

(1)通过分别形成粘结层和阵列层，能够有效地缩短形成阵列晶圆的处理时间，从而缩短整个三维存储器的制造时间。

(2)通过分别形成粘结层和阵列层，能够有效地降低阵列晶圆形成工艺和CMOS晶圆形成工艺之间的交互干扰程度，从而提升适应性。若上述阵列晶圆或上述CMOS晶圆的工艺或结构发生变化，则仅需相应地更改粘结层结构，而不需要更改另一个晶圆的工艺或结构。

附图说明

在结合以下附图阅读本公开的实施例的详细描述之后，能够更好地理解本发明的上述特征和优点。在附图中，各组件不一定是按比例绘制，并且具有类似的相关特性或特征的组件可能具有相同或相近的附图标记。

图1A示出了现有的三维存储器阵列晶圆的结构示意图。

图1B示出了现有的三维存储器CMOS晶圆的结构示意图。

图2A示出了本发明的一个实施例提供的第一晶圆的结构示意图。

图2B示出了本发明的一个实施例提供的第二晶圆的结构示意图。

图2C示出了本发明的一个实施例提供的在第三衬底的上部进行注氢处理的示意图。

图2D示出了本发明的一个实施例提供的带有第一介质层的第三晶圆的结构示意图。

图2E示出了本发明的一个实施例提供的第三晶圆的结构示意图。

图2F示出了本发明的一个实施例提供的将第一晶圆的阵列层粘结至第一粘结表面的示意图。

图2G示出了本发明的一个实施例提供的剥离第三衬底的示意图。

图2H示出了本发明的一个实施例提供的去除第一介质层的示意图。

图2I示出了本发明的一个实施例提供的三维存储器的结构示意图。

图3示出了本发明的一个实施例提供的第三晶圆的结构示意图。

图4示出了本发明的一个实施例提供的三维存储器的制造方法的流程示意图。

图5示出了本发明的一个实施例提供的提供第三晶圆的流程示意图。

图6示出了本发明的一个实施例提供的粘结第一晶圆、第二晶圆和第三晶圆的流程示意图。

附图标记：

1 阵列层；

2 位线/字线触点；

3 CMOS晶体管；

10 第一晶圆；

11 阵列层；

12 字线接触结构；

13 栅缝隙；

20 第二晶圆；

21 外围器件层；

22 CMOS晶体管；

23 第二互连层；

24 第二金属通孔；

30 第三晶圆；

31 粘结层；

32 第一互连层；

33 第三衬底；

34 第一金属通孔；

35 第一介质层；

36 第三晶圆；

41 第一粘结表面；

42 第二粘结表面；

43 切割界面；

201-204 制造三维存储器的步骤；

2031-2032 提供第三晶圆的步骤；

2041-2043 粘结第一晶圆、第二晶圆和第三晶圆的步骤。

具体实施方式

以下由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。虽然本发明的描述将结合优选实施例一起介绍，但这并不代表此发明的特征仅限于该实施方式。恰恰相反，结合实施方式作发明介绍的目的是为了覆盖基于本发明的权利要求而有可能延伸出的其它选择或改造。为了提供对本发明的深度了解，以下描述中将包含许多具体的细节。本发明也可以不使用这些细节实施。此外，为了避免混乱或模糊本发明的重点，有些具体细节将在描述中被省略。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

另外，在以下的说明中所使用的“上”、“下”、“左”、“右”、“顶”、“底”、“水平”、“垂直”应被理解为该段以及相关附图中所绘示的方位。此相对性的用语仅是为了方便说明之用，其并不代表其所叙述的装置需以特定方位来制造或运作，因此不应理解为对本发明的限制。

能理解的是，虽然在此可使用用语“第一”、“第二”、“第三”等来叙述各种组件、区域、层和/或部分，这些组件、区域、层和/或部分不应被这些用语限定，且这些用语仅是用来区别不同的组件、区域、层和/或部分。因此，以下讨论的第一组件、区域、层和/或部分可在不偏离本发明一些实施例的情况下被称为第二组件、区域、层和/或部分。

为了解决现有技术存在的上述缺陷，本发明提供了一种三维存储器的实施例，以及一种三维存储器的制造方法的实施例，从而缩短三维存储器的制造周期，并通过提升模块化程度的方式提升其适应性。

如图4所示，本实施例提供的三维存储器的制造方法，可以包括：

201：提供如图2A所示的第一晶圆10，第一晶圆10上形成有上述三维存储器的阵列层11。

阵列层11主要用于上述三维存储器的存储功能，具体可以包括：等级层堆栈、共源线、字线、沿上述高度方向贯穿上述等级层堆栈的沟道孔、位于上述沟道孔内的沟道层，以及接触上述沟道层的漏极，上述漏极与上述位线触点电连接。

在一些实施例中，阵列层11可以包括一个或多个绝缘层。上述阵列层11还可以进一步包括绝缘层中的一个或多个位线触点，以及一个或多个导体层。上述导体层由导电材料制成，具体可以由钨、钴、铜、铝和金属硅化物中的一种或多种的组合构成，也可以由其他合适的材料构成。上述绝缘层由绝缘材料制成，具体可以由氧化硅、氮化硅和高介电常数绝缘材料中的一种或多种的组合构成，也可以由其他合适的材料构成。

可选地，在另一实施例中，上述阵列层11也可以包括：等级层堆栈、栅缝隙13、共源线和字线接触结构12。栅缝隙13沿上述高度方向贯穿上述等级层堆栈，上述共源线形成在栅缝隙13中，从而将衬底中的共源线接出。字线接触结构12沿上述高度方向部分贯穿上述等级层堆栈，以引出上述等级层堆栈中的栅极层。

本领域的技术人员可以理解，阵列层11可以通过现有或将有的半导体制造工艺形成，上述半导体制造工艺应当是本领域的技术人员都知悉的，在此不再赘述。

202：提供如图2B所示的第二晶圆20，第二晶圆20上形成有上述三维存储器的外围器件层21。

外围器件层21可以包括：外围器件22和互连外围器件22后段金属的第二互连层23。上述外围器件层21可以通过现有或将有的半导体制造工艺形成，上述半导体制造工艺应当是本领域的技术人员都知悉的，在此不再赘述。

外围器件22可以包括多个晶体管及其构成的逻辑控制电路，上述多个晶体管可以为CMOS晶体管，主要用于控制第二晶圆20的导通与关断，进而将电流由闪存串传导至共源触点。

第二互连层23可以通过现有或将有的半导体制造工艺形成，上述半导体制造工艺应当是本领域的技术人员都知悉的，在此不再赘述。第二互连层23中可以包括：第二金属通孔24，上述第二金属通孔24与第一金属通孔34电连接，从而将外围器件层21中的CMOS晶体管22连通到阵列层11的位线、字线和/或共源线。

上述第二互连层23覆盖CMOS晶体管以进行电信号传导，包括一个或多个层间绝缘层。上述第二互连层23还可以进一步包括：层间绝缘层中的一个或多个触点，以及一个或多个互联导体层。触点和互联导体层由导电材料制成，可以为钨、钴、铜、铝和金属硅化物中的一种或多种的组合，也可以为其他合适的材料。层间绝缘层由绝缘材料制成，可以为氧化硅、氮化硅、氮氧化硅和掺杂氧化硅中的一种或多种的组合，也可以为其他合适的材料。

203：提供如图2E所示的第三晶圆30，第三晶圆30上形成有粘结层31，粘结层31中形成有互连阵列层后段金属的第一互连层32。

上述第一互连层32可以通过现有或将有的半导体制造工艺形成，上述半导体制造工艺应当是本领域的技术人员都知悉的，在此不再赘述。第一互连层32可以包括：阵列层11的位线和位线触点，上述位线触点暴露于第一粘结表面41，并如图2I所示地电连接上述位线和阵列层11，从而将阵列层11的位线连通到外围器件层21中的CMOS晶体管22。

第一互连层32还可以包括：共源触点和字线触点。上述共源触点电连接上述阵列层11的共源线，上述字线触点电连接上述阵列层11中的字线接触结构12，上述共源触点和上述字线触点暴露于第一粘结表面41，从而将阵列层11的字线和共源线连通到外围器件层21中的CMOS晶体管22。

如图5所示，提供第三晶圆30可以进一步包括步骤：

2031：提供第三衬底33，并如图2C所示地在第三衬底33的上部进行注氢处理，以形成如图2D所示的第一介质层35。

相应地，上述第一介质层35可以为注氢层。上述第三衬底33可以由合适的材料制成，包括但不限于，硅锗、锗或绝缘体上硅薄膜(SOI)。

2032：在第一介质层35的上表面依次形成粘结层31中的第一金属通孔34和第一互连层32，并以第一互连层32的表面为第一粘结表面41。

本领域的技术人员可以理解，上述步骤2031-2032提供的提供第三晶圆30的方法，只是本实施例提供的一种优选方案，主要用于在第三衬底33的上部形成注氢层35，以便于后续剥离第三衬底33的操作。

在其他实施例中，本领域的技术人员也可以对第三衬底33的上表面进行多孔氧化处理，以形成多孔氧化硅层。上述多孔氧化处理是一种用多孔性处理和热氧化两项工艺，在硅表面上形成电绝缘层的方法。这种方法克服了平面法、局部氧化隔离和空气隔离等方法在工艺上的困难，其特点是不需要高温或长时间的热处理就能形成较厚的绝缘层。本领域的技术人员可以将多孔氧化硅层作为第一介质层35，从而同样地实现便于后续剥离第三衬底33操作的目的。

204：粘结第一晶圆10、第二晶圆20和第三晶圆30，以使粘结层31在上述三维存储器的高度方向上连接阵列层11和外围器件层21。

粘结层31在上述三维存储器的高度方向(图2I所示的上下方向)上，连接阵列层11和外围器件层21，其中，粘结层31的第一粘结表面41与阵列层11粘结，粘结层31的第二粘结表面42与外围器件层21粘结。阵列层11与外围器件层21通过粘结层31电连接。

如图6所示，粘结第一晶圆10、第二晶圆20和第三晶圆30可以进一步包括步骤：

2041：如图2F所示，将第一晶圆10的阵列层11粘结至第一粘结表面41，从而将阵列层11的位线连通到粘结层31的第一互连层32。

2042：如图2G所示，以第一介质层35在第三衬底33中的交界面为切割界面43，切割第三衬底33；并如图2H所示，去除第一介质层35，以暴露粘结层31的第二粘结表面42，并使第一金属通孔34暴露于第二粘结表面42。

上述切割可以通过智能剥离(smart cut)的方法来执行，采用智能剥离切割出的切割界面43的均匀性，远高于现有技术采用硬掩模沉积/光刻蚀/干法或湿法刻蚀所切割出的界面的均匀性。本领域技术人员应当知道智能剥离的具体工艺，在此不再赘述。

上述第一介质层35可以通过干法或湿法刻蚀的方法去除，也可以通过智能剥离(smart cut)的方法来执行。

2043：将第二晶圆20的外围器件层21粘结至第二粘接表面42。

如图2I所示，粘结层31的第一粘结表面41与阵列层11粘结，粘结层31的第二粘结表面42与外围器件层21粘结。阵列层11与外围器件层21通过粘结层31电连接。

本领域的技术人员可以理解，上述步骤2031-2032提供的提供第三晶圆30的方法，以及上述步骤2041-2043提供的粘结第一晶圆10、第二晶圆20和第三晶圆30的方法，只是本实施例提供的一种具体方案。在其他实施例中，本领域的技术人员也可以采用以下步骤：

提供第三衬底33；

在第三衬底33的上表面依次形成粘结层11中的第一互连层32和第一金属通孔34，并使第一金属通孔34暴露于第二粘结表面42，从而获得如图3所示的第三晶圆36。图3提供的第三晶圆36的粘结层结构，上下颠倒于图2E提供的第三晶圆30。

相应地，本领域的技术人员还可以进一步采用以下步骤：

将第二晶圆20的外围器件层21粘结至第二粘结表面42；

剥离第三衬底33，以暴露粘结层31的第一粘结表面41，其中，第一粘结表面41为第一互连层32的表面；

将第一晶圆10的阵列层11粘结至第一粘结表面41，从而获得一个相同于图2I提供的三维存储器。

因此，通过上述实施例提供的提供第三晶圆36的方法，以及粘结第一晶圆10、第二晶圆20和第三晶圆36的方法，可以取得相同于本实施例的效果。

基于以上描述，本实施例提供的上述三维存储器的制造方法，能够将粘结层31与阵列层11及外围器件层21分开，其有益效果主要在于：

(1)通过分别形成粘结层31和阵列层11，能够有效地缩短形成阵列晶圆的处理时间，从而缩短整个三维存储器的制造时间。

(2)通过分别形成粘结层31和阵列层11，能够有效地降低阵列晶圆形成工艺和CMOS晶圆形成工艺之间的交互干扰程度，从而提升适应性。若上述阵列晶圆或上述CMOS晶圆的工艺或结构发生变化，则仅需相应地更改粘结层结构，而不需要更改另一个晶圆的工艺或结构。

尽管为使解释简单化将上述方法图示并描述为一系列动作，但是应理解并领会，这些方法不受动作的次序所限，因为根据一个或多个实施例，一些动作可按不同次序发生和/或与来自本文中图示和描述或本文中未图示和描述但本领域技术人员可以理解的其他动作并发地发生。

根据本发明的另一方面，本发明还提供了一种三维存储器的实施例。

如图2I所示，本实施例提供的上述三维存储器，包括：阵列层11、外围器件层21和粘结层31，其中，粘结层31中形成有互连于阵列层11后段金属的第一互连层32。

阵列层11主要用于上述三维存储器的存储功能，具体可以包括：等级层堆栈、共源线、字线、沿上述高度方向贯穿上述等级层堆栈的沟道孔、位于上述沟道孔内的沟道层，以及接触上述沟道层的漏极，上述漏极与上述位线触点电连接。

在一些实施例中，阵列层11可以包括一个或多个绝缘层。上述阵列层11还可以进一步包括绝缘层中的一个或多个位线触点，以及一个或多个导体层。上述导体层由导电材料制成，具体可以由钨、钴、铜、铝和金属硅化物中的一种或多种的组合构成，也可以由其他合适的材料构成。上述绝缘层由绝缘材料制成，具体可以由氧化硅、氮化硅和高介电常数绝缘材料中的一种或多种的组合构成，也可以由其他合适的材料构成。

外围器件层21可以包括：外围器件22和互连外围器件22后段金属的第二互连层23。

外围器件22可以包括多个晶体管及其构成的逻辑控制电路，上述多个晶体管可以为CMOS晶体管，主要用于控制第二晶圆20的导通与关断，进而将电流由闪存串传导至共源触点。

第二互连层23可以通过现有或将有的技术半导体制造工艺形成，其中可以包括：第二金属通孔24，上述第二金属通孔24与第一金属通孔34电连接，从而将外围器件层21中的CMOS晶体管22连通到阵列层11的位线、字线和/或共源线。

上述第二互连层23覆盖CMOS晶体管以进行电信号传导，包括一个或多个层间绝缘层。上述第二互连层23还可以进一步包括：层间绝缘层中的一个或多个触点，以及一个或多个互联导体层。触点和互联导体层由导电材料制成，可以为钨、钴、铜、铝和金属硅化物中的一种或多种的组合，也可以为其他合适的材料。层间绝缘层由绝缘材料制成，可以为氧化硅、氮化硅、氮氧化硅和掺杂氧化硅中的一种或多种的组合，也可以为其他合适的材料。

粘结层31在上述三维存储器的高度方向(图2I所示的上下方向)上，连接阵列层11和外围器件层21，其中，粘结层31的第一粘结表面41与阵列层11粘结，粘结层31的第二粘结表面42与外围器件层21粘结。阵列层11与外围器件层21通过粘结层31电连接。

如图2E所示，第一互连层32可以包括：阵列层11的位线和位线触点，上述位线触点暴露于第一粘结表面41，并如图2I所示地电连接上述位线和阵列层11，从而将阵列层11的位线连通到外围器件层21中的CMOS晶体管22。

相应地，如图2A所示，阵列层11主要用于上述三维存储器的存储功能，可以包括：等级层堆栈、共源线、字线、沿上述高度方向贯穿上述等级层堆栈的沟道孔、位于上述沟道孔内的沟道层，以及接触上述沟道层的漏极，上述漏极与上述位线触点电连接。

本领域的技术人员可以理解，如图2E所示的第一互连层32结构和如图2A所示的阵列层11结构，只是本实施例提供的一种具体方案，其具体结构可以根据实际使用需求，进行相应地改动。

在其他实施例中，本领域的技术人员也可以采用包括共源触点和字线触点的第一互连层32结构。上述共源触点电连接上述阵列层11中的共源线，上述字线触点电连接上述阵列层11中的字线接触结构12，上述共源触点和上述字线触点暴露于第一粘结表面41，从而将阵列层11的字线和共源线连通到外围器件层21中的CMOS晶体管22。

相应地，阵列层11可以包括：等级层堆栈、栅缝隙13、共源线和字线接触结构12。栅缝隙13沿上述高度方向贯穿上述等级层堆栈，上述共源线形成在上述栅缝隙13中，从而将衬底中的共源线接出。字线接触结构12沿上述高度方向部分贯穿上述等级层堆栈，以引出上述等级层堆栈中的栅极层。

在其他实施例中，本领域的技术人员还可以相应于阵列层11在下，而外围器件层21在上的制造方法，采用图3所示的第三晶圆30结构，从而在第一介质层35的上表面依次形成位线触点和位线；或者字线触点、字线、共源触点和共源线，从而连通第一晶圆10的阵列层11和第二晶圆20的外围器件层21。

如图2E所示，粘结层31中还可以包括：第一金属通孔34，第一金属通孔34电连接第一互连层32和外围器件层21。第一金属通孔34暴露于第二粘结表面42。

相应地，如图2B所示，外围器件层21可以包括：外围器件22和互连外围器件22后段金属的第二互连层23。第二互连层23中可以包括：第二金属通孔24，上述第二金属通孔24与第一金属通孔34电连接，从而将外围器件层21中的CMOS晶体管22连通到阵列层11的位线、字线和/或共源线。

本领域的技术人员可以理解，本领域的技术人员可以理解，如图2E所示的第一互连层32结构和如图2B所示的外围器件层21结构，只是本实施例提供的一种具体方案。在其他实施例中，本领域的技术人员也可以根据实际使用需求，相应地改动其具体结构。

基于以上描述，本实施例提供的上述三维存储器，能够将粘结层31与阵列层11及外围器件层21分开，其有益效果主要在于：分别制造的粘结层31和阵列层11，能够有效地降低阵列晶圆形成工艺和CMOS晶圆形成工艺之间的交互干扰程度，从而提升适应性。若上述阵列晶圆或上述CMOS晶圆的工艺或结构发生变化，则仅需相应地更改粘结层31结构，而不需要更改另一个晶圆的工艺或结构。

提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员来说都将是显而易见的，且本文中所定义的普适原理可被应用到其他变体而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖性特征相一致的最广范围。

Claims (6)

1.一种三维存储器，其特征在于，包括阵列层，外围器件层和粘结层；

所述粘结层中形成有互连阵列层后段金属的第一互连层，所述粘结层在所述三维存储器的高度方向上连接所述阵列层和所述外围器件层；其中所述粘结层的第一粘结表面与所述阵列层粘结，所述粘结层的第二粘结表面与所述外围器件层粘结，所述阵列层与所述外围器件层通过所述粘结层电连接；其中

所述第一互连层包括所述阵列层的位线和位线触点，所述位线触点电连接所述位线和所述阵列层，所述位线触点暴露于所述第一粘结表面。

2.如权利要求1所述的三维存储器，其特征在于，所述阵列层包括等级层堆栈、沿所述高度方向贯穿所述等级层堆栈的沟道孔、位于所述沟道孔内的沟道层以及接触所述沟道层的漏极，所述漏极与所述位线触点电连接。

3.如权利要求1所述的三维存储器，其特征在于，所述第一互连层包括共源触点和字线触点，所述共源触点电连接所述阵列层的共源线，所述字线触点电连接所述阵列层中的字线接触结构，所述共源触点和所述字线触点暴露于所述第一粘结表面。

4.如权利要求3所述的三维存储器，其特征在于，所述阵列层包括等级层堆栈、栅缝隙、共源线和字线接触结构；

所述栅缝隙沿所述高度方向贯穿所述等级层堆栈，所述共源线形成在所述栅缝隙中；

所述字线接触结构沿所述高度方向部分贯穿所述等级层堆栈以引出所述等级层堆栈中的栅极层。

5.如权利要求1所述的三维存储器，其特征在于，所述粘结层中还包括第一金属通孔，所述第一金属通孔电连接所述第一互连层和所述外围器件层，所述第一金属通孔暴露于所述第二粘结表面。

6.如权利要求5所述的三维存储器，其特征在于，所述外围器件层包括外围器件和互连所述外围器件后段金属的第二互连层，所述第二互连层中包括第二金属通孔，所述第二金属通孔与所述第一金属通孔电连接。

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