TWI711162B - 記憶裝置 - Google Patents

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Abstract

因此公開了三維記憶裝置架構和製造方法的實施例。在示例中，記憶裝置包括其上具有第一疊層的基底。第一疊層包括交替的導體層和絕緣體層。第二疊層設置在第一疊層之上，其中第二疊層還包括交替的導體層和絕緣體層。一個或複數個垂直結構延伸穿過第一疊層。導電材料設置在一個或複數個垂直結構的頂表面上。一個或複數個第二垂直結構延伸穿過第二疊層並穿過導電材料的一部分。

Description

記憶裝置
本公開係關於三維(3D)記憶裝置及其製造方法。
快閃記憶裝置經歷了快速發展。快閃記憶裝置可以在相當長的時間內儲存資料而無需供電(即，它們是非揮發性記憶體的一種形式)，並且具有諸如高集成度、快速訪問、易於抹除和重寫的優點。為了進一步提高位元密度並降低快閃記憶裝置的成本，已經開發出三維NAND快閃記憶裝置。
三維NAND快閃記憶裝置包括佈置在基底之上的閘極電極的堆疊層，其中複數個半導體通道穿過並交叉字元線，到p型或/及n型植入基底。底部/下部閘極電極用作底部/下部選擇閘極(BSG)。頂部/上部閘極電極用作頂部/上部選擇閘極(TSG)。後段製程(BEOL)金屬起著位元線(BL)的作用。頂部/上部選擇閘極電極和底部/下部閘極電極之間的字元線/閘極電極用作字元線(WL)。字元線和半導體通道的交叉點形成記憶單元。WL和BL通常彼此垂直放置(例如，在X方向和Y方向上)，並且TSG在垂直於WL和BL兩者的方向上放置(例如，在Z方向上)。
因此，本文公開了三維記憶裝置架構和製造方法的實施例。所公開 的用於在堆疊的記憶結構之間形成連接件的結構和方法提供了許多益處，包括但不限於堆疊的記憶結構之間的改善的對準公差和優異的蝕刻停止能力。
在一些實施例中，第一記憶裝置包括其上具有第一疊層的基底。第一疊層包括交替的導體層和絕緣體層。第二疊層設置在第一疊層之上，其中第二疊層還包括交替的導體層和絕緣體層。一個或複數個垂直結構延伸穿過第一疊層。導電材料設置在一個或複數個垂直結構的頂表面上。一個或複數個第二垂直結構延伸穿過第二疊層並穿過導電材料的一部分。
在一些實施例中，第二記憶裝置包括其上具有第一疊層的基底。第一疊層包括交替的導體層和絕緣體層。第二疊層設置在第一疊層之上，其中第二疊層還包括交替的導體層和絕緣體層。一個或複數個垂直結構延伸穿過第一疊層。導電材料設置在一個或複數個垂直結構的頂表面上。一個或複數個第二垂直結構延伸穿過第二疊層並鄰接導電材料的頂表面。
在一些實施例中，第三記憶裝置包括其上具有第一疊層的基底。第一疊層包括交替的導體層和絕緣體層。一個或複數個垂直結構延伸穿過第一疊層。導電材料設置在一個或複數個垂直結構的頂表面上。絕緣層設置在第一疊層之上和導電材料之上。第二疊層設置在絕緣層之上，其中第二疊層還包括交替的導體層和絕緣體層。一個或複數個第二垂直結構延伸穿過第二疊層並穿過絕緣層以鄰接導電材料的頂表面。
在一些實施例中，一個或複數個第一垂直結構包括一個或複數個第一NAND串，並且一個或複數個第二垂直結構包括一個或複數個第二NAND串。
在一些實施例中，一個或複數個第一NAND串和一個或複數個第二NAND串中的每一個包括圍繞芯絕緣材料的複數個層。
在一些實施例中，複數個層包括由第一氧化物層、氮化物層、第二氧化物層和多晶矽層組成的堆疊層。
在一些實施例中，源自導電材料的摻雜物存在於與導電材料相鄰的多晶矽層的部分中。
在一些實施例中，導電材料包括摻雜的多晶矽。
在一些實施例中，導電材料的一部分圍繞一個或複數個第二垂直結構的下端。
在一些實施例中，絕緣層包括氧化鋁。
在一些實施例中，絕緣層圍繞一個或複數個第二垂直結構的下端。
在一些實施例中，形成第一NAND記憶裝置的方法包括在基底之上形成第一疊層，第一疊層包括交替的犧牲層和介電層，以及形成穿過第一疊層的一個或複數個第一開口。該方法還包括在一個或複數個第一開口中形成一個或複數個第一垂直結構。該方法包括去除一個或複數個第一垂直結構的頂部以形成一個或複數個第一凹陷，以及在一個或複數個第一凹陷內沉積導電材料。該方法還包括在第一疊層之上形成第二疊層，第二疊層包括交替的犧牲層和介電層，以及形成穿過第二疊層並穿過導電材料的一部分的一個或複數個第二開口。該方法還包括在一個或複數個第二開口中形成一個或複數個第二垂直結構。
在一些實施例中，形成第二NAND記憶裝置的方法包括在基底之上形成第一疊層，第一疊層包括交替的犧牲層和介電層，以及形成穿過第一疊層的一個或複數個第一開口。該方法還包括在一個或複數個第一開口中形成一個或複數個第一垂直結構。該方法包括去除一個或複數個第一垂直結構的頂部以形成一個或複數個第一凹陷，以及在一個或複數個第一凹陷內沉積導電材料。該方法包括去除導電材料的頂部以形成一個或複數個第二凹陷，並在一個或複數個第二凹陷中形成絕緣材料。該方法還包括在第一疊層之上形成第二疊層，第二疊層包括交替的犧牲層和介電層，以及形成穿過第二疊層並穿過絕緣材料的一部分的一個或複數個第二開口。該方法包括去除絕緣材料並在一個或複數 個第二開口中形成一個或複數個第二垂直結構。
在一些實施例中，形成第三NAND記憶裝置的方法包括在基底之上形成第一疊層，第一疊層包括交替的犧牲層和介電層，以及形成穿過第一疊層的一個或複數個第一開口。該方法還包括在一個或複數個第一開口中形成一個或複數個第一垂直結構。該方法包括去除一個或複數個第一垂直結構的頂部以形成一個或複數個第一凹陷，以及在一個或複數個第一凹陷內沉積導電材料。該方法包括在第一疊層之上和導電材料之上沉積絕緣層。該方法還包括在絕緣層之上形成第二疊層，第二疊層包括交替的犧牲層和介電層，以及形成穿過第二疊層並穿過絕緣層的一個或複數個第二開口。該方法包括去除在一個或複數個第二開口的底部的絕緣層的附加部分，以及在一個或複數個第二開口中形成一個或複數個第二垂直結構。
在一些實施例中，形成一個或複數個第一垂直結構包括沉積包括第一氧化物層、氮化物層、第二氧化物層和多晶矽層的複數個層，沉積芯絕緣體材料。
在一些實施例中，去除一個或複數個第一垂直結構的頂部包括使用第一蝕刻製程回蝕刻芯絕緣材料的一部分；使用第二蝕刻製程回蝕刻多晶矽層的一部分；以及使用一種或多種其他蝕刻製程回蝕刻第一氧化物層、氮化物層和第二氧化物層的一部分。
在一些實施例中，形成第一、第二或第三記憶裝置中的任一個的方法還包括使記憶裝置退火，使得來自導電材料的摻雜物擴散到與導電材料相鄰的多晶矽層中。
在一些實施例中，沉積導電材料包括沉積多晶矽。
在一些實施例中，形成第一、第二或第三記憶裝置中的任一個的方法還包括去除第一疊層和第二疊層的犧牲層，以及用導電層替換第一疊層和第 二層疊層的所去除的犧牲層。
在一些實施例中，沉積絕緣材料包括沉積氧化鋁。
在一些實施例中，沉積絕緣層包括沉積氧化鋁。
本公開提供的三維記憶裝置使用不同的製程製造，這些製程在形成堆疊的NAND記憶體串之間的連接件時改善了對準公差和蝕刻停止選擇性。不同的實施例涉及在製造上部和下部NAND記憶體串之間的連接件時使用的不同材料和製程。
100:快閃記憶裝置
101:基底
103:絕緣層
104:下部選擇閘極電極
107:控制閘極電極
107-1:控制閘極電極
107-2:控制閘極電極
107-3:控制閘極電極
108-1:閘極縫隙
108-2:閘極縫隙
109:上部選擇閘極電極
111:位元線
113:儲存膜
114:NAND串
115:芯填充膜
117:金屬接觸
119:金屬互連
120:源極線區
200:結構
202:基底
204:疊層
206:介電層
207:介電材料
208:犧牲層
209:磊晶生長材料
210:第一垂直結構
212:儲存層
214:芯絕緣體
300:結構
302:導電材料
400:結構
402:疊層
404:介電層
406:犧牲層
407:介電材料
408:第二垂直結構
410:導電材料
502:介電層
504:第一氧化物層
506:氮化物層
508:第二氧化物層
510:半導體層
512:芯絕緣體
514:凹陷
516:凹陷
518:導電材料
519:開口
520:頂部介電層
521:嵌套凹陷
522:第一氧化物層
524:氮化物層
526:第二氧化物層
528:半導體層
530:芯絕緣體
532:頂部導電材料
602:導電材料
604:第一氧化物層
606:氮化物層
608:第二氧化物層
610:半導體層
612:絕緣材料
613:頂部介電層
614:開口
616:第一氧化物層
618:氮化物層
620:第二氧化物層
622:半導體層
623:嵌套凹陷
624:半導體層
626:芯絕緣體
628:頂部導電材料
702:導電材料
704:第一氧化物層
706:氮化物層
708:第二氧化物層
710:半導體層
712:絕緣層
713:頂部介電層
714:開口
716:凹槽
718:第一氧化物層
720:氮化物層
722:第二氧化物層
723:嵌套凹陷
724:半導體層
726:芯絕緣體
728:頂部導電材料
800:方法
802:操作
804:操作
806:操作
808:操作
810:操作
812:操作
814:操作
816:操作
818:操作
820:操作
900:方法
902:操作
904:操作
906:操作
908:操作
910:操作
912:操作
914:操作
916:操作
918:操作
920:操作
922:操作
924:操作
926:操作
1000:方法
1002:操作
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1010:操作
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1016:操作
1018:操作
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1022:操作
1024:操作
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本公開的各方面。應注意，根據業界中的通用實踐，各種特徵未按比例繪製。實際上，為了清楚說明和討論，可以任意增加或減少各種特徵的尺寸。
第1圖是三維記憶裝置的圖示。
第2圖示出了根據一些實施例的在示例性製造製程的階段的三維記憶結構的側視圖。
第3圖示出了根據一些實施例的在示例性製造製程的階段的三維記憶結構的側視圖。
第4圖示出了根據一些實施例的在示例性製造製程的階段的三維記憶結構的側視圖。
第5A.圖至第5F圖示出了根據第一實施例的在示例性製造製程的不同階段的三維記憶結構的側視圖。
第6A圖至第6F圖示出了根據第二實施例的在示例性製造製程的不同階段的三維記憶結構的側視圖。
第7A圖至第7F圖示出了根據第三實施例的在示例性製造製程的不同階段的三維記憶結構的側視圖。
第8圖是根據第一實施例的用於形成三維記憶結構的製造製程的圖示。
第9圖是根據第二實施例的用於形成三維記憶結構的製造製程的圖示。
第10圖是根據第三實施例的用於形成三維記憶結構的製造製程的圖示。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對相關領域的技術人員顯而易見的是，本公開還可以用於多種其它應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或複數個”可以用於描述單數意義的特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”或“所述”的術語可以被理解為傳達單數使用或傳達複數使用。
應當容易理解，本公開中的“在…上”、“在…之上”和“在…上方”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某 物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在…之上”或“在…上方”不僅表示“在”某物“之上”或“上方”的含義，而且還可以包括其“在”某物“之上”或“上方”且其間沒有居間特徵或層(即，直接在某物上)的含義。
此外，諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或複數個元件或特徵的關係，如在附圖中示出的。空間相關術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向(旋轉90度或在其它取向)，並且本文中使用的空間相關描述詞可以類似地被相應解釋。
如本文中使用的，術語“基底”是指向其上增加後續材料的材料。可以對基底自身進行圖案化。增加在基底的頂部上的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、豎直或/及沿傾斜表面延伸。基底可以是層，其中可以包括一個或複數個層，或/及可以在其上、其上方或/及其下方具有一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層(其中形成觸點、互連線或/及通孔)和一個或複數個介電層。
如本文使用的，術語“標稱/標稱地”是指在生產或過程的設計階段期間設置的針對部件或過程操作的特性或參數的期望或目標值，以及高於或/及低於期望值的值的範圍。值的範圍可能是由於製造過程或容許偏差中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)內變化。
如本文所使用的，術語“3D記憶裝置”指的是在橫向取向的基底上具有垂直取向的記憶單元電晶體串(在本文中稱為“記憶體串”，例如NAND串)使得記憶體串相對於基底在垂直方向上延伸的半導體裝置。如本文所使用的，術語“垂直/垂直地”意味著標稱上正交於基底的橫向表面。
在本公開中，為了便於描述，“層級”用於指沿垂直方向具有基本相同高度的元件。例如，字元線和下面的閘極介電層可以被稱為“層級”，字元線和下面的絕緣層可以一起被稱為“層級”，具有基本相同高度的字元線可以被稱為“字元線的層級”或類似的，等等。
本文描述的任何記憶裝置可以用在電子系統中，例如可擕式電子設備、電腦或可穿戴電子設備。
第1圖示出了三維NAND快閃記憶裝置(快閃記憶裝置100)的一部分。快閃記憶裝置100包括基底101、在基底101之上的絕緣層103、在絕緣層103之上的一層下部選擇閘極電極104、以及堆疊在下部選擇閘極電極104的頂部上用以形成交替的導體/介電層堆疊層的多層控制閘極電極107。快閃記憶裝置還包括在控制閘極電極107的堆疊層之上的一層上部選擇閘極電極109、在基底101的相鄰下部選擇閘極電極104之間的部分中的摻雜的源極線區120、以及穿過上部選擇閘極電極109、控制閘極電極107、下部選擇閘極電極104和絕緣層103的 NAND串114。NAND串114包括在NAND串114的內表面之上的儲存膜113和由儲存膜113圍繞的芯填充膜115。快閃記憶裝置100還包括在上部選擇閘極電極109之上連接到NAND串114的多個位元線111和通過複數個金屬接觸117連接到閘極電極的複數個金屬互連119。相鄰層的閘極電極之間的絕緣層為清楚起見未在第1圖中示出。閘極電極包括上部選擇閘極電極109、控制閘極電極107(例如，也稱為字元線)和下部選擇閘極電極104。
在第1圖中，為了說明的目的，三層控制閘極電極107-1、107-2和107-3與一層上部選擇閘極電極109和一層下部選擇閘極電極104一起示出。每層閘極電極在基底101之上具有基本相同的高度。每層閘極電極由閘極縫隙108-1和108-2通過閘極電極堆疊層分隔開。同一層級中的每個閘極電極通過金屬接觸117導電連接到金屬互連119。也就是說，形成在閘極電極上的金屬觸點的數量等於閘極電極的數量(即，所有上部選擇閘極電極109、控制閘極電極107和下部選擇閘極電極104的總和)。此外，形成相同數量的金屬互連以連接到每個金屬接觸通孔。在一些佈置中，形成額外的金屬觸點以連接到閘極電極之外的其他結構，例如，虛設結構。
當形成NAND串114時，也可以形成其他垂直結構，其延伸穿過控制閘極電極107-1、107-2和107-3的層級向下到達基底101。其他垂直結構的示例包括貫穿陣列觸點(TAC)，其可用於與閘極電極層級上方或/及下方的元件進行電連接。這些其他垂直結構為清楚起見未在第1圖中示出。
為了說明的目的，使用相同的元件編號來標記三維NAND裝置中的類似或相同的部件。然而，元件編號僅用於區分具體實施方式中的相關部分，並不表示功能、組成或位置的任何相似性或差異。第2圖至第4圖中示出的結構200-400是三維NAND記憶裝置的每一部分。第5A圖至第5F圖示出了根據第一實施例的用於在堆疊的NAND串之間形成連接件的示例性製造製程。第6A圖至第 6F圖示出了根據第二實施例的用於在堆疊的NAND串之間形成連接件的示例性製造製程。第7A圖至第7F圖示出了根據第三實施例的用於在堆疊的NAND串之間形成連接件的示例性製造製程。為了便於描述，未示出記憶裝置的其他部分。儘管在各種應用和設計中使用三維NAND裝置作為示例，但是所公開的結構也可以應用於類似或不同的半導體裝置中，以例如減少金屬連接或佈線的數量。所公開的結構的具體應用不應受本公開的實施例的限制。出於說明性目的，字元線和閘極電極可互換使用以描述本公開。
第2圖至第4圖示出了根據一些實施例的示例性NAND記憶裝置的各種製造階段的側視圖(沿著X軸)。
第2圖示出了根據一些實施例的用於形成三維記憶結構的示例性結構200。在一些實施例中，結構200包括基底202。基底202可以提供用於形成後續結構的平臺。這種後續結構形成在基底202的前(例如，頂部)表面上。並且這種後續結構被稱為在垂直方向上形成(例如，正交於基底202的前表面)。在第2圖中，並且對於所有後續示出的結構，X和Y方向沿著平行於基底202的前表面和後表面的平面，而Z方向是與基底202的前表面和後表面正交的方向。
在一些實施例中，基底202包括用於形成三維記憶裝置的任何合適的材料。例如，基底202可包括矽、矽鍺、碳化矽、絕緣體上矽(SOI)、絕緣體上鍺(GOI)、玻璃、氮化鎵、砷化鎵或/及其他合適的III-V化合物。
在一些實施例中，在基底202之上形成交替的犧牲/介電層疊層(疊層204)。疊層204包括與犧牲層208交替的介電層206。疊層204的形成可以包括沉積犧牲層208以每個均具有相同的厚度或具有不同的厚度。犧牲層208的示例性厚度可以範圍從20nm至500nm。類似地，介電層206可各自具有相同的厚度或具有不同的厚度。介電層206的示例性厚度可以範圍從20nm至500nm。在疊層204之上沉積另一介電材料207。根據一些實施例，介電材料207具有與介電層206相 同的材料成分。
根據一實施例，犧牲層208的介電材料與介電層206的介電材料不同。例如，每個犧牲層208可以是氮化矽，而每個介電層206可以是氧化矽。用於每個犧牲層208的其他示例材料包括多晶矽、多晶鍺和多晶鍺矽。用於介電層206或犧牲層208中任一者的介電材料可包括氧化矽、氮化矽、氮氧化矽或其任何組合。儘管在疊層204中僅示出了總共十一層，但應理解，這僅用於說明目的，並且疊層204中可包括任何數量的介電層。
疊層204包括具有階梯結構的部分，其中至少犧牲層208中的每一個在水平“X”方向上以不同的長度終止。該階梯結構允許電性接觸以連接記憶裝置的每個字元線。
在一些實施例中，複數個第一垂直結構210穿過疊層204並向下延伸到磊晶生長材料209而形成。磊晶生長材料209可包括磊晶生長的矽，並且可延伸到基底202的一部分中。複數個第一垂直結構210可以是複數個NAND串，該NAND串包括複數個儲存層212和芯絕緣體214。複數個儲存層212可以包括半導體通道層，例如非晶矽、多晶矽或單晶矽。複數個儲存層212還可以包括穿隧層、儲存層(也稱為“電荷捕獲/儲存層”)和阻隔層。根據一些實施例，阻隔層、儲存層、穿隧層和半導體通道層按所列順序在側壁上彼此上下佈置(其中首先沉積阻隔層並且最後沉積半導體通道層)。穿隧層可包括氧化矽、氮化矽或其任何組合。阻隔層可包括氧化矽、氮化矽、高介電常數(高k)介電材料或其任何組合。儲存層可包括氮化矽、氮氧化矽、矽或其任何組合。在一些實施例中，複數個儲存層212包括氧化矽/氮化矽/氧化矽(ONO)介電材料(例如，包括氧化矽的穿隧層、包括氮化矽的儲存層、以及包括氧化矽的阻隔層)。芯絕緣體214可以是任何介電材料，例如氧化物。第一垂直結構210的直徑可以在約100nm和200nm之間。
在一些實施例中，複數個第一垂直結構210的形成包括蝕刻穿過疊層204並進入基底202的一部分的複數個開口。然後在複數個開口的底部形成磊晶生長材料209，隨後沉積複數個儲存層212和沉積芯絕緣體214。還可以執行化學機械拋光製程(CMP)以在形成複數個第一垂直結構210之後平坦化結構200的頂表面。可以使用任何合適的沉積技術(例如濺射、蒸發或化學氣相沉積(CVD))來形成複數個儲存層212的各層中的每層。示例性CVD技術包括電漿輔助CVD(PECVD)、低壓CVD(LPCVD)和原子層沉積(ALD)。類似地，可以使用上述任何技術來形成芯絕緣體214。
第3圖示出了根據一些實施例的用於形成三維記憶裝置的示例性結構300。蝕刻第一垂直結構210的頂部以形成用導電材料302填充的凹陷。在一些實施例中，如第4圖所示，提供導電材料302以形成複數個第一垂直結構210與形成在複數個第一垂直結構210之上的複數個第二垂直結構之間的連接件。在一些實施例中，導電材料302包括多晶矽。
第4圖示出了根據一些實施例的用於形成三維記憶裝置的示例性結構400。根據一些實施例，在第一疊層(疊層204)之上形成第二交替犧牲/介電層疊層(疊層402)。疊層402包括與犧牲層406交替的介電層404。疊層402的形成可以包括沉積犧牲層406以每個具有相同的厚度或具有不同的厚度。犧牲層406的示例性厚度可以範圍從10nm至60nm。類似地，介電層404可各自具有相同的厚度或具有不同的厚度。介電層404的示例性厚度可以範圍從10nm至60nm。在疊層402之上沉積另一介電材料407。根據一些實施例，介電材料407具有與介電層404相同的材料成分。
根據一實施例，犧牲層406的介電材料不同於介電層404的介電材料。例如，每個犧牲層406可以是氮化矽，而每個介電層404可以是氧化矽。用於每個犧牲層406的其他示例性材料包括多晶矽、多晶鍺和多晶鍺矽。用於介電 層404或犧牲層406中任一者的介電材料可包括氧化矽、氮化矽、氮氧化矽或其任何組合。儘管在疊層402中僅示出了總共十一層，但應該理解，這僅用於說明性目的，並且疊層402中可以包括任何數量的介電層。介電層404可以具有與來自疊層204的介電層相同的材料成分。犧牲層406可具有與來自疊層204的犧牲層208相同的材料成分。
疊層402包括具有階梯結構的部分，其中至少犧牲層406中的每一個在水平“X”方向上以不同的長度終止。該階梯結構允許電性接觸以連接記憶裝置的每個字元線。
根據一些實施例，複數個第二垂直結構408穿過疊層402形成並且基本上在複數個第一垂直結構210之上對準。複數個第二垂直結構408可以是包括複數個儲存層和芯絕緣體的複數個NAND串，正如針對複數個第一垂直結構210所描述的那樣。根據一些實施例，蝕刻複數個第二垂直結構408的頂部以形成用另一導電材料410(例如多晶矽)填充的凹陷。
在結構200、300或400的任何所示製造階段期間，疊層204的犧牲層208或/及第二疊層(疊層402)的犧牲層406可被去除並用導體層替換，以形成交替的絕緣體/導體堆疊層。可以通過合適的蝕刻製程(例如，等向性乾式蝕刻或濕式蝕刻)來去除犧牲層208/406。蝕刻製程可以具有犧牲層208/406的材料相對結構的其他部分的材料的足夠高的蝕刻選擇性，使得蝕刻製程對結構的其他部分具有最小的影響。在一些實施例中，犧牲層208/406包括氮化矽，並且等向性乾式蝕刻的蝕刻劑包括CF4、CHF3、C4F8、C4F6和CH2F2中的一種或多種。等向性乾式蝕刻的射頻(RF)功率可以低於約100W並且偏壓可以低於約10V。在一些實施例中，犧牲層208/406包括氮化矽並且濕式蝕刻的蝕刻劑包括磷酸。在一些實施例中，可以去除介電層206/404，使得在導體層之間存在空的空間(真空)。導體層之間的真空空間用作絕緣層並且可以幫助減小寄生電容。
用於替換犧牲層208/406的導體層可包括導體材料，包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。可以使用諸如CVD、濺射、MOCVD或/及ALD的合適沉積方法來將每個導體層沉積到通過去除犧牲層208/406所留下的區域中。
現在將討論用於在複數個第一垂直結構210和複數個第二垂直結構408之間形成連接區域的各種製造實施例。
第5A圖至第5F圖示出了根據第一實施例的製造製程期間的半導體結構的橫截面。第5A圖示出了延伸穿過疊層204並具有複數個儲存層的第一垂直結構210，所述複數個儲存層包括第一氧化物層504、氮化物層506、第二氧化物層508和半導體層510。在一些實施例中，第一氧化物層504用作阻隔層，氮化物層506用作儲存層，第二氧化物層508用作穿隧層，並且半導體層510用作電流可以流過的通道層。半導體層510可以是多晶矽。在一些實施例中，頂部介電層502設置在疊層204之上。
根據一些實施例，第一垂直結構210的芯絕緣體512被回蝕刻以形成凹陷514。芯絕緣體512可以包括氧化物並且使用已知用於蝕刻氧化物的各種濕式蝕刻劑(例如緩衝氧化物蝕刻(BOE)或氫氟酸)來進行蝕刻。
第5B圖示出了使用已知的濕式蝕刻劑去除半導體層510的暴露部分的製程。在一些實施例中，蝕刻半導體層510使得其凹陷在芯絕緣體512的頂表面下方。
第5C圖示出了根據一些實施例的被執行以蝕刻第一氧化物層504、氮化物層506和第二氧化物層508中的每一個的一個或複數個蝕刻製程。蝕刻製程還進一步蝕刻芯絕緣體512並橫向蝕刻到頂部介電層502中。可能需要不同的蝕刻劑來蝕刻各種儲存層。例如，可以使用磷酸來蝕刻氮化物層506，同時可以使用BOE或氫氟酸來蝕刻第一氧化物層504和第二氧化物層508中的每一個。可以 使用遮罩層(未示出)保護頂部介電層502的頂表面免受蝕刻。蝕刻製程的結果在第一垂直結構210的頂部產生較寬的凹陷516。
第5D圖示出了根據一些實施例的導電材料518在凹陷516內的沉積。導電材料518可以是多晶矽。可以執行CMP製程以平坦化導電材料518的頂表面。在一些實施例中，使用公知的離子植入技術將摻雜物植入導電材料518內。摻雜物可以是任何n型或p型摻雜物，以進一步增加導電材料518的導電性。
第5E圖示出了在第一疊層(疊層204)之上形成第二疊層(疊層402)。在一些實施例中，頂部介電層520也形成在疊層402之上。開口519形成為穿過疊層402並穿過導電材料518的一部分。可以使用深反應離子蝕刻(DRIE)形成開口519。在一些實施例中，導電材料518的寬度比開口519寬，這在形成開口519時提供改善的對準公差。
第二垂直結構408的儲存層沉積在開口519內。例如，第一氧化物層522、氮化物層524、第二氧化物層526和半導體層528按所列順序沉積在開口519內。根據一些實施例，為了確保半導體層528與導電材料518形成歐姆接觸，可以穿過在開口519的底部的每個儲存層執行另一蝕刻以形成嵌套凹陷521，並且半導體層528被剝離，並且重新沉積在嵌套凹陷521內。
第5F圖示出了根據一些實施例的第二垂直結構408的形成的完成。具體地，芯絕緣體530被沉積以填充開口519的其餘部分，並隨後被凹陷以提供用於沉積頂部導電材料532的空間。頂部導電材料532可包括多晶矽。在一些實施例中，頂部導電材料532是與半導體層528相同的材料。根據一些實施例，第二垂直結構408的底部由導電材料518圍繞。頂部導電材料532可以如上文關於導電材料518所述類似地摻雜。在一些實施例中，擴散或植入頂部導電材料532中的摻雜物不延伸穿過頂部導電材料532的整個厚度。根據一些實施例，導電材料518的寬度大於第一垂直結構210和第二垂直結構408中的每一個的寬度，使得導電 材料518從第一垂直結構210和第二垂直結構408中的每一個向外突出。
根據一些實施例，來自頂部導電材料532和導電材料518的摻雜物可以擴散到第二垂直結構408的半導體層528和第一垂直結構210的半導體層510的相鄰部分中。可以通過在750和950℃之間的高溫下對半導體結構進行退火約30分鐘來輔助擴散。
第6A圖至第6F圖示出了根據第二實施例的在製造製程期間的半導體結構的橫截面。第6A圖示出了延伸穿過疊層204並具有複數個儲存層的第一垂直結構210，所述複數個儲存層包括第一氧化物層604、氮化物層606、第二氧化物層608和半導體層610。第6A圖示出了類似於第5D圖中所示的製造階段，並因此類似地執行從第5A圖至第5D圖討論的每個操作以形成填充在第一垂直結構210的頂部處的凹陷的導電材料602。導電材料602可以是多晶矽，並且可以具有與第5D圖至第5F圖中描述的導電材料518類似的特性。
第6B圖示出了根據一些實施例的去除導電材料602的頂部以形成隨後用絕緣材料612填充的凹陷。可以使用任何已知的化學或物理氣相沉積技術來沉積絕緣材料612。在一個示例中，絕緣材料612是氧化鋁。在沉積之後，可以使用CMP平坦化絕緣材料612的頂表面。
第6C圖示出在第一疊層(疊層204)之上形成第二疊層(疊層402)。在一些實施例中，頂部介電層613形成於疊層402之上。開口614穿過疊層402且穿過絕緣材料612的一部分形成。開口614可以使用DRIE形成。在這種佈置中，絕緣材料612可以用作蝕刻開口614的蝕刻停止材料，並且可以通過形成開口614來保護下面的導電材料602不被蝕刻。在一些實施例中，導電材料602和絕緣材料612兩者的寬度比開口614寬，這在形成開口614時提供改善的對準公差。
第6D圖示出了根據一些實施例的在去除絕緣材料612之後在開口614內形成第二垂直結構408的儲存層。例如，第一氧化物層616、氮化物層618、第 二氧化物層620和半導體層622按所列順序沉積在開口614內。一個或複數個儲存層也沿著在開口614的底部處在去除絕緣材料612之後留下的凹槽的側壁形成。
第6E圖示出了根據一些實施例的用於穿通開口614的底部處的儲存層以形成嵌套凹陷623的附加蝕刻製程。根據一些實施例，半導體層622被剝離並重新沉積在嵌套凹陷623內作為半導體層624。半導體層624與導電材料602歐姆接觸，並且可以是與半導體層622相同的材料。
第6F圖示出了根據一些實施例的第二垂直結構408的形成的完成。具體地，芯絕緣體626被沉積以填充開口614的其餘部分，並隨後被凹陷以提供用於沉積頂部導電材料628的空間。頂部導電材料628可包括多晶矽。在一些實施例中，頂部導電材料628是與半導體層624相同的材料。根據一些實施例，第二垂直結構408直接形成在導電材料602的頂表面上。頂部導電材料628可以如上文關於導電材料602所述類似地摻雜。在一些實施例中，擴散或植入到頂部導電材料628中的摻雜物不延伸穿過頂部導電材料628的整個厚度。根據一些實施例，導電材料602的寬度大於第一垂直結構210和第二垂直結構408中的每一個的寬度，使得導電材料602從第一垂直結構210和第二垂直結構408中的每一個向外突出。
根據一些實施例，來自頂部導電材料628和導電材料602的摻雜物可以擴散到第二垂直結構408的半導體層624和第一垂直結構210的半導體層610的相鄰部分中。可以通過在750和950℃之間的高溫下對半導體結構進行退火約30分鐘來輔助擴散。
第7A圖至第7F圖示出了根據第三實施例的在製造製程期間的半導體結構的截面圖。第7A圖示出了延伸穿過疊層204並具有複數個儲存層的第一垂直結構210，所述複數個儲存層包括第一氧化物層704、氮化物層706、第二氧化物層708和半導體層710。第7A圖示出了類似於第5D圖中所示的製造階段，並因此 類似地執行從第5A圖至第5D圖討論的每個操作以形成填充在第一垂直結構210的頂部處的凹陷的導電材料702。導電材料702可以是多晶矽，並且可以具有與第5D圖至第5F圖中描述的導電材料518類似的特性。
第7B圖示出了在疊層204之上和導電材料702的頂表面上沉積絕緣層712。可以使用任何已知的化學或物理氣相沉積技術來沉積絕緣層712。在一個示例中，絕緣層712是氧化鋁。在沉積之後，可以使用CMP來平坦化絕緣層712的頂表面。
第7C圖示出了在第一疊層(疊層204)之上的第二疊層(疊層402)的形成。在一些實施例中，頂部介電層713形成在疊層402之上。開口714穿過疊層402並穿過絕緣層712的一部分形成。可以使用DRIE形成開口714。在這種佈置中，絕緣層712可以用作用於蝕刻開口714的蝕刻停止材料，並且可以通過形成開口714來保護下面的導電材料702不被蝕刻。在一些實施例中，導電材料702的寬度比開口714寬，這在形成開口714時提供改善的對準公差。
第7D圖示出了根據一些實施例的從開口714的底部去除絕緣層712的一部分。可以使用標準濕式蝕刻劑去除絕緣層712的部分，使得絕緣層712的橫向部分被蝕刻在疊層402以下。可以蝕刻絕緣層712，直到露出導電材料702的頂表面的很大部分。根據一些實施例，去除絕緣層712的部分在開口714的下端處形成凹槽716。根據一些實施例，絕緣層712的其他部分保留在相鄰開口714之間。
第7E圖示出了根據一些實施例的在去除絕緣層712的部分之後在開口714內形成第二垂直結構408的儲存層。例如，第一氧化物層718、氮化物層720、第二氧化物層722和半導體層724按所列順序沉積在開口714內。每個儲存層也沿著在開口714的底部處在去除絕緣層712的部分之後留下的凹槽716的側壁形成。
根據一些實施例，可以執行額外的蝕刻製程以穿通在開口714的底部 處的儲存層以形成嵌套凹陷723。根據一些實施例，半導體層724被剝離並重新沉積在嵌套凹陷723內。半導體層724與導電材料702歐姆接觸。
第7F圖示出了根據一些實施例的第二垂直結構408的形成的完成。具體地，芯絕緣體726被沉積以填充開口714的其餘部分，並隨後被凹陷以提供用於沉積頂部導電材料728的空間。頂部導電材料728可包括多晶矽。在一些實施例中，頂部導電材料728是與半導體層724相同的材料。根據一些實施例，第二垂直結構408直接形成在導電材料702的頂表面上。頂部導電材料728可以如上文關於導電材料702所述類似地摻雜。在一些實施例中，擴散或植入到頂部導電材料728中的摻雜物不延伸穿過頂部導電材料728的整個厚度。根據一些實施例，導電材料702的寬度大於第一垂直結構210和第二垂直結構408中的每一個的寬度，使得導電材料702從第一垂直結構210和第二垂直結構408中的每一個向外突出。
根據一些實施例，來自頂部導電材料728和導電材料702的摻雜物可以擴散到第二垂直結構408的半導體層724和第一垂直結構210的半導體層710的相鄰部分中。可以通過在750和950。℃之間的高溫下對半導體結構進行退火約30分鐘來輔助擴散。
第8圖是根據第一實施例的用於形成NAND記憶裝置的示例性方法800的流程圖。方法800的操作一般在第5A圖至第5F圖中示出。應當理解，方法800中示出的操作不是窮舉的，並且也可以在任何所示操作之前、之後或之間執行其他操作。在本公開的各種實施例中，方法800的操作可以以不同的循序執行或/及變化。
在操作802中，包括複數個儲存層和芯絕緣體的第一NAND串形成在穿過設置在基底之上的第一交替介電堆疊層的第一開口中。第一交替介電堆疊層可以包括與具有不同材料成分的介電層交替的犧牲介電層。第一交替介電堆 疊層的層可包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合的材料。第一交替介電堆疊層的層可包括通過一種或多種薄膜沉積製程(包括但不限於CVD、PVD、ALD或其任何組合)沉積的介電材料。
根據一些實施例，第一交替介電堆疊層的層具有階梯結構，其中至少犧牲層中的每一個在基底的表面之上沿水平方向以不同長度終止。該階梯結構允許電性接觸以連接記憶裝置的每個字元線。
形成複數個儲存層可以包括沉積半導體通道層(例如非晶矽、多晶矽或單晶矽)、穿隧層、儲存層(也稱為“電荷捕獲/儲存層”)、以及阻隔層。根據一些實施例，阻隔層、儲存層、穿隧層和半導體通道層均可以按所列順序沉積在一個或複數個第一開口的側壁上。穿隧層可包括氧化矽、氮化矽或其任何組合。阻隔層可包括氧化矽、氮化矽、高介電常數(高k)介電材料或其任何組合。儲存層可包括氮化矽、氮氧化矽、矽或其任何組合。在一些實施例中，複數個儲存層包括氧化矽/氮化矽/氧化矽(ONO)介電材料(例如，包括氧化矽的穿隧層、包括氮化矽的儲存層、以及包括氧化矽的阻隔層)。
在操作804中，將凹陷蝕刻到第一開口內的芯絕緣體的頂部中。當芯絕緣體是氧化物時，可以使用BOE或氫氟酸蝕刻凹陷。
在操作806中，回蝕刻半導體通道層。可以使用濕式蝕刻劑來蝕刻半導體通道，並且可以蝕刻半導體通道，直到其凹陷在芯絕緣體的頂表面以下。
在操作808中，使用一個或複數個濕式蝕刻製程來回蝕刻儲存層中的其他儲存層。例如，穿隧層、儲存層和阻隔層中的每一個可以使用針對每層的不同蝕刻製程按所列順序來蝕刻。
在操作810中，在第一NAND記憶串的蝕刻的儲存層和蝕刻的芯絕緣體之上沉積導電材料。可以將導電材料沉積到由在操作804-808中執行的蝕刻所形成的凹陷中。導電材料可以是多晶矽並且可以使用n型或p型摻雜物進行摻雜 以進一步增加其導電性。
在操作812中，在第一交替介電堆疊層之上形成第二交替介電堆疊層。第二交替介電堆疊層可以包括與具有不同材料成分的介電層交替的犧牲介電層。第二交替介電堆疊層的層可包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合的材料。第二交替介電疊層的層可包括通過一種或多種薄膜沉積製程(包括但不限於CVD、PVD、ALD或其任何組合)沉積的介電材料。
根據一些實施例，第二交替介電堆疊層的層具有階梯結構，其中至少犧牲層中的每一個在基底的表面之上沿水平方向以不同長度終止。該階梯結構允許電性接觸以連接記憶裝置的每個字元線。
在操作814中，蝕刻穿過第二交替介電堆疊層並穿過導電材料的一部分的第二開口。第二開口可以與形成在第一開口中的第一NAND串基本對準。第二開口可以形成為具有與第一NAND串基本相同的直徑或橫截面形狀。可以使用DRIE形成第二開口。
在操作816中，將頂部儲存層和頂部芯絕緣體沉積在第二開口內以形成第二NAND串。可以使用與用於形成第一NAND串的基本相同的製程和材料來形成第二NAND串。根據一些實施例，第二NAND串的下部由在操作810中沉積的導電材料圍繞。
在操作818中，當頂部芯絕緣體是氧化物時，使用任何合適的蝕刻製程(例如BOE或氫氟酸)使第二NAND串的頂部芯絕緣體的頂部凹陷。
在操作820中，將導電材料沉積在頂部芯絕緣體的凹陷內。頂部芯絕緣體的凹陷中的導電材料可包括多晶矽。頂部芯絕緣體的凹陷中的導電材料可以如上文關於在操作810中沉積的導電材料所述類似地摻雜。
根據一些實施例，在操作820中形成導電材料之後，執行退火製程以允許來自在操作810和820中沉積的導電材料的摻雜物擴散到第一NAND串和第 二個NAND串的相鄰半導體通道中。
根據一些實施例，第一和第二交替介電堆疊層的犧牲層可以在方法800期間的任何時間被去除並由導體層替換，以形成第一和第二交替導體/絕緣體堆疊層。
第9圖是根據第二實施例的用於形成NAND記憶裝置的示例性方法900的流程圖。方法900的操作一般在第6A圖至第6F圖中示出。應當理解，方法900中示出的操作不是詳盡的，並且可以在任何所示操作之前、之後或之間執行其他操作。在本公開的各種實施例中，方法900的操作可以以不同的循序執行或/及變化。
操作902-910與在方法800中上述的操作802-810相同，並因此這裡不再重複它們的描述。
在操作912中，在操作910中沉積的導電材料的頂表面中蝕刻出凹陷。可以使用任何標準的濕式或乾式製程來蝕刻凹陷。
在操作914中，來自操作912的蝕刻的凹陷填充有絕緣材料。可以使用任何已知的化學或物理氣相沉積技術來沉積絕緣材料。在一個示例中，絕緣材料是氧化鋁。在沉積之後，可以使用CMP平坦化絕緣材料的頂表面。
在操作916中，正如在方法800的操作812中所描述的，在第一交替介電堆疊層之上沉積第二交替介電堆疊層。
在操作918中，蝕刻穿過第二交替介電堆疊層並穿過絕緣材料的一部分的第二開口。第二開口可以與形成在第一開口中的第一NAND串基本對準。第二開口可以形成為具有與第一NAND串基本相同的直徑或橫截面形狀。可以使用DRIE形成第二開口。
在操作920中，從第二開口的底部去除絕緣材料，以在第二開口的底部留下凹槽。可以使用標準濕式蝕刻製程去除絕緣材料。
在操作922中，將頂部儲存層和頂部芯絕緣體沉積在第二開口內以形成第二NAND串。可以使用與用於形成第一NAND串的基本相同的製程和材料來形成第二NAND串。根據一些實施例，一個或複數個儲存層也沿著在第二開口的底部處在操作920中去除絕緣材料之後留下的凹槽的側壁形成。頂部儲存層的形成可包括蝕刻穿過沉積在第二開口底部的頂部儲存層，並重新沉積半導體通道層以確保其與導電材料歐姆接觸。
在操作924中，當頂部芯絕緣體是氧化物時，使用任何合適的蝕刻製程(例如BOE或氫氟酸)使第二NAND串的頂部芯絕緣體的頂部凹陷。
在操作926中，導電材料沉積在頂部芯絕緣體的凹陷內。頂部芯絕緣體的凹陷中的導電材料可包括多晶矽。頂部芯絕緣體的凹陷中的導電材料可以與在操作910中沉積的導電材料類似地摻雜。
根據一些實施例，在操作926中形成導電材料之後，執行退火製程以允許來自在操作910和926中沉積的導電材料的摻雜物擴散到第一NAND串和第二個NAND串的相鄰半導體通道中。
根據一些實施例，第一和第二交替介電堆疊層的犧牲層可以在方法900期間的任何時間被去除並由導體層替換，以形成第一和第二交替導體/絕緣體堆疊層。
第10圖是根據第三實施例的用於形成NAND記憶裝置的示例性方法1000的流程圖。方法1000的操作一般在第7A圖至第7F圖中示出。應當理解，方法1000中示出的操作不是窮舉的，並且可以在任何所示操作之前、之後或之間執行其他操作。在本公開的各種實施例中，方法1000的操作可以以不同的循序執行或/及變化。
操作1002-1010與上面在方法800中描述的操作802-810相同，並因此這裡不再重複它們的描述。
在操作1012中，在第一交替介電疊層之上和在操作1010中沉積的導電材料的頂表面上沉積絕緣層。可以使用任何已知的化學或物理氣相沉積技術來沉積絕緣層。在一個示例中，絕緣層是氧化鋁。
在操作1014中，正如在方法800的操作812中所描述的，在第一交替介電堆疊層之上沉積第二交替介電堆疊層。
在操作1016中，穿過第二交替介電堆疊層並穿過絕緣層的一部分蝕刻第二開口。第二開口可以與形成在第一開口中的第一NAND串基本對準。第二開口可以形成為具有與第一NAND串基本相同的直徑或橫截面形狀。可以使用DRIE形成第二開口。
在操作1018中，從第二開口的底部去除絕緣層的附加部分，以在第二開口的底部留下凹槽。可以使用標準濕式蝕刻製程去除絕緣層的部分。根據一些實施例，可以蝕刻絕緣層，直到露出導電材料的頂表面的很大部分。根據一些實施例，絕緣層的其他部分保留在第二開口中的相鄰第二開口之間。
在操作1020中，頂部儲存層和頂部芯絕緣體沉積在第二開口內以形成第二NAND串。可以使用與用於形成第一NAND串的基本相同的製程和材料來形成第二NAND串。根據一些實施例，一個或複數個儲存層也沿著在第二開口的底部處在操作1018中去除絕緣層的部分之後留下的凹槽的側壁形成。頂部儲存層的形成可以包括蝕刻穿過沉積在第二開口的底部的頂部儲存層並重新沉積半導體通道層以確保其與導電材料歐姆接觸。
在操作1022中，當頂部芯絕緣體是氧化物時，使用任何合適的蝕刻製程(例如BOE或氫氟酸)使第二NAND串的頂部芯絕緣體的頂部凹陷。
在操作1024中，導電材料沉積在頂部芯絕緣體的凹陷內。頂部芯絕緣體的凹陷中的導電材料可包括多晶矽。頂部芯絕緣體的凹陷中的導電材料可以與在操作1010中沉積的導電材料類似地摻雜。
根據一些實施例，在操作1024中形成導電材料之後，執行退火製程以允許來自在操作1010和1024中沉積的導電材料的摻雜物擴散到第一NAND串和第二個NAND串的相鄰半導體通道中。
根據一些實施例，第一和第二交替介電堆疊層的犧牲層可以在方法1000期間的任何時間被去除並由導體層替換，以形成第一和第二交替導體/絕緣體堆疊層。
本公開描述了三維NAND記憶裝置的各種實施例及其製造方法。在一些實施例中，第一NAND記憶裝置包括其上具有第一疊層的基底。第一疊層包括交替的導體層和絕緣體層。第二疊層設置在第一疊層之上，其中第二疊層還包括交替的導體層和絕緣體層。一個或複數個垂直結構延伸穿過第一疊層。導電材料設置在一個或複數個垂直結構的頂表面上。一個或複數個第二垂直結構延伸穿過第二疊層並穿過導電材料的一部分。
在一些實施例中，形成第一NAND記憶裝置的方法包括在基底之上形成第一疊層，第一疊層包括交替的犧牲層和介電層，以及形成穿過第一疊層的一個或複數個第一開口。該方法還包括在一個或複數個第一開口中形成一個或複數個第一垂直結構。該方法包括去除一個或複數個第一垂直結構的頂部以形成一個或複數個第一凹陷，以及在一個或複數個第一凹陷內沉積導電材料。該方法還包括在第一疊層之上形成第二疊層，第二疊層包括交替的犧牲層和介電層，以及形成穿過第二疊層並穿過導電材料的一部分的一個或複數個第二開口。該方法還包括在一個或複數個第二開口中形成一個或複數個第二垂直結構。
在一些實施例中，第二NAND記憶裝置包括其上具有第一疊層的基底。第一疊層包括交替的導體層和絕緣體層。第二疊層設置在第一疊層之上，其中第二疊層還包括交替的導體層和絕緣體層。一個或複數個垂直結構延伸穿過第一疊層。導電材料設置在一個或複數個垂直結構的頂表面上。一個或複數 個第二垂直結構延伸穿過第二疊層並鄰接導電材料的頂表面。
在一些實施例中，形成第二NAND記憶裝置的方法包括在基底之上形成第一疊層，第一疊層包括交替的犧牲層和介電層，以及形成穿過第一疊層的一個或複數個第一開口。該方法還包括在一個或複數個第一開口中形成一個或複數個第一垂直結構。該方法包括去除一個或複數個第一垂直結構的頂部以形成一個或複數個第一凹陷，以及在一個或複數個第一凹陷內沉積導電材料。該方法包括去除導電材料的頂部以形成一個或複數個第二凹陷，以及在一個或複數個第二凹陷中形成沉積絕緣材料。該方法還包括在第一疊層之上形成第二疊層，第二疊層包括交替的犧牲層和介電層，以及形成穿過第二疊層並穿過絕緣材料的一部分的一個或複數個第二開口。該方法包括去除絕緣材料並在一個或複數個第二開口中形成一個或複數個第二垂直結構。
在一些實施例中，第三NAND記憶裝置包括其上具有第一疊層的基底。第一疊層包括交替的導體層和絕緣體層。一個或複數個垂直結構延伸穿過第一疊層。導電材料設置在一個或複數個垂直結構的頂表面上。絕緣層設置在第一疊層之上和導電材料之上。第二疊層設置在絕緣層之上，其中第二疊層還包括交替的導體層和絕緣體層。一個或複數個第二垂直結構延伸穿過第二疊層並穿過絕緣層以鄰接導電材料的頂表面。
在一些實施例中，形成第三NAND記憶裝置的方法包括在基底之上形成第一疊層，第一疊層包括交替的犧牲層和介電層，以及形成穿過第一疊層的一個或複數個第一開口。該方法還包括在一個或複數個第一開口中形成一個或複數個第一垂直結構。該方法包括去除一個或複數個第一垂直結構的頂部以形成一個或複數個第一凹陷，以及在一個或複數個第一凹陷內沉積導電材料。該方法包括在第一疊層之上和導電材料之上沉積絕緣層。該方法還包括在絕緣層之上形成第二疊層，第二疊層包括交替的犧牲層和介電層，以及形成穿過第 二疊層並穿過絕緣層的一個或複數個第二開口。該方法包括去除在一個或複數個第二開口的底部的絕緣層的附加部分，以及在一個或複數個第二開口中形成一個或複數個第二垂直結構。
對特定實施例的上述說明因此將充分揭示本公開的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改或/及調整以用於各種應用，而不需要過度實驗，且不脫離本公開的一般概念。因此，基於本文呈現的公開和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述公開和指導進行解釋。
上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能構建塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或複數個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本公開和所附申請專利範圍。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據所附申請專利範圍及其等同物來進行限定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
408:第二垂直結構
518:導電材料
528:半導體層
530:芯絕緣體
532:頂部導電材料

Claims (7)

  1. 一種記憶裝置，包括：基底；第一疊層，其在該基底之上且具有交替的導體層和絕緣體層；一個或複數個第一垂直結構，其延伸穿過該第一疊層；導電材料，其設置在該一個或複數個第一垂直結構的頂表面上；絕緣層，其設置在該第一疊層之上和該導電材料之上；第二疊層，其設置在該絕緣層之上並具有交替的導體層和絕緣體層；以及一個或複數個第二垂直結構，其延伸穿過該第二疊層並穿過該絕緣層，並鄰接該導電材料的頂表面，其中該一個或複數個第一垂直結構具有一凹陷位於該一個或複數個第一垂直結構的頂部，且該導電材料設置於該凹陷中。
  2. 如請求項1所述的記憶裝置，其中該一個或複數個第一垂直結構包括一個或複數個第一NAND串，並且該一個或複數個第二垂直結構包括一個或複數個第二NAND串。
  3. 如請求項2所述的記憶裝置，其中該一個或複數個第一NAND串和該一個或複數個第二NAND串中的每一者包括圍繞芯絕緣材料的複數個儲存層。
  4. 如請求項3所述的記憶裝置，其中該等儲存層包括由阻隔層、儲存層、穿隧層和通道層組成的堆疊層。
  5. 如請求項1所述的記憶裝置，其中該絕緣層包含氧化鋁。
  6. 如請求項1所述的記憶裝置，其中該絕緣層圍繞該一個或複數個第二垂直結構的下端。
  7. 如請求項1所述的記憶裝置，其中該導電材料的寬度大於該一個或複數個第一垂直結構和該一個或複數個第二垂直結構的寬度，使得該導電材料從該一個或複數個第一垂直結構和該一個或複數個第二垂直結構向外突出。
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