TW202145528A

TW202145528A - 3d記憶體裝置

Info

Publication number: TW202145528A
Application number: TW109124516A
Authority: TW
Inventors: 吳林春; 張坤; 文犀周; 夏志良
Original assignee: 大陸商長江存儲科技有限責任公司
Priority date: 2020-05-27
Filing date: 2020-07-21
Publication date: 2021-12-01
Also published as: TWI746071B

Abstract

公開了3D記憶體裝置和用於形成其的方法的實施方式。在一個示例中，3D記憶體裝置包括：停止層；多晶矽層；包括交錯的堆疊導電層和堆疊介電質層的記憶體疊層；以及多個通道結構，每個通道結構穿過記憶體疊層和多晶矽層垂直地延伸，在停止層處停止。

Description

3D記憶體裝置

相關申請的交叉引用

本申請要求於2020年4月14日提交的標題為“THREE-DIMENSIONAL MEMORY DEVICE WITH BACKSIDE SOURCE CONTACT”的國際申請第PCT/CN2020/084600號、於2020年4月14日提交的標題為“METHOD FOR FORMING THREE-DIMENSIONAL MEMORY DEVICE WITH BACKSIDE SOURCE CONTACT”的國際申請第PCT/CN2020/084603號、於2020年4月27日提交的標題為“THREE-DIMENSIONAL MEMORY DEVICE AND METHOD FOR FORMING THE SAME”的國際申請第PCT/CN2020/087295號和於2020年4月27日提交的標題為“three-dimensional memory device and method for forming the same”的國際申請第PCT/CN2020/087296號的優先權的利益，所有這些申請透過引用被全部併入本文中。

本發明內容的實施方式有關於三維（3D）記憶體裝置及其製造方法。

透過改進製程技術、電路設計、編程演算法和製造製程來將平面記憶體單元按比例縮小到較小的尺寸。然而，當記憶體單元的特徵尺寸接近下限時，平面製程和製造技術變得越來越有挑戰性且造價昂貴。因此，平面記憶體單元的記憶體密度接近上限。

3D記憶體架構可解決在平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制去往和來自記憶體陣列的訊號的周邊元件。

在本文公開了3D記憶體裝置和用於形成其的方法的實施方式。

在一個示例中，3D記憶體裝置包括：停止層；多晶矽層；包括交錯的堆疊導電層和堆疊介電質層的記憶體疊層；以及多個通道結構，每個通道結構穿過記憶體疊層和多晶矽層垂直地延伸，在停止層處停止。

在另一示例中，3D記憶體裝置包括：多晶矽層；包括交錯的堆疊導電層和堆疊介電質層的記憶體疊層；以及多個通道結構，每個通道結構穿過記憶體疊層和多晶矽層垂直地延伸。多個通道結構中的每個通道結構包括記憶體膜和半導體通道。沿著通道結構的側壁的半導體通道的部分與多晶矽層的子層接觸。3D記憶體裝置還包括穿過記憶體疊層垂直地延伸到多晶矽層內、在多晶矽層的子層處停止的絕緣結構。

在又一示例中，3D記憶體裝置包括：多晶矽層；包括交錯的堆疊導電層和堆疊介電質層的記憶體疊層；以及多個通道結構，每個通道結構穿過記憶體疊層和多晶矽層垂直地延伸。多個通道結構中的每個通道結構包括記憶體膜和半導體通道。沿著通道結構的側壁的半導體通道的部分與多晶矽層的子層接觸。3D記憶體裝置還包括源極接觸結構，其穿過記憶體疊層垂直地延伸到多晶矽層內、在多晶矽層的子層處停止。

雖然討論了特定的配置和佈置，但應理解的是，這僅為了說明性目的而完成。相關領域中的技術人員將認識到的是，其它配置和佈置可以被使用而不偏離本發明內容的精神和範圍。對相關領域中的技術人員將顯而易見的是，本發明內容也可以在各種其它應用中使用。

注意，在本說明書中對“一個實施方式”、“實施方式”、“示例實施方式”、“一些實施方式”等的提及指示所描述的實施方式可以包括特定特徵、結構或特性，但每個實施方式可能不一定包括特定特徵、結構或特性。而且，這樣的短語並不一定指同一實施方式。此外，當結合實施方式描述特定特徵、結構或特性時，它將在相關領域中的技術人員的知識內，以結合其它實施方式（不管是否被明確描述）來影響這樣的特徵、結構或特性。

通常，可以至少部分地從在上下文中的用法來理解術語。例如，至少部分地根據上下文，如在本文使用的術語“一個或多個”可以用於在單數意義上描述任何特徵、結構或特性或可以用於在複數意義上描述特徵、結構或特性的組合。類似地，至少部分地根據上下文，術語例如“一（a）”、“一個（an）”和“所述（the）”再次可以被理解為傳達單數用法或傳達複數用法。此外，再次至少部分地根據上下文，術語“基於”可被理解為不一定意欲傳達排他的一組因素，且可替代地允許不一定明確地描述的額外因素的存在。

應容易理解，在本發明內容中的“在……上”、“在……上面”和“在……之上”的含義應以最廣泛的方式被解釋，使得“在……上”不僅意指“直接在某物上”，而且還包括“在某物上”而在其之間有中間特徵或層的含義，以及“在……上面”或“在……之上”不僅意指“在某物上面”或“在某物之上”的含義，但還可以包括它“在某物上面”或“在某物之上”而在其之間沒有中間特徵或層（即，直接在某物上）的含義。

此外，空間相對術語例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等可以在本文為了便於描述而用於描述一個元件或特徵與如在圖式中所示的另外的元件或特徵的關係。除了在圖式中描繪的定向以外，空間相對術語意欲還包括在使用或操作中的設備的不同定向。裝置可以以另外方式被定向（旋轉90度或在其它定向處），且在本文使用的空間相對描述符可以相應地同樣被解釋。

如在本文使用的，術語“基底”指隨後的材料層被添加到其上的材料。基底本身可以被圖案化。在基底的頂部上添加的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括大量半導體材料（諸如矽、鍺、砷化鎵、磷化銦等）。可選地，基底可以由非導電材料（諸如玻璃、塑膠或藍寶石晶圓）製成。

如在本文使用的，術語“層”指包括具有一定厚度的區域的材料部分。層可以在整個底層或上覆結構之上延伸，或可以具有比底層或上覆結構的寬度小的寬度。此外，層可以是具有比連續結構的厚度小的厚度的同質或不同質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在其處的任何對水平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以包括在其中的一個或多個層，和/或可以具有在其上、在其之上和/或在其之下的一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層（其中形成互連線和/或垂直互連接入（VIA（通孔））觸點）和一個或多個介電質層。

如在本文使用的，術語“名義上/名義上地”指在產品或製程的設計階段期間設置的部件或製程操作的特性或參數的期望或目標值連同高於和/或低於期望值的值的範圍。值的範圍可能是由於在製造製程或容限中的輕微變化。如在本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示在例如值的10-30%（例如，值的±10%、±20%或±30%）內變化的給定量的值。

如在本文使用的，術語“3D記憶體裝置”指具有在橫向定向的基底上的記憶體單元電晶體的垂直定向的串（在本文被稱為“記憶體串”，諸如NAND記憶體串）的半導體元件，使得記憶體串在相對於基底的垂直方向上延伸。如在本文使用的，術語“垂直/垂直地”意指名義上垂直於基底的橫向表面。

在一些3D NAND記憶體裝置中，使半導體插塞選擇性地生長以包圍通道結構的側壁，例如被稱為側壁選擇性磊晶生長（SEG）。與在通道結構的下端處形成的另一類型的半導體插塞（例如底部SEG）比較，側壁SEG的形成避免了在通道孔的底表面處的記憶體膜和半導體通道的蝕刻（也被稱為“SONO”打孔），從而增加製程視窗，特別是當用先進技術製造3D NAND記憶體裝置時，例如具有多疊片架構的96或更多個層級。此外，側壁SEG結構可與背面製程組合以從基底的背面形成源極觸點，以避免在正面源極觸點和字元線之間的漏電流和寄生電容並增加有效設備面積。

然而，因為背面製程需要將基底減薄，它面臨兩個主要挑戰：厚度均勻度難以在減薄過程中在晶圓級處控制，以及在減薄基底（例如具有大於1 µm的厚度）中的高濃度摻雜難以實現。這些挑戰限制了具有側壁SEG結構和背面製程的3D NAND記憶體裝置的產量。

根據本發明內容的各種實施方式提供改進的3D NAND記憶體裝置及其製造方法。停止層可在基底上形成以自動停止背面減薄過程，使得基底可完全被移除以避免晶圓厚度均勻度控制問題並減小背面製程的製造複雜度。在一些實施方式中，同一停止層或另一停止層用於自動停止通道孔蝕刻，其可更好地控制在不同通道結構之間的鑿槽變化並進一步增加背面製程視窗。而且，所沉積的多晶矽層可代替在所移除的矽基底中的單晶矽以用作側壁SEG。因為所沉積的多晶矽層可以比經減薄的矽基底更容易地被摻雜以達到期望摻雜濃度，背面製程複雜度可進一步減小，且產量可增加。

圖1A-1E示出根據本發明內容的各種實施方式的各種示例性3D記憶體裝置的橫截面的側視圖。在一些實施方式中，圖1A中的3D記憶體裝置100包括基底（未示出），其可包括矽（例如單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）、絕緣體上鍺（GOI）或任何其它適當的材料。在一些實施方式中，基底是透過研磨、蝕刻、化學機械拋光（CMP）或其任何組合而減薄的經減薄的基底（例如半導體層）。注意，在圖1A中包括x和y軸以進一步示出在3D記憶體裝置100中的部件的空間關係。3D記憶體裝置100的基底包括在x方向（即橫向方向）上橫向延伸的兩個橫向表面（例如頂表面和底表面）。如在本文使用的，當基底位於在y方向上的3D記憶體裝置的最低平面中時，相對於在y方向（即垂直方向）上的3D記憶體裝置的基底來確定一個部件（例如層或設備）是否在3D記憶體裝置（例如3D記憶體裝置100）的另一部件（例如層或設備）“上”、“之上”或“之下”。在整個本發明內容中應用用於描述空間關係的相同概念。

在一些實施方式中，3D記憶體裝置100是非單塊3D記憶體裝置的部分，其中部件在不同的基底上分開地形成並接著以面對面方式、面對背方式或背對背方式鍵合。可在不同於記憶體陣列基底的單獨周邊設備基底上形成周邊設備（未示出）（例如用於便於3D記憶體裝置100的操作的任何適當的數位、類比和/或混合訊號周邊電路），圖1A所述的部件在該記憶體陣列基底上形成。應理解，可從3D記憶體裝置100移除記憶體陣列基底，如下面更詳細描述的，且周邊設備基底可成為3D記憶體裝置100的基底。此外應理解，根據周邊設備基底和記憶體陣列元件基底如何被鍵合的方式，記憶體陣列元件（例如在圖1A中示出）可以在原始位置上或可在3D記憶體裝置100中顛倒地翻轉。為了便於參考，圖1A描繪3D記憶體裝置100的狀態，在該狀態中記憶體陣列元件在原始位置上（即，沒有顛倒地翻轉）。然而，應理解，在一些示例中，圖1A所示的記憶體陣列元件可在3D記憶體裝置100中顛倒地翻轉，且它們的相對位置可相應地改變。在整個本發明內容中應用用於描述空間關係的相同概念。

如圖1A所示，3D記憶體裝置100可包括介電質層102和在介電質層102上的停止層103。介電質層102可包括一個或多個夾層介電質（ILD）層（也被稱為“金屬間介電質（IMD）層”），互連線和VIA觸點可在夾層介電質層中形成。介電質層102的ILD層可包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數（低k）介電質或其任何組合。在一些實施方式中，介電質層102包括氧化矽。停止層103可直接佈置在介電質層102上。在一些實施方式中，停止層103包括高介電常數（高k）介電質層。高k介電質層可包括例如氧化鋁、氧化鉿、氧化鋯或氧化鈦，僅舉幾個示例。在一個示例中，停止層103可包括氧化鋁。如下面更詳細描述的，因為停止層103的功能是停止通道孔的蝕刻，應理解，停止層103可包括相對於在上述層中的材料具有相對高的蝕刻選擇性（例如大於大約5）的任何其它適當的材料。在一些實施方式中，除了具有蝕刻停止層的作用以外，停止層103還具有背面基底減薄停止層的作用，且因此具有除了記憶體陣列基底的材料（例如矽）以外的材料。

3D記憶體裝置100還可包括在停止層103之上的多晶矽層104。在一些實施方式中，多晶矽層104直接佈置在停止層103上。在一些實施方式中，墊氧化物層（例如氧化矽層）佈置在停止層103和多晶矽層104之間以減輕在多晶矽層104和停止層103（例如氧化鋁層）之間的應力。根據一些實施方式，多晶矽層104包括N型摻雜多晶矽層。也就是說，多晶矽層104可摻雜有貢獻自由電子並增加本徵半導體的傳導性的任何適當的N型摻雜劑，例如磷（P）、砷（Ar）或銻（Sb）。如下面更詳細描述的，由於擴散過程，多晶矽層104可具有在垂直方向上的均勻摻雜濃度分佈。在一些實施方式中，多晶矽層104的摻雜濃度在大約10¹⁹ cm^-3 和大約10²² cm^-3 之間，例如在10¹⁹ cm^-3 和10²² cm^-3 之間（例如10¹⁹ cm^-3 、2×10¹⁹ cm^-3 、3×10¹⁹ cm^-3 、4×10¹⁹ cm^-3 、5×10¹⁹ cm^-3 、6×10¹⁹ cm^-3 、7×10¹⁹ cm^-3 、8×10¹⁹ cm^-3 、9×10¹⁹ cm^-3 、10²⁰ cm^-3 、2×10²⁰ cm^-3 、3×10²⁰ cm^-3 、4×10²⁰ cm^-3 、5×10²⁰ cm^-3 、6×10²⁰ cm^-3 、7×10²⁰ cm^-3 、8×10²⁰ cm^-3 、9×10²⁰ cm^-3 、10²¹ cm^-3 、2×10²¹ cm^-3 、3×10²¹ cm^-3 、4×10²¹ cm^-3 、5×10²¹ cm^-3 、6×10²¹ cm^-3 、7×10²¹ cm^-3 、8×10²¹ cm^-3 、9×10²¹ cm^-3 、10²² cm^-3 、由這些值中的任何值作為下端界限的任何範圍或在由這些值中的任兩個值限定的任何範圍中）。雖然圖1A示出多晶矽層104在停止層103之上，如上所述，應理解，停止層103在一些示例中可以在多晶矽層104之上，因為圖1A所示的記憶體陣列元件可顛倒地翻轉，且它們的相對位置可在3D記憶體裝置100中相應地改變。在一些實施方式中，圖1A所示的記憶體陣列元件顛倒地翻轉（在頂部中）並鍵合到在3D記憶體裝置100中的周邊設備（在底部中），使得停止層103在多晶矽層104之上。

在一些實施方式中，3D記憶體裝置100還包括穿過介電質層102和停止層103從相對於停止層103（即背面）的多晶矽層104的相對側垂直地延伸以與多晶矽層104接觸的源極接觸結構128。應理解，源極接觸結構128延伸到多晶矽層104內的深度可在不同的示例中改變。源極接觸結構可透過多晶矽層104從記憶體陣列基底（被移除）的背面將3D記憶體裝置100的NAND記憶體串的源極電性連接到周邊設備，且因此也可在本文被稱為“背面源極拾取”。源極接觸結構128可包括任何適當類型的觸點。在一些實施方式中，源極接觸結構128包括VIA觸點。在一些實施方式中，源極接觸結構128包括橫向延伸的壁形觸點。源極接觸結構128可包括一個或多個導電層，例如金屬層，例如鎢（W）、鈷（Co）、銅（Cu）或鋁（Al）或由黏合劑層（例如氮化矽（TiN））包圍的矽化物層。

在一些實施方式中，3D記憶體裝置100是NAND快閃記憶體裝置，其中提供以NAND記憶體串的陣列的形式的記憶體單元。每個NAND記憶體串可包括穿過多個對延伸的通道結構112，每對包括堆疊導電層108和堆疊介電質層110（在本文被稱為“導電/介電質層對”）。堆疊的導電/介電質層對在本文也被稱為記憶體疊層106。在記憶體疊層106中的導電/介電質層對的數量（例如32、64、96、128、160、192、224、256等）確定在3D記憶體裝置100中的記憶體單元的數量。雖然未在圖1A中示出，應理解，在一些實施方式中，記憶體疊層106可具有多疊片架構，例如包括下記憶體疊片和在下記憶體疊片上的上記憶體疊片的雙疊片架構。在每個記憶體疊片中的堆疊導電層108和堆疊介電質層110的對的數量可以是相同的或不同的。

記憶體疊層106可包括多個交錯的堆疊導電層108和堆疊介電質層110、多晶矽層104。在記憶體疊層106中的堆疊導電層108和堆疊介電質層110可在垂直方向上交替。換句話說，除了在記憶體疊層106的頂部或底部處的層以外，每個堆疊導電層108可由在兩側上的兩個堆疊介電質層110鄰接，以及每個堆疊介電質層110可由在兩側上的兩個堆疊導電層110鄰接。堆疊導電層108可包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合。每個堆疊導電層108可包括由黏合劑層和閘極介電質層124包圍的閘極電極（閘極線）。堆疊導電層108的閘極電極可橫向延伸，作為在記憶體疊層106的一個或多個階梯結構（未示出）處終止的字元線。堆疊介電質層110可包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。

如圖1A所示，每個通道結構112穿過記憶體疊層106和多晶矽層104垂直地延伸，在停止層103處停止。也就是說，通道結構112可包括兩個部分：由多晶矽層104包圍（即在多晶矽層104和停止層103之間的介面之下）的下部分和由記憶體疊層106包圍（即在多晶矽層104和記憶體疊層106之間的介面之上）的上部分。如在本文使用的，當基底位於3D記憶體裝置100的最低平面中時，部件（例如通道結構112）的“上部分/端部”是在y方向上更遠離基底的部分/端部，以及部件（例如通道結構112）的“下部分/端部”是在y方向上更接近基底的部分/端部。在一些實施方式中，每個通道結構112不更遠地延伸出停止層103之外，因為通道孔的蝕刻由停止層103停止。例如，通道結構112的下端可以在名義上與停止層103的頂表面齊平。作為結果，在通道結構112的陣列當中的鑿槽變化可由停止層103控制和最小化。

通道結構112可包括填充有半導體材料（例如作為半導體通道116）和介電質材料（例如作為記憶體膜114）的通道孔。在一些實施方式中，半導體通道116包括矽，例如非晶形矽、多晶矽或單晶矽。在一個示例中，半導體通道116包括多晶矽。在一些實施方式中，記憶體膜114是包括穿隧層、儲存層（也被稱為“電荷捕獲層”）和阻障層的複合層。通道孔的剩餘空間可以部分地或全部填充有包括介電質材料（例如氧化矽和/或空氣間隙）的上覆層118。通道結構112可具有圓柱體形狀（例如立柱形狀）。根據一些實施方式，上覆層118、半導體通道116、記憶體膜114的穿隧層、儲存層和阻障層以這個順序從立柱的中央朝著外表面徑向佈置。穿隧層可包括氧化矽、氮氧化矽或其任何組合。儲存層可包括氮化矽、氮氧化矽、或其任何組合。阻障層可包括氧化矽、氮氧化矽、高k介電質或其任何組合。在一個示例中，記憶體膜114可包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。在一些實施方式中，通道結構112還包括在通道結構112的上部分的頂部處的通道插塞120。通道插塞120可包括半導體材料（例如多晶矽）。在一些實施方式中，通道插塞120具有NAND記憶體串的汲極的作用。

如圖1A所示，根據一些實施方式，沿著通道結構112的側壁（例如在通道結構112的下部分中）的半導體通道116的部分與多晶矽層104的子層109接觸。也就是說，根據一些實施方式，記憶體膜114在鄰接多晶矽層104的子層109的通道結構112的下部分處分離，暴露半導體通道116以與多晶矽層104的周圍子層109接觸。因此，包圍半導體通道116並與半導體通道116接觸的多晶矽層104的子層109可以用作通道結構112的“側壁SEG”以代替如上所述的“底部SEG”，其可減輕例如覆蓋控制、磊晶層形成和SONO打孔的問題。如下面更詳細描述的，根據一些實施方式，多晶矽層104的子層109與多晶矽層104的其餘部分分開地形成。然而，應理解，多晶矽層104的子層109可具有與多晶矽層104的其餘部分相同的多晶矽材料，且摻雜濃度在擴散之後在多晶矽層104中可以是均勻的，子層109可以與在3D記憶體裝置100中的多晶矽層104的其餘部分不可區別。然而，子層109指在通道結構112的下部分中的與半導體通道116而不是記憶體膜114接觸的多晶矽層104的部分。

如圖1A所述，3D記憶體裝置100還可包括絕緣結構122，每個絕緣結構穿過記憶體疊層106的交錯的堆疊導電層108和堆疊介電質層110垂直地延伸。根據一些實施方式，不同於穿過多晶矽層104的整個厚度延伸、在停止層103處停止的通道結構112，絕緣結構122延伸到多晶矽層104內，在多晶矽層104的子層109處停止。也就是說，根據一些實施方式，絕緣結構122不穿過多晶矽層104的整個厚度延伸，且不與停止層103接觸。在一些實施方式中，絕緣結構122的下端在名義上與多晶矽層104的子層109的頂表面齊平。每個絕緣結構122也可橫向延伸以將通道結構112分成多個塊。也就是說，記憶體疊層106可由絕緣結構122分成多個記憶體塊，使得通道結構112的陣列可分成每個記憶體塊。不同於在一些3D NAND記憶體裝置中的包括正面源極接觸結構的狹縫結構，根據一些實施方式，絕緣結構122在其中不包括任何觸點（即，不具有源極觸點的作用）且因此不用導電層108（包括字元線）引入寄生電容和漏電流。在一些實施方式中，每個絕緣結構122包括填充有一種或多種介電質材料（包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合）的開口（例如狹縫）。在一個示例中，每個絕緣結構122可填充有作為絕緣體核心126的氧化矽和與閘極介電質層124連接的高k介電質。

在一些實施方式中，透過用N型摻雜劑摻雜多晶矽層104，即消除作為電洞的源的P井，根據一些實施方式，3D記憶體裝置100被配置為當進行擦除操作時產生閘極引發汲極漏電流（GIDL）輔助的體偏壓。在NAND記憶體串的源極選擇閘極周圍的GIDL可產生進入NAND記憶體串內的電洞電流以為了擦除操作而升高體電位。而且，透過消除作為電洞的源的P井，源極選擇閘極的控制也可在讀操作期間被簡化，因為當由3D記憶體裝置100進行讀操作時不再需要反轉通道。

如上面所述的和下面進一步詳細描述的，根據一些實施方式，從3D記憶體裝置100移除停止層103、多晶矽層104、記憶體疊層106、通道結構112和絕緣結構122形成於其上的記憶體陣列基底，3D記憶體裝置100不包括記憶體陣列基底。在所移除的記憶體陣列基底包括單晶矽的一些實施方式中，每個通道結構112不與單晶矽層接觸，單晶矽層是記憶體陣列基底的部分（例如在減薄之後）。

應理解，在一些實施方式中，可從3D記憶體裝置的最終產品移除停止層103。例如，如圖1B所示，3D記憶體裝置101可以與3D記憶體裝置100相同，除了3D記憶體裝置101可以不包括在多晶矽層104和介電質層102之間的停止層以外。替代地，多晶矽層104直接佈置在介電質層102上，且源極接觸結構128穿過介電質層102垂直地延伸以與多晶矽層104接觸。類似於3D記憶體裝置100，通道結構112可在多晶矽層104和介電質層102之間的介面處停止，且由於在製造過程期間的停止層103的蝕刻停止效應而不延伸出多晶矽層104之外（即，通道結構112的下端在名義上與多晶矽層104的底表面齊平），多晶矽層104稍後從3D記憶體裝置101移除。應理解，為了便於描述而不重複在3D記憶體裝置101和100中的其它相同結構的細節。

也理解，在一些實施方式中，當製造3D記憶體裝置時，可以首先不形成停止層103。例如，如圖1C所示，3D記憶體裝置101a可以與3D記憶體裝置101相同，除了一個或多個通道結構113延伸出多晶矽層104之外並由於在製造過程期間的停止層103的缺失而貫通到介電質層102內以外。也就是說，根據一些實施方式，一個或多個通道結構113的下端低於多晶矽層104的底表面。應理解，為了便於描述而不重複在3D記憶體裝置101a和101中的其它相同結構的細節。

此外應理解，在一些實施方式中，可以用佈置在記憶體疊層106的同一側處的正面源極接觸結構代替在3D記憶體裝置100、101或101a中的背面源極接觸結構128（例如也被稱為“正面源極拾取”）。也就是說，代替填充有介電質材料的絕緣結構122，狹縫結構可填充有導電材料以變成源極接觸結構。例如，如圖1D所示，3D記憶體裝置105可以與3D記憶體裝置100相同，除了背面源極接觸結構128和絕緣結構122可以用穿過記憶體疊層106垂直地延伸到多晶矽層104內的源極接觸結構130代替以外。在一些實施方式中，源極接觸結構130在多晶矽層104的子層109處停止。應理解，為了便於描述而不重複在3D記憶體裝置105和100中的其它相同結構的細節。

源極接觸結構130也可垂直地延伸（例如在垂直於x和y方向的方向上）以將記憶體疊層106分成多個塊。源極接觸結構130可包括隔板134和源極觸點132，每個穿過記憶體疊層106垂直地延伸到多晶矽層104內。隔板134可包括橫向地在源極觸點132和記憶體疊層106之間的介電質材料（例如氧化矽）以電性分離源極觸點132與記憶體疊層106中的周圍堆疊導電層108。另一方面，隔板134可沿著源極接觸結構130的側壁佈置，但不在源極接觸結構130的底部處，使得源極觸點132可以在多晶矽層104之上並與多晶矽層104接觸以建立與通道結構112的半導體通道116的電連接。在一些實施方式中，源極觸點132包括黏合劑層和由黏合劑層包圍的導電層。黏合劑層可包括在多晶矽層104之上並與多晶矽層104接觸的一種或多種導電材料，例如氮化鈦（TiN）以建立與多晶矽層104的電連接。在一些實施方式中，導電層包括在它的下部分中的多晶矽和在它的上部分中的接觸金屬互連（未示出）的金屬（例如W）。在一些實施方式中，黏合劑層（例如TiN）與多晶矽層104和導電層的金屬（例如W）都接觸以形成在多晶矽層104（例如作為NAND記憶體串的源極）和金屬互連之間的電連接。

此外應理解，用正面源極接觸結構130代替背面源極接觸結構128和絕緣結構122的設計可類似地應用於沒有停止層103的3D記憶體裝置。例如，如圖1E所示，3D記憶體裝置107可以與3D記憶體裝置105相同，除了3D記憶體裝置107不包括停止層103以外。雖然圖1E示出通道結構112不延伸出多晶矽層104之外，應理解，一個或多個通道結構113（像在圖1C中的3D記憶體裝置101a中一樣）可延伸出多晶矽層104之外並進一步進入介電質層102內。應理解，為了便於描述而不重複在3D記憶體裝置107和105中的其它相同結構的細節。

圖2A-2L示出根據本發明內容的一些實施方式的用於形成示例性3D記憶體裝置的製造過程。圖4示出根據本發明內容的一些實施方式的用於形成示例性3D記憶體裝置的方法400的流程圖。在圖2A-2L和圖4中描繪的3D記憶體裝置的示例包括在圖1A和1B中描繪的3D記憶體裝置100。圖2A-2L和圖4將一起被描述。應理解，在方法400中示出的步驟不是排他的，以及其它步驟也可在任一所示步驟之前、之後或之間被進行。此外，一些步驟可同時或以與在圖4中所示的不同的順序被進行。

參考圖4，方法400在步驟402開始，在步驟402中在基底的第一側處相繼形成停止層、第一多晶矽層、犧牲層、第二多晶矽層和介電質疊層。基底可以是由任何適當的材料（例如玻璃、藍寶石、塑膠（僅舉幾個示例））製成的矽基底或載體基底，以減小基底的成本。第一側可以是半導體元件形成於其上的基底的正面。在一些實施方式中，為了形成停止層，相繼形成第一停止層和第二停止層。第一停止層可包括氮化矽，以及第二停止層可包括高k介電質。在一些實施方式中，為了形成犧牲層，相繼形成第一犧牲層、第二犧牲層和第三犧牲層。第一犧牲層可包括氮氧化矽，第二犧牲層可包括多晶矽，以及第三犧牲層可包括氮氧化矽。介電質疊層可包括多個交錯的堆疊犧牲層和堆疊介電質層。

如圖2A所示，第一停止層203、第二停止層205、第一多晶矽層207、第一犧牲層209、第二犧牲層211、第三犧牲層213和第二多晶矽層215在基底的正面處相繼形成。基底202可以是由任何適當的材料（例如玻璃、藍寶石、塑膠（僅舉幾個示例））製成的矽基底或載體基底。第一停止層203和第二停止層205可在本文被共同稱為停止層。在一些實施方式中，第一停止層203和第二停止層205分別包括氮化矽和高k介電質，例如氧化鋁。如下面詳細描述的，第一停止層203可充當在從背面移除基底202時的停止層，且因此可包括除了基底202的材料以外的任何其它適當的材料。類似地，第二停止層205可充當在從正面蝕刻通道孔時的停止層，且因此可包括相對於多晶矽（在第二停止層205上的第一多晶矽層207的材料）具有高蝕刻選擇性（例如大於大約5）的任何其它適當的材料。應理解，在一些示例中，第一停止層203和第二停止層205中的一個可被跳過，意味著第一停止層203和第二停止層205中的另一個可充當用於背面減薄和正面蝕刻的停止層。例如，停止層可以僅包括高k介電質層，例如氧化鋁層。也應理解，在一些實施方式中，墊氧化物層（例如氧化矽層）可在基底202和第一停止層203之間和/或在第一停止層203和第二停止層205之間形成以減輕在不同層之間的應力。類似地，另一墊氧化物層可在第二停止層205和第一多晶矽層207之間形成以減輕在其之間的應力。

第一犧牲層209、第二犧牲層211和第三犧牲層213可在本文被共同稱為犧牲層。在一些實施方式中，第一犧牲層209、第二犧牲層211和第三犧牲層213分別包括氮氧化矽、多晶矽和氮氧化矽。如下面更詳細描述的，第三犧牲層213可充當在從正面蝕刻狹縫開口時的停止層，並可稍後被選擇性地移除，且因此可包括相對於多晶矽（在第三犧牲層213上的第二多晶矽層215的材料）具有高蝕刻選擇性（例如大於大約5）的任何其它適當的材料。第二犧牲層211可稍後被選擇性地移除且因此可包括相對於介電質（例如多晶矽或碳）具有高蝕刻選擇性（例如大於大約5）的任何其它適當的材料。第一犧牲層209可充當在蝕刻第二犧牲層211時的停止層，並可稍後被選擇性地移除，且因此可包括相對於多晶矽（第二犧牲層211和第一多晶矽層207的材料）具有高蝕刻選擇性（例如大於大約5）的任何其它適當的材料。

第一停止層203、第二停止層205、第一多晶矽層207、第一犧牲層209、第二犧牲層211、第三犧牲層213和第二多晶矽層215（或在其之間的任何其它層）可以以這個順序在多個迴圈中透過使用一種或多種薄膜沉積製程（包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、電鍍、無電沉積、任何其它適當的沉積製程或其任何組合）沉積相應的材料來相繼形成。在一些實施方式中，第一多晶矽層207和第二多晶矽層215中的至少一個摻雜有N型摻雜劑，例如P、As或Sb。在一個示例中，可在沉積多晶矽材料之後使用離子佈植過程來摻雜第一多晶矽層207和第二多晶矽層215中的至少一個。在另一示例中，當沉積多晶矽以形成第一多晶矽層207和第二多晶矽層215中的至少一個時，可進行N型摻雜劑的原位摻雜。應理解，在一些示例中，第一多晶矽層207和第二多晶矽層215中沒有一個在這個階段被摻雜有N型摻雜劑。

如圖2A所示，在第二多晶矽層215上形成包括多對第一介電質層（被稱為“堆疊犧牲層212”）和第二介電質層（被稱為“堆疊介電質層210”）的介電質疊層208。根據一些實施方式，介電質疊層208包括交錯的堆疊犧牲層212和堆疊介電質層210。堆疊介電質層210和堆疊犧牲層212可交替地沉積在第二多晶矽層215上以形成介電質疊層208。在一些實施方式中，每個堆疊介電質層210包括一層氧化矽，且每個堆疊犧牲層212包括一層氮化矽。可透過一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任何組合）來形成介電質疊層208。在一些實施方式中，在第二多晶矽層215和介電質疊層208之間形成墊氧化物層（例如未示出的氧化矽層）。

方法400繼續進行到如圖4所示的步驟404，其中形成穿過介電質疊層、第二多晶矽層、犧牲層和第一多晶矽層垂直地延伸的、在停止層處停止的通道結構。在一些實施方式中，為了形成通道結構，形成穿過介電質疊層、第二多晶矽層、犧牲層和第一多晶矽層垂直地延伸的通道孔，以及沿著通道孔的側壁相繼形成記憶體膜和半導體通道。在一些實施方式中，形成在半導體通道之上並與半導體通道接觸的通道插塞。

如圖2A所示，通道孔是穿過介電質疊層208、第二多晶矽層215、犧牲層213、211和209以及第一多晶矽層207垂直地延伸的、在第二停止層205處停止的開口。在一些實施方式中，形成多個開口，使得每個開口變成用於在以後的過程中使單獨通道結構214生長的位置。在一些實施方式中，用於形成通道結構214的通道孔的製造過程包括濕式蝕刻和/或乾式蝕刻製程，例如深離子反應蝕刻（DRIE）。根據一些實施方式，通道孔的蝕刻繼續，直到由於在第二停止層205（例如氧化鋁）和第一多晶矽層207（例如多晶矽）的材料之間的蝕刻選擇性而由第二停止層205（例如高k介電質層（例如氧化鋁層））停止為止。在一些實施方式中，蝕刻條件（例如蝕刻速率和時間）可被控制以確保每個通道孔到達第二停止層205並由第二停止層205停止，以使得在通道孔和在其中形成的通道結構214當中的鑿槽變化最小化。應理解，根據特定的蝕刻選擇性，一個或多個通道孔可在小範圍上延伸到第二停止層205內，這在本發明內容中仍然被視為由第二停止層205停止，並使它的下端在名義上與第二停止層205的頂表面齊平。

如圖2A所示，記憶體膜216（包括阻障層、儲存層和穿隧層）和半導體通道218以這個順序沿著通道孔的側壁和底表面相繼形成。在一些實施方式中，記憶體膜216首先沿著通道孔的側壁和底表面沉積，且半導體通道218然後沉積在記憶體膜216之上。阻障層、儲存層和穿隧層可隨後以這個順序使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其它適當的製程或其任何組合）來沉積以形成記憶體膜216。然後可透過使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其它適當的製程或其任何組合）在記憶體膜216的穿隧層之上沉積半導體材料（例如多晶矽）來形成半導體通道218。在一些實施方式中，第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層（“SONO”結構）隨後被沉積以形成記憶體膜216和半導體通道218。

如圖2A所示，上覆層220在通道孔中和半導體通道218之上形成以完全或部分地填充通道孔（例如在沒有或具有空氣間隙的情況下）。可透過使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其它適當的製程或其任何組合）沉積介電質材料（例如氧化矽）來形成上覆層220。然後可在通道孔的上部分中形成通道插塞222。在一些實施方式中，在介電質疊層208的頂表面上的記憶體膜216、半導體通道218和上覆層220的部分被移除並透過CMP、濕式蝕刻和/或乾式蝕刻製程被平面化。然後可透過濕式蝕刻和/或乾式蝕刻在通道孔的上部分中的半導體通道218和上覆層220的部分在通道孔的上部分中形成凹槽。然後可透過經由一種或多種薄膜沉積製程（例如CVD、PVD、ALD或其任何組合）將半導體材料（例如多晶矽）沉積到凹槽內來形成通道插塞222。根據一些實施方式，通道結構214因此穿過介電質疊層208、第二多晶矽層215、犧牲層213、211和209以及第一多晶矽層207而形成，在第二停止層205處停止。

方法400繼續進行到如圖4所示的步驟406，其中形成穿過介電質疊層和第二多晶矽層垂直地延伸、在犧牲層處停止的開口，以暴露犧牲層的部分。在一些實施方式中，形成在第三犧牲層處停止的開口。

如圖2B所示，狹縫224是穿過介電質疊層208和第二多晶矽層215垂直地延伸、在第三犧牲層213處停止的所形成的開口，其暴露第三犧牲層213的部分。在一些實施方式中，用於形成狹縫224的製造過程包括濕式蝕刻和/或乾式蝕刻製程，例如DRIE。在一些實施方式中，首先蝕刻介電質疊層208的堆疊介電質層210和堆疊犧牲層212。介電質疊層208的蝕刻可以不在第二多晶矽層215的頂表面處停止，且以各種深度（即鑿槽變化）更遠地延伸到第二多晶矽層215內。因此，可進行第二蝕刻過程（有時被稱為後蝕刻處理）以蝕刻第二多晶矽層215，直到由於在第三犧牲層213（例如氮氧化矽層）和第二多晶矽層215（例如多晶矽）的材料之間的蝕刻選擇性而由第三犧牲層213（例如氮氧化矽層）停止為止。

方法400繼續進行到如圖4所示的步驟408，其中穿過開口利用在第一和第二多晶矽層之間的第三多晶矽層代替犧牲層。在一些實施方式中，為了利用第三多晶矽層代替犧牲層，穿過開口移除犧牲層以形成在第一和第二多晶矽層之間的腔，穿過開口移除記憶體膜的部分以暴露沿著通道孔的側壁的半導體通道的部分，以及穿過開口將多晶矽沉積到腔內以形成第三多晶矽層。在一些實施方式中，第一、第二和第三多晶矽層中的至少一個摻雜有N型摻雜劑。可在第一、第二和第三多晶矽層中擴散N型摻雜劑。

如圖2C所示，透過沿著狹縫224的側壁沉積一種或多種介電質（例如高k介電質）來沿著狹縫224的側壁形成隔板228。可使用濕式蝕刻和/或乾式蝕刻製程來打開隔板228的底表面（和在狹縫224中的第三犧牲層213的部分，如果仍然保留）以暴露第二犧牲層211的部分（在圖2B中示出，例如多晶矽層）。在一些實施方式中，然後透過濕式蝕刻和/或乾式蝕刻來移除犧牲層211以形成腔226。在一些實施方式中，第二犧牲層211包括多晶矽，隔板228包括高k介電質，第一犧牲層209和第三犧牲層213各自包括氮氧化矽，以及第二犧牲層211透過穿過狹縫224塗敷四甲基氫氧化銨（TMAH）蝕刻劑而被蝕刻，該蝕刻可由高k介電質的隔板228以及氮氧化矽的第一犧牲層209和第三犧牲層213停止。也就是說，根據一些實施方式，第二犧牲層211的移除不影響介電質疊層208和分別由隔板228以及第一犧牲層209和第三犧牲層213保護的第一多晶矽層207和第二多晶矽層215。

如圖2D所示，移除在腔226中暴露的記憶體膜216的部分以暴露沿著通道結構214的側壁的半導體通道218的部分。在一些實施方式中，透過穿過狹縫224和腔226塗敷蝕刻劑（例如用於蝕刻氮化矽的磷酸和用於蝕刻氧化矽的氫氟酸）來蝕刻阻障層（例如包括氧化矽）、儲存層（例如包括氮化矽）和穿隧層（例如包括氧化矽）的部分。蝕刻可由隔板228和半導體通道218停止。也就是說，根據一些實施方式，在腔226中暴露的記憶體膜216的部分的移除不影響介電質疊層208（由隔板228保護）和包括多晶矽的半導體通道218和由半導體通道218圍住的上覆層220。在一些實施方式中，第一犧牲層209和第三犧牲層213（包括氮氧化矽）也透過相同的蝕刻製程被移除。

如圖2E所示，在第一多晶矽層207和第二多晶矽層215之間形成第三多晶矽層230。在一些實施方式中，透過使用一種或多種薄膜沉積製程（例如CVD、PVD、ALD或其任何組合）穿過狹縫224將多晶矽沉積到腔226（在圖2D中示出）內來形成第三多晶矽層230。在一些實施方式中，當沉積多晶矽以形成第三多晶矽層230時，進行N型摻雜劑（例如P、As或Sb的原位摻雜。第三多晶矽層230可填充腔226以與通道結構214的半導體通道218的被暴露部分接觸。應理解，第三多晶矽層230可以是摻雜的或非摻雜的，取決於第一多晶矽層207和第二多晶矽層215中的至少一個是否摻雜有N型摻雜劑，因為第一多晶矽層207、第二多晶矽層215和第三多晶矽層230中的至少一個可能需要摻雜有N型摻雜劑。在一些實施方式中，在第一多晶矽層207、第二多晶矽層215和第三多晶矽層230中的至少一個中的N型摻雜劑被擴散在第一多晶矽層207、第二多晶矽層215和第三多晶矽層230中，以使用熱擴散製程（例如退火）來在第一多晶矽層207、第二多晶矽層215和第三多晶矽層230當中在垂直方向上實現均勻摻雜濃度分佈。例如，摻雜濃度在擴散之後可以在10¹⁹ cm^-3 和10²² cm^-3 之間。如上所述，在第一多晶矽層207、第二多晶矽層215和第三多晶矽層230之間的介面可變得不可區別，因為第一多晶矽層207、第二多晶矽層215和第三多晶矽層230中的每一者包括具有在名義上相同的摻雜濃度的相同多晶矽材料。因此，第一多晶矽層207、第二多晶矽層215和第三多晶矽層230可在擴散之後共同被視為多晶矽層。

方法400繼續進行到如圖4所示的步驟410，其中使用所謂的“閘極更換過程”穿過開口利用記憶體疊層代替介電質疊層。如圖2F所示，使用濕式蝕刻和/或乾式蝕刻來移除沿著狹縫224（在圖2E中示出）的側壁形成的第三多晶矽層230和任何剩餘隔板228的部分，以穿過狹縫224暴露介電質疊層208的堆疊犧牲層212。蝕刻過程可被控制（例如透過控制蝕刻速率和/或時間），使得第三多晶矽層230將保留在第一多晶矽層207和第二多晶矽層215之間並與通道結構214的半導體通道218接觸。

如圖2G所示，可透過閘極更換過程（即，利用堆疊導電層236代替堆疊犧牲層212）來形成記憶體疊層234。記憶體疊層234因此可包括在第二多晶矽層215上的交錯的堆疊導電層236和堆疊介電質層210。在一些實施方式中，為了形成記憶體疊層234，透過穿過狹縫224塗敷蝕刻劑來移除堆疊犧牲層212，以形成多個橫向凹槽。可接著透過使用一種或多種薄膜沉積製程（例如PVD、CVD、ALD或其任何組合）沉積一種或多種導電材料來將堆疊導電層236沉積到橫向凹槽內。根據一些實施方式，通道結構214因此穿過記憶體疊層234和包括第一多晶矽層207、第二多晶矽層215和第三多晶矽層230的多晶矽層垂直地延伸，在第二停止層205處停止。

方法400繼續進行到如圖4所示的步驟412，其中在開口中形成絕緣結構。在一些實施方式中，為了形成絕緣結構，將一種或多種介電質材料沉積到開口內以填充開口。如圖2H所示，在狹縫224（在圖2G中示出）中形成絕緣結構242。可透過使用一種或多種薄膜沉積製程（例如PVD、CVD、ALD或其任何組合）將一種或多種介電質材料（例如高k介電質）（也作為閘極介電質層238）和作為絕緣體核心240的氧化矽沉積到狹縫224內，以在具有或沒有空氣間隙的情況下完全或部分地填充狹縫224來形成絕緣結構242。

方法400繼續進行到如圖4所示的步驟414，其中從與基底的第一側相對的第二側移除基底，其在停止層處停止。第二側可以是基底的背面。如圖2I所示，從背面移除基底202（在圖2H中示出）。雖然未在圖2I中示出，應理解，在圖2H中的中間結構可顛倒地翻轉以具有在中間結構的頂部上的基底202。在一些實施方式中，使用CMP、研磨、濕式蝕刻和/或乾式蝕刻來完全移除基底202，直到由第一停止層203（例如氮化矽層）停止為止。在一些實施方式中，使用矽CMP來移除基底202（矽基底），其在到達具有除了矽以外的材料（即，充當背面CMP停止層）的第一停止層203時自動停止。在一些實施方式中，使用濕式蝕刻透過TMAH來移除基底202（矽基底），其在到達具有除了矽以外的材料（即，充當背面蝕刻停止層）的第一停止層203時自動停止。如上所述，在一些實施方式中，停止層可包括可充當正面蝕刻停止層和背面CMP/蝕刻停止層的單個層（例如第一停止層203或第二停止層205）。然而，包括第一停止層203和/或第二停止層205的停止層可確保基底202的完全移除，而沒有關係到在減薄之後的厚度均勻性。

方法400繼續進行到如圖4所示的步驟416，其中穿過停止層垂直地延伸的源極接觸結構被形成為與第一多晶矽層接觸。如圖2J所示，使用濕式蝕刻和/或乾式蝕刻來移除第一停止層203以暴露第二停止層205。可透過使用一種或多種薄膜沉積製程（例如PVD、CVD、ALD或其任何組合）將介電質材料（例如氧化矽）沉積在第二停止層205的頂部上來在第二停止層205上形成介電質層244。

如圖2K所示，形成穿過介電質層244和第二停止層205垂直地延伸以與第一多晶矽層207接觸的背面源極接觸結構246。在一些實施方式中，首先透過使用濕式蝕刻和/或乾式蝕刻（例如RIE）蝕刻穿過介電質層244和第二停止層205垂直地延伸到第一多晶矽層207內的開口、接著透過在開口的側壁和底表面之上形成黏合劑層（例如透過使用一種或多種薄膜沉積製程（例如PVD、CVD、ALD或其任何組合）沉積TiN）來形成源極接觸結構246。然後可透過在黏合劑層之上形成導電層（例如透過使用一種或多種薄膜沉積製程（例如PVD、CVD、ALD、電鍍、無電鍍或其任何組合）沉積金屬（例如W））來形成源極接觸結構246。

應理解，在不同於圖4中的步驟416的一些示例中，可在移除基底之後移除停止層，使得源極接觸結構穿過介電質層但不是停止層垂直地延伸，以與第一多晶矽層接觸。在一些實施方式中，在移除基底之後停止層被移除，形成與第一多晶矽層接觸的介電質層，以及穿過介電質層垂直地延伸的源極接觸結構被形成為與第一多晶矽層接觸。

如圖2L所示，使用濕式蝕刻和/或乾式蝕刻移除第一停止層203和第二停止層205兩者以暴露第一多晶矽層207。可透過使用一種或多種薄膜沉積製程（例如PVD、CVD、ALD或其任何組合）將介電質材料（例如氧化矽）沉積在第一多晶矽層207的頂部上來在第一多晶矽層207上形成介電質層244。

如圖2L所示，形成穿過介電質層244垂直地延伸以與第一多晶矽層207接觸的背面源極接觸結構246。在一些實施方式中，透過首先使用濕式蝕刻和/或乾式蝕刻（例如RIE）蝕刻穿過介電質層244垂直地延伸到第一多晶矽層207內的開口、接著透過在開口的側壁和底表面之上形成黏合劑層（例如透過使用一種或多種薄膜沉積製程（例如PVD、CVD、ALD或其任何組合）沉積TiN）來形成源極接觸結構246。然後可透過在黏合劑層之上形成導電層（例如透過使用一種或多種薄膜沉積製程（例如PVD、CVD、ALD、電鍍、無電鍍或其任何組合）沉積金屬（例如W））來形成源極接觸結構246。

雖然現在被示出，應理解在一些示例中，在移除基底之前，可透過使用一種或多種薄膜沉積製程（例如PVD、CVD、ALD或其任何組合）將一種或多種導電材料沉積在開口中來在開口（例如狹縫224）中形成正面源極接觸結構。正面源極接觸結構可代替背面源極接觸結構（例如源極接觸結構246）和正面絕緣結構（例如絕緣結構242）。

圖3A-3J示出根據本發明內容的一些實施方式的用於形成另一示例性3D記憶體裝置的製造過程。圖5示出根據本發明內容的一些實施方式的用於形成另一示例性3D記憶體裝置的方法500的流程圖。在圖3A-3J和圖5中描繪的3D記憶體裝置的示例包括在圖1C中描繪的3D記憶體裝置101a。將一起描述圖3A-3J和圖5。應理解，在方法500中示出的步驟不是排他的，以及其它步驟也可在任一所示步驟之前、之後或之間進行。此外，一些步驟可同時或以與在圖5中所示的不同的循序執行。

參考圖5，方法500在步驟502處開始，在步驟502中，在基底的第一側處相繼形成停止層、緩衝層、第一多晶矽層、犧牲層、第二多晶矽層和介電質疊層。基底可以是由任何適當的材料（例如玻璃、藍寶石、塑膠（僅舉幾個示例））製成的矽基底或載體基底，以減小基底的成本。第一側可以是半導體元件被形成於其上的基底的正面。在一些實施方式中，停止層包括氮化矽，以及緩衝層包括氧化矽。在一些實施方式中，為了形成犧牲層，相繼形成第一犧牲層、第二犧牲層和第三犧牲層。第一犧牲層可包括氮氧化矽，第二犧牲層可包括多晶矽，以及第三犧牲層可包括氮氧化矽。介電質疊層可包括多個交錯的堆疊犧牲層和堆疊介電質層。

如圖3A所示，停止層303、緩衝層305、第一多晶矽層307、第一犧牲層309、第二犧牲層311、第三犧牲層313和第二多晶矽層315在基底302的正面處相繼形成。基底302可以是由任何適當的材料（例如玻璃、藍寶石、塑膠（僅舉幾個示例））製成的矽基底或載體基底。在一些實施方式中，停止層303和緩衝層305分別包括氮化矽和氧化矽。如下面詳細描述的，停止層303可充當在從背面移除基底302時的停止層，且因此可包括除了基底302的材料以外的任何其它適當的材料。應理解，在一些實施方式中，墊氧化物層（例如氧化矽層）可在基底302和停止層303之間形成以減輕在其之間的應力。

第一犧牲層309、第二犧牲層311和第三犧牲層313可在本文被共同稱為犧牲層。在一些實施方式中，第一犧牲層309、第二犧牲層311和第三犧牲層313分別包括氮氧化矽、多晶矽和氮氧化矽。如下面更詳細描述的，第三犧牲層313可充當在從正面蝕刻狹縫開口時的停止層，並可稍後被選擇性地移除，且因此可包括相對於多晶矽（在第三犧牲層313上的第二多晶矽層315的材料）具有高蝕刻選擇性（例如大於大約5）的任何其它適當的材料。第二犧牲層311可稍後被選擇性地移除，且因此可包括相對於介電質（例如多晶矽或碳）具有高蝕刻選擇性（例如大於大約5）的任何其它適當的材料。第一犧牲層309可充當在蝕刻第二犧牲層311時的停止層，並可稍後被選擇性地移除，且因此可包括相對於多晶矽（第二犧牲層311和第一多晶矽層307的材料）具有高蝕刻選擇性（例如大於大約5）的任何其它適當的材料。

停止層303、緩衝層305、第一多晶矽層307、第一犧牲層309、第二犧牲層311、第三犧牲層313和第二多晶矽層315（或在其之間的任何其它層）可以以該順序在多個迴圈中透過使用一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD、電鍍、無電沉積、任何其它適當的沉積製程或其任何組合）沉積相應的材料來相繼形成。在一些實施方式中，第一多晶矽層307和第二多晶矽層315中的至少一個摻雜有N型摻雜劑，例如P、As或Sb。在一個示例中，可在沉積多晶矽材料之後，使用離子佈植過程來摻雜第一多晶矽層307和第二多晶矽層315中的至少一個。在另一示例中，當沉積多晶矽以形成第一多晶矽層307和第二多晶矽層315中的至少一個時，可進行N型摻雜劑的原位摻雜。應理解，在一些示例中，第一多晶矽層307和第二多晶矽層315中沒有一個在該階段被摻雜有N型摻雜劑。

如圖3A所示，在第二多晶矽層315上形成包括多對第一介電質層（被稱為“堆疊犧牲層312”）和第二介電質層（被稱為“堆疊介電質層310”）的介電質疊層308。根據一些實施方式，介電質疊層308包括交錯的堆疊犧牲層312和堆疊介電質層310。堆疊介電質層310和堆疊犧牲層312可交替地沉積在第二多晶矽層315上，以形成介電質疊層308。在一些實施方式中，每個堆疊介電質層310包括一層氧化矽，且每個堆疊犧牲層312包括一層氮化矽。可透過一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任何組合）來形成介電質疊層308。在一些實施方式中，墊氧化物層（例如未示出的氧化矽層）在第二多晶矽層315和介電質疊層308之間形成。

方法500繼續進行到如圖5所示的步驟504，其中形成穿過介電質疊層、第二多晶矽層、犧牲層和第一多晶矽層垂直地延伸到緩衝層內的通道結構。在一些實施方式中，為了形成通道結構，形成穿過介電質疊層、第二多晶矽層、犧牲層和第一多晶矽層垂直地延伸到緩衝層內的通道孔，以及沿著通道孔的側壁相繼形成記憶體膜和半導體通道。在一些實施方式中，形成在半導體通道之上並與半導體通道接觸的通道插塞。

如圖3A所示，通道孔是穿過介電質疊層308、第二多晶矽層315、犧牲層313、311和309以及第一多晶矽層307垂直地延伸到緩衝層305內的開口。在一些實施方式中，形成多個開口，使得每個開口變成用於在以後的過程中使單獨通道結構314生長的位置。在一些實施方式中，用於形成通道結構314的通道孔的製造過程包括濕式蝕刻和/或乾式蝕刻製程（例如DRIE）。通道孔的蝕刻可以不在第一多晶矽層307的底表面處停止，且以各種深度（即，鑿槽變化）更遠地延伸到緩衝層305內。也就是說，緩衝層305可適應在通道孔之間的鑿槽變化，以確保每個通道孔穿過第一多晶矽層307延伸。

如圖3A所示，記憶體膜316（包括阻障層、儲存層和穿隧層）和半導體通道318以該順序沿著通道孔的側壁和底表面相繼形成。在一些實施方式中，記憶體膜316首先沿著通道孔的側壁和底表面沉積，且半導體通道318然後沉積在記憶體膜316之上。阻障層、儲存層和穿隧層可隨後以該順序使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其它適當的製程或其任何組合）來沉積，以形成記憶體膜316。然後可透過使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其它適當的製程或其任何組合）在記憶體膜316的穿隧層之上沉積半導體材料（例如多晶矽）來形成半導體通道318。在一些實施方式中，第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層（“SONO”結構）隨後被沉積，以形成記憶體膜316和半導體通道318。

如圖3A所示，上覆層320在通道孔中和半導體通道318之上形成，以完全或部分地填充通道孔（例如在沒有或具有空氣間隙的情況下）。可透過使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其它適當的製程或其任何組合）沉積介電質材料（例如氧化矽）來形成上覆層320。通道插塞322然後可在通道孔的上部分中形成。在一些實施方式中，在介電質疊層308的頂表面上的記憶體膜316、半導體通道318和上覆層320的部分被移除，並透過CMP、濕式蝕刻和/或乾式蝕刻製程被平面化。然後可透過濕式蝕刻和/或乾式蝕刻在通道孔的上部分中的半導體通道318和上覆層320的部分在通道孔的上部分中形成凹槽。然後可透過經由一種或多種薄膜沉積製程（例如CVD、PVD、ALD或其任何組合）將半導體材料（例如多晶矽）沉積到凹槽內來形成通道插塞322。根據一些實施方式，因此穿過介電質疊層308、第二多晶矽層315、犧牲層313、311和309以及第一多晶矽層307將通道結構314形成到緩衝層305內。

方法500繼續進行到如圖5所示的步驟506，其中形成穿過介電質疊層和第二多晶矽層垂直地延伸、在犧牲層處停止的開口以暴露犧牲層的部分。在一些實施方式中，形成在第三犧牲層處停止的開口。

如圖3B所示，狹縫324是穿過介電質疊層308和第二多晶矽層315垂直地延伸、在第三犧牲層313處停止的所形成的開口，其暴露第三犧牲層313的部分。在一些實施方式中，用於形成狹縫324的製造過程包括濕式蝕刻和/或乾式蝕刻製程（例如DRIE）。在一些實施方式中，首先蝕刻介電質疊層308的堆疊介電質層310和堆疊犧牲層312。介電質疊層308的蝕刻可以不在第二多晶矽層315的頂表面處停止，且以各種深度（即，鑿槽變化）更遠地延伸到第二多晶矽層315內。因此，可進行第二蝕刻過程（有時被稱為後蝕刻處理）以蝕刻第二多晶矽層315，直到由於在第三犧牲層313（例如氮氧化矽層）和第二多晶矽層315（例如多晶矽）的材料之間的蝕刻選擇性而由第三犧牲層313（例如氮氧化矽層）停止為止。

方法500繼續進行到如圖5所示的步驟508，其中穿過開口利用在第一和第二多晶矽層之間的第三多晶矽層代替犧牲層。在一些實施方式中，為了利用第三多晶矽層代替犧牲層，穿過開口移除犧牲層以形成在第一和第二多晶矽層之間的腔，穿過開口移除記憶體膜的部分以暴露沿著通道孔的側壁的半導體通道的部分，以及穿過開口將多晶矽沉積到腔內以形成第三多晶矽層。在一些實施方式中，第一、第二和第三多晶矽層中的至少一個摻雜有N型摻雜劑。可在第一、第二和第三多晶矽層中擴散N型摻雜劑。

如圖2C所示，透過沿著狹縫324的側壁沉積一種或多種介電質（例如高k介電質）來沿著狹縫324的側壁形成隔板328。可使用濕式蝕刻和/或乾式蝕刻製程來打開隔板328的底表面（和在狹縫324中的第三犧牲層313的部分，如果仍然保留）以暴露第二犧牲層311的部分（在圖3B中示出，例如多晶矽層）。在一些實施方式中，然後透過濕式蝕刻和/或乾式蝕刻來移除犧牲層311以形成腔326。在一些實施方式中，第二犧牲層311包括多晶矽，隔板328包括高k介電質，第一犧牲層309和第三犧牲層313各自包括氮氧化矽，以及第二犧牲層311透過穿過狹縫324塗敷TMAH蝕刻劑而被蝕刻，該蝕刻可由高k介電質的隔板328以及氮氧化矽的第一犧牲層309和第三犧牲層313停止。也就是說，根據一些實施方式，第二犧牲層311的移除不影響介電質疊層308和由隔板328以及分別第一犧牲層309和第三犧牲層313保護的第一多晶矽層307和第三多晶矽層315。

如圖3D所示，移除在腔326中所暴露的記憶體膜316的部分以暴露沿著通道結構314的側壁的半導體通道318的部分。在一些實施方式中，透過穿過狹縫324和腔326塗敷蝕刻劑（例如用於蝕刻氮化矽的磷酸和用於蝕刻氧化矽的氫氟酸）來蝕刻阻障層（例如包括氧化矽）、儲存層（例如包括氮化矽）和穿隧層（例如包括氧化矽）的部分。蝕刻可由隔板328和半導體通道318停止。也就是說，根據一些實施方式，在腔326中所暴露的記憶體膜316的部分的移除不影響介電質疊層308（由隔板328保護）和包括多晶矽的半導體通道318和由半導體通道318圍住的上覆層320。在一些實施方式中，第一犧牲層309和第三犧牲層313（包括氮氧化矽）也透過相同的蝕刻製程被移除。

如圖3E所示，在第一多晶矽層307和第二多晶矽層315之間形成第三多晶矽層330。在一些實施方式中，透過使用一種或多種薄膜沉積製程（例如CVD、PVD、ALD或其任何組合）穿過狹縫324將多晶矽沉積到腔326（在圖3D中示出）內來形成第三多晶矽層330。在一些實施方式中，當沉積多晶矽以形成第三多晶矽層330時，進行N型摻雜劑（例如P、As或Sb）的原位摻雜。第三多晶矽層330可填充腔326以與通道結構314的半導體通道318的被暴露部分接觸。應理解，第三多晶矽層330可以是摻雜的或非摻雜的，取決於第一多晶矽層307和第二多晶矽層315中的至少一個是否摻雜有N型摻雜劑，因為第一多晶矽層307、第二多晶矽層315和第三多晶矽層330中的至少一個可能需要摻雜有N型摻雜劑。在一些實施方式中，在第一多晶矽層307、第二多晶矽層315和第三多晶矽層330中的至少一個中的N型摻雜劑被擴散在第一多晶矽層307、第二多晶矽層315和第三多晶矽層330中，以使用熱擴散製程（例如退火）來在第一多晶矽層307、第二多晶矽層315和第三多晶矽層330當中在垂直方向上實現均勻摻雜濃度分佈。例如，摻雜濃度在擴散之後可以在10¹⁹ cm^-3 和10²² cm^-3 之間。如上所述，在第一多晶矽層307、第二多晶矽層315和第三多晶矽層330之間的介面可變得不可區別，因為第一多晶矽層307、第二多晶矽層315和第三多晶矽層330中的每一者包括具有在名義上相同的摻雜濃度的相同多晶矽材料。因此，第一多晶矽層307、第二多晶矽層315和第三多晶矽層330可在擴散之後共同被視為多晶矽層。

方法500繼續進行到如圖5所示的步驟510，其中使用所謂的“閘極更換過程”穿過開口利用記憶體疊層代替介電質疊層。如圖3F所示，使用濕式蝕刻和/或乾式蝕刻來移除沿著狹縫324（在圖3E中示出）的側壁形成的第三多晶矽層330和任何剩餘隔板328的部分，以穿過狹縫324暴露介電質疊層308的堆疊犧牲層312。蝕刻過程可被控制（例如透過控制蝕刻速率和/或時間），使得第三多晶矽層330將保留在第一多晶矽層307和第二多晶矽層315之間並與通道結構314的半導體通道318接觸。

如圖3G所示，可透過閘極更換過程（即，利用堆疊導電層336代替堆疊犧牲層312）來形成記憶體疊層334。記憶體疊層334因此可包括在第二多晶矽層315上的交錯的堆疊導電層336和堆疊介電質層310。在一些實施方式中，為了形成記憶體疊層334，透過穿過狹縫324塗敷蝕刻劑來移除堆疊犧牲層312以形成多個橫向凹槽。可接著透過使用一種或多種薄膜沉積製程（例如PVD、CVD、ALD或其任何組合）沉積一種或多種導電材料來將堆疊導電層336沉積到橫向凹槽內。根據一些實施方式，通道結構314因此穿過記憶體疊層334和包括第一多晶矽層307、第二多晶矽層315和第三多晶矽層330的多晶矽層垂直地延伸到緩衝層305內。

方法500繼續進行到如圖5所示的步驟512，其中在開口中形成絕緣結構。在一些實施方式中，為了形成絕緣結構，將一種或多種介電質材料沉積到開口內以填充開口。如圖3H所示，在狹縫324（在圖3G中示出）中形成絕緣結構342。可透過使用一種或多種薄膜沉積製程（例如PVD、CVD、ALD或其任何組合）將一種或多種介電質材料（例如高k介電質（也作為閘極介電質層338））和作為絕緣體核心340的氧化矽沉積到狹縫324內，以在具有或沒有空氣間隙的情況下完全或部分地填充狹縫324來形成絕緣結構342。

方法500繼續進行到如圖5所示的步驟514，其中從與基底的第一側相對的第二側移除基底，其在停止層處停止。第二側可以是基底的背面。如圖3I所示，從背面移除基底302（在圖3H中示出）。雖然未在圖3I中示出，應理解，在圖3H中的中間結構可顛倒地翻轉以具有在中間結構的頂部上的基底302。在一些實施方式中，使用CMP、研磨、濕式蝕刻和/或乾式蝕刻來完全移除基底302，直到由停止層303（例如氮化矽層）停止為止。在一些實施方式中，使用矽CMP來移除基底302（矽基底），其在到達具有除了矽以外的材料（即，充當背面CMP停止層）的停止層303時自動停止。在一些實施方式中，使用濕式蝕刻透過TMAH來移除基底302（矽基底），其在到達具有除了矽以外的材料（即，充當背面蝕刻停止層）的停止層303時自動停止。停止層303可確保基底302的完全移除而沒有關係到在減薄之後的厚度均勻性。

方法500繼續進行到如圖5所示的步驟516，其中移除停止層，並形成與第一多晶矽層接觸的介電質層。如圖3J所示，使用濕式蝕刻和/或乾式蝕刻來移除停止層303以暴露緩衝層305。可透過使用一種或多種薄膜沉積製程（例如PVD、CVD、ALD或其任何組合）將介電質材料（例如氧化矽）沉積在緩衝層305的頂部上，來在緩衝層305上形成介電質層350。在緩衝層305包括與介電質層350相同的材料（例如氧化矽）的一些實施方式中，緩衝層305變成與第一多晶矽層307接觸的介電質層350的部分。在一些實施方式中，不形成額外的介電質層，且緩衝層305本身變成與第一多晶矽層307接觸的介電質層350。

方法500繼續進行到如圖5所示的步驟518，其中穿過介電質層垂直地延伸的源極接觸結構被形成為與第一多晶矽層接觸。如圖3J所示，形成穿過介電質層350垂直地延伸以與第一多晶矽層307接觸的背面源極接觸結構346。在一些實施方式中，透過首先使用濕式蝕刻和/或乾式蝕刻（例如RIE）蝕刻穿過介電質層350垂直地延伸到第一多晶矽層307內的開口、接著透過在開口的側壁和底表面之上形成黏合劑層（例如透過使用一種或多種薄膜沉積製程（例如PVD、CVD、ALD或其任何組合）沉積TiN）來形成源極接觸結構346。然後可透過在黏合劑層之上形成導電層（例如透過使用一種或多種薄膜沉積製程（例如PVD、CVD、ALD、電鍍、無電鍍或其任何組合）沉積金屬（例如W））來形成源極接觸結構346。

雖然現在被示出，應理解在一些示例中，在移除基底之前，可透過使用一種或多種薄膜沉積製程（例如PVD、CVD、ALD或其任何組合）將一種或多種導電材料沉積在開口中來在開口（例如狹縫324）中形成正面源極接觸結構。正面源極接觸結構可代替背面源極接觸結構（例如源極接觸結構346）和正面絕緣結構（例如絕緣結構342）。

根據本發明內容的一個方面，3D記憶體裝置包括：停止層；多晶矽層；包括交錯的堆疊導電層和堆疊介電質層的記憶體疊層；以及多個通道結構，每個通道結構穿過記憶體疊層和多晶矽層垂直地延伸，在停止層處停止。

在一些實施方式中，3D記憶體裝置還包括在相對於停止層的多晶矽層的相對側處的並與停止層接觸的介電質層。

在一些實施方式中，3D記憶體裝置還包括源極接觸結構，其穿過介電質層和停止層從相對於停止層的多晶矽層的相對側垂直地延伸以與多晶矽層接觸。

在一些實施方式中，3D記憶體裝置還包括穿過記憶體疊層垂直地延伸到多晶矽層內的絕緣結構。

在一些實施方式中，3D記憶體裝置還包括穿過記憶體疊層垂直地延伸到多晶矽層內的源極接觸結構。

在一些實施方式中，多個通道結構中的每個通道結構包括記憶體膜和半導體通道，以及沿著通道結構的側壁的半導體通道的部分與多晶矽層的子層接觸。

在一些實施方式中，絕緣結構或源極接觸結構在多晶矽層的子層處停止。

在一些實施方式中，停止層包括高k介電質層。

在一些實施方式中，多晶矽層包括N型摻雜多晶矽層。在一些實施方式中，N型摻雜多晶矽層的摻雜濃度在大約10¹⁹ cm^-3 和大約10²² cm^-3 之間。

在一些實施方式中，多個通道結構中的每個通道結構不與單晶矽層接觸。

在一些實施方式中，停止層在多晶矽層之上。

根據本發明內容的另一方面，3D記憶體裝置包括：多晶矽層；包括交錯的堆疊導電層和堆疊介電質層的記憶體疊層；以及多個通道結構，每個通道結構穿過記憶體疊層和多晶矽層垂直地延伸。多個通道結構中的每個通道結構包括記憶體膜和半導體通道。沿著通道結構的側壁的半導體通道的部分與多晶矽層的子層接觸。3D記憶體裝置還包括穿過記憶體疊層垂直地延伸到多晶矽層內、在多晶矽層的子層處停止的絕緣結構。

在一些實施方式中，3D記憶體裝置還包括在相對於多晶矽層的記憶體疊層的相對側處的並與多晶矽層接觸的介電質層。

在一些實施方式中，多個通道結構中的每個通道結構在介電質層處停止。

在一些實施方式中，多個通道結構中的每個通道結構更遠地延伸到介電質層內。

在一些實施方式中，3D記憶體裝置還包括源極接觸結構，其穿過介電質層從相對於多晶矽層的記憶體疊層的相對側垂直地延伸以與多晶矽層接觸。

在一些實施方式中，絕緣結構填充有一種或多種介電質材料。

根據本發明內容的又一方面，3D記憶體裝置包括：多晶矽層；包括交錯的堆疊導電層和堆疊介電質層的記憶體疊層；以及多個通道結構，每個通道結構穿過記憶體疊層和多晶矽層垂直地延伸。多個通道結構中的每個通道結構包括記憶體膜和半導體通道。沿著通道結構的側壁的半導體通道的部分與多晶矽層的子層接觸。3D記憶體裝置還包括源極接觸結構，其穿過記憶體疊層垂直地延伸到多晶矽層內、在多晶矽層的子層處停止。

在一些實施方式中，源極接觸結構包括與多晶矽層接觸的導體和橫向地在導體和記憶體疊層的堆疊導電層之間的隔板。

特定實施方式的前述描述將如此揭露本領域技術人員透過應用在本領域的技術內的知識可以在不過度實驗的基礎上，容易修改和/或為各種應用改變這樣的特定實施方式的本發明內容的一般性質，而不偏離本發明內容的一般概念。因此，基於在本文提出的教導和指導，這樣的改變和修改旨在所公開的實施方式的等效物的含義和範圍內。應理解的是，本文的用語或術語是為了描述而不是限制的目的，使得本說明書的術語或用語應由技術人員按照教導和指導來解釋。

上面已經借助於說明所指定的功能及其關係的實現方式的功能構建塊描述本發明內容的實施方式。為了便於描述，這些功能構建塊的界限在本文被任意限定。可限定可選的界限，只要所指定的功能及其關係被適當地進行。

概述和摘要章節可以闡述如發明人設想的本發明內容的一個或多個但不是全部示例性實施方式，且因此並不意欲以任何方式限制本發明內容和所附申請專利範圍。

本發明內容的廣度和範圍不應由上面所述的示例性實施方式中的任一者限制，但應僅根據所附申請專利範圍及其等效物所限定。

100,101,101a,105,107:3D記憶體裝置 102,244,350:介電質層 103,303:停止層 104:多晶矽層 106,234,334:記憶體疊層 108,236,336:堆疊導電層 109:子層 110,210,310:堆疊介電質層 112,113,214,314:通道結構 114,216,316:記憶體膜 116,218,318:半導體通道 118,220,320:上覆層 120,222,322:通道插塞 122,242,342:絕緣結構 124,238,338:閘極介電質層 126,240,340:絕緣體核心 128,130,246,346:源極接觸結構 132:源極觸點 134,228,328:隔板 202,302:基底 203:第一停止層 205:第二停止層 207,307:第一多晶矽層 208,308:介電質疊層 209,309:第一犧牲層 211,311:第二犧牲層 212,312:堆疊犧牲層 213,313:第三犧牲層 215,315:第二多晶矽層 224,324:狹縫 226,326:腔 230,330:第三多晶矽層 305:緩衝層 400,500:方法 402,404,406,408,410,412,414,416,502,504,506,508,510,512,514,516,518:步驟 x,y:軸

被併入本文並形成說明書的一部分的圖式示出本發明內容的實施方式，並連同描述一起進一步用來解釋本發明內容的原理並使相關領域中的技術人員能夠製造和使用本發明內容。圖1A-1E示出根據本發明內容的各種實施方式的各種示例性3D記憶體裝置的橫截面的側視圖。圖2A-2L示出根據本發明內容的一些實施方式的用於形成示例性3D記憶體裝置的製造過程。圖3A-3J示出根據本發明內容的一些實施方式的用於形成另一示例性3D記憶體裝置的製造過程。圖4示出根據本發明內容的一些實施方式的用於形成示例性3D記憶體裝置的方法的流程圖。圖5示出根據本發明內容的一些實施方式的用於形成另一示例性3D記憶體裝置的方法的流程圖。將參考圖式描述本發明內容的實施方式。

100:3D記憶體裝置

102:介電質層

103:停止層

104:多晶矽層

106:記憶體疊層

108:堆疊導電層

109:子層

110:堆疊介電質層

112:通道結構

114:記憶體膜

116:半導體通道

118:上覆層

120:通道插塞

122:絕緣結構

124:閘極介電質層

126:絕緣體核心

128:源極接觸結構

x,y:軸

Claims

一種三維（3D）記憶體裝置，包括：停止層；多晶矽層；記憶體疊層，其包括交錯的堆疊導電層和堆疊介電質層；以及多個通道結構，每個通道結構穿過所述記憶體疊層和所述多晶矽層垂直地延伸，在所述停止層處停止。
根據請求項1所述的3D記憶體裝置，還包括在相對於所述停止層的所述多晶矽層的相對側處並與所述停止層接觸的介電質層。
根據請求項2所述的3D記憶體裝置，還包括源極接觸結構，其穿過所述介電質層和所述停止層從相對於所述停止層的所述多晶矽層的所述相對側垂直地延伸以與所述多晶矽層接觸。
根據請求項1所述的3D記憶體裝置，還包括穿過所述記憶體疊層垂直地延伸到所述多晶矽層內的絕緣結構。
根據請求項1所述的3D記憶體裝置，還包括穿過所述記憶體疊層垂直地延伸到所述多晶矽層內的源極接觸結構。
根據請求項4所述的3D記憶體裝置，其中，所述多個通道結構中的每個通道結構包括記憶體膜和半導體通道，並且沿著所述通道結構的側壁的所述半導體通道的部分與所述多晶矽層的子層接觸。
根據請求項6所述的3D記憶體裝置，其中，所述絕緣結構或所述源極接觸結構在所述多晶矽層的所述子層處停止。
根據請求項1所述的3D記憶體裝置，其中，所述停止層包括高介電常數（高k）介電質層。
根據請求項1所述的3D記憶體裝置，其中，所述多晶矽層包括N型摻雜多晶矽層。
根據請求項9所述的3D記憶體裝置，其中，所述N型摻雜多晶矽層的摻雜濃度在大約10¹⁹ cm^-3 和大約10²² cm^-3 之間。
根據請求項1所述的3D記憶體裝置，其中，所述多個通道結構中的每個通道結構不與單晶矽層接觸。
根據請求項1所述的3D記憶體裝置，其中，所述停止層在所述多晶矽層之上。
一種三維（3D）記憶體裝置，包括：多晶矽層；記憶體疊層，其包括交錯的堆疊導電層和堆疊介電質層；多個通道結構，每個通道結構穿過所述記憶體疊層和所述多晶矽層垂直地延伸，其中，所述多個通道結構中的每個通道結構包括記憶體膜和半導體通道，並且沿著所述通道結構的側壁的所述半導體通道的部分與所述多晶矽層的子層接觸；以及絕緣結構，其穿過所述記憶體疊層垂直地延伸到所述多晶矽層內，在所述多晶矽層的所述子層處停止。
根據請求項13所述的3D記憶體裝置，還包括在相對於所述多晶矽層的所述記憶體疊層的相對側處並與所述多晶矽層接觸的介電質層。
根據請求項14所述的3D記憶體裝置，其中，所述多個通道結構中的每個通道結構在所述介電質層處停止。
根據請求項14所述的3D記憶體裝置，其中，所述多個通道結構中的每個通道結構更遠地延伸到所述介電質層內。
根據請求項14所述的3D記憶體裝置，還包括源極接觸結構，其穿過所述介電質層從相對於所述多晶矽層的所述記憶體疊層的所述相對側垂直地延伸以與所述多晶矽層接觸。
根據請求項14所述的3D記憶體裝置，其中，所述多晶矽層包括N型摻雜多晶矽層。
一種三維（3D）記憶體裝置，包括：多晶矽層；記憶體疊層，其包括交錯的堆疊導電層和堆疊介電質層；多個通道結構，每個通道結構穿過所述記憶體疊層和所述多晶矽層垂直地延伸，其中，所述多個通道結構中的每個通道結構包括記憶體膜和半導體通道，以及沿著所述通道結構的側壁的所述半導體通道的部分與所述多晶矽層的子層接觸；以及源極接觸結構，其穿過所述記憶體疊層垂直地延伸到所述多晶矽層內，在所述多晶矽層的子層處停止。
根據請求項19所述的3D記憶體裝置，還包括在相對於所述多晶矽層的所述記憶體疊層的相對側處並與所述多晶矽層接觸的介電質層。