CN112447823A - 半导体晶圆及半导体芯片 - Google Patents

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Abstract

本发明涉及一种半导体晶圆及半导体芯片。根据实施方式，半导体晶圆具备多个芯片区域、切口区域及第1构造体。所述多个芯片区域分别具有集成电路。所述集成电路形成在半导体衬底上所设置的元件层。所述切口区域设置在所述芯片区域之间。所述第1构造体具有在所述切口区域的所述元件层内沿着厚度方向延伸的构造。

Description

半导体晶圆及半导体芯片
[相关申请案]
本申请案享有2019年8月30日提出申请的日本专利申请案2019-158032号的优先权的利益，该日本专利申请案的全部内容被引用在本申请案中。
技术领域
整体来说，本实施方式涉及一种半导体晶圆及半导体芯片。
背景技术
半导体芯片是通过在切割步骤中将设置有多个芯片区域的半导体晶圆的各个芯片区域分离出来而制成的。在芯片区域之间设置有切割时可牺牲的区域。芯片区域之间设置的该区域可称为切口区域。
以往就已知一种切割方法，其中使用刀片在切割道内形成划线，然后从该划线的反面施加外力，使衬底挠曲，或将其压弯，由此将半导体晶圆沿着划线割断。
发明内容
根据本实施方式，半导体晶圆具备多个芯片区域、切口区域及第1构造体。所述多个芯片区域分别具有集成电路。所述集成电路形成在半导体衬底上所设置的元件层。所述切口区域设置在所述芯片区域之间。所述第1构造体具有在所述切口区域的所述元件层内沿着厚度方向延伸的构造。
附图说明
图1是从正面侧观察第1实施方式的半导体晶圆的俯视图的一例。
图2是从半导体晶圆的正面观察第1实施方式的割断边界构造体的局部放大俯视图。
图3是沿着图2中的切断线III-III切断所得的剖视图。
图4(A)～(C)是用来说明第1实施方式的割断边界构造体的配置及形状的变化的示意图。
图5(A)～(C)是用来说明从第1实施方式的半导体晶圆分离出芯片区域的处理的示意图。
图6(A)～(C)是用来说明切割装置对第1实施方式的半导体晶圆施加应力的方法的例子的示意图。
图7(A)～(C)是用来说明通过割断而制成的第1实施方式的半导体芯片的侧面的状态的一例的示意图。
图8是第1实施方式的集成电路的立体示意图。
图9是第1实施方式的集成电路的俯视示意图。
图10是将图9的集成电路沿着切断线X-X切断所得的剖视示意图。
图11(A)～(D)是用来说明形成第1实施方式的割断边界构造体的步骤的一例的示意图。
图12(A)～(C)是用来说明形成第1实施方式的割断边界构造体的步骤的另一例的示意图。
图13(A)、(B)是用来说明在第1实施方式的割断边界构造体具有柱状形状的情况下，形成该割断边界构造体5的步骤的一例的示意图。
图14(A)～(C)是用来说明第1实施方式的各凹部的深度控制方法的变化的示意图。
图15是用来说明第2实施方式的割断边界构造体的构造的一例的图。
图16(A)～(E)是用来说明形成第2实施方式的割断边界构造体的步骤的一例的示意图。
图17(A)～(C)是用来说明通过割断而制成的第2实施方式的半导体芯片的侧面的状态的一例的示意图。
图18是用来说明第3实施方式的割断边界构造体的构造的一例的图。
图19(A)～(E)是用来说明通过割断而制成的第3实施方式的半导体芯片的侧面的状态的一例的示意图。
具体实施方式
下面，参照附图对实施方式的半导体晶圆及半导体芯片详细地进行说明。此外，本发明并不受这些实施方式限定。
(第1实施方式)
图1是从正面侧观察第1实施方式的半导体晶圆1的俯视图的一例。图2是从第1实施方式的半导体晶圆1的正面进行观察的局部放大俯视图。在半导体晶圆1呈矩阵状形成有多个芯片区域2。在这个例子中，各芯片区域2具有长方形形状。
此外，各芯片区域2的形状并不限定于此。各芯片区域2是与邻接的芯片区域2隔开而设置。芯片区域2之间的区域被设定为切割时可牺牲的区域，也就是切口区域3。
在切口区域3配置有作为第1构造体的割断边界构造体5。具体来说，在例如线4上配置有割断边界构造体5。因此，各个芯片区域2成为被割断边界构造体5包围的状态。
切割时，在设置有割断边界构造体5的位置将半导体晶圆1割断。由此，各个芯片区域2相互分离。
各个芯片区域2在分离后封装化。封装化后的各个芯片区域2或封装化前的各个芯片区域2相当于实施方式的半导体芯片的一例。
在本图以后的图中，将从半导体晶圆1的背面朝向正面的方向设为Z轴的正向。另外，将芯片区域2的长边方向的1个方向设为X轴的正向。另外，将芯片区域2的短边方向的1个方向设为Y轴的正向。
图3是沿着图2中的切断线III-III切断所得的剖视图。
如图3所示，在作为半导体衬底的硅衬底10设置有元件层11。元件层11包含通过成膜等方法形成在硅衬底10上的1层以上。在各芯片区域2的元件层11形成有集成电路，详细情况将在下文进行说明。各芯片区域2的表面涂覆有表面保护膜12。或者，也可不设表面保护膜12。
在切口区域3，设置有在元件层11内沿着半导体晶圆1的厚度方向延伸的割断边界构造体5。此外，作为一例，如图2所示，割断边界构造体5具有将各芯片区域2间隔开来的壁状形状。也就是说，沿着例如图1的线4设置有壁状的割断边界构造体5。
如图3的剖视图所示，割断边界构造体5的内部具有孔隙6。割断边界构造体5是通过在元件层11形成凹部并在该凹部堆积埋入材料而形成的。埋入材料通过例如化学蒸镀(CVD：chemical vapor deposition)或溅镀等方法堆积在凹部。以采用这些方法堆积埋入材料时易于产生孔隙的方式，决定凹部的开口尺寸。由此，在割断边界构造体5的内部形成孔隙6。此外，埋入材料的埋入方法并不限定于化学蒸镀及溅镀。
此外，割断边界构造体5的配置及形状并不限定于所述配置及形状。图4是用来说明第1实施方式的割断边界构造体5的配置及形状的变化的示意图。
例如，如图4(A)所示，壁状的割断边界构造体5也可双重配置在切口区域3。另外，如图4(B)所示，壁状的割断边界构造体5也可配置在切口区域3的偏向宽度方向一边的位置。通过以包围各芯片区域2的方式配置壁状的割断边界构造体5，各芯片区域2变得容易分离。
另外，如图4(C)所示，也可设置多个柱状的割断边界构造体5。通过以包围各芯片区域的方式配置多个柱状的割断边界构造体5，与设置壁状的割断边界构造体5的情况同样地，各芯片区域2变得容易分离。此外，柱状的割断边界构造体5可为角柱形状，也可为圆柱形状。
以后，只要没有特别告知，就默认割断边界构造体5的形状为壁状而进行说明。
图5是用来说明从第1实施方式的半导体晶圆1分离出芯片区域2的处理的示意图。
图5(A)是具有割断边界构造体5的实施方式的半导体晶圆1的剖视图。关于该半导体晶圆1，对其执行背面研磨(back grind)，由此使硅衬底10薄化。然后，如图5(B)所示，对于半导体晶圆1，沿着从半导体晶圆1的背面侧将其压弯的方向(符号7所示方向)施加弯曲应力，或沿着使各芯片区域2相互远离的方向(符号8所示方向)施加拉伸应力。
割断边界构造体5具有在元件层11内沿着半导体晶圆1的厚度方向延伸的构造，并且内部具有孔隙6，因此比半导体晶圆1上所形成的其他构造脆弱。所以，若对半导体晶圆1施加符号7所示方向的应力、或符号8所示方向的应力，则应力会集中在设置有割断边界构造体5的位置(部位110)，结果在部位110产生裂痕。而且，若继续施加应力，则该裂痕会向半导体晶圆1的背面生长。然后，最终，如图5(C)所示，半导体晶圆1在割断边界构造体5的位置被割断。
这里，作为与本实施方式进行比较的技术，可设想在切口区域3设置槽等凹部。将该技术记为比较例。根据比较例，设置有凹部的位置比其他部位脆弱，因此与所述设置有割断边界构造体5的情况同样地，半导体晶圆能在设置有凹部的位置被割断。然而，根据比较例，有进行背面研磨时等情况下在该位置发生意外割断的风险。
根据实施方式，割断边界构造体5具有向凹部埋入埋入材料而形成的构成，因此设置有割断边界构造体5的位置并不像只设置有凹部的情况那样脆弱。所以，能抑制进行背面研磨时等情况下发生意外割断。
此外，符号7或符号8所示方向的应力的施加例如由分断装置或扩张装置实施。
图6是用来说明扩张装置对第1实施方式的半导体晶圆1施加应力的方法的例子的示意图。
例如，如图6(A)所示，半导体晶圆1的背面贴附于支承胶带101。支承胶带101的端部由支撑部102支撑。此外，支承胶带101也称切割胶带。
继而，在一例中，如图6(B)所示，支承胶带101被压抵于具有凸形曲面的台103a。支承胶带101沿着台103a的凸形挠曲，由此对贴附于支承胶带101的半导体晶圆1从背面沿着图5的符号7所示方向施加弯曲应力。结果，半导体晶圆1在设置有割断边界构造体5的位置被割断。
在另一例中，如图6(C)所示，支承胶带101被压抵于直径比半导体晶圆1大且平坦的台103b。由此，支承胶带101被拉长，结果，对贴附于支承胶带101的半导体晶圆1沿着图5的符号8所示方向施加拉伸应力。然后，半导体晶圆1在设置有割断边界构造体5的位置被割断。
这样的话，根据实施方式，通过切割步骤，无需使用刀片加工出划线就能从半导体晶圆1分离出各个半导体芯片9。也就是说，能简单地从半导体晶圆1分离出各个包含半导体衬底的半导体芯片9。
若在设置有割断边界构造体5的位置将半导体晶圆1割断，则通过割断而制成的半导体芯片9的侧面会残留割断边界构造体5的材料。如图5(C)所示，在元件层11侧面的部分与由此稍微进入内侧的部分，膜的组成也可不同。
图7是用来说明通过割断而制成的第1实施方式的半导体芯片9的侧面的状态的一例的示意图。此外，在本图中，只图示出了构成半导体芯片9的多层中的元件层11。
图7(A)表示的是被实施割断前的状态下的割断边界构造体5。如本图所示，孔隙6的剖面具有沿着元件层11的厚度方向细长地延伸的形状。因此，割断时，应力会集中在割断边界构造体5的厚度较薄的部分，具体为细长地延伸的孔隙6的上端之上的部分21、及孔隙6的下端之下的部分22。由此，如图7(B)所示，通过割断，割断边界构造体5在部分21及部分22破断。
图7(B)表示的是通过割断半导体晶圆1而制成的半导体芯片9。如本图所示，在通过割断半导体晶圆1而产生的剖面，也就是半导体芯片9的侧面，露出部分21及部分22的割断边界构造体5的破断面23、24、以及孔隙6的内壁部分25。在通过例如化学蒸镀或溅镀堆积有埋入材料的情况下，孔隙6的内壁部分25比起破断面23、24，表面粗糙度为更光滑。另外，附着于半导体芯片9侧面的埋入材料的膜在破断面23、24，比在孔隙6的内壁部分25厚。
随着残留部分割断边界构造体5的膜沿着与半导体晶圆1的表面垂直的方向从半导体晶圆1的表面朝向元件层11的表面，残留部分割断边界构造体5的膜的表面从切口区域侧向元件区域侧倾斜。残留部分割断边界构造体5的膜的表面最靠近元件区域侧后，随着其从半导体晶圆1的表面朝向元件层11的表面，残留部分割断边界构造体5的膜的表面从元件区域侧向切口区域侧倾斜。
图7(C)是从图7(B)的视点200观察半导体芯片9的侧面的图。在本图的例子中，元件层11的剖面被构成割断边界构造体5的埋入材料的膜覆盖。而且，在该膜的半导体晶圆1正面侧(Z轴的正侧)形成有破断面23，在该膜的半导体晶圆1背面侧(Z轴的负侧)形成有破断面24。另外，在破断面23、24之间露出孔隙6的内壁部分25。
这样的话，根据第1实施方式，能获得侧面的一部分(在这个例子中，为元件层11的部分)被由割断边界构造体5的材料构成的膜覆盖的半导体芯片9。
此外，在如图4(C)所示，割断边界构造体5的形状为柱状的情况下，割断后，仅半导体芯片9侧面的配置有割断边界构造体5的部分被由割断边界构造体5的材料构成的膜覆盖。
在各芯片区域2的元件层11设置有集成电路。参照图8～图10，对设置在元件层11的集成电路的一例进行说明。此外，作为一例，该集成电路被设定为三维构造的NAND型闪速存储器的存储单元阵列。设置在各芯片区域2的集成电路并不限定于此。
图8是第1实施方式的集成电路的立体示意图。另外，图9是第1实施方式的集成电路的俯视示意图。另外，图10是将图9的集成电路沿着切断线X-X切断所得的剖视示意图。
存储单元阵列具有源极层SL、设置在源极层SL上的积层体30、多个柱状部CL、多个分离部60、及设置在积层体30上方的多根位线BL。
源极层SL隔着绝缘层41设置在硅衬底10上。在源极层SL与积层体30之间设置有栅极层42。
柱状部CL形成为在积层体30内沿着其积层方向(Z方向)延伸的大致圆柱状。柱状部CL进而贯通积层体30之下的栅极层42，到达源极层SL。多个柱状部CL例如呈锯齿状排列。或者，多个柱状部CL也可沿着X方向及Y方向呈正方格子状排列。
分离部60将积层体30及栅极层42沿着Y方向分离成多个块(或指)。分离部60具有狭缝ST内埋入有绝缘膜63的构造。
多根位线BL为沿着Y方向延伸的例如金属膜。多根位线BL在X方向上相互分离。
柱状部CL的上端部经由图8所示的接点Cb及接点V1连接于位线BL。
如图10所示，源极层SL具有含金属的层47、及半导体层43、45、46。
含金属的层47设置在绝缘层41上。含金属的层47例如为钨层或矽化钨层。
在含金属的层47上设置有半导体层43，在半导体层43上设置有半导体层45，在半导体层45上设置有半导体层46。
半导体层43、45、46为含有掺杂物且具有导电性的多晶硅层。半导体层43、45、46例如为掺杂有磷的多晶硅层。
在半导体层46上设置有绝缘层44，在绝缘层44上设置有栅极层42。栅极层42为含有掺杂物且具有导电性的多晶硅层。栅极层42例如为掺杂有磷的多晶硅层。
在栅极层42上设置有积层体30。积层体30具有沿着与硅衬底10的主面垂直的方向(Z方向)积层的多个电极层70。在上下相邻的电极层70之间设置有绝缘层(绝缘体)72。在最下层的电极层70与栅极层42之间设置有绝缘层72。
电极层70为金属层。电极层70例如为含有钨作为主成分的钨层、或含有钼作为主成分的钼层。绝缘层72为含有氧化硅作为主成分的氧化硅层。
多个电极层70中，至少最上层的电极层70是漏极侧选择晶体管STD(参照图8)的控制栅极，至少最下层的电极层70是源极侧选择晶体管STS(参照图8)的控制栅极。例如，包括最下层的电极层70在内的下层侧的多层电极层70是源极侧选择栅极。漏极侧选择栅极也可设置多层。
在漏极侧选择栅极与源极侧选择栅极之间，设置有多层电极层70作为单元栅极。
栅极层42的厚度大于1层电极层70的厚度、及1层绝缘层72的厚度。
多个柱状部CL在积层体30内沿着其积层方向延伸，进而贯通栅极层42、绝缘层44、半导体层46及半导体层45，到达半导体层43。
这种集成电路像柱状部CL及分离部60一样，具有在元件层11内沿着厚度方向延伸的构造体。像柱状部CL及分离部60一样，在元件层11内沿着厚度方向延伸的构造体可相当于实施方式的第2构造体。
第2构造体大致通过如下步骤形成：积层步骤，积层出包含多层的积层体30；蚀刻步骤，在该积层体30形成凹部；及堆积步骤，堆积指定的埋入材料，由此向该凹部填充该埋入材料。
第1实施方式的割断边界构造体5可通过与形成第2构造体的步骤共通的步骤形成。例如，在蚀刻步骤中，同时形成用于第2构造体的凹部、及用于割断边界构造体5的凹部。然后，在堆积步骤中，同时在用于第2构造体的凹部、及用于割断边界构造体5的凹部堆积埋入材料。
图11是用来说明形成第1实施方式的割断边界构造体5的步骤的一例的示意图。此外，本图是设定分离部60与割断边界构造体5通过共通的步骤形成。也就是说，在图11的例子中，分离部60相当于第2构造体，狭缝ST相当于用来形成分离部60的凹部(凹部81)。
通过积层步骤形成积层体30后，在蚀刻步骤中，同时形成凹部81(也就是狭缝ST)、及用于割断边界构造体5的凹部51。图11(A)是从半导体晶圆1的正面观察形成凹部81及凹部51后的半导体晶圆1的部分区域的俯视图。另外，图11(B)是将图11(A)的半导体晶圆1沿着切断线XI-XI切断所得的剖视图。
这里，以避免堆积埋入材料时狭缝ST内产生孔隙的方式，决定凹部81的开口部的尺寸(开口尺寸)尤其是宽度W2。相对于此，以使割断边界构造体5产生孔隙6的方式，决定凹部51的开口部的尺寸尤其是宽度W1。也就是说，凹部81的开口部的尺寸与凹部51的开口部的尺寸在宽度上是不同的。
在图11的例子中，凹部51的开口部的宽度W1小于凹部81的宽度W2。此外，W1与W2的大小关系并不限定于这种关系。W1与W2的大小关系可根据用来堆积埋入材料90的各种条件等而反转。
继而，实施堆积步骤。也就是说，通过例如化学蒸镀或溅镀等方法，将绝缘膜63的材料作为埋入材料90堆积在形成有凹部81及凹部51的状态下的半导体晶圆1。
在图11的例子中，凹部51的开口部的宽度W1小于狭缝ST的宽度W2。因此，堆积埋入材料90时，在向凹部51填充埋入材料90的作业完成前，凹部51的开口部位会被埋入材料90堵住，结果，在凹部51内形成孔隙6。
通过堆积步骤，如图11(C)所示，半导体晶圆1成为表面堆积有埋入材料90的状态。狭缝ST成为填充有埋入材料90的状态。另外，凹部51并未完全被埋入材料90填充，而成为具有孔隙6的状态。
然后，通过例如化学机械研磨(chemical mechanical polishing：CMP)等方法将形成在半导体晶圆1表面的埋入材料90的膜去除，由此，如图11(D)所示，半导体晶圆1成为形成有狭缝ST及割断边界构造体5的状态。
像这样，通过与分离部60共通的步骤(也就是蚀刻步骤及堆积步骤)形成割断边界构造体5。由此，无需新增用来形成割断边界构造体5的专用步骤就能形成割断边界构造体5。
此外，第2构造体并不只限定于分离部60。第1构造体也可为柱状部CL。
图12是用来说明形成第1实施方式的割断边界构造体5的步骤的另一例的示意图。
例如，通过蚀刻步骤，同时形成用于柱状部CL的凹部82、及用于割断边界构造体5的凹部51。图12(A)是从半导体晶圆1的正面观察形成凹部82及凹部51后的半导体晶圆1的部分区域的俯视图。另外，图12(B)是将图12(A)的半导体晶圆1沿着切断线XII-XII切断所得的剖视图。
这里，以避免堆积埋入材料时柱状部CL内产生孔隙的方式，决定柱状部CL的开口部的尺寸尤其是直径D1。相对于此，以使割断边界构造体5产生孔隙6的方式，决定凹部51的开口部的尺寸尤其是宽度W1。
继而，实施堆积步骤。也就是说，通过例如化学蒸镀或溅镀等方法，将埋入材料堆积在形成有凹部82及凹部51的状态下的半导体晶圆1。然后，将形成在半导体晶圆1表面的埋入材料的膜去除，由此，如图12(C)所示，半导体晶圆1成为形成有柱状部CL及割断边界构造体5的状态。此外，也可在图12(C)所示的状态后，对柱状部CL再次执行蚀刻步骤与堆积步骤，由此进而埋入沿着柱状部CL的轴向延伸的其他材料。
像这样，也可通过与柱状部CL共通的步骤(也就是蚀刻步骤及堆积步骤)形成割断边界构造体5。
图13是用来说明在第1实施方式的割断边界构造体5具有柱状形状的情况下，形成该割断边界构造体5的步骤的一例的示意图。
例如，通过蚀刻步骤，同时形成用于柱状部CL的凹部82、及用于割断边界构造体5的凹部52。这里，以避免堆积埋入材料时柱状部CL内产生孔隙的方式，决定凹部82的尺寸尤其是直径D1。相对于此，以使割断边界构造体5产生孔隙6的方式，决定凹部52的开口部的尺寸尤其是直径D2。
在图13的例子中，凹部52的开口部的直径D2小于凹部82的开口部的直径D1。因此，堆积埋入材料时，在向凹部52填充埋入材料之前，凹部52的开口部位会被埋入材料堵住，结果，在凹部52内形成孔隙6。此外，D1与D2的大小关系可根据用来堆积埋入材料的各种条件等而反转。
图13(B)表示的是通过堆积步骤堆积埋入材料并将埋入材料的膜从半导体晶圆1的表面去除后的状态下的半导体晶圆1。如本图所示，制成不具有孔隙的柱状部CL、及具有孔隙6的割断边界构造体5。
这样的话，能在割断边界构造体5内形成孔隙，且为了抑制第2构造体内的孔隙的形成，用于割断边界构造体5的凹部的开口部的尺寸与用于第2构造体的凹部的尺寸不同。
由此，能同时形成第1实施方式的割断边界构造体5、及构成集成电路的第2构造体(例如分离部60或柱状部CL)。
此外，凹部51、52的深度采用任意方法加以控制。
图14是用来说明第1实施方式的各凹部的深度控制方法的变化的示意图。
例如，如图14(A)所示，积层步骤中，在切口区域3形成第1终止膜91，在芯片区域2形成第2终止膜92。各终止膜91、92是由阻挡蚀刻推进的材料构成的膜。蚀刻步骤中，对用于割断边界构造体5的凹部51、52，利用第1终止膜91终止蚀刻的推进。另外，对用于第2构造体的凹部81、82，利用第2终止膜92终止蚀刻的推进。由此，容易控制各凹部的深度。
在另一例中，如图14(B)所示，积层步骤中，在芯片区域2及切口区域3形成共通的第3终止膜93。蚀刻的推进速度取决于开口部的粗细(宽度或直径)与开口部的密度。开口部的粗细对蚀刻的推进速度造成的影响已知是微负载效应。另外，开口部的密度对蚀刻的推进速度造成的影响已知是负载效应。
在希望使用于第2构造体的凹部81、82比起用于割断边界构造体5的凹部51、52，蚀刻的推进速度更快，且希望使凹部51、52比凹部81、82浅的情况下，因为用于第2构造体的凹部81、82中的蚀刻的推进会通过第3终止膜93而停止，所以在蚀刻过程中，一面只监视用于割断边界构造体5的凹部51、52的深度，一面控制蚀刻步骤的结束时机。
在又一例中，如图14(C)所示，积层步骤中，在芯片区域2形成第4终止膜94。在切口区域3并未形成终止膜。蚀刻步骤中，监视用于割断边界构造体5的凹部51、52的深度，当该凹部51、52的深度达到所希望的深度时，结束蚀刻。在图14(C)的例子中，当凹部51、52的深度到达硅衬底10时，结束蚀刻，由此割断边界构造体5到达硅衬底10为止。
如上所述，根据第1实施方式，半导体晶圆1具备多个芯片区域2、设置在芯片区域2之间的切口区域3、及在该切口区域3的元件层11内沿着厚度方向延伸的作为第1构造体的割断边界构造体5。
因此，通过切割步骤，无需使用刀片加工出划线就能从半导体晶圆1分离出各个半导体芯片9。也就是说，能简单地从半导体晶圆1分离出各个半导体芯片9。
另外，割断边界构造体5具有在元件层上所形成的凹部51、52堆积有埋入材料的构造，且具有孔隙6。
由此，能抑制在进行背面研磨时发生意外割断，并且切割时能简单地进行割断。
另外，设置在各芯片区域2的集成电路具有在元件层内沿着厚度方向延伸的第2构造体。第2构造体含有与割断边界构造体5的埋入材料相同的材料。
由此，割断边界构造体5可通过与第2构造体共通的步骤形成。
另外，凹部51、52的开口尺寸与形成第2构造体的凹部81、82的开口尺寸不同。
由此，在通过共通的步骤形成割断边界构造体5及第2构造体的情况下，能使割断边界构造体5内产生孔隙6，并且能抑制第2构造体内产生孔隙。
此外，凹部51、52与形成第2构造体的凹部81、82通过共通的蚀刻步骤形成。凹部51、52与形成第2构造体的凹部81、82通过例如蚀刻同时形成。
由此，与通过不同的蚀刻步骤形成凹部51、52及形成第2构造体的凹部81、82的情况相比，能缩短半导体晶圆1的加工所需的总时间。
另外，通过共通的蚀刻步骤形成凹部51、52及凹部81、82后，通过共通的堆积步骤在凹部51、52及凹部81、82堆积埋入材料。
与通过互不相同的堆积步骤在凹部51、52及凹部81、82堆积埋入材料的情况相比，能缩短半导体晶圆1的加工所需的总时间。
此外，根据第1实施方式，从半导体晶圆1分离出来而制成的半导体芯片9被以覆盖侧面的至少一部分的方式附着有膜。该膜是由所述埋入材料构成的膜。
另外，在例如分离部60是第2构造体的情况下，所述膜由与构成第2构造体的材料相同的材料也就是绝缘膜63的材料构成。
(第2实施方式)
在第2实施方式中，对第1构造体的另一例进行说明。将第2实施方式的第1构造体记为割断边界构造体5a。
图15是用来说明第2实施方式的割断边界构造体5a的构造的一例的图。本图是将半导体晶圆1沿着与图3的情况相同的切断线切断所得的剖视图。
在第2实施方式中，割断边界构造体5a与第1实施方式的割断边界构造体5同样地，具有在元件层11内沿着半导体晶圆1的厚度方向延伸的形状。而且，割断边界构造体5a例如由多孔质材料构成。这里，构成割断边界构造体5a的材料只要为易于引起脆性破坏的材料即可，也可为多孔质材料以外的材料。另外，如图6所示，因为被施以拉伸的力时会受到破坏，所以也可设定为割断边界构造体5a比起其他部分，达到破坏程度的拉伸应力更小。
用于割断边界构造体5a的凹部例如通过与用于第2构造体的凹部81、82共通的步骤形成。
图16是用来说明形成第2实施方式的割断边界构造体5a的步骤的一例的示意图。此外，本图是设定分离部60与割断边界构造体5a通过共通的步骤形成。也就是说，在图16的例子中，分离部60相当于第2构造体，狭缝ST相当于用来形成分离部60的凹部(凹部81)。
通过积层步骤形成积层体30后，在蚀刻步骤中，同时形成凹部81(也就是狭缝ST)、及用于割断边界构造体5a的凹部51。这里，凹部51的开口部的尺寸尤其是宽度W3大于凹部81的开口部的尺寸尤其是宽度W2。
然后，通过堆积步骤，如图16(B)所示，实施埋入材料90的堆积。埋入材料90例如为绝缘膜63的材料。凹部81填充有埋入材料90而被堵住。另一方面，凹部51因为开口部的尺寸较大，所以未被埋入材料90堵住。通过在凹部51的内壁堆积埋入材料90，而在凹部51的内侧形成凹部53。
继而，通过CMP等方法将形成在半导体晶圆1表面的埋入材料90的膜去除，由此，如图16(C)所示，半导体晶圆1成为形成有狭缝ST及凹部53的状态。
然后，在形成有狭缝ST及凹部53的半导体晶圆1堆积由多孔质材料构成的埋入材料95。由此，如图16(D)所示，向凹部53填充埋入材料95。
接着，通过CMP等方法将形成在半导体晶圆1表面的埋入材料95的膜去除，由此，如图16(E)所示，能获得在用于割断边界构造体5a的凹部埋入有多孔质材料的构造。
割断边界构造体5a含有作为多孔质材料的埋入材料95。作为多孔质材料的埋入材料95比邻接而直接接触的埋入材料90、及其他元件层更易引发脆性破坏。因此，设置有割断边界构造体5a的位置比半导体晶圆1的其他位置脆弱。所以，与第1实施方式同样地，通过施加图4的符号7所示方向或符号8所示方向的应力，半导体晶圆1在设置有割断边界构造体5a的位置被割断。
另外，割断边界构造体5a具有在凹部埋入有多孔质材料的构造，因此设置有割断边界构造体5a的位置并不像只设置有槽等凹部的情况那样脆弱。所以，与比较例不同，能抑制进行背面研磨时等情况下发生意外割断。
图17是用来说明通过割断而制成的第2实施方式的半导体芯片9的侧面的状态的一例的示意图。
图17(A)表示的是被实施割断前的状态下的割断边界构造体5a。图17(B)表示的是通过割断半导体晶圆1而制成的半导体芯片9。如本图所示，在通过割断半导体晶圆1而产生的剖面，也就是半导体芯片9的侧面，露出割断边界构造体5a的破断面27。图17(C)是从视点201观察割断边界构造体5a的破断面27的图。在本图的例子中，元件层11的侧面被构成割断边界构造体5a的多孔质材料的膜覆盖。
这样的话，第1构造体也可像所述割断边界构造体5a一样，由多孔质材料构成。另外，如上所述，割断边界构造体5a可由多孔质材料以外的易于引起脆性破坏的任意材料构成。
此外，割断边界构造体5a可为壁状，也可为柱状。
(第3实施方式)
在第3实施方式中，对第1构造体的又一例进行说明。将第3实施方式的第1构造体记为割断边界构造体5b。
图18是用来说明第3实施方式的割断边界构造体5b的构造的一例的图。本图是将半导体晶圆1沿着与图3的情况相同的切断线切断所得的剖视图。
在第3实施方式中，割断边界构造体5b与第1实施方式的割断边界构造体5同样地，具有在元件层11内沿着半导体晶圆1的厚度方向延伸的形状。也就是说，用于割断边界构造体5b的凹部可在通过蚀刻形成用于第2构造体的凹部的同时形成。
割断边界构造体5b具有沿着壁状形状的厚度方向积层有作为“第1膜”的第1剥离层6a、及作为“第2膜”的第2剥离层6b的构造。这里，以2张第1剥离层6a之间插着1张第2剥离层6b的方式，积层有共计3张剥离层6a、6b。
第1剥离层6a及第2剥离层6b各剥离层的材料是以第1剥离层6a与第2剥离层6b之间的密接性成为指定的水平以下的方式选择的。或者，也可为第1剥离层6a与第2剥离层6b之间的密接力小于第1剥离层6a与位于凹部的外侧且和第1剥离层6a邻接而直接接触的膜的密接力。或者，也可为第1剥离层6a与第2剥离层6b之间的密接力小于第2剥离层6b与位于凹部的外侧且和第2剥离层6b邻接而直接接触的膜的密接力。
也可在凹部仅形成第1剥离层6a或第2剥离层6b。这时，形成为第1剥离层6a或第2剥离6b与位于凹部的外侧且和第1剥离层6a或第2剥离层6b邻接而直接接触的膜的密接力低于指定的水平。
例如，第1剥离层6a及第2剥离层6b中的一者由WSi、W、SiN、SiCN或a-Si构成，而另一者由SiO2构成。作为SiO2，也可采用TEOS-SiO2。这些材料也是柱状部CL的构成材料。因此，积层有第1剥离层6a与第2剥离层6b的构造可在形成柱状部CL的同时形成。第1剥离层6a及第2剥离层6b分别可适当使用所述材料或所述材料以外的材料。第1剥离层6a及第2剥离层6b中的一者或另一者也可由与构成集成电路的材料不同的材料构成。
割断边界构造体5b具有沿着壁状形状的厚度方向积层有密接性在指定的水平以下的多个剥离层的构造，因此设置有割断边界构造体5b的位置对抗起图4的符号7所示方向的应力或符号8所示方向的应力比其他位置脆弱。由此，通过对半导体晶圆1施加符号7所示方向的应力或符号8所示方向的应力，半导体晶圆1在设置有割断边界构造体5b的位置被割断。
另外，割断边界构造体5b具有积层有多个剥离层的构造，因此设置有割断边界构造体5b的位置并不像只设置有槽等凹部的情况那样脆弱。所以，与比较例不同，能抑制进行背面研磨时等情况下发生意外割断。
图19是用来说明通过割断而制成的第3实施方式的半导体芯片9的侧面的状态的一例的示意图。
图19(A)表示的是被实施割断前的状态下的割断边界构造体5b。图19(B)表示的是通过割断半导体晶圆1而制成的半导体芯片9。另外，图19(C)是从视点202观察割断边界构造体5b的通过割断而产生的剖面的图。
根据图19(B)及(C)的例子，在半导体芯片9的侧面，露出构成割断边界构造体5b的2个剥离层6a、6b中的第2剥离层6b。通过割断而制成的其他半导体芯片9的侧面成为露出第1剥离层6a的状态，但在图19(B)及(C)中并未图示出来。
由此，例如，在第1剥离层6a及第2剥离层6b中的一者由WSi、W、SiN、SiCN或a-Si构成，而另一者由SiO2构成的情况下，通过割断制成包括以覆盖侧面的至少一部分的方式附着有WSi、W、SiN、SiCN或a-Si的膜的半导体芯片9在内的多个半导体芯片9。
此外，根据情况不同，也存在2张第1剥离层6a之间设置的第2剥离层6b在割断时破损的情况。图19(D)表示的是通过割断第2剥离层6b破损的情况下的半导体晶圆1而制成的半导体芯片9。另外，图19(D)是从视点203观察图19(E)的半导体芯片9的侧面的图。根据图19(D)及(E)的例子，在半导体芯片9的侧面的一部分，露出构成割断边界构造体5b的2个剥离层6a、6b中的第2剥离层6b，而在其他部分，露出第1剥离层6a。
这样的话，第1构造体也可像所述割断边界构造体5b一样，具有壁状形状，且具有沿着壁状形状的厚度方向积层有第1剥离层6a与第2剥离层6b的构造。
此外，所述实施方式也可分别组合。例如，也可将第1实施方式中的埋入材料90换成第2实施方式中的多孔质的埋入材料95、或第3实施方式中的剥离层6a、6b来形成。
另外，在第1～第3实施方式中，割断后的元件层11的侧面形成有其组成与向元件层11的内侧稍微进入的膜不同的膜。或者，从剖面构造来看，在露出的侧面是不连续地形成的。
对本发明的若干个实施方式进行了说明，但这些实施方式只是作为例子而提出，并非要限定发明的范围。这些新颖的实施方式可采用其他各种方式来实施，在不脱离发明的主旨的范围内，可进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在权利要求书中记载的发明及其同等的范围内。

Claims (19)

1.一种半导体晶圆，其特征在于：
形成有多个芯片区域、及所述多个芯片区域之间的切口区域，且具备：
元件层，包含形成在所述多个芯片区域的集成电路；
第1构造体，形成在所述切口区域，在沿着与所述半导体衬底的表面垂直的方向延伸的第1凹部埋入有第1埋入材料；及
第2构造体，形成在所述元件层，在沿着与所述半导体衬底的表面垂直的方向延伸的第2凹部埋入有第2埋入材料。
2.根据权利要求1所述的半导体晶圆，其中在所述第1埋入材料之中形成有孔隙。
3.根据权利要求1所述的半导体晶圆，其中所述第1埋入材料比起与所述第1埋入材料邻接而直接接触的膜，达到破坏程度的拉伸应力更小。
4.根据权利要求1所述的半导体晶圆，其中所述第1埋入材料与和所述第1埋入材料邻接而直接接触的膜的密接力在指定的大小以下。
5.根据权利要求4所述的半导体晶圆，其中所述第1埋入材料包含沿着所述半导体晶圆的表面方向积层的至少包含2层的第1膜与第2膜，且
所述第1膜与所述第2膜之间的密接力小于所述第1膜与位于所述第1凹部的外侧且和其邻接而直接接触的膜的密接力、或所述第2膜与位于所述第1凹部的外侧且和其邻接而直接接触的膜的密接力。
6.根据权利要求5所述的半导体晶圆，其中所述第1膜由选自WSi、W、SiN、SiCN及a-Si的一者构成，且
所述第2膜由SiO2构成。
7.根据权利要求1所述的半导体晶圆，其中所述第1凹部与所述第2凹部通过共通的步骤形成。
8.根据权利要求1所述的半导体晶圆，其中所述第1构造体为壁状。
9.根据权利要求1所述的半导体晶圆，其中所述第1构造体是多个柱状体。
10.根据权利要求1所述的半导体晶圆，其中所述第1构造体的沿着与所述半导体晶圆的表面垂直的方向的长度小于所述第2构造体的长度。
11.根据权利要求1所述的半导体晶圆，其中所述集成电路具备积层体、及在该积层体内沿着厚度方向延伸的壁状的分离部，且
所述第2构造体是所述分离部。
12.根据权利要求1所述的半导体晶圆，其中所述集成电路具备积层体及多个柱状体，所述多个柱状体在该积层体内沿着厚度方向延伸，包含半导体层与绝缘层的积层构造；且
所述第2构造体是所述柱状体。
13.根据权利要求1所述的半导体晶圆，其中所述第1凹部的开口的宽度与所述第2凹部的开口的宽度不同。
14.根据权利要求1所述的半导体晶圆，其中所述第1埋入材料的组成与所述第2埋入材料的组成相同。
15.一种半导体芯片，其具备：
半导体衬底，包含芯片区域、及形成在所述芯片区域周围的切口区域；
元件层，包含形成在所述芯片区域的集成电路；及
第1构造体，形成在所述元件层，在沿着与所述半导体晶圆的表面垂直的方向延伸的第1凹部埋入有第1埋入材料；且
在所述切口区域的所述元件层的露出的侧面的至少一部分形成有第1膜，所述第1膜的组成与所述芯片区域的所述元件层的组成不同。
16.根据权利要求15所述的半导体芯片，其中随着沿与所述半导体衬底的表面垂直的方向从所述半导体衬底的表面朝向所述元件层的表面，所述第1膜的表面从所述切口区域侧向所述元件区域侧倾斜，进而从所述元件区域侧向所述切口区域侧倾斜。
17.根据权利要求15所述的半导体芯片，其中所述第1膜由多孔质材料构成。
18.根据权利要求15所述的半导体芯片，其中所述第1膜由WSi、W、SiN、SiCN或a-Si构成。
19.根据权利要求15所述的半导体芯片，其中所述第1膜的组成包含所述第1埋入材料的组成的至少一部分。
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