CN102117776A - 埋入式栅极字元线装置的堆迭式电容结构及电容制造方法 - Google Patents

Abstract

本发明提供一种埋入式栅极字元线装置的堆迭式电容结构及制造方法。该电容结构包括：一基底具有一记忆胞阵列区域和一周边区域，周边区域具有一对准标记；一第一介电层设置在基底上；一稳定堆迭层设置在第一介电层上；一第二介电层在稳定堆迭层上；以及多个堆迭式电容结构设置在记忆胞阵列区域及一阻障结构环绕对准标记设置在周边区域；其中在周边区域的对准标记上方与阻障结构的内部为一透明的第三介电层。

Description

埋入式栅极字元线装置的堆迭式电容结构及电容制造方法

技术领域

本发明系有关于一种堆迭式电容结构的制造方法，特别有关于埋入式栅极字元线连结DRAM装置的堆迭式电容结构的制造方法。

背景技术

埋入式栅极字元线连结(Buried Wordline DRAM)技术，不同于传统的沟槽式(Trench)技术，而是以沟槽为基础改良的标准堆迭电容器技术，具有效能、低功耗和小尺寸芯片等特点，进而发展出达成完全垂直单元(vertical cells)的技术领域突破。

在先前技术中，在制作埋入式栅极字元线连结DRAM装置的堆迭式电容结构时，需配合制作极高深宽比的电容结构的制造工艺。图1A和图1B系显示传统堆迭式电容结构的部分制造工艺的示意图。请图1A，形成一介电层2于一半导体基底1上。接着形成高深宽比的电容开口5于介电层2中，并且沉积一导电层3(做为电容结构的下电极)于介电层2和电容开口5内侧壁上。接着，请参阅图1B，施以化学机械研磨将介电层2表面上的导电层3移除，再以湿刻刻蚀制造工艺，或称模版刻蚀(mold etch)，回刻蚀介电层2露出导电层3的上部分，形成部分外露的电容杯体，以利进行后续的制造工艺。

随着存储器阵列区的电容密度提升，电容结构的间距就愈靠近。尤其是，在进行上述形成电容杯体的步骤时，常因光刻制造工艺的曝光失焦(defocus)，或者由于刻蚀开口制造工艺造成局部区域刻蚀率不同，所导致电容杯口刻蚀深度不足，如第1C图的开口5’和5”所示。进而导致在后续制造工艺时，例如模版刻蚀(mold etch)，电容杯体的底部因失去支撑而倒塌或剥离，如图1D的电容杯体3’和3”所示。

发明内容

本发明目的之一提供一种堆迭式电容的制造方法，包括：提供一基底具有一记忆胞阵列区域和一周边区域，其中所述记忆胞阵列区域包括多个电容堆迭的结构，所述周边区域具有一对准标记；形成一第一介电层于该基底上；形成一稳定堆迭层包括一氮化硅层和一氧化硅层于该第一介电层上；形成一第二介电层于该稳定堆迭层上；实施一第一图案化步骤以形成多个电容开口于记忆胞阵列区域及一沟槽环绕该对准标记；顺应性地沉积一第一电极层于该基底上并填入所述多个电容开口与沟槽的内侧表面上；沉积一第三介电层于该第一电极层上并覆盖整个基底上，并填满电容开口与沟槽的内部；平坦化该第三介电层并移除该第二介电层表面上多余的第三介电层；实施一第二图案化步骤将该第二介电层图案化，定义出一第一开口露出该电容开口的表面以及一第二开口露出该沟槽所环绕的区域；依序移除该第一和第二开口所露出的该第三介电层和该稳定堆迭层的该氧化硅层部分；顺应性地沉积一高介电常数介电层和一第二电极层于该基底上并填入所述多个电容开口与沟槽的内侧表面上；沉积一金属层于该基底上并填满所述多个电容开口与沟槽的内部；图案化该金属层露出该周边区域的一开口区域；移除该周边区域的该开口区域下方的该稳定堆迭层和该第一介电层，并露出该对准标记；以及沉积一第五介电层于该基底上并填入该周边区域的该开口区域，并接着将该第五介电层平坦化。

本发明另一目的提供一种埋入式栅极字元线DRAM装置的堆迭式电容结构，包括：一基底具有一记忆胞阵列区域和一周边区域，所述周边区域具有一对准标记；一第一介电层设置于该基底上；一稳定堆迭层设置于该第一介电层上；一第二介电层于该稳定堆迭层上；以及多个堆迭式电容结构设置于记忆胞阵列区域及一阻障结构环绕该对准标记设置于该周边区域；其中于该周边区域的该对准标记上方与该阻障结构的内部为一透明的第三介电层。

为使本发明能更明显易懂，下文特举实施例，并配合附图，作详细说明如下：

附图说明

图1A和图1B显示传统堆迭式电容结构的部分制造工艺的示意图；

图1C为显示对应图1A的开口，因曝光失焦或因局部区域刻蚀率不同，所导致电容开口深度不足的示意图；

图1D显示对应图1B的电容杯体，在进行模版刻蚀后，造成电容杯体崩塌或剥离的示意图；

图2显示藉由增加氮化硅/氧化硅层的帮助，避免堆迭式电容杯体结构倒塌的示意图；

图3A显示根据本发明之一实施例的埋入式栅极字元线连结DRAM装置的平面示意图；

图3B和图3C为显示图3A的局部区域R的示意图；

图4A-图4J显示根据本发明的实施例的堆迭式电容杯体结构于制造过程中各步骤的剖面示意图。

主要元件符号说明：

1～半导体基底；

2～介电层；

3～导电层；

3’、3”～倒塌、剥离的电容杯体；

5～电容开口；

5’、5”～曝光失焦、刻蚀不足的电容开口；

11、110～半导体基底；

10A、100A～记忆胞阵列区域；

10P、100P～周边区域；

15、115～主动元件；

20、120～介电层；

25、125～电性接触；

30、130～氮化硅层；

35、135～第一介电层；

40、140～氮化硅；

45、145～氧化硅层；

45a、45b和45c～部份氧化硅层；

50、150～氮化硅层；

62～导电层；

63～介电层；

65a、65b、65c～开口；

80～沟槽；

85～窗口区域；

100～DRAM装置；

145a和145b～露出的氧化硅层；

152、170～碳硬遮罩层；

154、172～抗反射涂层；

156、174、188～图案化光阻层；

155a、155b～开口；

160～介电层；

160a～开口；

160b～沟槽；

162～导电层(TiN)；

164～臭氧-四乙氧基硅酸盐(O-TEOS)层；

164a和164b～露出的O-TEOS层；

175a和175b～开口；

182～high-k介电层；

184～导电层(TiN)；

185～对准标记M0上方的开口；

186～金属层(钨)；

195～介电层(TEOS)；

210～化学机械研磨法(CMP)；

R～局部区域；

M0～对准标记；

E～刻蚀液侵入方向。

具体实施方式

以下以各实施例详细说明并伴随着附图说明之范例，做为本发明的参考依据。在附图或说明书描述中，相似或相同之部分皆使用相同之标号。且在附图中，实施例之形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件之部分将以分别描述说明之，值得注意的是，图中未绘示或描述之元件，为所属技术领域中具有通常知识者所知的形式，另外，特定之实施例仅为揭示本发明使用之特定方式，其并非用以限定本发明。

为了能有效地提升堆迭式电容结构的制造工艺裕度及良率，可在介电层上增加一稳定层(stabilize structure，简称ST)结构，例如藉由增加氮化硅/氧化硅层，以稳定电容杯体的结构。再者，在定义电容开口的制造工艺中，藉由一图案化的氮化硅层环绕相连保护住电容开口的杯缘。在进行模版刻蚀(moldetch)的步骤时，可避免电容杯体倒塌。

图2显示藉由增加氮化硅/氧化硅层的帮助，避免堆迭式电容杯体结构倒塌的示意图。请参阅图2，首先提供一半导体基底11，具有一记忆胞阵列区域10A和一周边区域10P。在记忆胞阵列区域10A具有主动元件15电连接一电性接触25，对应一堆迭式电容的位置。电性接触25形成于介电层20中，是藉由金属化制造工艺形成。一图案化的氮化硅层30设置于半导体基底11上定义出堆迭式电容的位置。所述周边区域10P具有一连接导电层(Interconnect Layer)所形成的对准标记M0于氮化硅层30上。

一第一介电层35设置于半导体基底11上，并将稳定层结构(ST)包括氮化硅40和氧化硅层45设置于第一介电层35上。接着，进行图案化电容开口制造工艺，形成对应电性接触25位置的开口，并且在开口内侧壁及底部形成导电层62填入介电层63于开口的中心部份。接着，以氮化硅层50做为硬遮罩层，其具有开口65a和65b于阵列区域10A与开口65c于周边区域10P，接着定义电容杯口，即移除部份氧化硅层45a、45b和45c，以及继续进行后续的步骤。

然而，仅仅藉由增加稳定层结构，其氮化硅为透光性差的介电层，在进行后续如上电极层的金属导线制造工艺(plate line，简称PL)制造工艺时，因钨金属(Tungsten)为非透光层会导致上层光罩对准对准标记M0时发生困难。克服对准对准标记的方法为采用间接对准方法，或者将对准标记M0上方的稳定层结构移除。如果采用间接对准方法，会导致累进误差增加。另一方面，若将对准标记M0上方的稳定层结构移除，例如在定义电容杯口时，亦即以湿刻蚀法移除部份氧化硅层45a、45b和45c时，所可顺利地将对准标记M0上方的氮化硅与氧化硅层45c移除，然而刻蚀液会由周边区域10P进入，如箭头E所示，进而横向侵入阵列区域10A，进而影响元件效能。

在移除对准标记M0上方的稳定层结构时，为了避免刻蚀液由周边区域横向侵入阵列区域，本发明所揭露的实施例提供一种阻隔构造，设置于周边区域且环绕对准标记，以有效地避免刻蚀液由周边区域横向侵入阵列区域。

图3A显示根据本发明之一实施例的埋入式栅极字元线连结DRAM装置的平面示意图。于图3A中，埋入式栅极字元线连结DRAM装置100晶片包括多个记忆胞阵列区域100A和周边区域100P(或称周边街道(Kerf)或切割道区域(kerf line))，对准标记M0设置于周边区域100P内。为了将对准标记M0上方的稳定层结构移除，利用光刻制造工艺形成一窗口(例如区域R)中。

图3B和图3C系显示图3A的局部区域R的示意图。根据本发明之一实施例，形成一阻隔构造于周边区域且环绕对准标记M0，请参阅图3B，在形成电容开口的步骤，同时形成一沟槽80环绕对准标记M0，沟槽80的宽度为W，沿X方向与区域R的距离为ΔX、沿Y方向与区域R的距离为ΔY。在形成与电容相同的导电层结构于沟槽80内之后，再以光刻制造工艺形成窗口区域85，并将窗口内的稳定层结构移除，由于沟槽80内导电层结构的阻隔，能有效地避免刻蚀液由周边区域横向侵入阵列区域。

图4A-图4J为显示根据本发明的实施例的堆迭式电容杯体结构于制造过程中各步骤的剖面示意图。请参阅图4A，首先提供一半导体基底110，具有一记忆胞阵列区域100A和一周边区域100P。在记忆胞阵列区域100A具有多个主动元件115，例如MOS场效电晶体，电连接一电性接触125，对应堆迭式电容的位置。电性接触125可形成于介电层120中，例如金属间介电层(IMD)，可藉由各种金属化连线制造工艺形成。

一氮化硅层130设置于半导体基底110上定义出堆迭式电容的位置。所述周边区域100P具有一对准标记M0于氮化硅层130上。

一第一介电层135设置于半导体基底110上，例如以等离子等离子辅助化学气相沉积法(PECVD)形成四乙氧基硅酸盐(TEOS)层，厚度范围约为800±100nm。并将稳定层结构包括一氮化硅层140(例如由PECVD形成的SiN层，厚度约50±10nm)和一氧化硅层145(例如由PECVD形成的TEOS层，厚度约500±100nm)设置于第一介电层135上。

接着，进行图案化电容开口制造工艺，于记忆胞阵列区域形成对应电性接触位置的开口，以及于周边区域形成沟槽环绕对准标记M0。请参阅图4B，实施一第一光刻制造工艺，包括由PECVD形成的SiN层150(厚度约100±10nm)于第一介电层135。接着，形成一碳硬遮罩层(Carbon hard mask)152，其组成为碳氢高分子(carbon-hydrgen polymer)及顶部薄的氮氧化硅(topthin SiON)于SiN层150上，其中碳氢高分子的厚度范围约为2000埃至5000埃，SiON的厚度范围约为250-1500埃，接着，形成一抗反射涂层(ARC，厚度约50nm)154于碳硬遮罩层152上，再形成图案化光阻层156于抗反射涂层154上，并定义出对应电容位置的开口155a于记忆胞阵列区域100A和环绕对准标记M0的沟槽的开口155b于周边区域100P。

以图案化光阻层156为遮罩定义抗反射涂层154，碳硬遮罩层152和SiN层150，再以定义后的SiN层150为遮罩，例如以氢氟酸缓冲刻蚀(BHF)溶液，刻蚀氧化硅层145、氮化硅层140、第一介电层135和氮化硅层130，露出下方的基底结构，如图4C所示。由此，形成电容开口160a以及环绕的沟槽160b，由于电容开口160a的顶端受到连续环绕的图案化SiN层150保护，因此在刻蚀电容开口时，可避免电容杯口崩塌。

请参阅图4D，顺应性地形成一导电层162于上述基底结构上，在开口160a及沟槽160b内侧壁及底部形成导电层162，例如以原子层沉积法(ALD)形成氮化钛(TiN)层(厚度约为26±5nm)，接着以化学气相沉积法(CVD)形成臭氧-四乙氧基硅酸盐(O-TEOS，厚度约330±100nm)层164于基底结构上并填入开口160a及沟槽160b的中心部份。

接着，请参阅图4E，施以化学机械研磨法(CMP)210于基底结构，移除表面的O-TEOS层164，露出平坦的SiN层150与O-TEOS层164表面。

请参阅第4F图，实施一第二光刻制造工艺，包括形成一碳硬遮罩层(厚度约200nm)170于SiN层150上，形成一抗反射涂层(ARC，厚度约为50nm的氮氧化硅层)172于碳硬遮罩层170上，再形成图案化光阻层174于抗反射涂层172上，并定义出对应电容位置的开口175a和对准标记M0上方的开口175b。

请参阅图4G，以图案化光阻层174为遮罩，透过开口175a和175b向下刻蚀，例如以反应性离子刻蚀或等离子刻蚀，并过度刻蚀部分露出的TiN层162和SiN层150，再移除图案化光阻层174和碳硬遮罩层170。接着，实施湿刻蚀制造工艺将露出的O-TEOS层164a和164b移除，并将稳定层结构所露出的氧化硅层145a和145b移除，如图4H所示。于一实施例中，可于第一阶段利用氢氟酸缓冲刻蚀(BHF)溶液移除约400nm的氧化硅层，再以第二阶段利用稀释氢氟酸(DHF)溶液移除约100nm的氧化硅层。应理解的是，在周边区域100P处，环绕对准标记M0的沟槽因受到导电层(TiN)162的衬垫，因而在进行湿刻蚀步骤时，可避免刻蚀液由周边区域横向侵入阵列区域。更明确地说，在周边区域100P处的导电层(TiN)162可做为避免刻蚀液由周边区域横向侵入阵列区域的阻隔构造。

请参阅图4I，以化学气相沉积法(CVD)或原子层沉积法(ALD)顺应性地形成一高介电常数(high-k)介电层182于基底结构上，以化学气相沉积法(CVD)或原子层沉积法(ALD)顺应性地形成一导电层(例如TiN)184于high-k介电层182上。由导电层150、high-k介电层182、和导电层184构成电容堆迭构造。接着，以化学气相沉积法(CVD)顺应性地形成一金属层(例如钨)186于基底结构上并填入开口及沟槽的中心部份。

接着，形成一光阻层188于金属层(钨)186上，光阻层188遮蔽阵列区域100A的金属层(钨)186与露出周边区域100P的金属层(钨)186，形成对准标记M0上方的开口185。

请参阅图4J，移除光阻层188后，形成一介电层195于基底结构上，例如以等离子辅助化学气相沉积法(PECVD)形成四乙氧基硅酸盐(TEOS)层并填入对准标记M0上方的开口。接着再将介电层195平坦化，以利实施后续的制造工艺，例如半导体的后段制造工艺(BEOL)。应理解的是，由于此时对准标记M0上方是由透明的介电层(TEOS)195覆盖，因此在进行后续制造工艺时，例如进行上电极层的金属导线制造工艺(plate line，简称PL)制造工艺，可藉由直接对准对准标记M0增加制造工艺精度。

本发明所揭露的动态随机存取记忆(DRAM)装置的堆迭式电容的制造方法，其优点在于提供了稳定层结构以避免在进行模版刻蚀(mold etch)时造成电容杯体倾倒或崩塌。再者，为了后续制造工艺的对准需求，在移除对准标记M0上方的不透明稳定层结构时，增加了环绕的阻隔构造，能有效地避免刻蚀液由周边区域横向侵入阵列区域。并且，本发明提供光刻制造工艺中所需对准标记及其制作方法，不会造成后段制造工艺(BEOL)或上电极层(PL)无法对准及曝光。

本发明虽以各种实施例揭露如上，然其并非用以限定本发明的范围，任何所属技术领域中具有通常知识者，在不脱离本发明之精神和范围内，当可做些许的更动与润饰，因此本发明之保护范围当以权利要求所界定者为准。

Claims (12)

1.一种堆迭式电容的制造方法，其特征在于，所述的方法包括：

提供一基底具有一记忆胞阵列区域和一周边区域，其中所述记忆胞阵列区域包括多个电容堆迭的结构，所述周边区域具有一对准标记；

形成一第一介电层在所述的基底上；

形成一稳定堆迭层包括一氮化硅层和一氧化硅层在所述的第一介电层上；

形成一第二介电层在所述的稳定堆迭层上；

实施一第一图案化步骤以形成多个电容开口在记忆胞阵列区域及一沟槽环绕所述的对准标记；

顺应性地沉积一第一电极层在所述的基底上并填入所述多个电容开口与沟槽的内侧表面上；

沉积一第三介电层在所述的第一电极层上并覆盖整个基底上，并填满电容开口与沟槽的内部；

平坦化所述的第三介电层并移除所述的第二介电层表面上多余的第三介电层；

实施一第二图案化步骤将所述的第二介电层图案化，定义出一第一开口露出所述的电容开口的表面以及一第二开口露出所述的沟槽所环绕的区域；

依序移除所述的第一和第二开口所露出的所述的第三介电层和所述的稳定堆迭层的所述的氧化硅层部分；

顺应性地沉积一高介电常数介电层和一第二电极层在所述的基底上并填入所述多个电容开口与沟槽的内侧表面上；

沉积一金属层在所述的基底上并填满所述多个电容开口与沟槽的内部；

图案化所述的金属层露出所述的周边区域的一开口区域；

移除所述的周边区域的所述的开口区域下方的所述的稳定堆迭层和第一介电层，并露出所述的对准标记；以及

沉积一第五介电层在所述的基底上并填入所述的周边区域的所述的开口区域，并接着将所述的第五介电层平坦化。

2.如权利要求1所述的堆迭式电容的制造方法，其特征在于，所述的第一介电层及第五介电层包括一四乙氧基硅酸盐。

3.如权利要求1所述的堆迭式电容的制造方法，其特征在于，所述的第二介电层包括一氮化硅层。

4.如权利要求1所述的堆迭式电容的制造方法，其特征在于，所述的第一图案化步骤包括：

形成一碳硬遮罩层在所述的稳定堆迭层的所述的第二介电层上；

形成一抗反射涂层在所述的碳硬遮罩层上；以及

形成一图案化光阻层在所述的抗反射涂层上，由此定义出对应电容位置的多个开口在所述的记忆胞阵列区域和环绕所述的对准标记的一沟槽在所述的周边区域。

5.如权利要求1所述的堆迭式电容的制造方法，其特征在于，所述的第一电极层与第二电极层为一氮化钛层。

6.如权利要求1所述的堆迭式电容的制造方法，其特征在于，所述的第二图案化步骤包括：

形成一碳硬遮罩层在所述的第二介电层上；

形成一抗反射涂层在所述的碳硬遮罩层上；以及

形成一图案化光阻层在所述的抗反射涂层上，由此定义出对应电容位置的第一开口和对准标记上方的第二开口。

7.如权利要求1所述的堆迭式电容的制造方法，其特征在于，所述的依序移除所述的第一和第二开口所露出的所述的第三介电层和所述的稳定堆迭层的所述的氧化硅层部分包括一第一阶段利用氢氟酸缓冲刻蚀溶液移除一部分的所述的氧化硅层，再以第二阶段利用稀释氢氟酸溶液移除剩余部份的所述的氧化硅层。

8.一种埋入式栅极字元线DRAM装置的堆迭式电容结构，其特征在于，所述的电容结构包括：

一基底具有一记忆胞阵列区域和一周边区域，所述周边区域具有一对准标记；

一第一介电层设置在所述的基底上；

一稳定堆迭层设置在所述的第一介电层上；

一第二介电层在所述的稳定堆迭层上；以及

多个堆迭式电容结构设置在记忆胞阵列区域及一阻障结构环绕所述的对准标记设置在所述的周边区域；

其中在所述的周边区域的所述的对准标记上方与所述的阻障结构的内部为一透明的第三介电层。

9.如权利要求8所述的埋入式栅极字元线DRAM装置的堆迭式电容结构，其特征在于，所述的第一介电层包括一四乙氧基硅酸盐层。

10.如权利要求8所述的埋入式栅极字元线DRAM装置的堆迭式电容结构，其特征在于，所述的稳定堆迭层包括氮化硅层及氧化硅层。

11.如权利要求8所述的埋入式栅极字元线DRAM装置的堆迭式电容结构，其特征在于，所述的第二介电层一氮化硅层，连续地环绕所述的些堆迭式电容结构的开口。

12.如权利要求8所述的埋入式栅极字元线DRAM装置的堆迭式电容结构，其特征在于，所述的堆迭式电容结构包括一第一电极层、一高介电常数介电层和一第二电极层。

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