CN110277389A - 具有导电线的半导体结构以及停止层的制作方法 - Google Patents

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Abstract

本发明公开一种具有导电线的半导体结构以及停止层的制作方法，该停止层的制作方法包含提供一基底，基底划分为一存储器区和一周边电路区，二导电线设置在周边电路区，接着进行一原子层沉积制作工艺以形成一氮化硅层覆盖导电线，之后在形成氮化硅层后，形成一氮碳化硅层覆盖氮化硅层以作为一停止层。

Description

具有导电线的半导体结构以及停止层的制作方法
技术领域
本发明涉及一种停止层的制作方法，特别是涉及利用氮碳化硅作为蚀刻停止层的制作方法。
背景技术
动态随机存取存储器是一种主要的挥发性存储器，且是很多电子产品中不可或缺的关键元件。动态随机存取存储器由数目庞大的存储单元聚集形成一阵列区，用来存储数据，而每一存储单元则由一半导体晶体管与一电容串联组成。
电容位于存储器区内，而存储器区的旁边存在有周边电路区，周边电路区内包含有其他晶体管元件以及接触结构等。在制作存储器区的电容时，需先在存储器区和周边电路区上形成一介电层，之后在介电层里形成孔洞，再形成电容下电极于孔洞的侧壁和底部，之后介电层需移除，但在移除介电层时，由于周边电路区内的蚀刻停止层的覆盖率不佳，造成周边电路区内的元件在移除介电层时受到损坏。
发明内容
有鉴于此，如何解决上述停止层覆盖率不佳的问题，为本发明所欲解决的目标之一。
根据本发明的一优选实施例，一种具有导电线的半导体结构包含一基底划分为一存储器区和一周边电路区，一第一导电线设置于周边电路区，一氮化硅层覆盖第一导电线以及一氮碳化硅层覆盖并接触该氮化硅层。
根据本发明的另一优选实施例，一种停止层的制作方法，包含提供一基底，基底划分为一存储器区和一周边电路区，二导电线设置在周边电路区，接着进行一原子层沉积制作工艺以形成一氮化硅层覆盖导电线，之后在形成氮化硅层后，形成一氮碳化硅层覆盖氮化硅层以形成一停止层。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。
附图说明
图1至图9绘示的是具有导电线的半导体结构的制作方法的示意图。
主要元件符号说明
10 基底 12 第一晶体管
14 第一栅极 16 源极/漏极掺杂区
18 第二晶体管 20 第二栅极
22 源极/漏极掺杂区 24 介电层
26a 第一导电线 26b 第二导电线
26c 第三导电线 26d 第四导电线
26e 第五导电线 28a 第一间隙壁
28b 第二间隙壁 30 导电插塞
32 导电插塞 34 导电插塞
36 氮化硅层 38 氮碳化硅层
40 介电层 42 孔洞
44 电容下电极 46 电容介电层
48 电容上电极 50 掩模
52 电容结构 54 存储单元
56 介电层 58 接触结构
D1 间距 D2 间距
D3 间距 S 间距
A 存储器区 B 周边电路区
具体实施方式
图1至图9绘示的具有导电线的半导体结构的制作方法。如图1所示，首先提供一基底10，基底10划分为一存储器区A和一周边电路区B。在基底10的存储器区A中设置有一第一晶体管12，第一晶体管12包含有一第一栅极14和二源极/漏极掺杂区16位于第一栅极14两侧，一第二晶体管18设置于周边电路区B，第二晶体管18包含第二栅极20和二源极/漏极掺杂区22位于第二栅极20两侧。然后形成介电层24覆盖存储器区A和周边电路区B，接着形成第一导电线26a、第二导电线26b、第三导电线26c和第四导电线26d于周边电路区B的介电层24上，以及形成一第五导电线26e于存储器区A的介电层24上，介电层24可以为氧化硅、氮化硅和氮氧化硅等绝缘材料，在周边电路区B和在存储器区A内的导电线的数量可以随着不同需求而增减，在本实例中周边电路区B的导电线以四条为例，在存储器区A内的导电线以一条为例，各条导电线之间的间距可相同也可以不同，举例而言第二导电线26b和第三导电线26c之间的间距D1最大，第一导电线26a和第二导电线26b之间的间距D2次之，第三导电线26c和第四导电线26d之间的间距D3最小，接着在各条导电线两侧各自设置间隙壁，例如形成二个第一间隙壁28a分别位于第一导电线26a的两侧，二个第二间隙壁28b分别位于第二导电线26b的两侧，同样地在第三导电线26c、第四导电线26d和第五导电线26e的两侧也各自设置了间隙壁，由于第三导电线26c和第四导电线26d之间的间距D3最小，所以在第三导电线26c的间隙壁和在第四导电线26上的间隙壁会彼此连接在一起，也就是说，在第三导电线26c和第四导电线26d之间的介电层24被在第三导电线26c的间隙壁和在第四导电线26d上的间隙壁共同覆盖，第一间隙壁28a的其中之一和第二间隙壁28b的其中之一彼此相邻并且之间的间距S小于330纳米(nm)。值得注意的是间隙壁之间的间距S为230至330纳米(nm)时，特别适用本发明的后续将叙述的停止层的制作方法。因为此间距S容易发生停止层无法完全填满的情况，若是间隙壁之间的间距小于间距S，例如第三导电线26c和第四导电线26d上的间隙壁的情况，如前文所述，第三导电线26c和第四导电线26d之间的介电层24已被间隙壁覆盖，因此不需要停止层填入，若是间隙壁之间的间距大于间距S，如第二导电线26b和第三导电线26c上的间隙壁的情况，因为在第二导电线26b和第三导电线26c上的间隙壁彼此距离够远，不会影响到停止层的填入，所以可以选择性的采用本发明。然而当间隙壁之间的间距S为230至330纳米(nm)时，因为间隙壁28a和间隙壁28b之间没有连接，因此介电层24不会完全被间隙壁28a和间隙壁28b覆盖，但间隙壁28a和间隙壁28b之间的距离又近到会影响停止层填入间隙壁28a和间隙壁28b之间，所以当间隙壁之间的间距S时特别需要使用本发明的方法。
此外第一导电线26a、第二导电线26b、第三导电线26c、第四导电线26d和第五导电线26e彼此平行。另外，在形成介电层24之后，可以在第二晶体管18上方的介电层24内形成一导电插塞30，在源极/漏极掺杂区16上的介电层24内也形成各自形成导电插塞32和导电插塞34，第二导电线26b会和导电插塞30接触并且电连接，第五导电线26e会和导电插塞34接触并且电连接，导电插塞32可以为长条形，其延伸方向和第一栅极14的延伸方向平行，延伸出去的导电插塞32会和一位线(图未示)电连接。第一导电线26a、第二导电线26b、第三导电线26c、第四导电线26d和第五导电线26d可以为钨、铜或铝等导电材料。再者，虽然图中所示存储器区A中的第一晶体管12形成于介电层24中，在一些实施例中，第一晶体管12也可以埋设在基底10中，作为的埋入式字符线(buried wordline)。
如图2所示，进行一原子层沉积制作工艺(Atomic Layer Deposition,ALD)以形成一氮化硅层36覆盖顺应地覆盖第一导电线26a、第二导电线26b、第三导电线26c、第四导电线26d和第五导电线26e。形成氮化硅层36的操作温度约为500℃，此外在此特别采用原子层沉积制作工艺形成氮化硅层的原因是：若是以等离子体辅助化学气相沉积(PlasmaEnhanced Chemical Vapor Deposition,PECVD)所形成的氮化硅层36，其覆盖率不佳，尤其是在第一间隙壁28a和第二间隙壁28b之间的间距S会发生氮化硅层36覆盖不完全的情况，造成部分介电层24没有被氮化硅层36覆盖。但是用原子层沉积制作工艺所形成氮化硅层36，可以将第一导电线26a、第二导电线26b、第三导电线26c和第四导电线26d之间的介电层24都覆盖住，也就是填满第一导电线26a、第二导电线26b、第三导电线26c和第四导电线26d之间的所有间距。当间隙壁之间的间距S为230至330纳米(nm)时，氮化硅层36的厚度约为130至170纳米(nm)，较佳为130纳米，可确保氮化硅层36顺应地覆盖又不会使间距S处的氮化硅层36形成缝隙(seam)或孔洞(void)。
如图3所示，形成一氮碳化硅层38覆盖氮化硅层36，氮碳化硅层38的形成方式可以利用含碳等离子体处理，将部分的氮化硅层36转化而成氮碳化硅层38，含碳等离子体的操作温度需小于550℃，此外含碳等离子体所使用的前驱物可以为三甲基硅烷(trimethylsilane)、四甲基硅烷(tetramethyl silane)、甲烷(methane)或乙烷(Ethane)等含碳的气体，但不适合使用含氧的前驱物，此时氮碳化硅层38在后续制作工艺中将作为一停止层。此时，氮碳化硅层38和氮化硅层36共同填满第一间隙壁28a和第二间隙壁28b之间的间距S。氮碳化硅层38的厚度较佳大于40纳米，确保后续湿蚀刻制作工艺中，使用49％氢氟酸移除介电层以制作冠式电容(crown capacitor)时，发挥停止层的功能，阻挡酸性溶液侵蚀下方的介电层24。在一实施例中，氮化硅层36的厚度约为130至170纳米(nm)，氮碳化硅层38的厚度约为40至80纳米(nm)，氮碳化硅层38和氮化硅层36的厚度比值为1.6至4.2。
如图4所示，根据本发明的另一优选实施例，氮碳化硅层38是使用沉积制作工艺形成，例如利用化学气相沉积、物理气相沉积等沉积制作工艺形成，只要氮碳化硅层38氮化硅层36的厚度比值为1.6至4.2即可。在后续的制作工艺中以含碳等离子体处理而形成的氮碳化硅层38为例继续说明。
如图5所示，在基底10上形成一介电层40，介电层40可以为氮化硅、氧化硅、氮氧化硅或硼磷硅玻璃(Borophosphosilicate glass)等绝缘的材料，然后在存储器区A的介电层40中形成一孔洞42并且使得第五导电线26e由孔洞42曝露出来，之后形成一电容下电极44顺应的覆盖基底10和孔洞42的侧壁和底部，也就是说在孔洞42底部的电容下电极44接触了第五导电线26e，然后移除在孔洞42之外的电容下电极44。
如图6所示，进行一蚀刻制作工艺完全将介电层40移除，蚀刻制作工艺较佳为一湿蚀刻，值得注意的是在湿蚀刻时使用氮碳化硅层38为停止层，也就是说在湿蚀刻时，氮碳化硅层38不会被蚀刻，如此就可以保证在氮碳化硅层38下方的介电层24也不会被蚀刻。
如图7所示，依序形成一电容介电层46和一电容上电极48覆盖电容下电极44。电容上电极46和电容下电极44可以为铂、钨、氮化钨、氮化钛或是氮化钽等导电材料，此外电容上电极46可以为多层结构，例如包含有钨、多晶硅或金属氮化物的材料，再者在电容上电极46上可以另外形成有一保护层(图未示)，例如一氮化硅。如图8所示，形成一掩模50覆盖存储器区A内的电容上电极48，而在周边电路区B内的电容上电极48未被掩模覆盖，接着以氮碳化硅层38为停止层，移除未被掩模50覆盖的电容上电极48以及电容介电层46，在移除电容上电极48以及电容介电层46时，也是利用氮碳化硅层38作为蚀刻停止层。在移除周边电路区B内的电容上电极48和电容介电层46后，此时电容下电极44、以及在存储器区A的电容介电层46和电容上电极48共同组成一电容结构52，此外电容结构52和第一晶体管12共同组成一存储单元54，例如为一用于动态随机处理存储器的存储单元。
如图9所示，移除掩模50，然后形成一介电层56覆盖周边电路区B和存储器区A，介电层56可以为单层或是多层材料层，介电层56较佳为氮化硅、氮氧化硅、氮碳化硅或金属氧化物，此外本案实施例中所制作的介电层24、介电层40和介电层56可以利用化学气相沉积、物理气相沉积、等离子体辅助化学气相沉积、旋转涂布或原子层沉积等方式形成。然后在介电层56中形成一接触结构58，例如一导电插塞，接触结构56穿透介电层56并且接触和电连接第二导电线26b。
根据本发明的另一优选实施例，如图9所示，一种具有导电线的半导体结构，包含：一基底10划分为一存储器区A和一周边电路区B，基底10为一硅基底、一锗基底、一砷化镓基底、一硅锗基底、一磷化铟基底、一氮化镓基底或是一碳化硅基底。一第一晶体管12设置于存储器区A的基底10上，一第二晶体管18设置于周边电路区B的基底10上。第一晶体管12包含有一第一栅极14和二第一源极/漏极掺杂区16位于第一栅极14两侧，一第二晶体管18设置于周边电路区B，第二晶体管18包含第二栅极20和二源极/漏极掺杂区22位于第二栅极20两侧，一介电层24覆盖第一晶体管12和第二晶体管18，一第一导电线26a和一第二导电线26b设置于周边电路区B的介电层上24，一氮化硅层36覆盖第一导电线26a和第二导电线26b，一氮碳化硅层38覆盖并接触氮化硅层36，值得注意的是氮碳化硅层38和氮化硅层36的厚度比值为1.6至4.2。此外且第二导电线26b与第一导电线26a平行，二第一间隙壁28a分别位于第一导电线26a的两侧，二第二间隙壁28b分别位于第二导电线26b的两侧，其中第一间隙壁28a的其中之一和第二间隙壁28b的其中之一彼此相邻并且之间的间距S为130至170纳米(nm)。再者氮化硅层36和氮碳化硅层38共同填满间距S。再者，一第五导电线26e设置于存储器区A的介电层24上，第一导电线26a的顶面、第二导电线26b的顶面与第五导电线26e的顶面是共平面。
此外，一电容结构52设置于存储器区A并且电容结构52通过导电插塞34和第五导电线26e电连接第一晶体管12，第一晶体管12和电容结构52共同组成一存储单元54，例如为一用于动态随机处理存储器的存储单元，另外在周边电路区B设置有一接触结构58位于第二导电线26b之上、接触并电连接第二导电线26b，接触结构58可以为一导电插塞。
本发明特别利用原子层沉积制作工艺形成一氮化硅层36，使得氮化硅层36可以完全的填入130至170纳米(nm)大小的间距S，之后再利用含碳等离子体处理或是沉积制作工艺形成一氮碳化硅层38，此氮碳化硅层38在后续移除介电层40和掩模50可作为蚀刻停止层以保护导电线下方的介电层24。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (18)

1.一种具有导电线的半导体结构，其特征在于，包含：
基底，划分为存储器区和周边电路区；
第一导电线，设置于该周边电路区；
氮化硅层，覆盖该第一导电线；以及
氮碳化硅层，覆盖并接触该氮化硅层。
2.如权利要求1所述的具有导电线的半导体结构，其中该氮碳化硅层和该氮化硅层的厚度比值为1.6至4.2。
3.如权利要求1所述的具有导电线的半导体结构，其中该存储器区内包含有至少一存储单元，该存储单元至少包含有第一晶体管以及电容结构，该周边电路区包含有至少一第二晶体管。
4.如权利要求3所述的具有导电线的半导体结构，其中该第一导电线电连接该第二晶体管。
5.如权利要求3所述的具有导电线的半导体结构，另包含第三导电线，设置于该存储器区，该第三导电线电连接该第一晶体管与该电容结构。
6.如权利要求5所述的具有导电线的半导体结构，该第一导电线的顶面与该第三导电线的顶面是共平面。
7.如权利要求1所述的具有导电线的半导体结构，该周边电路区包含有至少一接触结构，该第一导电线电连接该接触结构。
8.如权利要求1所述的具有导电线的半导体结构，还包含第二导电线设置于该周边电路区，并且该第二导电线与该第一导电线平行，二第一间隙壁分别位于该第一导电线的两侧，二第二间隙壁分别位于该第二导电线的两侧，其中该二第一间隙壁的其中之一和该二第二间隙壁的其中之一彼此相邻并且之间的间距为130至170纳米(nm)。
9.如权利要求8所述的具有导电线的半导体结构，其中该氮化硅层和该氮碳化硅层共同填满该间距。
10.一种停止层的制作方法，其特征在于，包含：
提供一基底，该基底划分为一存储器区和一周边电路区，二导电线设置在该周边电路区；
进行一原子层沉积制作工艺以形成一氮化硅层覆盖该二导电线；以及
在形成该氮化硅层后，形成一氮碳化硅层覆盖该氮化硅层以作为一停止层。
11.如权利要求10所述的停止层的制作方法，其中该氮碳化硅层的形成方式为利用含碳等离子体处理，将部分的该氮化硅层转化而成该氮碳化硅层。
12.如权利要求10所述的停止层的制作方法，其中该氮碳化硅层的形成方式为利用沉积制作工艺形成。
13.如权利要求10所述的停止层的制作方法，另包含二间隙壁分别位于各该导电线的两侧壁，其中相邻的各该间隙壁之间的间距为130至170纳米(nm)。
14.如权利要求13所述的停止层的制作方法，其中该氮化硅层和该氮碳化硅层共同填满该间距。
15.如权利要求10所述的停止层的制作方法，其中该氮碳化硅层和该氮化硅层的厚度比值为1.6至4.2。
16.如权利要求10所述的停止层的制作方法，另包含：
在形成该氮化硅层后，形成一介电层覆盖该存储器区、该周边电路区和该氮碳化硅层；
形成一电容下电极于该介电层中；
在形成该电容下电极之后，以该停止层作为蚀刻停止层完全移除该介电层；以及
在形成该移除该介电层之后，形成一电容介电层和一电容上电极以完成一电容结构。
17.如权利要求10所述的导电线的制作方法，其中该存储器区内另包含有至少一存储单元，各该存储单元至少包含有一第一晶体管以及该电容结构，该周边电路区包含有至少一第二晶体管。
18.如权利要求10所述的导电线的制作方法，其中在形成该氮碳化硅层时，该操作温度小于550℃。
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