CN110299360A - 半导体结构及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体结构及其制作方法，其中该半导体结构包含基底；主动区域；元件绝缘区域，围绕主动区域；第一、第二位线结构，位于基底上；导电扩散区域，位于主动区域内，且介于第一、第二位线结构间；接触洞，位于第一、第二位线结构间，显露出部分导电扩散区域；埋入插塞层，设于接触洞内，直接接触导电扩散区域；及存储节点接触层，设于接触洞内的埋入插塞层上，其中存储节点接触层包含一向下凸出部，被埋入插塞层环绕，其中埋入插塞层具有一U形截面轮廓。

Description

半导体结构及其制作方法
技术领域
本发明涉及一种半导体结构，特别是涉及一种动态随机存取存储器结构及其制作方法。
背景技术
已知，提高半导体存储器元件的集成度有助于满足消费者对卓越性能和低廉价格的需求。对于半导体存储器元件而言，增加集成度是有必要性的。
目前，虽有各种研究增加半导体存储器元件的密度，然而，元件临界尺寸及线宽的缩小所造成诸多制作工艺上的困难仍需要被进一步的克服。
发明内容
本发明提出一种半导体结构及其制作方法，以解决现有存储的不足与缺点。
根据本发明一实施例，本发明提供一种半导体结构，包含一基底；一主动区域，位于基底上；一元件绝缘区域，围绕主动区域；一第一位线结构，位于基底上；一第二位线结构，平行且邻近第一位线结构，位于基底上；一导电扩散区域，位于主动区域内，且介于第一位线结构与第二位线结构之间；一接触洞，位于第一位线结构与第二位线结构之间，其中接触洞显露出部分的导电扩散区域；一埋入插塞层，设于接触洞内，并且直接接触导电扩散区域；以及一存储节点接触层，设于接触洞内的埋入插塞层上，其中存储节点接触层包含一向下凸出部，被埋入插塞层环绕，其中埋入插塞层具有一U形截面轮廓。
根据本发明一实施例，本发明提供一种制作半导体结构的方法。首先提供一基底，其上具有一主动区域、一元件绝缘区域，围绕所述主动区域、一第一位线结构、一第二位线结构，邻近所述第一位线结构、一导电扩散区域，位于所述主动区域内，且介于所述第一位线结构与所述第二位线结构之间。接着形成一接触洞，位于所述第一位线结构与所述第二位线结构之间，其中所述接触洞显露出部分的所述导电扩散区域。再沉积一插塞层，在所述接触洞内，并且于所述接触洞底部形成一孔洞。然后回蚀刻所述插塞层，直到所述孔洞被打开，如此形成一埋入插塞层，位于所述接触洞底部，其中所述埋入插塞层具有一U形截面轮廓。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。
附图说明
图1至图5为本发明一实施例所绘式的制作半导体结构的方法的剖面示意图；
图6为本发明另一实施例所绘示的存储器阵列区中接触结构放大剖面示意图；
图7为本发明另一实施例所绘示的存储器阵列区中接触结构放大剖面示意图。
主要元件符号说明
10 基底
11 位线
11a 第一位线结构
11b 第二位线结构
12 栅极结构
101a～101c 主动区域
102 元件绝缘区域
103 导电扩散区域
111 多晶硅层
112 钛金属层
113 氮化钛层
114 氮化钨层
115 钨金属层
116 介电盖层
120 衬垫层
122 接触洞
130 层间介电层
130a 上表面
140 插塞层
140a 埋入插塞层
142 孔洞
150 平坦化层
160 存储节点接触层
160a 向下凸出部
161 硅化金属层
162 钨金属层
172 间隙
201 存储器阵列区
202 周边电路区
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参阅图1至图5，其为依据本发明一实施例所绘式的制作半导体结构的方法的剖面示意图。如图1所示，首先提供一基底10，例如半导体基底。在图1中，基底10可被区分为存储器阵列区201及周边电路区202。在存储器阵列区201中，基底10上具有主动区域101a～101c、元件绝缘区域102，围绕所述主动区域101a～101c。
根据本发明实施例，在存储器阵列区201中的基底10上已形成有多条位线11，包括一第一位线结构11a、一第二位线结构11b，邻近所述第一位线结构11a。此外，在存储器阵列区201中的基底10还另包括一导电扩散区域103，位于主动区域101a内，且介于所述第一位线结构11a与所述第二位线结构11b之间。
根据本发明实施例，在周边电路区202内可以同时形成有栅极结构12，但不限于此。
根据本发明实施例，所述第一位线结构11a及所述第二位线结构11b具有一堆叠结构，例如由下到上依序包含一多晶硅层111、一钛金属层112、一氮化钛层113、一氮化钨层114、一钨金属层115及一介电盖层116。根据本发明实施例，介电盖层116可以包含氮化硅，但不限于此。
根据本发明实施例，在存储器阵列区201中的所述第一位线结构11a及所述第二位线结构11b上表面及侧壁上可以另包含有一衬垫层120。
根据本发明实施例，在存储器阵列区201中的所述第一位线结构11a及所述第二位线结构11b之间的层间介电层130已被去除，如此形成接触洞122。根据本发明实施例，接触洞122显露出部分的所述导电扩散区域103。在周边电路区202内，栅极结构12之间仍保有层间介电层130。
从图1中可看出，在靠近存储器阵列区201的周边电路区202内的层间介电层130上表面有出现浅碟现象。根据本发明实施例，可以包含硅氧层，但不限于此。
接着，全面沉积一插塞层140，例如，以化学气相沉积(CVD)制作工艺使插塞层140填入于所述接触洞122内，并且于所述接触洞122底部形成一孔洞142。根据本发明实施例，孔洞142的上缘可以低于第一位线结构11a及第二位线结构11b的钨金属层115的底面。根据本发明实施例，插塞层140可以包含磷掺杂多晶硅。
根据本发明实施例，随后，可以在插塞层140上沉积一平坦化层150，例如，平坦化层150可以是一有机介电层。此时，第一位线结构11a及第二位线结构11b的介电盖层116的厚度约为1100埃左右。
如图2所示，接着，进行第一次回蚀刻制作工艺，以约略相同的蚀刻速率蚀刻平坦化层150及插塞层140，直到显露出第一位线结构11a及第二位线结构11b上的衬垫层120。此时，在周边电路区202内的层间介电层130上表面仍有部分残留的插塞层140。
如图3所示，接着进行第二次的回蚀刻制作工艺，以约略相同的蚀刻速率蚀刻衬垫层120、第一位线结构11a及第二位线结构11b的介电盖层116、在周边电路区202内的层间介电层130上表面的插塞层140，及层间介电层130。在蚀刻停止时，第一位线结构11a及第二位线结构11b的介电盖层116的剩余厚度约为800埃左右。
从图3可看出，此时，原先在周边电路区202内的层间介电层130上表面的浅碟现象已经被消除，而呈现出平坦的上表面130a。
如图4所示，接着，进行插塞层140的凹入蚀刻，选择性的蚀刻掉部分的插塞层140，直到所述孔洞142被打开，如此形成一埋入插塞层140a，位于所述接触洞122底部。埋入插塞层140a具有一U形截面轮廓。
根据本发明实施例，埋入插塞层140a的位置低于第一位线结构11a及第二位线结构11b的钨金属层115。根据本发明实施例，埋入插塞层140a直接接触导电扩散区域103。根据本发明实施例，埋入插塞层140a的上缘约略与第一位线结构11a及第二位线结构11b的多晶硅层111上缘齐平。此时，第一位线结构11a及第二位线结构11b的介电盖层116的剩余厚度约为700埃左右。
如图5所示，接着，在接触洞122内的埋入插塞层140a上形成一存储节点接触层160。例如，形成存储节点接触层160的方法包括于接触洞122内形成一硅化金属层161；以及于硅化金属层161上形成一钨金属层162。存储节点接触层160填入埋入插塞层140a的U形截面轮廓，形成一向下凸出部160a，被埋入插塞层140a环绕。
请参阅图6，其为依据本发明另一实施例所绘示的存储器阵列区201中接触结构放大剖面示意图。如图6所示，在埋入插塞层140a与硅化金属层161之间可以形成一间隙172。
结构上，如图5或图6所示，本发明半导体结构，包含一基底10；一主动区域101a、101b，位于基底10上；一元件绝缘区域102，围绕主动区域101a、101b；一第一位线结构11a，位于基底10上；一第二位线结构11b，平行且邻近第一位线结构11a，位于基底10上；一导电扩散区域103，位于主动区域101a、101b内，且介于第一位线结构11a与第二位线结构11b之间；一接触洞122，位于第一位线结构11a与第二位线结构11b之间，其中接触洞122显露出部分的导电扩散区域103；一埋入插塞层140a，设于接触洞122内，并且直接接触导电扩散区域103；以及一存储节点接触层160，设于接触洞122内的埋入插塞层140a上，其中存储节点接触层160包含一向下凸出部160a，被埋入插塞层140a环绕，其中埋入插塞层140a具有一U形截面轮廓。
请参阅图7，其为依据本发明另一实施例所绘示的存储器阵列区201中接触结构放大剖面示意图。图7所示结构与图6的结构的差异在于，图7所示结构于存储节点接触层160填入后，不会形成向下凸出部160a，而在埋入插塞层140a与存储节点接触层160之间可以形成孔洞142。此外，图7所示结构中，硅化金属层161形成在埋入插塞层140a的上端面，可以延伸至部分侧壁，但不会形成在U形截面轮廓最底部。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体结构，其特征在于，包含：
基底；
主动区域，位于所述基底上；
元件绝缘区域，围绕所述主动区域；
第一位线结构，位于所述基底上；
第二位线结构，平行且邻近所述第一位线结构，位于所述基底上；
导电扩散区域，位于所述主动区域内，且介于所述第一位线结构与所述第二位线结构之间；
接触洞，位于所述第一位线结构与所述第二位线结构之间，其中所述接触洞显露出部分的所述导电扩散区域；
埋入插塞层，设于所述接触洞内，并且直接接触所述导电扩散区域；以及
存储节点接触层，设于所述接触洞内的所述埋入插塞层上，其中所述存储节点接触层包含一向下凸出部，被所述埋入插塞层环绕，其中所述埋入插塞层具有一U形截面轮廓。
2.如权利要求1所述的半导体结构，其中所述第一位线结构及所述第二位线结构具有堆叠结构，包含多晶硅层及钨金属层，设于所述多晶硅层上。
3.如权利要求2所述的半导体结构，其中所述堆叠结构另包含氮化钨层，设于所述多晶硅层与所述钨金属层之间。
4.如权利要求1所述的半导体结构，其中所述存储节点接触层包含硅化金属层及钨金属层。
5.如权利要求1所述的半导体结构，其中所述埋入插塞层包含磷掺杂多晶硅。
6.如权利要求4所述的半导体结构，其中所述埋入插塞层与所述硅化金属层之间具有一间隙。
7.一种制作半导体结构的方法，其特征在于，包含：
提供一基底，其上具有主动区域、元件绝缘区域，围绕所述主动区域、第一位线结构、第二位线结构，邻近所述第一位线结构、导电扩散区域，位于所述主动区域内，且介于所述第一位线结构与所述第二位线结构之间；
形成一接触洞，位于所述第一位线结构与所述第二位线结构之间，其中所述接触洞显露出部分的所述导电扩散区域；
沉积一插塞层，在所述接触洞内，并且于所述接触洞底部形成一孔洞；以及
回蚀刻所述插塞层，直到所述孔洞被打开，如此形成一埋入插塞层，位于所述接触洞底部，其中所述埋入插塞层具有一U形截面轮廓。
8.如权利要求7所述的方法，其中另包含：
在所述接触洞内形成一硅化金属层；以及
在该硅化金属层上形成一钨金属层。
9.如权利要求8所述的方法，其中另包含：
在所述埋入插塞层与所述硅化金属层之间形成一间隙。
10.如权利要求7所述的方法，其中所述第一位线结构及所述第二位线结构具有堆叠结构，包含多晶硅层及钨金属层，设于所述多晶硅层上。
11.如权利要求10所述的方法，其中所述堆叠结构另包含钛金属层，设于所述多晶硅层与所述钨金属层之间。
12.如权利要求11所述的方法，其中所述堆叠结构另包含氮化钛层，设于所述钛金属层与所述钨金属层之间。
13.如权利要求12所述的方法，其中所述堆叠结构另包含氮化钨层，设于所述氮化钛层与所述钨金属层之间。
14.如权利要求7所述的方法，其中所述存储节点接触层包含硅化金属层及钨金属层。
15.一种半导体结构，其特征在于，包含：
基底；
主动区域，位于所述基底上；
元件绝缘区域，围绕所述主动区域；
第一位线结构，位于所述基底上；
第二位线结构，平行且邻近所述第一位线结构，位于所述基底上；
导电扩散区域，位于所述主动区域内，且介于所述第一位线结构与所述第二位线结构之间；
接触洞，位于所述第一位线结构与所述第二位线结构之间，其中所述接触洞显露出部分的所述导电扩散区域；
埋入插塞层，设于所述接触洞内，并且直接接触所述导电扩散区域，其中所述埋入插塞层具有一U形截面轮廓；以及
存储节点接触层，设于所述接触洞内的所述埋入插塞层上，其中所述存储节点接触层与所述埋入插塞层的所述U形截面轮廓之间构成一孔洞。
16.如权利要求15所述的半导体结构，其中所述第一位线结构及所述第二位线结构具有堆叠结构，包含多晶硅层及钨金属层，设于所述多晶硅层上。
17.如权利要求16所述的半导体结构，其中所述堆叠结构另包含氮化钨层，设于所述多晶硅层与所述钨金属层之间。
18.如权利要求15所述的半导体结构，其中所述存储节点接触层包含一硅化金属层及一钨金属层。
19.如权利要求18所述的半导体结构，其中所述硅化金属层形成在所述埋入插塞层的一上端面。
20.如权利要求15所述的半导体结构，其中所述埋入插塞层包含磷掺杂多晶硅。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111640753A (zh) * 2020-01-21 2020-09-08 福建省晋华集成电路有限公司 存储器及其形成方法
CN113097209A (zh) * 2021-03-29 2021-07-09 长鑫存储技术有限公司 半导体结构及半导体结构制作方法
CN114078780A (zh) * 2020-08-21 2022-02-22 长鑫存储技术有限公司 半导体结构及其制作方法
CN114078780B (zh) * 2020-08-21 2024-06-07 长鑫存储技术有限公司 半导体结构及其制作方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113496954B (zh) * 2020-04-08 2023-08-29 长鑫存储技术有限公司 存储器的形成方法及存储器
CN111463208B (zh) * 2020-04-29 2021-10-26 福建省晋华集成电路有限公司 存储器及其形成方法
KR20220014387A (ko) * 2020-07-24 2022-02-07 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070155150A1 (en) * 2005-12-29 2007-07-05 Si-Youn Kim Method of forming a semiconductor device having an etch stop layer and related device
CN101409288A (zh) * 2007-10-09 2009-04-15 海力士半导体有限公司 具有接触稳定性的半导体器件及其制造方法
US20090212370A1 (en) * 2008-02-21 2009-08-27 Kabushiki Kaisha Toshiba Semiconductor device having insulated gate field effect transistors and method of fabricating the same
KR20100076548A (ko) * 2008-12-26 2010-07-06 주식회사 하이닉스반도체 반도체 장치 제조방법
CN102760683A (zh) * 2011-04-27 2012-10-31 海力士半导体有限公司 具有包括空气间隙的间隔体的半导体器件的制造方法
CN102769030A (zh) * 2011-05-03 2012-11-07 爱思开海力士有限公司 半导体器件及其制造方法
US20130049209A1 (en) * 2011-08-29 2013-02-28 Seung-Jin Yeom Semiconductor device with damascene bit line and method for manufacturing the same
US20130093093A1 (en) * 2011-10-12 2013-04-18 Nam-Yeal Lee Semiconductor device with damascene bit line and method for fabricating the same
US20130264621A1 (en) * 2012-04-04 2013-10-10 Elpida Memory, Inc. Semiconductor device having fin-shaped field effect transistor and manufacturing method thereof
US20140110851A1 (en) * 2012-10-23 2014-04-24 Samsung Electronics Co., Ltd. Semiconductor Device
CN104103578A (zh) * 2013-04-08 2014-10-15 爱思开海力士有限公司 具有气隙的半导体器件及其制造方法
US20150061134A1 (en) * 2013-08-30 2015-03-05 Eun-Ok Lee Semiconductor devices including air gap spacers and methods of manufacturing the same
US20160163594A1 (en) * 2012-12-26 2016-06-09 SK Hynix Inc. Method for forming void-free polysilicon and method for fabricating semiconductor device using the same
CN107275283A (zh) * 2012-10-18 2017-10-20 三星电子株式会社 半导体器件及其制造方法
CN107369686A (zh) * 2016-05-11 2017-11-21 美光科技公司 半导体存储器元件及其制作方法
CN107706179A (zh) * 2016-08-08 2018-02-16 三星电子株式会社 半导体存储器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4870908B2 (ja) * 2004-01-23 2012-02-08 エルピーダメモリ株式会社 半導体装置の製造方法
KR101169167B1 (ko) * 2010-10-25 2012-07-30 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
KR102033496B1 (ko) * 2013-07-12 2019-10-17 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102046987B1 (ko) 2013-08-30 2019-11-20 삼성전자 주식회사 반도체 소자 및 그 제조방법
KR20150031672A (ko) * 2013-09-16 2015-03-25 삼성전자주식회사 반도체 소자의 제조 방법
KR102185661B1 (ko) 2014-02-07 2020-12-02 삼성전자주식회사 비트 라인 구조체 및 스토리지 컨택 플러그를 포함하는 반도체 소자
KR102352232B1 (ko) 2015-06-15 2022-01-17 삼성전자주식회사 콘택 구조체들을 갖는 반도체 소자의 제조 방법
KR102421592B1 (ko) 2015-11-03 2022-07-18 삼성전자주식회사 반도체 소자 및 그 제조 방법

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070155150A1 (en) * 2005-12-29 2007-07-05 Si-Youn Kim Method of forming a semiconductor device having an etch stop layer and related device
CN101409288A (zh) * 2007-10-09 2009-04-15 海力士半导体有限公司 具有接触稳定性的半导体器件及其制造方法
US20090212370A1 (en) * 2008-02-21 2009-08-27 Kabushiki Kaisha Toshiba Semiconductor device having insulated gate field effect transistors and method of fabricating the same
KR20100076548A (ko) * 2008-12-26 2010-07-06 주식회사 하이닉스반도체 반도체 장치 제조방법
CN102760683A (zh) * 2011-04-27 2012-10-31 海力士半导体有限公司 具有包括空气间隙的间隔体的半导体器件的制造方法
US20120276711A1 (en) * 2011-04-27 2012-11-01 Hynix Semiconductor Inc. Method for manufacturing semiconductor device having spacer with air gap
CN102769030A (zh) * 2011-05-03 2012-11-07 爱思开海力士有限公司 半导体器件及其制造方法
CN102969317A (zh) * 2011-08-29 2013-03-13 海力士半导体有限公司 具有镶嵌位线的半导体器件及其制造方法
US20130049209A1 (en) * 2011-08-29 2013-02-28 Seung-Jin Yeom Semiconductor device with damascene bit line and method for manufacturing the same
US20130093093A1 (en) * 2011-10-12 2013-04-18 Nam-Yeal Lee Semiconductor device with damascene bit line and method for fabricating the same
US20130264621A1 (en) * 2012-04-04 2013-10-10 Elpida Memory, Inc. Semiconductor device having fin-shaped field effect transistor and manufacturing method thereof
CN107275283A (zh) * 2012-10-18 2017-10-20 三星电子株式会社 半导体器件及其制造方法
US20140110851A1 (en) * 2012-10-23 2014-04-24 Samsung Electronics Co., Ltd. Semiconductor Device
US20160163594A1 (en) * 2012-12-26 2016-06-09 SK Hynix Inc. Method for forming void-free polysilicon and method for fabricating semiconductor device using the same
CN104103578A (zh) * 2013-04-08 2014-10-15 爱思开海力士有限公司 具有气隙的半导体器件及其制造方法
US20150061134A1 (en) * 2013-08-30 2015-03-05 Eun-Ok Lee Semiconductor devices including air gap spacers and methods of manufacturing the same
CN107369686A (zh) * 2016-05-11 2017-11-21 美光科技公司 半导体存储器元件及其制作方法
CN107706179A (zh) * 2016-08-08 2018-02-16 三星电子株式会社 半导体存储器件

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111640753A (zh) * 2020-01-21 2020-09-08 福建省晋华集成电路有限公司 存储器及其形成方法
CN111640753B (zh) * 2020-01-21 2021-12-17 福建省晋华集成电路有限公司 存储器及其形成方法
CN114078780A (zh) * 2020-08-21 2022-02-22 长鑫存储技术有限公司 半导体结构及其制作方法
WO2022037273A1 (zh) * 2020-08-21 2022-02-24 长鑫存储技术有限公司 半导体结构及其制作方法
CN114078780B (zh) * 2020-08-21 2024-06-07 长鑫存储技术有限公司 半导体结构及其制作方法
CN113097209A (zh) * 2021-03-29 2021-07-09 长鑫存储技术有限公司 半导体结构及半导体结构制作方法
CN113097209B (zh) * 2021-03-29 2022-07-08 长鑫存储技术有限公司 半导体结构及半导体结构制作方法

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