CN114520195A - 半导体结构的制造方法及半导体结构 - Google Patents

半导体结构的制造方法及半导体结构 Download PDF

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Abstract

本发明实施例提供一种半导体结构的制造方法及半导体结构，制造方法包括：提供基底，在所述基底上形成依次层叠的第一隔离层、第一稳定层、第二隔离层及第二稳定层；形成贯穿所述第一隔离层、所述第一稳定层、所述第二隔离层及所述第二稳定层的通孔，在所述通孔的侧壁及底部形成下电极；去除部分厚度的所述第二稳定层，露出部分所述下电极；在露出的所述下电极侧壁形成掩膜层，且相邻所述下电极侧壁的所述掩膜层相抵接；以所述掩膜层为掩膜，刻蚀所述第二稳定层，形成第一开口。本发明实施例能够简化生产工艺，提高电容的质量。

Description

半导体结构的制造方法及半导体结构
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构的制造方法及半导体结构。
背景技术
半导体结构中的存储器是用来存储程序和各种数据信息的记忆部件，随机存储器分为静态随机存储器和动态随机存储器。动态随机存储器通常包括电容以及与电容连接的晶体管，电容用来存储代表存储信息的电荷，晶体管是控制电容器的电荷流入和释放的开关。
随着存储器工艺节点的不断缩小，电容的制造工艺越来越复杂，其质量也有待提高。
发明内容
本发明实施例解决的技术问题为提供一种半导体结构的制造方法及半导体结构，以简化电容的制造工艺，提高电容的质量。
为解决上述问题，本发明实施例提供一种半导体结构的制造方法，包括：一种半导体结构的制造方法，其特征在于，包括：提供基底，在所述基底上形成依次层叠的第一隔离层、第一稳定层、第二隔离层及第二稳定层；形成贯穿所述第一隔离层、所述第一稳定层、所述第二隔离层及所述第二稳定层的通孔，在所述通孔的侧壁及底部形成下电极；去除部分厚度的所述第二稳定层，露出部分所述下电极；在露出的所述下电极侧壁形成掩膜层，且相邻所述下电极侧壁的所述掩膜层相抵接；以所述掩膜层为掩膜，刻蚀所述第二稳定层，形成第一开口。
另外，去除部分厚度的所述第二稳定层后，还包括步骤：形成填充满所述通孔的填充层；所述填充层为单层结构；且所述填充层与所述掩膜层在同一工艺步骤中形成。
另外，形成所述填充层及所述掩膜层的步骤包括：在所述通孔内、露出的所述下电极的侧壁及所述第二稳定层的表面形成初始填充层；去除位于所述第二稳定层表面的部分所述初始填充层，形成位于所述通孔内的所述填充层，以及位于所述下电极侧壁的所述掩膜层。
另外，去除部分厚度的所述第二稳定层后，还包括步骤：形成填充满所述通孔的填充层；所述填充层为双层结构，包括第一介质层和第一上电极，所述第一介质层覆盖所述下电极内壁及底部，所述第一上电极覆盖所述第一介质层的表面；且所述填充层与所述掩膜层在同一工艺步骤中形成。
另外，形成所述填充层及所述掩膜层的步骤包括：在所述下电极的侧壁、内壁及底部，以及所述第二稳定层表面形成初始第一介质层，去除位于所述第二稳定层表面的所述初始第一介质层；在所述初始第一介质层表面形成初始第一上电极；去除部分所述初始第一上电极，形成位于所述通孔内的第一上电极以及位于所述下电极侧壁的第一掩膜层，所述第一上电极的顶面与所述第一掩膜层的顶面及所述初始第一介质层的顶面齐平；去除部分所述初始第一介质层，形成位于所述第一上电极与所述下电极之间的第一介质层，以及紧贴所述下电极侧壁的第二掩膜层；所述第一介质层的顶面与所述第二掩膜层的顶面、所述下电极的顶面齐平，且低于所述第一掩膜层的顶面及所述第一上电极的顶面；所述第一掩膜层及所述第二掩膜层构成所述掩膜层，所述第一上电极及所述第一介质层构成所述填充层。
另外，形成所述第一开口后，还包括步骤：去除所述第二隔离层；去除所述第二隔离层后，以所述掩膜层为掩膜刻蚀所述第一稳定层，形成第二开口；形成所述第二开口后，去除所述第一隔离层。
另外，去除所述第一隔离层后，在所述下电极的侧壁及及所述填充层的顶部形成第二介质层，形成所述第二介质层后，在所述第二介质层的表面形成第二上电极。
另外，形成所述第二上电极后，还包括步骤：去除高于所述第一上电极顶面的所述第二介质层，露出所述第一上电极，在所述第一上电极及所述第二上电极上形成第三上电极，所述第一上电极及所述第二上电极通过所述第三上电极电连接。
本发明实施例还提供一种半导体结构，包括：基底，位于所述基底上的分立的第一稳定层及第二稳定层，所述第一稳定层位于靠近所述基底的一层，所述第二稳定层位于远离所述基底的一层；贯穿所述第一稳定层及所述第二稳定层的下电极，所述下电极的底面紧贴所述基底；位于所述下电极侧壁的掩膜层，所述掩膜层还位于所述第二稳定层上，且相邻所述下电极侧壁的所述掩膜层相抵接。
另外，半导体结构还包括：位于所述下电极内的填充层，所述填充层为单层结构。
另外，半导体结构还包括：位于所述下电极内的填充层，所述填充层为双层结构，包括第一介质层及第一上电极，所述第一介质层覆盖所述下电极内壁及底部，所述第一上电极覆盖所述第一介质层的表面。
另外，半导体结构还包括：第二介质层和第二上电极，所述第二介质层位于所述下电极的侧壁，所述第二上电极覆盖所述第二介质层表面。
另外，半导体结构还包括：第三上电极，所述第三介质层位于所述第一上电极和所述第二上电极上，所述第三上电极将所述第二上电极和所述第一上电极电连接。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：本发明实施例在露出的下电极侧壁形成掩膜层，且相邻下电极侧壁的掩膜层相抵接；以掩膜层为掩膜，刻蚀第二稳定层，形成第一开口；进而简化第一开口的形成工艺，降低生产成本；另外，由于避免刻蚀下电极，下电极不容易发生坍塌的问题，因此，整个电容的稳定性更好。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为一种半导体结构的立体图；
图2为图1的俯视图；
图3-图14为本发明第一实施例提供的半导体结构的制造方法中各步骤对应的结构示意图；
图15-图22为本发明第二实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，电容的制造工艺越来越复杂，其质量也有待提高。
参考图1及图2，图1为一种半导体结构的示意图，图2为图1的俯视图，半导体结构包括：依次层叠的第一隔离层301、第一稳定层302、第二隔离层304以及第二稳定层305，贯穿第一隔离层301、第一稳定层302、第二隔离层304以及第二稳定层305的下电极306。
经分析发现：为避免下电极306倾斜或坍塌，通常会在形成下电极306之前形成第一稳定层302及第二稳定层305；形成下电极306后，需要对第一稳定层302及第二稳定层305进行刻蚀形成开口307，以去除第一隔离层301及第二隔离层304，并在下电极306的侧壁形成介质层及上电极；通常会刻蚀三个相邻的下电极306之间的第二稳定层305以及部分下电极306，从而形成开口307；由于存储器的工艺节点不断缩小，下电极306之间的距离越来越近，在曝光时容易出现对位不准的问题，因此通常以双重图形化的工艺形成开口307，但双重图形化的工艺较为复杂、成本较高。
为解决上述问题，本发明实施提供一种半导体结构的制造方法，包括：去除部分厚度的第二稳定层，在露出的下电极侧壁形成掩膜层，且相邻下电极侧壁的掩膜层相抵接；以掩膜层为掩膜，刻蚀第二稳定层，形成第一开口。因此，本发明实施例避免使用双重图形化的工艺形成第一开口，能够简化工艺，降低生产成本；另外，由于避免刻蚀下电极，下电极不容易发生坍塌的问题，因此，整个电容的稳定性更好。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
本发明第一实施例提供一种半导体结构的制造方法。图3-图14为本发明第一实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。
参考图3，提供基底100，在基底100上形成依次层叠的第一隔离层101、第一稳定层102、第二隔离层103及第二稳定层104。
基底100的包括硅、锗等半导体材料或绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上层锗化硅(SiGeOI)以及绝缘体上层锗(GeOI)等绝缘材料。
基底100内具有电容接触层110。本实施例中，电容接触层110的数量为多个，且多个电容接触层110可以呈六方排布，用于电连接存储器的阵列晶体管。
第一稳定层102及第二稳定层104用于支撑后续形成的下电极，避免下电极发生倾斜或坍塌。第一稳定层102及第二稳定层104的材料包括氮化硅或碳氮化硅。本实施例中，第一稳定层102及第二稳定层104的材料相同，在其他实施例中，第一稳定层及第二稳定层的材料可以不同。由于后续需要去除部分厚度的第二稳定层104，因此，为保证第二稳定层104能够起到对下电极的加固作用，第二稳定层104的厚度可以大于第一稳定层102的厚度。
第一隔离层101及第二隔离层103在后续形成上电极、介质层等结构的过程会被去除。第一隔离层101及第二隔离层103的材料为硼磷硅玻璃。本实施例中，第一隔离层101及第二隔离层103的材料相同，在其他实施例中，第一隔离层及第二隔离层的材料可以不同。
参考图4-图5，图4为图5沿着A-A1方向的局部剖视图，形成贯穿第一隔离层101、第一稳定层102、第二隔离层103及第二稳定层104的通孔105。
通孔105暴露出电容接触层110，通孔105为后续形成下电极及填充层提供空间。
具体地，每一通孔105位于相应的电容接触层110的正上方。本实施例中，通孔105暴露出电容接触层110的整个表面，从而能够增加电容接触层110与后续形成的下电极之间的接触面积，进而减小接触电阻。在其他实施例中，通孔105也可以只暴露出电容接触层110的部分表面。
参考图6-图7，图6为图7沿着A-A1方向的局部剖视图，在通孔105的侧壁及底部形成下电极106。下电极106与电容接触层110电连接。下电极106的材料包括氮化钛或钛。
本实施例中，通过原子层沉积工艺形成下电极106。
参考图8，去除部分厚度的第二稳定层104，露出部分下电极106。可以通过湿法刻蚀或干法刻蚀的方法去除部分厚度的第二稳定层104。
参考图9-图11，图10为图11沿着A-A1方向的局部剖视图，形成填充满通孔105的填充层107；在露出的下电极106侧壁形成掩膜层108，且相邻下电极106侧壁的掩膜层108相抵接。
本实施例中，填充层107为单层结构，即下电极106的内壁不会形成介质层及上电极，最终形成的电容为柱状电容。柱状电容较为牢固，相应的，可以增加柱状电容的深宽比，进而提高柱状电容可容纳的电荷量。需要注意的是，也可以在形成下电极106时直接填充满通孔105，此时则不需要再另外形成填充层107即可形成柱状电容。
填充层107的材料包括多晶硅或锗硅。多晶硅或者锗硅的填充速率比氮化钛的填充速率更快、强度更高；因此以多晶硅或者锗硅为材料形成填充层107能够提高生产效率、降低生产成本，还可以提高电容的强度，从而提高电容的质量。
掩膜层108用于后续形成第一开口，且掩膜层108能够保护下电极106不被刻蚀，从而保证下电极106的稳定性。
本实施例中，填充层107与掩膜层108在同一工艺步骤中形成。在同一工艺步骤中形成填充层107与掩膜层108能够简化生产工艺，降低生产成本。可以理解的是，在其他实施例中，填充层与掩膜层也可在不同的工艺步骤中形成。
掩膜层108的材料包括多晶硅或锗硅。
以下将对填充层107及掩膜层108的形成步骤进行具体说明：
参考图9，在通孔105内(参考图8)、露出的下电极106的侧壁及第二稳定层104的表面形成初始填充层107a。
初始填充层107a还可以覆盖下电极106的顶面。
本实施例中，通过化学气相沉积工艺形成初始填充层107a，化学气相沉积工艺的速率较快，能够提高生产效率。在其他实施例中，也可以采用原子层沉积工艺或物理气相沉积技术。
参考图10-图11，图10为图11沿着A-A1方向的局部剖视图。去除位于第二稳定层104表面的部分初始填充层107a(参考图9)，以及高于下电极106顶面的部分初始填充层107a，形成位于通孔105(参考图8)内的填充层107，以及位于下电极106侧壁的掩膜层108。
本实施例中，填充层107与掩膜层108在同一工艺步骤中形成。填充层107填充满通孔105，且填充层107的顶面与下电极106的顶面齐平。
本实施例中，采用干法刻蚀形成填充层107与掩膜层108，在其他实施例中，也可以采用湿法刻蚀。
进一步参考图10，每一掩膜层108环绕下电极106，且呈圆筒状。相邻下电极106侧壁的掩膜层108相抵接。本实施例中，掩膜层108为六方排列，即每一掩膜层108与另外六个掩膜层108相抵接。以两两相互抵接的三个掩膜层108为例，这三个掩膜层108围成一个封闭区域，即该封闭区域被掩膜层108暴露出来，与该封闭区域正对的第二稳定层104及第一稳定层102后续将会被刻蚀，从而形成第一开口及第二开口。
本实施例中，相邻掩膜层108相抵接，如此，以掩膜层108为掩膜刻蚀第一稳定层102及第二稳定层104后，第一稳定层102及第二稳定层104能够形成完整的网状结构。
参考图12-图13，图12为图13沿着A-A1方向的局部剖视图，以掩膜层108为掩膜，刻蚀第二稳定层104，形成第一开口109。本实施例中，采用干法刻蚀形成第一开口109。
本实施例中，由于掩膜层108为六方排列，第一开口109也为六方排列；在其他实施例中，掩膜层及第一开口也可以四方排列。
形成第一开口109后，还包括步骤：去除第二隔离层103(参考图10)；去除第二隔离层103后，以掩膜层108为掩膜刻蚀第一稳定层102，形成第二开口116；形成第二开口116后，去除第一隔离层101(参考图10)。本实施例中，采用湿法刻蚀去除第一隔离层101及第二隔离层103。
第二开口116与第一开口109正对。
参考图14，在下电极106的侧壁及填充层107的顶面形成介质层112。本实施例中，介质层112还位于被第一开口109暴露的第一稳定层102的表面，还位于被第二开口116暴露的第二稳定层104的表面，还位于掩膜层108的顶面。
介质层112的材料为高介电常数材料。介电常数越大，可容纳的电荷量就越多。本实施例中介质层112的材料为氧化锆，在其他实施例中，介质层的材料可以为氧化铝。
本实施例中，通过原子层沉积工艺形成介质层112。原子层沉积工艺形成的介质层112的厚度更为均匀。
形成介质层112后，在介质层112的表面形成上电极111。本实施例中，形成上电极111为紧贴介质层112的薄膜，通过原子层沉积工艺形成上电极111。在其他实施中，也可以通过化学气相沉积形成上电极，上电极填充满相邻下电极之间的区域，且覆盖介质层的表面。
本实施例中，上电极111、介质层112与下电极106构成柱状电容。
综上所述，本发明第一实施例通过形成位于下电极106侧壁的掩膜层108，以掩膜层108为掩膜刻蚀第一稳定层104，形成第一开口109，从而降低工艺难度，降低生产成本。另外，掩膜层108与填充层107同时形成，能够简化生产工艺，提高生产效率。另外，填充层107为单层结构，即电容为柱状电容，其稳定性更好、强度更大。
本发明第二实施例提供一种半导体结构的制造方法，本发明第二实施例与第一实施例大致相同，主要区别包括：本实施例的填充层为双层结构，包括第一介质层及第一上电极；掩膜层与填充层同时形成。第二实施例与第一实施相同或相似的部分请参考第一实施例，在此不再赘述。图15-图20为本实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。
以下将结合附图进行具体说明。
参考图15，提供基底200，在基底200上形成依次层叠的第一隔离层201、第一稳定层202、第二隔离层203及第二稳定层204；形成贯穿第一隔离层201、第一稳定层202、第二隔离层203及第二稳定层204的通孔205，在通孔205的侧壁及底部形成下电极206；去除部分厚度的第二稳定层204，露出部分下电极206。
上述步骤的具体说明请参考第一实施例，在此不再赘述。
参考图15-图18，形成填充满通孔205的填充层218，在露出的下电极206侧壁形成掩膜层217，且相邻下电极206侧壁的掩膜层217相抵接。
本实施例中，填充层218为双层结构，包括第一介质层213和第一上电极207。第一介质层213覆盖下电极206内壁及底部，第一上电极207覆盖第一介质层213的表面。即，本实施例中的电容为杯状电容，杯状电容能够充分利用下电极206的内壁及侧壁，从而提高可存储的电荷量。
第一介质层213的材料为高介电常数材料，比如可以为氧化铝或氧化锆。
第一上电极207的材料为导电材料，比如可以为氮化钛、钛或多晶硅。填充层218与掩膜层217在同一工艺步骤中形成，能够简化生产工艺，降低生产成本。
以下将对填充层218与掩膜层217的形成步骤进行具体说明：
参考图15，在下电极206的侧壁、内壁及底部，以及第二稳定层204的表面形成初始第一介质层213a。本实施例中，初始第一介质层213a还覆盖下电极206的顶面。
本实施例中，通过原子层沉积工艺形成初始第一介质层213a。
参考图16，在初始第一介质层表面213a形成初始第一上电极207a。本实施例中，部分初始第一上电极207a还填充满通孔205(参考图15)，部分初始第一上电极207a还位于第二隔离层204上，部分初始第一上电极207a还位于下电极206侧壁，部分初始第一上电极207a还覆盖初始第一介质层213a顶面。
本实施例中，通过化学气相沉积工艺形成初始第一上电极207a，化学气相沉积工艺的速率较快，能够提高生产效率。在其他实施例中，也可以采用原子层沉积工艺或物理气相沉积技术。
参考图17，去除部分初始第一上电极207a(参考图16)，形成位于通孔205(参考图15)内的第一上电极207以及位于下电极206侧壁的第一掩膜层208。
即第一掩膜层208与上电极207在同一工艺步骤中形成。
本实施例中，去除位于第二隔离层204上的部分初始第一上电极207a(参考图16)，还去除高于初始第一介质层213a顶面的初始第一上电极207a。
第一上电极207的顶面与第一掩膜层208的顶面及初始第一介质层213a的顶面齐平。
本实施例中，采用干法刻蚀形成第一上电极207与第一掩膜层208，在其他实施例中，也可以采用湿法刻蚀。
参考图18，去除部分初始第一介质层213a(参考图17)，形成位于第一上电极207与下电极206之间的第一介质层213，以及紧贴下电极206侧壁的第二掩膜层212。
即第一上电极207及第二掩膜层212在同一工艺步骤中形成。
本实施例中，去除了高于下电极206顶面的初始第一介质层213a(参考图17)，以及位于第二隔离层204上的部分初始第一介质层213a。
第一介质层213的顶面与第二掩膜层212的顶面、下电极206的顶面齐平，且低于第一掩膜层208的顶面及第一上电极207的顶面。第一上电极207的顶面较高的主要原因包括：后续会形成覆盖下电极206侧壁的第二介质层以及覆盖第二介质层的第二上电极；第一上电极207高于下电极206及第一介质层213的顶面，在后续的工艺步骤中，更易实现第二上电极与第一上电极207的电连接。
本实施例中，部分第二掩膜层212还位于第一掩膜层208与下电极206之间，部分第二掩膜层212还覆盖第一掩膜层208底部。
第一掩膜层208及第二掩膜层212构成掩膜层217，第一上电极207及第一介质层213构成填充层218。
本实施例中，采用干法刻蚀形成第一介质层213与第二掩膜层212，在其他实施例中，也可以采用湿法刻蚀。
参考图19，以掩膜层217为掩膜，即以第一掩膜层208和第二掩膜层212为掩膜刻蚀第二稳定层204，形成第一开口209；形成第一开口209后，去除第二隔离层203(参考图18)；去除第二隔离层203后，以掩膜层217为掩膜刻蚀第一稳定层202，形成第二开口216；形成第二开口216后，去除第一隔离层201(参考图18)。
本实施例中，以干法刻蚀的工艺刻蚀第二稳定层204及第一稳定层202，以湿法刻蚀的工艺去除第二隔离层203及第一隔离层201。
参考图20，在下电极206的侧壁及填充层218的顶面形成第二介质层214。本实施例中，第二介质层214还位于被第一开口209(参考图19)暴露的第一稳定层202的表面，位于被第二开口216(参考图19)暴露的第二稳定层204的表面，还位于掩膜层217的表面。
由于第二介质层214位于第一介质层213的顶面，因此，第二介质层214与第一介质层213相连，共同构成电容的介质层。
本实施例中，第二介质层214的材料与第一介质层213的材料相同。在其他实施例中，第二介质层的材料也可以与第一介质层的材料不同。
参考图21，在第二介质层214的表面形成第二上电极215，且第二上电极215还填充满相邻下电极215之间的区域。本实施例中，通过化学气相沉积工艺形成第二上电极215。在其他实施例中，也可通过原子层沉积工艺形成第二上电极，第二上电极为紧贴第二介质层的薄膜。
值得注意的是，此时，第二上电极215与第一上电极207还是相互孤立的，并未形成一个完整的上电极，因此，后续需要将第二上电极215及第一上电极207电连接。
参考图22，去除高于第一上电极207顶面的第二介质层214，露出第一上电极207。本实施例中，由于部分第二上电极215还高于第二介质层214的顶面，因此，还需去除高于第二介质层214的顶面的第二上电极215，以暴露出第一上电极207。
在第一上电极207及第二上电极215上形成第三上电极219，第三上电极219将第一上电极207和第二上电极215电连接；第一上电极207、第二上电极215和第三上电极219共同构成电容的电极。
本实施例中，第三上电极219还位于掩膜层217上。
本实施例中，第三上电极219与第一上电极207及第二上电极215的材料相同，在其他实施例中，第三上电极与第一上电极及第二上电极的材料也可以不相同。
本实施例中，通过化学机械研磨去除高于第一上电极207顶面的第二介质层214及第二上电极215。通过化学气相沉积工艺形成第三上电极219。
本实施例中，下电极206、第一介质层213、第二介质层214、第一上电极207、第二上电极215以及第三上电极219构成杯状电容。
综上所述，本实施例中，填充层208为双层结构，即电容为杯状电容，下电极206的内壁及侧壁都可以得到利用，从而提高电容可存储的电荷量。另外，在下电极206的侧壁形成掩膜层217，并以掩膜层217为掩膜刻蚀第二稳定层204形成第一开口209，能够降低工艺难度，提高电容的质量；另外，第一掩膜层208与第一介质层213在同一工艺步骤中形成，第二掩膜层212与第一上电极207在同一工艺步骤中形成，能够简化生产工艺，降低生产成本。
本发明第三实施例提供一种半导体结构，包括：基底，位于基底上的分立的第一稳定层及第二稳定层，第一稳定层位于靠近基底的一层，第二稳定层位于远离基底的一层；贯穿第一稳定层及第二稳定层的下电极，下电极的底面紧贴基底；位于下电极侧壁的掩膜层，掩膜层还位于第二稳定层上，且相邻下电极侧壁的掩膜层相抵接；第二稳定层具有被掩膜层暴露的第一开口。本实施例中的半导体结构可以采用第一实施例或第二实施例的半导体结构的制造方法进行制造。图14及图22为本实施例提供的半导体结构的示意图。
以下将结合附图进行具体说明。
本实施例中，半导体结构包括电容。
具体地，参考图14，在本实施例中，基底100中具有电容接触层110，下电极106与电容接触层110电连接。
下电极106的侧壁具有掩膜层108，即下电极106未经刻蚀，其本身不具有开口，因此，下电极106更为牢固，质量较好。
半导体结构还包括位于下电极106内的填充层107，即填充层107覆盖下电极106的内壁和底部。填充层107为单层结构，即电容为柱状电容。柱状电容具有较高的强度，不易发生坍塌或倾斜，电容的质量较好。
填充层107与掩膜层108的材料相同，包括多晶硅或锗硅，多晶硅及锗硅的强度较高，能够提高电容的牢固性和稳定性。
在其他实施例中，参考图22，半导体结构还包括位于下电极206内的填充层218，即填充层218覆盖下电极206的内壁和底部。填充层218为双层结构，包括第一介质层213及第一上电极207，第一介质层213覆盖下电极206内壁及底部，第一上电极207覆盖第一介质层213的表面。即，电容为杯状电容，杯状电容能够利用下电极206的侧壁及内部，提高可存储的电荷量。
还包括：第二介质层214和第二上电极215，第二介质层214位于下电极206的侧壁，第二上电极215覆盖第二介质层214表面。
还包括：第三上电极219，第三上电极219位于第一上电极207和第二上电极215上，第三上电极219将第二上电极215和第一上电极207电连接，第一上电极207、第二上电极215和第三上电极219共同构成上电极。
下电极206的侧壁具有掩膜层217，即下电极206未经刻蚀，其本身不具有开口，因此，下电极206更为牢固，质量较好。
综上所述，本实施例中，柱状电容具有较大的强度，杯状电容可容纳较多的电荷量；另外，柱状电容及杯状电容的下电极不具有刻蚀形成的开口，下电极的稳定性更好。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (13)

1.一种半导体结构的制造方法，其特征在于，包括：
提供基底，在所述基底上形成依次层叠的第一隔离层、第一稳定层、第二隔离层及第二稳定层；
形成贯穿所述第一隔离层、所述第一稳定层、所述第二隔离层及所述第二稳定层的通孔，在所述通孔的侧壁及底部形成下电极；
去除部分厚度的所述第二稳定层，露出部分所述下电极；
在露出的所述下电极侧壁形成掩膜层，且相邻所述下电极侧壁的所述掩膜层相抵接；
以所述掩膜层为掩膜，刻蚀所述第二稳定层，形成第一开口。
2.根据权利要求1所述的半导体结构的制造方法，其特征在于，去除部分厚度的所述第二稳定层后，还包括步骤：形成填充满所述通孔的填充层；所述填充层为单层结构；且所述填充层与所述掩膜层在同一工艺步骤中形成。
3.根据权利要求2所述的半导体结构的制造方法，其特征在于，形成所述填充层及所述掩膜层的步骤包括：在所述通孔内、露出的所述下电极的侧壁及所述第二稳定层的表面形成初始填充层；去除位于所述第二稳定层表面的部分所述初始填充层，形成位于所述通孔内的所述填充层，以及位于所述下电极侧壁的所述掩膜层。
4.根据权利要求1所述的半导体结构的制造方法，其特征在于，去除部分厚度的所述第二稳定层后，还包括步骤：形成填充满所述通孔的填充层；所述填充层为双层结构，包括第一介质层和第一上电极，所述第一介质层覆盖所述下电极内壁及底部，所述第一上电极覆盖所述第一介质层的表面；且所述填充层与所述掩膜层在同一工艺步骤中形成。
5.根据权利要求4所述的半导体结构的制造方法，其特征在于，形成所述填充层及所述掩膜层的步骤包括：在所述下电极的侧壁、内壁及底部，以及所述第二稳定层表面形成初始第一介质层；在所述初始第一介质层表面形成初始第一上电极；去除部分所述初始第一上电极，形成位于所述通孔内的第一上电极以及位于所述下电极侧壁的第一掩膜层，所述第一上电极的顶面与所述第一掩膜层的顶面及所述初始第一介质层的顶面齐平；去除部分所述初始第一介质层，形成位于所述第一上电极与所述下电极之间的第一介质层，以及紧贴所述下电极侧壁的第二掩膜层；所述第一介质层的顶面与所述第二掩膜层的顶面、所述下电极的顶面齐平，且低于所述第一掩膜层的顶面及所述第一上电极的顶面；所述第一掩膜层及所述第二掩膜层构成所述掩膜层，所述第一上电极及所述第一介质层构成所述填充层。
6.根据权利要求4所述的半导体结构的制造方法，其特征在于，形成所述第一开口后，还包括步骤：去除所述第二隔离层；去除所述第二隔离层后，以所述掩膜层为掩膜刻蚀所述第一稳定层，形成第二开口；形成所述第二开口后，去除所述第一隔离层。
7.根据权利要求6所述的半导体结构的制造方法，其特征在于，去除所述第一隔离层后，在所述下电极的侧壁及所述填充层的顶部形成第二介质层，形成所述第二介质层后，在所述第二介质层的表面形成第二上电极。
8.根据权利要求7所述的半导体结构的制造方法，其特征在于，形成所述第二上电极后，还包括步骤：去除高于所述第一上电极顶面的所述第二介质层，露出所述第一上电极，在所述第一上电极及所述第二上电极上形成第三上电极，所述第一上电极及所述第二上电极通过所述第三上电极电连接。
9.一种半导体结构，其特征在于，包括：
基底，
位于所述基底上的分立的第一稳定层及第二稳定层，所述第一稳定层位于靠近所述基底的一层，所述第二稳定层位于远离所述基底的一层；
贯穿所述第一稳定层及所述第二稳定层的下电极，所述下电极的底面紧贴所述基底；
位于所述下电极侧壁的掩膜层，所述掩膜层还位于所述第二稳定层上，且相邻所述下电极侧壁的所述掩膜层相抵接。
10.根据权利要求9所述的半导体结构，其特征在于，还包括，位于所述下电极内的填充层，所述填充层为单层结构。
11.根据权利要求9所述的半导体结构，其特征在于，位于所述下电极内的填充层，所述填充层为双层结构，包括第一介质层及第一上电极，所述第一介质层覆盖所述下电极内壁及底部，所述第一上电极覆盖所述第一介质层的表面。
12.根据权利要求11所述的半导体结构，其特征在于，还包括：第二介质层和第二上电极，所述第二介质层位于所述下电极的侧壁，所述第二上电极覆盖所述第二介质层表面。
13.根据权利要求12所述的半导体结构，其特征在于，还包括：第三上电极，所述第三上电极位于所述第一上电极和所述第二上电极上，所述第三上电极将所述第二上电极和所述第一上电极电连接。
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