JP3306889B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に、半導体基板にヴィアホール（via hol
e）を有する半導体装置の製造方法に関するものであ
る。
法に関し、特に、半導体基板にヴィアホール（via hol
e）を有する半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】半導体装置の製造において、製造プロセ
スを終了した半導体基板を個々のチップに分割する方法
としては、従来より種々の方法が用いられている。この
うち、ＧａＡｓ基板などのもろい半導体基板を個々のチ
ップに分割する場合には、半導体基板をスクライブライ
ンに沿ってけがいた後、この半導体基板をその直径方向
に引き延ばすことによりへき開を起こさせる、いわゆる
延伸スクライブ法が従来より用いられている。
スを終了した半導体基板を個々のチップに分割する方法
としては、従来より種々の方法が用いられている。この
うち、ＧａＡｓ基板などのもろい半導体基板を個々のチ
ップに分割する場合には、半導体基板をスクライブライ
ンに沿ってけがいた後、この半導体基板をその直径方向
に引き延ばすことによりへき開を起こさせる、いわゆる
延伸スクライブ法が従来より用いられている。
【０００３】ところで、半導体装置のうちには、半導体
基板にこれを貫通するヴィアホールを形成するものがあ
り、モノリシックマイクロ波集積回路（ＭＭＩＣ）はそ
の一例である。このようなヴィアホールが形成されたＭ
ＭＩＣ製造用の半導体基板を上述の延伸スクライブ法に
よって個々のチップに分割する場合に従来用いられてい
る方法を図３に示す。
基板にこれを貫通するヴィアホールを形成するものがあ
り、モノリシックマイクロ波集積回路（ＭＭＩＣ）はそ
の一例である。このようなヴィアホールが形成されたＭ
ＭＩＣ製造用の半導体基板を上述の延伸スクライブ法に
よって個々のチップに分割する場合に従来用いられてい
る方法を図３に示す。
【０００４】この従来の方法においては、図３Ａに示す
ように、半導体基板１０１の表側の主面（以下「表面」
という）に能動素子としてのＦＥＴ１０２、受動素子と
しての金属−絶縁体−金属（ＭＩＭ）キャパシタ１０
３、表面接地電極１０４、絶縁膜１０５などを形成した
後、この半導体基板１０１をその裏側の主面（以下「裏
面」という）から所定の厚さ（例えば、１００μｍ程
度）にラッピングする。次に、この半導体基板１０１の
裏面全面にマスク層１０６を形成した後、このマスク層
１０６を、形成すべきヴィアホールに対応した形状にパ
ターニングし、このマスク層１０６を用いて半導体基板
１０１をエッチングすることにより、この半導体基板１
０１を貫通したヴィアホール１０７を形成する。
ように、半導体基板１０１の表側の主面（以下「表面」
という）に能動素子としてのＦＥＴ１０２、受動素子と
しての金属−絶縁体−金属（ＭＩＭ）キャパシタ１０
３、表面接地電極１０４、絶縁膜１０５などを形成した
後、この半導体基板１０１をその裏側の主面（以下「裏
面」という）から所定の厚さ（例えば、１００μｍ程
度）にラッピングする。次に、この半導体基板１０１の
裏面全面にマスク層１０６を形成した後、このマスク層
１０６を、形成すべきヴィアホールに対応した形状にパ
ターニングし、このマスク層１０６を用いて半導体基板
１０１をエッチングすることにより、この半導体基板１
０１を貫通したヴィアホール１０７を形成する。
【０００５】次に、マスク層１０６を除去した後、図３
Ｂに示すように、半導体基板１０１の裏面全面に薄い金
属層１０８を形成する。次に、この金属層１０８のうち
スクライブライン１０９に対応する部分のみをレジスト
１１０で覆った後、この金属層１０８を下地として電解
メッキを行うことにより、レジスト１１０で覆われた部
分を除いた金属層１０８の全面に厚い導電層１１１を形
成する。この導電層１１１と金属層１０８とが裏面接地
電極を形成する。この裏面接地電極と、上述のＦＥＴ１
０２、ＭＩＭキャパシタ１０３などを接続するストリッ
プ線路との間に導波路が形成されている。また、この裏
面接地電極は、ヴィアホール１０７を介して表面接地電
極１０４と接続されている。次に、レジスト１１０を除
去した後、図３Ｃに示すように、半導体基板１０１の表
面をスクライブライン１０９に沿ってけがいてスクライ
ブ溝（スクライブトレンチ）１１２を形成する。この
後、半導体基板１０１をその直径方向に延伸することに
よってへき開を起こさせ、個々のチップに分割する。
Ｂに示すように、半導体基板１０１の裏面全面に薄い金
属層１０８を形成する。次に、この金属層１０８のうち
スクライブライン１０９に対応する部分のみをレジスト
１１０で覆った後、この金属層１０８を下地として電解
メッキを行うことにより、レジスト１１０で覆われた部
分を除いた金属層１０８の全面に厚い導電層１１１を形
成する。この導電層１１１と金属層１０８とが裏面接地
電極を形成する。この裏面接地電極と、上述のＦＥＴ１
０２、ＭＩＭキャパシタ１０３などを接続するストリッ
プ線路との間に導波路が形成されている。また、この裏
面接地電極は、ヴィアホール１０７を介して表面接地電
極１０４と接続されている。次に、レジスト１１０を除
去した後、図３Ｃに示すように、半導体基板１０１の表
面をスクライブライン１０９に沿ってけがいてスクライ
ブ溝（スクライブトレンチ）１１２を形成する。この
後、半導体基板１０１をその直径方向に延伸することに
よってへき開を起こさせ、個々のチップに分割する。
【０００６】
【発明が解決しようとする課題】上述の従来の方法によ
る半導体基板１０１の延伸スクライブにおいては、半導
体基板１０１を刃でけがくときに加わる圧力や延伸時に
生じる応力によって、ヴィアホール１０７を通る亀裂が
半導体基板１０１に発生し、チップの破壊が生じてしま
うことがあるという問題があった。
る半導体基板１０１の延伸スクライブにおいては、半導
体基板１０１を刃でけがくときに加わる圧力や延伸時に
生じる応力によって、ヴィアホール１０７を通る亀裂が
半導体基板１０１に発生し、チップの破壊が生じてしま
うことがあるという問題があった。
【０００７】従って、この発明の目的は、工程を増やす
ことなく、ヴィアホールを有する半導体基板を延伸スク
ライブ法によって個々のチップに分割する際にチップが
破壊するのを防止することができる半導体装置の製造方
法を提供することにある。
ことなく、ヴィアホールを有する半導体基板を延伸スク
ライブ法によって個々のチップに分割する際にチップが
破壊するのを防止することができる半導体装置の製造方
法を提供することにある。
【０００８】
【課題を解決するための手段】本発明者の検討によれ
ば、上述の従来の方法による半導体基板１０１の延伸ス
クライブにおいてヴィアホール１０７を通る亀裂が半導
体基板１０１に発生するのは、けがきや延伸により生じ
る応力が、スクライブ溝１１２よりもヴィアホール１０
７の近傍に多く集中するためである。この問題を解決す
るために、半導体基板１０１を深くけがいてスクライブ
溝１１２を深く形成することが考えられるが、半導体基
板１０１を破壊せずに機械的にけがくことのできる深さ
には限界があるので、このように半導体基板１０１を深
くけがくことにより延伸スクライブの際のチップの破壊
を防止することは困難である。
ば、上述の従来の方法による半導体基板１０１の延伸ス
クライブにおいてヴィアホール１０７を通る亀裂が半導
体基板１０１に発生するのは、けがきや延伸により生じ
る応力が、スクライブ溝１１２よりもヴィアホール１０
７の近傍に多く集中するためである。この問題を解決す
るために、半導体基板１０１を深くけがいてスクライブ
溝１１２を深く形成することが考えられるが、半導体基
板１０１を破壊せずに機械的にけがくことのできる深さ
には限界があるので、このように半導体基板１０１を深
くけがくことにより延伸スクライブの際のチップの破壊
を防止することは困難である。
【０００９】本発明者は、上述の従来の方法の問題点
は、延伸スクライブの際に生じる応力を集中させる場所
を機械的なけがきにより形成された浅いスクライブ溝１
１２としているため、このスクライブ溝１１２の部分の
半導体基板１０１が、この半導体基板１０１を貫通して
形成されたヴィアホール１０７の部分に比べて十分な力
学的弱さを有していないことにあることに着目し、これ
に基づいて鋭意検討を行った結果、この発明を案出する
に至った。
は、延伸スクライブの際に生じる応力を集中させる場所
を機械的なけがきにより形成された浅いスクライブ溝１
１２としているため、このスクライブ溝１１２の部分の
半導体基板１０１が、この半導体基板１０１を貫通して
形成されたヴィアホール１０７の部分に比べて十分な力
学的弱さを有していないことにあることに着目し、これ
に基づいて鋭意検討を行った結果、この発明を案出する
に至った。
【００１０】すなわち、上記目的を達成するために、こ
の発明は、半導体基板（１）にヴィアホール（７）を有
する半導体装置の製造方法において、反応性イオンエッ
チングにより半導体基板（１）にヴィアホール（７）を
形成する際に半導体基板（１）のスクライブ領域（８）
に溝（９）を形成する工程と、溝（９）が形成された半
導体基板（１）を延伸して個々のチップに分割する工程
とを有するものである。
の発明は、半導体基板（１）にヴィアホール（７）を有
する半導体装置の製造方法において、反応性イオンエッ
チングにより半導体基板（１）にヴィアホール（７）を
形成する際に半導体基板（１）のスクライブ領域（８）
に溝（９）を形成する工程と、溝（９）が形成された半
導体基板（１）を延伸して個々のチップに分割する工程
とを有するものである。
【００１１】
【作用】上述のように構成されたこの発明の半導体装置
の製造方法によれば、反応性イオンエッチングにより半
導体基板（１）にヴィアホール（７）を形成する際に半
導体基板（１）のスクライブ領域（８）に十分に深い溝
（９）を容易に形成することができるため、この溝
（９）の部分の半導体基板（１）がヴィアホール（７）
の部分に比べて十分な力学的弱さを有するようにするこ
とができる。これによって、半導体基板（１）の延伸ス
クライブを行う際にヴィアホール（７）の近傍に生じる
応力を緩和することができることにより、ヴィアホール
（７）を通る亀裂が半導体基板（１）に発生してチップ
が破壊するのを防止することができる。また、ヴィアホ
ール（７）を形成する際に溝（９）を形成しているの
で、この溝（９）を形成するために新たに工程を追加す
る必要はない。
の製造方法によれば、反応性イオンエッチングにより半
導体基板（１）にヴィアホール（７）を形成する際に半
導体基板（１）のスクライブ領域（８）に十分に深い溝
（９）を容易に形成することができるため、この溝
（９）の部分の半導体基板（１）がヴィアホール（７）
の部分に比べて十分な力学的弱さを有するようにするこ
とができる。これによって、半導体基板（１）の延伸ス
クライブを行う際にヴィアホール（７）の近傍に生じる
応力を緩和することができることにより、ヴィアホール
（７）を通る亀裂が半導体基板（１）に発生してチップ
が破壊するのを防止することができる。また、ヴィアホ
ール（７）を形成する際に溝（９）を形成しているの
で、この溝（９）を形成するために新たに工程を追加す
る必要はない。
【００１２】
【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。図１はこの発明の一実施例による
ＭＭＩＣの製造方法を工程順に示す断面図である。
照しながら説明する。図１はこの発明の一実施例による
ＭＭＩＣの製造方法を工程順に示す断面図である。
【００１３】この実施例によるＭＭＩＣの製造方法にお
いては、図１Ａに示すように、半導体基板１の表面に能
動素子としてのＦＥＴ２、受動素子としてのＭＩＭキャ
パシタ３、表面接地電極４、絶縁膜５などを形成した
後、この半導体基板１をその裏面から所定の厚さ（例え
ば、１００μｍ程度）にラッピングする。次に、この半
導体基板１の裏面全面にマスク層６を形成する。ここま
での工程は、上述の従来のＭＭＩＣの製造方法と同様で
ある。この後、このマスク層６を、形成すべきヴィアホ
ール及びスクライブ溝に対応した形状にパターニング
し、このマスク層６を用いて半導体基板１をエッチング
することにより、半導体基板１を貫通したヴィアホール
７を形成すると同時に、半導体基板１の裏面のスクライ
ブライン８に対応する部分にスクライブ溝９を形成す
る。このスクライブ溝９は、このスクライブ溝９の部分
の半導体基板１がヴィアホール７の部分に比べて十分な
力学的弱さを有するように十分に深く形成する。
いては、図１Ａに示すように、半導体基板１の表面に能
動素子としてのＦＥＴ２、受動素子としてのＭＩＭキャ
パシタ３、表面接地電極４、絶縁膜５などを形成した
後、この半導体基板１をその裏面から所定の厚さ（例え
ば、１００μｍ程度）にラッピングする。次に、この半
導体基板１の裏面全面にマスク層６を形成する。ここま
での工程は、上述の従来のＭＭＩＣの製造方法と同様で
ある。この後、このマスク層６を、形成すべきヴィアホ
ール及びスクライブ溝に対応した形状にパターニング
し、このマスク層６を用いて半導体基板１をエッチング
することにより、半導体基板１を貫通したヴィアホール
７を形成すると同時に、半導体基板１の裏面のスクライ
ブライン８に対応する部分にスクライブ溝９を形成す
る。このスクライブ溝９は、このスクライブ溝９の部分
の半導体基板１がヴィアホール７の部分に比べて十分な
力学的弱さを有するように十分に深く形成する。
【００１４】次に、マスク層６を除去した後、図１Ｂに
示すように、半導体基板１の裏面全面に薄い金属層１０
を形成する。次に、この金属層１０のうちスクライブラ
イン８に対応する部分のみをレジスト１１で覆った後、
この金属層１０を下地として電解メッキを行うことによ
り、レジスト１１で覆われた部分を除いた金属層１０の
全面に厚い導電層１２を形成する。この導電層１２と金
属層１０とが裏面接地電極を形成する。この裏面接地電
極と、上述のＦＥＴ２、ＭＩＭキャパシタ３などを接続
するストリップ線路との間に導波路が形成されている。
また、この裏面接地電極は、ヴィアホール７を介して表
面接地電極４と接続されている。この後、半導体基板１
をその直径方向に延伸することによってへき開を起こさ
せ、個々のチップに分割する。
示すように、半導体基板１の裏面全面に薄い金属層１０
を形成する。次に、この金属層１０のうちスクライブラ
イン８に対応する部分のみをレジスト１１で覆った後、
この金属層１０を下地として電解メッキを行うことによ
り、レジスト１１で覆われた部分を除いた金属層１０の
全面に厚い導電層１２を形成する。この導電層１２と金
属層１０とが裏面接地電極を形成する。この裏面接地電
極と、上述のＦＥＴ２、ＭＩＭキャパシタ３などを接続
するストリップ線路との間に導波路が形成されている。
また、この裏面接地電極は、ヴィアホール７を介して表
面接地電極４と接続されている。この後、半導体基板１
をその直径方向に延伸することによってへき開を起こさ
せ、個々のチップに分割する。
【００１５】上述のように、この実施例においては、ヴ
ィアホール７は半導体基板１を貫通して形成する必要が
あるのに対して、スクライブ溝９は、このスクライブ溝
９の部分の半導体基板１がヴィアホール７の部分に比べ
て十分な力学的弱さを有するような深さとする必要があ
る。このために、これらのヴィアホール７及びスクライ
ブ溝９を形成するためのエッチングは、エッチング速度
がパターン幅に依存する性質があるエッチング法により
行われる。ここでは、その一例として、反応性イオンエ
ッチング（ＲＩＥ）法によりエッチングを行う場合につ
いて説明する。なお、半導体基板は（１００）面方位の
半絶縁性ＧａＡｓ基板、ＲＩＥの反応ガスはＣＣｌ2 Ｆ
2 １００％、エッチングマスクとして用いられるマスク
層の材料はニッケル（Ｎｉ）であるとする。
ィアホール７は半導体基板１を貫通して形成する必要が
あるのに対して、スクライブ溝９は、このスクライブ溝
９の部分の半導体基板１がヴィアホール７の部分に比べ
て十分な力学的弱さを有するような深さとする必要があ
る。このために、これらのヴィアホール７及びスクライ
ブ溝９を形成するためのエッチングは、エッチング速度
がパターン幅に依存する性質があるエッチング法により
行われる。ここでは、その一例として、反応性イオンエ
ッチング（ＲＩＥ）法によりエッチングを行う場合につ
いて説明する。なお、半導体基板は（１００）面方位の
半絶縁性ＧａＡｓ基板、ＲＩＥの反応ガスはＣＣｌ2 Ｆ
2 １００％、エッチングマスクとして用いられるマスク
層の材料はニッケル（Ｎｉ）であるとする。
【００１６】図２は、（１００）面方位の半絶縁性Ｇａ
Ａｓ基板を反応ガスとしてＣＣｌ2 Ｆ2 を用いたＲＩＥ
法によりエッチングした場合におけるエッチング深さ
（溝の深さに対応する）とパターン幅（溝の幅に対応す
る）との関係を示す。ただし、ＣＣｌ2 Ｆ2 のガス流量
は１２ｓｃｃｍ、圧力は１４ｍＴｏｒｒ、ＲＦ電力密度
は０．１６Ｗ／ｃｍ2 である。図３中の３組の曲線は、
それぞれエッチング時間が３０分、１００分及び２９０
分の場合に測定された結果を示す。また、各組の曲線の
白丸及び黒丸の点は、それぞれ、半絶縁性ＧａＡｓ基板
を補強用のガラス板に張り付けてＲＩＥ法によるエッチ
ングを行った場合及び半絶縁性GaAs基板をガラス板に張
り付けずにそのままでＲＩＥ法によるエッチングを行っ
た場合に測定されたデータを示す。
Ａｓ基板を反応ガスとしてＣＣｌ2 Ｆ2 を用いたＲＩＥ
法によりエッチングした場合におけるエッチング深さ
（溝の深さに対応する）とパターン幅（溝の幅に対応す
る）との関係を示す。ただし、ＣＣｌ2 Ｆ2 のガス流量
は１２ｓｃｃｍ、圧力は１４ｍＴｏｒｒ、ＲＦ電力密度
は０．１６Ｗ／ｃｍ2 である。図３中の３組の曲線は、
それぞれエッチング時間が３０分、１００分及び２９０
分の場合に測定された結果を示す。また、各組の曲線の
白丸及び黒丸の点は、それぞれ、半絶縁性ＧａＡｓ基板
を補強用のガラス板に張り付けてＲＩＥ法によるエッチ
ングを行った場合及び半絶縁性GaAs基板をガラス板に張
り付けずにそのままでＲＩＥ法によるエッチングを行っ
た場合に測定されたデータを示す。
【００１７】図２から明らかなように、ガラス板の有無
にかかわらず、パターン幅、すなわち溝の幅に対するエ
ッチング深さ、すなわち溝の深さ（アスペクト比）によ
るエッチング速度の変化が観察される。従って、この現
象を利用すれば、基板上に形成された複数のパターンに
対して、パターン相互の幅の比を適当に選ぶことによ
り、深さの異なる溝を１回のＲＩＥ法によるエッチング
により形成することが可能であることがわかる。この実
施例の場合、スクライブ溝９の深さは、ヴィアホール７
の幅とスクライブ溝９の幅との比を適当に設計すること
によって、半導体基板１の厚さを最大とする範囲内で自
由に選ぶことができる。
にかかわらず、パターン幅、すなわち溝の幅に対するエ
ッチング深さ、すなわち溝の深さ（アスペクト比）によ
るエッチング速度の変化が観察される。従って、この現
象を利用すれば、基板上に形成された複数のパターンに
対して、パターン相互の幅の比を適当に選ぶことによ
り、深さの異なる溝を１回のＲＩＥ法によるエッチング
により形成することが可能であることがわかる。この実
施例の場合、スクライブ溝９の深さは、ヴィアホール７
の幅とスクライブ溝９の幅との比を適当に設計すること
によって、半導体基板１の厚さを最大とする範囲内で自
由に選ぶことができる。
【００１８】以上のように、この実施例によれば、エッ
チングにより半導体基板１にヴィアホール７を形成する
際に、この半導体基板１の裏面のスクライブライン８に
対応する部分に十分に深いスクライブ溝９を形成してい
るので、半導体基板１の延伸スクライブを行う際にヴィ
アホール７の近傍に生じる応力をこのスクライブ溝９に
分散させることができ、これによってヴィアホール７の
近傍に生じる応力を緩和することができる。このため、
ヴィアホール７を通る亀裂が半導体基板１に発生するの
を抑制しつつ、スクライブライン８に沿って所望のへき
開を起こさせることができることから、チップの破壊を
有効に防止することができる。そして、これによって、
ＭＭＩＣの製造歩留まりの向上を図ることができる。
チングにより半導体基板１にヴィアホール７を形成する
際に、この半導体基板１の裏面のスクライブライン８に
対応する部分に十分に深いスクライブ溝９を形成してい
るので、半導体基板１の延伸スクライブを行う際にヴィ
アホール７の近傍に生じる応力をこのスクライブ溝９に
分散させることができ、これによってヴィアホール７の
近傍に生じる応力を緩和することができる。このため、
ヴィアホール７を通る亀裂が半導体基板１に発生するの
を抑制しつつ、スクライブライン８に沿って所望のへき
開を起こさせることができることから、チップの破壊を
有効に防止することができる。そして、これによって、
ＭＭＩＣの製造歩留まりの向上を図ることができる。
【００１９】さらに、半導体基板１の裏面のスクライブ
溝９は、ヴィアホール７を形成する際に同時に形成して
いるので、このスクライブ溝９を形成するための工程を
新たに追加する必要はない。一方、このスクライブ溝９
はエッチングにより形成しているため、スクライブ溝を
形成するために半導体基板１をけがく工程は不要であ
る。従って、この実施例によれば、けがき工程が不要と
なった分だけ、上述の従来のＭＭＩＣの製造方法に比べ
て製造工程の簡略化を図ることができる。
溝９は、ヴィアホール７を形成する際に同時に形成して
いるので、このスクライブ溝９を形成するための工程を
新たに追加する必要はない。一方、このスクライブ溝９
はエッチングにより形成しているため、スクライブ溝を
形成するために半導体基板１をけがく工程は不要であ
る。従って、この実施例によれば、けがき工程が不要と
なった分だけ、上述の従来のＭＭＩＣの製造方法に比べ
て製造工程の簡略化を図ることができる。
【００２０】以上、この発明の一実施例につき具体的に
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、上述の実施例においてヴィアホ
ール７及びスクライブ溝９を形成する際に利用した、エ
ッチング時にエッチング速度がパターン幅に依存する性
質は、上述の実施例において述べたものと異なる他の多
くの基板材料や反応ガス、さらにはエッチング法を用い
る場合にも得ることが可能である。
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、上述の実施例においてヴィアホ
ール７及びスクライブ溝９を形成する際に利用した、エ
ッチング時にエッチング速度がパターン幅に依存する性
質は、上述の実施例において述べたものと異なる他の多
くの基板材料や反応ガス、さらにはエッチング法を用い
る場合にも得ることが可能である。
【００２１】具体的には、ヴィアホール７及びスクライ
ブ溝９を形成するためのエッチング法としては、ＲＩＥ
法の代わりに、反応性イオンビームエッチング（ＲＩＢ
Ｅ）法やイオンミリング法などを用いることが可能であ
る。また、エッチングガス種と基板材料との組み合わせ
では、ＧａＡｓ基板及びＩｎＰ基板に対しては、ＣＣｌ
2 Ｆ2 の代わりに、ＳｉＣｌ4 、ＣＣｌ4 、ＢＣｌ3 な
どの塩素（Ｃｌ）原子を含有するガスを含むガス系を用
いることが可能である。さらに、Ｓｉ基板に対しては、
ＳｉＣｌ4 、ＣＣｌ4 、ＢＣｌ3 などのＣｌ原子を含有
するガス及びＣＦ4 などのフッ素（Ｆ）原子を含有する
ガスを含むガス系を用いることが可能である。
ブ溝９を形成するためのエッチング法としては、ＲＩＥ
法の代わりに、反応性イオンビームエッチング（ＲＩＢ
Ｅ）法やイオンミリング法などを用いることが可能であ
る。また、エッチングガス種と基板材料との組み合わせ
では、ＧａＡｓ基板及びＩｎＰ基板に対しては、ＣＣｌ
2 Ｆ2 の代わりに、ＳｉＣｌ4 、ＣＣｌ4 、ＢＣｌ3 な
どの塩素（Ｃｌ）原子を含有するガスを含むガス系を用
いることが可能である。さらに、Ｓｉ基板に対しては、
ＳｉＣｌ4 、ＣＣｌ4 、ＢＣｌ3 などのＣｌ原子を含有
するガス及びＣＦ4 などのフッ素（Ｆ）原子を含有する
ガスを含むガス系を用いることが可能である。
【００２２】また、ヴィアホール７及びスクライブ溝９
は、半導体基板１にレーザビームを選択的に照射するこ
とにより同時に形成することも可能である。この場合、
１回の照射工程において、ヴィアホール７を形成する部
分とスクライブ溝９を形成する部分とでレーザビームの
照射時間または照射電力を変えることにより、上述の実
施例と同様にしてヴィアホール７及びスクライブ溝９を
形成することが可能である。
は、半導体基板１にレーザビームを選択的に照射するこ
とにより同時に形成することも可能である。この場合、
１回の照射工程において、ヴィアホール７を形成する部
分とスクライブ溝９を形成する部分とでレーザビームの
照射時間または照射電力を変えることにより、上述の実
施例と同様にしてヴィアホール７及びスクライブ溝９を
形成することが可能である。
【００２３】さらに、上述の実施例においては、半導体
基板１の裏面にスクライブ溝９を形成しているが、この
スクライブ溝９は、半導体基板１の表面に形成すること
も可能であり、さらには半導体基板１の裏面及び表面に
それぞれ形成することも可能である。また、場合によっ
ては、上述の実施例における延伸の直前の工程で半導体
基板１にけがきによる必要最小限のスクライブを行うこ
とも可能である。
基板１の裏面にスクライブ溝９を形成しているが、この
スクライブ溝９は、半導体基板１の表面に形成すること
も可能であり、さらには半導体基板１の裏面及び表面に
それぞれ形成することも可能である。また、場合によっ
ては、上述の実施例における延伸の直前の工程で半導体
基板１にけがきによる必要最小限のスクライブを行うこ
とも可能である。
【００２４】さらにまた、上述の実施例によるＭＭＩＣ
の回路構成は単なる一例に過ぎず、これと異なる回路構
成を有するＭＭＩＣの製造にもこの発明を適用すること
が可能であることは勿論、ＭＭＩＣ以外の、半導体基板
にヴィアホールを有する各種の半導体装置の製造にこの
発明を適用することが可能である。
の回路構成は単なる一例に過ぎず、これと異なる回路構
成を有するＭＭＩＣの製造にもこの発明を適用すること
が可能であることは勿論、ＭＭＩＣ以外の、半導体基板
にヴィアホールを有する各種の半導体装置の製造にこの
発明を適用することが可能である。
【００２５】
【発明の効果】以上説明したように、この発明によれ
ば、反応性イオンエッチングにより半導体基板にヴィア
ホールを形成する際に半導体基板のスクライブ領域に溝
を形成するようにしているので、工程を増やすことな
く、ヴィアホールを有する半導体基板を延伸スクライブ
法によって個々のチップに分割する際にチップが破壊す
るのを防止することができる。
ば、反応性イオンエッチングにより半導体基板にヴィア
ホールを形成する際に半導体基板のスクライブ領域に溝
を形成するようにしているので、工程を増やすことな
く、ヴィアホールを有する半導体基板を延伸スクライブ
法によって個々のチップに分割する際にチップが破壊す
るのを防止することができる。
【図１】この発明の一実施例によるＭＭＩＣの製造方法
を工程順に説明するための断面図である。
を工程順に説明するための断面図である。
【図２】（１００）面方位の半絶縁性ＧａＡｓ基板をＲ
ＩＥ法によりエッチングする場合におけるエッチング深
さとパターン幅との関係を示すグラフである。
ＩＥ法によりエッチングする場合におけるエッチング深
さとパターン幅との関係を示すグラフである。
【図３】従来のＭＭＩＣの製造方法を工程順に説明する
ための断面図である。
ための断面図である。
１ 半導体基板 ６ マスク層 ７ ヴィアホール ８ スクライブライン ９ スクライブ溝 １０ 金属層 １１ レジスト １２ 導電層
Claims (1)
- 【請求項１】 半導体基板にヴィアホールを有する半導
体装置の製造方法において、 反応性イオンエッチングにより上記半導体基板に上記ヴ
ィアホールを形成する際に上記半導体基板のスクライブ
領域に溝を形成する工程と、 上記溝が形成された上記半導体基板を延伸して個々のチ
ップに分割する工程とを有する ことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34217191A JP3306889B2 (ja) | 1991-11-29 | 1991-11-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34217191A JP3306889B2 (ja) | 1991-11-29 | 1991-11-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152435A JPH05152435A (ja) | 1993-06-18 |
| JP3306889B2 true JP3306889B2 (ja) | 2002-07-24 |
Family
ID=18351674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34217191A Expired - Lifetime JP3306889B2 (ja) | 1991-11-29 | 1991-11-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3306889B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11296035B2 (en) | 2019-08-30 | 2022-04-05 | Kioxia Corporation | Semiconductor wafer and semiconductor chip |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6422388B2 (ja) * | 2015-04-09 | 2018-11-14 | 株式会社ディスコ | 切削溝の形成方法 |
-
1991
- 1991-11-29 JP JP34217191A patent/JP3306889B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11296035B2 (en) | 2019-08-30 | 2022-04-05 | Kioxia Corporation | Semiconductor wafer and semiconductor chip |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05152435A (ja) | 1993-06-18 |
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