JPH03101229A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH03101229A JPH03101229A JP23850789A JP23850789A JPH03101229A JP H03101229 A JPH03101229 A JP H03101229A JP 23850789 A JP23850789 A JP 23850789A JP 23850789 A JP23850789 A JP 23850789A JP H03101229 A JPH03101229 A JP H03101229A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- photoresist
- pseudo
- metal
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 34
- 229910052751 metal Inorganic materials 0.000 claims abstract description 26
- 239000002184 metal Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 abstract description 19
- 238000001020 plasma etching Methods 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 239000007795 chemical reaction product Substances 0.000 description 4
- 238000000354 decomposition reaction Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 239000000047 product Substances 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229960000583 acetic acid Drugs 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000012362 glacial acetic acid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の製造方法に関し、特に金属配
線の形成方法に関する。
線の形成方法に関する。
半導体集積回路の製造プロセスにおいて用いられるドラ
イエツチングには種々の方法が存在するが、反応性イオ
ンエツチング法（ＲＩ Ｅ）、プラズマエツチング法が
主流となっている。どちらの方法でもエネルギイオンに
よるエツチング（物理反応）と中性ラジカルによるエツ
チング（化学反応）が共存しているが、前者は本質的に
異方性であり物質量選択性に乏しく、後者は選択比は大
きいか等方向である。集積化、微細化されたパターンを
精度良く形成するには前者が適している。そのため、従
来より代表的な半導体集積回路装置の配線物質として多
用されているアルミニウムのパターン形成は、スパッタ
法等により被着したアルミニウム膜上にフォトリングラ
フィ技術によりフォトレジストを所望の形状にパターン
形成グし、塩素系ガス雰囲気中でＲＩＥ法によりアルミ
ニウムのフォトレジストに覆われない部分を選択的にエ
ツチングしている。しかしこの場合のエツチング反応は
化学性が強く異方性達成へのイオン寄与は少ないと言え
るが、レジストの分解物や反応生成物による側壁保護効
果により、異方性形状を実現している。
イエツチングには種々の方法が存在するが、反応性イオ
ンエツチング法（ＲＩ Ｅ）、プラズマエツチング法が
主流となっている。どちらの方法でもエネルギイオンに
よるエツチング（物理反応）と中性ラジカルによるエツ
チング（化学反応）が共存しているが、前者は本質的に
異方性であり物質量選択性に乏しく、後者は選択比は大
きいか等方向である。集積化、微細化されたパターンを
精度良く形成するには前者が適している。そのため、従
来より代表的な半導体集積回路装置の配線物質として多
用されているアルミニウムのパターン形成は、スパッタ
法等により被着したアルミニウム膜上にフォトリングラ
フィ技術によりフォトレジストを所望の形状にパターン
形成グし、塩素系ガス雰囲気中でＲＩＥ法によりアルミ
ニウムのフォトレジストに覆われない部分を選択的にエ
ツチングしている。しかしこの場合のエツチング反応は
化学性が強く異方性達成へのイオン寄与は少ないと言え
るが、レジストの分解物や反応生成物による側壁保護効
果により、異方性形状を実現している。
上述したようにアルミニウムを代表とする半導体集積回
路装置の配線エツチング方法は、異方性を確保するため
にフォトレジストの分解物１反応生成物による側壁保護
が必要である。しかし集積回路チップ内部の配線分布を
考えると、必ずしもチップ全面にわたって均一ではなく
、第３図に示すように配線の密に存在する部分９では十
分にフォトレジストが供給されるため、十分な側壁保護
効果が得られサイドエツチングの少ない良好な異方性エ
ツチング形状が得られるが、配線の疎な部分ｌＯではフ
ォトレジストの供給が密な部分に比較して減少するため
、密な部分で良好な形状が得られるようにガス供給量、
エネルギー等が調整されたＲＩＥ法ではサイドエツチン
グｉｌ：１１が増加する。
路装置の配線エツチング方法は、異方性を確保するため
にフォトレジストの分解物１反応生成物による側壁保護
が必要である。しかし集積回路チップ内部の配線分布を
考えると、必ずしもチップ全面にわたって均一ではなく
、第３図に示すように配線の密に存在する部分９では十
分にフォトレジストが供給されるため、十分な側壁保護
効果が得られサイドエツチングの少ない良好な異方性エ
ツチング形状が得られるが、配線の疎な部分ｌＯではフ
ォトレジストの供給が密な部分に比較して減少するため
、密な部分で良好な形状が得られるようにガス供給量、
エネルギー等が調整されたＲＩＥ法ではサイドエツチン
グｉｌ：１１が増加する。
特に近年、集積回路構成素子の微細化、大規模化に伴な
い配線幅も微細化し、配線膜厚とほぼ比較しうる程度に
までになってきている。例えば超高速バイポーラ集積回
路では配線膜厚１．０μｍに対して１．５〜２，０μｍ
程度の配線幅が必要となっている。従って配線金属のエ
ツチングではマスク上寸法からの偏差をできるだけ小さ
く加工することが必須であり、このような状況では上述
した配線パターンの疎密に依存したサイドエツチング量
の変動は集積回路の信頼性上致命的となりうる。
い配線幅も微細化し、配線膜厚とほぼ比較しうる程度に
までになってきている。例えば超高速バイポーラ集積回
路では配線膜厚１．０μｍに対して１．５〜２，０μｍ
程度の配線幅が必要となっている。従って配線金属のエ
ツチングではマスク上寸法からの偏差をできるだけ小さ
く加工することが必須であり、このような状況では上述
した配線パターンの疎密に依存したサイドエツチング量
の変動は集積回路の信頼性上致命的となりうる。
上述した従来の半導体集積回路の配線金属のエツチング
に対し、本発明の目的は半導体集積回路の配線の疎密に
よらずサイドエツチング量が少なく、かつ均一なエツチ
ングが可能な半導体集積回路装置の製造方法を提供する
ことにある。
に対し、本発明の目的は半導体集積回路の配線の疎密に
よらずサイドエツチング量が少なく、かつ均一なエツチ
ングが可能な半導体集積回路装置の製造方法を提供する
ことにある。
本発明の半導体集積回路装置の製造方法は、半導体素子
を形成した半導体基板に対して、所望する集積回路の機
能を実現するための金属配線以外に、チップ上配線の疎
な部分に電気的に独立した疑似配線パターンを挿入し、
見かけ上記線密度をチップ内で均一化した配線金属フォ
トリソグラフィー用マスクによりフォトレジストを加工
する工程と、配線の密な部分で配線金属のサイドエツチ
ングが最小となるよう調整されたＲＩＥ法により配線金
属をエツチング加工する工程と、集積回路機能実現に必
要な配線パターンを少なくとも覆うようにフォトレジス
トを形成する工程と、前記疑似配線パターンを前記フォ
トレジストをマスクに除去する工程を有している。
を形成した半導体基板に対して、所望する集積回路の機
能を実現するための金属配線以外に、チップ上配線の疎
な部分に電気的に独立した疑似配線パターンを挿入し、
見かけ上記線密度をチップ内で均一化した配線金属フォ
トリソグラフィー用マスクによりフォトレジストを加工
する工程と、配線の密な部分で配線金属のサイドエツチ
ングが最小となるよう調整されたＲＩＥ法により配線金
属をエツチング加工する工程と、集積回路機能実現に必
要な配線パターンを少なくとも覆うようにフォトレジス
トを形成する工程と、前記疑似配線パターンを前記フォ
トレジストをマスクに除去する工程を有している。
このような製造方法により配線の疎密が均一化されるた
め、配線形成時には均一なエツチング条件で配線金属を
加工できるため微細加工の際にも配線幅のそろった信頼
性の高い半導体集積回路装置が実現できる。
め、配線形成時には均一なエツチング条件で配線金属を
加工できるため微細加工の際にも配線幅のそろった信頼
性の高い半導体集積回路装置が実現できる。
次に、本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例を説明するための平面
図であり、第１図（ｂ）〜（ｅ）は第１図（ａ）のＡ−
Ａ’断面における製造工程を示したものである。
図であり、第１図（ｂ）〜（ｅ）は第１図（ａ）のＡ−
Ａ’断面における製造工程を示したものである。
半導体素子を形成した半導体基板ｌ上に素子と配線を絶
縁するための絶縁膜２を形成し、従来技術によりアルミ
ニウムなどの配線金属３を被着する。次にフォトリング
ラフィ技術により第１図（ａ）及び（ｂ）のように所望
の配線形状にフォトレジストを加工する。このとき所望
の集積回路動作を得るために必要な配線フォトレジスト
パターン４のほかに配線間隔が広く開いている箇所にも
疑似配線フォトレジストパターン５を形成する。また、
疑似配線パターン５は必須配線パターンと分離するよう
に形成する。
縁するための絶縁膜２を形成し、従来技術によりアルミ
ニウムなどの配線金属３を被着する。次にフォトリング
ラフィ技術により第１図（ａ）及び（ｂ）のように所望
の配線形状にフォトレジストを加工する。このとき所望
の集積回路動作を得るために必要な配線フォトレジスト
パターン４のほかに配線間隔が広く開いている箇所にも
疑似配線フォトレジストパターン５を形成する。また、
疑似配線パターン５は必須配線パターンと分離するよう
に形成する。
次に必須フォトレジストパターン４及び疑似配線フォト
レジストパターン５をマスクにして、配線金属３がアル
ミニウムの場合、塩素系ガスでのＲＩＥにより第１図（
ｃ）のように配線金属３を加工する。このとき必須配線
密度が疎である箇所でも疑似配線パターン上にフォトレ
ジストが存在するため、フォトレジストの分解物や反応
生成物による側壁保護が十分であり必須配線パターンの
疎密にかかわらずサイドエッチの少ない均一なエツチン
グが実現される。ここで疑似配線金属゛７は電気的に必
須配線金属６と絶縁されているが、残留させた場合配線
容量のカップリングにより必須配線につく配線容量は増
大するため高速動作の要求される集積回路には不要であ
る。また上層配線に及ばず凹凸が形成されるため、フォ
トリングラフィ技術により少なくとも必須配線領域のみ
を覆うように第１図（ｄ）のようにフォトレジスト８を
形成し、これをマスクにして、例えばリン酸、氷酢酸、
硝酸、水の混合液により疑似配線金属７を除去する。そ
の後、フォトレジスト８を除去して第１図（ｅ）に示す
溝成を得る。
レジストパターン５をマスクにして、配線金属３がアル
ミニウムの場合、塩素系ガスでのＲＩＥにより第１図（
ｃ）のように配線金属３を加工する。このとき必須配線
密度が疎である箇所でも疑似配線パターン上にフォトレ
ジストが存在するため、フォトレジストの分解物や反応
生成物による側壁保護が十分であり必須配線パターンの
疎密にかかわらずサイドエッチの少ない均一なエツチン
グが実現される。ここで疑似配線金属゛７は電気的に必
須配線金属６と絶縁されているが、残留させた場合配線
容量のカップリングにより必須配線につく配線容量は増
大するため高速動作の要求される集積回路には不要であ
る。また上層配線に及ばず凹凸が形成されるため、フォ
トリングラフィ技術により少なくとも必須配線領域のみ
を覆うように第１図（ｄ）のようにフォトレジスト８を
形成し、これをマスクにして、例えばリン酸、氷酢酸、
硝酸、水の混合液により疑似配線金属７を除去する。そ
の後、フォトレジスト８を除去して第１図（ｅ）に示す
溝成を得る。
以上の工程によって配線の疎密にかかわらずサイドエツ
チングが少なくかつ不要な配線容量の増加、チップ表面
の凹凸の増加のない微細配線が実現される。
チングが少なくかつ不要な配線容量の増加、チップ表面
の凹凸の増加のない微細配線が実現される。
第２図は本発明の第２の実施例の途中工程での縦断面図
である。本実施例では疑似配線フォトレジストパターン
５の幅及び間隔を必須配線パターン４の幅及び間隔とほ
ぼ同等になるように分割している。これによりＲＩＥ時
、フォトレジストの分解物や反応生成物はチップ上でさ
らに均一となり、より精度良いか加工が可能となる。
である。本実施例では疑似配線フォトレジストパターン
５の幅及び間隔を必須配線パターン４の幅及び間隔とほ
ぼ同等になるように分割している。これによりＲＩＥ時
、フォトレジストの分解物や反応生成物はチップ上でさ
らに均一となり、より精度良いか加工が可能となる。
以上説明したように本発明は微細配線金属のパターン以
外グにおいて、集積回路動作に必須なパターン以外に配
線の疎な箇所に疑似配線パターンを挿入したフォトレジ
ストパターンをマスクに配線金属をエツチングし、後に
疑似配線パターンを除去することにより、配線の疎密に
かかわらずサイドエッチが少なくかつ不要な配線容量の
増加及び表面の凹凸増加のない微細配線が実現できる効
果がある。
外グにおいて、集積回路動作に必須なパターン以外に配
線の疎な箇所に疑似配線パターンを挿入したフォトレジ
ストパターンをマスクに配線金属をエツチングし、後に
疑似配線パターンを除去することにより、配線の疎密に
かかわらずサイドエッチが少なくかつ不要な配線容量の
増加及び表面の凹凸増加のない微細配線が実現できる効
果がある。
第１図（ａ）は本発明の第１の実施例の平面図、第１図
（ｂ）〜（ｅ）はｆｆ１１図（ａ）のＡ−Ａ′線での工
程断面図、第２図は第２の実施例の縦断面図、第３図は
従来技術の問題点を示す縦断面図である。 ■・・・・・・半導体基板、２・・・・・・絶縁膜、３
・・・・・・配線金属、４・・・・・・必須配線フォト
レジストパターン、５・・・・・・疑似配線フォトレジ
ストパターン、６・・・・・必須配線金属、７・・・・
・・疑似配線金属、８・・・・・・必須配線を覆うフォ
トレジスト、９・・・・・・配線の密に存在する部分、
ＩＯ・・・・・・配線の疎な部分、１１・・・・・・サ
イドエッチ量。
（ｂ）〜（ｅ）はｆｆ１１図（ａ）のＡ−Ａ′線での工
程断面図、第２図は第２の実施例の縦断面図、第３図は
従来技術の問題点を示す縦断面図である。 ■・・・・・・半導体基板、２・・・・・・絶縁膜、３
・・・・・・配線金属、４・・・・・・必須配線フォト
レジストパターン、５・・・・・・疑似配線フォトレジ
ストパターン、６・・・・・必須配線金属、７・・・・
・・疑似配線金属、８・・・・・・必須配線を覆うフォ
トレジスト、９・・・・・・配線の密に存在する部分、
ＩＯ・・・・・・配線の疎な部分、１１・・・・・・サ
イドエッチ量。
Claims (1)
- 素子形成の完了した半導体基板上に絶縁膜を介して配線
金属層を形成する工程と、前記素子間を結線する金属配
線用の第１のフォトレジストパターンと、前記金属配線
と電気的に独立する疑似配線用の第２のフォトレジスト
パターンをマスクとしてドライエッチング法により前記
配線金属層を加工する工程と、少なくとも前記素子間を
結線する金属配線を覆い、前記疑似配線を露出するよう
に第３のフォトレジストパターンを形成する工程と、前
記疑似配線のみを前記第３のフォトレジストをマスクと
して除去する工程とを含むことを特徴とする半導体集積
回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23850789A JPH03101229A (ja) | 1989-09-14 | 1989-09-14 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23850789A JPH03101229A (ja) | 1989-09-14 | 1989-09-14 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03101229A true JPH03101229A (ja) | 1991-04-26 |
Family
ID=17031276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23850789A Pending JPH03101229A (ja) | 1989-09-14 | 1989-09-14 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03101229A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100229787B1 (ko) * | 1996-05-23 | 1999-11-15 | 전주범 | 광로 조절 장치용 액츄에이터의 모듈 구조 |
| KR100291552B1 (ko) * | 1996-10-29 | 2001-09-17 | 전주범 | 박막형 광로 조절 장치의 금속층 패터닝 방법 |
-
1989
- 1989-09-14 JP JP23850789A patent/JPH03101229A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100229787B1 (ko) * | 1996-05-23 | 1999-11-15 | 전주범 | 광로 조절 장치용 액츄에이터의 모듈 구조 |
| KR100291552B1 (ko) * | 1996-10-29 | 2001-09-17 | 전주범 | 박막형 광로 조절 장치의 금속층 패터닝 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950004455A (ko) | 반도체 장치 및 그 제조방법 | |
| JPH05243193A (ja) | 半導体集積回路における内部接点を露出させる複数のコンタクトホールを形成する方法 | |
| JPH03101229A (ja) | 半導体集積回路装置の製造方法 | |
| JPH07106327A (ja) | 半導体装置及びその製造方法 | |
| JP2003504892A (ja) | プリント回路の製造 | |
| JP2695919B2 (ja) | 配線パターンの形成方法 | |
| JPH01295443A (ja) | 微細パターン形成方法 | |
| JPH02189922A (ja) | 半導体装置の製造方法 | |
| JPH04287326A (ja) | 半導体装置およびその製造方法 | |
| JPH06224161A (ja) | 半導体装置の製造方法 | |
| JPH03239331A (ja) | 半導体装置の製造方法 | |
| JPH01186624A (ja) | 半導体装置の製造方法 | |
| JPS61114536A (ja) | 半導体装置の製造方法 | |
| KR100255164B1 (ko) | 반도체 소자의 폴리실리콘/옥사이드 식각방법 | |
| JPH02231722A (ja) | 配線パターン形成方法 | |
| JPS6348827A (ja) | 反応性イオンエツチング方法 | |
| JPS61100950A (ja) | 半導体素子の製造方法 | |
| JPS63213930A (ja) | 半導体装置の製造方法 | |
| JPS58197748A (ja) | 半導体装置の製造方法 | |
| JPS5843523A (ja) | 半導体装置の製造方法 | |
| JPH04130726A (ja) | 集積回路装置の製造方法 | |
| JPH04109625A (ja) | 半導体集積回路の製造方法 | |
| JPS63284821A (ja) | 金属パタ−ン形成方法 | |
| JPS6346152B2 (ja) | ||
| JPS6336546A (ja) | 半導体装置の配線構造体およびその製造方法 |