JPS5843523A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5843523A JPS5843523A JP14190481A JP14190481A JPS5843523A JP S5843523 A JPS5843523 A JP S5843523A JP 14190481 A JP14190481 A JP 14190481A JP 14190481 A JP14190481 A JP 14190481A JP S5843523 A JPS5843523 A JP S5843523A
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- etching
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造工程において、半導体基体上
の被膜に”・、寸法の再現性の曳いテーパを有する開孔
部を形成する技術に関する。 ・半導体基体上の被膜に
テーパを有する開孔部を形°成する技術は、開孔部で金
属配線層等の断線を防止するうえで重：′［ｌである。
の被膜に”・、寸法の再現性の曳いテーパを有する開孔
部を形成する技術に関する。 ・半導体基体上の被膜に
テーパを有する開孔部を形°成する技術は、開孔部で金
属配線層等の断線を防止するうえで重：′［ｌである。
従来テーパを有する開孔部の形成は代表的には第１図に
示す方法で行なわれてい丸。
示す方法で行なわれてい丸。
すなわち、半導体基体１上に被膜２を形成しく第１図（
ａ）） 、次いで被膜２０表面に、フォトレジストとの
密着・性を困−害す・るか或いは工゛ツチング速度を促
進する変成層３を形成する処理を施す。この処理は例え
ばす・ン９イオン注入・、或いはプラズマ状態でのガス
中での処理により行なわれ□る事が多い（第１図（ｂ）
）、。次いで、・７オドレジスト膜４を塗布し、フォト
リソグラフィ技術により、開孔部５を形成する（第１図
（Ｃ））。次いで、エッチレグ処理を施すと、゛□゛変
成層３は、フォトレジスト４との密着性か悪い□か又は
、エツチング速度が大きいために、横方向エツチングが
進行し、第１図０）に示すように、被膜２にテーパを有
する開孔部６が形成される。
ａ）） 、次いで被膜２０表面に、フォトレジストとの
密着・性を困−害す・るか或いは工゛ツチング速度を促
進する変成層３を形成する処理を施す。この処理は例え
ばす・ン９イオン注入・、或いはプラズマ状態でのガス
中での処理により行なわれ□る事が多い（第１図（ｂ）
）、。次いで、・７オドレジスト膜４を塗布し、フォト
リソグラフィ技術により、開孔部５を形成する（第１図
（Ｃ））。次いで、エッチレグ処理を施すと、゛□゛変
成層３は、フォトレジスト４との密着性か悪い□か又は
、エツチング速度が大きいために、横方向エツチングが
進行し、第１図０）に示すように、被膜２にテーパを有
する開孔部６が形成される。
上記従来の方法は開孔部６にテーパを付け、金属配線層
等の断線を防止するうえで大いに効果がある。しかしな
がら、上記テーパーは、本来変成層３での横方向へのエ
ツチングが進行しやすい事によ多形成されるため、テー
パーの上部の端部７の位置が定０にく□いという欠点を
有していた。即ち、フォトレジスト４によシ決定される
開孔部６の位置からテーパ上部の端部７ｔでのサイドエ
ッチ量（ｔｌ）は、変成層３の形成条件によシ大きく変
動し、再現性が悪く、シばしばサイドエッチ量（ｔｌ）
が大きくな如すぎて、隣接する半導体素子を破壊する参
故を起していた。
等の断線を防止するうえで大いに効果がある。しかしな
がら、上記テーパーは、本来変成層３での横方向へのエ
ツチングが進行しやすい事によ多形成されるため、テー
パーの上部の端部７の位置が定０にく□いという欠点を
有していた。即ち、フォトレジスト４によシ決定される
開孔部６の位置からテーパ上部の端部７ｔでのサイドエ
ッチ量（ｔｌ）は、変成層３の形成条件によシ大きく変
動し、再現性が悪く、シばしばサイドエッチ量（ｔｌ）
が大きくな如すぎて、隣接する半導体素子を破壊する参
故を起していた。
本発明は、以上や欠点を改善し、サイドエッチ量がある
一定の値以上に大きくならない様に制限し、もらて半導
体装置の良品率を改善し、かつ隣接する半導体素子と開
孔部、の間隔を縮少して集積密度の高い半導体装置を得
るものである。
一定の値以上に大きくならない様に制限し、もらて半導
体装置の良品率を改善し、かつ隣接する半導体素子と開
孔部、の間隔を縮少して集積密度の高い半導体装置を得
るものである。
本発明を第２図に示す実施例に従りて説明する。
半導体基体１１の表面に被着したシリコン酸化膜１２の
表面に、第１の７オトレジスト１３を塗布し、フォトリ
ングラフィ技術で第１の開孔部１４を間熱する（第２図
（ＪＯ）。次いで、第１の開孔部１４に露出したシリコ
ン酸化膜１２の表面にリンを注入し変成層１５を形成す
る。（籐２図伽））。
表面に、第１の７オトレジスト１３を塗布し、フォトリ
ングラフィ技術で第１の開孔部１４を間熱する（第２図
（ＪＯ）。次いで、第１の開孔部１４に露出したシリコ
ン酸化膜１２の表面にリンを注入し変成層１５を形成す
る。（籐２図伽））。
次いで、ｊ１２の７オトレジスト１６を塗布し、フォト
リングラフィ技術によシ、第２の開孔部１７を形成する
（第２図（Ｃ））。次いで、７ツ酸系のエツチング液に
よ！Ｊ＃Ｉ２の開孔部１７を通してエツチング処理を施
すと、変成層１５のエツチング速度が大きい丸めにエツ
チングが横方向に進行し、テーパー有する開孔部１８が
シリコン酸化膜１２を買通して形成される。 （第２図
（ｄ））。
リングラフィ技術によシ、第２の開孔部１７を形成する
（第２図（Ｃ））。次いで、７ツ酸系のエツチング液に
よ！Ｊ＃Ｉ２の開孔部１７を通してエツチング処理を施
すと、変成層１５のエツチング速度が大きい丸めにエツ
チングが横方向に進行し、テーパー有する開孔部１８が
シリコン酸化膜１２を買通して形成される。 （第２図
（ｄ））。
このエツチング処理の−、エツチング速度の大きい変成
層１５社第１の開孔部１４により露出した領域のみに形
成されているので、横方向へのエツチング社最大限＠、
ｉの７オトレジスト１３０位羊、 置までしか進行せず、第２０フオトレジスト１６で決定
される第２０開孔部１７からテーパ上部の縁部１９１で
のサイドエッチ量（Ａｓ）の最大値は、馬１と第２のフ
ォトレジストの開孔部（１４と１７）によ如決定されて
いる。即ち、サイドエッチ量（ｔ２）の上限紘、第１の
フォトレジ、ス）１３４０形状を決定す５る７オトマス
クの形状によシ、・パターン設計的に予め決定されてい
る為に、隣接する素子まで横方向のエツチングが進行し
、装置、の良品率を低下することがなく、かつ、製造上
のマージンを厳密に見積る仁とができる丸めに、素子の
集積度が向上する。 ５２ 、以上の実施例にり、いては１、被膜としてシリコン酸
化膜を選び説明したが、本発明は多結晶シリコン、シリ
コン窒化膜等についても適用でき、又、半導体基体の上
に直接被着した被膜のみで社な・く、半導体基体上に形
成された多結晶シリーン上に形成され九被膜についても
同様に適廟できる。
層１５社第１の開孔部１４により露出した領域のみに形
成されているので、横方向へのエツチング社最大限＠、
ｉの７オトレジスト１３０位羊、 置までしか進行せず、第２０フオトレジスト１６で決定
される第２０開孔部１７からテーパ上部の縁部１９１で
のサイドエッチ量（Ａｓ）の最大値は、馬１と第２のフ
ォトレジストの開孔部（１４と１７）によ如決定されて
いる。即ち、サイドエッチ量（ｔ２）の上限紘、第１の
フォトレジ、ス）１３４０形状を決定す５る７オトマス
クの形状によシ、・パターン設計的に予め決定されてい
る為に、隣接する素子まで横方向のエツチングが進行し
、装置、の良品率を低下することがなく、かつ、製造上
のマージンを厳密に見積る仁とができる丸めに、素子の
集積度が向上する。 ５２ 、以上の実施例にり、いては１、被膜としてシリコン酸
化膜を選び説明したが、本発明は多結晶シリコン、シリ
コン窒化膜等についても適用でき、又、半導体基体の上
に直接被着した被膜のみで社な・く、半導体基体上に形
成された多結晶シリーン上に形成され九被膜についても
同様に適廟できる。
又、前記変成層の形成法について杜、イオン注入法の他
に、グツズ！ガス中の処理によることも可能で、エツチ
ング処理についても、液体中のエツチング法に紘限定さ
れず、等方向性のドライエッチン、グ法も適用できる。
に、グツズ！ガス中の処理によることも可能で、エツチ
ング処理についても、液体中のエツチング法に紘限定さ
れず、等方向性のドライエッチン、グ法も適用できる。
＃Ｉ１図（ａ）〜（ｄ）は従来の製造方法を説明するた
めの断面図％＃Ｉ２図（ａ）〜（ｄ）は本発明による製
造方法を説明するための断面図である。７ 。 １１・・・・・・半導体基体、１２・・・・・・シリコ
ン酸化膜、１３・・・・・・第１の７オトレジスト、１
４・・・・・・第１の開孔部、１５・・・・・・変成層
、１６・・・・・・第２の７オトレジストい１７・・・
・・・第２の開孔部、１Ｂ・・・・・・シリコン酸化膜
の開孔部。 、４ − 。
めの断面図％＃Ｉ２図（ａ）〜（ｄ）は本発明による製
造方法を説明するための断面図である。７ 。 １１・・・・・・半導体基体、１２・・・・・・シリコ
ン酸化膜、１３・・・・・・第１の７オトレジスト、１
４・・・・・・第１の開孔部、１５・・・・・・変成層
、１６・・・・・・第２の７オトレジストい１７・・・
・・・第２の開孔部、１Ｂ・・・・・・シリコン酸化膜
の開孔部。 、４ − 。
Claims (1)
- 半導体基体表面上に形成した被膜の表面に、開孔部を有
する第１の７オトレジスト膜パターンを形成する工程と
、前記開孔部に於て露出し゛た前記被膜の表面に変成層
を形成する工程と、前記開孔部の内側に、開孔部を有す
る第２のフォトレジスト膜パターンを形成する工程と、
前記第１及び第２の７オトレジスト膜パターンをマスク
としてエツチングを行ない前記変成層をサイドエツチン
グするとともに前記被膜にテーパを有する開孔部を形成
する工程を含むことを＊＊とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14190481A JPS5843523A (ja) | 1981-09-09 | 1981-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14190481A JPS5843523A (ja) | 1981-09-09 | 1981-09-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5843523A true JPS5843523A (ja) | 1983-03-14 |
Family
ID=15302861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14190481A Pending JPS5843523A (ja) | 1981-09-09 | 1981-09-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843523A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6016428A (ja) * | 1983-07-08 | 1985-01-28 | Matsushita Electric Ind Co Ltd | 化合物半導体のエツチング方法 |
| CN108416118A (zh) * | 2018-02-11 | 2018-08-17 | 广州兴森快捷电路科技有限公司 | 阻焊桥的良品率预测方法 |
-
1981
- 1981-09-09 JP JP14190481A patent/JPS5843523A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6016428A (ja) * | 1983-07-08 | 1985-01-28 | Matsushita Electric Ind Co Ltd | 化合物半導体のエツチング方法 |
| JPH0213926B2 (ja) * | 1983-07-08 | 1990-04-05 | Matsushita Electric Ind Co Ltd | |
| CN108416118A (zh) * | 2018-02-11 | 2018-08-17 | 广州兴森快捷电路科技有限公司 | 阻焊桥的良品率预测方法 |
| CN108416118B (zh) * | 2018-02-11 | 2022-06-03 | 广州兴森快捷电路科技有限公司 | 阻焊桥的良品率预测方法 |
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