JPS5821843A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5821843A JPS5821843A JP11921081A JP11921081A JPS5821843A JP S5821843 A JPS5821843 A JP S5821843A JP 11921081 A JP11921081 A JP 11921081A JP 11921081 A JP11921081 A JP 11921081A JP S5821843 A JPS5821843 A JP S5821843A
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- Japan
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- film
- pattern
- polycrystalline silicon
- mask
- psg
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は多結晶シリコンを用いるシリコン集積回路の
製造方法に係シ、特に抵抗や配線を形成する方法に関す
る。
製造方法に係シ、特に抵抗や配線を形成する方法に関す
る。
シリコン集積回路に多結晶シリコンを使用すれば、シリ
コンケゝ−）ＭＯＳ）ランジスクに見られるように微細
化並びに高速化に大きな役割を果たす。
コンケゝ−）ＭＯＳ）ランジスクに見られるように微細
化並びに高速化に大きな役割を果たす。
近年多結晶シリコンをバイポーラ集積回路に適用する試
みがさかんとなシ特に抵抗、電極等に用いその効果が確
認されている。多結晶シリコンで抵抗、電極および配線
等を形成するために従来は先ず基板全面にＣＶＤ法によ
シ多結晶シリコンを育成し、その後必要な・やターン形
成を行い液相或いは気相エツチングによシ多結晶シリコ
ンの加工を行い所望のパターンを得ていた。
みがさかんとなシ特に抵抗、電極等に用いその効果が確
認されている。多結晶シリコンで抵抗、電極および配線
等を形成するために従来は先ず基板全面にＣＶＤ法によ
シ多結晶シリコンを育成し、その後必要な・やターン形
成を行い液相或いは気相エツチングによシ多結晶シリコ
ンの加工を行い所望のパターンを得ていた。
第１図は、従来の方法で作成した多結晶シリコンパター
ンの断面図である。１はシリコン基板、２は多結晶シリ
コンで形成されたパターン、３は、パターン保護用のリ
ンシリケートガラス膜（以下ＰＳＧ膜という）である。
ンの断面図である。１はシリコン基板、２は多結晶シリ
コンで形成されたパターン、３は、パターン保護用のリ
ンシリケートガラス膜（以下ＰＳＧ膜という）である。
このよう外従来の方法によると多結晶シリコン２のパタ
ーンエツジ４がシャープとなり、ＰＳＧ膜３と間に膜厚
の段差５が生ずる。通常はこの後続けて金属配線を行な
うが、段差５があるため、金属配線の段切れが生じ易く
なり、これが良品歩留り率低下の大きな要因の１つとな
っていた。
ーンエツジ４がシャープとなり、ＰＳＧ膜３と間に膜厚
の段差５が生ずる。通常はこの後続けて金属配線を行な
うが、段差５があるため、金属配線の段切れが生じ易く
なり、これが良品歩留り率低下の大きな要因の１つとな
っていた。
一般に微細化リソグラフィ技術では、ツクターン形成後
のパターンエツジが垂直に近づくのはむしろ必然である
ことから、金属配線々どのノ’？ターンの段切れを防ぐ
工夫がますます重要な課題と々っている。段切れを解決
する一方法として・ぐターンエラ・ゾを滑らかにする効
果のあるリフトオフ法が知られている。第２図、第３図
は従来のリフトオフ法の工程を説明するためのシリコン
基板の断面図である。シリコン基板１０上の酸化膜１１
の所定の部分にレノスト１２によるパターン形成を行な
い、その後全面に多結晶シリコン１３．１４を蒸着する
。その後レジスト１２をリフトオフによシ除去すると、
レゾスト１２上に堆積した多結晶シリコン１４も同時に
除去されるのであるが、レジスト１２の側面エツジが多
結晶シリコンで覆われてしまっていて、十分に露出して
いないと、第３図に示すようにリフトオフの際除去され
ないレジスト１２が残留し、その上面の多結晶シリコン
１４も残ってしまう。
のパターンエツジが垂直に近づくのはむしろ必然である
ことから、金属配線々どのノ’？ターンの段切れを防ぐ
工夫がますます重要な課題と々っている。段切れを解決
する一方法として・ぐターンエラ・ゾを滑らかにする効
果のあるリフトオフ法が知られている。第２図、第３図
は従来のリフトオフ法の工程を説明するためのシリコン
基板の断面図である。シリコン基板１０上の酸化膜１１
の所定の部分にレノスト１２によるパターン形成を行な
い、その後全面に多結晶シリコン１３．１４を蒸着する
。その後レジスト１２をリフトオフによシ除去すると、
レゾスト１２上に堆積した多結晶シリコン１４も同時に
除去されるのであるが、レジスト１２の側面エツジが多
結晶シリコンで覆われてしまっていて、十分に露出して
いないと、第３図に示すようにリフトオフの際除去され
ないレジスト１２が残留し、その上面の多結晶シリコン
１４も残ってしまう。
またリフトオフ法によって形成された多結晶シリコン１
３のパターンにもパターンエツジに急峻な部分が残るた
め、後続工程での段切れが懸念される。
３のパターンにもパターンエツジに急峻な部分が残るた
め、後続工程での段切れが懸念される。
上述のように、従来の方法では多結晶シリコンの・ぐタ
ーン上に金属配線などを行なう場合に段切れが生じ易い
という欠点を有しておシ、しかもリフトオフ法を採用し
た場合に、リフトオンされない多結晶シリコンが残留す
るという欠点もあった。
ーン上に金属配線などを行なう場合に段切れが生じ易い
という欠点を有しておシ、しかもリフトオフ法を採用し
た場合に、リフトオンされない多結晶シリコンが残留す
るという欠点もあった。
この発明の目的は、多結晶シリコンのパターンエツジを
滑らかにして後続工程での段切れを防止し、かつ従来の
リフトオフ法に存在したリフトオンされないレジストが
残るという欠点を解決する改良された半導体装置の製造
方法を提供するにある。
滑らかにして後続工程での段切れを防止し、かつ従来の
リフトオフ法に存在したリフトオンされないレジストが
残るという欠点を解決する改良された半導体装置の製造
方法を提供するにある。
上記目的を達成するために、この発明においては、上部
にヒザシを持つマスクを用いてリフトオフを行うように
したもので、以下図面に基づいてこの発明の実施例を詳
細に説明する。
にヒザシを持つマスクを用いてリフトオフを行うように
したもので、以下図面に基づいてこの発明の実施例を詳
細に説明する。
第４図〜第７図は、この発明の第１の実施例に係る各工
程での素子断面図を示したものである。
程での素子断面図を示したものである。
シリコン基板１００の表面に酸化膜や窒化膜などの絶縁
膜１１θを形成し、つづいて上部にヒサシを持つマスク
領域を形成するだめのマスク材料として例えばＰＳＧ膜
１２０を形成する。さらにＰＳＧ膜１２０を選択エツチ
ングするだめのマスク材として窒化膜１３０を形成する
。（第４図）次に、適当なオドリソグラフィを用いた選
択エツチングにより窒化膜１３０を選択エツチングして
窒化膜のマスクパターン１３ノを形成し、その窒化膜の
マスク・やターン１３１をマスクにしてＰＳＧ膜１２０
をエツチングする。この場合、ＰＳＧ膜１２０に含まれ
るリン濃度を調整することにより ＰＳＧ膜１２０のエ
ツチング速度を通常の熱酸化膜のそれに比較して約１０
倍に加速することが出来る。従がって、絶縁膜１１０を
殆んど侵さず、窒化膜のマスクパターン１３１よりも内
側にくい込んだ、即ち、サイドエツチングされたＰＳＧ
膜の・ぐターン１２１が形成される。（第５図）次に多
結晶シリコン１４０を蒸着によシ全面に堆積させる。蒸
着源から蒸発した多結晶シリコンは、はぼ直線状に基板
１００に到達するため、一般にはヒサシとなった窒化膜
のマスクパターン１３１の内側には、まわシ込んでくる
ことはない。しかし、多結晶シリコン１４０が基板１０
０上の絶縁膜１１０に到達した後に、その熱エネルギー
の一部が運動エネルギーに変換されてその分だけ移動が
起こるため、ヒサシ状の窒化膜のマスクパターン１３１
の下にも多少まわシ込んでくる。この結果、第６図に示
すように、多少ヒサシ状の窒化膜のマスク・ぐターン１
３１の下にもまわシ込んだ断面のなだらかな多結晶シリ
コンノＲターン１４１と、ヒザシ状窒化膜のマスクパタ
ーン１３１の上部にのっだ多結晶シリコンパターン１４
２とが形成される。
膜１１θを形成し、つづいて上部にヒサシを持つマスク
領域を形成するだめのマスク材料として例えばＰＳＧ膜
１２０を形成する。さらにＰＳＧ膜１２０を選択エツチ
ングするだめのマスク材として窒化膜１３０を形成する
。（第４図）次に、適当なオドリソグラフィを用いた選
択エツチングにより窒化膜１３０を選択エツチングして
窒化膜のマスクパターン１３ノを形成し、その窒化膜の
マスク・やターン１３１をマスクにしてＰＳＧ膜１２０
をエツチングする。この場合、ＰＳＧ膜１２０に含まれ
るリン濃度を調整することにより ＰＳＧ膜１２０のエ
ツチング速度を通常の熱酸化膜のそれに比較して約１０
倍に加速することが出来る。従がって、絶縁膜１１０を
殆んど侵さず、窒化膜のマスクパターン１３１よりも内
側にくい込んだ、即ち、サイドエツチングされたＰＳＧ
膜の・ぐターン１２１が形成される。（第５図）次に多
結晶シリコン１４０を蒸着によシ全面に堆積させる。蒸
着源から蒸発した多結晶シリコンは、はぼ直線状に基板
１００に到達するため、一般にはヒサシとなった窒化膜
のマスクパターン１３１の内側には、まわシ込んでくる
ことはない。しかし、多結晶シリコン１４０が基板１０
０上の絶縁膜１１０に到達した後に、その熱エネルギー
の一部が運動エネルギーに変換されてその分だけ移動が
起こるため、ヒサシ状の窒化膜のマスクパターン１３１
の下にも多少まわシ込んでくる。この結果、第６図に示
すように、多少ヒサシ状の窒化膜のマスク・ぐターン１
３１の下にもまわシ込んだ断面のなだらかな多結晶シリ
コンノＲターン１４１と、ヒザシ状窒化膜のマスクパタ
ーン１３１の上部にのっだ多結晶シリコンパターン１４
２とが形成される。
この後ＰＳＧ膜の・やターン１２１を除去すると、上部
に残留している窒化膜のマスクパターン１３１と多結晶
シリコンパターン１４２とが共に除去されるので、第７
図に示すように、絶縁膜１１０の上には、多結晶シリコ
ンパターン１４１のみが形成されて残留する。
に残留している窒化膜のマスクパターン１３１と多結晶
シリコンパターン１４２とが共に除去されるので、第７
図に示すように、絶縁膜１１０の上には、多結晶シリコ
ンパターン１４１のみが形成されて残留する。
なお、ＰＳＧ膜のパターン１２１を除去するに際して通
常は希沸酸などを用いるが、その際も上述したように、
ＰＳＧ膜のエツチング速度は通常の熱酸化膜のそれにく
らべて十分に速いので、下地の絶縁膜１１００余分のエ
ツチングの影響は無視して良い。
常は希沸酸などを用いるが、その際も上述したように、
ＰＳＧ膜のエツチング速度は通常の熱酸化膜のそれにく
らべて十分に速いので、下地の絶縁膜１１００余分のエ
ツチングの影響は無視して良い。
このようにして断面のなだらかな多結晶シリコンパター
ン１４ノが精度良く形成され、しかも従来方法にみられ
たような、リフトオフの際に除去されないレジストや、
多結晶シリコンが残留するというような事はまったく起
こら々い。第８図は、後続の工程での素子断面図を示し
たものであるが、例えば多結晶シリコンパターン１４１
中にＮ型あるいはＰ型の不純物１５０を導入し、必要な
熱処理を加えることにより所望の抵抗値を備えた配線領
域を形成することも出来る。
ン１４ノが精度良く形成され、しかも従来方法にみられ
たような、リフトオフの際に除去されないレジストや、
多結晶シリコンが残留するというような事はまったく起
こら々い。第８図は、後続の工程での素子断面図を示し
たものであるが、例えば多結晶シリコンパターン１４１
中にＮ型あるいはＰ型の不純物１５０を導入し、必要な
熱処理を加えることにより所望の抵抗値を備えた配線領
域を形成することも出来る。
第１の実施例においては、ヒサシを持つマスク領域を形
成するものとして、ＰＳＧ膜と窒化膜との積層構造を使
用したが、ポリミイド樹脂とアルミニウム等の金属膜と
の積層構造でも同様に使用出来る。この場合のリフトオ
フには酸素プラズマを用いれば良い。さらにポジ型レジ
ストと、金属膜との積層構造でも良く、この場合には金
属膜のパターン形成を行なった後に、その金属膜をマス
クとして全面に紫外光を照射して、ポジ型レジストの現
像液に浸すことによシヒサシを持ったマスク領域が形成
される。リフトオフには酸素プラズマ、アセトン又は発
煙硝酸などが使用出来る。
成するものとして、ＰＳＧ膜と窒化膜との積層構造を使
用したが、ポリミイド樹脂とアルミニウム等の金属膜と
の積層構造でも同様に使用出来る。この場合のリフトオ
フには酸素プラズマを用いれば良い。さらにポジ型レジ
ストと、金属膜との積層構造でも良く、この場合には金
属膜のパターン形成を行なった後に、その金属膜をマス
クとして全面に紫外光を照射して、ポジ型レジストの現
像液に浸すことによシヒサシを持ったマスク領域が形成
される。リフトオフには酸素プラズマ、アセトン又は発
煙硝酸などが使用出来る。
以上詳細に説明したように、この発明によれば、ヒサシ
を持つマスク領域によってリフトオフを行うので微細加
工が容易で、断面形状が滑らかな多結晶シリコンのノや
ターンが得られる利点がある。
を持つマスク領域によってリフトオフを行うので微細加
工が容易で、断面形状が滑らかな多結晶シリコンのノや
ターンが得られる利点がある。
第１図は、従来の方法で作成した多結晶シリコンパター
ンの断面図、第２図、第３図は従来のリフトオフ法の工
程を説明するだめのシリコン基板の断面図、第４図〜第
７図は、この発明の第１の実施例に係る各工程での素子
断面図、第８図は、後続工程の一例を示す素子断面図で
ある。 ト ω 派 味
ンの断面図、第２図、第３図は従来のリフトオフ法の工
程を説明するだめのシリコン基板の断面図、第４図〜第
７図は、この発明の第１の実施例に係る各工程での素子
断面図、第８図は、後続工程の一例を示す素子断面図で
ある。 ト ω 派 味
Claims (4)
- （１）表面に絶縁層を有するシリコン基板の前艷絶縁層
表面に、上部にヒサシを持つマスク領域を形成する工程
と、前記マスク領域と前記絶縁層表面に、同時に多結晶
シリコンを堆積させる工程と、前記マスク領域をリフト
オフして除去する工程とを含む半導体装置の製造方法。 - （２） 前記上部にヒサシを持つマスク領域はシリケ
ートガラス膜と窒化膜との積層構造によ多形成されてい
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。 - （３）前記上部にヒサシを持つマスク領域は、ポリミイ
ド樹脂と金属膜との積層構造により形成されていること
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。 - （４）前記上部にヒサシを持つマスク領域は、醪ジ型レ
ジストと金属膜との積層構造により形成されていること
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11921081A JPS5821843A (ja) | 1981-07-31 | 1981-07-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11921081A JPS5821843A (ja) | 1981-07-31 | 1981-07-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5821843A true JPS5821843A (ja) | 1983-02-08 |
Family
ID=14755656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11921081A Pending JPS5821843A (ja) | 1981-07-31 | 1981-07-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821843A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6261401A (ja) * | 1985-09-11 | 1987-03-18 | Sumitomo Electric Ind Ltd | Ｐｉｎダイオ−ドスイツチ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5370764A (en) * | 1976-12-07 | 1978-06-23 | Fujitsu Ltd | Electrode formation method by lift off method |
| JPS5539602A (en) * | 1978-09-13 | 1980-03-19 | Hitachi Ltd | Method of forming multilayer interconnection |
| JPS55163860A (en) * | 1979-06-06 | 1980-12-20 | Toshiba Corp | Manufacture of semiconductor device |
-
1981
- 1981-07-31 JP JP11921081A patent/JPS5821843A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5370764A (en) * | 1976-12-07 | 1978-06-23 | Fujitsu Ltd | Electrode formation method by lift off method |
| JPS5539602A (en) * | 1978-09-13 | 1980-03-19 | Hitachi Ltd | Method of forming multilayer interconnection |
| JPS55163860A (en) * | 1979-06-06 | 1980-12-20 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6261401A (ja) * | 1985-09-11 | 1987-03-18 | Sumitomo Electric Ind Ltd | Ｐｉｎダイオ−ドスイツチ |
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