JPS6386453A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000010408 film Substances 0.000 claims abstract description 82
- 239000010409 thin film Substances 0.000 claims abstract description 40
- 239000004020 conductor Substances 0.000 claims abstract description 35
- 238000005530 etching Methods 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 19
- 229910001080 W alloy Inorganic materials 0.000 claims abstract description 4
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 claims abstract 3
- 239000000758 substrate Substances 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- 229910000676 Si alloy Inorganic materials 0.000 claims 1
- 230000004888 barrier function Effects 0.000 abstract description 23
- 229910052751 metal Inorganic materials 0.000 abstract description 23
- 239000002184 metal Substances 0.000 abstract description 23
- 238000001020 plasma etching Methods 0.000 abstract description 3
- 238000005229 chemical vapour deposition Methods 0.000 abstract 1
- 238000007796 conventional method Methods 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置の製造方法に関し、特にバリアメ
タルを有する配線構造を持つ半導体装置の製造方法に関
するものである。
タルを有する配線構造を持つ半導体装置の製造方法に関
するものである。
［従来の技術］
第３Ａ図〜第３Ｃ図は、従来の半導体装置の製造方法を
示す工程断面図である。
示す工程断面図である。
この製造方法について説明すると、まず、その表面に不
純物拡散層や絶縁膜などの所定の機能領域が形成された
半導体基板１表面に、スパッタリング法によりチタン・
タングステン（ＴＩＷ）合金、窒化チタン（Ｔ ｉ Ｎ
）などの導体膜からなり膜厚が約０．１〜０．２μｍの
バリアメタル２を形成する。次に、バリアメタル２表面
に、スパッタリング法によりアルミニウム（ＡｒＬ）、
アルミニウム−シリコン（Ｓｔ）合金などからなり膜厚
が約１μｍの導体膜を形成する。次に、導体膜表面にレ
ジスト膜を形成する。次に、レジスト膜を写真製版技術
によりパターニングして導体膜表面の所定部にレジスト
パターン４を形成する。次に、レジストパターン４をマ
スクとして、塩素系ガスを用いて導体膜を反応性イオン
エツチングして配線３を形成する（第３Ａ図）。次に、
レジストパターン４および配線３をマスクとして、ＣＦ
、などのガスを用いてバリアメタル２をドライエツチン
グして、またはバリアメタル２をウェットエツチングし
てバリアメタル２０を形成する。この場合、バリアメタ
ル２０にエツチングの程度（時間）に対応してサイドエ
ツチング５ａ、５ｂが生じる（第３Ｂ図）。次に、レジ
ストパターン４を除去する。次に、半導体基板１表面、
バリアメタル２０表面および配線３表面に、ＣＶＤ法な
どにより最終保護膜、または多層配線における層間膜と
して、シリコン酸化（ＳｉＯ□）膜、シリコン窒化（Ｓ
ｉＮ）膜などからなる絶縁膜６を形成する（第３Ｃ図）
。
純物拡散層や絶縁膜などの所定の機能領域が形成された
半導体基板１表面に、スパッタリング法によりチタン・
タングステン（ＴＩＷ）合金、窒化チタン（Ｔ ｉ Ｎ
）などの導体膜からなり膜厚が約０．１〜０．２μｍの
バリアメタル２を形成する。次に、バリアメタル２表面
に、スパッタリング法によりアルミニウム（ＡｒＬ）、
アルミニウム−シリコン（Ｓｔ）合金などからなり膜厚
が約１μｍの導体膜を形成する。次に、導体膜表面にレ
ジスト膜を形成する。次に、レジスト膜を写真製版技術
によりパターニングして導体膜表面の所定部にレジスト
パターン４を形成する。次に、レジストパターン４をマ
スクとして、塩素系ガスを用いて導体膜を反応性イオン
エツチングして配線３を形成する（第３Ａ図）。次に、
レジストパターン４および配線３をマスクとして、ＣＦ
、などのガスを用いてバリアメタル２をドライエツチン
グして、またはバリアメタル２をウェットエツチングし
てバリアメタル２０を形成する。この場合、バリアメタ
ル２０にエツチングの程度（時間）に対応してサイドエ
ツチング５ａ、５ｂが生じる（第３Ｂ図）。次に、レジ
ストパターン４を除去する。次に、半導体基板１表面、
バリアメタル２０表面および配線３表面に、ＣＶＤ法な
どにより最終保護膜、または多層配線における層間膜と
して、シリコン酸化（ＳｉＯ□）膜、シリコン窒化（Ｓ
ｉＮ）膜などからなる絶縁膜６を形成する（第３Ｃ図）
。
［発明が解決しようとする問題点］
ところで、従来の半導体装置の製造方法においては、バ
リアメタル２０にサイドエツチング５ａ。
リアメタル２０にサイドエツチング５ａ。
５ｂが生じること、また配線３の側壁部がほぼ垂直にな
っていることにより、絶縁膜６０段差部７ａ、７ｂが第
３Ｃ図に示すようにオーバハング状になり、段差部７ａ
、７ｂにクラック８が発生する場合がある。さらに、サ
イドエツチング５ａ。
っていることにより、絶縁膜６０段差部７ａ、７ｂが第
３Ｃ図に示すようにオーバハング状になり、段差部７ａ
、７ｂにクラック８が発生する場合がある。さらに、サ
イドエツチング５ａ。
５ｂが大きい場合には、この部分に空洞９が生じる。
このように、絶縁膜６に生じるカバレッジ形状不良、ク
ラックおよび空洞は半導体装置の歩留りを低下させ、ま
たその信頼性を著しく低下させるという問題点があった
。
ラックおよび空洞は半導体装置の歩留りを低下させ、ま
たその信頼性を著しく低下させるという問題点があった
。
この発明は上記のような問題点を解消するためになされ
たもので、バリアメタルを有する配線上に形成する絶縁
膜の段差部のカバレッジ形状を改善できるとともに、信
頼性を向上できる半導体装置の製造方法を得ることを目
的とする。
たもので、バリアメタルを有する配線上に形成する絶縁
膜の段差部のカバレッジ形状を改善できるとともに、信
頼性を向上できる半導体装置の製造方法を得ることを目
的とする。
［問題点を解決するための手段］
この発明に係る半導体装置の製造方法は、その表面に所
定の機能領域が形成された半導体基板表面に第１導体膜
を形成し、第１導体膜表面に第２導体膜を形成し、第２
導体膜をエツチングして第１導体膜表面の所定部に配線
を形成し、第１導体膜表面および配線表面に薄膜を形成
し、薄膜を異方性エツチングして配線の側壁部にのみこ
の薄膜の一部を残し、配線および残した薄膜の一部をマ
スフとして第１導体膜をエツチングして半導体基板を露
出し、半導体基板の露出した表面、残りの第１導体膜表
面、残した薄膜の一部表面および配線表面に絶縁膜を形
成する方法である。
定の機能領域が形成された半導体基板表面に第１導体膜
を形成し、第１導体膜表面に第２導体膜を形成し、第２
導体膜をエツチングして第１導体膜表面の所定部に配線
を形成し、第１導体膜表面および配線表面に薄膜を形成
し、薄膜を異方性エツチングして配線の側壁部にのみこ
の薄膜の一部を残し、配線および残した薄膜の一部をマ
スフとして第１導体膜をエツチングして半導体基板を露
出し、半導体基板の露出した表面、残りの第１導体膜表
面、残した薄膜の一部表面および配線表面に絶縁膜を形
成する方法である。
［作用］
この発明においては、配線およびこの配線の側壁部にの
み残した薄膜の一部をマスクとして第１導体膜をエツチ
ングすることによって、エツチング後に残った第１導体
膜に残した薄膜の一部に対してサイドエツチングが生じ
ても、この残った第１導体膜の幅を配線の幅より大きく
することができる。
み残した薄膜の一部をマスクとして第１導体膜をエツチ
ングすることによって、エツチング後に残った第１導体
膜に残した薄膜の一部に対してサイドエツチングが生じ
ても、この残った第１導体膜の幅を配線の幅より大きく
することができる。
［実施例］
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
重複する部分については適宜その説明を省略する。
第１Ａ図〜第１Ｅ図は、この発明の第１の実施例である
半導体装置の製造方法を示す工程断面図である。
半導体装置の製造方法を示す工程断面図である。
この製造方法について説明すると、従来の製造方法と同
じ方法により第１Ａ図の工程を経た後、レジストパター
ン４を除去する。次に、バリアメタル２表面および配線
３表面に、ＣＶＤ法などによりシリコン酸化（Ｓ ｉ
０２）膜、チタン・タングステン合金膜などからなり膜
厚が約０． １〜０゜５μｍの薄膜１０を形成する（第
１Ｂ図）。次に、薄膜１０を反応性イオンエツチング法
などにより異方性エツチングし、配線３の側壁部にのみ
薄膜１０の一部である薄膜１０ｇ、１０ｂを残す（第１
Ｃ図）。次に、配線３および薄膜１０ａ、１０ｂをマス
クとしてバリアメタル２をエツチングしてバリアメタル
２１を形成する。このとき、薄膜１０ａ、１０ｂに対し
てサイドエツチング５０ａ。
じ方法により第１Ａ図の工程を経た後、レジストパター
ン４を除去する。次に、バリアメタル２表面および配線
３表面に、ＣＶＤ法などによりシリコン酸化（Ｓ ｉ
０２）膜、チタン・タングステン合金膜などからなり膜
厚が約０． １〜０゜５μｍの薄膜１０を形成する（第
１Ｂ図）。次に、薄膜１０を反応性イオンエツチング法
などにより異方性エツチングし、配線３の側壁部にのみ
薄膜１０の一部である薄膜１０ｇ、１０ｂを残す（第１
Ｃ図）。次に、配線３および薄膜１０ａ、１０ｂをマス
クとしてバリアメタル２をエツチングしてバリアメタル
２１を形成する。このとき、薄膜１０ａ、１０ｂに対し
てサイドエツチング５０ａ。
５０ｂが生じるが、このサイドエツチング量を薄膜１０
ａ、１０ｂの底面の幅より小さくなるようニスル（第１
Ｄ図）。次に、薄膜１０ａ、１０ｂを等方性エツチング
により除去する。次に、半導体基板１表面、バリアメタ
ル２１表面および配線３表面にシリコン酸化膜、シリコ
ン窒化膜などからなる絶縁膜６０を形成する。ここで、
配線３の幅よりバリアメタル２１の幅が大きいので、絶
縁膜６０の段差部７０ａ、７０ｂのカバレッジ形状が改
善され、また絶縁膜６０にクラックが発生したり空洞が
生じたりすることがなくなる。
ａ、１０ｂの底面の幅より小さくなるようニスル（第１
Ｄ図）。次に、薄膜１０ａ、１０ｂを等方性エツチング
により除去する。次に、半導体基板１表面、バリアメタ
ル２１表面および配線３表面にシリコン酸化膜、シリコ
ン窒化膜などからなる絶縁膜６０を形成する。ここで、
配線３の幅よりバリアメタル２１の幅が大きいので、絶
縁膜６０の段差部７０ａ、７０ｂのカバレッジ形状が改
善され、また絶縁膜６０にクラックが発生したり空洞が
生じたりすることがなくなる。
上記第１の実施例では、配線３の側壁部の薄膜１０ａ、
１０ｂを除去した後絶縁膜６０を形成したが、第２図の
第２の実施例に示すように薄膜１０ａ、１０ｂを残した
ままシリコン酸化膜、シリコン窒化膜などからなる絶縁
膜６１を形成してもよい。この方が工程も少なく、段差
部７１ａ、７１ｂのカバレッジ形状もさらに改善される
。但し、バリアメタル２１のサイドエツチング５０ａ、
５０ｂが小さい場合のみ有効であり、大きい場合にはク
ラック、空洞などの問題′が生じるのは従来の製造方法
と同様であるが、バリアメタル２をエツチングするとき
そのエツチング速度を薄膜１０のエツチング速度より遅
くなるようにエツチング条件を設定することにより、サ
イドエツチングを極めて微小に抑制することができる。
１０ｂを除去した後絶縁膜６０を形成したが、第２図の
第２の実施例に示すように薄膜１０ａ、１０ｂを残した
ままシリコン酸化膜、シリコン窒化膜などからなる絶縁
膜６１を形成してもよい。この方が工程も少なく、段差
部７１ａ、７１ｂのカバレッジ形状もさらに改善される
。但し、バリアメタル２１のサイドエツチング５０ａ、
５０ｂが小さい場合のみ有効であり、大きい場合にはク
ラック、空洞などの問題′が生じるのは従来の製造方法
と同様であるが、バリアメタル２をエツチングするとき
そのエツチング速度を薄膜１０のエツチング速度より遅
くなるようにエツチング条件を設定することにより、サ
イドエツチングを極めて微小に抑制することができる。
なお、上記第１および第２の実施例において、バリアメ
タル２と薄膜１０とは異なる物質からなってもよく、ま
た、同じ物質からなってもよい。
タル２と薄膜１０とは異なる物質からなってもよく、ま
た、同じ物質からなってもよい。
同じ物質からなる場合には、異方性エツチングにより配
線３の側壁部にのみ薄膜１０ａ、１０ｂを形成するとき
、同時にバリヤメタル２もエツチング除去することがで
き、バリヤメタル２１のサイドエツチングも防止するこ
とができて好ましい。
線３の側壁部にのみ薄膜１０ａ、１０ｂを形成するとき
、同時にバリヤメタル２もエツチング除去することがで
き、バリヤメタル２１のサイドエツチングも防止するこ
とができて好ましい。
［発明の効果］
以上のようにこの発明によれば、半導体基板表面に第１
導体膜を形成し、第１導体膜表面の所定部に配線を形成
し、第１導体膜表面および配線表面に薄膜を形成し、薄
膜を異方性エツチングして配線の側壁部にのみこの薄膜
の一部を残し、配線および残した薄膜の一部をマスクと
して第１導体膜をエツチングして半導体基板を露出し、
半導体基板の露出した表面、残りの第１導体膜表面、残
した薄膜の一部表面および配線表面に絶縁膜を形成する
ので、絶縁膜の段差部のカバレッジ形状を改善できると
ともに、信頼性を向上できる半導体装置の製造方法を得
ることができる。
導体膜を形成し、第１導体膜表面の所定部に配線を形成
し、第１導体膜表面および配線表面に薄膜を形成し、薄
膜を異方性エツチングして配線の側壁部にのみこの薄膜
の一部を残し、配線および残した薄膜の一部をマスクと
して第１導体膜をエツチングして半導体基板を露出し、
半導体基板の露出した表面、残りの第１導体膜表面、残
した薄膜の一部表面および配線表面に絶縁膜を形成する
ので、絶縁膜の段差部のカバレッジ形状を改善できると
ともに、信頼性を向上できる半導体装置の製造方法を得
ることができる。
第１Ａ図〜第１Ｅ図は、この発明の第１の実施例である
半導体装置の製造方法を示す工程断面図である。 第２図は、この発明の第２の実施例である半導体装置の
製造方法に係る一工程断面図である。 第３Ａ図〜第３Ｃ図は、従来の半導体装置の製造方法を
示す工程断面図である。 図において、１は半導体基板、２．２１はバリアメタル
、３は配線、４はレジストパターン、１０．１０ａ、１
０ｂは薄膜、５０ａ、５０ｂはサイドエツチング、６０
．６１は絶縁膜、７０ａ。 ７０ｂ、７１ａ、７１ｂは段差部で、ある。 なお、各図中同一符号は同一または相当部分を示す。
半導体装置の製造方法を示す工程断面図である。 第２図は、この発明の第２の実施例である半導体装置の
製造方法に係る一工程断面図である。 第３Ａ図〜第３Ｃ図は、従来の半導体装置の製造方法を
示す工程断面図である。 図において、１は半導体基板、２．２１はバリアメタル
、３は配線、４はレジストパターン、１０．１０ａ、１
０ｂは薄膜、５０ａ、５０ｂはサイドエツチング、６０
．６１は絶縁膜、７０ａ。 ７０ｂ、７１ａ、７１ｂは段差部で、ある。 なお、各図中同一符号は同一または相当部分を示す。
Claims (11)
- （１）その表面に所定の機能領域が形成された半導体基
板表面に第１導体膜を形成する工程と、前記第１導体膜
表面に第２導体膜を形成する工程と、 前記第２導体膜をエッチングして前記第１導体膜表面の
所定部に配線を形成する工程と、 前記第１導体膜表面および前記配線表面に薄膜を形成す
る工程と、 前記薄膜を異方性エッチングして前記配線の側壁部にの
み前記薄膜の一部を残す工程と、 前記配線および前記残した薄膜の一部をマスクとして前
記第１導体膜をエッチングして前記半導体基板を露出す
る工程と、 前記半導体基板の露出した表面、残りの前記第１導体膜
表面、前記残した薄膜の一部表面および前記配線表面に
絶縁膜を形成する工程とを備えた半導体装置の製造方法
。 - （２）さらに、前記第１導体膜のエッチング後に前記残
した薄膜の一部をエッチングにより除去する工程を備え
、 前記半導体基板の露出した表面、残りの前記第１導体膜
表面および前記配線表面に前記絶縁膜を形成する特許請
求の範囲第１項記載の半導体装置の製造方法。 - （３）前記第１導体膜はチタン・タングステン合金膜か
らなる特許請求の範囲第１項または第２項記載の半導体
装置の製造方法。 - （４）前記第１導体膜は窒化チタン膜からなる特許請求
の範囲第１項または第２項記載の半導体装置の製造方法
。 - （５）前記配線はアルミニウム膜からなる特許請求の範
囲第１項ないし第４項のいずれかに記載の半導体装置の
製造方法。 - （６）前記配線はアルミニウム−シリコン合金膜からな
る特許請求の範囲第１項ないし第４項のいずれかに記載
の半導体装置の製造方法。 - （７）前記薄膜はシリコン酸化膜からなる特許請求の範
囲第１項ないし第６項のいずれかに記載の半導体装置の
製造方法。 - （８）前記薄膜はチタン・タングステン合金膜からなる
特許請求の範囲第１項ないし第６項のいずれかに記載の
半導体装置の製造方法。 - （９）前記第１導体膜と前記薄膜とは同じ物質からなる
特許請求の範囲第１項ないし第６項のいずれかに記載の
半導体装置の製造方法。 - （１０）前記絶縁膜はシリコン酸化膜からなる特許請求
の範囲第１項ないし第９項のいずれかに記載の半導体装
置の製造方法。 - （１１）前記絶縁膜はシリコン窒化膜からなる特許請求
の範囲第１項ないし第９項のいずれかに記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23205386A JPS6386453A (ja) | 1986-09-29 | 1986-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23205386A JPS6386453A (ja) | 1986-09-29 | 1986-09-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6386453A true JPS6386453A (ja) | 1988-04-16 |
Family
ID=16933228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23205386A Pending JPS6386453A (ja) | 1986-09-29 | 1986-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6386453A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877082A (en) * | 1996-06-14 | 1999-03-02 | Nec Corporation | Method of manufacturing semiconductor device without plasma damage |
| US6303995B1 (en) | 1996-01-11 | 2001-10-16 | Lsi Logic Corporation | Sidewall structure for metal interconnect and method of making same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161050A (ja) * | 1983-03-03 | 1984-09-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS59215746A (ja) * | 1983-05-24 | 1984-12-05 | Nec Corp | 半導体装置の製造方法 |
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1986
- 1986-09-29 JP JP23205386A patent/JPS6386453A/ja active Pending
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