JP2504239B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法、特に半導体基板上
に電極を形成する方法に関する。
に電極を形成する方法に関する。
第２図は従来の半導体装置の製造方法を示す断面図で
あり、同図において、（１）は半導体基板、（６）はソ
ース及びドレイン金属層、（８）はゲート金属層、（1
1）は第１のレジスト、（12）は第２のレジストであ
る。
あり、同図において、（１）は半導体基板、（６）はソ
ース及びドレイン金属層、（８）はゲート金属層、（1
1）は第１のレジスト、（12）は第２のレジストであ
る。
次に、従来の製造方法について説明する。先ず、第２
図（ａ）に示すように、半導体基板（１）上に第１のレ
ジスト（11）を形成し、そのレジストに通常の写真製版
法によって、ソース及びドレイン電極となる領域だけを
開口した第１のレジストパターンを形成する。次に、第
２図（ｂ）に示すように、第１のレジストパターンの全
面にソース及びドレイン金属層（６）を蒸着により形成
した後、リフトオフにより不要な部分を除去して、第２
図（ｃ）に示すように、半導体基板（１）上にソース及
びドレイン電極となる金属層（６）を形成する。次に、
その半導体基板（１）をシンタ（sinter）した後、第２
図（ｄ）に示すように、基板（１）上に第２のレジスト
（12）を塗布し、再度の写真製版によるマスク合わせに
より第２のレジスト（12）の所望の位置、すなわちゲー
ト電極となる領域、だけを開口した第２のレジストパタ
ーンを形成する。次に、その第２のレジストパターンを
マスクにして、第２図（ｅ）に示すようにリセスエッチ
ングした後、ゲート金属層（８）を全面に蒸着により形
成する。その後、リフトオフすることによって不要な部
分を除去して、第２図（ｆ）に示すようにリセス内にの
みゲート電極となるゲート金属層（８）を形成する。
図（ａ）に示すように、半導体基板（１）上に第１のレ
ジスト（11）を形成し、そのレジストに通常の写真製版
法によって、ソース及びドレイン電極となる領域だけを
開口した第１のレジストパターンを形成する。次に、第
２図（ｂ）に示すように、第１のレジストパターンの全
面にソース及びドレイン金属層（６）を蒸着により形成
した後、リフトオフにより不要な部分を除去して、第２
図（ｃ）に示すように、半導体基板（１）上にソース及
びドレイン電極となる金属層（６）を形成する。次に、
その半導体基板（１）をシンタ（sinter）した後、第２
図（ｄ）に示すように、基板（１）上に第２のレジスト
（12）を塗布し、再度の写真製版によるマスク合わせに
より第２のレジスト（12）の所望の位置、すなわちゲー
ト電極となる領域、だけを開口した第２のレジストパタ
ーンを形成する。次に、その第２のレジストパターンを
マスクにして、第２図（ｅ）に示すようにリセスエッチ
ングした後、ゲート金属層（８）を全面に蒸着により形
成する。その後、リフトオフすることによって不要な部
分を除去して、第２図（ｆ）に示すようにリセス内にの
みゲート電極となるゲート金属層（８）を形成する。
従来の半導体装置の製造方法では、上述のように、ゲ
ート電極形成時にソース及びドレイン電極に対してマス
ク合わせしてレジストパターンを形成するため、位置合
わせ誤差によりゲート電極の位置が所望の位置からずれ
て特性が不安定になることがある。また、そのような位
置ずれによるソースあるいはドレイン電極とゲート電極
との短絡を防止するために双方の電極間の距離を大きく
とる必要があるので、ソース及びドレイン電極とゲート
電極との距離を縮めて特性の向上を図ることが困難にな
る、といった問題点があった。
ート電極形成時にソース及びドレイン電極に対してマス
ク合わせしてレジストパターンを形成するため、位置合
わせ誤差によりゲート電極の位置が所望の位置からずれ
て特性が不安定になることがある。また、そのような位
置ずれによるソースあるいはドレイン電極とゲート電極
との短絡を防止するために双方の電極間の距離を大きく
とる必要があるので、ソース及びドレイン電極とゲート
電極との距離を縮めて特性の向上を図ることが困難にな
る、といった問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、ゲート電極形成時にソース及びドレイン電
極に対するマスク合わせを不要にすることができる半導
体装置の製造方法を提供することを目的とする。
れたもので、ゲート電極形成時にソース及びドレイン電
極に対するマスク合わせを不要にすることができる半導
体装置の製造方法を提供することを目的とする。
この発明の半導体装置の製造方法は、後程説明する図
示の実施例中の参照番号を使って説明すると、半導体基
板（１）上に種類の異なる材料からなる第１及び第２の
薄膜（２、３）をこの順序で形成する第１の工程と、上
記第２の薄膜（３）上に第１のレジスト（４）からなる
第１のレジストパターンを形成する第２の工程と、上記
第１のレジストパターンをマスクとして上記第１及び第
２の薄膜をその下の半導体基板の表面が露出するまでエ
ッチングして、この半導体基板の表面に沿う方向の幅寸
法が大きなソース及びドレイン電極領域と、その幅寸法
が小さなゲート電極領域とを所定の間隔をおいて同時に
形成する第３の工程（第１図（ｂ））と、上記第２の薄
膜（４）のみをエッチングする溶液を使用して上記第２
の薄膜をサイドエッチングすることにより上記ゲート電
極領域の第２の薄膜を全て除去して、該ゲート電極領域
における上記第１の薄膜を露出させる第４の工程と（第
１図（ｃ））、上記ソース及びドレイン電極領域上の上
記第１のレジスト（４）を除去した後、上記ソース及び
ドレイン電極領域の上記第２の薄膜（３）の頭部のみを
露出させた状態で第２のレジスト（５）からなる第２の
レジストパターンを形成する第５の工程（第１図
（ｅ））と、上記第２のレジストパターンをマスクとし
て上記ソース及びドレイン電極領域の上記第１及び第２
の薄膜を共に除去して、上記ソース及びドレイン電極領
域の半導体基板の表面を露出させ、この露出した半導体
基板の表面及び上記第２のレジストパターン上にソース
及びドレイン電極用の金属層（６）を形成し、次いで該
第２のレジストパターンをその上の金属層と共に除去し
て上記ソース及びドレイン電極領域の半導体基板の表面
に上記ソース及びドレイン電極用の金属層からなるソー
ス電極及びドレイン電極を形成する第６の工程（第１図
（ｇ））と、上記ゲート電極領域の上記第１の薄膜の頭
部のみを露出させた状態で、上記ソース及びドレイン電
極ならびに露出した半導体基板を覆って第３のレジスト
（７）からなる第３のレジストパターンを形成する第７
の工程（第１図（ｉ））と、上記第３のレジストパター
ンをマスクとして上記ゲート電極領域の第１の薄膜を除
去すると共に、該ゲート電極領域の半導体基板にゲート
電極用のリセスを形成する第８の工程と、上記リセス内
及び上記第３のレジストパターン上にゲート電極用の金
属層（８）を形成し（第１図（ｋ））、次いで上記第３
のレジストパターンをその上の金属層と共に除去して上
記リセス内に上記ゲート電極用の金属層からなるゲート
電極を形成する第９の工程（第１図（ｌ））と、からな
る。
示の実施例中の参照番号を使って説明すると、半導体基
板（１）上に種類の異なる材料からなる第１及び第２の
薄膜（２、３）をこの順序で形成する第１の工程と、上
記第２の薄膜（３）上に第１のレジスト（４）からなる
第１のレジストパターンを形成する第２の工程と、上記
第１のレジストパターンをマスクとして上記第１及び第
２の薄膜をその下の半導体基板の表面が露出するまでエ
ッチングして、この半導体基板の表面に沿う方向の幅寸
法が大きなソース及びドレイン電極領域と、その幅寸法
が小さなゲート電極領域とを所定の間隔をおいて同時に
形成する第３の工程（第１図（ｂ））と、上記第２の薄
膜（４）のみをエッチングする溶液を使用して上記第２
の薄膜をサイドエッチングすることにより上記ゲート電
極領域の第２の薄膜を全て除去して、該ゲート電極領域
における上記第１の薄膜を露出させる第４の工程と（第
１図（ｃ））、上記ソース及びドレイン電極領域上の上
記第１のレジスト（４）を除去した後、上記ソース及び
ドレイン電極領域の上記第２の薄膜（３）の頭部のみを
露出させた状態で第２のレジスト（５）からなる第２の
レジストパターンを形成する第５の工程（第１図
（ｅ））と、上記第２のレジストパターンをマスクとし
て上記ソース及びドレイン電極領域の上記第１及び第２
の薄膜を共に除去して、上記ソース及びドレイン電極領
域の半導体基板の表面を露出させ、この露出した半導体
基板の表面及び上記第２のレジストパターン上にソース
及びドレイン電極用の金属層（６）を形成し、次いで該
第２のレジストパターンをその上の金属層と共に除去し
て上記ソース及びドレイン電極領域の半導体基板の表面
に上記ソース及びドレイン電極用の金属層からなるソー
ス電極及びドレイン電極を形成する第６の工程（第１図
（ｇ））と、上記ゲート電極領域の上記第１の薄膜の頭
部のみを露出させた状態で、上記ソース及びドレイン電
極ならびに露出した半導体基板を覆って第３のレジスト
（７）からなる第３のレジストパターンを形成する第７
の工程（第１図（ｉ））と、上記第３のレジストパター
ンをマスクとして上記ゲート電極領域の第１の薄膜を除
去すると共に、該ゲート電極領域の半導体基板にゲート
電極用のリセスを形成する第８の工程と、上記リセス内
及び上記第３のレジストパターン上にゲート電極用の金
属層（８）を形成し（第１図（ｋ））、次いで上記第３
のレジストパターンをその上の金属層と共に除去して上
記リセス内に上記ゲート電極用の金属層からなるゲート
電極を形成する第９の工程（第１図（ｌ））と、からな
る。
この発明における半導体装置の製造方法では、ソース
及びドレイン電極領域とゲート電極領域とを同時に形成
して各領域の半導体基板表面上に各金属層を順次形成す
るので、ソース及びドレイン電極、ゲート電極は半導体
基板上の所望の位置に正確に形成される。
及びドレイン電極領域とゲート電極領域とを同時に形成
して各領域の半導体基板表面上に各金属層を順次形成す
るので、ソース及びドレイン電極、ゲート電極は半導体
基板上の所望の位置に正確に形成される。
以下、この発明の一実施例を図において説明する。第
１図（ａ）乃至（ｌ）において、（１）は半導体基板、
（２）はダミーパターンの下層となるSiO2あるいはAl等
の第１の薄膜、（３）はダミーパターンの上層となる、
第１の薄膜（２）とは種類の異なる（例えば、第１の薄
膜（２）がSiO2の場合はAl、また第１の薄膜（２）がAl
の場合はSiO2）第２の薄膜、（４）はダミーパターン形
成時のマスクとなる第１のレジスト、（５）はダミーパ
ターンにおけるソース及びドレイン電極領域の頭部を露
出させるための第２のレジスト、（６）はソース及びド
レイン金属層、（７）はダミーパターンにおけるゲート
電極領域の頭部を露出させるための第３のレジスト、
（８）はゲート金属層である。
１図（ａ）乃至（ｌ）において、（１）は半導体基板、
（２）はダミーパターンの下層となるSiO2あるいはAl等
の第１の薄膜、（３）はダミーパターンの上層となる、
第１の薄膜（２）とは種類の異なる（例えば、第１の薄
膜（２）がSiO2の場合はAl、また第１の薄膜（２）がAl
の場合はSiO2）第２の薄膜、（４）はダミーパターン形
成時のマスクとなる第１のレジスト、（５）はダミーパ
ターンにおけるソース及びドレイン電極領域の頭部を露
出させるための第２のレジスト、（６）はソース及びド
レイン金属層、（７）はダミーパターンにおけるゲート
電極領域の頭部を露出させるための第３のレジスト、
（８）はゲート金属層である。
先ず、第１図（ａ）に示すように、半導体基板（１）
上に例えばSiO2の第１の薄膜（２）を、更にその薄膜の
上にそれに対して選択除去可能な材質、例えばAlの第２
の薄膜（３）をそれぞれ0.5〜1.0μｍ程度の厚さに順次
堆積した後、第２の薄膜（３）の全面に第１のレジスト
（４）を塗布し、通常の写真製版法により半導体基板
（１）表面に沿った方向の幅寸法が大きな、例えば５〜
10μｍのソース及びドレイン電極領域とその幅寸法が小
さな、例えば１μｍ以下のゲート電極領域の第１のレジ
ストパターンを形成する。次に、第１のレジスト（４）
からなる第１のレジストパターンをマスクとして、第１
及び第２の薄膜（２）、（３）をその下の半導体基板
（１）の表面が露出されるまでRIE法等によってエッチ
ングし、第１図（ｂ）に示すようなパターンを形成す
る。
上に例えばSiO2の第１の薄膜（２）を、更にその薄膜の
上にそれに対して選択除去可能な材質、例えばAlの第２
の薄膜（３）をそれぞれ0.5〜1.0μｍ程度の厚さに順次
堆積した後、第２の薄膜（３）の全面に第１のレジスト
（４）を塗布し、通常の写真製版法により半導体基板
（１）表面に沿った方向の幅寸法が大きな、例えば５〜
10μｍのソース及びドレイン電極領域とその幅寸法が小
さな、例えば１μｍ以下のゲート電極領域の第１のレジ
ストパターンを形成する。次に、第１のレジスト（４）
からなる第１のレジストパターンをマスクとして、第１
及び第２の薄膜（２）、（３）をその下の半導体基板
（１）の表面が露出されるまでRIE法等によってエッチ
ングし、第１図（ｂ）に示すようなパターンを形成す
る。
次に、例えば塩酸等のような、第２の薄膜（３）のみ
をエッチングし、第１の薄膜（２）はエッチングしない
溶液を用いてサイドエッチを行ない、第１図（ｃ）に示
すように、ゲート電極領域における幅寸法の小さい第２
の薄膜（３）のみを除去することにより、ゲート電極領
域の第１の薄膜（２）を露出させる。次に、第１図
（ｃ）のソース及びドレイン電極領域における第１のレ
ジスト（４）を除去した後、全面に第２のレジスト
（５）を塗布し、通常の写真製版法を用いて第１図
（ｄ）に示すように、ソース及びドレイン電極領域から
微小な間隙をおいて第２のレジスト（５）からなる第２
のレジストパターンを半導体基板（１）及びゲート電極
領域の第１の薄膜（２）上に形成する。次に、150℃程
度に加熱して第２のレジスト（５）を熱変形させ、第１
図（ｅ）示すようにソース及びドレイン電極領域の第２
の薄膜（３）の頭部を露出させる。次に、第２のレジス
ト（５）からなる第２のレジストパターンをマスクとし
てソース及びドレイン電極領域の第２の薄膜（３）、第
１の薄膜（２）をそれぞれ塩酸及び弗酸等で除去した
後、第１図（ｆ）に示すように、半導体基板（１）及び
第２のレジスト（５）上に厚さ約2000Å程度のソース及
びドレイン金属層（６）を蒸着により形成する。次に、
第１図（ｇ）に示すようにリフトオフによって不要なソ
ース及びドレイン金属層（６）を除去した後、約380℃
程度でシンタする。リフトオフによって除去されずに残
ったソース及びドレイン金属層（６）によりソース及び
ドレイン電極を形成する。
をエッチングし、第１の薄膜（２）はエッチングしない
溶液を用いてサイドエッチを行ない、第１図（ｃ）に示
すように、ゲート電極領域における幅寸法の小さい第２
の薄膜（３）のみを除去することにより、ゲート電極領
域の第１の薄膜（２）を露出させる。次に、第１図
（ｃ）のソース及びドレイン電極領域における第１のレ
ジスト（４）を除去した後、全面に第２のレジスト
（５）を塗布し、通常の写真製版法を用いて第１図
（ｄ）に示すように、ソース及びドレイン電極領域から
微小な間隙をおいて第２のレジスト（５）からなる第２
のレジストパターンを半導体基板（１）及びゲート電極
領域の第１の薄膜（２）上に形成する。次に、150℃程
度に加熱して第２のレジスト（５）を熱変形させ、第１
図（ｅ）示すようにソース及びドレイン電極領域の第２
の薄膜（３）の頭部を露出させる。次に、第２のレジス
ト（５）からなる第２のレジストパターンをマスクとし
てソース及びドレイン電極領域の第２の薄膜（３）、第
１の薄膜（２）をそれぞれ塩酸及び弗酸等で除去した
後、第１図（ｆ）に示すように、半導体基板（１）及び
第２のレジスト（５）上に厚さ約2000Å程度のソース及
びドレイン金属層（６）を蒸着により形成する。次に、
第１図（ｇ）に示すようにリフトオフによって不要なソ
ース及びドレイン金属層（６）を除去した後、約380℃
程度でシンタする。リフトオフによって除去されずに残
ったソース及びドレイン金属層（６）によりソース及び
ドレイン電極を形成する。
次に、第１図（ｇ）の薄膜（２）、ソース及びドレイ
ン金属層（６）および半導体基板（１）の露出した全面
に第３のレジスト（７）を塗布し、通常の写真製版法を
用いて第１図（ｈ）に示すように、第３のレジスト
（７）からなるレジストパターンをゲート電極領域から
微小な間隙をおいて半導体基板（１）及びソース及びド
レイン金属層（６）上に形成する。次に、約150℃程度
の熱処理により第３のレジスト（７）からなる上記のレ
ジストパターンを変形させ、第１図（ｉ）に示すように
ゲート電極領域の第１の薄膜（２）の頭部を露出させ
る。次に、変形された第３のレジスト（７）からなる第
３のレジストパターンをマスクとしてゲート電極領域の
第１の薄膜（２）を弗酸等により除去して、第１図
（ｊ）に示すように、ゲート開口パターンを形成する。
次に、第３のレジスト（７）からなる上記第３のレジス
トパターンをマスクとしてゲート開口部分の半導体基板
（１）をエッチングしてリセスを形成した後、そのリセ
ス内及び第３のレジスト（７）からなる第３のレジスト
パターン上に第１図（ｋ）に示すようにTi/Mo/Au（Tiを
下層としてMo、Auをこの順に積層したもの）等のゲート
金属層（８）を蒸着により形成する。次に、第１図
（ｌ）に示すように、リフトオフによりリセス内以外の
不要なゲート金属層（８）ならびに第３のレジストパタ
ーンを除去する。このリセス内のゲート金属層（８）に
よりゲート電極を形成する。
ン金属層（６）および半導体基板（１）の露出した全面
に第３のレジスト（７）を塗布し、通常の写真製版法を
用いて第１図（ｈ）に示すように、第３のレジスト
（７）からなるレジストパターンをゲート電極領域から
微小な間隙をおいて半導体基板（１）及びソース及びド
レイン金属層（６）上に形成する。次に、約150℃程度
の熱処理により第３のレジスト（７）からなる上記のレ
ジストパターンを変形させ、第１図（ｉ）に示すように
ゲート電極領域の第１の薄膜（２）の頭部を露出させ
る。次に、変形された第３のレジスト（７）からなる第
３のレジストパターンをマスクとしてゲート電極領域の
第１の薄膜（２）を弗酸等により除去して、第１図
（ｊ）に示すように、ゲート開口パターンを形成する。
次に、第３のレジスト（７）からなる上記第３のレジス
トパターンをマスクとしてゲート開口部分の半導体基板
（１）をエッチングしてリセスを形成した後、そのリセ
ス内及び第３のレジスト（７）からなる第３のレジスト
パターン上に第１図（ｋ）に示すようにTi/Mo/Au（Tiを
下層としてMo、Auをこの順に積層したもの）等のゲート
金属層（８）を蒸着により形成する。次に、第１図
（ｌ）に示すように、リフトオフによりリセス内以外の
不要なゲート金属層（８）ならびに第３のレジストパタ
ーンを除去する。このリセス内のゲート金属層（８）に
よりゲート電極を形成する。
なお、上記実施例では、ソース及びドレイン電極領域
の第２の薄膜（３）やゲート電極領域の第１の薄膜
（２）の頭部を露出させるためにレジスト（５），
（７）の熱変形を行なったが、それらの頭部を覆う厚い
レジストを塗布してその表面を平坦化した後、O2RIE等
によるエッチバック法を用いて頭部の露出を行なっても
よい。また、第１あるいは第２の薄膜として窒化珪素を
用いてもよい。
の第２の薄膜（３）やゲート電極領域の第１の薄膜
（２）の頭部を露出させるためにレジスト（５），
（７）の熱変形を行なったが、それらの頭部を覆う厚い
レジストを塗布してその表面を平坦化した後、O2RIE等
によるエッチバック法を用いて頭部の露出を行なっても
よい。また、第１あるいは第２の薄膜として窒化珪素を
用いてもよい。
以上のように、この発明によれば、半導体基板上にソ
ース及びドレイン電極領域とゲート電極領域を同時に形
成して各領域の半導体基板表面上に各金属層を順次形成
するので、ソース及びドレイン電極とゲート電極を半導
体基板上の所望の位置に正確に形成することができる。
ース及びドレイン電極領域とゲート電極領域を同時に形
成して各領域の半導体基板表面上に各金属層を順次形成
するので、ソース及びドレイン電極とゲート電極を半導
体基板上の所望の位置に正確に形成することができる。
【図面の簡単な説明】 第１図（ａ）乃至（ｌ）はこの発明の一実施例による半
導体装置の製造方法の主要工程を示す断面図、第２図
（ａ）乃至（ｆ）は従来の半導体装置の製造方法の工程
を示す断面図である。 （１）……半導体基板、（２）……第１の薄膜、（３）
……第２の薄膜、（４）……第１のレジスト、（５）…
…第２のレジスト、（６）……ソース及びドレイン金属
層、（７）……第３のレジスト、（８）……ゲート金属
層。
導体装置の製造方法の主要工程を示す断面図、第２図
（ａ）乃至（ｆ）は従来の半導体装置の製造方法の工程
を示す断面図である。 （１）……半導体基板、（２）……第１の薄膜、（３）
……第２の薄膜、（４）……第１のレジスト、（５）…
…第２のレジスト、（６）……ソース及びドレイン金属
層、（７）……第３のレジスト、（８）……ゲート金属
層。
Claims (1)
- 【請求項１】半導体基板上に種類の異なる材料からなる
第１及び第２の薄膜をこの順序で形成する第１の工程
と、 上記第２の薄膜上に第１のレジストからなる第１のレジ
ストパターンを形成する第２の工程と、 上記第１のレジストパターンをマスクとして上記第１及
び第２の薄膜をその下の半導体基板の表面が露出するま
でエッチングして、この半導体基板の表面に沿う方向の
幅寸法が大きなソース及びドレイン電極領域と、その幅
寸法が小さなゲート電極領域とを所定の間隔をおいて同
時に形成する第３の工程と、 上記第２の薄膜のみをエッチングする溶液を使用して上
記第２の薄膜をサイドエッチングすることにより上記ゲ
ート電極領域の第２の薄膜を全て除去して、該ゲート電
極領域における上記第１の薄膜を露出させる第４の工程
と、 上記ソース及びドレイン電極領域上の上記第１のレジス
トを除去した後、上記ソース及びドレイン電極領域の上
記第２の薄膜の頭部のみを露出させた状態で第２のレジ
ストからなる第２のレジストパターンを形成する第５の
工程と、 上記第２のレジストパターンをマスクとして上記ソース
及びドレイン電極領域の上記第１及び第２の薄膜を共に
除去して、上記ソース及びドレイン電極領域の半導体基
板の表面を露出させ、この露出した半導体基板の表面及
び上記第２のレジストパターン上にソース及びドレイン
電極用の金属層を形成し、次いで該第２のレジストパタ
ーンをその上の金属層と共に除去して上記ソース及びド
レイン電極領域の半導体基板の表面に上記ソース及びド
レイン電極用の金属層からなるソース電極及びドレイン
電極を形成する第６の工程と、 上記ゲート電極領域の上記第１の薄膜の頭部のみを露出
させた状態で、上記ソース及びドレイン電極ならびに露
出した半導体基板を覆って第３のレジストからなる第３
のレジストパターンを形成する第７の工程と、 上記第３のレジストパターンをマスクとして上記ゲート
電極領域の第１の薄膜を除去すると共に、該ゲート電極
領域の半導体基板にゲート電極用のリセスを形成する第
８の工程と、 上記リセス内及び上記第３のレジストパターン上にゲー
ト電極用の金属層を形成し、次いで上記第３のレジスト
パターンをその上の金属層と共に除去して上記リセス内
にゲート電極用の金属層からなるゲート電極を形成する
第９の工程と、からなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31602489A JP2504239B2 (ja) | 1989-12-04 | 1989-12-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31602489A JP2504239B2 (ja) | 1989-12-04 | 1989-12-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03175645A JPH03175645A (ja) | 1991-07-30 |
| JP2504239B2 true JP2504239B2 (ja) | 1996-06-05 |
Family
ID=18072400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31602489A Expired - Lifetime JP2504239B2 (ja) | 1989-12-04 | 1989-12-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504239B2 (ja) |
-
1989
- 1989-12-04 JP JP31602489A patent/JP2504239B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03175645A (ja) | 1991-07-30 |
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