JPH03175645A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03175645A JPH03175645A JP31602489A JP31602489A JPH03175645A JP H03175645 A JPH03175645 A JP H03175645A JP 31602489 A JP31602489 A JP 31602489A JP 31602489 A JP31602489 A JP 31602489A JP H03175645 A JPH03175645 A JP H03175645A
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法、特に半導体基板上に
電極を形成する方法に関する。
電極を形成する方法に関する。
第２図は従来の半導体装置の製造方法を示す断面図であ
り、同図において、（１）は半導体基板、（６）はソー
ス及びドレイン金属層、（８）はゲート金属屑、（１１
）は第１のレジスト、（１２）は第２のレジストである
。
り、同図において、（１）は半導体基板、（６）はソー
ス及びドレイン金属層、（８）はゲート金属屑、（１１
）は第１のレジスト、（１２）は第２のレジストである
。
次に、従来の製造方法について説明する。先ず、第２図
（ａ）に后すように、半導体基板（１）上にｉｌのレジ
ス） （１１）を形成し、そのレジストに通常の写真製
版法によって、ソース及びドレイン電極となる領域だけ
を開口した第１のレジストパターンを形成する０次に、
第２図（ｂ）に示すように、第１のレジストパターンの
全面にソース及びドレイン金属層（６）を蒸着により形
成した後、リフトオフにより不要な部分を除去して、第
２図（Ｃ）に示すように、半導体基板（１）上にソース
及びドレイン電極となる金属層（６）を形成する０次に
、その半導体基板（１）をシンク（ｓｉｎｔｅｒ） し
た後、第２図（ｄ）に示すように、基板（１）上に第２
のレジス） （＋２）を形成し、再度の写真製版による
マスク合わせにより第２のレジスト（１２）の所望の位
置、すなわちゲート電極となる領域、だけを開口した第
２のレジストパターンを形成する０次に、そのレジスト
パターンをマスクにして、第２図（ｅ）に示すようにリ
セスエッチングした後、ゲート金属層（８）を全面に蒸
着により形成する。その後、リフトオフすることによっ
て不要な部分を除去して、第２図（ｆ）に示すようにリ
セス内にのみゲート電極となるゲート金属層（８）を形
成する。
（ａ）に后すように、半導体基板（１）上にｉｌのレジ
ス） （１１）を形成し、そのレジストに通常の写真製
版法によって、ソース及びドレイン電極となる領域だけ
を開口した第１のレジストパターンを形成する０次に、
第２図（ｂ）に示すように、第１のレジストパターンの
全面にソース及びドレイン金属層（６）を蒸着により形
成した後、リフトオフにより不要な部分を除去して、第
２図（Ｃ）に示すように、半導体基板（１）上にソース
及びドレイン電極となる金属層（６）を形成する０次に
、その半導体基板（１）をシンク（ｓｉｎｔｅｒ） し
た後、第２図（ｄ）に示すように、基板（１）上に第２
のレジス） （＋２）を形成し、再度の写真製版による
マスク合わせにより第２のレジスト（１２）の所望の位
置、すなわちゲート電極となる領域、だけを開口した第
２のレジストパターンを形成する０次に、そのレジスト
パターンをマスクにして、第２図（ｅ）に示すようにリ
セスエッチングした後、ゲート金属層（８）を全面に蒸
着により形成する。その後、リフトオフすることによっ
て不要な部分を除去して、第２図（ｆ）に示すようにリ
セス内にのみゲート電極となるゲート金属層（８）を形
成する。
従来の半導体装置の製造方法では、上述のように、ゲー
ト電極形歳時にソース及びドレイン電極に対してマスク
合わせをしてレジストパターンを形成するため、位置合
わせ誤差によりゲート電極の位置が所望の位置からずれ
て特性が不安定になることがある。また、そのような位
置ずれによるソースあるいはドレイン電極とゲート電極
との短絡を防止するために双方の電極間の距離を太きく
とる必要があるので、ソース及びドレイン電極之ゲート
電極との距離を縮めて特性の向上を図ることが困難にな
る、といった問題点があった。
ト電極形歳時にソース及びドレイン電極に対してマスク
合わせをしてレジストパターンを形成するため、位置合
わせ誤差によりゲート電極の位置が所望の位置からずれ
て特性が不安定になることがある。また、そのような位
置ずれによるソースあるいはドレイン電極とゲート電極
との短絡を防止するために双方の電極間の距離を太きく
とる必要があるので、ソース及びドレイン電極之ゲート
電極との距離を縮めて特性の向上を図ることが困難にな
る、といった問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ゲート電極形Ｊ＆特にソース及びドレイン電
極に対するマスク合わせを不安にすることができる半導
体装置の製造方法を提供することを目的とする。
たもので、ゲート電極形Ｊ＆特にソース及びドレイン電
極に対するマスク合わせを不安にすることができる半導
体装置の製造方法を提供することを目的とする。
（Ｊ題を解決するための手段〕
この発明に係る半導体装置の製造方法では、半導体基板
上に積層された種類の異なる第１及び第２の薄膜から成
る、半導体基板に沿った方向の幅寸法が大きな第１の、
電極領域とその幅寸法が小さな第２の電極領域を同時に
形成し、次にその幅寸法が小さな第２の電極領域の第２
のｔＪ膜のみをサイドエッチにより除去し、次に第１の
電極領域の第１及び第２の薄膜を除去してその下の半導
体基板表面に第１の金属層を形成し、その後第２の電極
領域の第１の薄膜を除去してその下の半導体基板表面に
第２の金属層を形成する。
上に積層された種類の異なる第１及び第２の薄膜から成
る、半導体基板に沿った方向の幅寸法が大きな第１の、
電極領域とその幅寸法が小さな第２の電極領域を同時に
形成し、次にその幅寸法が小さな第２の電極領域の第２
のｔＪ膜のみをサイドエッチにより除去し、次に第１の
電極領域の第１及び第２の薄膜を除去してその下の半導
体基板表面に第１の金属層を形成し、その後第２の電極
領域の第１の薄膜を除去してその下の半導体基板表面に
第２の金属層を形成する。
この発明における半導体装置の製造方法では。
第１の電極領域と第２の電極領域とを同時に形成して各
領域の半導体基板表面上に各金属層を順次形成するので
、第１及び第２の電極は半導体基板上の所望の位置に正
確に形成される。
領域の半導体基板表面上に各金属層を順次形成するので
、第１及び第２の電極は半導体基板上の所望の位置に正
確に形成される。
以下、この発明の一実施例を図において説明する。第１
図（ａ）乃至（交）において、（１）は半導体基板、（
２）はダミーパターンの下層となるＳ ｉ０２あるいは
ＡＪＩ等の第１のＦＩ膜、（３）はダミーパターンの上
層となる、第１の薄膜（２）とは種類の異なる（例えば
、第１の薄膜（２）が５ｉ０２の場合はＡ見、また第１
の薄膜（２）がＡ文の場合はＳ １０２）第２の薄膜、
０）はダミーパターン形成時のマスクとなる第１のレジ
スト、（５）はダミーパターンにおけるソース及びドレ
イン電極領域の頭部を露出させるための第２のレジスト
、（６）はソース及びドレイン金属層、（７）はダミー
パターンにおけるゲート電極領域の頭部を露出させるた
めの第３のレジスト、（８）はゲート金属層である。
図（ａ）乃至（交）において、（１）は半導体基板、（
２）はダミーパターンの下層となるＳ ｉ０２あるいは
ＡＪＩ等の第１のＦＩ膜、（３）はダミーパターンの上
層となる、第１の薄膜（２）とは種類の異なる（例えば
、第１の薄膜（２）が５ｉ０２の場合はＡ見、また第１
の薄膜（２）がＡ文の場合はＳ １０２）第２の薄膜、
０）はダミーパターン形成時のマスクとなる第１のレジ
スト、（５）はダミーパターンにおけるソース及びドレ
イン電極領域の頭部を露出させるための第２のレジスト
、（６）はソース及びドレイン金属層、（７）はダミー
パターンにおけるゲート電極領域の頭部を露出させるた
めの第３のレジスト、（８）はゲート金属層である。
先ず、第１図（ａ）に示すように、半導体基板（１）上
に例えばＳ ｉ０２の第１の薄膜（２）を、更にその薄
膜の上にそれに対して選択除去可能な材質、例えばＡｆ
Ｌの第２の薄膜（３）をそれぞれ０．５〜１．０ ＃Ｌ
ｖ１程度の厚さに順次堆積した後、全面に第１のレジス
ト０）を塗春し１通常の写真製版法により半導体基板（
１）表面に沿った方向の幅寸法が大きな、例えば５〜１
０ド１のソース及びドレイン電極領域とその幅寸法が小
さな１例えば１ルー以下のゲート電極領域のレジストパ
ターンを形成する０次に、第１のレジスト（４）をマス
クにして、第１及び第２の薄膜（２） 、 （３）をそ
の下の半導体基板（１）の表面が露出されるまでＲＩＥ
法等によってエツチングし、第１図（ｂ）に示すような
パターンを形成する。
に例えばＳ ｉ０２の第１の薄膜（２）を、更にその薄
膜の上にそれに対して選択除去可能な材質、例えばＡｆ
Ｌの第２の薄膜（３）をそれぞれ０．５〜１．０ ＃Ｌ
ｖ１程度の厚さに順次堆積した後、全面に第１のレジス
ト０）を塗春し１通常の写真製版法により半導体基板（
１）表面に沿った方向の幅寸法が大きな、例えば５〜１
０ド１のソース及びドレイン電極領域とその幅寸法が小
さな１例えば１ルー以下のゲート電極領域のレジストパ
ターンを形成する０次に、第１のレジスト（４）をマス
クにして、第１及び第２の薄膜（２） 、 （３）をそ
の下の半導体基板（１）の表面が露出されるまでＲＩＥ
法等によってエツチングし、第１図（ｂ）に示すような
パターンを形成する。
次に、例えば塩酸等のような、第２の薄膜（３）のみを
エツチングし、第１の薄膜（２）はエツチングしない溶
液を用いてサイドエッチを行ない、第１図（Ｃ）に示す
ように、ゲート電極領域における幅寸法の小さい第２の
薄膜（３）のみを除去する。
エツチングし、第１の薄膜（２）はエツチングしない溶
液を用いてサイドエッチを行ない、第１図（Ｃ）に示す
ように、ゲート電極領域における幅寸法の小さい第２の
薄膜（３）のみを除去する。
次に、ソース及びドレイン電極領域における第１のレジ
スト（４）を除去した後、第１図（ｄ）に示すように、
ソース及びドレイン電極領域から微小な間隙をおいて第
２のレジスト（５）を半導体基板（＋）及びゲート電極
領域の第１の薄ｖ（２）上に塗ｌｉする０次に、１５０
℃程度に加熱して第２のレジスト（５）を熱変形させ、
第１図（ｅ）に示すようにソース及びドレイン電極領域
の第２の薄膜（３）の頭部を露出させる０次に、第２の
レジスト（５）をマスクとしてソース及びドレイン電極
領域の第２の薄膜（３）、第１の薄膜（２）をそれぞれ
塩酸及び弗酸等で除去した後、第１図（ｆ）に示すよう
に、半導体基板（１）及び第２のレジスト（５）上に厚
さ約２０００Ａ程度のソース及びドレイン金属層（６）
を蒸着により形成する０次に、第１図（ｇ）に示すよう
にリフトオフによって不要なソース及びドレイン金属層
（６）を除去した後、約３８０℃程度でシンクする。リ
フトオフによって除去されずに残ったソース及びドレイ
ン金属層（６）によりソース及びドレイン電極を形成す
る。
スト（４）を除去した後、第１図（ｄ）に示すように、
ソース及びドレイン電極領域から微小な間隙をおいて第
２のレジスト（５）を半導体基板（＋）及びゲート電極
領域の第１の薄ｖ（２）上に塗ｌｉする０次に、１５０
℃程度に加熱して第２のレジスト（５）を熱変形させ、
第１図（ｅ）に示すようにソース及びドレイン電極領域
の第２の薄膜（３）の頭部を露出させる０次に、第２の
レジスト（５）をマスクとしてソース及びドレイン電極
領域の第２の薄膜（３）、第１の薄膜（２）をそれぞれ
塩酸及び弗酸等で除去した後、第１図（ｆ）に示すよう
に、半導体基板（１）及び第２のレジスト（５）上に厚
さ約２０００Ａ程度のソース及びドレイン金属層（６）
を蒸着により形成する０次に、第１図（ｇ）に示すよう
にリフトオフによって不要なソース及びドレイン金属層
（６）を除去した後、約３８０℃程度でシンクする。リ
フトオフによって除去されずに残ったソース及びドレイ
ン金属層（６）によりソース及びドレイン電極を形成す
る。
次に、第１図（ｈ）に示すように、第３のレジスト（７
）をゲート電極領域から微小な間隙をおいて半導体基板
（１）及びソース及びドレイン金属層（６）上に塗春す
る０次に、約１５０℃程度の熱処理により第３のレジス
ト（７）を変形させ、第１図（ｉ）に示すようにゲート
電極領域の第１の薄膜（２）の頭部を露出させる０次に
、第３のレジスト（７）をマスクとしてゲート電極領域
の第１の薄膜（２）を弗酸等により除去して、第１図Ｕ
）に示すように、ゲート開ロバターンを形成する０次に
。
）をゲート電極領域から微小な間隙をおいて半導体基板
（１）及びソース及びドレイン金属層（６）上に塗春す
る０次に、約１５０℃程度の熱処理により第３のレジス
ト（７）を変形させ、第１図（ｉ）に示すようにゲート
電極領域の第１の薄膜（２）の頭部を露出させる０次に
、第３のレジスト（７）をマスクとしてゲート電極領域
の第１の薄膜（２）を弗酸等により除去して、第１図Ｕ
）に示すように、ゲート開ロバターンを形成する０次に
。
第３のレジスト（７）をマスクとしてゲート開口部分の
半導体基板（１）をエツチングしてリセスを形成した後
、そのリセス内及び第３のレジスト（７）上に第１図（
ｋ）に示すようにＴｉ／ Ｎｏ／ Ａｕ （Ｔｉを下層
としてＮｏ、 Ａｕをこの順に積層したもの）等のゲー
ト金属層（８）を蒸着により形成する０次に、第１図（
文）に示すように、リフトオフによりリセス内以外の不
要なゲート金属層（８）を除去する。
半導体基板（１）をエツチングしてリセスを形成した後
、そのリセス内及び第３のレジスト（７）上に第１図（
ｋ）に示すようにＴｉ／ Ｎｏ／ Ａｕ （Ｔｉを下層
としてＮｏ、 Ａｕをこの順に積層したもの）等のゲー
ト金属層（８）を蒸着により形成する０次に、第１図（
文）に示すように、リフトオフによりリセス内以外の不
要なゲート金属層（８）を除去する。
このリセス内のゲート金属層（８）によりゲート電極を
形成する。
形成する。
なお、上記実施例では、ソース及びドレイン電極領域の
第２の薄膜（３）やゲート電極領域の第１の薄膜（２）
の頭部を露出させるためにレジストの熱変形を行なった
が、それらの頭部を覆う厚いレジストを塗春してその表
面を平坦化した後、出を行なってもよい、また、第１Ｊ
Ｑ、／ａ第２の薄膜へ として窒化珪素を用いてもよい。
第２の薄膜（３）やゲート電極領域の第１の薄膜（２）
の頭部を露出させるためにレジストの熱変形を行なった
が、それらの頭部を覆う厚いレジストを塗春してその表
面を平坦化した後、出を行なってもよい、また、第１Ｊ
Ｑ、／ａ第２の薄膜へ として窒化珪素を用いてもよい。
以上のように、この発明によれば、半導体基板で、第１
及びｆ５２の電極を半導体基板上の所望の位置に正確に
形成することができる。
及びｆ５２の電極を半導体基板上の所望の位置に正確に
形成することができる。
第１図（ａ）乃至（文）はこの発明の一実施例による半
導体装置の製造方法の主要工程を示す断面図、第２図（
ａ）乃至（ｆ）は従来の半導体装置の製造方法の工程を
示す断面図である。 図において、（１）は半導体基板、（２）は第１の薄膜
、（３）は第２の薄膜、（６）は第１の金属層、（８）
は第２の金属層である。 なお、各図中同一符号は同−又は相当部分を示す。 代 理 人 大 ２ｊ 増
雄桑 １ 図 （ｊ） 艶 １ 団 （２） １ｆ’、−１−金ｉ＆、１
導体装置の製造方法の主要工程を示す断面図、第２図（
ａ）乃至（ｆ）は従来の半導体装置の製造方法の工程を
示す断面図である。 図において、（１）は半導体基板、（２）は第１の薄膜
、（３）は第２の薄膜、（６）は第１の金属層、（８）
は第２の金属層である。 なお、各図中同一符号は同−又は相当部分を示す。 代 理 人 大 ２ｊ 増
雄桑 １ 図 （ｊ） 艶 １ 団 （２） １ｆ’、−１−金ｉ＆、１
Claims (1)
- （１）半導体基板上に種類の異なる第１及び第２の薄膜
をこの順に積層し、これらの薄膜から成る、その半導体
基板に沿った方向の幅寸法が大きな第１の電極領域とそ
の幅寸法が小さな第２の電極領域を所望の間隔をおいて
同時に形成する第１の工程と、 サイドエッチにより上記第２の電極領域の第２の薄膜を
すべて除去して第２の電極領域を成す薄膜を第１の薄膜
のみとする第２の工程と、 上記第１の電極領域の第１及び第２の薄膜を除去してそ
の下の上記半導体基板表面を露出させ、その表面に第１
の金属層を形成する第３の工程と、 上記第２の電極領域の第１の薄膜を除去してその下の上
記半導体基板表面を露出させ、その表面に第２の金属層
を形成する第４の工程と、 を備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31602489A JP2504239B2 (ja) | 1989-12-04 | 1989-12-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31602489A JP2504239B2 (ja) | 1989-12-04 | 1989-12-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03175645A true JPH03175645A (ja) | 1991-07-30 |
| JP2504239B2 JP2504239B2 (ja) | 1996-06-05 |
Family
ID=18072400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31602489A Expired - Lifetime JP2504239B2 (ja) | 1989-12-04 | 1989-12-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504239B2 (ja) |
-
1989
- 1989-12-04 JP JP31602489A patent/JP2504239B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2504239B2 (ja) | 1996-06-05 |
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