JP2867169B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2867169B2 JP2867169B2 JP14881290A JP14881290A JP2867169B2 JP 2867169 B2 JP2867169 B2 JP 2867169B2 JP 14881290 A JP14881290 A JP 14881290A JP 14881290 A JP14881290 A JP 14881290A JP 2867169 B2 JP2867169 B2 JP 2867169B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば、HEMT（High Electron Mobility T
ransistor）において低雑音化のために採られているよ
うな、リセス領域に断面形状がＴ型のゲート電極を備え
た半導体装置の製造方法に関する。
ransistor）において低雑音化のために採られているよ
うな、リセス領域に断面形状がＴ型のゲート電極を備え
た半導体装置の製造方法に関する。
〔従来の技術〕 例えば、HEMTにおいて、低雑音化のためには、ソース
抵抗の低減、ゲート抵抗の低減、ゲート耐圧の向上など
が有効である。
抵抗の低減、ゲート抵抗の低減、ゲート耐圧の向上など
が有効である。
ソース抵抗、ゲート抵抗の低減のために、既に、電子
ビームやイオンビーム露光法などの高度な技術を駆使
し、Ｔ型ゲート構造が採られてきた。
ビームやイオンビーム露光法などの高度な技術を駆使
し、Ｔ型ゲート構造が採られてきた。
しかし、従来のＴ型ゲート構造では、ゲート耐圧の向
上を同時に達成することができなく、ゲート耐圧を上げ
ようとすると、ソース抵抗が増大し、充分な低雑音化が
望めなかった。
上を同時に達成することができなく、ゲート耐圧を上げ
ようとすると、ソース抵抗が増大し、充分な低雑音化が
望めなかった。
従来のＴ型ゲート構造では、ソース抵抗、ゲート抵抗
の低減と同時にゲート耐圧の向上を達成することができ
なく、充分な低雑音化が望めなかった。
の低減と同時にゲート耐圧の向上を達成することができ
なく、充分な低雑音化が望めなかった。
ソース抵抗の低減と同時にゲート耐圧を上げるには、
ゲート電極をソース電極側にずらすことが有効である。
ゲート電極をソース電極側にずらすことが有効である。
本発明は、充分な低雑音化を実現できるリセス領域に
ソース電極側にずれた断面形状がＴ型のゲート電極を備
えた半導体装置を容易に実施できる工程で製造する製造
方法を提供することを目的とする。
ソース電極側にずれた断面形状がＴ型のゲート電極を備
えた半導体装置を容易に実施できる工程で製造する製造
方法を提供することを目的とする。
本発明の製造方法は、リセス領域に断面形状がＴ型の
ゲート電極を備えた半導体装置の製造方法において、素
子分離、ソース、ドレイン電極形成の終了した基板上の
リセス形成予定領域上に、金属膜からなるパターンを形
成する工程と、前記基板全面に絶縁膜を堆積する工程
と、該絶縁膜上に、前記金属膜からなるパターンと重な
る位置に開口するレジスト層を形成する工程と、該レジ
スト層開口部に、斜め蒸着により金属膜を蒸着し、開口
の中心が前記レジスト層の開口の中心から前記ソース側
にずれ、開口の幅が前記レジスト層の開口の幅より狭い
金属層を、前記レジスト層上に形成する工程と、該金属
層をマスクに、前記絶縁膜の一部をドライエッチング
し、前記金属膜の一部を露出する工程と、前記金属膜を
エッチング除去し、前記基板の一部を露出する工程と、
前記絶縁膜をマスクに、前記露出した基板をリセスエッ
チングする工程と、全面にゲート金属を蒸着し、前記レ
ジスト層を溶解除去することにより、Ｔ型ゲートを形成
する工程とを含むことを特徴とするものである。
ゲート電極を備えた半導体装置の製造方法において、素
子分離、ソース、ドレイン電極形成の終了した基板上の
リセス形成予定領域上に、金属膜からなるパターンを形
成する工程と、前記基板全面に絶縁膜を堆積する工程
と、該絶縁膜上に、前記金属膜からなるパターンと重な
る位置に開口するレジスト層を形成する工程と、該レジ
スト層開口部に、斜め蒸着により金属膜を蒸着し、開口
の中心が前記レジスト層の開口の中心から前記ソース側
にずれ、開口の幅が前記レジスト層の開口の幅より狭い
金属層を、前記レジスト層上に形成する工程と、該金属
層をマスクに、前記絶縁膜の一部をドライエッチング
し、前記金属膜の一部を露出する工程と、前記金属膜を
エッチング除去し、前記基板の一部を露出する工程と、
前記絶縁膜をマスクに、前記露出した基板をリセスエッ
チングする工程と、全面にゲート金属を蒸着し、前記レ
ジスト層を溶解除去することにより、Ｔ型ゲートを形成
する工程とを含むことを特徴とするものである。
以下、HEMTを例に本発明の製造方法について説明す
る。
る。
第１図は本発明の一実施例を示す。
B+の注入によって素子分離を行い、ソース、ドレイン
電極（図示しない）を形成した基板１上へリフトオフに
より厚さ約0.1μｍ、幅約0.6μｍのAl膜３のパターンを
形成する〔第１図（ａ）〕。
電極（図示しない）を形成した基板１上へリフトオフに
より厚さ約0.1μｍ、幅約0.6μｍのAl膜３のパターンを
形成する〔第１図（ａ）〕。
２はリフトオフ用のレジスト層で、通常のDeepUVを光
源とする光露光法によりパターニングしたものである。
源とする光露光法によりパターニングしたものである。
次に、全面にシリコン窒化（SiN）膜４を約0.1μｍの
厚さに堆積し、シリコン窒化膜４上に第１図（ａ）のレ
ジスト層２形成の場合と同じマスクを用いてレジスト層
２と同じ位置に同じ幅（約0.6μｍ）の開口を有するレ
ジスト層2aを形成する〔第１図（ｂ）〕。
厚さに堆積し、シリコン窒化膜４上に第１図（ａ）のレ
ジスト層２形成の場合と同じマスクを用いてレジスト層
２と同じ位置に同じ幅（約0.6μｍ）の開口を有するレ
ジスト層2aを形成する〔第１図（ｂ）〕。
続いて、Alの斜め蒸着により、レジスト層2a上にレジ
イスト層2aの開口の両側にAl膜が張り出し開口の幅が約
0.2μｍに狭窄されたAl膜５を形成する〔第１図
（ｃ）〕。
イスト層2aの開口の両側にAl膜が張り出し開口の幅が約
0.2μｍに狭窄されたAl膜５を形成する〔第１図
（ｃ）〕。
斜め蒸着により、レジスト層2aの開口の両側に張り出
すAl膜５の幅は左右非対称になり、開口の幅が狭窄され
ると同時に、開口の中心がレジスト層2aの開口の中心か
らソース電極側にずれる。
すAl膜５の幅は左右非対称になり、開口の幅が狭窄され
ると同時に、開口の中心がレジスト層2aの開口の中心か
らソース電極側にずれる。
上記Al膜５をマスクにシリコン窒化膜４をCF4によっ
てドライエッチングする〔第１図（ｄ）〕。
てドライエッチングする〔第１図（ｄ）〕。
シリコン窒化膜４のエッチング開口幅はAl膜５の開口
幅にほぼ等しくなる。
幅にほぼ等しくなる。
次に、40〜50℃に加熱した燐酸によってAl膜3,5を除
去し、露出した基板１を所定の特性になるようにリセス
エッチングし、全面にゲート金属Ti/Pt/Au6を蒸着す
る。ゲート金属６はレジスト層2aによりリフトオフさ
れ、レジスト層2aを除去すると、ゲート電極部分以外の
ゲート電極６は除去される〔第１図（ｅ）〕。７はリセ
領域を示す。
去し、露出した基板１を所定の特性になるようにリセス
エッチングし、全面にゲート金属Ti/Pt/Au6を蒸着す
る。ゲート金属６はレジスト層2aによりリフトオフさ
れ、レジスト層2aを除去すると、ゲート電極部分以外の
ゲート電極６は除去される〔第１図（ｅ）〕。７はリセ
領域を示す。
以上説明したように、本発明によると、ソース抵抗の
低減と同時にゲート耐圧の向上を実現できるとともに、
シリコン窒素化膜がゲート電極を支えるので、厚膜のＴ
型ゲート電極を安定よく形成することができ、ゲート抵
抗を低減することができ、また、リセスエッチングとゲ
ート電極形成の開口パターンが同一のため、微細なゲー
ト電極をリセット領域に対して正確に配置することがで
きる。
低減と同時にゲート耐圧の向上を実現できるとともに、
シリコン窒素化膜がゲート電極を支えるので、厚膜のＴ
型ゲート電極を安定よく形成することができ、ゲート抵
抗を低減することができ、また、リセスエッチングとゲ
ート電極形成の開口パターンが同一のため、微細なゲー
ト電極をリセット領域に対して正確に配置することがで
きる。
第１図は本発明の一実施例を示す説明図である。 １…基板、2,2a…レエジスト層、３…AL膜、４…シリコ
ン窒化膜、５…Al膜、６…ゲート金属、７…リセス領
域。 なお図中同一符号は同一部分を示す。
ン窒化膜、５…Al膜、６…ゲート金属、７…リセス領
域。 なお図中同一符号は同一部分を示す。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (1)
- 【請求項１】リセス領域に断面形状がＴ型のゲート電極
を備えた半導体装置の製造方法において、 素子分離、ソース、ドレイン電極形成の終了した基板上
のリセス形成予定領域上に、金属膜からなるパターンを
形成する工程と、 前記基板全面に絶縁膜を堆積する工程と、 該絶縁膜上に、前記金属膜からなるパターンと重なる位
置に開口するレジスト層を形成する工程と、 該レジスト層開口部に、斜め蒸着により金属膜を蒸着
し、開口の中心が前記レジスト層の開口の中心から前記
ソース電極側にずれ、開口の幅が前記レジスト層の開口
の幅より狭い金属層を、前記レジスト層上に形成する工
程と、 該金属層をマスクに、前記絶縁膜の一部をドライエッチ
ングし、前記金属膜の一部を露出する工程と、 前記金属膜をエッチング除去し、前記基板の一部を露出
する工程と、 前記絶縁膜をマスクに、前記露出した基板をリセスエッ
チングする工程と、 全面にゲート金属を蒸着し、前記レジスト層を溶解除去
することにより、Ｔ型ゲートを形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14881290A JP2867169B2 (ja) | 1990-06-08 | 1990-06-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14881290A JP2867169B2 (ja) | 1990-06-08 | 1990-06-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0444240A JPH0444240A (ja) | 1992-02-14 |
| JP2867169B2 true JP2867169B2 (ja) | 1999-03-08 |
Family
ID=15461265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14881290A Expired - Fee Related JP2867169B2 (ja) | 1990-06-08 | 1990-06-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867169B2 (ja) |
-
1990
- 1990-06-08 JP JP14881290A patent/JP2867169B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0444240A (ja) | 1992-02-14 |
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